JP4877133B2 - Precoder device and transmitter - Google Patents
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Description
本発明は、所定数のシンボルからなる入力情報に対して所定の処理を施して所定数のシンボルからなる出力情報を生成するプリコーダ装置、及び当該プリコーダ装置から出力される出力情報を用いて位相偏移変調を行って送信データを生成する送信装置に関する。 The present invention performs a predetermined process on input information including a predetermined number of symbols to generate output information including a predetermined number of symbols, and uses the output information output from the precoder apparatus to perform phase deviation. The present invention relates to a transmission device that performs transmission modulation to generate transmission data.
近年、光ファイバの普及率が高まってきており、近い将来には殆どの一般家庭に光ファイバが敷設されると予想される状況にある。かかる状況下においては、今まで以上に大容量化が求められており、最大伝送速度を現在の10Gbps(bit per second)から40Gbpsに引き上げた長距離伝送の検討がなされている。ここで、上記の長距離伝送を実現させる技術の一つとして、差動2相位相偏移変調(DBPSK:Differential Binary Phase Shift Keying)方式や差動4相位相偏移変調(DQPSK:Differential Quadrature Phase Shift Keying)方式等の位相偏移変調方式が注目されている。 In recent years, the penetration rate of optical fibers has increased, and it is expected that optical fibers will be laid in most ordinary homes in the near future. Under such circumstances, there is a demand for higher capacity than ever, and long-distance transmission is being studied with the maximum transmission speed increased from 10 Gbps (bit per second) to 40 Gbps. Here, as one of the techniques for realizing the above-described long-distance transmission, a differential binary phase shift keying (DBPSK) system or a differential quadrature phase shift modulation (DQPSK) is provided. A phase shift keying method such as a shift keying method has attracted attention.
図9は、差動4相位相偏移変調を用いる従来の送信器の要部構成を示すブロック図である。図9に示す通り、送信器100は、フレーマ機能部101、並列プリコーダ102、及びトランスポンダ103を備える。フレーマ機能部101は、送信すべきデータを、SONET(Synchronous Optical NETwork:同期型光ネットワーク)、SDH(Synchronous Digital Hierarchy:同期ディジタルハイアラーキー)、OTN(Optical Transport Network:光伝送ネットワーク)等の多重フレームにフレーム化し、2ビットを1チャネルとした8チャネル分(8シンボル分)のデータD101を、転送クロックに同期して出力する。尚、OTNの場合には、上記のデータD101を2.7GHzの転送クロックに同期して出力する。
FIG. 9 is a block diagram showing a main configuration of a conventional transmitter using differential quadrature phase shift keying. As shown in FIG. 9, the
並列プリコーダ102は、フレーマ機能部101から出力される入力情報としてのデータD101に対して所定の演算を施し、出力情報としてのデータD102を出力する。トランスポンダ103は、並列プリコーダ102から出力されるデータD102を用いて位相偏移変調(例えば、DQPSK)を行うことにより送信データD103を生成して外部に送信する。また、トランスポンダ103は、外部から送信されてくる送信データD104を受信して復調し、これにより得られた受信データD105をフレーマ機能部101に出力する。尚、受信データD105は、フレーマ機能部101から出力されるデータD101と同様に、2.7GHzの転送クロックに同期した8チャネル分のデータである。
The
図10は、並列プリコーダ102の内部構成を示すブロック図である。図10に示す通り、並列プリコーダ102は、データD101のチャネル数(シンボル数)と同数の8個のプリコーダ110を並列的に設け、第8段(最終段)のプリコーダ110の出力端を、保持回路111a,111bを介して第1段のプリコーダ110の入力端に接続した構成である。この並列プリコーダ102は、順番に8個ずつ取り出したシンボル(データD101)に対して並列的に同時に論理演算を行い、その次の周期で、再び次の順番の8個のシンボル(データD101)に対して並列的に同時に論理演算を行い、以降同様の演算処理を繰り返すものである。
FIG. 10 is a block diagram showing the internal configuration of the
図11は、並列プリコーダ102に設けられるプリコーダ110の内部構成を示す回路図である。図11に示す通り、プリコーダ110は、複数のAND(論理積)回路、OR(論理和)回路、及びNAND(否定論理積)回路等から構成される。そして、プリコーダ110の各々は、送信すべき1チャネル分(2ビット)のデータ(Ij,Qj)と1シンボル前の1チャネル分(2ビット)のデータ(ρk−1,ηk−1)とを用いて以下の(1)式に示される演算を行って1チャネル分(2ビット)のデータ(ρk,ηk)を生成する。
尚、以上説明した送信器及び並列プリコーダの詳細については、以下の特許文献1を参照されたい。
ところで、従来の送信器100が備える並列プリコーダ102においては、上述した通り、並列的に設けられたプリコーダ110の各々で同時に上記(1)式に示される演算が行われる。しかしながら、図10を参照すると、プリコーダ110は、隣接して設けられた他のプリコーダ110の出力を入力としているため、1つのプリコーダ110で生ずる遅延時間が他のプリコーダ110に影響を与えてしまう。よって、例えばデータD101のチャネル数(シンボルの数)が増加してプリコーダ110の数が増えると、各々のプリコーダ110における遅延時間の累積が大きくなってしまい、全てのプリコーダ110の演算が終了するまでに要する時間が転送クロックの1周期の時間以上になって誤動作が生ずる虞がある。
By the way, in the
また、近年においては、種々の回路が安価なFPGA(Field Programmable Gate Array)を用いて実現されているが、FPGAはゲートアレイ等に比べ動作周波数範囲が低い。このため、全てのプリコーダ110の演算が終了するまでに要する時間を転送クロックの1周期内に抑えるためには、並列プリコーダ110を高価な高速の素子で実現せざるを得ず、コスト上昇の原因になる可能性がある。
In recent years, various circuits have been realized using inexpensive field programmable gate arrays (FPGAs), but FPGAs have a lower operating frequency range than gate arrays and the like. For this reason, in order to suppress the time required for the completion of the calculation of all the
本発明は上記事情に鑑みてなされたものであり、入力情報をなすシンボルの数が増加した場合であっても、大幅なコストの上昇を招くことなく従来と同様の出力情報を得ることができるプリコーダ装置、及び当該プリコーダ装置を備える送信装置を提供することを目的とする。 The present invention has been made in view of the above circumstances, and even when the number of symbols constituting input information is increased, output information similar to the conventional one can be obtained without causing a significant cost increase. It is an object of the present invention to provide a precoder device and a transmission device including the precoder device.
上記課題を解決するために、本発明のプリコーダ装置は、グレイコードで表された所定数のシンボル(S1〜S8)からなる入力情報に対して所定の処理を施し、グレイコードで表された所定数のシンボル(S11〜S18)からなる出力情報を生成するプリコーダ装置(1)において、グレイコードで表された前記入力情報を、バイナリコードで表された入力情報に変換する第1変換部(12)と、前記第1変換部で変換された入力情報をなすシンボルの各々について、前回の最終シンボルから当該シンボルまでの値をそれぞれ累積積算する積算部(13)と、前記積算部で前記シンボル毎に累積積算された値を、グレイコードで表された出力情報に変換する第2変換部(14)とを備えることを特徴としている。
この発明によると、グレイコードで表された所定数のシンボルからなる入力情報が入力されると第1変換部においてバイナリコードで表された入力情報に変換され、この変換された入力情報をなすシンボルの各々について、前回の最終シンボルから当該シンボルまでの値が積算部においてそれぞれ累積積算され、シンボル毎に累積積算された値が第2変換部においてグレイコードで表された出力情報に変換される。
また、本発明のプリコーダ装置は、前記積算部が、複数段からなる積算回路(13a、13b)を備えており、当該積算回路の段数分に応じたクロック数で前記シンボルの値を累積積算することを特徴としている。
また、本発明のプリコーダ装置は、前記積算回路が、前記入力情報をなすシンボルの数と同数の積算ブロック(21a〜21h、22a〜22h)を備えることを特徴としている。
また、本発明のプリコーダ装置は、前記積算ブロックが、前記前回の最終シンボルから今回の最終シンボルまでの間におけるシンボルの値を部分的に積算することを特徴としている。
また、本発明のプリコーダ装置は、前記入力情報をなすシンボルの数をX、前記積算ブロックの入力端の数をY、前記積算回路の段数をTとすると、(Y−1)・Y(T−1)≧Xなる関係が満たされることを特徴としている。
更に、本発明のプリコーダ装置は、前記第1変換部の前段に設けられ、グレイコードで表された前記入力情報をなすシンボルの各々の値を反転する反転部(11)を備えることを特徴としている。
本発明の送信装置は、所定の出力情報を生成するプリコーダ装置と、当該プリコーダ装置からの前記出力情報を用いて位相偏移変調を行って送信データを生成するトランスポンダ(103)とを備える送信装置において、前記プリコーダ装置として、上記の何れかに記載のプリコーダ装置を備えることを特徴としている。
In order to solve the above-described problem, the precoder apparatus according to the present invention performs predetermined processing on input information including a predetermined number of symbols (S1 to S8) represented by a Gray code, and performs a predetermined process represented by a Gray code. In a precoder (1) that generates output information composed of a number of symbols (S11 to S18), a first conversion unit (12) that converts the input information represented by a Gray code into input information represented by a binary code ) And an integration unit (13) for accumulating and accumulating values from the last last symbol to the symbol for each of the symbols constituting the input information converted by the first conversion unit, and for each symbol by the integration unit And a second conversion unit (14) for converting the value accumulated and accumulated into output information represented by a Gray code.
According to the present invention, when input information composed of a predetermined number of symbols represented by a gray code is input, the first conversion unit converts the input information into input information represented by a binary code, and the symbols constituting the converted input information For each of the above, values from the previous last symbol to the symbol are cumulatively accumulated in the accumulating unit, and a value accumulated and accumulated for each symbol is converted into output information represented by a Gray code in the second converting unit.
In the precoder device according to the present invention, the integrating unit includes an integrating circuit (13a, 13b) having a plurality of stages, and cumulatively integrates the value of the symbol with the number of clocks corresponding to the number of stages of the integrating circuit. It is characterized by that.
Further, the precoder device of the present invention is characterized in that the integration circuit includes the same number of integration blocks (21a to 21h, 22a to 22h) as the number of symbols constituting the input information.
Further, the precoder device of the present invention is characterized in that the integration block partially integrates the value of a symbol from the previous last symbol to the current final symbol.
In the precoder of the present invention, if the number of symbols constituting the input information is X, the number of input terminals of the integration block is Y, and the number of stages of the integration circuit is T, (Y-1) · Y (T -1) The relationship of ≧ X is satisfied.
Furthermore, the precoder device of the present invention includes an inverting unit (11) provided in a preceding stage of the first conversion unit and inverting the value of each symbol constituting the input information represented by a Gray code. Yes.
The transmission apparatus according to the present invention includes a precoder apparatus that generates predetermined output information, and a transponder (103) that performs phase shift modulation using the output information from the precoder apparatus and generates transmission data. The precoder device includes any one of the precoder devices described above.
本発明によれば、グレイコードで表された所定数のシンボルからなる入力情報をバイナリコードで表された入力情報に変換し、この変換した入力情報をなすシンボルの各々について、前回の最終シンボルから当該シンボルまでの値をそれぞれ累積積算し、シンボル毎に累積積算した値をグレイコードで表された出力情報に変換しているため、入力情報をなすシンボルの数が増加した場合であっても、大幅なコストの上昇を招くことなく従来と同様の出力情報を得ることができる。 According to the present invention, input information composed of a predetermined number of symbols represented by a Gray code is converted into input information represented by a binary code, and each symbol constituting the converted input information is converted from the previous last symbol. Since the value up to the symbol is accumulated and converted, and the accumulated value for each symbol is converted into output information expressed in gray code, even if the number of symbols constituting the input information increases, Output information similar to the conventional one can be obtained without causing a significant increase in cost.
以下、図面を参照して本発明の実施形態によるプリコーダ装置及び送信装置について詳細に説明する。 Hereinafter, a precoder and a transmitter according to an embodiment of the present invention will be described in detail with reference to the drawings.
〔第1実施形態〕
図1は、本発明の第1実施形態によるプリコーダ装置の構成を示すブロック図である。図1に示す通り、本実施形態のプリコーダ装置1は、反転部11、変換部12(第1変換部)、積算部13、及び変換部14(第2積算部)を備えており、グレイコードで表された8つのシンボルS1〜S8からなる入力情報に対して所定の処理を施し、グレイコードで表された8つのシンボルS11〜S18からなる出力情報を生成する。尚、シンボルS1〜S8,S11〜18はそれぞれ2ビットのデータからなり、転送クロック(図示省略)に同期してプリコーダ装置1に対して入出力される。また、本実施形態のプリコーダ装置1は、上記の転送クロックに同期して動作し、差動4相位相偏移変調(DQPSK)方式に適した出力情報を生成するものであるとする。
[First Embodiment]
FIG. 1 is a block diagram showing a configuration of a precoder apparatus according to the first embodiment of the present invention. As shown in FIG. 1, the
まず、プリコーダ装置1が備える各ブロックの詳細を説明する前に、プリコーダ装置1の概要について説明する。本実施形態のプリコーダ装置1は、グレイコードで表された入力情報を変換部12でバイナリコードに変換し、バイナリコードに変換された入力情報をなすシンボルの各々について積算部13で累積積算し、累積積算された値を変換部14で再度グレイコードに変換することにより出力情報を生成している。ここで、DQPSK等の差動位相変調方式は、先行する信号の位相に対する相対的な位相差をとって変調する変調方式であるため、現時点における信号の位相は先行する全ての信号の位相差を累積積算することで得られると考えられる。かかる考え方に基づき、本実施形態のプリコーダ装置1は、入力情報をなすシンボルの各々について積算部13で累積積算することにより現時点における信号の位相を示す値を求めている。
First, an outline of the
ここで、積算部13は、位相差そのものを累積積算している訳ではなく、位相に対応付けられているシンボルを累積積算している。このため、上記の現時点における位相を示す値の算出を容易にするには、位相の大小関係とシンボルの大小関係とが一致していることが望ましい。本実施形態では、現時点における位相を示す値の算出を容易にするために、変換部12でグレイコードをバイナリコードに変換している。尚、DQPSKを行う際に用いる情報はグレイコードで表されている必要があるため、積算部13で積算されたバイナリコードで表現されている値をグレイコードに変換する変換部14も備えている。
Here, the accumulating
以下、具体的に説明する。図2は、DQPSKにおける位相とシンボルとの関係を示す図であって、(a)はシンボルがグレイコードで表されている場合の関係を示す図であって、(b)はシンボルがバイナリコードで表されている場合の関係を示す図である。図2(a)を参照すると、シンボルがグレイコードで表されている場合には、シンボル(00),(01),(11),(10)に対して位相π/4,3π/4,5π/4,7π/4がそれぞれ対応付けられている。これに対し、図2(b)を参照すると、シンボルがバイナリコードで表されている場合には、シンボル(00),(01),(10),(11)に対して位相π/4,3π/4,5π/4,7π/4がそれぞれ対応付けられている。 This will be specifically described below. FIG. 2 is a diagram showing a relationship between a phase and a symbol in DQPSK, (a) is a diagram showing a relationship when the symbol is represented by a Gray code, and (b) is a symbol representing a binary code. It is a figure which shows the relationship in case represented by. Referring to FIG. 2A, when the symbol is represented by a Gray code, the phase π / 4, 3π / 4, with respect to the symbols (00), (01), (11), and (10). 5π / 4 and 7π / 4 are associated with each other. On the other hand, referring to FIG. 2B, when the symbol is represented by a binary code, the phase π / 4, with respect to the symbols (00), (01), (10), and (11). 3π / 4, 5π / 4, and 7π / 4 are associated with each other.
いま、シンボル(00),(01),(10),(11)は、10進数で「0」,「1」,「2」,「3」と表すことができる。図2(a)を参照すると、グレイコードの場合には、位相π/4,3π/4,5π/4,7π/4に対して値「0」,「1」,「3」,「2」が対応付けられた関係にあり、位相の大小関係とシンボルの大小関係とが一致しない。これに対し、図2(b)を参照すると、バイナリコードの場合には位相π/4,3π/4,5π/4,7π/4に対して値「0」,「1」,「2」,「3」が対応付けられた関係にあり、位相の大小関係とシンボルの大小関係とが一致する。よって、変換部12でグレイコードをバイナリコードに変換することとしている。
Now, the symbols (00), (01), (10), and (11) can be expressed as decimal numbers “0”, “1”, “2”, and “3”. Referring to FIG. 2A, in the case of the Gray code, values “0”, “1”, “3”, “2” with respect to the phases π / 4, 3π / 4, 5π / 4, and 7π / 4. "Is associated with each other, and the magnitude relation of the phase does not match the magnitude relation of the symbols. On the other hand, referring to FIG. 2B, in the case of binary code, values “0”, “1”, “2” with respect to phases π / 4, 3π / 4, 5π / 4, and 7π / 4. , “3” are associated with each other, and the magnitude relation of the phase and the magnitude relation of the symbols coincide with each other. Therefore, the
次に、プリコーダ装置1が備える各ブロックを詳細に説明する。反転部11は、入力情報をなすシンボルS1〜S8の各々に対応する8個のインバータ回路11a〜11hを備える。このインバータ回路11a〜11hは、図11に示す従来のプリコーダ110の入出力関係と同様の入出力関係を得るために設けられる。図3は、反転部11を設ける理由を説明するための図であって、(a)は図11に示す従来のプリコーダ110の入出力関係を示す真理値表であり、(b)は(a)の真理値表をバイナリコードに書き換えた真理値表である。
Next, each block provided in the
図3(a)において、「前シンボル」は1シンボル前のシンボル(図11に示す(ρk−1,ηk−1))であり、「入力シンボル」は新たに入力されるシンボル(図11に示す(Ij,Qj))である。また、「前シンボル」と「入力シンボル」とによって特定される16個のシンボルは、新たに生成されるシンボル(図11に示す(ρk,ηk))である。図3(a)の真理値表を参照すると、新たなシンボルは、前シンボルに対して入力シンボルが示す位相偏移量を加えたものであることが分かる。 In FIG. 3A, the “previous symbol” is a symbol one symbol before ((ρ k−1 , η k−1 ) shown in FIG. 11), and the “input symbol” is a newly input symbol (FIG. 11 (I j , Q j )). The 16 symbols specified by the “previous symbol” and the “input symbol” are newly generated symbols ((ρ k , η k ) shown in FIG. 11). Referring to the truth table of FIG. 3A, it can be seen that the new symbol is obtained by adding the phase shift amount indicated by the input symbol to the previous symbol.
例えば、入力シンボルが「00」の場合であって、前シンボルが「00」のときには新たなシンボル「11」が生成され、前シンボルが「01」のときには新たなシンボル「10」が生成される。同様に、前シンボルが「11」,「10」のときには新たなシンボル「00」,「01」がそれぞれ生成される。ここで、図2(a)を参照すると、新たなシンボル「11」は前シンボル「00」に対して位相がπだけずれている。同様に、新たなシンボル「10」,「00」,「01」は、前シンボル「01」,「11」,「00」に対してそれぞれ位相がπだけずれている。このため、入力シンボル「00」が示す位相偏移量はπであることが分かる。また、同様の手法で、入力シンボル「01」が示す位相偏移量は3π/2であり、入力シンボル「11」が示す位相偏移量は0であり、入力シンボル「10」が示す位相偏移量はπ/2であることが分かる。 For example, when the input symbol is “00”, when the previous symbol is “00”, a new symbol “11” is generated, and when the previous symbol is “01”, a new symbol “10” is generated. . Similarly, when the previous symbols are “11” and “10”, new symbols “00” and “01” are generated, respectively. Here, referring to FIG. 2A, the phase of the new symbol “11” is shifted by π from the previous symbol “00”. Similarly, the new symbols “10”, “00”, and “01” are shifted in phase by π from the previous symbols “01”, “11”, and “00”, respectively. Therefore, it can be seen that the phase shift amount indicated by the input symbol “00” is π. In the same manner, the phase deviation amount indicated by the input symbol “01” is 3π / 2, the phase deviation amount indicated by the input symbol “11” is 0, and the phase deviation amount indicated by the input symbol “10”. It can be seen that the transfer amount is π / 2.
次いで、図2を参照すると、グレイコードのシンボル(00),(01),(11),(10)とバイナリコードのシンボル(00),(01),(10),(11)とがそれぞれ対応している。かかる対応関係に基づいて図3(a)に示す真理値表をバイナリコードのものついて書き換えると図3(b)に示す真理値表になる。ここで、図3(a)に示す真理値表を用いて説明した通り、新たなシンボルは、前シンボルに対して入力シンボルが示す位相偏移量を加えた関係にあるため、図3(b)中のA,B,C,Dの値は、それぞれ(10),(11),(00),(01)になる。これにより、位相差の累積積算量をバイナリコードで表す場合には、入力シンボル(00),(01),(11),(01)を、入力シンボル(10),(11),(00),(01)と変換する必要がある。かかる変換は、入力シンボルの各々を反転させる第1変換と、グレイコートからバイナリコードへの変換規則を用いて変換する第2変換とにより実現できる。本実施形態では上記の第1変換を行うために変換部11を設けている。尚、上記の第2変換は、変換部12で実現される。かかる変換を行うことで、本実施形態においても、図11に示す従来のプリコーダ110の入出力関係と同様の入出力関係が得られる。
Next, referring to FIG. 2, gray code symbols (00), (01), (11), and (10) and binary code symbols (00), (01), (10), and (11), respectively. It corresponds. If the truth table shown in FIG. 3A is rewritten for the binary code based on the correspondence, the truth table shown in FIG. 3B is obtained. Here, as described with reference to the truth table shown in FIG. 3A, the new symbol has a relationship obtained by adding the phase shift amount indicated by the input symbol to the previous symbol. The values of A, B, C, and D in () are (10), (11), (00), and (01), respectively. As a result, when the cumulative amount of phase difference is expressed in binary code, the input symbols (00), (01), (11), (01) are replaced with the input symbols (10), (11), (00). , (01) need to be converted. Such a conversion can be realized by a first conversion that inverts each of the input symbols and a second conversion that is converted using a conversion rule from gray code to binary code. In the present embodiment, the
変換部12は、入力情報をなすシンボルS1〜S8の各々に対応する8個の変換回路12a〜12hを備える。図4は、変換回路12a〜12hの内部構成を示す回路図である。図4に示す通り、変換回路12a〜12hは、EXOR(排他的論理和)回路31を備えており、入力されるシンボルの上位ビットb1をそのまま上位ビットb3として出力するとともに、入力されるシンボルの下位ビットb2と上位ビットb1との排他的論理和をEXOR回路31で演算し、その演算結果を下位ビットb4として出力する。これにより、グレイコードのシンボル(00),(01),(11),(10)がバイナリコードのシンボル(00),(01),(10),(11)にそれぞれ変換される。
The
積算部13は、2段からなる積算回路13a,13bを備えており、変換回路12a〜12hで変換されたシンボルの各々について、前回の最終シンボル(前回のクロックで入力されたシンボルのうちの最終シンボル)からそれら各々のシンボルまでの値をそれぞれ累積積算する。ここで、積算部13は、積算回路13a,13bの段数に応じた転送クロックのクロック数(2クロック)でバイナリコードに変換されたシンボルを累積積算する。積算回路13aは、入力情報をなすシンボルS1〜S8と同数の積算ブロック21a〜21hを備えている。同様に、積算回路13bも、入力情報をなすシンボルS1〜S8と同数の積算ブロック22a〜22hを備えている。
The accumulating
図5は、積算ブロック21a〜21h,22a〜22hの内部構成を示す図である。図5に示す通り、積算ブロック21a〜21h,22a〜22hは、4ビット分のシンボルを加算する加算器41と、入力端が加算器41の出力端に接続されたDフリップフロップ42とを備える。尚、積算ブロック21a〜21h,22a〜22hは不図示の転送クロックに同期して動作する。2ビットからなる4つのシンボルが積算ブロック21a〜21h,22a〜22hに入力されると加算器41で加算され、その加算結果がDフリップフロップ42を介して不図示の転送クロックに同期して外部に出力される。つまり、積算ブロック21a〜21h,22a〜22hの各々は、前回の最終シンボルから今回の最終シンボル(今回のクロックで入力されたシンボルのうちの最終シンボル)までの間におけるシンボルの値を部分的に積算する。
FIG. 5 is a diagram illustrating an internal configuration of the integration blocks 21a to 21h and 22a to 22h. As shown in FIG. 5, the integration blocks 21 a to 21 h and 22 a to 22 h include an
ここで、積算部13で行われる累積積算の処理についてより具体的に説明する。図6は、積算部13で行われる累積積算処理を説明するための図である。いま、図6に示す通り、変換回路12a〜12hから出力されるシンボルをそれぞれV1〜V8とする。尚、図6において、シンボルV0は前回の最終シンボルを表している。図1を参照すると、積算ブロック21aの入力端には変換回路12aが接続され、積算ブロック21bの入力端には変換回路12a,12bが接続され、積算ブロック21cの入力端には変換回路12a〜12cが接続され、積算ブロック21dの入力端には変換回路12a〜12dが接続されている。また、積算ブロック21eの入力端には変換回路12b〜12eが接続され、積算ブロック21fの入力端には変換回路12c〜12fが接続され、積算ブロック21gの入力端には変換回路12d〜12gが接続され、積算ブロック21hの入力端には変換回路12e〜12hが接続されている。
Here, the accumulation processing performed by the
以上の接続関係によって、積算ブロック21a〜21hからは、図6において符号A1〜A8を付した実線の矢印で示された範囲のシンボルを積算した値がそれぞれ出力される。具体的には、積算ブロック21aからはシンボルV1が部分積算値V11として出力され、積算ブロック21bからはシンボルV1,V2を積算した値が部分積算値V12として出力され、積算ブロック21cからはシンボルV1〜V3を積算した値が部分積算値V13として出力され、積算ブロック21dからはシンボルV1〜V4を積算した値が部分積算値V14として出力される。また、積算ブロック21dからはシンボルV2〜V5を積算した値が部分積算値V15として出力され、積算ブロック21eからはシンボルV3〜V6を積算した値が部分積算値V16として出力され、積算ブロック21fからはシンボルV4〜V7を積算した値が部分積算値V17として出力され、積算ブロック21gからはシンボルV5〜V8を積算した値が部分積算値V18として出力される。
With the above connection relationship, the integration blocks 21a to 21h output values obtained by integrating the symbols in the range indicated by the solid arrows denoted by reference signs A1 to A8 in FIG. Specifically, the symbol V1 is output as the partial integration value V11 from the integration block 21a, the value obtained by integrating the symbols V1 and V2 is output as the partial integration value V12 from the
次いで、積算ブロック22a〜22dの入力端には積算ブロック21a〜21dの出力端がそれぞれ接続されている。また、積算ブロック22eの入力端には積算ブロック21a,21eの出力端が接続され、積算ブロック22fの入力端には積算ブロック21b,21fの出力端が接続されている。同様に、積算ブロック22gの入力端には積算ブロック21c,21gの出力端が接続され、積算ブロック22hの入力端には積算ブロック21d,21hの出力端が接続されている。更に、積算ブロック22a〜22hには、共通して積算ブロック22hの出力端が接続されている。尚、積算ブロック22hの出力端からは前回の最終シンボルが出力される。
Next, output terminals of the integration blocks 21a to 21d are connected to input terminals of the integration blocks 22a to 22d, respectively. Further, the output terminals of the integration blocks 21a and 21e are connected to the input terminal of the
以上の関係から、積算ブロック22a〜22dから出力される累積積算値V21〜V28は、以下の式で表すことができる。
V21=V0+V11
V22=V0+V12
V23=V0+V13
V24=V0+V14
V25=V0+V11+V15
V26=V0+V11+V16
V27=V0+V11+V17
V28=V0+V11+V18
From the above relationship, the cumulative integration values V21 to V28 output from the integration blocks 22a to 22d can be expressed by the following equations.
V21 = V0 + V11
V22 = V0 + V12
V23 = V0 + V13
V24 = V0 + V14
V25 = V0 + V11 + V15
V26 = V0 + V11 + V16
V27 = V0 + V11 + V17
V28 = V0 + V11 + V18
つまり、上記式及び図6を参照すると、積算ブロック22a〜22hから出力される累積積算値V21〜V28は、前回の最終シンボルから各々のシンボルまでの値をそれぞれ累積積算したものである。例えば、積算ブロック22aから出力される累積積算値V21は前回の最終シンボルV0とシンボルV11とを加算した値であり、積算ブロック22dから出力される累積積算値V24は前回の最終シンボルV0からシンボルV4までを積算した値である。同様に、積算ブロック22hから出力される累積積算値V28は前回の最終シンボルV0からシンボルV8までを積算した値である。
That is, referring to the above formula and FIG. 6, the cumulative integration values V21 to V28 output from the integration blocks 22a to 22h are values obtained by cumulatively integrating values from the last symbol to the respective symbols. For example, the cumulative integration value V21 output from the
変換部14は、変換回路14a〜14hを備えており、積算部13から出力される累積積算値V21〜V28の各々をグレイコードに変換する。この変換部14に設けられる変換回路14a〜14hの内部構成は、図4に示した変換回路12a〜12hの内部構成と同様である。これにより、バイナリコードのシンボル(00),(01),(10),(11)がグレイコードのシンボル(00),(01),(11),(10)にそれぞれ変換される。
The
上記構成において、グレイコードで表された8つのシンボルS1〜S8からなる入力情報が転送クロックに同期してプリコーダ装置1に入力されると、入力情報をなす各々のシンボルS1〜S8は、反転部11が備えるインバータ回路11a〜11hにそれぞれ入力されて論理が反転される。論理が反転された各シンボルは、変換部12が備える変換回路12a〜12hにそれぞれ入力されてバイナリコードで表されたシンボルに変換される。変換回路12a〜12hで変換された各シンボルは、図1に示す接続関係に従って、積算部13の積算回路13aが備える積算ブロック21a〜21hに入力され、これにより部分積算値V11〜V18(図6参照)が求められる。ここで、積算回路13aは、不図示の転送クロックに同期して動作するため、同期クロックの1周期分の間に上記の部分積算値V11〜V18が求められる。
In the above configuration, when input information composed of eight symbols S1 to S8 expressed in gray code is input to the
積算ブロック21a〜21hの各々で求められた部分積算値V11〜V18は、不図示の転送クロックに同期して積算ブロック21a〜21hから出力され、図1に示す接続関係に従って、積算部13の積算回路13bが備える積算ブロック22a〜22hに入力され、これにより前回の最終シンボルから各々のシンボルまでの値をそれぞれ累積積算した累積積算値V21〜V28が求められる。ここで、積算回路13bも不図示の転送クロックに同期して動作するため、同期クロックの1周期分の間に上記の累積積算値V21〜V28が求められる。積算ブロック22a〜22hの各々で求められた累積積算値V21〜V28は、不図示の転送クロックに同期して積算ブロック22a〜22hから出力され、変換部14が備える変換回路14a〜14hにそれぞれ入力されてグレイコードで表されたシンボルに変換されてシンボルS11〜S18としてプリコーダ装置1から出力される。
Partial integration values V11 to V18 obtained in each of the integration blocks 21a to 21h are output from the integration blocks 21a to 21h in synchronization with a transfer clock (not shown), and are integrated by the
以上の通り、本実施形態のプリコーダ装置1においては、グレイコードで表されたシンボルS1〜S8をバイナリコードで表されたシンボルに変換し、前回の最終シンボルから今回の各々のシンボルまでの値をそれぞれ累積積算して累積積算値V21〜V28を求め、この累積積算値V21〜V28をグレイコードで表されたシンボルに変換して出力している。ここで、上記の累積積算を行う際に、積算回路13aにより転送クロックの1クロックで部分積算値V11〜V18を求め、積算回路13bにより転送クロックの次の1クロックで累積積算値V21〜V28を求めている。以上から、本実施形態のプリコーダ装置1は、FPGA等を用いて安価に実現することができ、コストの上昇を招くことなく従来と同様の出力情報を得ることができる。
As described above, in the
〔第2実施形態〕
図7は、本発明の第2実施形態によるプリコーダ装置の構成を示すブロック図である。図7に示す通り、本実施形態のプリコーダ装置2は、図1に示すプリコーダ装置1が備える反転部11、変換部12、積算部13、及び変換部14にそれぞれ相当する反転部51、変換部52(第1変換部)、積算部53、及び変換部54(第2積算部)を備えており、グレイコードで表された256個のシンボルS1〜S256からなる入力情報に対して所定の処理を施し、グレイコードで表された256個のシンボルS1001〜S1256からなる出力情報を生成する。
[Second Embodiment]
FIG. 7 is a block diagram showing the configuration of the precoder apparatus according to the second embodiment of the present invention. As shown in FIG. 7, the
反転部51は、図1に示す反転部11と同様に、入力情報をなすシンボルの値を反転するものであるが、入力情報をなすシンボルS1〜S256の数に合わせて256個のインバータ回路を備える点が反転部11とは異なる。同様に、変換部52はグレイコードで表されたシンボルS1〜S256をバイナリコードで表されたシンボルに変換し、変換部52はバイナリコードで表現されている値をグレイコードに変換するものであるが、それぞれ256個の変換回路を備える点が図1に示す変換部12,14とは異なる。
The
積算部53は、図1に示す積算部13と同様に、バイナリコードに変換された入力情報をなすシンボルの各々について、前回の最終シンボルからそれら各々のシンボルまでの値をそれぞれ累積積算するものであるが、3段からなる積算回路53a,53b,53cを備えており、転送クロックの3クロックで累積積算する点が積算部13とは相違する。また、積算回路53a,53b,53cの各々が、図8に示す8つの入力端を有する積算ブロックを256個ずつ備える点も相違する。
Like the
図8は、積算回路53a,53b,53cが備える積算ブロックの内部構成を示す図である。図8に示す通り、積算ブロックは、8ビット分のシンボルを加算する加算器61と、入力端が加算器61の出力端に接続されたDフリップフロップ62とを備え、不図示の転送クロックに同期して動作する。かかる構成の積算ブロックも、図1に示した積算ブロック21a〜21h,22a〜22hと同様に、前回の最終シンボルから今回の最終シンボル(今回のクロックで入力されたシンボルのうちの最終シンボル)までの間におけるシンボルの値を部分的に積算する。尚、図7においては、図示の簡略化のために、積算ブロック間の接続する接続線の図示を省略している。
FIG. 8 is a diagram illustrating an internal configuration of an integration block included in the
上記構成において、グレイコードで表された256個のシンボルS1〜S256からなる入力情報が転送クロックに同期してプリコーダ装置2に入力されると、入力情報をなす各々のシンボルS1〜S256は、反転部51が備えるインバータ回路にそれぞれ入力されて論理が反転される。論理が反転された各シンボルは、変換部52が備える変換回路にそれぞれ入力されてバイナリコードで表されたシンボルに変換される。
In the above configuration, when input information composed of 256 symbols S1 to S256 expressed in gray code is input to the
この変換回路で変換された各シンボルは、積算部53の積算回路53aが備える積算ブロックに入力され、同期クロックの1周期分の間に部分積算値が求められる。積算回路53aが備える積算ブロックで求められた256個の部分積算値は、積算回路53bが備える積算ブロックに入力され、同様に同期クロックの1周期分の間に256個の部分積算値が求められる。そして、積算回路53bが備える積算ブロックで求められた256個の部分積算値は、積算回路53cが備える積算ブロックに入力され、これにより前回の最終シンボルから各々のシンボルまでの値をそれぞれ累積積算した256個の累積積算値が同期クロックの1周期分の間に求められる。
Each symbol converted by the conversion circuit is input to an integration block included in the
積算回路53cの積算ブロックで求められた256個の累積積算値は、不図示の転送クロックに同期して積算回路53cから出力され、変換部54が備える変換回路にそれぞれ入力されてグレイコードで表されたシンボルに変換されてシンボルS1001〜S1256としてプリコーダ装置2から出力される。以上の通り、本実施形態のプリコーダ装置2は、入力情報をなすシンボルの数が256個と多い場合であっても、大幅なコストの上昇を招くことなく従来と同様の出力情報を得ることができる。
The 256 cumulative integration values obtained by the integration block of the
ここで、複数段からなる積算回路を備える積算部を備えるプリコーダ装置においては、入力される入力情報をなすシンボルの数をX、積算部が備える積算回路の各々に設けられる積算ブロックの入力端の数をY、積算回路の段数をTとすると、以下の(2)式に示される関係が満たされる。
(Y−1)・Y(T−1)≧X …(2)
ここで、積算回路の段数Tに着目して上記(2)式を書き換えると以下の(3)式になる。
T≧LOGY(X/(Y−1))+1 …(3)
Here, in a precoder apparatus including an integrating unit including an integrating circuit composed of a plurality of stages, the number of symbols constituting input information to be input is X, and the input end of an integrating block provided in each of the integrating circuits provided in the integrating unit When the number is Y and the number of stages of the integrating circuit is T, the relationship shown in the following equation (2) is satisfied.
(Y-1) · Y (T-1) ≧ X (2)
Here, rewriting the above equation (2) by paying attention to the number of stages T of the integrating circuit, the following equation (3) is obtained.
T ≧ LOG Y (X / (Y−1)) + 1 (3)
図1に示すプリコーダ装置1においては、入力情報をなすシンボルの数Xが「8」であり、積算ブロックの入力端の数Yが「4」である。これらの数値を上記(3)式に代入すると、T≧1.7なる関係式が得られる。かかる関係式により、プリコーダ装置1が備える積算部13が備える積算回路の段数Tは「2」であることが分かる。また、図7に示すプリコーダ装置2においては、入力情報をなすシンボルの数Xが「256」であり、積算ブロックの入力端の数Yが「8」である。これらの数値を上記(3)式に代入すると、T≧2.7なる関係式が得られる。かかる関係式により、プリコーダ装置2の積算部53が備える積算回路の段数Tは「3」であることが分かる。尚、図7に示すプリコーダ装置2において、積算部53の積算回路の各々に設けられる積算ブロックの入力端の数Yを「4」に変化させると、上記(3)式からT≧4.2なる関係式が得られる。これにより、プリコーダ装置2の積算部53が備える積算回路の段数Tが「5」に変化することが分かる。
In the
以上、本発明の実施形態によるプリコーダ装置について説明したが、本実施形態の送信装置は、以上説明したプリコーダ装置1を、例えば図9に示した送信器100が備える並列プリコーダ102に代えて設けることで実現される。或いは、本実施形態の送信装置は、256チャネル分のデータを出力するフレーマ機能部と、以上説明したプリコーダ装置2と、プリコーダ装置2から出力されるデータを用いて位相偏移変調(例えば、DQPSK)を行うことにより256チャネル分の送信データの生成を行うトランスポンダとを備えることで実現される。かかる送信装置によれば、プリコーダ装置1,2のコストが低減されるため送信装置のコストも低減される。また、本実施形態のプリコーダ装置1,2は、従来の並列プリコーダ102のように遅延時間の累積が生じないため、かかるプリコーダ装置1,2を備える本実施形態の送信装置は、遅延時間の累積に起因する誤動作が生ずることはない。尚、本実施形態の送信装置は、例えば通信状況を解析・試験するアナライザ装置に設けることも可能である。
Although the precoder device according to the embodiment of the present invention has been described above, the transmitter according to the present embodiment is provided with the
以上、本発明の実施形態によるプリコーダ装置及び送信装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、積算部が2,3,5段の積算回路からなる場合を例に挙げたが、積算部はこれ以外の複数段の積算回路からなるものであっても良い。また、積算部は、複数段の積算回路を備える場合に限られる訳ではなく、1段の積算回路のみを備える構成であっても良い。尚、本実施形態のプリコーダ装置は、伝送速度が40Gbps以上であっても対応が可能である。 The precoder device and the transmission device according to the embodiment of the present invention have been described above, but the present invention is not limited to the above-described embodiment, and can be freely changed within the scope of the present invention. For example, in the above-described embodiment, the case where the integration unit is composed of 2, 3, and 5 stages of integration circuits has been described as an example, but the integration unit may be composed of other stages of integration circuits. Further, the integrating unit is not limited to a case where a plurality of stages of integrating circuits are provided, and may be configured to include only a single stage of integrating circuit. Note that the precoder device of this embodiment can cope with a transmission rate of 40 Gbps or higher.
1,2 プリコーダ装置
12 変換部
13 積算部
13a,13b 積算回路
14 変換部
21a〜21h 積算ブロック
22a〜22h 積算ブロック
51 反転部
52 変換部
53 積算部
53a〜53c 積算回路
54 変換部
S1〜S8 シンボル
S11〜S18 シンボル
DESCRIPTION OF
Claims (7)
グレイコードで表された前記入力情報を、バイナリコードで表された入力情報に変換する第1変換部と、
前記第1変換部で変換された入力情報をなすシンボルの各々について、前回の最終シンボルから当該シンボルまでの値をそれぞれ累積積算する積算部と、
前記積算部で前記シンボル毎に累積積算された値を、グレイコードで表された出力情報に変換する第2変換部と
を備えることを特徴とするプリコーダ装置。 In a precoder device that performs predetermined processing on input information composed of a predetermined number of symbols represented by a Gray code, and generates output information composed of a predetermined number of symbols represented by a Gray code.
A first conversion unit that converts the input information represented by a gray code into input information represented by a binary code;
For each of the symbols constituting the input information converted by the first conversion unit, an accumulation unit for accumulating and accumulating values from the previous last symbol to the symbol,
A precoder apparatus comprising: a second conversion unit that converts a value accumulated and accumulated for each symbol by the accumulation unit into output information represented by a Gray code.
(Y−1)・Y(T−1)≧X
なる関係が満たされることを特徴とする請求項3又は請求項4記載のプリコーダ装置。 When the number of symbols constituting the input information is X, the number of input ends of the integration block is Y, and the number of stages of the integration circuit is T,
(Y-1) · Y (T-1) ≧ X
The precoder apparatus according to claim 3 or 4, wherein the following relationship is satisfied.
前記プリコーダ装置として、請求項1から請求項6の何れか一項に記載のプリコーダ装置を備えることを特徴とする送信装置。 In a transmission apparatus comprising: a precoder that generates predetermined output information; and a transponder that generates transmission data by performing phase shift keying using the output information from the precoder.
A transmission device comprising the precoder device according to any one of claims 1 to 6 as the precoder device.
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