JP4862988B2 - Wiring substrate and semiconductor device manufacturing method - Google Patents

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Description

本発明は、配線基板及び半導体装置の製造方法に関する。   The present invention relates to a wiring board and a method for manufacturing a semiconductor device.

ポリイミド等の絶縁基板の両面に、Ｃｕ等の金属箔から形成された配線パターンが形成されてなる配線基板が知られている（特許文献１参照）。また、配線基板に半導体チップを、フェースダウンボンディングすることも知られている。   There is known a wiring substrate in which a wiring pattern formed of a metal foil such as Cu is formed on both surfaces of an insulating substrate such as polyimide (see Patent Document 1). It is also known to face down bond a semiconductor chip to a wiring board.

従来、フェースダウンボンディングを行うときに、配線基板に形成されたアライメントマークを認識して、半導体チップの位置決めを行っていた。アライメントマークの認識は、配線基板に対して光を照射し、アライメントマークにて反射した光を検出することで行っていた。しかし、光が配線基板を透過して反対側の配線パターンで反射すると、アライメントマークを認識することが困難になるという問題があった。
特開２００１−８５４７５号公報 Conventionally, when face-down bonding is performed, a semiconductor chip is positioned by recognizing an alignment mark formed on a wiring board. The alignment mark is recognized by irradiating the wiring board with light and detecting the light reflected by the alignment mark. However, when light passes through the wiring board and is reflected by the wiring pattern on the opposite side, there is a problem that it is difficult to recognize the alignment mark.
JP 2001-85475 A

本発明は、上述したような課題を解決するものであり、その目的は、アライメントマークを容易に認識することができる配線基板及び半導体装置の製造方法を提供することにある。   The present invention solves the above-described problems, and an object of the present invention is to provide a wiring board and a semiconductor device manufacturing method capable of easily recognizing an alignment mark.

（１）本発明に係る配線基板は、
光透過性の基板と、
前記基板の第１の面に形成されたアライメントマーク及び第１の配線パターンと、
前記基板の第２の面に形成された第２の配線パターンと、
を含み、
前記第２の配線パターンは、前記第１の面への正射影が前記アライメントマークとオーバーラップ及び接触のいずれもしないように形成されてなる。本発明によれば、アライメントマークの反射光を検出して得られる像が、第２の配線パターンの反射光を検出して得られる像と連続しないので、アライメントマークを容易に認識することができる。
（２）この配線基板において、
前記基板の前記第２の面に形成された、前記第２の配線パターンの少なくとも一部を覆う絶縁層をさらに含み、
前記絶縁層は、前記第１の面への正射影が前記アライメントマークとオーバーラップ及び接触のいずれもしないように形成されていてもよい。これによれば、アライメントマークの反射光を検出して得られる像が、絶縁層の反射光を検出して得られる像と連続しないので、アライメントマークを容易に認識することができる。
（３）本発明に係る半導体装置の製造方法は、
配線基板と半導体チップとの相対的な位置合わせと、
前記配線基板への前記半導体チップのフェースダウンボンディングと、
を含み、
前記配線基板は、
光透過性の基板と、
前記基板の第１の面に形成されたアライメントマーク及び第１の配線パターンと、
前記基板の第２の面に形成された第２の配線パターンと、
を含み、前記第２の配線パターンは、前記第１の面への正射影が前記アライメントマークとオーバーラップ及び接触のいずれもしないように形成され、
前記位置合わせは、
前記基板の前記第１の面へ光を照射すること、
前記アライメントマークで反射した前記光を検出すること、
検出された前記光に基づいて前記アライメントマークを認識すること、及び、
認識された前記アライメントマークの位置情報を使用して、予め設定された相対的位置情報に従って、前記半導体チップを配置すること、
を含む。本発明によれば、アライメントマークの反射光を検出して得られる像が、第２の配線パターンの反射光を検出して得られる像と連続しないので、アライメントマークを容易に認識することができる。 (1) A wiring board according to the present invention comprises:
A light transmissive substrate;
An alignment mark and a first wiring pattern formed on the first surface of the substrate;
A second wiring pattern formed on the second surface of the substrate;
Including
The second wiring pattern is formed so that the orthogonal projection onto the first surface does not overlap or contact the alignment mark. According to the present invention, since the image obtained by detecting the reflected light of the alignment mark is not continuous with the image obtained by detecting the reflected light of the second wiring pattern, the alignment mark can be easily recognized. .
(2) In this wiring board,
An insulating layer formed on the second surface of the substrate and covering at least a part of the second wiring pattern;
The insulating layer may be formed so that the orthogonal projection onto the first surface does not overlap or contact the alignment mark. According to this, since the image obtained by detecting the reflected light of the alignment mark is not continuous with the image obtained by detecting the reflected light of the insulating layer, the alignment mark can be easily recognized.
(3) A method for manufacturing a semiconductor device according to the present invention includes:
Relative alignment between the wiring board and the semiconductor chip;
Face down bonding of the semiconductor chip to the wiring board;
Including
The wiring board is
A light transmissive substrate;
An alignment mark and a first wiring pattern formed on the first surface of the substrate;
A second wiring pattern formed on the second surface of the substrate;
The second wiring pattern is formed so that the orthogonal projection onto the first surface does not overlap and contact the alignment mark,
The alignment is
Irradiating the first surface of the substrate with light;
Detecting the light reflected by the alignment mark;
Recognizing the alignment mark based on the detected light; and
Using the recognized position information of the alignment mark, placing the semiconductor chip according to preset relative position information;
including. According to the present invention, since the image obtained by detecting the reflected light of the alignment mark is not continuous with the image obtained by detecting the reflected light of the second wiring pattern, the alignment mark can be easily recognized. .

以下に、本発明の実施の形態について図面を参照して説明する。   Embodiments of the present invention will be described below with reference to the drawings.

図１（Ａ）は、本発明の実施の形態に係る配線基板の一部断面図である。配線基板１は、基板１０を有する。基板１０は、ポリエチレンテレフタレートやポリイミド樹脂などの有機系材料で構成されていてもよいし、無機材料で構成されていてもよいし、これらの複合材料から構成されてもよい。基板１０は、テープであってもよいし、フィルムであってもよいし、フレキシブル基板であってもよい。基板１０は、光透過性を有する。ここで、光透過性とは、透明のみならず半透明も含む。光は、可視光のみならず、それ以外の波長の電磁波を含み、紫外線・赤外線も含む。基板１０は、第１及び第２の面１１，１２を有する両面基板（両面に配線パターンが形成された基板）である。   FIG. 1A is a partial cross-sectional view of a wiring board according to an embodiment of the present invention. The wiring substrate 1 has a substrate 10. The substrate 10 may be composed of an organic material such as polyethylene terephthalate or polyimide resin, may be composed of an inorganic material, or may be composed of a composite material thereof. The substrate 10 may be a tape, a film, or a flexible substrate. The substrate 10 is light transmissive. Here, the light transmission includes not only transparent but also translucent. The light includes not only visible light but also electromagnetic waves of other wavelengths, and includes ultraviolet rays and infrared rays. The substrate 10 is a double-sided substrate (a substrate having a wiring pattern formed on both sides) having first and second surfaces 11 and 12.

第１の面１１には、少なくとも１つ（通常、複数）のアライメントマーク１４が形成されている。アライメントマーク１４は、位置決めのためのもので、その形状は、図１（Ｂ）に示すように、丸形状であってもよいし、角形状であってもよい。第１の面１１には、第１の配線パターン２１（図３参照）が形成されている。第１の配線パターン２１は、電子部品間の電気的な接続のために使用される。アライメントマーク１４及び第１の配線パターン２１は、同一の材料で形成してもよく、多くの場合、同時に形成される。アライメントマーク１４及び第１の配線パターン２１は、分離（電気的に絶縁）されている。アライメントマーク１４及び第１の配線パターン２１は、相対的な位置が決められており、一方の位置情報を使用して、他方の位置を知ることができる。   On the first surface 11, at least one (usually a plurality of) alignment marks 14 are formed. The alignment mark 14 is for positioning, and the shape thereof may be a round shape or a square shape, as shown in FIG. A first wiring pattern 21 (see FIG. 3) is formed on the first surface 11. The first wiring pattern 21 is used for electrical connection between electronic components. The alignment mark 14 and the first wiring pattern 21 may be formed of the same material, and in many cases, are formed simultaneously. The alignment mark 14 and the first wiring pattern 21 are separated (electrically insulated). The relative positions of the alignment mark 14 and the first wiring pattern 21 are determined, and the position of the other can be known using the position information of one.

第１の面１１には、絶縁層（例えばソルダーレジスト）３０が形成されている。絶縁層３０は、第１の配線パターン２１（図３参照）の少なくとも一部を（あるいは、第１の配線パターン２１をその一部を除いて）覆っている。絶縁層３０は、開口（又は貫通穴）３２を有する。開口３２内に、アライメントマーク１４が配置されている。アライメントマーク１４は、絶縁層３０に覆われておらず、接触すらしていない。また、第１の面１１の一部（アライメントマーク１４を囲む部分）も、開口３２を介して、絶縁層３０から露出している。   An insulating layer (for example, a solder resist) 30 is formed on the first surface 11. The insulating layer 30 covers at least a part of the first wiring pattern 21 (see FIG. 3) (or excludes the first wiring pattern 21). The insulating layer 30 has an opening (or a through hole) 32. The alignment mark 14 is disposed in the opening 32. The alignment mark 14 is not covered with the insulating layer 30 and is not even in contact. Further, a part of the first surface 11 (a portion surrounding the alignment mark 14) is also exposed from the insulating layer 30 through the opening 32.

第２の面１２には、第２の配線パターン２２が形成されている。第２の配線パターン２２も、電子部品間の電気的な接続のために使用される。第２の配線パターン２２は、第１の配線パターン２１と電気的に接続されている。その接続は、基板１０に形成されたスルーホール（図示せず）によってなされる。第１及び第２の配線パターン２１，２２は、同一の材料で形成してもよい。   A second wiring pattern 22 is formed on the second surface 12. The second wiring pattern 22 is also used for electrical connection between electronic components. The second wiring pattern 22 is electrically connected to the first wiring pattern 21. The connection is made by a through hole (not shown) formed in the substrate 10. The first and second wiring patterns 21 and 22 may be formed of the same material.

第２の面１２には、絶縁層（例えばソルダーレジスト）４０が形成されている。絶縁層４０は、第２の配線パターン２２の少なくとも一部を（あるいは、第２の配線パターン２２をその一部を除いて）覆っている。絶縁層４０は、開口（又は貫通穴）４２を有する。第２の面１２の一部が、開口４２を介して、絶縁層４０から露出している。   An insulating layer (for example, a solder resist) 40 is formed on the second surface 12. The insulating layer 40 covers at least a part of the second wiring pattern 22 (or the second wiring pattern 22 except for a part thereof). The insulating layer 40 has an opening (or a through hole) 42. A part of the second surface 12 is exposed from the insulating layer 40 through the opening 42.

図１（Ｂ）は、第２の面に形成された第２の配線パターン及び絶縁層の、第１の面への正射影を示す図である。図１（Ｂ）には、第１の面１１を投影面として、正投影法によって表した、第２のパターン２２及び絶縁層４０の正射影１２２，１４０（正確にはこれらの裏面）が示されている。   FIG. 1B is a diagram showing an orthogonal projection of the second wiring pattern and the insulating layer formed on the second surface onto the first surface. FIG. 1B shows orthographic projections 122 and 140 (more precisely, the back surfaces thereof) of the second pattern 22 and the insulating layer 40 expressed by the orthographic projection method with the first surface 11 as a projection surface. Has been.

本実施の形態では、第２の配線パターン２２の正射影１２２は、アライメントマーク１４とオーバーラップせず、接触もしないように形成されている。また、絶縁層４０の正射影１４０は、アライメントマーク１４とオーバーラップせず、接触もしないように形成されている。これによる効果は、後述するように半導体装置を製造するときに得られる。   In the present embodiment, the orthogonal projection 122 of the second wiring pattern 22 is formed so as not to overlap with or contact the alignment mark 14. Further, the orthogonal projection 140 of the insulating layer 40 is formed so as not to overlap with or contact the alignment mark 14. This effect is obtained when a semiconductor device is manufactured as will be described later.

図２は、本実施の形態に係る配線基板の変形例を示す図である。図２では、絶縁層５０は、その正射影（図示せず）が、アライメントマーク１４とオーバーラップするように形成されている。すなわち、絶縁層５０には、図１（Ａ）に示す開口４２が形成されていない。しかし、第２の配線パターン２２とアライメントマーク１４との位置関係は、図１（Ａ）に示す例と同じである。本発明は、この例も含む。   FIG. 2 is a diagram showing a modification of the wiring board according to the present embodiment. In FIG. 2, the insulating layer 50 is formed so that its orthogonal projection (not shown) overlaps the alignment mark 14. That is, the opening 42 shown in FIG. 1A is not formed in the insulating layer 50. However, the positional relationship between the second wiring pattern 22 and the alignment mark 14 is the same as the example shown in FIG. The present invention also includes this example.

図３は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、半導体チップ６０の配線基板１へのフェースダウンボンディングを行う。   FIG. 3 is a diagram for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention. In the present embodiment, face-down bonding of the semiconductor chip 60 to the wiring substrate 1 is performed.

半導体チップ６０には、集積回路６２が形成されている。半導体チップ６０の一方の面（能動面）には、バンプ６４が形成されている。バンプ６４は、集積回路６２と電気的に接続されている。バンプ６４は、例えばアルミニウム又は銅、金等で形成されている。   An integrated circuit 62 is formed on the semiconductor chip 60. Bumps 64 are formed on one surface (active surface) of the semiconductor chip 60. The bump 64 is electrically connected to the integrated circuit 62. The bumps 64 are made of, for example, aluminum, copper, or gold.

配線基板１は、テーブル７０上に配置する。テーブル７０は、図示しないアクチュエータ等によって、２次元的に又は３次元に移動するようになっていてもよいが、動かないように固定されていてもよい。テーブル７０の、配線基板１を支持する面は、アライメントマーク１４よりも光の反射率が低くてもよい。配線基板１は、第２の面１２をテーブル７０に向けて配置される。したがって、第１の面１１が上（テーブル７０とは反対方向）を向いている。   The wiring board 1 is disposed on the table 70. The table 70 may be moved two-dimensionally or three-dimensionally by an actuator (not shown) or the like, but may be fixed so as not to move. The surface of the table 70 that supports the wiring substrate 1 may have a light reflectance lower than that of the alignment mark 14. The wiring board 1 is arranged with the second surface 12 facing the table 70. Therefore, the first surface 11 faces upward (the direction opposite to the table 70).

テーブル７０の上方にはボンディングツール７２が配置されている。半導体チップ６０は、ボンディングツール７２に吸着される。ボンディングツール７２は、図示しないアクチュエータ等によって、上下方向（テーブル７０に対して接近する方向及び離れる方向）に移動できるようになっている。また、ボンディングツール７２は、図示しないヒータによって、半導体チップ６０を加熱できるようになっている。   A bonding tool 72 is disposed above the table 70. The semiconductor chip 60 is attracted to the bonding tool 72. The bonding tool 72 can be moved in the vertical direction (direction approaching and moving away from the table 70) by an actuator or the like (not shown). The bonding tool 72 can heat the semiconductor chip 60 by a heater (not shown).

テーブル７０の上方には、撮像器（例えばカメラ）８０が配置されている。撮像器８０は、他の部品（ボンディングツール７２等）によって妨げられずに、テーブル７０上の配線基板１を撮影できる位置にある。   An imager (for example, a camera) 80 is disposed above the table 70. The imager 80 is in a position where the wiring board 1 on the table 70 can be photographed without being obstructed by other components (such as the bonding tool 72).

半導体装置の製造方法は、配線基板１と半導体チップ６０との相対的な位置合わせを含む。位置合わせでは、アライメントマーク１４が撮像器８０の撮像範囲内に入るように、配線基板１を配置する。アライメントマーク１４が撮像範囲よりも、かなり小さいので、この配置に正確さは要求されない。   The manufacturing method of the semiconductor device includes relative alignment between the wiring substrate 1 and the semiconductor chip 60. In the alignment, the wiring board 1 is arranged so that the alignment mark 14 falls within the imaging range of the imager 80. Since the alignment mark 14 is considerably smaller than the imaging range, this arrangement does not require accuracy.

そして、第１の面１１に向けて（例えば垂直に）光８２を照射する。光８２は、絶縁層３０の開口３２内では、アライメントマーク１４で反射する。   Then, light 82 is irradiated toward the first surface 11 (for example, vertically). The light 82 is reflected by the alignment mark 14 in the opening 32 of the insulating layer 30.

次に、アライメントマーク１４で反射した光８２を検出する。検出は、撮像器８０によって行う。撮像器８０が受光素子を有していれば、光８２を電気信号に変換する。続いて、検出された光８２（例えばその電気信号）に基づいてアライメントマーク１４を認識する。アライメントマーク１４の画像をディスプレイ（図示せず）に表示してこれを作業者が認識してもよい。自動化する場合、アライメントマーク１４の形状を予めメモリ（図示せず）に記憶しておき、その形状と撮像された形状とを比較して、決められた条件下で一致すると判断された場合に、これをアライメントマーク１４として認識する。   Next, the light 82 reflected by the alignment mark 14 is detected. Detection is performed by the imager 80. If the imager 80 has a light receiving element, the light 82 is converted into an electric signal. Subsequently, the alignment mark 14 is recognized based on the detected light 82 (for example, its electrical signal). An image of the alignment mark 14 may be displayed on a display (not shown) and recognized by the operator. In the case of automation, the shape of the alignment mark 14 is stored in advance in a memory (not shown), the shape is compared with the imaged shape, and when it is determined that they match under a determined condition, This is recognized as the alignment mark 14.

開口３２内では、基板１０が光透過性を有するため、アライメントマーク１４がない部分では光８２が基板１０を透過する。なお、光８２が完全に透過しない場合、その一部が反射するとしても、その反射は、アライメントマーク１４での反射よりも少ない。   In the opening 32, since the substrate 10 is light transmissive, the light 82 passes through the substrate 10 in a portion where the alignment mark 14 is not present. Note that when the light 82 is not completely transmitted, even if a part of the light 82 is reflected, the reflection is less than that of the alignment mark 14.

基板１０を透過した光８２は、絶縁層４０の開口４２内に出射し、テーブル７０で反射するとしても、開口４２内で空気中を進行するため大きく減衰される。テーブル７０の表面が非反射処理してあればさらに反射しにくい。開口４２内に仮に第２の配線パターン２２があってこれで反射した場合と比較すると、テーブル７０で反射した光８２は無視できる程度のものである。さらに、開口４２内には、絶縁層４０がないので、結局、開口４２内では光８２は反射しないか、反射したとしても無視できる程度である。   Even though the light 82 transmitted through the substrate 10 is emitted into the opening 42 of the insulating layer 40 and reflected by the table 70, it travels through the air in the opening 42 and is greatly attenuated. If the surface of the table 70 is non-reflective, it is more difficult to reflect. Compared with the case where the second wiring pattern 22 is present in the opening 42 and reflected by the second wiring pattern 22, the light 82 reflected by the table 70 is negligible. Furthermore, since there is no insulating layer 40 in the opening 42, the light 82 is not reflected in the opening 42, or even if it is reflected, it is negligible.

本実施の形態によれば、図１（Ｂ）に示すように、第２の配線パターン２２及び絶縁層４０の正射影１２２，１４０は、アライメントマーク１４とオーバーラップせず、接触もしないように形成されている。したがって、第２の配線パターン２２及び絶縁層４０で光８２が反射したとしても、アライメントマーク１４で反射した光８２を検出して得られる像が、第２の配線パターン２２又は絶縁層４０で反射した光を検出して得られる像と連続しない。これにより、アライメントマーク１４を容易に認識することができる。図２に示す配線基板を使用した場合であっても、第２の配線パターン２２反射する光に関して同様の効果を得ることができる。   According to the present embodiment, as shown in FIG. 1B, the orthogonal projections 122 and 140 of the second wiring pattern 22 and the insulating layer 40 do not overlap with or contact the alignment mark 14. Is formed. Therefore, even if the light 82 is reflected by the second wiring pattern 22 and the insulating layer 40, an image obtained by detecting the light 82 reflected by the alignment mark 14 is reflected by the second wiring pattern 22 or the insulating layer 40. Is not continuous with the image obtained by detecting the detected light. Thereby, the alignment mark 14 can be easily recognized. Even when the wiring board shown in FIG. 2 is used, the same effect can be obtained with respect to the light reflected by the second wiring pattern 22.

そして、認識されたアライメントマーク１４の位置情報を取得する。例えば、予め設定された座標系において、アライメントマーク１４の座標を算出する。こうして得られたアライメントマーク１４の位置情報を使用して、予め設定された相対的位置情報に従って、半導体チップ６０を配置する。詳しくは、予め設定された座標系でアライメントマーク１４の座標（位置情報）が得られると、アライメントマーク１４に対する第１の配線パターン２１の相対的な位置が予め決まっているので、この相対的位置情報にしたがって、第１の配線パターン２１の座標（位置情報）を算出することができる。こうして、第１の配線パターン２１の位置情報（詳しくは、バンプ６４と対向すべき部分（ランド）の位置情報）を取得することができ、半導体チップ６０を搭載する位置情報を算出することができる。   Then, the position information of the recognized alignment mark 14 is acquired. For example, the coordinates of the alignment mark 14 are calculated in a preset coordinate system. Using the position information of the alignment mark 14 obtained in this way, the semiconductor chip 60 is arranged in accordance with preset relative position information. Specifically, when the coordinates (position information) of the alignment mark 14 are obtained in a preset coordinate system, the relative position of the first wiring pattern 21 with respect to the alignment mark 14 is determined in advance. According to the information, the coordinates (position information) of the first wiring pattern 21 can be calculated. In this way, position information of the first wiring pattern 21 (specifically, position information of a portion (land) to be opposed to the bump 64) can be acquired, and position information on which the semiconductor chip 60 is mounted can be calculated. .

そして、半導体チップ６０を、搭載すべき位置の上方に配置する。続いて、配線基板１への半導体チップ６０のフェースダウンボンディングを行う。フェースダウンボンディングでは、ボンディングツール７２を介して、半導体チップ６０を配線基板１に押圧し、バンプ６４及び第１の配線パターン２１を加熱する。バンプ６４及び第１の配線パターン２１は、金属接合又は図示しない異方性導電フィルム等を介して電気的に接続する。以上の工程を含むプロセスによって、半導体装置を製造することができる。   Then, the semiconductor chip 60 is disposed above the position to be mounted. Subsequently, face-down bonding of the semiconductor chip 60 to the wiring substrate 1 is performed. In face-down bonding, the semiconductor chip 60 is pressed against the wiring substrate 1 via the bonding tool 72, and the bumps 64 and the first wiring pattern 21 are heated. The bumps 64 and the first wiring pattern 21 are electrically connected through metal bonding or an anisotropic conductive film (not shown). A semiconductor device can be manufactured by a process including the above steps.

本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。さらに、本発明は、実施の形態で説明した技術的事項のいずれかを限定的に除外した内容を含む。あるいは、本発明は、上述した実施の形態から公知技術を限定的に除外した内容を含む。   The present invention is not limited to the above-described embodiments, and various modifications can be made. For example, the present invention includes configurations that are substantially the same as the configurations described in the embodiments (for example, configurations that have the same functions, methods, and results, or configurations that have the same purposes and results). In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the present invention includes a configuration that exhibits the same operational effects as the configuration described in the embodiment or a configuration that can achieve the same object. Further, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment. Furthermore, the present invention includes contents that exclude any of the technical matters described in the embodiments in a limited manner. Or this invention includes the content which excluded the well-known technique limitedly from embodiment mentioned above.

図１（Ａ）は、本発明の実施の形態に係る配線基板の一部断面図であり、図１（Ｂ）は、第２の面に形成された第２の配線パターン及び絶縁層の、第１の面への正射影を示す図である。FIG. 1A is a partial cross-sectional view of a wiring board according to an embodiment of the present invention. FIG. 1B is a diagram illustrating a second wiring pattern and an insulating layer formed on a second surface. It is a figure which shows the orthogonal projection to a 1st surface. 図２は、本実施の形態に係る配線基板の変形例を示す図である。FIG. 2 is a diagram showing a modification of the wiring board according to the present embodiment. 図３は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。FIG. 3 is a diagram for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention.

符号の説明Explanation of symbols

１…配線基板、 １０…基板、 １１…第１の面、 １２…第２の面、 １４…アライメントマーク、 ２１…第１の配線パターン、 ２２…第２の配線パターン、 ３０…絶縁層、 ３２…開口、 ４０…絶縁層、 ４２…開口、 ５０…絶縁層、 ６０…半導体チップ、 ６２…集積回路、 ６４…バンプ、 ７０…テーブル、 ７２…ボンディングツール、 ８０…撮像器、 ８２…光、 １２２…正射影、 １４０…正射影   DESCRIPTION OF SYMBOLS 1 ... Wiring board, 10 ... Board | substrate, 11 ... 1st surface, 12 ... 2nd surface, 14 ... Alignment mark, 21 ... 1st wiring pattern, 22 ... 2nd wiring pattern, 30 ... Insulating layer, 32 ... Opening, 40 ... Insulating layer, 42 ... Opening, 50 ... Insulating layer, 60 ... Semiconductor chip, 62 ... Integrated circuit, 64 ... Bump, 70 ... Table, 72 ... Bonding tool, 80 ... Image sensor, 82 ... Light, 122 ... Orthographic projection, 140 ... Orthographic projection

Claims (2)

光透過性の基板と、
前記基板の第１の面に形成されたアライメントマーク及び第１の配線パターンと、
前記基板の第２の面に形成された第２の配線パターン及び前記第２の配線パターンの少なくとも一部を覆う絶縁層と、
を含み、
前記第１の面は、半導体チップを搭載する半導体チップ領域と、前記半導体チップが搭載されない非半導体チップ領域とを有し、
前記第２の配線パターンは、前記第１の面への正射影が前記アライメントマークとオーバーラップ及び接触のいずれもしないように形成されてなり、
前記絶縁層は、前記第１の面への正射影が前記半導体チップ領域と前記非半導体チップ領域の少なくとも一部とオーバーラップするように設けられ、かつ、前記アライメントマークとオーバーラップする開口を有し、前記第１の面への正射影が前記アライメントマークとオーバーラップ及び接触のいずれもしないように形成されてなる配線基板。 A light transmissive substrate;
An alignment mark and a first wiring pattern formed on the first surface of the substrate;
A second wiring pattern formed on the second surface of the substrate and an insulating layer covering at least part of the second wiring pattern;
Including
The first surface has a semiconductor chip region on which a semiconductor chip is mounted, and a non-semiconductor chip region on which the semiconductor chip is not mounted,
The second wiring pattern is formed so that the orthogonal projection onto the first surface does not overlap and contact the alignment mark,
The insulating layer is provided so that an orthogonal projection onto the first surface overlaps at least a part of the semiconductor chip region and the non-semiconductor chip region, and has an opening that overlaps the alignment mark. A wiring board formed so that the orthogonal projection onto the first surface does not overlap or contact the alignment mark. 配線基板と半導体チップとの相対的な位置合わせと、
前記配線基板への前記半導体チップのフェースダウンボンディングと、
を含み、
前記配線基板は、
光透過性の基板と、
前記基板の第１の面に形成されたアライメントマーク及び第１の配線パターンと、
前記基板の第２の面に形成された第２の配線パターン及び前記第２の配線パターンの少なくとも一部を覆う絶縁層と、
を含み、
前記第１の面は、半導体チップを搭載する半導体チップ領域と、前記半導体チップが搭載されない非半導体チップ領域とを有し、
前記第２の配線パターンは、前記第１の面への正射影が前記アライメントマークとオーバーラップ及び接触のいずれもしないように形成され、
前記絶縁層は、前記第１の面への正射影が前記半導体チップ領域と前記非半導体チップ領域の少なくとも一部とオーバーラップするように設けられ、かつ、前記アライメントマークとオーバーラップする開口を有し、前記第１の面への正射影が前記アライメントマークとオーバーラップ及び接触のいずれもしないように形成され、
前記位置合わせは、
前記基板の前記第１の面へ光を照射すること、
前記アライメントマークで反射した前記光を検出すること、
検出された前記光に基づいて前記アライメントマークを認識すること、及び、
認識された前記アライメントマークの位置情報を使用して、予め設定された相対的位置情報に従って、前記半導体チップを配置すること、
を含む半導体装置の製造方法。 Relative alignment between the wiring board and the semiconductor chip;
Face down bonding of the semiconductor chip to the wiring board;
Including
The wiring board is
A light transmissive substrate;
An alignment mark and a first wiring pattern formed on the first surface of the substrate;
A second wiring pattern formed on the second surface of the substrate and an insulating layer covering at least part of the second wiring pattern;
Including
The first surface has a semiconductor chip region on which a semiconductor chip is mounted, and a non-semiconductor chip region on which the semiconductor chip is not mounted,
The second wiring pattern is formed so that the orthogonal projection onto the first surface does not overlap and contact the alignment mark,
The insulating layer is provided so that an orthogonal projection onto the first surface overlaps at least a part of the semiconductor chip region and the non-semiconductor chip region, and has an opening that overlaps the alignment mark. And the orthogonal projection onto the first surface is formed so as not to overlap and contact the alignment mark,
The alignment is
Irradiating the first surface of the substrate with light;
Detecting the light reflected by the alignment mark;
Recognizing the alignment mark based on the detected light; and
Using the recognized position information of the alignment mark, placing the semiconductor chip according to preset relative position information;
A method of manufacturing a semiconductor device including:
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