JP4859884B2

JP4859884B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP4859884B2
Application number: JP2008170849A
Authority: JP
Inventors: 清太鉢嶺; 昭博清水; 長斗司大木; 哲酒井; 直樹山本
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2008-06-30
Filing date: 2008-06-30
Publication date: 2012-01-25
Anticipated expiration: 2022-03-19
Also published as: JP2008306195A

Description

本発明は、半導体装置及びその製造技術に関し、特に、同一基板にｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置及びその製造技術に適用して有効な技術に関するものである。 The present invention relates to a semiconductor device and a manufacturing technique thereof, and more particularly to a semiconductor device having an n-channel conductive field effect transistor and a p-channel conductive field effect transistor on the same substrate and a technique effective when applied to the manufacturing technique. is there.

半導体装置に搭載される電界効果トランジスタとして、例えばＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼称される絶縁ゲート型電界効果トランジスタが知られている。このＭＩＳＦＥＴは、高集積化し易いという特徴を持っていることから、集積回路を構成する回路素子として広く用いられている。 As a field effect transistor mounted on a semiconductor device, for example, an insulated gate field effect transistor called MISFET (Metal Insulator Semiconductor Field Effect Transistor) is known. This MISFET is widely used as a circuit element constituting an integrated circuit because it has a feature of being easily integrated.

ＭＩＳＦＥＴは、ｎチャネル導電型及びｐチャネル導電型を問わず、一般的に、チャネル形成領域、ゲート絶縁膜、ゲート電極、ソース領域及びドレイン領域等を有する構成となっている。ゲート絶縁膜は、半導体基板の回路形成面（一主面）の素子形成領域に設けられ、例えば酸化シリコン膜で形成されている。ゲート電極は、半導体基板の回路形成面の素子形成領域上にゲート絶縁膜を介在して設けられ、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。チャネル形成領域は、ゲート電極と対向する半導体基板の領域（ゲート電極直下）に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長方向における両側に設けられた半導体領域（不純物拡散領域）で形成されている。 A MISFET is generally configured to have a channel formation region, a gate insulating film, a gate electrode, a source region, a drain region, and the like regardless of the n-channel conductivity type or the p-channel conductivity type. The gate insulating film is provided in an element formation region on the circuit formation surface (one main surface) of the semiconductor substrate, and is formed of, for example, a silicon oxide film. The gate electrode is provided on the element formation region on the circuit formation surface of the semiconductor substrate with a gate insulating film interposed therebetween, and is formed of, for example, a polycrystalline silicon film into which an impurity for reducing a resistance value is introduced. The channel formation region is provided in a region of the semiconductor substrate facing the gate electrode (just below the gate electrode). The source region and the drain region are formed of semiconductor regions (impurity diffusion regions) provided on both sides of the channel formation region in the channel length direction.

なお、ＭＩＳＦＥＴにおいて、ゲート絶縁膜が酸化シリコン膜からなるものは、通常、ＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼ばれている。また、チャネル形成領域とは、ソース領域とドレイン領域とを結ぶ電流通路（チャネル）が形成される領域を言う。また、電流が半導体基板の厚さ方向（深さ方向）に流れるものを縦型、電流が半導体基板の平面方向（表面方向）に流れるものを横型と呼んでいる。また、ソース領域と、ドレイン領域との間（ゲート電極下）のチャネル形成領域に電子のチャネル（導電通路）ができるものをｎ型（又はｎチャネル導電型）、正孔のチャネルができるものをｐ型（又はｐチャネル導電型）と呼んでいる。 In the MISFET, a gate insulating film made of a silicon oxide film is usually called a MOSFET (Metal Oxide Semiconductor Field Effect Transistor). A channel formation region refers to a region where a current path (channel) that connects a source region and a drain region is formed. In addition, a current flowing in the thickness direction (depth direction) of the semiconductor substrate is called a vertical type, and a current flowing in the plane direction (surface direction) of the semiconductor substrate is called a horizontal type. In addition, an n-type (or n-channel conductivity type) can form an electron channel (conducting passage) in a channel formation region between the source region and the drain region (under the gate electrode), and a hole channel can be formed. This is called p-type (or p-channel conductivity type).

ところで、０．１μｍレベル時代の超微細ＣＭＩＳ（Ｃomplementary ＭＩＳ）プロセスでは、新素材の導入、ＭＩＳＦＥＴの短チャネル効果抑制等の理由から低温化が進んでいる。これは、素子中にプロセス起因の残留応力を残しやすい。プロセス起因の残留応力は、半導体基板の回路形成面の表層部、即ちＭＩＳＦＥＴのチャネル形成領域に働く。 By the way, in the ultra fine CMIS (Complementary MIS) process at the age of 0.1 μm, the temperature is decreasing due to the introduction of new materials and the suppression of the short channel effect of MISFET. This tends to leave a process-induced residual stress in the device. The residual stress caused by the process acts on the surface layer portion of the circuit formation surface of the semiconductor substrate, that is, the channel formation region of the MISFET.

一般的なＣＭＩＳ（相補型ＭＩＳ）プロセスでは、例えば半導体基板の回路形成面上に層間絶縁膜を形成する場合、ｎチャネル導電型ＭＩＳＦＥＴ及びｐチャネル導電型ＭＩＳＦＥＴ上で同一材料を用いてきた結果、同一チップ内においてＭＩＳＦＥＴのチャネル形成領域に働く応力はほぼ同じであった。また、通常は、プロセス的な工夫により、ｎチャネル導電型ＭＩＳＦＥＴ及びｐチャネル導電型ＭＩＳＦＥＴのチャネル形成領域に働く応力の低減化を図ってきた。 In a general CMIS (complementary MIS) process, for example, when an interlayer insulating film is formed on a circuit formation surface of a semiconductor substrate, the same material has been used on an n-channel conductive MISFET and a p-channel conductive MISFET. The stress acting on the channel formation region of the MISFET in the same chip was almost the same. In general, the stress acting on the channel formation region of the n-channel conductivity type MISFET and the p-channel conductivity type MISFET has been reduced by a process device.

また、チャネル形成領域の応力に対するトランジスタ特性の変化については、ドレイン電流（Ｉｄ）が流れる方向（ゲート長方向）と同じ向きに応力をかけた場合、
（１）ｎチャネル導電型ＭＩＳＦＥＴのドレイン電流は、圧縮応力で減少し、引っ張り応力で増加すること、
（２）ｐチャネル導電型ＭＩＳＦＥＴのドレイン電流は、圧縮応力で増加し、引っ張り応力で減少することが知られている。 Regarding the change in transistor characteristics with respect to the stress in the channel formation region, when stress is applied in the same direction as the drain current (Id) flow direction (gate length direction),
(1) The drain current of the n-channel conductivity type MISFET decreases with compressive stress and increases with tensile stress.
(2) It is known that the drain current of a p-channel conductivity type MISFET increases with compressive stress and decreases with tensile stress.

しかし、その変化は高々数％以下であった（文献：IEEE TRANSACTIONS ON ELECTRON DEVICES .VOL.38.NO.4.APRIL 1991 p898〜p900 参照）。これは、例えばゲート長寸法が１μｍのような長寸法のプロセス世代では、十分高温長時間のアニールがなされていたことにもよる。 However, the change was no more than a few percent (see: IEEE TRANSACTIONS ON ELECTRON DEVICES .VOL.38.NO.4.APRIL 1991 p898-p900). This is because, for example, in a process generation having a long dimension such as a gate length dimension of 1 μm, annealing at a sufficiently high temperature for a long time has been performed.

本発明者等の検討によれば、ＭＩＳＦＥＴのゲート長を０．１μｍ付近まで微細化し、プロセスを低温化すると、残留応力が増大し、チャネル形成領域の応力によるトランジスタ特性への影響がとても大きくなることがわかった。 According to the study by the present inventors, when the gate length of the MISFET is miniaturized to near 0.1 μm and the process is lowered, the residual stress increases, and the influence of the stress in the channel formation region on the transistor characteristics becomes very large. I understood it.

例えば、ＭＩＳＦＥＴの形成後に層間絶縁膜を兼ねたセルファラインコンタクト用のプラズマＣＶＤ窒化膜（プラズマＣＶＤ法によって形成される窒化膜）の形成条件を変えると、膜中の応力が圧縮方向から引っ張り方向へと大きく変化し、これに応じてＭＩＳＦＥＴのトランジスタ特性も大きく変化することがわかった。これを図２のドレイン電流変動率の膜応力依存性に示す。但し、図中の応力の値は、ＭＩＳＦＥＴのチャネル形成領域の内部応力を現すものではなく、層間絶縁膜を被膜した後のウェーハの反りから換算して求めた層間絶縁膜自身の値である。 For example, when the formation conditions of a plasma CVD nitride film for self-contact contact that also serves as an interlayer insulating film (nitride film formed by plasma CVD) are changed after the MISFET is formed, the stress in the film changes from the compression direction to the pulling direction. It has been found that the transistor characteristics of the MISFET also change greatly. This is shown in the film stress dependence of the drain current fluctuation rate in FIG. However, the stress value in the figure does not represent the internal stress of the channel formation region of the MISFET, but is the value of the interlayer insulating film itself obtained by conversion from the warpage of the wafer after coating the interlayer insulating film.

応力による影響は、前述の文献と同じ傾向であるが、その大きさが±１０〜２０％と一桁以上大きくなっている。更に、ｎチャネル導電型ＭＩＳＦＥＴとｐチャネル導電型ＭＩＳＦＥＴとでは、膜の応力に応じてドレイン電流の増減が明らかに逆の方向を示す。 The influence of stress has the same tendency as the above-mentioned document, but the magnitude is ± 10 to 20%, which is larger by one digit or more. Further, in the n-channel conductivity type MISFET and the p-channel conductivity type MISFET, the increase / decrease in the drain current clearly shows opposite directions depending on the stress of the film.

従って、層間絶縁膜等の形成条件を変えて内部応力の大きさが変わると、ｎチャネル導電型ＭＩＳＦＥＥＴ及びｐチャネル導電型ＭＩＳＦＥＴのドレイン電流が相反する動きを示し、両素子のドレイン電流を同時に向上できないという問題があった。 Therefore, when the conditions for forming the interlayer insulating film and the like are changed and the magnitude of the internal stress is changed, the drain currents of the n-channel conductivity type MISFEET and the p-channel conductivity type MISFET show opposite movements, and the drain currents of both elements are simultaneously improved. There was a problem that I could not.

また、更に、０．１μｍレベル以降では、この応力によるドレイン電流の変動が±１０〜２０％以上にもなり、ｎチャネル導電型ＭＩＳＦＥＴとｐチャネル導電型ＭＩＳＦＥＴとのドレイン電流のバランスが変化するという問題があった。 Further, after the 0.1 μm level, the drain current fluctuation due to this stress becomes ± 10 to 20% or more, and the balance of the drain current between the n-channel conductivity type MISFET and the p-channel conductivity type MISFET changes. There was a problem.

本発明の目的は、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタのドレイン電流の増加を図る（電流駆動能力の増加を図る）ことが可能な技術を提供することにある。
本発明の他の目的は、ｎチャネル導電型電界効果トランジスタ及びｐチャネル電界効果トランジスタのドレイン電流比を自由に設定することが可能な技術を提供することにある。 An object of the present invention is to provide a technique capable of increasing the drain current (increasing the current driving capability) of the n-channel conductivity type field effect transistor and the p-channel conductivity type field effect transistor.
Another object of the present invention is to provide a technique capable of freely setting the drain current ratio of an n-channel conductivity type field effect transistor and a p-channel field effect transistor.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
本発明の主旨は、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタの各々のチャネル形成領域に働く応力を各々のドレイン電流が増加する方向に膜の応力によって制御することである。ｎチャネル導電型電界効果トランジスタでは、ドレイン電流の流れ方向（ゲート長方向）に沿う引っ張り応力がチャネル形成領域に働くことによってドレイン電流が増加する。ｐチャネル導電型電界効果トランジスタでは、ドレイン電流の流れ方向（ゲート長方向）に沿う圧縮応力がチャネル形成領域に働くことによってドレイン電流が増加する。即ち、ｎチャネル導電型電界効果トランジスタのチャネル形成領域にドレイン電流方向の引っ張り応力、ｐチャネル導電型電界効果トランジスタのチャネル形成領域にドレイン電流方向の圧縮応力が働くように膜の応力によって制御する。例えば、以下のようにする。 Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
The gist of the present invention is to control the stress acting on the channel formation region of each of the n channel conductivity type field effect transistor and the p channel conductivity type field effect transistor by the stress of the film in the direction in which each drain current increases. In an n-channel conductivity type field effect transistor, the drain current increases due to the tensile stress along the flow direction (gate length direction) of the drain current acting on the channel formation region. In a p-channel conductivity type field effect transistor, the drain current increases due to the compressive stress along the drain current flow direction (gate length direction) acting on the channel formation region. That is, the film stress is controlled by the tensile stress in the drain current direction in the channel formation region of the n-channel conductivity type field effect transistor and the compressive stress in the drain current direction in the channel formation region of the p-channel conductivity type field effect transistor. For example:

（１）半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置の製造方法であって、
前記ｐチャネル導電型電界効果トランジスタのゲート電極と前記半導体基板の素子分離領域との間の半導体領域を絶縁膜で覆った状態で、前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる第１の絶縁膜を形成する（ａ）工程と、
エッチング処理を施して、前記ｐチャネル導電型電界効果トランジスタ上の前記第１の絶縁膜を選択的に除去する（ｂ）工程と、
前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる第２の絶縁膜を形成する（ｃ）工程と、
前記ｎチャネル導電型電界効果トランジスタ上の前記第２の絶縁膜を選択的に除去する（ｄ）工程とを有する。 (1) A method of manufacturing a semiconductor device having an n-channel conductivity type field effect transistor and a p-channel conductivity type field effect transistor formed on a semiconductor substrate,
With the semiconductor region between the gate electrode of the p-channel conductivity type field effect transistor and the element isolation region of the semiconductor substrate covered with an insulating film, the n-channel conductivity type field effect transistor and the p-channel conductivity type field effect transistor A step (a) of forming a first insulating film that generates a tensile stress in a channel formation region of the n-channel conductivity type field effect transistor so as to cover these gate electrodes on the transistor;
(B) a step of selectively removing the first insulating film on the p-channel conductivity type field effect transistor by performing an etching process;
A second stress generating compressive stress in a channel formation region of the p-channel conductivity type field effect transistor so as to cover the gate electrode on the n-channel conductivity type field effect transistor and the p-channel conductivity type field effect transistor; (C) a step of forming an insulating film;
And (d) a step of selectively removing the second insulating film on the n-channel conductivity type field effect transistor.

（２）半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置の製造方法であって、
前記ｎチャネル導電型電界効果トランジスタのゲート電極と前記半導体基板の素子分離領域との間の半導体領域を絶縁膜で覆った状態で、前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる第１の絶縁膜を形成する（ａ）工程と、
エッチング処理を施して、前記ｎチャネル導電型電界効果トランジスタ上の前記第１の絶縁膜を選択的に除去する（ｂ）工程と、
前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる第２の絶縁膜を選択的に形成する（ｃ）工程と、
前記ｐチャネル導電型電界効果トランジスタ上の前記第２の絶縁膜を選択的に除去する（ｄ）工程とを有する。 (2) A method of manufacturing a semiconductor device having an n-channel conductivity type field effect transistor and a p-channel conductivity type field effect transistor formed on a semiconductor substrate,
In a state where a semiconductor region between the gate electrode of the n-channel conductivity type field effect transistor and the element isolation region of the semiconductor substrate is covered with an insulating film, the n-channel conductivity type field effect transistor and the p-channel conductivity type field effect A step (a) of forming a first insulating film that generates compressive stress in a channel formation region of the p-channel conductivity type field effect transistor so as to cover these gate electrodes on the transistor;
(B) a step of selectively removing the first insulating film on the n-channel conductivity type field effect transistor by performing an etching process;
A second stress is generated in a channel forming region of the n-channel conductivity type field effect transistor so as to cover the gate electrode on the n-channel conductivity type field effect transistor and the p-channel conductivity type field effect transistor. (C) a step of selectively forming an insulating film;
(D) a step of selectively removing the second insulating film on the p-channel conductivity type field effect transistor.

（３）前記手段（１）又は（２）において、
前記半導体領域を覆う絶縁膜は、前記ゲート電極の側壁に形成されたサイドウォールスペーサと、前記サイドウォールスペーサを覆うようにして形成された堆積膜とを含む。 (3) In the means (1) or (2),
The insulating film covering the semiconductor region includes a sidewall spacer formed on a side wall of the gate electrode and a deposited film formed so as to cover the sidewall spacer.

（４）前記手段（１）又は（２）において、
前記半導体領域を覆う絶縁膜は、前記ゲート電極の側壁に形成されたサイドウォールスペーサと、前記サイドウォールスペーサを覆うようにして形成された堆積膜とを含み、
前記半導体領域の表面には、前記サイドウォールスペーサに整合して形成された金属・半導体反応層が設けられている。 (4) In the means (1) or (2),
The insulating film covering the semiconductor region includes a sidewall spacer formed on a side wall of the gate electrode, and a deposited film formed so as to cover the sidewall spacer,
A metal / semiconductor reaction layer formed in alignment with the sidewall spacer is provided on the surface of the semiconductor region.

（５）前記手段（１）又は（２）において、
前記半導体領域を覆う絶縁膜は、前記ゲート電極の側壁に形成されたサイドウォールスペーサと、前記サイドウォールスペーサと前記素子分離領域との間に形成された熱酸化膜とを含む。 (5) In the means (1) or (2),
The insulating film covering the semiconductor region includes a sidewall spacer formed on a sidewall of the gate electrode, and a thermal oxide film formed between the sidewall spacer and the element isolation region.

（６）前記手段（１）又は（２）において、
前記半導体領域を覆う絶縁膜は、前記ゲート電極の側壁に形成されたサイドウォールスペーサと、前記サイドウォールスペーサと前記素子分離領域との間に形成された熱酸化膜とを含み、
前記半導体領域の表面には、前記サイドウォールスペーサに整合して形成された金属・半導体反応層が設けられている。 (6) In the means (1) or (2),
The insulating film covering the semiconductor region includes a sidewall spacer formed on a sidewall of the gate electrode, and a thermal oxide film formed between the sidewall spacer and the element isolation region,
A metal / semiconductor reaction layer formed in alignment with the sidewall spacer is provided on the surface of the semiconductor region.

（７）前記手段（１）又は（２）において、
前記第１及び第２の絶縁膜は、ＬＰ−ＣＶＤ（Ｌow Ｐressure−Ｃhemical Ｖapor Ｄeposition：減圧気相化学成長）法、プラズマＣＶＤ法、若しくは枚葉熱ＣＶＤ法等で形成された窒化シリコン膜である。 (7) In the means (1) or (2),
The first and second insulating films are silicon nitride films formed by an LP-CVD (Low Pressure-Chemical Vapor Deposition) method, a plasma CVD method, a single wafer thermal CVD method, or the like. .

（８）半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置の製造方法であって、
前記ｎチャネル導電型及びｐチャネル導電型電界効果トランジスタのゲート電極と前記半導体基板の素子分離領域との間の半導体領域上に第１のサイドウォールスペーサを形成する（ａ）工程と、
前記半導体領域の表面に前記第１のサイドウォールスペーサに整合して金属・半導体反応層を形成する（ｂ）工程と、
前記金属・半導体反応層上に前記第１のサイドウォールスペーサに整合して第２のサイドウォールスペーサを形成する（ｃ）工程と、
前記ｎチャネル導電型及びｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる第１の絶縁膜を形成する（ｄ）工程と、
エッチング処理を施して、前記ｐチャネル導電型電界効果トランジスタ上の前記第１の絶縁膜を選択的に除去する（ｅ）工程と、
前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる第２の絶縁膜を形成する（ｆ）工程と、
前記ｎチャネル導電型電界効果トランジスタ上の前記第２の絶縁膜を選択的に除去する（ｇ）工程とを有する。 (8) A method of manufacturing a semiconductor device having an n-channel conductive field effect transistor and a p-channel conductive field effect transistor formed on a semiconductor substrate,
(A) forming a first sidewall spacer on the semiconductor region between the gate electrode of the n-channel conductivity type and p-channel conductivity type field effect transistor and the element isolation region of the semiconductor substrate;
(B) forming a metal / semiconductor reaction layer on the surface of the semiconductor region in alignment with the first sidewall spacer;
(C) forming a second sidewall spacer in alignment with the first sidewall spacer on the metal / semiconductor reaction layer;
A first insulating film for generating a tensile stress in the channel formation region of the n-channel conductivity type field effect transistor is formed on the n-channel conductivity type and p-channel conductivity type field effect transistors so as to cover these gate electrodes. (D) the step of
(E) a step of selectively removing the first insulating film on the p-channel conductivity type field effect transistor by performing an etching process;
A second stress generating compressive stress in a channel formation region of the p-channel conductivity type field effect transistor so as to cover the gate electrode on the n-channel conductivity type field effect transistor and the p-channel conductivity type field effect transistor; Forming an insulating film (f);
(G) a step of selectively removing the second insulating film on the n-channel conductivity type field effect transistor.

（９）半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置の製造方法であって、
前記ｎチャネル導電型及びｐチャネル導電型電界効果トランジスタのゲート電極と前記半導体基板の素子分離領域との間の半導体領域上に第１のサイドウォールスペーサを形成する（ａ）工程と、
前記半導体領域の表面に前記第１のサイドウォールスペーサに整合して金属・半導体反応層を形成する（ｂ）工程と、
前記金属・半導体反応層上に前記第１のサイドウォールスペーサに整合して第２のサイドウォールスペーサを形成する（ｃ）工程と、
前記ｎチャネル導電型及びｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる第１の絶縁膜を形成する（ｄ）工程と、
エッチング処理を施して、前記ｎチャネル導電型電界効果トランジスタ上の前記第１の絶縁膜を選択的に除去する（ｅ）工程と、
前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる第２の絶縁膜を形成する（ｆ）工程と、
前記ｐチャネル導電型電界効果トランジスタ上の前記第２の絶縁膜を選択的に除去する（ｇ）工程とを有する。 (9) A method of manufacturing a semiconductor device having an n-channel conductivity type field effect transistor and a p-channel conductivity type field effect transistor formed on a semiconductor substrate,
(A) forming a first sidewall spacer on the semiconductor region between the gate electrode of the n-channel conductivity type and p-channel conductivity type field effect transistor and the element isolation region of the semiconductor substrate;
(B) forming a metal / semiconductor reaction layer on the surface of the semiconductor region in alignment with the first sidewall spacer;
(C) forming a second sidewall spacer in alignment with the first sidewall spacer on the metal / semiconductor reaction layer;
A first insulating film for generating a compressive stress is formed in the channel formation region of the p-channel conductivity type field effect transistor so as to cover these gate electrodes on the n-channel conductivity type and the p-channel conductivity type field effect transistor. (D) the step of
(E) a step of selectively removing the first insulating film on the n-channel conductivity type field effect transistor by performing an etching process;
A second stress is generated in a channel forming region of the n-channel conductivity type field effect transistor so as to cover the gate electrode on the n-channel conductivity type field effect transistor and the p-channel conductivity type field effect transistor. Forming an insulating film (f);
(G) a step of selectively removing the second insulating film on the p-channel conductivity type field effect transistor.

（１０）前記手段（８）又は（９）において、
前記第１及び第２の絶縁膜は、ＬＰ−ＣＶＤ法、プラズマＣＶＤ法、若しくは枚葉熱ＣＶＤ法等で形成された窒化シリコン膜である。 (10) In the means (8) or (9),
The first and second insulating films are silicon nitride films formed by an LP-CVD method, a plasma CVD method, a single wafer thermal CVD method, or the like.

（１１）半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置の製造方法であって、
引っ張り応力を持つ第１の絶縁膜を前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして形成する（ａ）工程と、
前記第１の絶縁膜の引っ張り応力よりも絶対値が大きい圧縮応力を持つ第２の絶縁膜を前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして形成する（ｂ）工程と、
エッチング処理を施して、前記ｎチャネル導電型電界効果トランジスタ上の前記第２の絶縁膜を選択的に除去する（ｃ）工程とを有する。
前記第２の絶縁膜の圧縮応力は、前記第１の絶縁膜の引っ張り応力の２倍以上である。
前記第１及び第２の絶縁膜は、ＬＰ−ＣＶＤ法、プラズマＣＶＤ法、若しくは枚葉熱ＣＶＤ法等で形成された窒化シリコン膜である。 (11) A method of manufacturing a semiconductor device having an n-channel conductive field effect transistor and a p-channel conductive field effect transistor formed on a semiconductor substrate,
A step (a) of forming a first insulating film having a tensile stress on the n-channel conductive field effect transistor and the p-channel conductive field effect transistor so as to cover these gate electrodes;
A second insulating film having a compressive stress whose absolute value is larger than the tensile stress of the first insulating film is covered with the gate electrodes on the n-channel conductive field effect transistor and the p-channel conductive field effect transistor. (B) the step of forming as described above,
And (c) a step of selectively removing the second insulating film on the n-channel conductivity type field effect transistor by performing an etching process.
The compressive stress of the second insulating film is at least twice the tensile stress of the first insulating film.
The first and second insulating films are silicon nitride films formed by an LP-CVD method, a plasma CVD method, a single wafer thermal CVD method, or the like.

（１２）半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置の製造方法であって、
圧縮応力を持つ第１の絶縁膜を前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして形成する（ａ）工程と、
前記第１の絶縁膜の圧縮応力よりも絶対値が大きい引っ張り応力を持つ第２の絶縁膜を前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして形成する（ｂ）工程と、
エッチング処理を施して、前記ｐチャネル導電型電界効果トランジスタ上の前記第２の絶縁膜を選択的に除去する（ｃ）工程とを有する。
前記第２の絶縁膜の引っ張り応力は、前記第１の絶縁膜の圧縮応力の２倍以上である。
前記第１及び第２の絶縁膜は、ＬＰ−ＣＶＤ法、プラズマＣＶＤ法、若しくは枚葉熱ＣＶＤ法等で形成された窒化シリコン膜である。 (12) A method of manufacturing a semiconductor device having an n-channel conductivity type field effect transistor and a p-channel conductivity type field effect transistor formed on a semiconductor substrate,
(A) forming a first insulating film having a compressive stress on the n-channel conductive field effect transistor and the p-channel conductive field effect transistor so as to cover these gate electrodes;
A second insulating film having a tensile stress whose absolute value is larger than the compressive stress of the first insulating film is covered with the gate electrodes on the n-channel conductive field effect transistor and the p-channel conductive field effect transistor. (B) the step of forming as described above,
And (c) a step of selectively removing the second insulating film on the p-channel conductivity type field effect transistor by performing an etching process.
The tensile stress of the second insulating film is twice or more the compressive stress of the first insulating film.
The first and second insulating films are silicon nitride films formed by an LP-CVD method, a plasma CVD method, a single wafer thermal CVD method, or the like.

（１３）半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置であって、
引っ張り応力を持つ第１の絶縁膜が、前記ｎチャネル導電型及びｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして形成され、
前記第１の絶縁膜の引っ張り応力よりも絶対値が大きい圧縮応力を持つ第２の絶縁膜が、前記ｐチャネル導電型電界効果トランジスタ上にこのゲート電極を覆うようにして選択的に形成されている。
前記第２の絶縁膜の圧縮応力は、前記第１の絶縁膜の引っ張り応力の２倍以上である。
前記第１及び第２の絶縁膜は、ＬＰ−ＣＶＤ法、プラズマＣＶＤ法、若しくは枚葉熱ＣＶＤ法等で形成された窒化シリコン膜である。 (13) A semiconductor device having an n-channel conductivity type field effect transistor and a p-channel conductivity type field effect transistor formed on a semiconductor substrate,
A first insulating film having a tensile stress is formed on the n-channel and p-channel field effect transistors so as to cover these gate electrodes;
A second insulating film having a compressive stress whose absolute value is larger than the tensile stress of the first insulating film is selectively formed on the p-channel conductivity type field effect transistor so as to cover the gate electrode. Yes.
The compressive stress of the second insulating film is at least twice the tensile stress of the first insulating film.
The first and second insulating films are silicon nitride films formed by an LP-CVD method, a plasma CVD method, a single wafer thermal CVD method, or the like.

（１４）半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置であって、
圧縮応力を持つ第１の絶縁膜が、前記ｎチャネル導電型及びｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして形成され、
前記第１の絶縁膜の圧縮応力よりも絶対値が大きい引っ張り応力を持つ第２の絶縁膜が、前記ｎチャネル導電型電界効果トランジスタ上にこのゲート電極を覆うようにして選択的に形成されている。
前記第２の絶縁膜の引っ張り応力は、前記第１の絶縁膜の圧縮応力の２倍以上である。
前記第１及び第２の絶縁膜は、ＬＰ−ＣＶＤ法、プラズマＣＶＤ法、若しくは枚葉熱ＣＶＤ法等で形成された窒化シリコン膜である。 (14) A semiconductor device having an n-channel conductivity type field effect transistor and a p-channel conductivity type field effect transistor formed on a semiconductor substrate,
A first insulating film having a compressive stress is formed on the n-channel and p-channel field effect transistors so as to cover these gate electrodes;
A second insulating film having a tensile stress whose absolute value is larger than the compressive stress of the first insulating film is selectively formed on the n-channel conductivity type field effect transistor so as to cover the gate electrode. Yes.
The tensile stress of the second insulating film is twice or more the compressive stress of the first insulating film.
The first and second insulating films are silicon nitride films formed by an LP-CVD method, a plasma CVD method, a single wafer thermal CVD method, or the like.

（１５）半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置の製造方法であって、
引っ張り応力を持つ絶縁膜を前記ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うように形成する工程と、
前記ｐチャネル導電型電界効果トランジスタ上の前記絶縁膜に元素を導入して、前記絶縁膜を前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる膜に変換する工程とを有する。
前記元素は、前記絶縁膜に含まれる元素と同一の元素である。
前記元素の導入は、前記半導体基板に対して垂直に前記元素をイオン注入する方法、或いは前記半導体基板に対して斜めに前記元素をイオン注入する方法で行う。
前記絶縁膜は、ＬＰ−ＣＶＤ法、プラズマＣＶＤ法、若しくは枚葉熱ＣＶＤ法等で形成された窒化シリコン膜である。 (15) A method of manufacturing a semiconductor device having an n-channel conductivity type field effect transistor and a p-channel conductivity type field effect transistor formed on a semiconductor substrate,
Forming an insulating film having a tensile stress on the n-channel conductivity type field effect transistor and the p-channel conductivity type field effect transistor so as to cover these gate electrodes;
Introducing an element into the insulating film on the p-channel conductivity type field effect transistor to convert the insulating film into a film that generates a compressive stress in a channel formation region of the p-channel conductivity type field effect transistor. .
The element is the same element as the element contained in the insulating film.
The introduction of the element is performed by a method of ion-implanting the element perpendicular to the semiconductor substrate or a method of ion-implanting the element obliquely to the semiconductor substrate.
The insulating film is a silicon nitride film formed by an LP-CVD method, a plasma CVD method, a single wafer thermal CVD method, or the like.

（１６）半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置であって、
前記ｎチャネル導電型及びｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして膜が形成され、
前記膜は、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる膜応力を持つ第１の部分と、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる膜応力を持つ第２の部分とを有する。
前記膜の第２の部分は、前記第１の部分よりも膜中の元素濃度が高い。
前記膜は、ＬＰ−ＣＶＤ法、プラズマＣＶＤ法、若しくは枚葉熱ＣＶＤ法等で形成された窒化シリコン膜である。 (16) A semiconductor device having an n-channel conductivity type field effect transistor and a p-channel conductivity type field effect transistor formed on a semiconductor substrate,
A film is formed on the n-channel and p-channel field effect transistors so as to cover these gate electrodes,
The film generates a compressive stress in the first portion having a film stress that generates tensile stress in the channel formation region of the n-channel conductivity type field effect transistor and in the channel formation region of the p-channel conductivity type field effect transistor. A second portion having a film stress.
The second portion of the film has a higher element concentration in the film than the first portion.
The film is a silicon nitride film formed by an LP-CVD method, a plasma CVD method, a single wafer thermal CVD method, or the like.

前述した手段によれば、ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力、ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力が別々に与えられる結果、図２のように、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタの各チャネル形成領域に働く応力の大きさに応じて、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタで共にドレイン電流が増加する。 According to the above-described means, tensile stress is separately applied to the channel formation region of the n-channel conductivity type field effect transistor, and compressive stress is separately applied to the channel formation region of the p-channel conductivity type field effect transistor. The drain current increases in both the n-channel conductivity type field effect transistor and the p-channel conductivity type field effect transistor according to the magnitude of stress acting on each channel forming region of the channel conductivity type field effect transistor and the p-channel conductivity type field effect transistor. To do.

また、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタのチャネル形成領域に働く応力を個別に制御できるため、ｎチャネル導電型電界効果トランジスタとｐチャネル導電型電界効果トランジスタとのドレイン電流比を自由に制御できる。 In addition, since the stress acting on the channel formation regions of the n-channel conductivity type field effect transistor and the p-channel conductivity type field effect transistor can be individually controlled, the drain current between the n-channel conductivity type field effect transistor and the p-channel conductivity type field effect transistor The ratio can be controlled freely.

ここでいくつかの用語について定義する。
電界効果トランジスタのチャネル形成領域に働く引っ張り応力とは、チャネル形成領域がシリコン（Ｓｉ）の場合、Ｓｉの格子定数が平衡状態より大きくなる応力を言う。
電界効果トランジスタのチャネル形成領域に働く圧縮応力とは、チャネル形成領域がシリコン（Ｓｉ）の場合、Ｓｉの格子定数が平衡状態より小さくなる応力を言う。
膜がもつ引っ張り応力とは、電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる応力を言う。
膜がもつ圧縮応力とは、電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる応力を言う。 Several terms are defined here.
The tensile stress acting on the channel formation region of the field effect transistor is a stress at which the lattice constant of Si becomes larger than the equilibrium state when the channel formation region is silicon (Si).
The compressive stress acting on the channel formation region of the field effect transistor is a stress in which the lattice constant of Si is smaller than the equilibrium state when the channel formation region is silicon (Si).
The tensile stress of the film refers to a stress that generates a tensile stress in the channel formation region of the field effect transistor.
The compressive stress of the film refers to a stress that generates a compressive stress in the channel formation region of the field effect transistor.

従って、本発明の主旨は、チャネル形成領域におけるシリコン原子の原子間距離が、ｎチャネル導電型電界効果トランジスタとｐチャネル導電型電界効果トランジスタとで異なっている、言い換えると歪みの大きさが異なっていること、更にはシリコン原子間距離が、ｐチャネル導電型電界効果トランジスタのチャネル形成領域よりも、ｎチャネル導電型電界効果トランジスタのチャネル形成領域で大きいことを意味している。 Therefore, the gist of the present invention is that the interatomic distance between silicon atoms in the channel formation region is different between the n-channel conduction type field effect transistor and the p-channel conduction type field effect transistor, in other words, the magnitude of strain is different. This means that the distance between silicon atoms is larger in the channel formation region of the n-channel conductivity type field effect transistor than in the channel formation region of the p-channel conductivity type field effect transistor.

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
なお、本発明者は、本発明を成す過程で新たな問題点を見出した。この問題点については、本発明を適用した実施の形態と共に説明する。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
The inventor has found a new problem in the process of forming the present invention. This problem will be described together with an embodiment to which the present invention is applied.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタのドレイン電流の増加（電流駆動能力の向上）を図ることが可能となる。
また、本発明によれば、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタのドレイン電流比を自由に設定することが可能となる。 The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
According to the present invention, it is possible to increase the drain current (improve the current driving capability) of the n-channel conductivity type field effect transistor and the p-channel conductivity type field effect transistor.
Further, according to the present invention, the drain current ratio of the n-channel conductivity type field effect transistor and the p-channel conductivity type field effect transistor can be freely set.

以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、図面を見易くするため、断面を示すハッチングは一部省略している。
（実施形態１）
本実施形態１では、電源電圧が１〜１．５Ｖ、ゲート長が０．１〜０．１４μｍ程度の相補型ＭＩＳＦＥＴを有する半導体装置に本発明を適用した例について説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment of the invention, and the repetitive description thereof is omitted. In addition, in order to make the drawing easy to see, some hatching showing a cross section is omitted.
(Embodiment 1)
In the first embodiment, an example in which the present invention is applied to a semiconductor device having a complementary MISFET having a power supply voltage of 1 to 1.5 V and a gate length of about 0.1 to 0.14 μm will be described.

図１は、本発明の実施形態１である半導体装置の概略構成を示す模式的断面図であり、
図２は、ドレイン電流変動率の膜応力依存性を示す特性図であり、
図３及び図４は、電流方向と膜応力方向との関係を示す模式的平面図及び模式的断面図であり、
図５乃至図１９は、図１の半導体装置の製造工程中における模式的断面図であり、
図２０乃至図２３は、本発明を成す過程で本発明者によって見出された問題点を説明するための模式的断面図である。 FIG. 1 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device according to Embodiment 1 of the present invention.
FIG. 2 is a characteristic diagram showing the film stress dependence of the drain current fluctuation rate,
3 and 4 are a schematic plan view and a schematic cross-sectional view showing the relationship between the current direction and the film stress direction,
5 to 19 are schematic cross-sectional views during the manufacturing process of the semiconductor device of FIG.
20 to 23 are schematic cross-sectional views for explaining problems found by the inventor in the process of forming the present invention.

図１、図５乃至図１９において、向かって左側がｎチャネル導電型ＭＩＳＦＥＴ（n-ch MISFET）であり、右側がｐチャネル導電型ＭＩＳＦＥＴ（p-ch MISFET）である。 1 and 5 to 19, the left side is an n-channel conductivity type MISFET (n-ch MISFET), and the right side is a p-channel conductivity type MISFET (p-ch MISFET).

図１に示すように、本実施形態の半導体装置は、半導体基板として例えば単結晶シリコンからなるｐ型シリコン基板（以下、単にｐ型基板と呼ぶ）１を主体に構成されている。ｐ型基板１の回路形成面（一主面）はｎＭＩＳ形成領域（第１の素子形成領域）１ｎ及びｐＭＩＳ形成領域（第２の素子形成領域）１ｐを有し、このｎＭＩＳ形成領域１ｎ及びｐＭＩＳ形成領域１ｐは素子分離領域である例えば浅溝アイソレーション（ＳＧＩ：Ｓhallow Ｇroove Ｉsolation）領域４によって互いに区画されている。ｎＭＩＳ形成領域１ｎにはｐ型ウエル領域２及びｎチャネル導電型ＭＩＳＦＥＴ（以下、単にｎ型ＭＩＳＦＥＴと呼ぶ）が形成され、ｐＭＩＳ形成領域１ｐにはｎ型ウエル領域３及びｐチャネル導電型ＭＩＳＦＥＴ（以下、単にｐ型ＭＩＳＦＥＴと呼ぶ）が形成されている。浅溝アイソレーション領域４は、ｐ型基板１の回路形成面に浅溝を形成し、その後、浅溝の内部に絶縁膜（例えば酸化シリコン膜）を選択的に埋め込むことによって形成される。本実施形態のｎ型及びｐ型ＭＩＳＦＥＴは、電流がｐ型基板１の平面方向に流れる横型構造になっている。 As shown in FIG. 1, the semiconductor device of the present embodiment is mainly configured by a p-type silicon substrate (hereinafter simply referred to as a p-type substrate) 1 made of, for example, single crystal silicon as a semiconductor substrate. The circuit formation surface (one main surface) of the p-type substrate 1 has an nMIS formation region (first element formation region) 1n and a pMIS formation region (second element formation region) 1p. The nMIS formation region 1n and pMIS The formation region 1p is partitioned from each other by, for example, a shallow groove isolation (SGI) region 4 which is an element isolation region. In the nMIS formation region 1n, a p-type well region 2 and an n-channel conductivity type MISFET (hereinafter simply referred to as an n-type MISFET) are formed. In the pMIS formation region 1p, an n-type well region 3 and a p-channel conductivity type MISFET (hereinafter referred to as n-type MISFET). Simply called p-type MISFET). The shallow groove isolation region 4 is formed by forming a shallow groove on the circuit formation surface of the p-type substrate 1 and then selectively burying an insulating film (for example, a silicon oxide film) inside the shallow groove. The n-type and p-type MISFETs of this embodiment have a lateral structure in which current flows in the plane direction of the p-type substrate 1.

ｎ型ＭＩＳＦＥＴは、主に、チャネル形成領域、ゲート絶縁膜５、ゲート電極６、サイドウォールスペーサ９、ソース領域及びドレイン領域を有する構成となっている。ソース領域及びドレイン領域は、ｎ型半導体領域（エクステンション領域）７及びｎ型半導体領域１０を有する構成となっている。ｎ型半導体領域７はゲート電極６に対して自己整合で形成され、ｎ型半導体領域１０はゲート電極６の側壁に設けられたサイドウォールスペーサ９に対して自己整合で形成されている。ｎ型半導体領域１０はｎ型半導体領域７よりも高い不純物濃度で形成されている。 The n-type MISFET mainly has a channel formation region, a gate insulating film 5, a gate electrode 6, sidewall spacers 9, a source region, and a drain region. The source region and the drain region have an n-type semiconductor region (extension region) 7 and an n-type semiconductor region 10. The n-type semiconductor region 7 is formed by self-alignment with respect to the gate electrode 6, and the n-type semiconductor region 10 is formed by self-alignment with respect to the sidewall spacer 9 provided on the side wall of the gate electrode 6. The n-type semiconductor region 10 is formed with a higher impurity concentration than the n-type semiconductor region 7.

ｐ型ＭＩＳＦＥＴは、主に、チャネル形成領域、ゲート絶縁膜５、ゲート電極６、サイドウォールスペーサ９、ソース領域及びドレイン領域を有する構成となっている。ソース領域及びドレイン領域は、ｐ型半導体領域（エクステンション領域）８及びｐ型半導体領域１１を有する構成となっている。ｐ型半導体領域８はゲート電極６に対して自己整合で形成され、ｐ型半導体領域１１はゲート電極６の側壁に設けられたサイドウォールスペーサ９に対して自己整合で形成されている。ｐ型半導体領域１１はｐ型半導体領域８よりも高い不純物濃度で形成されている。 The p-type MISFET mainly has a channel formation region, a gate insulating film 5, a gate electrode 6, sidewall spacers 9, a source region and a drain region. The source region and drain region have a p-type semiconductor region (extension region) 8 and a p-type semiconductor region 11. The p-type semiconductor region 8 is formed in a self-aligned manner with respect to the gate electrode 6, and the p-type semiconductor region 11 is formed in a self-aligned manner with respect to the sidewall spacer 9 provided on the side wall of the gate electrode 6. The p-type semiconductor region 11 is formed with a higher impurity concentration than the p-type semiconductor region 8.

ゲート電極６、ｎ型半導体領域１０、ｐ型半導体領域１１の夫々の表面には、低抵抗化を図るためのシリサイド層（金属・半導体反応層）１２が形成されている。ゲート電極６の表面に設けられたシリサイド層１２、ｎ型半導体領域１０及びｐ型半導体領域１１の表面に設けられたシリサイド層１２は、ゲート電極６の側壁に設けられたサイドウォールスペーサ９に対して自己整合で形成されている。これらのシリサイド層１２は、例えば、サリサイド（Ｓalicide：Ｓelf Ａligned Ｓilicide）技術によって形成されている。即ち、本実施形態のｎ型及びｐ型ＭＩＳＦＥＴは、サリサイド構造になっている。 A silicide layer (metal / semiconductor reaction layer) 12 for reducing the resistance is formed on the surface of each of the gate electrode 6, the n-type semiconductor region 10, and the p-type semiconductor region 11. The silicide layer 12 provided on the surface of the gate electrode 6, the silicide layer 12 provided on the surfaces of the n-type semiconductor region 10 and the p-type semiconductor region 11 are in contact with the sidewall spacer 9 provided on the side wall of the gate electrode 6. And self-aligned. These silicide layers 12 are formed by, for example, a salicide (Self Aligned Silicide) technique. That is, the n-type and p-type MISFETs of this embodiment have a salicide structure.

ｐ型基板１の回路形成面上には、例えば酸化シリコン膜からなる層間絶縁膜１６が形成されている。層間絶縁膜１６は、ｐ型基板１の回路形成面を覆うようにして形成されている。ｎ型ＭＩＳＦＥＴと層間絶縁膜１６との間には、ｐ型基板１の回路形成面に引っ張り応力を発生させる膜として第１の窒化膜である例えば窒化シリコン膜１４ａが形成されている。ｐ型ＭＩＳＦＥＴと層間絶縁膜１６との間には、ｐ型基板１の回路形成面に圧縮応力を発生させる膜として第２の窒化膜である例えば窒化シリコン膜１４ｂが形成されている。本実施形態において、窒化シリコン膜１４ａはｎ型ＭＩＳＦＥＴ上にそのゲート電極６を覆うようにして選択的に形成され、窒化シリコン膜１４ｂはｐ型ＭＩＳＦＥＴ上にそのゲート電極６を覆うようにして選択的に形成されている。 On the circuit formation surface of the p-type substrate 1, an interlayer insulating film 16 made of, for example, a silicon oxide film is formed. The interlayer insulating film 16 is formed so as to cover the circuit formation surface of the p-type substrate 1. Between the n-type MISFET and the interlayer insulating film 16, for example, a silicon nitride film 14a, which is a first nitride film, is formed as a film that generates tensile stress on the circuit formation surface of the p-type substrate 1. Between the p-type MISFET and the interlayer insulating film 16, a second nitride film, for example, a silicon nitride film 14b is formed as a film for generating a compressive stress on the circuit formation surface of the p-type substrate 1. In this embodiment, the silicon nitride film 14a is selectively formed on the n-type MISFET so as to cover the gate electrode 6, and the silicon nitride film 14b is selected so as to cover the gate electrode 6 on the p-type MISFET. Is formed.

ｎ型ＭＩＳＦＥＴと窒化シリコン膜１４ａとの間、並びにｐ型ＭＩＳＦＥＴと窒化シリコン膜１４ｂとの間には、例えば酸化シリコン膜からなる絶縁膜１３が形成されている。絶縁膜１３は、ｐ型基板１の回路形成面上にｎ型及びｐ型ＭＩＳＦＥＴを覆うようにして形成されている。 An insulating film 13 made of, for example, a silicon oxide film is formed between the n-type MISFET and the silicon nitride film 14a and between the p-type MISFET and the silicon nitride film 14b. The insulating film 13 is formed on the circuit formation surface of the p-type substrate 1 so as to cover the n-type and p-type MISFETs.

窒化シリコン膜１４ａと層間絶縁膜１６との間には、例えば酸化シリコン膜からなる絶縁膜１５が形成されている。この絶縁膜１５は、窒化シリコン膜１４ａ上に、この窒化シリコン膜１４ａを覆うようにして選択的に形成されている。 Between the silicon nitride film 14a and the interlayer insulating film 16, an insulating film 15 made of, for example, a silicon oxide film is formed. The insulating film 15 is selectively formed on the silicon nitride film 14a so as to cover the silicon nitride film 14a.

ｎ半導体領域１０及びｐ型半導体領域１１上には、層間絶縁膜１６の表面からシリサイド層１２に到達するソース・ドレイン用コンタクト孔１８が形成され、このソース・ドレイン用コンタクト孔１８の内部には導電性プラグ１９が埋め込まれている。ｎ半導体領域１０及びｐ型半導体領域１１は、シリサイド層１２及び導電性プラグ１９を介在して、層間絶縁膜１６上を延在する配線２０と電気的に接続されている。 Source / drain contact holes 18 reaching the silicide layer 12 from the surface of the interlayer insulating film 16 are formed on the n semiconductor region 10 and the p-type semiconductor region 11, and the source / drain contact holes 18 are formed inside the source / drain contact holes 18. A conductive plug 19 is embedded. The n semiconductor region 10 and the p-type semiconductor region 11 are electrically connected to the wiring 20 extending on the interlayer insulating film 16 with the silicide layer 12 and the conductive plug 19 interposed therebetween.

ゲート電極６上には、図示していないが、層間絶縁膜１６の表面からシリサイド層１２に到達するゲート用コンタクト孔が形成され、このゲート用コンタクト孔の内部には導電性プラグ１９が埋め込まれている。ゲート電極６は、シリサイド層１２、及びゲート用コンタクト孔の内部の導電性プラグ１９を介在して、層間絶縁膜１６上を延在する配線２０と電気的に接続されている。 Although not shown, a gate contact hole reaching the silicide layer 12 from the surface of the interlayer insulating film 16 is formed on the gate electrode 6, and a conductive plug 19 is embedded in the gate contact hole. ing. The gate electrode 6 is electrically connected to a wiring 20 extending on the interlayer insulating film 16 via the silicide layer 12 and a conductive plug 19 inside the gate contact hole.

ソース・ドレイン用コンタクト孔１８及びゲート用コンタクト孔は、窒化シリコン膜１４ａ及び１４ｂをエッチングストッパ膜として用いるＳＡＣ(Ｓelf Ａligned Ｃontact hole)技術によって形成されている。即ち、窒化シリコン膜１４ａ及び１４ｂは、自己整合コンタクト用絶縁膜として使用されている。 The source / drain contact hole 18 and the gate contact hole are formed by SAC (Self Aligned Contact Hole) technology using the silicon nitride films 14a and 14b as etching stopper films. That is, the silicon nitride films 14a and 14b are used as insulating films for self-aligned contacts.

窒化シリコン膜１４ａ及び１４ｂは、例えばプラズマＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法によって形成されている。この窒化シリコン膜１４ａ及び１４ｂは、その形成条件（反応ガス、圧力、温度、高周波電力等）を変えることで、ｐ型基板１の回路形成面に発生させる応力を制御することが可能である。本実施形態において、窒化シリコン膜１４ａは、例えば膜形成時の高周波電力を３００〜４００Ｗと低電力化して、ｐ型基板１の回路形成面に発生させる応力を引っ張り方向に制御したものである。窒化シリコン膜１４ｂは、例えば膜形成時の高周波電力を６００〜７００Ｗと高電力化して、ｐ型基板１の回路形成面に発生させる応力を圧縮方向に制御したものである。 The silicon nitride films 14a and 14b are formed by, for example, a plasma CVD (Chemical Vapor Deposition) method. The silicon nitride films 14a and 14b can control the stress generated on the circuit formation surface of the p-type substrate 1 by changing the formation conditions (reactive gas, pressure, temperature, high frequency power, etc.). In this embodiment, the silicon nitride film 14a is obtained by controlling the stress generated on the circuit formation surface of the p-type substrate 1 in the tensile direction by reducing the high-frequency power at the time of film formation to 300 to 400 W, for example. The silicon nitride film 14b is obtained by controlling the stress generated on the circuit formation surface of the p-type substrate 1 in the compression direction by increasing the high frequency power at the time of film formation to 600 to 700 W, for example.

このようにして形成された窒化シリコン膜１４ａには＋７００〜＋８００ＭＰａ程度の引っ張り応力が存在し、窒化シリコン膜１４ｂには−９００〜−１０００ＭＰａ程度の圧縮応力が存在するため、ｎ型ＭＩＳＦＥＴのチャネル形成領域には引っ張り応力が発生し、ｐ型ＭＩＳＦＥＴのチャネル形成領域には圧縮応力が発生する。この結果、図２に示すように、窒化シリコン膜１４ａ及び１４ｂを被膜していない場合と比較して、ｎ型ＭＩＳＦＥＴのドレイン電流は１０〜１５％向上し、ｐ型ＭＩＳＦＥＴのドレイン電流は１５〜２０％向上した。なお、これらの応力は、前述のように、主として、チャネル形成領域を流れるドレイン電流（Ｉｄ）の方向（ゲート長方向）と同じ向きにかかる。 Since the silicon nitride film 14a thus formed has a tensile stress of about +700 to +800 MPa, and the silicon nitride film 14b has a compressive stress of about −900 to −1000 MPa, the channel formation of the n-type MISFET is performed. Tensile stress is generated in the region, and compressive stress is generated in the channel formation region of the p-type MISFET. As a result, as shown in FIG. 2, the drain current of the n-type MISFET is improved by 10 to 15% as compared with the case where the silicon nitride films 14a and 14b are not coated, and the drain current of the p-type MISFET is 15 to 15%. Improved by 20%. As described above, these stresses are mainly applied in the same direction as the direction of the drain current (Id) flowing in the channel formation region (gate length direction).

ここで、ＭＩＳＦＥＴのチャネル形成領域に発生する応力について、簡略した図及び本実施形態と一部異なる符号を用いて説明する。図３及び図４に示すＭＩＳＦＥＴは本実施形態と同様にサリサイド構造になっており、符号３０はＭＩＳＦＥＴのチャネル形成領域、符号３１はチャネル形成領域３０を流れるドレイン電流の方向、符号３２はゲート電極６に整合して形成された半導体領域、符号３３はサイドウォールスペーサ９に整合して形成された半導体領域、符号３４はチャネル形成領域３０に応力を発生させるための膜、符号３５ａ及び３５ｂは段差部である。 Here, the stress generated in the channel formation region of the MISFET will be described using a simplified diagram and a partly different code from the present embodiment. The MISFET shown in FIGS. 3 and 4 has a salicide structure as in the present embodiment. Reference numeral 30 denotes a channel formation region of the MISFET, reference numeral 31 denotes the direction of the drain current flowing through the channel formation region 30, and reference numeral 32 denotes a gate electrode. 6, a semiconductor region formed in alignment with the sidewall spacer 9, a reference numeral 34 represents a film for generating stress in the channel forming region 30, and reference numerals 35a and 35b represent steps. Part.

図３及び図４に示すように、ＭＩＳＦＥＴは、ゲート電極６の側壁にゲート電極６を囲むようにしてサイドウォールスペーサ９が設けられた構造になっている。ゲート電極６及びサイドウォールスペーサ９は基板から突出しているため、ゲート電極６及びサイドウォールスペーサ９による段差部（３５ａ，３５ｂ）が形成されている。このような構造のＭＩＳＦＥＴ上に、そのゲート電極６を覆うようにして、チャネル形成領域３０に応力（引っ張り応力、若しくは圧縮応力）を発生させる膜３４を形成した場合、ゲート長方向Ｘにおける段差部３５ａの最下部及びゲート幅方向Ｙにおける段差部３５ｂの最下部に膜３４による応力が集中するため、ゲート長方向Ｘにおける段差部３５ａの最下部を起点とするゲート長方向の膜応力がチャネル形成領域３０に働くと共に、ゲート幅方向Ｙにおける段差部３５ｂの最下部を起点とするゲート幅方向の膜応力がチャネル形成領域３０に働く。即ち、膜３４による応力が引っ張り応力の場合は、チャネル形成領域３０にゲート長方向及びゲート幅方向の引っ張り応力が発生し、膜３４による応力が圧縮応力の場合は、チャネル形成領域３０にゲート長方向及びゲート幅方向の圧縮応力が発生する。 As shown in FIGS. 3 and 4, the MISFET has a structure in which a sidewall spacer 9 is provided on the side wall of the gate electrode 6 so as to surround the gate electrode 6. Since the gate electrode 6 and the sidewall spacer 9 protrude from the substrate, step portions (35a, 35b) are formed by the gate electrode 6 and the sidewall spacer 9. When a film 34 for generating stress (tensile stress or compressive stress) is formed in the channel formation region 30 so as to cover the gate electrode 6 on the MISFET having such a structure, a step portion in the gate length direction X is formed. Since stress due to the film 34 concentrates on the lowermost part of the step 35b in the gate width direction Y and the lower part of the stepped part 35b in the gate width direction Y, the film stress in the gate length direction starting from the lowermost part of the stepped part 35a in the gate length direction X In addition to acting on the region 30, film stress in the gate width direction starting from the bottom of the stepped portion 35 b in the gate width direction Y acts on the channel forming region 30. That is, when the stress due to the film 34 is tensile stress, tensile stress in the gate length direction and the gate width direction is generated in the channel forming region 30, and when the stress due to the film 34 is compressive stress, the gate length in the channel forming region 30 is generated. Compressive stress is generated in the direction and the gate width direction.

しかしながら、ゲート電極６のゲート長方向Ｘにおける長さは、そのゲート幅方向Ｙにおける長さと比較して圧倒的に小さいため、ゲート幅方向Ｙにおける段差部３５ｂの最下部に集中する引っ張り応力、若しくは圧縮応力によってチャネル形成領域３０に発生するゲート幅方向の引っ張り応力、若しくは圧縮応力は極めて小さい。従って、膜３４によってチャネル形成領域３０に発生する応力は、実質的に、ゲート長方向の引っ張り応力、若しくは圧縮応力、言い換えればドレイン電流方向３１に沿う引っ張り応力、若しくは圧縮応力のみと見なすことができる。 However, since the length in the gate length direction X of the gate electrode 6 is overwhelmingly smaller than the length in the gate width direction Y, the tensile stress concentrated on the lowermost portion of the step portion 35b in the gate width direction Y, or The tensile stress or compressive stress in the gate width direction generated in the channel formation region 30 by the compressive stress is extremely small. Therefore, the stress generated in the channel formation region 30 by the film 34 can be regarded substantially as a tensile stress or a compressive stress in the gate length direction, in other words, a tensile stress or a compressive stress along the drain current direction 31. .

ｐ型ＭＩＳＦＥＴにおいては、チャネル形成領域３０にゲート幅方向の圧縮応力をかけた場合、ドレイン電流は減少すると報告されている。膜３４によるチャネル形成領域３０の応力制御では、前述したように、チャネル形成領域３０に発生するゲート幅方向の圧縮応力は極めて小さいため、ｐ型ＭＩＳＦＥＴのドレイン電流増加を効率良く行うことができる。従って、膜３４によるチャネル形成領域３０の応力制御は、ｐ型電界効果トランジスタに対して特に有効である。 In the p-type MISFET, it is reported that the drain current decreases when compressive stress in the gate width direction is applied to the channel formation region 30. In the stress control of the channel formation region 30 by the film 34, as described above, since the compressive stress in the gate width direction generated in the channel formation region 30 is extremely small, the drain current of the p-type MISFET can be increased efficiently. Therefore, the stress control of the channel formation region 30 by the film 34 is particularly effective for the p-type field effect transistor.

なお、膜３４の応力によってチャネル形成領域３０に発生する応力は、膜応力の起点がチャネル形成領域３０から離れる（遠ざかる）に従って減少するため、膜応力の起点は出来るだけチャネル形成領域３０に近づけることが望ましい。前述の説明では、ゲート電極６及びサイドウォールスペーサ９による段差部（３５ａ，３５ｂ）の最下部が膜応力の起点となるが、サイドウォールスペーサ９を持たないＭＩＳＦＥＴの場合は、ゲート電極６の側壁の最下部が膜応力の起点となる。 Note that the stress generated in the channel formation region 30 due to the stress of the film 34 decreases as the starting point of the film stress moves away from the channel forming region 30, so that the starting point of the film stress is as close as possible to the channel forming region 30. Is desirable. In the above description, the lowest part of the stepped portions (35a, 35b) due to the gate electrode 6 and the side wall spacer 9 is the starting point of the film stress, but in the case of a MISFET without the side wall spacer 9, the side wall of the gate electrode 6 is used. The lowest part of is the starting point of the film stress.

次に、本実施形態１の半導体装置の製造について、図５乃至図１９を用いて説明する。
まず、比抵抗１０Ωｃｍを有する単結晶シリコンからなるｐ型基板１を準備し、その後、図５に示すように、ｐ型基板１の回路形成面にｐ型ウエル領域２及びｎ型ウエル領域３を選択的に形成する。 Next, the manufacture of the semiconductor device according to the first embodiment will be described with reference to FIGS.
First, a p-type substrate 1 made of single crystal silicon having a specific resistance of 10 Ωcm is prepared. Thereafter, as shown in FIG. 5, a p-type well region 2 and an n-type well region 3 are formed on the circuit formation surface of the p-type substrate 1. Selectively form.

次に、図５に示すように、ｐ型基板１の回路形成面に、ｎＭＩＳ形成領域（第１の素子形成領域）１ｎ及びｐＭＩＳ形成領域（第２の素子形成領域）１ｐを区画する素子分離領域として、浅溝アイソレーション領域４を形成する。この浅溝アイソレーション領域４は、ｐ型基板１の回路形成面に浅溝（例えば３００［ｎｍ］程度の深さの溝）を形成し、その後、ｐ型基板１の回路形成面上に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その後、絶縁膜が浅溝の内部のみ残るようにＣＭＰ（化学的機械研磨：Ｃｈemical Ｍechanical Ｐolishing）法で平坦化することによって形成される。 Next, as shown in FIG. 5, the element isolation that partitions the nMIS formation region (first element formation region) 1 n and the pMIS formation region (second element formation region) 1 p on the circuit formation surface of the p-type substrate 1. As a region, a shallow groove isolation region 4 is formed. This shallow groove isolation region 4 forms a shallow groove (for example, a groove having a depth of about 300 [nm]) on the circuit formation surface of the p-type substrate 1, and then, for example, on the circuit formation surface of the p-type substrate 1. An insulating film made of a silicon oxide film is formed by a CVD method, and then planarized by a CMP (Chemical Mechanical Polishing) method so that the insulating film remains only inside the shallow groove.

次に、図６に示すように、熱処理を施してｐ型基板１の回路形成面のｎＭＩＳ形成領域１ｎ及びｐＭＩＳ形成領域１ｐに例えば厚さが２〜３ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜５を形成し、その後、ｐ型基板１の回路形成面上の全面に例えば１５０〜２００ｎｍ程度の厚さの多結晶シリコン膜をＣＶＤ法で形成し、その後、多結晶シリコン膜にパターンニングを施してゲート電極６を形成する。多結晶シリコン膜には、抵抗値を低減する不純物がその堆積中又は堆積後に導入される。 Next, as shown in FIG. 6, a gate insulating film made of a silicon oxide film having a thickness of, for example, about 2 to 3 nm is formed on the nMIS formation region 1 n and the pMIS formation region 1 p on the circuit formation surface of the p-type substrate 1 by performing heat treatment. Then, a polycrystalline silicon film having a thickness of, for example, about 150 to 200 nm is formed on the entire surface of the circuit formation surface of the p-type substrate 1 by the CVD method, and then the polycrystalline silicon film is patterned. Thus, the gate electrode 6 is formed. Impurities that reduce the resistance value are introduced into the polycrystalline silicon film during or after the deposition.

次に、図６に示すように、ゲート電極６が形成されていないｐ型ウエル領域２の部分に不純物として例えば砒素（Ａｓ）をイオン打込み法で選択的に導入して一対のｎ型半導体領域（エクステンション領域）７を形成し、その後、ゲート電極６が形成されていないｎ型ウエル領域３の部分に不純物として例えば二フッ化ボロン（ＢＦ_２）をイオン打込み法で選択的に導入して一対のｐ型半導体領域（エクステンション領域）８を形成する。ｎ型半導体領域７の形成は、ｐＭＩＳ形成領域１ｐをフォトレジストマスクで覆った状態で行なう。また、ｐ型半導体領域８の形成は、ｎＭＩＳ形成領域１ｎをフォトレジストマスクで覆った状態で行なう。砒素の導入は、加速エネルギー１〜５ＫｅＶ、ドーズ量１〜２×１０^１５／ｃｍ^２の条件で行なう。また、二フッ化ボロンの導入は、加速エネルギー１〜５ＫｅＶ、ドーズ量１〜２×１０^１５／ｃｍ^２の条件で行なう。ｎ型半導体領域７及びｐ型半導体領域８は、ゲート電極６に整合して形成される。
なお、不純物を導入して半導体領域（７，８）を形成した後、この半導体領域（７，８）を活性化する熱処理が施される。 Next, as shown in FIG. 6, for example, arsenic (As) is selectively introduced as an impurity into the portion of the p-type well region 2 where the gate electrode 6 is not formed by ion implantation, and a pair of n-type semiconductor regions. (Extension region) 7 is formed, and then, for example, boron difluoride (BF ₂ ) is selectively introduced as an impurity into the n-type well region 3 where the gate electrode 6 is not formed by ion implantation. The p-type semiconductor region (extension region) 8 is formed. The n-type semiconductor region 7 is formed in a state where the pMIS formation region 1p is covered with a photoresist mask. The p-type semiconductor region 8 is formed in a state where the nMIS formation region 1n is covered with a photoresist mask. Arsenic is introduced under the conditions of an acceleration energy of 1 to 5 KeV and a dose of 1 to 2 × 10 ¹⁵ / cm ² . Boron difluoride is introduced under the conditions of an acceleration energy of 1 to 5 KeV and a dose of 1 to 2 × 10 ¹⁵ / cm ² . The n-type semiconductor region 7 and the p-type semiconductor region 8 are formed in alignment with the gate electrode 6.
In addition, after introducing the impurity to form the semiconductor region (7, 8), heat treatment for activating the semiconductor region (7, 8) is performed.

次に、図６に示すように、ゲート電極６の側壁に例えばゲート長方向の膜厚が５０〜７０ｎｍ程度のサイドウォールスペーサ９を形成する。サイドウォールスペーサ９は、ｐ型基板１の回路形成面上の全面に例えば酸化シリコン膜又は窒化シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その後、絶縁膜にＲＩＥ（Ｒeactive Ｉon Ｅtching）等の異方性エッチングを施すことによって形成される。サイドウォールスペーサ９はゲート電極６に整合して形成される。 Next, as shown in FIG. 6, sidewall spacers 9 having a film thickness in the gate length direction of about 50 to 70 nm are formed on the sidewalls of the gate electrode 6. The sidewall spacer 9 is formed by forming an insulating film made of, for example, a silicon oxide film or a silicon nitride film on the entire surface of the circuit formation surface of the p-type substrate 1 by the CVD method. It is formed by performing anisotropic etching. The side wall spacer 9 is formed in alignment with the gate electrode 6.

次に、図６に示すように、ゲート電極６及びサイドウォールスペーサ９が形成されていないｐ型ウエル領域２の部分に不純物として例えば砒素（Ａｓ）をイオン打込み法で選択的に導入して一対のｎ型半導体領域１０を形成し、その後、ゲート電極６及びサイドウォールスペーサ９が形成されていないｎ型ウエル領域３の部分に不純物として例えば二フッ化ボロン（ＢＦ_２）をイオン打込み法で選択的に導入して一対のｐ型半導体領域１１を形成する。ｎ型半導体領域１０の形成は、ｐＭＩＳ形成領域１ｐをフォトレジストマスクで覆った状態で行なう。また、ｐ型半導体領域１１の形成は、ｎＭＩＳ形成領域１ｎをフォトレジストマスクで覆った状態で行なう。砒素の導入は、加速エネルギー３５〜４５ＫｅＶ、ドーズ量２〜４×１０^１５／ｃｍ^２の条件で行なう。また、二フッ化ボロンの導入は、加速エネルギー４０〜５０ＫｅＶ、ドーズ量２〜４×１０^１５／ｃｍ^２の条件で行なう。ｎ型半導体領域１０及びｐ型半導体領域１１は、サイドウォールスペーサ９に整合して形成される。
なお、不純物を導入して半導体領域（１０，１１）を形成した後、この半導体領域（１０，１１）を活性化するための熱処理が施される。 Next, as shown in FIG. 6, for example, arsenic (As) as an impurity is selectively introduced into the portion of the p-type well region 2 where the gate electrode 6 and the sidewall spacer 9 are not formed by an ion implantation method. N-type semiconductor region 10 is formed, and then boron difluoride (BF ₂ ), for example, is selected by ion implantation as an impurity in the n-type well region 3 where the gate electrode 6 and the sidewall spacer 9 are not formed. Thus, a pair of p-type semiconductor regions 11 are formed. The n-type semiconductor region 10 is formed in a state where the pMIS formation region 1p is covered with a photoresist mask. The p-type semiconductor region 11 is formed in a state where the nMIS formation region 1n is covered with a photoresist mask. Arsenic is introduced under the conditions of an acceleration energy of 35 to 45 KeV and a dose of 2 to 4 × 10 ¹⁵ / cm ² . Boron difluoride is introduced under the conditions of an acceleration energy of 40 to 50 KeV and a dose of 2 to 4 × 10 ¹⁵ / cm ² . The n-type semiconductor region 10 and the p-type semiconductor region 11 are formed in alignment with the sidewall spacer 9.
In addition, after introducing the impurity to form the semiconductor region (10, 11), heat treatment is performed to activate the semiconductor region (10, 11).

この工程において、ゲート電極６に整合して形成されたｎ型半導体領域７及びサイドウォールスペーサ９に整合して形成されたｎ型半導体領域１０を有するソース領域及びドレイン領域が形成される。また、ゲート電極６に整合して形成されたｐ型半導体領域８及びサイドウォールスペーサ９に整合して形成されたｐ型半導体領域１１を有するソース領域及びドレイン領域が形成される。また、横型のｎ型及びｐ型ＭＩＳＦＥＴが形成される。 In this step, a source region and a drain region having an n-type semiconductor region 7 formed in alignment with the gate electrode 6 and an n-type semiconductor region 10 formed in alignment with the sidewall spacer 9 are formed. In addition, a source region and a drain region having a p-type semiconductor region 8 formed in alignment with the gate electrode 6 and a p-type semiconductor region 11 formed in alignment with the sidewall spacer 9 are formed. Also, lateral n-type and p-type MISFETs are formed.

次に、自然酸化膜等を除去してゲート電極６及び半導体領域（１０，１１）の表面を露出させた後、図７に示すように、これらの表面上を含むｐ型基板１の回路形成面上の全面に高融点金属膜として例えばコバルト（Ｃｏ）膜１２ａをスパッタ法で形成し、その後、図８に示すように、熱処理を施し、ゲート電極６のシリコン（Ｓｉ）とコバルト膜１２ａのＣｏとを反応させてゲート電極６の表面に金属・半導体反応層であるシリサイド（ＣｏＳｉｘ）層１２を形成すると共に、半導体領域（１０，１１）のＳｉとコバルト膜１２ａのＣｏとを反応させて半導体領域（１０，１１）の表面にシリサイド（ＣｏＳｉｘ）層１２を形成し、その後、図９に示すように、シリサイド層１２が形成された領域以外の未反応のコバルト膜１２ａを選択的に除去し、その後、熱処理を施してシリサイド層１２を活性化する。 Next, after removing the natural oxide film and the like to expose the surfaces of the gate electrode 6 and the semiconductor region (10, 11), as shown in FIG. 7, the circuit formation of the p-type substrate 1 including these surfaces is formed. For example, a cobalt (Co) film 12a as a refractory metal film is formed on the entire surface by sputtering, and thereafter, as shown in FIG. 8, heat treatment is performed to form silicon (Si) of the gate electrode 6 and the cobalt film 12a. A silicide (CoSix) layer 12 that is a metal / semiconductor reaction layer is formed on the surface of the gate electrode 6 by reacting with Co, and Si in the semiconductor region (10, 11) is reacted with Co in the cobalt film 12a. A silicide (CoSix) layer 12 is formed on the surface of the semiconductor region (10, 11), and then an unreacted cobalt film 12a other than the region where the silicide layer 12 is formed is selectively formed as shown in FIG. Removed, then activates the silicide layer 12 by heat treatment.

この工程において、ゲート電極６の表面に設けられたシリサイド層１２及び半導体領域（１０，１１）の表面に設けられたシリサイド層１２は、サイドウォールスペーサ９に整合して形成される。また、サリサイド構造のｎ型及びｐ型ＭＩＳＦＥＴが形成される。 In this step, the silicide layer 12 provided on the surface of the gate electrode 6 and the silicide layer 12 provided on the surface of the semiconductor region (10, 11) are formed in alignment with the sidewall spacer 9. In addition, salicide-structured n-type and p-type MISFETs are formed.

次に、図１０に示すように、ｎ型及びｐ型ＭＩＳＦＥＴ上を含むｐ型基板１の回路形成面上の全面に、例えば５〜１０ｎｍ程度の厚さの酸化シリコン膜からなる絶縁膜１３をＣＶＤ法で形成する。この工程において、ゲート電極６のシリサイド層１２、半導体領域（１０，１１）のシリサイド層１２、並びにサイドウォールスペーサ９等は、絶縁膜１３で覆われる。 Next, as shown in FIG. 10, an insulating film 13 made of a silicon oxide film having a thickness of about 5 to 10 nm, for example, is formed on the entire circuit formation surface of the p-type substrate 1 including the n-type and p-type MISFETs. It is formed by the CVD method. In this step, the silicide layer 12 of the gate electrode 6, the silicide layer 12 of the semiconductor region (10, 11), the sidewall spacer 9, and the like are covered with the insulating film 13.

次に、図１１に示すように、ｎ型及びｐ型ＭＩＳＦＥＴ上を含むｐ型基板１の回路形成面上の全面に、絶縁膜として例えば１００〜１２０ｎｍ程度の厚さの窒化シリコン膜１４ａをプラズマＣＶＤ法で形成する。窒化シリコン膜１４ａの形成は、例えば高周波電力３５０〜４００Ｗ、或いはチャンバー内圧力３００〜３５０Ｔｏｒｒの条件で行なう。 Next, as shown in FIG. 11, a silicon nitride film 14a having a thickness of, for example, about 100 to 120 nm is formed as plasma on the entire surface of the circuit formation surface of the p-type substrate 1 including the n-type and p-type MISFETs. It is formed by the CVD method. The silicon nitride film 14a is formed under conditions of, for example, a high frequency power of 350 to 400 W or a chamber internal pressure of 300 to 350 Torr.

この工程において、ｎ型及びｐ型ＭＩＳＦＥＴは、窒化シリコン膜１４ａで覆われる。また、ゲート電極６のシリサイド層１２、半導体領域（１０，１１）、並びサイドウォールスペーサ９等は、絶縁膜１３を介在して窒化シリコン膜１４ａで覆われる。 In this step, the n-type and p-type MISFET are covered with the silicon nitride film 14a. The silicide layer 12, the semiconductor regions (10, 11), the side wall spacers 9 and the like of the gate electrode 6 are covered with the silicon nitride film 14a with the insulating film 13 interposed therebetween.

次に、図１２に示すように、ｎ型及びｐ型ＭＩＳＦＥＴ上を含むｐ型基板１の回路形成面上の全面に、例えば５０ｎｍ程度の厚さの酸化シリコン膜からなる絶縁膜１５をＣＶＤ法で形成する。この工程において、窒化シリコン膜１４ａは、絶縁膜１５で覆われる。 Next, as shown in FIG. 12, an insulating film 15 made of a silicon oxide film having a thickness of, for example, about 50 nm is formed on the entire surface of the circuit formation surface of the p-type substrate 1 including the n-type and p-type MISFET by the CVD method. Form with. In this step, the silicon nitride film 14 a is covered with the insulating film 15.

次に、図１３に示すように、絶縁膜１５上に、ｎＭＩＳ形成領域１ｎ（ｎ型ＭＩＳＦＥＴ）上を選択的に覆うフォトレジストマスクＲＭ１を形成する。 Next, as shown in FIG. 13, a photoresist mask RM <b> 1 that selectively covers the nMIS formation region 1 n (n-type MISFET) is formed on the insulating film 15.

次に、フォトレジストマスクＲＭ１をエッチングマスクにしてエッチング処理を施して、図１４に示すように、ｐＭＩＳ形成領域１ｐ上（ｐ型ＭＩＳＦＥＴ上）の絶縁膜１５、並びに窒化シリコン膜１４ａを順次除去する。絶縁膜１５の加工はウエットエッチングで行い、窒化シリコン膜１４ａの加工は等方性ドライエッチングで行う。 Next, etching is performed using the photoresist mask RM1 as an etching mask, and the insulating film 15 and the silicon nitride film 14a on the pMIS formation region 1p (on the p-type MISFET) are sequentially removed as shown in FIG. . The insulating film 15 is processed by wet etching, and the silicon nitride film 14a is processed by isotropic dry etching.

この工程において、ｎ型ＭＩＳＦＥＴ上にそのゲート電極６を覆うようにして窒化シリコン膜１４ａが選択的に形成される。このようにして窒化シリコン膜１４ａを選択的に形成することにより、窒化シリコン膜１４ａによってｎ型ＭＩＳＦＥＴのチャネル形成領域に引っ張り応力を選択的に発生させることができる。 In this step, a silicon nitride film 14a is selectively formed on the n-type MISFET so as to cover the gate electrode 6. By selectively forming the silicon nitride film 14a in this manner, tensile stress can be selectively generated in the channel formation region of the n-type MISFET by the silicon nitride film 14a.

また、この工程において、ｐ型ＭＩＳＦＥＴでは、ゲート電極６の表面のシリサイド層１２、ｐ型半導体領域１１の表面のシリサイド層１２、並びにサイドウォールスペーサ９が絶縁膜１３によって覆われているため、これらのシリサイド層１２並びにサイドウォールスペーサ９が窒化シリコン膜１４ａの加工時のオーバーエッチングによって削られてしまう不具合を抑制することができる。即ち、絶縁膜１３は、窒化シリコン膜１４ａの加工時におけるエッチングストッパの役割を果たす。 In this step, in the p-type MISFET, the silicide layer 12 on the surface of the gate electrode 6, the silicide layer 12 on the surface of the p-type semiconductor region 11, and the sidewall spacer 9 are covered with the insulating film 13. The problem that the silicide layer 12 and the side wall spacers 9 are scraped by over-etching during the processing of the silicon nitride film 14a can be suppressed. That is, the insulating film 13 serves as an etching stopper when the silicon nitride film 14a is processed.

なお、この工程において、絶縁膜１３が存在しなかった場合、窒化シリコン膜１４ａの加工時のオーバーエッチングによって問題が生じる。この問題については後で詳細に説明する。 In this step, if the insulating film 13 does not exist, a problem arises due to over-etching during the processing of the silicon nitride film 14a. This problem will be described in detail later.

次に、フォトレジストマスクＲＭ１を除去した後、図１５に示すように、絶縁膜１５上を含むｐ型基板１の回路形成面上の全面に、絶縁膜として例えば１００ｎｍ程度の厚さの窒化シリコン膜１４ｂをプラズマＣＶＤ法で形成する。窒化シリコン膜１４ｂの形成は、例えば高周波電力６００〜７００Ｗ、或いはチャンバー内圧力５〜１０Ｔｏｒｒの条件で行なう。 Next, after removing the photoresist mask RM1, as shown in FIG. 15, silicon nitride having a thickness of, for example, about 100 nm is formed as an insulating film on the entire surface of the p-type substrate 1 including the insulating film 15 on the circuit formation surface. The film 14b is formed by a plasma CVD method. The silicon nitride film 14b is formed under conditions of, for example, a high frequency power of 600 to 700 W or a chamber pressure of 5 to 10 Torr.

この工程において、ｎ型及びｐ型ＭＩＳＦＥＴは、窒化シリコン膜１４ｂで覆われる。また、ｎ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａは絶縁膜１５を介在して窒化シリコン膜１４ｂで覆われる。 In this step, the n-type and p-type MISFET are covered with the silicon nitride film 14b. The silicon nitride film 14a on the n-type MISFET is covered with the silicon nitride film 14b with the insulating film 15 interposed.

次に、図１６に示すように、窒化シリコン膜１４ｂ上に、ｐＭＩＳ形成領域１ｐ（ｐ型ＭＩＳＦＥＴ）上を選択的に覆うフォトレジストマスクＲＭ２を形成する。 Next, as shown in FIG. 16, a photoresist mask RM2 that selectively covers the pMIS formation region 1p (p-type MISFET) is formed on the silicon nitride film 14b.

次に、フォトレジストマスクＲＭ２をエッチングマスクにしてエッチング処理を施して、図１７に示すように、ｎＭＩＳ形成領域１ｎ上（ｎ型ＭＩＳＦＥＴ上）の窒化シリコン膜１４ｂを除去する。窒化シリコン膜１４ｂの加工は等方性ドライエッチングで行う。 Next, etching is performed using the photoresist mask RM2 as an etching mask to remove the silicon nitride film 14b on the nMIS formation region 1n (on the n-type MISFET) as shown in FIG. The silicon nitride film 14b is processed by isotropic dry etching.

この工程において、ｐ型ＭＩＳＦＥＴ上にそのゲート電極６を覆うようにして窒化シリコン膜１４ｂが選択的に形成される。このようにして窒化シリコン膜１４ｂを選択的に形成することにより、窒化シリコン膜１４ｂによってｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を選択的に発生させることができる。 In this step, a silicon nitride film 14b is selectively formed on the p-type MISFET so as to cover the gate electrode 6. By selectively forming the silicon nitride film 14b in this way, compressive stress can be selectively generated in the channel formation region of the p-type MISFET by the silicon nitride film 14b.

また、この工程において、ｎ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａは絶縁膜１５によって覆われているため、この窒化シリコン膜１４ａが窒化シリコン膜１４ｂの加工時のオーバーエッチングによって削られてしまう不具合を抑制することができる。即ち、絶縁膜１５は、窒化シリコン膜１４ｂの加工時におけるエッチングストッパの役割を果たす。 Further, in this step, since the silicon nitride film 14a on the n-type MISFET is covered with the insulating film 15, a problem that the silicon nitride film 14a is scraped by over-etching when the silicon nitride film 14b is processed is suppressed. can do. That is, the insulating film 15 serves as an etching stopper when the silicon nitride film 14b is processed.

次に、フォトレジストマスクＲＭ２を除去した後、図１８に示すように、ｎ型及びｐ型ＭＩＳＦＥＴ上を含むｐ型基板１の回路形成面上の全面に例えば酸化シリコン膜からなる層間絶縁膜１６をプラズマＣＶＤ法で形成し、その後、層間絶縁膜１６の表面をＣＭＰ法で平坦化する。 Next, after removing the photoresist mask RM2, as shown in FIG. 18, an interlayer insulating film 16 made of, for example, a silicon oxide film is formed on the entire circuit formation surface of the p-type substrate 1 including the n-type and p-type MISFETs. Is formed by plasma CVD, and then the surface of the interlayer insulating film 16 is planarized by CMP.

次に、図１８に示すように、層間絶縁膜１６中に、Ａｒ，Ｇｅ，Ｓｉ，Ａｓ，Ｓｂ，Ｉｎ，ＢＦ_２等の不純物１７をイオン打ち込み法で導入して、層間絶縁膜１６中の結晶性を破壊する。この工程において、層間絶縁膜１６の応力が緩和されるため、層間絶縁膜１６の応力がＭＩＳＦＥＴのチャネル形成領域に働く影響を抑制することができる。なお、層間絶縁膜１６の断面を観察すると明らかに破壊された跡が残る。 Next, as shown in FIG. 18, impurities 17 such as Ar, Ge, Si, As, Sb, In, and BF ₂ are introduced into the interlayer insulating film 16 by an ion implantation method. Destroy crystallinity. In this step, since the stress of the interlayer insulating film 16 is relaxed, the influence of the stress of the interlayer insulating film 16 on the channel formation region of the MISFET can be suppressed. Observing the cross section of the interlayer insulating film 16 clearly leaves a broken mark.

次に、図１９に示すように、半導体領域（１１，１２）上に、層間絶縁膜１６の表面からシリサイド層１２に到達するソース・ドレイン用コンタクト孔１８を形成する。ソース・ドレイン用コンタクト孔１８の形成は、窒化シリコン膜（１４ａ，１４ｂ）をエッチングストッパとするＳＡＣ技術で行う。具体的には、まず、半導体領域（１０，１１）と対向する位置にコンタクト孔用の開口パターンを持つフォトレジストマスクを層間絶縁膜１６上に形成し、その後、前記フォトレジストマスクをエッチングマスクにして、層間絶縁膜１６、絶縁膜１５，窒化シリコン膜（１４ａ，１４ｂ）及び絶縁膜１３に異方性ドライエッチングを順次施す。層間絶縁膜１６及び絶縁膜１５のエッチングは、窒化シリコン膜（１４ａ，１４ｂ）に対して選択比がとれる条件で行う。窒化シリコン膜（１４ａ，１４ｂ）のエッチングは、絶縁膜１３に対して選択比がとれる条件で行う。絶縁膜１３のエッチングは、シリサイド層１２、及びｐ型基板１に対して選択比がとれる条件で行う。なお、絶縁膜１３のエッチングは、窒化シリコン膜（１４ａ，１４ｂ）の加工時のオーバーエッチングで行っても良い。 Next, as shown in FIG. 19, source / drain contact holes 18 reaching the silicide layer 12 from the surface of the interlayer insulating film 16 are formed on the semiconductor regions (11, 12). The source / drain contact holes 18 are formed by the SAC technique using the silicon nitride films (14a, 14b) as etching stoppers. Specifically, first, a photoresist mask having an opening pattern for contact holes is formed on the interlayer insulating film 16 at a position facing the semiconductor regions (10, 11), and then the photoresist mask is used as an etching mask. Then, anisotropic dry etching is sequentially performed on the interlayer insulating film 16, the insulating film 15, the silicon nitride films (14 a and 14 b), and the insulating film 13. The etching of the interlayer insulating film 16 and the insulating film 15 is performed under a condition that allows a selectivity to the silicon nitride films (14a, 14b). The etching of the silicon nitride films (14a, 14b) is performed under a condition that allows a selectivity to the insulating film 13. Etching of the insulating film 13 is performed under conditions that allow a selectivity to the silicide layer 12 and the p-type substrate 1. The insulating film 13 may be etched by over-etching during the processing of the silicon nitride films (14a, 14b).

次に、図示していないが、ソース・ドレイン用コンタクト孔１８の形成と同様の方法で、ゲート電極６上に層間絶縁膜１６の表面からシリサイド層１２に到達するゲート用コンタクト孔を形成する。 Next, although not shown, a gate contact hole reaching the silicide layer 12 from the surface of the interlayer insulating film 16 is formed on the gate electrode 6 by a method similar to the formation of the source / drain contact hole 18.

次に、ソース・ドレイン用コンタクト孔１８の内部、及びゲート用コンタクト孔の内部に金属等の導電物を埋め込んで導電性プラグ１９を形成し、その後、層間絶縁膜１６上に配線２０を形成することにより、図１に示す構造となる。 Next, a conductive plug 19 is formed by embedding a conductive material such as a metal in the source / drain contact hole 18 and the gate contact hole, and then a wiring 20 is formed on the interlayer insulating film 16. Thus, the structure shown in FIG. 1 is obtained.

次に、本発明を成す過程で本発明者が見出した問題点と共に本発明について説明する。
ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａを異方性ドライエッチングで除去した場合、異方性ドライエッチングとしてはサイドウォールスペーサ９の側壁に沿う窒化シリコン膜１４ａの部分の膜厚が実行的に厚く見えるため、図２０に示すように、サイドウォールスペーサ９の側壁に窒化シリコン膜１４ａの一部が残存する。このままの状態で、ｐＭＩＳＦＥＴ上に窒化シリコン膜１４ｂを形成した場合、図２１に示すように、ゲート電極６、サイドウォールスペーサ９及び一部の窒化シリコン膜１４ａによる段差部３５ａの最下部に窒化シリコン膜１４ｂの応力が集中するため、窒化シリコン膜１４ｂの応力の起点がサイドウォールスペーサ９の側壁に残存する窒化シリコン膜１４ａによってｐ型ＭＩＳＦＥＴのチャネル形成領域から離れてしまい、窒化シリコン膜１４ｂの膜応力によってチャネル形成領域に圧縮応力を発生させる効果が減少してしまう。また、逆の応力作用を持つ窒化シリコン膜１４ａがサイドウォールスペーサ９の側壁に残存するため、窒化シリコン膜１４ｂによってチャネル形成領域に圧縮応力を発生させる効果が更に減少してしまう。従って、ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａの除去では、段差部にエッチング残りが発生しない等方性ドライエッチングで行うことが有効である。
しかしながら、ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａを等方性ドライエッチングで除去した場合、新たな問題が発生する。 Next, the present invention will be described together with problems found by the inventor in the process of forming the present invention.
When the silicon nitride film 14a on the p-type MISFET is removed by anisotropic dry etching, the thickness of the portion of the silicon nitride film 14a along the side wall of the sidewall spacer 9 appears to be effectively thick as anisotropic dry etching. Therefore, as shown in FIG. 20, part of the silicon nitride film 14 a remains on the side wall of the side wall spacer 9. In this state, when the silicon nitride film 14b is formed on the pMISFET, as shown in FIG. 21, the silicon nitride is formed at the bottom of the step portion 35a formed by the gate electrode 6, the sidewall spacer 9, and a part of the silicon nitride film 14a. Since the stress of the film 14b is concentrated, the starting point of the stress of the silicon nitride film 14b is separated from the channel formation region of the p-type MISFET by the silicon nitride film 14a remaining on the side wall of the sidewall spacer 9, and the film of the silicon nitride film 14b. The effect of generating a compressive stress in the channel formation region is reduced by the stress. In addition, since the silicon nitride film 14a having the opposite stress action remains on the side wall of the sidewall spacer 9, the effect of generating compressive stress in the channel formation region by the silicon nitride film 14b is further reduced. Therefore, it is effective to remove the silicon nitride film 14a on the p-type MISFET by isotropic dry etching in which no etching residue is generated in the stepped portion.
However, when the silicon nitride film 14a on the p-type MISFET is removed by isotropic dry etching, a new problem occurs.

窒化シリコン膜の等方性ドライエッチングとしては、一般的に、ＣＦ_４又はＣＦ_６等のフッ化ガスを用いた等方性プラズマエッチングが使用されている。この等方性プラズマエッチングでは、酸化シリコン膜やシリサイド層に対しては選択比をとることができるが、シリコンに対しては選択比をとることができない。 As isotropic dry etching of a silicon nitride film, isotropic plasma etching using a fluorinated gas such as CF ₄ or CF ₆ is generally used. In this isotropic plasma etching, a selectivity can be obtained for a silicon oxide film or a silicide layer, but a selectivity cannot be obtained for silicon.

酸化シリコン膜からなるサイドウォールスペーサ９は、窒化シリコン膜１４ａの等方性プラズマエッチングに対して選択性をもつが、窒化シリコン膜１４ａの加工時のオーバーエッチングによって若干エッチングされるため、サイドウォールスペーサ９の全体の膜厚がゲート電極６に向かって後退する。一方、ｐ型半導体領域１１の表面のシリサイド層１２はサイドウォールスペーサ９に整合して形成されている。従って、窒化シリコン膜１４ａの加工時のオーバーエッチングによるサイドウォールスペーサ９の後退によって、図２２に示すように、サイドウォールスペーサ９とシリサイド層１２との間にシリコンの露出部ａ１が形成されてしまう。窒化シリコン膜の等方性プラズマエッチングは、シリコンに対して選択比をとることができないため、窒化シリコン膜１４ａの加工時のオーバーエッチングによって露出部１ａからｐ型基板１が削られてしまい、ゲート電極６が剥がれる等の不具合が発生してしまう。 The sidewall spacer 9 made of a silicon oxide film has selectivity for the isotropic plasma etching of the silicon nitride film 14a, but is slightly etched by over-etching during the processing of the silicon nitride film 14a. The entire film thickness of 9 recedes toward the gate electrode 6. On the other hand, the silicide layer 12 on the surface of the p-type semiconductor region 11 is formed in alignment with the sidewall spacer 9. Accordingly, the silicon exposed portion a1 is formed between the sidewall spacer 9 and the silicide layer 12 as shown in FIG. 22 due to the recession of the sidewall spacer 9 due to over-etching during the processing of the silicon nitride film 14a. . Since the isotropic plasma etching of the silicon nitride film cannot take a selection ratio with respect to silicon, the p-type substrate 1 is scraped from the exposed portion 1a by overetching during the processing of the silicon nitride film 14a, and the gate Problems such as peeling off of the electrode 6 occur.

また、シリサイド層１２は、窒化シリコン膜１４ａの等方性プラズマエッチングに対して選択性をもつが、窒化シリコン膜１４ａの加工時のオーバーエッチングによって若干エッチングされるため、シリサイド層１２の膜厚が薄くなる。シリサイド層１２は、ＭＩＳＦＥＴの微細化に伴うゲート抵抗の増加やソース・ドレイン抵抗の増加を抑制するために、ゲート電極６の表面やｐ型半導体領域１１の表面に設けられている。従って、窒化シリコン膜１４ａの加工時のオーバーエッチングによってシリサイド層１２の膜厚が薄くなると、ＭＩＳＦＥＴの微細化に伴うゲート抵抗の増加やソース・ドレイン抵抗の増加を抑制する効果が減少してしまう。 In addition, the silicide layer 12 has selectivity with respect to the isotropic plasma etching of the silicon nitride film 14a. However, since the silicide layer 12 is slightly etched by overetching during the processing of the silicon nitride film 14a, the thickness of the silicide layer 12 is increased. getting thin. The silicide layer 12 is provided on the surface of the gate electrode 6 and the surface of the p-type semiconductor region 11 in order to suppress an increase in gate resistance and an increase in source / drain resistance due to miniaturization of the MISFET. Therefore, if the thickness of the silicide layer 12 is reduced by over-etching during the processing of the silicon nitride film 14a, the effect of suppressing the increase in gate resistance and the increase in source / drain resistance due to miniaturization of the MISFET is reduced.

また、サリサイド構造のｐ型ＭＩＳＦＥＴの場合は、シリサイド層１２がエッチングストッパの役目を果たすため、ゲート電極６においてはシリサイド層１２下の多結晶シリコン膜、ソース領域及びドレイン領域においてはシリサイド層１２下のｐ型半導体領域１１が窒化シリコン膜１４ａの加工時のオーバーエッチングによって削られてしまうことはないが、ゲート電極６の表面やｐ型半導体領域１１の表面にシリサイド層１２を持たない構造の場合は、図２３に示すように、ゲート電極６の多結晶シリコン膜、ソース領域及びドレイン領域のｐ型半導体領域１１が削られてしまい、これらの厚さが減少してしまうため、ゲート抵抗及びソース・ドレイン抵抗が増加してしまう。ゲート抵抗の増加はスイッチング速度の低下を招き、ソース・ドレイン抵抗の増加は電流駆動能力の低下を招く。 In the case of a p-type MISFET having a salicide structure, the silicide layer 12 serves as an etching stopper, so that the gate electrode 6 is a polycrystalline silicon film below the silicide layer 12, and the source and drain regions are below the silicide layer 12. In the case where the p-type semiconductor region 11 is not etched by over-etching during the processing of the silicon nitride film 14a, the surface of the gate electrode 6 or the surface of the p-type semiconductor region 11 does not have the silicide layer 12. 23, since the polycrystalline silicon film of the gate electrode 6 and the p-type semiconductor region 11 of the source region and the drain region are scraped and their thickness is reduced, the gate resistance and the source are reduced.・ Drain resistance increases. An increase in gate resistance causes a decrease in switching speed, and an increase in source / drain resistance causes a decrease in current drive capability.

従って、ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａの除去は、段差部にエッチング残りが発生しない等方性ドライエッチングで行うことが有効であるが、窒化シリコン膜１４ａの加工を等方性ドライエッチングで行うためには、前述の問題を解決する必要がある。 Therefore, it is effective to remove the silicon nitride film 14a on the p-type MISFET by isotropic dry etching in which no etching residue is generated in the stepped portion, but the silicon nitride film 14a is processed by isotropic dry etching. To do so, it is necessary to solve the aforementioned problems.

本発明者の検討によれば、サイドウォールスペーサ９の後退に関する問題は、ｎ型及びｐ型ＭＩＳＦＥＴ上に、これらのゲート電極６を覆うようにして窒化シリコン膜１４ａを形成する前に、少なくともｐ型半導体領域１１におけるシリサイド層１２のサイドウォールスペーサ側の端部上をエッチングストッパとして機能する絶縁膜で覆っておくことにより解決することができる。 According to the study by the present inventor, the problem regarding the receding of the sidewall spacer 9 is that at least p before the silicon nitride film 14a is formed on the n-type and p-type MISFET so as to cover these gate electrodes 6. This can be solved by covering the end of the silicide layer 12 on the side wall spacer side in the type semiconductor region 11 with an insulating film functioning as an etching stopper.

また、シリサイド層１２の削れに関する問題は、ｎ型及びｐ型ＭＩＳＦＥＴ上にこれらのゲート電極６を覆うようにして窒化シリコン膜１４ａを形成する前に、シリサイド層１２の全体をエッチングストッパとして機能する絶縁膜で覆っておくことにより解決することができる。 Further, the problem regarding the shaving of the silicide layer 12 is that the entire silicide layer 12 functions as an etching stopper before the silicon nitride film 14a is formed on the n-type and p-type MISFET so as to cover these gate electrodes 6. It can be solved by covering with an insulating film.

また、シリサイド層１２をもたない構造に関する問題は、ｎ型及びｐ型ＭＩＳＦＥＴ上にこれらのゲート電極６を覆うようにして窒化シリコン膜１４ａを形成する前に、ゲート電極６の表面やｐ型半導体領域１１の表面をエッチングストッパとして機能する絶縁膜で覆っておくことにより解決することができる。
絶縁膜としては、窒化シリコン膜１４ａの等方性プラズマエッチングに対して選択性をもつもの、例えば酸化シリコン膜が望ましい。 Further, the problem with the structure without the silicide layer 12 is that the surface of the gate electrode 6 and the p-type are formed before the silicon nitride film 14a is formed on the n-type and p-type MISFET so as to cover the gate electrode 6. This can be solved by covering the surface of the semiconductor region 11 with an insulating film functioning as an etching stopper.
As the insulating film, a film having selectivity for isotropic plasma etching of the silicon nitride film 14a, for example, a silicon oxide film is desirable.

前述の実施形態１では、図１０及び図１１に示すように、窒化シリコン膜１４ａを形成する前に、酸化シリコン膜からなる絶縁膜１３をＣＶＤ法で形成している。ＣＶＤ法、即ち堆積法で絶縁膜１３を形成する場合、ｐ型ＭＩＳＦＥＴ上において、ゲート電極６の表面のシリサイド層１２、ｐ型半導体領域１１の表面のシリサイド層１２、ｐ型半導体領域１１の表面におけるシリサイド層１２のサイドウォール９側の端部、並びにサイドウォールスペーサ９を絶縁膜１３で覆うことができる。 In the first embodiment described above, as shown in FIGS. 10 and 11, the insulating film 13 made of a silicon oxide film is formed by the CVD method before the silicon nitride film 14a is formed. When the insulating film 13 is formed by the CVD method, that is, the deposition method, on the p-type MISFET, the silicide layer 12 on the surface of the gate electrode 6, the silicide layer 12 on the surface of the p-type semiconductor region 11, and the surface of the p-type semiconductor region 11 The end of the silicide layer 12 on the side wall 9 side and the side wall spacer 9 can be covered with the insulating film 13.

従って、ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ｂの除去は、図１４に示すように、ゲート電極６の表面のシリサイド層１２、ｐ型半導体領域１１の表面のシリサイド層１２、ｐ型半導体領域１１の表面におけるシリサイド層１２のサイドウォール９側の端部、並びにサイドウォールスペーサ９を絶縁膜１３で覆った状態で行われるため、サイドウォールスペーサ９の後退に関する問題、シリサイド層１２の削れに関する問題を一気に解決することができる。 Accordingly, the removal of the silicon nitride film 14b on the p-type MISFET is performed by removing the silicide layer 12 on the surface of the gate electrode 6, the silicide layer 12 on the surface of the p-type semiconductor region 11, and the p-type semiconductor region 11 as shown in FIG. Since the process is performed with the end of the silicide layer 12 on the side wall 9 side and the side wall spacer 9 covered with the insulating film 13 on the surface, the problem related to the receding of the side wall spacer 9 and the problem related to the scraping of the silicide layer 12 are performed at once. Can be solved.

このように、本実施形態１によれば、ｎ型ＭＩＳＦＥＴのチャネル形成領域に引っ張り応力、ｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力が別々に与えられる結果、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴの各チャネル形成領域に働く応力の大きさに応じて、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴで共にドレイン電流が増加する。 As described above, according to the first embodiment, tensile stress is separately applied to the channel formation region of the n-type MISFET, and compressive stress is separately applied to the channel formation region of the p-type MISFET. As a result, each channel of the n-type MISFET and p-type MISFET The drain current increases in both the n-type MISFET and the p-type MISFET according to the magnitude of the stress acting on the formation region.

また、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴのチャネル形成領域に働く応力を個別に制御できるため、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとのドレイン電流比を自由に制御できる。 Further, since the stress acting on the channel formation regions of the n-type MISFET and the p-type MISFET can be individually controlled, the drain current ratio between the n-type MISFET and the p-type MISFET can be freely controlled.

また、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴのドレイン電流を同時に増加することができるため、ｎ型及びｐ型ＭＩＳＦＥＴを有する半導体装置の高速化を図ることができる。 In addition, since the drain currents of the n-type MISFET and the p-type MISFET can be increased at the same time, the speed of the semiconductor device having the n-type and p-type MISFET can be increased.

また、ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａを等方性ドライエッチングで除去する時に生じる、サイドウォールスペーサ９の後退に関する問題やシリサイド層１２の削れに関する問題を解決することができるため、製造歩留まり及び信頼性が高い半導体装置を提供することができる。 In addition, since the problem related to the receding of the sidewall spacer 9 and the problem related to the scraping of the silicide layer 12 that occur when the silicon nitride film 14a on the p-type MISFET is removed by isotropic dry etching can be solved, the production yield and A highly reliable semiconductor device can be provided.

なお、窒化シリコン膜の形成方法を変えて膜応力を変える方法としては、前記実施形態の高周波電力を変える方法の他に、下記の方法があげられる。
（１）原料ガスを変える方法として、窒化シリコン膜１４ａの形成にはＳｉＨ_４とＮＨ_３とＮ_２を使用し、窒化シリコン膜１４ｂの形成にはＮＨ_３を除いてＳｉＨ_４とＮ_２を使用する、
（２）形成温度を変える方法として、窒化シリコン膜１４ｂの形成時よりも、窒化シリコン膜１４ａの形成時の温度を高くする、
（３）圧力を変える方法として、窒化シリコン膜１４ｂの形成時よりも、窒化シリコン膜１４ａの形成時の圧力を高くする、
などである。むろん、前記いずれの組み合わせを複合させてもよい。要はいかに窒化シリコン膜１４ａを引っ張り応力側に、窒化シリコン膜１４ｂを圧縮応力側にするかが重要である。 As a method of changing the film stress by changing the method of forming the silicon nitride film, the following method can be cited in addition to the method of changing the high frequency power of the above embodiment.
(1) As a method of changing the source gas, SiH ₄ , NH ₃ and N ₂ are used for forming the silicon nitride film 14 a, and SiH ₄ and N ₂ are used for forming the silicon nitride film 14 b except for NH _3. To
(2) As a method of changing the formation temperature, the temperature at the time of forming the silicon nitride film 14a is made higher than that at the time of forming the silicon nitride film 14b.
(3) As a method of changing the pressure, the pressure at the time of forming the silicon nitride film 14a is made higher than that at the time of forming the silicon nitride film 14b.
Etc. Of course, any combination of the above may be combined. In short, it is important how the silicon nitride film 14a is on the tensile stress side and the silicon nitride film 14b is on the compressive stress side.

また、枚葉熱ＣＶＤ法を用いた窒化膜の形成方法としては、膜形成時の圧力を下げるほど、また温度を高くするほど膜応力を引っ張り側にでき、窒化シリコン膜１４ａに好適である。 Further, as a method for forming a nitride film using the single wafer thermal CVD method, the lower the pressure during film formation and the higher the temperature, the more the film stress can be on the tension side, which is suitable for the silicon nitride film 14a.

図２４は、本発明の実施形態１の変形例である半導体装置の製造工程中における模式的断面図である。図２４において、向かって左側がｎ型ＭＩＳＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。 FIG. 24 is a schematic cross-sectional view during the manufacturing process of the semiconductor device, which is a modification of Embodiment 1 of the present invention. In FIG. 24, the left side is an n-type MISFET and the right side is a p-type MISFET.

前述の実施形態１では、窒化シリコン膜１４ｂよりも先に窒化シリコン膜１４ａを形成する例について説明したが、図２４に示すように、窒化シリコン膜１４ａよりも先に窒化シリコン膜１４ｂを形成しても良い。このような場合においても、ｎ型ＭＩＳＦＥＴのチャネル形成領域に引っ張り応力、ｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を別々に与えることができるため、ｎ型及びｐ型ＭＩＳＦＥＴのドレイン電流を同時に増加することができる。 In the first embodiment, the example in which the silicon nitride film 14a is formed prior to the silicon nitride film 14b has been described. However, as shown in FIG. 24, the silicon nitride film 14b is formed prior to the silicon nitride film 14a. May be. Even in such a case, since the tensile stress can be separately applied to the channel formation region of the n-type MISFET and the compressive stress can be separately applied to the channel formation region of the p-type MISFET, the drain currents of the n-type and p-type MISFETs are increased simultaneously. be able to.

また、ｎ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ｂを等方性プラズマエッチングで除去する際、ゲート電極６の表面のシリサイド層１２、ｎ型半導体領域１０の表面のシリサイド層１２、ｎ型半導体領域１０の表面におけるシリサイド層１２のサイドウォール９側の端部、並びにサイドウォールスペーサ９を絶縁膜１３で覆った状態で行うことにより、サイドウォールスペーサ９の後退に関する問題、シリサイド層１２の削れに関する問題を生じることなく、ｎ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ｂを等方性プラズマエッチングで除去することができる。 Further, when the silicon nitride film 14b on the n-type MISFET is removed by isotropic plasma etching, the silicide layer 12 on the surface of the gate electrode 6, the silicide layer 12 on the surface of the n-type semiconductor region 10, and the n-type semiconductor region 10 By performing the process in a state where the end of the silicide layer 12 on the side of the sidewall 9 and the sidewall spacer 9 are covered with the insulating film 13 on the surface, a problem relating to the receding of the sidewall spacer 9 and a problem relating to the abrasion of the silicide layer 12 occur. Without this, the silicon nitride film 14b on the n-type MISFET can be removed by isotropic plasma etching.

なお、実施形態１及びその変形例では、酸化シリコン膜からなる絶縁膜１３を窒化シリコン膜１４ａの加工時のエッチングストッパとして用いた例について説明したが、これに限定されるものではなく、窒化シリコン膜１４ａの等方性ドライエッチングに対して選択比がとれるものであれば他の絶縁膜を用いてもよい。 In the first embodiment and its modification, the example in which the insulating film 13 made of a silicon oxide film is used as an etching stopper when the silicon nitride film 14a is processed has been described. However, the present invention is not limited to this. Other insulating films may be used as long as the selectivity can be obtained with respect to the isotropic dry etching of the film 14a.

（実施形態２）
図２５は、本発明の実施形態２である半導体装置の概略構成を示す模式的断面図であり、
図２６及び図２７は、本発明の実施形態２である半導体装置の製造工程中における模式的断面図である。図２５乃至図２７において、向かって左側がｎ型ＭＩＳＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。
図２５に示すように、本実施形態２の半導体装置は、前述の実施形態１においてエッチングストッパとして使用された絶縁膜１３を除去した構成となっている。 (Embodiment 2)
FIG. 25 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device according to Embodiment 2 of the present invention.
26 and 27 are schematic cross-sectional views during the manufacturing process of the semiconductor device according to the second embodiment of the present invention. 25 to 27, the left side is an n-type MISFET and the right side is a p-type MISFET.
As shown in FIG. 25, the semiconductor device according to the second embodiment has a configuration in which the insulating film 13 used as an etching stopper in the first embodiment is removed.

前述の実施形態１のように絶縁膜１３を残した場合（図１８参照）、ゲート電極６、サイドウォールスペーサ９及び絶縁膜１３による段差部３５ａの最下部に窒化シリコン膜（１４ａ，１４ｂ）の応力が集中するため、窒化シリコン膜（１４ａ，１４ｂ）の応力の起点がサイドウォールスペーサ９の側壁に残存する絶縁膜１３によってＭＩＳＦＥＴのチャネル形成領域から離れてしまい、窒化シリコン膜（１４ａ，１４ｂ）の膜応力によってチャネル形成領域に応力を発生させる効果が減少してしまう。従って、絶縁膜１３は出来るだけ除去することが望ましい。 When the insulating film 13 is left as in the first embodiment (see FIG. 18), a silicon nitride film (14a, 14b) is formed at the bottom of the step portion 35a formed by the gate electrode 6, the sidewall spacer 9, and the insulating film 13. Since the stress is concentrated, the starting point of the stress of the silicon nitride film (14a, 14b) is separated from the channel formation region of the MISFET by the insulating film 13 remaining on the side wall of the sidewall spacer 9, and the silicon nitride film (14a, 14b). The effect of generating stress in the channel formation region is reduced by the film stress. Therefore, it is desirable to remove the insulating film 13 as much as possible.

但し、実施形態１のように、窒化シリコン膜１４ｂよりも先に窒化シリコン膜１４ａを形成する場合には、ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａを除去する工程において絶縁膜１３が必要であり、実施形態１の変形例のように、窒化シリコン膜１４ａよりも先に窒化シリコン膜１４ｂを形成する場合には、ｎ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ｂを除去する工程において絶縁膜１３が必要であるため、これらの工程を考慮して絶縁膜１３を除去する。 However, when the silicon nitride film 14a is formed prior to the silicon nitride film 14b as in the first embodiment, the insulating film 13 is required in the step of removing the silicon nitride film 14a on the p-type MISFET. When the silicon nitride film 14b is formed prior to the silicon nitride film 14a as in the modification of the first embodiment, the insulating film 13 is necessary in the step of removing the silicon nitride film 14b on the n-type MISFET. Therefore, the insulating film 13 is removed in consideration of these processes.

窒化シリコン膜１４ｂよりも先に窒化シリコン膜１４ａを形成する場合、ｎ型ＭＩＳＦＥＴ上の絶縁膜１３の除去は、図２６に示すように、窒化シリコン膜１４ａを形成する工程の前に行い、ｐ型ＭＩＳＦＥＴ上の絶縁膜１３の除去は、図２７に示すように、ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａを除去した後に行う。 When the silicon nitride film 14a is formed prior to the silicon nitride film 14b, the insulating film 13 on the n-type MISFET is removed before the step of forming the silicon nitride film 14a as shown in FIG. The insulating film 13 on the type MISFET is removed after the silicon nitride film 14a on the p-type MISFET is removed as shown in FIG.

窒化シリコン膜１４ａよりも先に窒化シリコン膜１４ｂを形成する場合、ｐ型ＭＩＳＦＥＴ上の絶縁膜１３の除去は、窒化シリコン膜１４ｂを形成する工程の前に行い、ｎ型ＭＩＳＦＥＴ上の絶縁膜１３の除去は、ｎ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ｂを除去した後に行う。ｎ型ＭＩＳＦＥＴ上の絶縁膜１３の除去は、ｐ型ＭＩＳＦＥＴ上を例えばフォトレジストマスク等で覆った状態で行い、ｐ型ＭＩＳＦＥＴ上の絶縁膜１３の除去は、ｎ型ＭＩＳＦＥＴ上を例えばフォトレジストマスク等で覆った状態で行う。 When the silicon nitride film 14b is formed before the silicon nitride film 14a, the insulating film 13 on the p-type MISFET is removed before the step of forming the silicon nitride film 14b, and the insulating film 13 on the n-type MISFET is formed. Is removed after removing the silicon nitride film 14b on the n-type MISFET. The insulating film 13 on the n-type MISFET is removed while the p-type MISFET is covered with, for example, a photoresist mask, and the insulating film 13 on the p-type MISFET is removed on the n-type MISFET, for example, with a photoresist mask. Perform with the cover covered.

ｎ型ＭＩＳＦＥＴ上、若しくはｐ型ＭＩＳＦＥＴ上の絶縁膜１３の除去は、段差部にエッチング残りが発生しない等方性ドライエッチングで行うことが望ましい。酸化シリコン膜からなる絶縁膜１３の等方性ドライエッチングとしては、一般的に、ＣＦ_４にＨ_２ガスを混合したガス、或いはＣＦ_３ガスを用いた等方性プラズマエッチングが使用されている。この等方性プラズマエッチングでは、シリコンやシリサイド層に対して十分に選択比をとることができるため、ｐ基板１、シリサイド層１２、並びにサイドウォールスペーサ９等が大きく削られてしまう様なことはない。 The removal of the insulating film 13 on the n-type MISFET or the p-type MISFET is desirably performed by isotropic dry etching in which no etching residue is generated in the stepped portion. As isotropic dry etching of the insulating film 13 made of a silicon oxide film, generally, isotropic plasma etching using CF ₄ gas mixed with H ₂ gas or CF ₃ gas is used. In this isotropic plasma etching, a sufficient selection ratio can be obtained with respect to the silicon or silicide layer, so that the p substrate 1, the silicide layer 12, the side wall spacers 9, etc. are greatly shaved. Absent.

なお、本実施形態２では、ｎ型ＭＩＳＦＥＴ上及びｐ型ＭＩＳＦＥＴ上の両方の絶縁膜１３を除去する例について説明したが、何れか一方の絶縁膜１３を残すようにしても良い。 In the second embodiment, the example in which both the insulating films 13 on the n-type MISFET and the p-type MISFET are removed has been described, but either one of the insulating films 13 may be left.

（実施形態３）
図２８は、本発明の実施形態３である半導体装置の製造工程中における模式的断面図である。図２８において、向かって左側がｎ型ＭＩＳＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。 (Embodiment 3)
FIG. 28 is a schematic cross-sectional view during the manufacturing process of the semiconductor device according to Embodiment 3 of the present invention. In FIG. 28, the left side is an n-type MISFET and the right side is a p-type MISFET.

前述の実施形態１では、堆積法で形成された酸化シリコン膜からなる絶縁膜１３を窒化シリコン膜１４ａの加工時のエッチングストッパとして用いた例について説明したが、本実施形態３では、熱酸化法で形成された酸化シリコン膜からなる絶縁膜２１を窒化シリコン膜１４ａの加工時のエッチングストッパとして用いている。熱酸化法による絶縁膜２１の形成は、サリサイド構造のｎ型及びｐ型ＭＩＳＦＥＴを形成する工程の後であって、窒化シリコン膜１４ａ及び１４ｂを形成する工程の前に行う。 In the above-described first embodiment, the example in which the insulating film 13 made of a silicon oxide film formed by the deposition method is used as an etching stopper at the time of processing the silicon nitride film 14a has been described, but in the third embodiment, a thermal oxidation method is used. The insulating film 21 made of the silicon oxide film formed in step 1 is used as an etching stopper when the silicon nitride film 14a is processed. The insulating film 21 is formed by thermal oxidation after the step of forming the salicide structure n-type and p-type MISFET and before the step of forming the silicon nitride films 14a and 14b.

熱酸化法では、図２８に示すように、ゲート電極６の表面のシリサイド層１２上、及び半導体領域（１０，１１）の表面のシリサイド層１２上にこれらのシリサイド層１２を覆うようにして絶縁膜２１を選択的に形成することができる。従って、前述の実施形態１のように、窒化シリコン膜１４ｂよりも先に窒化シリコン膜１４ａを形成する場合や、前述の実施形態１の変形例のように、窒化シリコン膜１４ａよりも先に窒化シリコン膜１４ｂを形成する場合においても、窒化シリコン膜（１４ａ，１４ｂ）を等方性ドライエッチングで加工する時に生じる不具合を絶縁膜２１で抑制することができる。 In the thermal oxidation method, as shown in FIG. 28, insulation is performed so as to cover the silicide layer 12 on the silicide layer 12 on the surface of the gate electrode 6 and on the silicide layer 12 on the surface of the semiconductor region (10, 11). The film 21 can be selectively formed. Accordingly, when the silicon nitride film 14a is formed prior to the silicon nitride film 14b as in the first embodiment described above, or when the silicon nitride film 14a is nitrided prior to the silicon nitride film 14a as in the modification of the first embodiment described above. Even when the silicon film 14b is formed, the insulating film 21 can suppress problems that occur when the silicon nitride films (14a, 14b) are processed by isotropic dry etching.

（実施形態４）
図２９は、本発明の実施形態４である半導体装置の製造工程中における模式的断面図である。図２９において、向かって左側がｎ型ＭＩＳＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。 (Embodiment 4)
FIG. 29 is a schematic cross-sectional view during the manufacturing process of the semiconductor device according to Embodiment 4 of the present invention. In FIG. 29, the left side is an n-type MISFET and the right side is a p-type MISFET.

前述の実施形態１では、堆積法で形成された酸化シリコン膜からなる絶縁膜１３を窒化シリコン膜１４ａの加工時のエッチングストッパとして用いた例について説明したが、本実施形態４では、サイドウォールスペーサ９の側壁に形成された酸化シリコン膜からなるサイドウォールスペーサ２２を窒化シリコン膜１４ａの加工時のエッチングストッパとして用いている。サイドウォールスペーサ２２の形成は、サリサイド構造のｎ型及びｐ型ＭＩＳＦＥＴを形成する工程の後であって、窒化シリコン膜１４ａ及び１４ｂを形成する工程の前に行う。サイドウォールスペーサ２２は、サイドウォールスペーサ９と同様の方法で形成される。 In the first embodiment, the example in which the insulating film 13 made of a silicon oxide film formed by the deposition method is used as an etching stopper when the silicon nitride film 14a is processed has been described. In the fourth embodiment, the sidewall spacer is used. A side wall spacer 22 made of a silicon oxide film formed on the side wall 9 is used as an etching stopper when the silicon nitride film 14a is processed. The sidewall spacers 22 are formed after the step of forming the salicide n-type and p-type MISFETs and before the step of forming the silicon nitride films 14a and 14b. The sidewall spacer 22 is formed by the same method as the sidewall spacer 9.

このように、サイドウォールスペーサ９の側壁に酸化シリコン膜からなるサイドウォールスペーサ２２を形成することにより、半導体領域（１０，１１）の表面におけるシリサイド層１２のサイドウォールスペーサ９側の端部、並びにサイドウォールスペーサ９をサイドウォールスペーサ２２で覆うことができるため、前述の実施形態１のように、窒化シリコン膜１４ｂよりも先に窒化シリコン膜１４ａを形成する場合や、前述の実施形態１の変形例のように、窒化シリコン膜１４ａよりも先に窒化シリコン膜１４ｂを形成する場合においても、窒化シリコン膜（１４ａ，１４ｂ）を等方性ドライエッチングで加工する時に生じる不具合、特にサイドウォールスペーサ９の後退に関する不具合をサイドウォールスペーサ２２で抑制することができる。 Thus, by forming the sidewall spacer 22 made of a silicon oxide film on the sidewall of the sidewall spacer 9, the end of the silicide layer 12 on the sidewall spacer 9 side on the surface of the semiconductor region (10, 11), and Since the side wall spacer 9 can be covered with the side wall spacer 22, when the silicon nitride film 14a is formed prior to the silicon nitride film 14b as in the above-described first embodiment, or a modification of the above-described first embodiment. Even in the case where the silicon nitride film 14b is formed before the silicon nitride film 14a as in the example, there is a problem that occurs when the silicon nitride films (14a, 14b) are processed by isotropic dry etching, particularly the sidewall spacer 9. To suppress the problem of retreat of the wall by the side wall spacer 22 Kill.

なお、本実施形態４では、酸化シリコン膜からなるサイドウォールスペーサ２２を窒化シリコン膜（１４ａ，１４ｂ）の加工時のエッチングストッパとして用いた例について説明したが、これに限定されるものではなく、窒化シリコン膜（１４ａ，１４ｂ）の加工時の等方性ドライエッチングに対して選択比がとれるものであれば他の絶縁膜を用いてもよい。 In the fourth embodiment, the example in which the sidewall spacer 22 made of a silicon oxide film is used as an etching stopper when the silicon nitride film (14a, 14b) is processed has been described. However, the present invention is not limited to this. Other insulating films may be used as long as the selection ratio can be obtained with respect to isotropic dry etching when the silicon nitride films (14a, 14b) are processed.

（実施形態５）
図３０は、本発明の実施形態５である半導体装置の概略構成を示す模式的断面図である。図３０において、向かって左側がｎ型ＭＩＳＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。 (Embodiment 5)
FIG. 30 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device according to Embodiment 5 of the present invention. In FIG. 30, the left side is an n-type MISFET and the right side is a p-type MISFET.

前述の実施形態１では、サリサイド構造の相補型ＭＩＳＦＥＴを有する半導体装置に本発明を適用した例について説明したが、本実施形態５では、シリサイド層を持たない相補型ＭＩＳＦＥＴを有する半導体装置に本発明を適用した例について説明する。 In the first embodiment described above, an example in which the present invention is applied to a semiconductor device having a complementary MISFET having a salicide structure has been described. However, in the fifth embodiment, the present invention is applied to a semiconductor device having a complementary MISFET having no silicide layer. An example to which is applied will be described.

図３０に示すように、本実施形態５の半導体装置は、基本的に前述の実施形態１と同様の構成になっており、ｎ型及びｐ型ＭＩＳＦＥＴの構造が異なっている。即ち、本実施形態５のｎ型及びｐ型ＭＩＳＦＥＴは、ゲート電極６の表面、並びに半導体領域（１０，１１）の表面にシリサイド層を持たない構造になっている。
本実施形態５の半導体装置は、シリサイド層を形成する工程を除いて前述の実施形態１で説明した方法で形成されている。 As shown in FIG. 30, the semiconductor device of Embodiment 5 has basically the same configuration as that of Embodiment 1 described above, and the structures of n-type and p-type MISFETs are different. That is, the n-type and p-type MISFET of Embodiment 5 has a structure in which no silicide layer is provided on the surface of the gate electrode 6 and the surface of the semiconductor region (10, 11).
The semiconductor device according to the fifth embodiment is formed by the method described in the first embodiment except for the step of forming a silicide layer.

ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａを等方性ドライエッチングで除去する際、実施形態１のようにｐ型ＭＩＳＦＥＴがサリサイド構造の場合は、シリサイド層１２がエッチングストッパの役目を果たすため、ゲート電極６においてはシリサイド層１２下の多結晶シリコン膜、ソース領域及びドレイン領域においてはシリサイド層１２下のｐ型半導体領域１１が窒化シリコン膜１４ａの加工時のオーバーエッチングによって削られてしまうことはないが、本実施形態５のようにｐ型ＭＩＳＦＥＴがゲート電極６の表面やｐ型半導体領域１１の表面にシリサイド層１２を持たない構造の場合は、図２３に示すように、ゲート電極６の多結晶シリコン膜、ソース領域及びドレイン領域のｐ型半導体領域１１が削られてしまう。 When the silicon nitride film 14a on the p-type MISFET is removed by isotropic dry etching, the silicide layer 12 serves as an etching stopper when the p-type MISFET has a salicide structure as in the first embodiment. In FIG. 6, the polycrystalline silicon film under the silicide layer 12 and the p-type semiconductor region 11 under the silicide layer 12 in the source region and the drain region are not etched by overetching during the processing of the silicon nitride film 14a. In the case where the p-type MISFET has no silicide layer 12 on the surface of the gate electrode 6 or the surface of the p-type semiconductor region 11 as in the fifth embodiment, the polycrystalline structure of the gate electrode 6 is formed as shown in FIG. The p-type semiconductor region 11 in the silicon film, the source region, and the drain region is cut away.

このような問題は、窒化シリコン膜１４ａを形成する工程の前に、ゲート電極６上、並びにｐ型半導体領域１１上をエッチングストッパとして機能する絶縁膜１３で覆っておくことにより解決することができる。 Such a problem can be solved by covering the gate electrode 6 and the p-type semiconductor region 11 with an insulating film 13 functioning as an etching stopper before the step of forming the silicon nitride film 14a. .

本実施形態５ではエッチングストッパとして絶縁膜１３を用いている。この絶縁膜１３は堆積法で形成されている。堆積法は、ゲート電極６上及びｐ型半導体領域１１上を一括して絶縁膜１３で覆うことができるため、ゲート電極６及びｐ型半導体領域１１の削れを同時に抑制できる。 In the fifth embodiment, the insulating film 13 is used as an etching stopper. This insulating film 13 is formed by a deposition method. In the deposition method, the gate electrode 6 and the p-type semiconductor region 11 can be collectively covered with the insulating film 13, so that the gate electrode 6 and the p-type semiconductor region 11 can be prevented from being scraped simultaneously.

なお、本実施形態５では、窒化シリコン膜１４ｂよりも先に窒化シリコン膜１４ａを形成する例について説明したが、窒化シリコン膜１４ａよりも先に窒化シリコン膜１４ｂを形成する場合においても、同様の効果が得られる。 In the fifth embodiment, the example in which the silicon nitride film 14a is formed prior to the silicon nitride film 14b has been described. However, the same applies to the case where the silicon nitride film 14b is formed prior to the silicon nitride film 14a. An effect is obtained.

また、本実施形態５では、エッチングストッパとして絶縁膜１３を用いた例について説明したが、熱酸化法で形成した絶縁膜２１をエッチングストッパとして用いる場合においても、同様の効果が得られる。
また、本実施形態５では、エッチングストッパとして機能する絶縁膜１３を残す例について説明したが、絶縁膜１３は実施形態２のように除去しても良い。 In the fifth embodiment, the example in which the insulating film 13 is used as the etching stopper has been described. However, the same effect can be obtained when the insulating film 21 formed by the thermal oxidation method is used as the etching stopper.
In the fifth embodiment, the example in which the insulating film 13 that functions as an etching stopper is left is described. However, the insulating film 13 may be removed as in the second embodiment.

また、本実施形態５のシリサイド層を持たないＭＩＳＦＥＴは、例えば、前述した実施形態１〜４のシリサイド層を持つＭＩＳＦＥＴと同一基板上に形成され、ソース領域又はドレイン領域と基板との間の（接合）リーク電流を低減したいＭＩＳＦＥＴ及び回路を構成する。即ち、接合リーク電流を低減する必要のあるＭＩＳＦＥＴを本実施形態５のシリサイド層を持たないＭＩＳＦＥＴで構成し、高速動作を必要とするＭＩＳＦＥＴを実施形態１〜４のシリサイド層を持つＭＩＳＦＥＴで形成する。これにより、低消費電力化及び高速動作が図れる。 Further, the MISFET having no silicide layer according to the fifth embodiment is formed on the same substrate as, for example, the MISFET having the silicide layer according to the first to fourth embodiments described above (between the source region or the drain region and the substrate). Junction) MISFET and circuit for which leakage current is to be reduced are configured. That is, the MISFET that needs to reduce the junction leakage current is configured by the MISFET having no silicide layer of the fifth embodiment, and the MISFET that requires high-speed operation is formed by the MISFET having the silicide layer of the first to fourth embodiments. . Thereby, low power consumption and high-speed operation can be achieved.

また、絶縁膜１３は、シリサイド層を持たないＭＩＳＦＥＴ及びシリサイド層を持つＭＩＳＦＥＴ上に同一工程で堆積することができるので、製造工程を増やさずに低消費電力及び高速動作が可能な半導体装置を形成することができる。 Further, since the insulating film 13 can be deposited on the MISFET having no silicide layer and the MISFET having the silicide layer in the same process, a semiconductor device capable of low power consumption and high speed operation without increasing the number of manufacturing steps is formed. can do.

また、シリサイド層を持つＭＩＳＦＥＴとシリサイド層を持たないＭＩＳＦＥＴとを同一基板に形成する場合、シリサイド層を持つＭＩＳＦＥＴにおいては、図２５に示すように、エッチングストッパとして機能する絶縁膜１３を設けない構造とし、シリサイド層を持たないＭＩＳＦＥＴにおいては、図３０に示すように、エッチングストッパとして機能する絶縁膜１３を設けた構造としても良い。 Further, when the MISFET having a silicide layer and the MISFET having no silicide layer are formed on the same substrate, the MISFET having the silicide layer does not include the insulating film 13 functioning as an etching stopper as shown in FIG. In the MISFET having no silicide layer, an insulating film 13 functioning as an etching stopper may be provided as shown in FIG.

この場合、シリサイド層を持つＭＩＳＦＥＴ上の絶縁膜１３の除去は、シリサイド層を持つＭＩＳＦＥＴのチャネル形成領域に応力を発生させる第１の膜を先に形成するか、それともシリサイド層を持たないＭＩＳＦＥＴのチャネル形成領域に応力を発生させる第２の膜を先に形成するかで異なる。例えば、シリサイド層を持つＭＩＳＦＥＴがｎ型、シリサイド層を持たないＭＩＳＦＥＴがｐ型の場合、第１の膜（窒化シリコン膜１４ａ）を先に形成する場合は、図２６（図中右側のｐ型ＭＩＳＦＥＴをシリサイド層を持たないｐ型ＭＩＳＦＥＴに置き換えて参照）に示すように、窒化シリコン膜１４ａを形成する工程の前に、シリサイド層を持つＭＩＳＦＥＴ上の絶縁膜１３を選択的に除去し、第２の膜（窒化シリコン膜１４ｂ）を先に形成する場合は、シリサイド層を持つＭＩＳＦＥＴ上の窒化シリコン膜１４ｂを選択的に除去する工程の後であって、窒化シリコン膜１４ａを形成する工程の前に、シリサイド層を持つＭＩＳＦＥＴ上の絶縁膜１３を選択的に除去する。また、シリサイド層を持つＭＩＳＦＥＴがｐ型、シリサイド層を持たないＭＩＳＦＥＴがｎ型の場合も、同様にして、シリサイド層を持つＭＩＳＦＥＴ上の絶縁膜１３を選択的に除去する。 In this case, the insulating film 13 on the MISFET having the silicide layer is removed by first forming the first film for generating stress in the channel formation region of the MISFET having the silicide layer, or the MISFET having no silicide layer. It differs depending on whether the second film for generating stress in the channel formation region is formed first. For example, when the MISFET having a silicide layer is n-type and the MISFET having no silicide layer is p-type, when the first film (silicon nitride film 14a) is formed first, the p-type shown in FIG. As shown in (Replace MISFET with p-type MISFET having no silicide layer), the insulating film 13 on the MISFET having the silicide layer is selectively removed before the step of forming the silicon nitride film 14a. In the case of forming the second film (silicon nitride film 14b) first, after the step of selectively removing the silicon nitride film 14b on the MISFET having the silicide layer, the step of forming the silicon nitride film 14a. Before, the insulating film 13 on the MISFET having the silicide layer is selectively removed. Similarly, when the MISFET having the silicide layer is p-type and the MISFET having no silicide layer is n-type, the insulating film 13 on the MISFET having the silicide layer is selectively removed.

（実施形態６）
図３１は、本発明の実施形態６である半導体装置の概略構成を示す模式的断面図であり、図３２乃至図３５は、本発明の実施形態６である半導体装置の製造工程中における模式的断面図である。図３１乃至図３５において、向かって左側がｎ型ＭＩＳＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。 (Embodiment 6)
FIG. 31 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device according to the sixth embodiment of the present invention, and FIGS. 32 to 35 are schematic views during a manufacturing process of the semiconductor device according to the sixth embodiment of the present invention. It is sectional drawing. 31 to 35, the left side is an n-type MISFET and the right side is a p-type MISFET.

本実施形態６は、ｎ型ＭＩＳＦＥＴのチャネル形成領域に引っ張り応力を発生させる膜上に、ｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を発生させる膜を重ねて、ｎ型及びｐ型ＭＩＳＦＥＴのドレイン電流の増加を狙ったものである。 In the sixth embodiment, a film that generates tensile stress is superimposed on a film that generates tensile stress in the channel formation region of the n-type MISFET, and a drain current of the n-type and p-type MISFET is overlapped with the film that generates compressive stress in the channel formation region of the p-type MISFET. It aims to increase.

図３１に示すように、ｎ型及びｐ型ＭＩＳＦＥＴは、窒化シリコン膜１４ａで覆われている。また、ｐ型ＭＩＳＦＥＴは、窒化シリコン膜１４ｂで覆われている。即ち、ｎ型ＭＩＳＦＥＴ上には窒化シリコン膜１４ａのみが存在し、ｐ型ＭＩＳＦＥＴ上には窒化シリコン膜１４ａ及び１４ｂが存在している。 As shown in FIG. 31, the n-type and p-type MISFETs are covered with a silicon nitride film 14a. The p-type MISFET is covered with a silicon nitride film 14b. That is, only the silicon nitride film 14a exists on the n-type MISFET, and the silicon nitride films 14a and 14b exist on the p-type MISFET.

ｎ型ＭＩＳＦＥＴ上には窒化シリコン膜１４ａのみが存在しているため、ｎ型ＭＩＳＦＥＴのチャネル形成領域には窒化シリコン膜１４ａの引っ張り応力のみが加わるが、ｐ型ＭＩＳＦＥＴ上には窒化シリコン膜１４ａ及び１４ｂが存在しているため、ｐ型ＭＩＳＦＥＴのチャネル形成領域には窒化シリコン膜１４ａの引っ張り応力及び窒化シリコン膜１４ｂの圧縮応力が加わる。従って、少なくとも窒化シリコン膜１４ａの引っ張り応力よりも絶対値が大きい圧縮応力をもつ窒化シリコン膜１４ｂを用いるこで、ｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を発生させることができる。 Since only the silicon nitride film 14a exists on the n-type MISFET, only the tensile stress of the silicon nitride film 14a is applied to the channel formation region of the n-type MISFET, but the silicon nitride film 14a and the p-type MISFET Since 14b exists, the tensile stress of the silicon nitride film 14a and the compressive stress of the silicon nitride film 14b are applied to the channel formation region of the p-type MISFET. Therefore, the compressive stress can be generated in the channel formation region of the p-type MISFET by using the silicon nitride film 14b having a compressive stress whose absolute value is at least larger than the tensile stress of the silicon nitride film 14a.

なお、本実施形態６では、圧縮応力を持つ窒化シリコン膜１４ｂが引っ張り応力を持つ窒化シリコン膜１４ａよりも上層に形成されているため、ｐ型ＭＩＳＦＥＴのチャネル形成領域に対する膜応力の起点は、窒化シリコン膜１４ａよりも窒化シリコン膜１４ｂの方が遠くなっている。従って、このような場合には、窒化シリコン膜１４ａの引っ張り応力よりも絶対値が２倍以上の圧縮応力をもつ窒化シリコン膜１４ｂを用いることが望ましい。 In the sixth embodiment, since the silicon nitride film 14b having compressive stress is formed in an upper layer than the silicon nitride film 14a having tensile stress, the origin of the film stress for the channel formation region of the p-type MISFET is nitridation. The silicon nitride film 14b is farther than the silicon film 14a. Therefore, in such a case, it is desirable to use the silicon nitride film 14b having a compressive stress whose absolute value is twice or more than the tensile stress of the silicon nitride film 14a.

次に、本実施形態６の半導体装置の製造について、図３２乃至図３５を用いて説明する。
図３２に示すように、前述の実施形態１と同様のプロセスで、サリサイド構造のｎ型及びｐ型ＭＩＳＦＥＴを形成する。 Next, the manufacture of the semiconductor device according to the sixth embodiment will be described with reference to FIGS.
As shown in FIG. 32, salicide-structured n-type and p-type MISFETs are formed by the same process as in the first embodiment.

次に、図３３に示すように、ｎ型及びｐ型ＭＩＳＦＥＴ上を含むｐ型基板１の回路形成面上の全面に、例えば１００〜１２０ｎｍ程度の厚さの窒化シリコン膜１４ａをプラズマＣＶＤ法で形成する。窒化シリコン膜１４ａの形成は、例えば高周波電力３５０〜４００Ｗの条件で行なう。 Next, as shown in FIG. 33, a silicon nitride film 14a having a thickness of, for example, about 100 to 120 nm is formed on the entire surface of the circuit formation surface of the p-type substrate 1 including the n-type and p-type MISFETs by plasma CVD. Form. The silicon nitride film 14a is formed under conditions of, for example, high frequency power 350 to 400W.

次に、図３４に示すように、ｎ型及びｐ型ＭＩＳＦＥＴ上を含むｐ型基板１上の全面に、例えば５０ｎｍ程度の厚さの酸化シリコン膜からなる絶縁膜１５をＣＶＤ法で形成し、その後、ｎ型及びｐ型ＭＩＳＦＥＴ上を含むｐ型基板１上の全面に、例えば１００〜２００ｎｍ程度の厚さの窒化シリコン膜１４ｂをプラズマＣＶＤ法で形成する。窒化シリコン膜１４ｂの形成は、例えば高周波電力６００〜７００Ｗの条件で行なう。 Next, as shown in FIG. 34, an insulating film 15 made of a silicon oxide film having a thickness of, for example, about 50 nm is formed on the entire surface of the p-type substrate 1 including the n-type and p-type MISFETs by the CVD method. Thereafter, a silicon nitride film 14b having a thickness of, for example, about 100 to 200 nm is formed on the entire surface of the p-type substrate 1 including the n-type and p-type MISFETs by a plasma CVD method. The formation of the silicon nitride film 14b is performed, for example, under conditions of high frequency power 600 to 700W.

この工程において、最終的にｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力が発生するように、少なくとも窒化シリコン膜１４ａの引っ張り応力よりも絶対値が大きい圧縮応力を持つ窒化シリコン膜１４ｂを形成する。本実施形態では、窒化シリコン膜１４ａの引っ張り応力よりも絶対値が２倍以上の圧縮応力をもつように窒化シリコン膜１４ｂを形成した。 In this step, the silicon nitride film 14b having a compressive stress whose absolute value is at least larger than the tensile stress of the silicon nitride film 14a is formed so that the compressive stress is finally generated in the channel formation region of the p-type MISFET. In this embodiment, the silicon nitride film 14b is formed so as to have a compressive stress whose absolute value is twice or more than the tensile stress of the silicon nitride film 14a.

次に、窒化シリコン膜１４ｂ上に、ｐ型ＭＩＳＦＥＴ上を選択的に覆うフォトレジストマスクＲＭ３を形成し、その後、フォトレジストマスクＲＭ３をエッチングマスクにしてエッチング処理を施して、図３５に示すように、ｎ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ｂを除去する。窒化シリコン膜１４ｂの加工は等方性ドライエッチングで行う。
この後、フォトレジストマスクＲＭ３を除去することにより、図３１に示す状態となる。 Next, a photoresist mask RM3 that selectively covers the p-type MISFET is formed on the silicon nitride film 14b, and then an etching process is performed using the photoresist mask RM3 as an etching mask, as shown in FIG. The silicon nitride film 14b on the n-type MISFET is removed. The silicon nitride film 14b is processed by isotropic dry etching.
Thereafter, by removing the photoresist mask RM3, the state shown in FIG. 31 is obtained.

このように、ｎ型及びｐ型ＭＩＳＦＥＴ上に窒化シリコン膜１４ａを形成し、その後、ｐ型ＭＩＳＦＥＴ上に、窒化シリコン膜１４ａの引っ張り応力よりも絶対値が大きい圧縮応力を持つ窒化シリコン膜１４ｂを選択的に形成することにより、ｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を発生させることができるため、本実施形態においても、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴのドレイン電流を同時に増加することができる。 Thus, the silicon nitride film 14a is formed on the n-type and p-type MISFET, and then the silicon nitride film 14b having a compressive stress whose absolute value is larger than the tensile stress of the silicon nitride film 14a is formed on the p-type MISFET. By selectively forming it, compressive stress can be generated in the channel formation region of the p-type MISFET, so that also in this embodiment, the drain currents of the n-type MISFET and the p-type MISFET can be increased simultaneously.

また、本実施形態６では、ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａの除去を行っていないため、前述の実施形態１のようにエッチングストッパとして機能する絶縁膜１３を形成する必要がない。従って、前述の実施形態１と比較して製造工程数を簡略化できる。 In the sixth embodiment, since the silicon nitride film 14a on the p-type MISFET is not removed, it is not necessary to form the insulating film 13 functioning as an etching stopper as in the first embodiment. Therefore, the number of manufacturing steps can be simplified as compared with the first embodiment.

なお、本実施形態６では、ｎ型及びｐ型ＭＩＳＦＥＴ上を覆う窒化シリコン膜１４ａの後に、ｐ型ＭＩＳＦＥＴ上のみを覆う窒化シリコン膜１４ｂを形成した例について説明したが、ｐ型ＭＩＳＦＥＴ上のみを覆う窒化シリコン膜１４ｂは、ｎ型及びｐ型ＭＩＳＦＥＴ上を覆う窒化シリコン膜１４ａの前に形成しても良い。但し、この場合は、前述の実施形態１のように、窒化シリコン膜１４ｂの加工時にエッチングストッパとして機能する絶縁膜が必要となる。 In the sixth embodiment, the example in which the silicon nitride film 14b covering only the p-type MISFET is formed after the silicon nitride film 14a covering the n-type and p-type MISFET is described. However, only the p-type MISFET is formed. The covering silicon nitride film 14b may be formed before the silicon nitride film 14a covering the n-type and p-type MISFETs. However, in this case, as in Embodiment 1 described above, an insulating film that functions as an etching stopper is required when the silicon nitride film 14b is processed.

図３６は、本発明の実施形態６の変形例である半導体装置の概略構成を示す模式的断面図である。図３６において、向かって左側がｎ型ＭＩＳＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。 FIG. 36 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device which is a modification of the sixth embodiment of the present invention. In FIG. 36, the left side is an n-type MISFET and the right side is a p-type MISFET.

前述の実施形態６では、ｎ型及びｐ型ＭＩＳＦＥＴ上に引っ張り応力を持つ窒化シリコン膜１４ａを形成し、更に、ｐ型ＭＩＳＦＥＴ上に、窒化シリコン膜１４ａの引っ張り応力よりも絶対値が大きい圧縮応力を持つ窒化シリコン膜１４ｂを選択的に形成して、ｎ型及びｐ型ＭＩＳＦＥＴのドレイン電流を同時に増加させた例について説明したが、図３６に示すように、ｎ型及びｐ型ＭＩＳＦＥＴ上に圧縮応力を持つ窒化シリコン膜１４ｂを形成し、更に、ｎ型ＭＩＳＦＥＴ上に、窒化シリコン膜１４ｂの圧縮応力よりも絶対値が大きい引っ張り応力を持つ窒化シリコン膜１４ａを選択的に形成しても良い。このような場合においても、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴのドレイン電流を同時に増加することができる。 In the above-described sixth embodiment, the silicon nitride film 14a having a tensile stress is formed on the n-type and p-type MISFET, and the compressive stress having an absolute value larger than the tensile stress of the silicon nitride film 14a is further formed on the p-type MISFET. In the example described above, the drain current of the n-type and p-type MISFETs is increased at the same time by selectively forming the silicon nitride film 14b having the thickness, but as shown in FIG. 36, compression is performed on the n-type and p-type MISFETs. A silicon nitride film 14b having stress may be formed, and a silicon nitride film 14a having a tensile stress whose absolute value is larger than the compressive stress of the silicon nitride film 14b may be selectively formed on the n-type MISFET. Even in such a case, the drain currents of the n-type MISFET and the p-type MISFET can be increased simultaneously.

なお、図３６では、ｎ型及びｐ型ＭＩＳＦＥＴ上を覆う窒化シリコン膜１４ｂの後に、ｎ型ＭＩＳＦＥＴ上のみを覆う窒化シリコン膜１４ａを形成した例について図示しているが、ｎ型ＭＩＳＦＥＴ上のみを覆う窒化シリコン膜１４ａは、ｎ型及びｐ型ＭＩＳＦＥＴ上を覆う窒化シリコン膜１４ｂの前に形成しても良い。但し、この場合は、前述の実施形態１のように、窒化シリコン膜１４ｂの加工時にエッチングストッパとして機能する絶縁膜が必要となる。 FIG. 36 shows an example in which a silicon nitride film 14a covering only the n-type MISFET is formed after the silicon nitride film 14b covering the n-type and p-type MISFET, but only the n-type MISFET is illustrated. The covering silicon nitride film 14a may be formed before the silicon nitride film 14b covering the n-type and p-type MISFETs. However, in this case, as in Embodiment 1 described above, an insulating film that functions as an etching stopper is required when the silicon nitride film 14b is processed.

（実施形態７）
図３７は、本発明の実施形態７である半導体装置の概略構成を示す模式的断面図であり、図３８及び図３９は、本発明の実施形態７である半導体装置の製造工程中における模式的断面図である。図３７乃至図３９において、向かって左側がｎ型ＭＩＳＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。
本実施形態７は、１つの窒化シリコン膜で、ｎ型及びｐ型ＭＩＳＦＥＴのドレイン電流の増加を狙ったものである。 (Embodiment 7)
FIG. 37 is a schematic cross-sectional view showing a schematic configuration of the semiconductor device according to the seventh embodiment of the present invention. FIGS. 38 and 39 are schematic views during the manufacturing process of the semiconductor device according to the seventh embodiment of the present invention. It is sectional drawing. 37 to 39, the left side is an n-type MISFET and the right side is a p-type MISFET.
The seventh embodiment is intended to increase the drain current of the n-type and p-type MISFET with one silicon nitride film.

図３７に示すように、ｎ型及びｐ型ＭＩＳＦＥＴは、１つの窒化シリコン膜２４で覆われている。窒化シリコン膜２４は、ｎ型ＭＩＳＦＥＴのチャネル形成領域に引っ張り応力を発生させる第１の部分２４ａと、ｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を発生させる第２の部分２４ｂとを有し、第１の部分２４ａはｎ型ＭＩＳＦＥＴ上にそのゲート電極６を覆うようにして形成され、第２の部分２４ｂはｐ型ＭＩＳＦＥＴ上にそのゲート電極６を覆うようにして形成されている。第２の部分２４ｂは、Ｓｉ及びＮの元素濃度が第１の部分２４ａよりも高くなっている。以下、本実施形態７の半導体装置の製造について、図３８及び図３７を用いて説明する。 As shown in FIG. 37, the n-type and p-type MISFETs are covered with one silicon nitride film 24. The silicon nitride film 24 includes a first portion 24a that generates a tensile stress in the channel formation region of the n-type MISFET, and a second portion 24b that generates a compressive stress in the channel formation region of the p-type MISFET. The first portion 24a is formed on the n-type MISFET so as to cover the gate electrode 6, and the second portion 24b is formed on the p-type MISFET so as to cover the gate electrode 6. In the second portion 24b, the element concentrations of Si and N are higher than those in the first portion 24a. Hereinafter, the manufacture of the semiconductor device according to the seventh embodiment will be described with reference to FIGS.

前述の実施形態１と同様のプロセスで、サリサイド構造のｎ型及びｐ型ＭＩＳＦＥＴを形成した後、図３８に示すように、ｎ型及びｐ型ＭＩＳＦＥＴ上を含むｐ型基板１の回路形成面上の全面に、ｎ型ＭＩＳＦＥＴのチャネル形成領域に引っ張り応力を発生させる窒化シリコン膜２４をプラズマＣＶＤ法で形成する。窒化シリコン膜２４の形成は、例えば高周波電力３５０〜４００Ｗの条件で行なう。 After the salicide structure n-type and p-type MISFETs are formed by the same process as in the first embodiment, as shown in FIG. 38, on the circuit formation surface of the p-type substrate 1 including the n-type and p-type MISFETs. A silicon nitride film 24 that generates tensile stress in the channel formation region of the n-type MISFET is formed on the entire surface of the substrate by plasma CVD. The silicon nitride film 24 is formed under conditions of, for example, high frequency power 350 to 400 W.

次に、ｎ型ＭＩＳＦＥＴ上を覆い、かつｐ型ＭＩＳＦＥＴ上に開口を有するフォトレジストマスクＲＭ４を窒化シリコン膜２４上に形成し、その後、図３９に示すように、フォトレジストマスクＲＭ４をマスクにして、フォトレジストマスクＲＭ４から露出する窒化シリコン膜２４中（ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜２４中）に、Ｓｉ及びＮの元素をイオン打ち込み法で導入する。イオン打ち込みは、膜の深さ方向全般にわたってこれらの元素が導入されるように、深さ方向における元素濃度のピーク値（Ｒｐ）が膜厚の１／２程度となる加速エネルギー、ドース量が１×１０^１５／ｃｍ^２以上の条件で行う。
この工程において、第１の部分２４ａと、この第１の部分２４ａよりも元素濃度が高い第２の部分２４ｂとを有する窒化シリコン膜２４が形成される。 Next, a photoresist mask RM4 that covers the n-type MISFET and has an opening on the p-type MISFET is formed on the silicon nitride film 24, and then, as shown in FIG. 39, the photoresist mask RM4 is used as a mask. Then, Si and N elements are introduced into the silicon nitride film 24 exposed from the photoresist mask RM4 (in the silicon nitride film 24 on the p-type MISFET) by ion implantation. In the ion implantation, the acceleration energy at which the peak value (Rp) of the element concentration in the depth direction is about ½ of the film thickness and the dose amount are 1 so that these elements are introduced throughout the depth direction of the film. It is carried out under conditions of × 10 ¹⁵ / cm ² or more.
In this step, a silicon nitride film 24 having a first portion 24a and a second portion 24b having an element concentration higher than that of the first portion 24a is formed.

次に、フォトレジストマスクＲＭ４を除去した後、熱処理を施して窒化シリコン膜２４の第２の部分２４ｂを活性化する。
この工程において、窒化シリコン膜２４の第２の部分２４ｂが体積膨張し、第２の部分２４ｂがｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を発生させる膜に変換する。従って、図３７に示すように、窒化シリコン膜２４は、ｎ型ＭＩＳＦＥＴのチャネル形成領域に引っ張り応力を発生させる第１の部分２４ａと、ｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を発生させる第２の部分２４ｂとを有する構成となる。 Next, after removing the photoresist mask RM4, heat treatment is performed to activate the second portion 24b of the silicon nitride film 24.
In this step, the second portion 24b of the silicon nitride film 24 undergoes volume expansion, and the second portion 24b is converted into a film that generates compressive stress in the channel formation region of the p-type MISFET. Therefore, as shown in FIG. 37, the silicon nitride film 24 includes a first portion 24a that generates tensile stress in the channel formation region of the n-type MISFET and a second portion that generates compressive stress in the channel formation region of the p-type MISFET. And a portion 24b.

このようにして窒化シリコン膜２４を形成することにより、本実施形態７においても、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴのドレイン電流を同時に増加することができる。 By forming the silicon nitride film 24 in this way, also in the seventh embodiment, the drain currents of the n-type MISFET and the p-type MISFET can be increased simultaneously.

また、本実施形態７では、ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜２４の除去を行っていないため、前述の実施形態１のようにエッチングストッパとして機能する絶縁膜１３を形成する必要がない。従って、前述の実施形態１と比較して製造工程数を簡略化できる。 In the seventh embodiment, since the silicon nitride film 24 on the p-type MISFET is not removed, it is not necessary to form the insulating film 13 functioning as an etching stopper as in the first embodiment. Therefore, the number of manufacturing steps can be simplified as compared with the first embodiment.

また、本実施形態７では、ｎ型及びｐ型ＭＩＳＦＥＴのドレイン電流が増加するように１つの窒化シリコン膜２４で制御できるため、前述の実施形態１と比較して、窒化シリコン膜の被膜工程が１回で済む。従って、窒化シリコン膜の被膜工程とその加工工程を省略でき、製造工程を簡略化できる。 In the seventh embodiment, since the drain current of the n-type and p-type MISFETs can be controlled by one silicon nitride film 24, the silicon nitride film coating process is different from that in the first embodiment. One time is enough. Accordingly, the silicon nitride film coating process and the processing process thereof can be omitted, and the manufacturing process can be simplified.

図４０は、本発明の実施形態７の変形例である半導体装置の製造工程中における模式的断面図である。
前述の実施形態７では、Ｓｉ及びＮの元素を導入する方法として、ｐ型基板１に対して垂直に元素をイオン注入する方法を適用した場合を示したが、図４０に示すように、ｐ型基板１に対して斜めに元素をイオン注入する方法を適用しても良い。この場合、サイドウォールスペーサ９の側壁を覆っている窒化シリコン膜２４のゲート側壁部分（段差部分）にも元素を導入することができる。この結果、より一層の圧縮応力発生効果を得ることができる。 FIG. 40 is a schematic cross-sectional view during a manufacturing process of a semiconductor device which is a modification of Embodiment 7 of the present invention.
In the above-described seventh embodiment, as a method of introducing Si and N elements, a method of applying ion implantation of elements perpendicularly to the p-type substrate 1 is shown. However, as shown in FIG. A method of ion-implanting elements obliquely with respect to the mold substrate 1 may be applied. In this case, the element can also be introduced into the gate sidewall portion (step portion) of the silicon nitride film 24 covering the sidewall spacer 9. As a result, a further compressive stress generation effect can be obtained.

（実施形態８）
図４１は、本発明の実施形態８である半導体装置の概略構成を示す模式的断面図である。
本実施形態８は、縦型ダブルゲート構造の相補型ＭＩＳＦＥＴを有する半導体装置に本発明を適用した例である。 (Embodiment 8)
FIG. 41 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device according to Embodiment 8 of the present invention.
The eighth embodiment is an example in which the present invention is applied to a semiconductor device having a complementary MISFET having a vertical double gate structure.

図４１に示すように、本実施形態８の半導体装置は、ＳＯＩ（Ｓilicon Ｏn Ｉnsulator）構造の半導体基板（以下、単に基板と呼ぶ）４０を主体に構成されている。基板４０は、例えば、半導体層４０ａと、この半導体層４０ａ上に設けられた絶縁層４０ｂと、この絶縁層４０ｂ上に設けられた半導体層４０ｃとを有する構成になっている。半導体層４０ａ及び４０ｃは例えば単結晶シリコンからなり、絶縁層４０ｂは例えば酸化シリコンからなる。 As shown in FIG. 41, the semiconductor device of the eighth embodiment is mainly composed of a semiconductor substrate (hereinafter simply referred to as a substrate) 40 having an SOI (Silicon On Insulator) structure. For example, the substrate 40 includes a semiconductor layer 40a, an insulating layer 40b provided on the semiconductor layer 40a, and a semiconductor layer 40c provided on the insulating layer 40b. The semiconductor layers 40a and 40c are made of, for example, single crystal silicon, and the insulating layer 40b is made of, for example, silicon oxide.

半導体層４０ｃは、複数の素子形成部に分割され、各素子形成部にｎ型ＭＩＳＦＥＴ、若しくはｐ型ＭＩＳＦＥＴが形成されている。ｎ型ＭＩＳＦＥＴが形成される半導体層４０ｃにはｐ型ウエル領域２が設けられ、ｐ型ＭＩＳＦＥＴが形成される半導体層４０ｃにはｎ型ウエル領域３が設けられている。各半導体層４０ｃは、絶縁層４０ｂ上に設けられた絶縁膜４１で周囲を囲まれ、互いに絶縁分離されている。 The semiconductor layer 40c is divided into a plurality of element formation portions, and an n-type MISFET or a p-type MISFET is formed in each element formation portion. A p-type well region 2 is provided in the semiconductor layer 40c where the n-type MISFET is formed, and an n-type well region 3 is provided in the semiconductor layer 40c where the p-type MISFET is formed. Each semiconductor layer 40c is surrounded by an insulating film 41 provided on the insulating layer 40b, and is insulated from each other.

本実施形態８のｎ型及びｐ型ＭＩＳＦＥＴは、チャネル形成領域として使用される半導体層４０ｃを基板４０の平面方向（表面方向）から２つのゲート電極６で挟み込んだダブルゲート構造になっている。また、ｎ型及びｐ型ＭＩＳＦＥＴは、ドレイン電流が基板４０の厚さ方向に流れる縦型構造になっている。 The n-type and p-type MISFET of Embodiment 8 has a double gate structure in which a semiconductor layer 40c used as a channel formation region is sandwiched between two gate electrodes 6 from the plane direction (surface direction) of the substrate 40. The n-type and p-type MISFETs have a vertical structure in which drain current flows in the thickness direction of the substrate 40.

ｎ型ＭＩＳＦＥＴのチャネル形成領域に引っ張り応力を発生させる窒化シリコン膜１４ａは、ｎ型ＭＩＳＦＥＴ上にその２つのゲート電極６を覆うようにして形成され、ｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を発生させる窒化シリコン膜１４ｂは、ｐ型ＭＩＳＦＥＴ上にその２つのゲート電極６を覆うようにして形成されている。 The silicon nitride film 14a that generates tensile stress in the channel formation region of the n-type MISFET is formed on the n-type MISFET so as to cover the two gate electrodes 6, and generates compressive stress in the channel formation region of the p-type MISFET. The silicon nitride film 14b to be formed is formed on the p-type MISFET so as to cover the two gate electrodes 6.

本実施形態８において、ｎ型及びｐ型ＭＩＳＦＥＴは、チャネル形成領域として使用される半導体層４０ｃを基板４０の平面方向から２つのゲート電極６で挟み込んだダブルゲート構造になっているため、窒化シリコン膜による応力の影響が倍増し、ドレイン電流増加割合もシングルゲート構造の従来型より増加する。 In the eighth embodiment, the n-type and p-type MISFET have a double gate structure in which the semiconductor layer 40c used as the channel formation region is sandwiched between the two gate electrodes 6 from the plane direction of the substrate 40. The influence of the stress due to the film is doubled, and the drain current increase rate is also increased compared with the conventional type of the single gate structure.

（実施形態９）
図４２は、本発明の実施形態９である半導体装置の概略構成を示す模式的平面図であり、図４３は、図４２のＡ−Ａ線に沿う模式的断面図である。
本実施形態９は、横型ダブルゲート構造の相補型ＭＩＳＦＥＴを有する半導体装置に本発明を適用した例である。 (Embodiment 9)
42 is a schematic plan view showing a schematic configuration of the semiconductor device according to the ninth embodiment of the present invention, and FIG. 43 is a schematic cross-sectional view taken along the line AA of FIG.
The ninth embodiment is an example in which the present invention is applied to a semiconductor device having a complementary MISFET having a lateral double gate structure.

図４２及び図４３に示すように、本実施形態９のｎ型及びｐ型ＭＩＳＦＥＴは、チャネル形成領域として使用される半導体層４０ｃを基板４０の平面方向から２つのゲート電極６で挟み込んだダブルゲート構造になっている。また、ｎ型及びｐ型ＭＩＳＦＥＴは、ドレイン電流が半導体基板４０の平面方向に流れる横型構造になっている。 As shown in FIGS. 42 and 43, the n-type and p-type MISFET of Embodiment 9 is a double gate in which a semiconductor layer 40c used as a channel formation region is sandwiched between two gate electrodes 6 from the plane direction of a substrate 40. It has a structure. The n-type and p-type MISFETs have a lateral structure in which drain current flows in the plane direction of the semiconductor substrate 40.

本実施形態９において、ｎ型及びｐ型ＭＩＳＦＥＴは、チャネル形成領域として使用される半導体層４０ｃを基板４０の平面方向から２つのゲート電極６で挟み込んだダブルゲート構造になっているため、窒化シリコン膜による応力の影響が倍増し、ドレイン電流増加割合もシングルゲート構造の従来型より増加する。 In the ninth embodiment, the n-type and p-type MISFETs have a double gate structure in which the semiconductor layer 40c used as the channel formation region is sandwiched between the two gate electrodes 6 from the plane direction of the substrate 40. The influence of the stress due to the film is doubled, and the drain current increase rate is also increased compared with the conventional type of the single gate structure.

（実施形態１０）
図４４は、本発明の実施形態１０である半導体装置の概略構成を示す模式的断面図である。
本実施形態１０は、横型ダブルゲート構造の相補型ＭＩＳＦＥＴを有する半導体装置に本発明を適用した例である。 (Embodiment 10)
FIG. 44 is a schematic sectional view showing a schematic configuration of the semiconductor device according to the tenth embodiment of the present invention.
The tenth embodiment is an example in which the present invention is applied to a semiconductor device having a complementary MISFET having a horizontal double gate structure.

図４４に示すように、本実施形態１０の半導体装置は、例えばｐ型基板１主体に構成されている。ｐ型基板１の主面上には半導体層４２が設けられている。半導体層４２は、複数の素子形成部に分割され、各素子形成部にｎ型ＭＩＳＦＥＴ、若しくはｐ型ＭＩＳＦＥＴが形成されている。ｎ型ＭＩＳＦＥＴが形成される半導体層４２にはｐ型ウエル領域２が設けられ、ｐ型ＭＩＳＦＥＴが形成される半導体層４２にはｎ型ウエル領域３が設けられている。各半導体層４２は、ｐ型基板１上に設けられた絶縁膜４１で周囲を囲まれ、互いに絶縁分離されている。 As shown in FIG. 44, the semiconductor device according to the tenth embodiment is mainly composed of a p-type substrate 1, for example. A semiconductor layer 42 is provided on the main surface of the p-type substrate 1. The semiconductor layer 42 is divided into a plurality of element formation portions, and an n-type MISFET or a p-type MISFET is formed in each element formation portion. A p-type well region 2 is provided in the semiconductor layer 42 where the n-type MISFET is formed, and an n-type well region 3 is provided in the semiconductor layer 42 where the p-type MISFET is formed. Each semiconductor layer 42 is surrounded by an insulating film 41 provided on the p-type substrate 1 and is insulated from each other.

本実施形態１０のｎ型及びｐ型ＭＩＳＦＥＴは、チャネル形成領域として使用される半導体層４２をｐ型基板１の厚さ方向に２つのゲート電極６で挟み込んだダブルゲート構造になっている。また、ｎ型及びｐ型ＭＩＳＦＥＴは、ドレイン電流が基板４０の平面方向に流れる横型構造になっている。 The n-type and p-type MISFET of the tenth embodiment has a double gate structure in which a semiconductor layer 42 used as a channel formation region is sandwiched between two gate electrodes 6 in the thickness direction of the p-type substrate 1. Further, the n-type and p-type MISFETs have a lateral structure in which drain current flows in the plane direction of the substrate 40.

ｎ型ＭＩＳＦＥＴは、そのチャネル形成領域に引っ張り応力を発生させる２つの窒化シリコン膜１４ａでｐ型基板１の厚さ方向から挟み込まれている。一方の窒化シリコン膜１４ａは、ｐ型基板１とｎ型ＭＩＳＦＥＴとの間に設けられ、他方の窒化シリコン膜１４ａは、ｎ型ＭＩＳＦＥＴ上を覆うようにして設けられている。 The n-type MISFET is sandwiched in the thickness direction of the p-type substrate 1 by two silicon nitride films 14a that generate tensile stress in the channel formation region. One silicon nitride film 14a is provided between the p-type substrate 1 and the n-type MISFET, and the other silicon nitride film 14a is provided so as to cover the n-type MISFET.

ｐ型ＭＩＳＦＥＴは、そのチャネル形成領域に圧縮応力を発生させる２つの窒化シリコン膜１４ｂでｐ型基板１の厚さ方向から挟み込まれている。一方の窒化シリコン膜１４ｂは、ｐ型基板１とｐ型ＭＩＳＦＥＴとの間に設けられ、他方の窒化シリコン膜１４ｂは、ｐ型ＭＩＳＦＥＴ上を覆うようにして設けられている。 The p-type MISFET is sandwiched from the thickness direction of the p-type substrate 1 by two silicon nitride films 14b that generate compressive stress in the channel formation region. One silicon nitride film 14b is provided between the p-type substrate 1 and the p-type MISFET, and the other silicon nitride film 14b is provided so as to cover the p-type MISFET.

本実施形態１０において、ｎ型及びｐ型ＭＩＳＦＥＴは、チャネル形成領域として使用される半導体層４０ｃを基板４０の深さ方向から２つのゲート電極６で挟み込んだダブルゲート構造になっており、しかも２つの窒化シリコン膜で覆われているため、窒化シリコン膜による応力の影響が倍増し、ドレイン電流増加割合もシングルゲート構造の従来型より増加する。 In the tenth embodiment, the n-type and p-type MISFET have a double gate structure in which a semiconductor layer 40c used as a channel formation region is sandwiched between two gate electrodes 6 from the depth direction of the substrate 40. Since it is covered with two silicon nitride films, the influence of the stress due to the silicon nitride film is doubled, and the drain current increase rate is also increased compared to the conventional type of the single gate structure.

以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。 Although the invention made by the present inventor has been specifically described based on the above-described embodiment, the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the invention. Of course.

例えば、ＳＲＡＭ（Ｓtatic Ｒandom Ａccess Ｍemory）、ＤＲＡＭ（Ｄynamic Ｒandom Ａccess Ｍemory）、フラッシュメモリ等のメモリシステムを含む製品において、少なくともそのメモリシステムの周辺回路やロジック回路に本発明の構造を適用すると、より高性能のメモリ製品を得ることができる。 For example, in a product including a memory system such as a static random access memory (SRAM), a dynamic random access memory (DRAM), or a flash memory, if the structure of the present invention is applied to at least a peripheral circuit or a logic circuit of the memory system, the structure becomes higher. A performance memory product can be obtained.

本発明の実施形態１である半導体装置の概略構成を示す模式的断面図である。It is typical sectional drawing which shows schematic structure of the semiconductor device which is Embodiment 1 of this invention. ドレイン電流変動率の膜応力依存性を示す特性図である。It is a characteristic view which shows the film stress dependence of the drain current fluctuation rate. 電流方向と膜応力方向の関係を示す模式的断面図である。It is typical sectional drawing which shows the relationship between an electric current direction and a film | membrane stress direction. 電流方向と膜応力方向の関係を示す模式的平面図である。It is a typical top view which shows the relationship between an electric current direction and a film | membrane stress direction. 本発明の実施形態１である半導体装置の製造工程中における模式的断面図である。It is typical sectional drawing in the manufacturing process of the semiconductor device which is Embodiment 1 of this invention. 図５に続く半導体装置の製造工程中における模式的断面図である。FIG. 6 is a schematic cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 5; 図６に続く半導体装置の製造工程中における模式的断面図である。FIG. 7 is a schematic cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 6; 図７に続く半導体装置の製造工程中における模式的断面図である。FIG. 8 is a schematic cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 7; 図８に続く半導体装置の製造工程中における模式的断面図である。FIG. 9 is a schematic cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 8; 図９に続く半導体装置の製造工程中における模式的断面図である。FIG. 10 is a schematic cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 9; 図１０に続く半導体装置の製造工程中における模式的断面図である。FIG. 11 is a schematic cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 10; 図１１に続く半導体装置の製造工程中における模式的断面図である。FIG. 12 is a schematic cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 11; 図１２に続く半導体装置の製造工程中における模式的断面図である。FIG. 13 is a schematic cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 12; 図１３に続く半導体装置の製造工程中における模式的断面図である。FIG. 14 is a schematic cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 13; 図１４に続く半導体装置の製造工程中における模式的断面図である。FIG. 15 is a schematic cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 14; 図１５に続く半導体装置の製造工程中における模式的断面図である。FIG. 16 is a schematic cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 15; 図１６に続く半導体装置の製造工程中における模式的断面図である。FIG. 17 is a schematic cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 16; 図１７に続く半導体装置の製造工程中における模式的断面図である。FIG. 18 is a schematic cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 17; 図１８に続く半導体装置の製造工程中における模式的断面図である。FIG. 19 is a schematic cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 18; 本発明を成す過程で本発明者によって見出された問題点を説明するための模式的断面図である。It is typical sectional drawing for demonstrating the problem discovered by this inventor in the process which comprises this invention. 本発明を成す過程の中で本発明者によって見出された問題点を説明するための模式的断面図である。It is typical sectional drawing for demonstrating the problem discovered by this inventor in the process which comprises this invention. 本発明を成す過程の中で本発明者によって見出された問題点を説明するための模式的断面図である。It is typical sectional drawing for demonstrating the problem discovered by this inventor in the process which comprises this invention. 本発明を成す過程の中で本発明者によって見出された問題点を説明するための模式的断面図である。It is typical sectional drawing for demonstrating the problem discovered by this inventor in the process which comprises this invention. 本発明の実施形態１の変形例を示す模式的断面図である。It is typical sectional drawing which shows the modification of Embodiment 1 of this invention. 本発明の実施形態２である半導体装置の概略構成を示す模式的断面図である。It is typical sectional drawing which shows schematic structure of the semiconductor device which is Embodiment 2 of this invention. 本発明の実施形態２である半導体装置の製造工程中における模式的断面図である。It is typical sectional drawing in the manufacturing process of the semiconductor device which is Embodiment 2 of this invention. 本発明の実施形態２である半導体装置の製造工程中における模式的断面図である。It is typical sectional drawing in the manufacturing process of the semiconductor device which is Embodiment 2 of this invention. 本発明の実施形態３である半導体装置の製造工程中における模式的断面図である。It is typical sectional drawing in the manufacturing process of the semiconductor device which is Embodiment 3 of this invention. 本発明の実施形態４である半導体装置の製造工程中における模式的断面図である。It is typical sectional drawing in the manufacturing process of the semiconductor device which is Embodiment 4 of this invention. 本発明の実施形態５である半導体装置の概略構成を示す模式的断面図である。It is typical sectional drawing which shows schematic structure of the semiconductor device which is Embodiment 5 of this invention. 本発明の実施形態６である半導体装置の概略構成を示す模式的断面図である。It is typical sectional drawing which shows schematic structure of the semiconductor device which is Embodiment 6 of this invention. 本発明の実施形態６である半導体装置の製造工程中における模式的断面図である。It is typical sectional drawing in the manufacturing process of the semiconductor device which is Embodiment 6 of this invention. 図３２に続く半導体装置の製造工程中における模式的断面図である。FIG. 33 is a schematic cross sectional view showing the semiconductor device during a manufacturing step following that of FIG. 32; 図３３に続く半導体装置の製造工程中における模式的断面図である。FIG. 34 is a schematic cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 33; 図３４に続く半導体装置の製造工程中における模式的断面図である。FIG. 35 is a schematic cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 34; 本発明の実施形態６の変形例を示す模式的断面図である。It is typical sectional drawing which shows the modification of Embodiment 6 of this invention. 本発明の実施形態７である半導体装置の概略構成を示す模式的断面図である。It is typical sectional drawing which shows schematic structure of the semiconductor device which is Embodiment 7 of this invention. 本発明の実施形態７である半導体装置の製造工程中における模式的断面図である。It is typical sectional drawing in the manufacturing process of the semiconductor device which is Embodiment 7 of this invention. 図３８に続く半導体装置の製造工程中における模式断面図である。FIG. 39 is a schematic cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 38; 本発明の実施形態７の変形例を示す模式的断面図である。It is typical sectional drawing which shows the modification of Embodiment 7 of this invention. 本発明の実施形態８である半導体装置の概略構成を示す模式的断面図である。It is typical sectional drawing which shows schematic structure of the semiconductor device which is Embodiment 8 of this invention. 本発明の実施形態９である半導体装置の概略構成を示す模式的平面図である。It is a typical top view which shows schematic structure of the semiconductor device which is Embodiment 9 of this invention. 図４２のＡ−Ａ線に沿う模式的断面図である。FIG. 43 is a schematic cross-sectional view taken along line AA in FIG. 42. 本発明の実施形態１０である半導体装置の概略構成を示す模式的断面図である。It is typical sectional drawing which shows schematic structure of the semiconductor device which is Embodiment 10 of this invention.

Explanation of symbols

１…ｐ型半導体基板、２…ｐ型ウエル領域、３…ｎ型ウエル領域、４…浅溝アイソレーション領域、５…ゲート絶縁膜、６…ゲート電極、７，１０…ｎ型半導体領域、８，１１…ｐ型半導体領域、９…サイドウォールスペーサ、１２…シリサイド層、１２ａ…高融点金属膜、１３…絶縁膜、１４ａ，１４ｂ…窒化シリコン膜、１５…絶縁膜、１６…層間絶縁膜、１７…不純物、１８…ソース・ドレイン用コンタクト孔、１９…導電性プラグ、２０…配線、
２１…絶縁膜、２２…サイドウォールスペーサ、２４…窒化シリコン膜、２４ａ…第１の部分、２４ｂ…第２の部分、
３０…チャネル形成領域、３１…ドレイン電流方向、３２，３３…半導体領域、３４…膜、３５ａ，３５ｂ…段差部、Ｘ…ゲート長方向、Ｙ…ゲート幅方向、
４０…半導体基板、４０ａ…半導体層、４０ｂ…絶縁層、４０ｃ…半導体層、４１…絶縁膜。 DESCRIPTION OF SYMBOLS 1 ... p-type semiconductor substrate, 2 ... p-type well region, 3 ... n-type well region, 4 ... Shallow groove isolation region, 5 ... Gate insulating film, 6 ... Gate electrode, 7, 10 ... N-type semiconductor region, 8 , 11 ... p-type semiconductor region, 9 ... sidewall spacer, 12 ... silicide layer, 12a ... refractory metal film, 13 ... insulating film, 14a, 14b ... silicon nitride film, 15 ... insulating film, 16 ... interlayer insulating film, 17 ... impurities, 18 ... source / drain contact holes, 19 ... conductive plugs, 20 ... wirings,
21 ... insulating film, 22 ... sidewall spacer, 24 ... silicon nitride film, 24a ... first part, 24b ... second part,
30 ... channel formation region, 31 ... drain current direction, 32, 33 ... semiconductor region, 34 ... film, 35a, 35b ... step portion, X ... gate length direction, Y ... gate width direction,
40 ... Semiconductor substrate, 40a ... Semiconductor layer, 40b ... Insulating layer, 40c ... Semiconductor layer, 41 ... Insulating film.

Claims

A method of manufacturing a semiconductor device having an n-channel conductivity type field effect transistor and a p-channel conductivity type field effect transistor formed on a semiconductor substrate,
A first silicon nitride film that generates a tensile stress in a channel formation region of the n-channel conductivity type field effect transistor and the p-channel conductivity type field effect transistor is formed on the n-channel conductivity type field effect transistor and the p-channel conductivity type field effect transistor. Forming so as to cover,
Converting Si and N into the first silicon nitride film on the p-channel conductivity type field effect transistor to convert it into a film that generates compressive stress in the channel formation region of the p-channel conductivity type field effect transistor; A method for manufacturing a semiconductor device, comprising:

In the manufacturing method of the semiconductor device according to claim 1,
The method of manufacturing a semiconductor device, wherein the first silicon nitride film is a self-aligned contact insulating film.

An n-channel conductivity type field effect having a gate insulating film, a gate electrode, a sidewall spacer, a source region and a drain region, and forming a channel region in the semiconductor substrate under the gate electrode through the gate insulating film during the operation A method of manufacturing a semiconductor device including a transistor and a p-channel conductivity type field effect transistor,
(A) a first silicon nitride film that generates a tensile stress in the channel region of the n-channel conductivity type field effect transistor and the p-channel conductivity type field effect transistor; Forming a field effect transistor so as to cover it,
(B) After the step (a), Si and N are ion-implanted into the first silicon nitride film formed on the p-channel conductivity type field effect transistor, whereby the p-channel conductivity type field effect transistor Converting to a film that generates compressive stress in the channel formation region;
(C) a step of forming an interlayer insulating film on the first silicon nitride film after the step (b);
(D) After the step (c), by etching the interlayer insulating film, the source regions of the n-channel field effect transistor and the p-channel field effect transistor using the first silicon nitride film as an etching stopper And forming a plurality of connection holes for connecting to the drain region,
A method for manufacturing a semiconductor device, comprising:

In the manufacturing method of the semiconductor device of any one of Claims 1-3,
The method of manufacturing a semiconductor device, wherein the conversion step includes a step of performing a heat treatment after introducing Si and N.

In the manufacturing method of the semiconductor device according to claim 4,
The method of manufacturing a semiconductor device, wherein the volume of the first silicon nitride film is expanded by the heat treatment step.

In the manufacturing method of the semiconductor device according to any one of claims 1 to 5,
The method of manufacturing a semiconductor device, wherein the converting step is performed by implanting Si and N obliquely.

A semiconductor device having an n-channel conductivity type field effect transistor and a p-channel conductivity type field effect transistor formed on a semiconductor substrate,
A first silicon nitride film is formed to cover the n-channel and p-channel conductivity type field effect transistors;
The silicon nitride film generates a compressive stress in the first portion having a film stress that generates a tensile stress in the channel formation region of the n-channel conductivity type field effect transistor and in the channel formation region of the p-channel conductivity type field effect transistor. A second portion having a membrane stress to allow
The semiconductor device, wherein the second portion has a higher Si concentration and N concentration in the film than the first portion.

The semiconductor device according to claim 7,
The semiconductor device according to claim 1, wherein the first silicon nitride film is a self-aligned contact insulating film.

An n-channel conductivity type field effect having a gate insulating film, a gate electrode, a sidewall spacer, a source region and a drain region, and forming a channel region in the semiconductor substrate under the gate electrode through the gate insulating film during the operation A semiconductor device including a transistor and a p-channel conductivity type field effect transistor,
A first silicon nitride film is formed so as to cover the n-channel conductivity type field effect transistor and the p-channel conductivity type field effect transistor;
An interlayer insulating film is formed on the first silicon nitride film,
A plurality of connection holes for connecting to the source region and the drain region of the n-channel field effect transistor and the p-channel field effect transistor are formed in the interlayer insulating film and the first silicon nitride film. And
The Si concentration and N concentration of the first silicon nitride film covering the p-channel field effect transistor are higher than the Si concentration and N concentration of the first silicon nitride film covering the n-channel field effect transistor. Semiconductor device.

The semiconductor device according to any one of claims 7 to 9,
A semiconductor device, wherein a silicide film is formed between the source region and the drain region and the first silicon nitride film.