JP4859073B2 - Liquid crystal drive device - Google Patents

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Description

本発明は、マトリクス型液晶表示装置の駆動回路における、低消費電力化技術に関する。   The present invention relates to a technique for reducing power consumption in a drive circuit of a matrix type liquid crystal display device.

複数のドレイン電極とゲート電極、および液晶層の対向側にあるコモン電極のそれぞれに対し、所定の電圧を印加して表示を実現する、アクティブマトリクス型液晶表示装置がある。この液晶表示装置において、ドレイン電極へは、表示データに応じたレベルの階調電圧を印加する。そして、階調電圧を生成して出力するドレイン駆動回路の構成としては、図12に示すように、階調電圧生成回路と、データラッチ回路で格納された1ライン分の表示データに基づき、階調電圧群(V0〜V63)の中から個々に1つを選択する階調電圧選択回路とを備えた構成が知られている。また、階調電圧生成回路の構成としては、図13に示すように、入力される基準電圧群(Vref0〜Vref7)をボルテージフォロア回路で受け、この回路の出力をダラー抵抗で分割することで階調電圧群を生成する構成が知られている。   There is an active matrix liquid crystal display device that realizes display by applying a predetermined voltage to each of a plurality of drain electrodes, a gate electrode, and a common electrode on the opposite side of the liquid crystal layer. In this liquid crystal display device, a gradation voltage of a level corresponding to display data is applied to the drain electrode. As shown in FIG. 12, the configuration of the drain driving circuit that generates and outputs the gradation voltage is based on the display data for one line stored in the gradation voltage generation circuit and the data latch circuit. A configuration is known that includes a gradation voltage selection circuit that individually selects one of the voltage adjustment groups (V0 to V63). As shown in FIG. 13, the gradation voltage generating circuit is configured such that an input reference voltage group (Vref0 to Vref7) is received by a voltage follower circuit, and the output of this circuit is divided by a dollar resistor. A configuration for generating a regulated voltage group is known.

図13で示した階調電圧生成回路の出力は、後述する交流化動作等のタイミングで、液晶を含む容量成分が一斉に充放電する。この充放電に伴う急激な電流変化に対し、位相を補償するため、一般的にボルテージフォロア回路の出力には0.1〜10μFの安定化容量が接続される。このように安定化容量はその値が大きく、階調電圧生成回路をIC化しても、安定化容量はICの外部に設ける必要があるため、部品点数が多くなるという課題があった。本発明の第1の目的は、安定化容量を必要としないボルテージフォロア回路を提供し、部品点数を削減することにある。   The output of the grayscale voltage generation circuit shown in FIG. 13 is charged and discharged all at once by capacitive components including liquid crystal at the timing of an alternating operation described later. In order to compensate the phase against a sudden current change caused by this charging / discharging, a stabilizing capacitor of 0.1 to 10 μF is generally connected to the output of the voltage follower circuit. As described above, the stabilization capacitor has a large value, and even if the grayscale voltage generation circuit is integrated, it is necessary to provide the stabilization capacitor outside the IC. A first object of the present invention is to provide a voltage follower circuit that does not require a stabilizing capacitor, and to reduce the number of components.

次に、液晶表示装置においては、焼き付きに似た画質劣化を防止するため、液晶印加電圧の極性を一定の周期で反転する、いわゆる交流化動作と呼ばれる動作が必要である。この際、例えば正極性、負極性において階調電圧群の各レベルを異ならせる、いわゆる非対象駆動と呼ばれる方法により、コモン電圧の振幅低減、フリッカ等の画質劣化防止等の効果がある。この非対称駆動を、図13で示した階調電圧生成回路で実現するには、基準電圧のレベルを正極性、負極性で異ならせれば良い。ところが、基準電圧のレベルを周期的に変えると、安定化容量が充放電するため消費電力が増加する。本発明の第2の目的は、非対称駆動時における安定化容量の充放電電流を抑制し、消費電力の増加を回避することにある。   Next, in the liquid crystal display device, in order to prevent image quality deterioration similar to burn-in, an operation called a so-called alternating operation is required in which the polarity of the liquid crystal applied voltage is inverted at a constant period. At this time, for example, a so-called non-target drive method in which each level of the grayscale voltage group is different in the positive polarity and the negative polarity has an effect of reducing the amplitude of the common voltage and preventing image quality deterioration such as flicker. In order to realize this asymmetric drive with the gradation voltage generation circuit shown in FIG. 13, the level of the reference voltage may be made different between positive polarity and negative polarity. However, if the level of the reference voltage is changed periodically, the stabilizing capacity is charged and discharged, resulting in an increase in power consumption. The second object of the present invention is to suppress the charging / discharging current of the stabilizing capacitor during asymmetric driving and to avoid an increase in power consumption.

さらに、液晶表示装置においては、生成する階調電圧群のレベル数に比べ、入力表示データの持つ色数が少ない場合が想定される。この際、不必要な階調電圧もラダー抵抗で生成しているため、結果としてラダー抵抗には無駄な定常電流が流れる。本発明の第3の目的は、表示色数に合わせてラダー抵抗に流れる定常電流の無駄を無くし、消費電力の増加を回避することにある。   Further, in the liquid crystal display device, it is assumed that the number of colors of the input display data is smaller than the number of levels of the gradation voltage group to be generated. At this time, unnecessary gradation voltages are also generated by the ladder resistor, and as a result, a useless steady current flows through the ladder resistor. A third object of the present invention is to eliminate the waste of steady current flowing through the ladder resistor in accordance with the number of display colors and to avoid an increase in power consumption.

上記課題を解決するにあたり、始めに本発明の第1の目的である、安定化容量を必要としないボルテージフォロア回路ついて考える。まず、一般的なボルテージフォロア回路において仮に安定化容量を外した場合、一番問題となるのは、位相余裕が小さくなり発振し易くなることである。これを回避するには、ボルテージフォロア回路の出力と負荷との間に抵抗を入れると効果的である。しかしながら、抵抗成分を挿入すると、時定数が大きくなるため、電圧変動からの復帰時間が長くなる副作用が生じる。そこで、これらの課題を解決するボルテージフォロア回路を考案した。本発明のボルテージフォロア回路は、差動回路、第1と第2のバッファ回路、抵抗、2個の位相補償容量を備える。この回路構成の特徴は、第1と第2のバッファ回路の出力が、互いに抵抗を介して接続されているのと同時に、第1のバッファ回路の出力が差動回路の入力にフィードバックされ、第2のバッファ回路の出力が、ボルテージフォロア回路としての出力となっている点である。このように、ボルテージフォロア回路の出力と差動回路のフィードバック点との間に抵抗を設けることで、位相余裕が大きくでき、出力動作が安定する。同時に、第2のバッファ回路の出力で直接負荷を駆動できるため、時定数を小さくでき、電圧変動からの復帰時間を短くすることが可能である。   In order to solve the above problems, first, a voltage follower circuit that does not require a stabilization capacitor, which is the first object of the present invention, will be considered. First, if the stabilization capacitor is removed in a general voltage follower circuit, the most serious problem is that the phase margin is small and oscillation is likely to occur. In order to avoid this, it is effective to insert a resistor between the output of the voltage follower circuit and the load. However, when a resistance component is inserted, the time constant becomes large, so that there is a side effect that the recovery time from voltage fluctuation becomes long. Therefore, a voltage follower circuit has been devised to solve these problems. The voltage follower circuit of the present invention includes a differential circuit, first and second buffer circuits, a resistor, and two phase compensation capacitors. This circuit configuration is characterized in that the outputs of the first and second buffer circuits are connected to each other via a resistor, and at the same time, the output of the first buffer circuit is fed back to the input of the differential circuit. The output of the second buffer circuit is an output as a voltage follower circuit. Thus, by providing a resistor between the output of the voltage follower circuit and the feedback point of the differential circuit, the phase margin can be increased and the output operation is stabilized. At the same time, since the load can be directly driven by the output of the second buffer circuit, the time constant can be reduced and the recovery time from voltage fluctuation can be shortened.

次に、本発明の第2の目的である、非対称駆動時における安定化容量の充放電抑制は、上記した安定化容量を使用しない回路構成を用いることで実現可能である。従って、ここでは従来の安定化容量付きボルージフォロア回路に対し、充放電を抑制する手段を述べる。考え方としては、非対称駆動においても安定化容量に印加される電位が常に一定となればよい。そこで、正極性用、負極性用のボルテージフォロア回路を用意し、これらを切り替えて使用することにした。   Next, suppression of charging / discharging of the stabilization capacitor during asymmetric driving, which is the second object of the present invention, can be realized by using the above-described circuit configuration that does not use the stabilization capacitor. Therefore, here, a means for suppressing charging / discharging will be described with respect to a conventional bolge follower circuit with a stabilizing capacity. The idea is that the potential applied to the stabilization capacitor is always constant even in asymmetric driving. Therefore, voltage follower circuits for positive polarity and negative polarity are prepared, and these are switched and used.

最後に、本発明の第3の目的である、ラダー抵抗に流れる定常電流の無駄を無くす手段については、不必要な階調電圧を生成する部分のラダー抵抗を切り離す、あるいは高抵抗なものに切り替えるスイッチを設けることにした。この構成により、表示データの持つ色数に合わせ、ラダー抵抗に流れる定常電流を最適化できるため、消費電力の増加を回避することが可能である。   Finally, as a third object of the present invention, as a means for eliminating the waste of the steady current flowing in the ladder resistor, the ladder resistor of the portion that generates the unnecessary gradation voltage is separated or switched to one having a high resistance. I decided to install a switch. With this configuration, the steady current flowing through the ladder resistor can be optimized in accordance with the number of colors of display data, so that an increase in power consumption can be avoided.

本発明のドレイン駆動回路によれば、外部の安定化容量の使用個数を削減、あるいは不要にできるため、低コスト化を図ることが可能である。また、外部の安定化容量を設けた場合にも、安定化容量自体が充放電しない回路構成であるため、低消費電力化が図れる。さらには、入力表示データの持つ色数に合わせて必要な定常電流を制御できるため、より一層の低消費電力化が図れる。   According to the drain driving circuit of the present invention, the number of external stabilizing capacitors used can be reduced or eliminated, so that the cost can be reduced. Further, even when an external stabilization capacitor is provided, since the stabilization capacitor itself has a circuit configuration that does not charge / discharge, low power consumption can be achieved. Furthermore, since the necessary steady-state current can be controlled in accordance with the number of colors of the input display data, further reduction in power consumption can be achieved.

図1は、本発明第1の実施の形態に係る、ボルテージフォロア回路の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a voltage follower circuit according to the first embodiment of the present invention. 図2は、本発明第1の実施の形態に係る、ボルテージフォロア回路の構成を示す回路図である。FIG. 2 is a circuit diagram showing the configuration of the voltage follower circuit according to the first embodiment of the present invention. 図3は、本発明第1の実施の形態に係る、ボルテージフォロア回路の構成を示す回路図である。FIG. 3 is a circuit diagram showing the configuration of the voltage follower circuit according to the first embodiment of the present invention. 図4は、本発明第1の実施の形態に係る、階調電圧生成回路の構成を示す回路図である。FIG. 4 is a circuit diagram showing a configuration of the gradation voltage generation circuit according to the first embodiment of the present invention. 図5は、本発明第1の実施の形態に係る、ドレイン駆動回路の構成を示すブロック図である。FIG. 5 is a block diagram showing the configuration of the drain drive circuit according to the first embodiment of the present invention. 図6は、本発明第1の実施の形態に係る、ドレイン駆動回路の動作説明図である。FIG. 6 is an operation explanatory diagram of the drain drive circuit according to the first embodiment of the present invention. 図7は、本発明第1の実施の形態に係る、ドレイン駆動回路の動作を示すタイミングチャートである。FIG. 7 is a timing chart showing the operation of the drain drive circuit according to the first embodiment of the present invention. 図8は、本発明第2の実施の形態に係る、階調電圧生成回路の構成を示す回路図である。FIG. 8 is a circuit diagram showing a configuration of a gradation voltage generation circuit according to the second embodiment of the present invention. 図9は、本発明第2の実施の形態に係る、階調電圧生成回路の構成を示す回路図である。FIG. 9 is a circuit diagram showing a configuration of a gradation voltage generation circuit according to the second embodiment of the present invention. 図10は、本発明第2の実施の形態に係る、階調電圧生成回路の構成を示す回路図である。FIG. 10 is a circuit diagram showing a configuration of a gradation voltage generation circuit according to the second embodiment of the present invention. 図11は、本発明第3の実施の形態に係る、階調電圧生成回路の構成を示す回路図である。FIG. 11 is a circuit diagram showing a configuration of a gradation voltage generation circuit according to the third embodiment of the present invention. 図12は、従来のドレイン駆動回路の構成を示すブロック図である。FIG. 12 is a block diagram showing a configuration of a conventional drain drive circuit. 図13は、従来の階調電圧生成回路の構成を示す回路図である。FIG. 13 is a circuit diagram showing a configuration of a conventional gradation voltage generation circuit.

図1は本発明のボルテージフォロア回路の基本構成である。本発明のボルテージフォロア回路101は、差動回路102、第1と第2のバッファ回路103,104、抵抗105、2個の位相補償容量106,107を備える。この回路構成の特徴は、第1と第2のバッファ回103,104路の出力が、互いに抵抗105を介して接続されているのと同時に、第1のバッファ回路103の出力が差動回路102の入力にフィードバックされ、第2のバッファ回路104の出力が、ボルテージフォロア回路101としての出力となっている点である。このように、ボルテージフォロア回路101の出力と差動回路102のフィードバック点との間に抵抗105を設けることで、位相余裕が大きくでき、出力動作が安定する。同時に、第2のバッファ回路104の出力で直接負荷を駆動できるため、時定数を小さくでき、電圧変動からの復帰時間を短くすることが可能である。   FIG. 1 shows the basic configuration of the voltage follower circuit of the present invention. The voltage follower circuit 101 of the present invention includes a differential circuit 102, first and second buffer circuits 103 and 104, a resistor 105, and two phase compensation capacitors 106 and 107. This circuit configuration is characterized in that the outputs of the first and second buffer circuits 103 and 104 are connected to each other via a resistor 105, and at the same time, the output of the first buffer circuit 103 is connected to the differential circuit 102. The output of the second buffer circuit 104 is the output as the voltage follower circuit 101. Thus, by providing the resistor 105 between the output of the voltage follower circuit 101 and the feedback point of the differential circuit 102, the phase margin can be increased and the output operation is stabilized. At the same time, since the load can be directly driven by the output of the second buffer circuit 104, the time constant can be reduced and the recovery time from voltage fluctuation can be shortened.

以下、本発明第1の実施の形態を、図2〜9を用いて説明する。本発明第1の実施の形態は、上述した安定化容量を必要としないボルテージフォロア回路の実施例であり、図2と図3にその回路構成を示す。図2において、201はボルテージフォロア回路、202〜211はMOSトランジスタ、212は抵抗、は213〜214は位相補償容量であり、先に示した図1に対応させると、差動段回路はMOSトランジスタ202〜205で構成された部分、第1のバッファ回路はMOSトランジスタ206で構成された部分、第2のバッファ回路はMOSトランジスタ207〜211で構成された部分に相当する。なお、差動回路、バッファ回路の構成は、広く用いられているAB級アンプの構成と同様であることから、動作等の詳細は省略する。特徴は、先に述べたように、第1と第2のバッファ回路の出力が、互いに抵抗を介して接続されているのと同時に、第1のバッファ回路の出力が差動回路の入力にフィードバックされ、第2のバッファ回路の出力が、ボルテージフォロア回路としての出力となっている点である。   Hereinafter, the first embodiment of the present invention will be described with reference to FIGS. The first embodiment of the present invention is an example of a voltage follower circuit that does not require the stabilization capacitor described above, and its circuit configuration is shown in FIGS. In FIG. 2, 201 is a voltage follower circuit, 202 to 211 are MOS transistors, 212 is a resistor, 213 to 214 are phase compensation capacitors, and corresponding to FIG. 1 described above, the differential stage circuit is a MOS transistor. The portion composed of 202 to 205, the first buffer circuit corresponds to the portion composed of the MOS transistor 206, and the second buffer circuit corresponds to the portion composed of the MOS transistors 207 to 211. Since the configurations of the differential circuit and the buffer circuit are the same as the configuration of a widely used class AB amplifier, details of the operation and the like are omitted. As described above, the output of the first buffer circuit is fed back to the input of the differential circuit at the same time as the outputs of the first and second buffer circuits are connected to each other via a resistor as described above. Thus, the output of the second buffer circuit is an output as a voltage follower circuit.

図3に示すボルテージフォロア回路301は、図2で示したボルテージフォロア回路201に対し、MOSトランジスタのPチャンネルとNチャンネル、および電源電圧の接続を入れ替えたものである。ここで、出力可能な電圧レベルの範囲について考えると、ボルテージフォロア回路201はGNDに近い側、ボルテージフォロア回路301は電源電圧であるVDDに近い側が出力範囲となる。したがって、出力する階調電圧のレベルに応じて双方を使い分けることが望ましい。また、従来のいわゆるA級アンプをベースとした安定化容量付きボルテージフォロア回路は、本発明のボルテージフォロア回路に比べて出力範囲が広い。そこで、VDD、GNDにより近いレベルの階調電圧に限っては、従来の安定化容量付きボルテージフォロア回路を用いても良い。   A voltage follower circuit 301 shown in FIG. 3 is obtained by replacing the voltage follower circuit 201 shown in FIG. Here, considering the range of voltage levels that can be output, the voltage follower circuit 201 is the output range near GND, and the voltage follower circuit 301 is the output range near VDD that is the power supply voltage. Therefore, it is desirable to use both according to the level of the gradation voltage to be output. A voltage follower circuit with a stabilizing capacity based on a conventional so-called class A amplifier has a wider output range than the voltage follower circuit of the present invention. Therefore, a conventional voltage follower circuit with a stabilizing capacitor may be used only for gradation voltages at levels closer to VDD and GND.

この考え方に基づいた、64種類の階調電圧を生成する回路構成の一例を示す。図4は階調電圧生成回路401の構成を示す図であり、402〜403および408〜409は従来のA級アンプをベースとした安定化容量付きボルテージフォロア回路、404〜405は前述した本発明のボルテージフォロア回路301、406〜407は本発明のボルテージフォロア回路201である。図4から判るように、ボルテージフォロア回路402〜409は、この順で出力する電圧レベルが低くなる様、配置されている。410はラダー抵抗であり、これは図13で示したラダー抵抗と同じく、ボルテージフォロア回路の出力を分圧して階調電圧を生成するためのものである。なお、本発明の階調電圧生成回路401においては、基準電圧であるVrefを外部から入力するのではなく、2レベルの基準電圧(VH、VL)を入力し、これをラダー抵抗411で分圧することで、Vrefを生成することにした。これにより、外部との配線本数を少なくすることができる。以上述べた回路構成により、階調電圧生成回路401は64種類の階調電圧を生成することが可能である。   An example of a circuit configuration that generates 64 types of gradation voltages based on this concept will be described. FIG. 4 is a diagram showing the configuration of the gradation voltage generating circuit 401. Reference numerals 402 to 403 and 408 to 409 are voltage follower circuits with stabilizing capacitors based on conventional class A amplifiers, and 404 to 405 are the present invention described above. These voltage follower circuits 301 and 406 to 407 are the voltage follower circuit 201 of the present invention. As can be seen from FIG. 4, the voltage follower circuits 402 to 409 are arranged so that the voltage level output in this order decreases. Reference numeral 410 denotes a ladder resistor, which, like the ladder resistor shown in FIG. 13, is for dividing the output of the voltage follower circuit to generate a gradation voltage. In the gradation voltage generation circuit 401 of the present invention, the reference voltage Vref is not input from the outside, but a two-level reference voltage (VH, VL) is input and divided by the ladder resistor 411. Therefore, it was decided to generate Vref. Thereby, the number of wirings with the outside can be reduced. With the circuit configuration described above, the gradation voltage generation circuit 401 can generate 64 types of gradation voltages.

次に、階調電圧生成回路401を含むドレイン駆動回路の構成と動作を、いわゆるコモン反転駆動を実施する場合を例にとり説明する。図5はドレイン駆動回路501のブロック図であり、502はデータラッチ回路、503はデータ反転回路、504は階調電圧回路である。まず、ドレイン駆動回路501は外部の液晶コントローラから、1走査期間を示すCL1、有効表示データの転送期間を示すEN、交流化の極性を示すM、表示データの転送クロックを示すCL2、表示データを示すDATAの各信号が入力される。なお、本実施例において、DATAは1画素につき各6ビットの階調情報を持つものとする。まず、ドレイン駆動部回路501において、データラッチ回路502は、ENがハイ(=1)の期間におけるDATAを、CL2を取り込みクロックとして1ライン分格納し、格納した表示データをCL1に同期して一斉にLDとして出力する動作を繰り返す。データ反転回路503はLDとMを入力し、Mがロー(=0)の時はLDをそのまま、Mがハイ(=1)の場合はLDを反転し、PDとして出力する。階調電圧選択回路504は、PDの値に応じ、入力される階調電圧V0〜V63の中からひとつを選択し、VDとして出力する。この動作の一例を図6に示す。次に、ドレイン駆動回路501の動作をまとめたタイミングチャートを図7に示す。図7から判るように、表示データに応じた電圧レベルをCL1に応じて出力しており、一般的なコモン反転駆動の駆動波形を実現している。   Next, the configuration and operation of the drain drive circuit including the gradation voltage generation circuit 401 will be described by taking as an example a case where so-called common inversion drive is performed. FIG. 5 is a block diagram of the drain driving circuit 501, 502 is a data latch circuit, 503 is a data inverting circuit, and 504 is a gradation voltage circuit. First, the drain drive circuit 501 receives CL1 indicating one scanning period, EN indicating the transfer period of effective display data, M indicating the polarity of alternating current, CL2 indicating the transfer clock of display data, and display data from the external liquid crystal controller. Each signal of DATA shown is input. In this embodiment, DATA has 6-bit gradation information for each pixel. First, in the drain driver circuit 501, the data latch circuit 502 stores DATA during a period when EN is high (= 1), stores CL1 as a clock for one line, and stores the stored display data all at once in synchronization with CL1. The operation of outputting as LD is repeated. The data inversion circuit 503 inputs LD and M. When M is low (= 0), the LD is unchanged, and when M is high (= 1), the LD is inverted and output as PD. The gradation voltage selection circuit 504 selects one of the inputted gradation voltages V0 to V63 according to the value of PD and outputs it as VD. An example of this operation is shown in FIG. Next, a timing chart summarizing the operation of the drain drive circuit 501 is shown in FIG. As can be seen from FIG. 7, a voltage level corresponding to the display data is output according to CL1, and a drive waveform of a general common inversion drive is realized.

ここで、ドレイン駆動回路501をIC化し、実際の特性を測定した。まず、出力範囲に関しては、本発明のボルテージフォロア回路404〜405は、(VDD−0.6V)以下、本発明のボルテージフォロア回路406〜407では、(GND+0.8V)以上であった。また、駆動回路の先に120×160画素、2インチのTFT液晶を接続し、フレーム周波数60Hzでコモン反転駆動を実施した結果、全ての階調電圧に発振等の不具合はなく、良好な表示を得た。   Here, the drain drive circuit 501 was made into an IC, and actual characteristics were measured. First, regarding the output range, the voltage follower circuits 404 to 405 of the present invention were (VDD−0.6 V) or less, and the voltage follower circuits 406 to 407 of the present invention were (GND + 0.8 V) or more. In addition, as a result of connecting 120 × 160 pixels and 2 inch TFT liquid crystal at the tip of the drive circuit and performing common inversion drive at a frame frequency of 60 Hz, all gradation voltages have no problems such as oscillation, and a good display is obtained. Obtained.

以上のことから、本発明のボルテージフォロア回路は、安定化容量が無くても良好な特性を得ることができるため、従来のドレイン駆動回路と比べ、安定化容量の部品点数を削減することが可能である。なお、本発明の階調電圧生成回路401では、従来の安定化容量付きボルテージフォロア回路を組み合わせたが、この構成に限られた訳ではない。例えば、VDDとGNDの近傍を使わないのであれば、本発明のボルテージフォロア回路201、301のみで構成することも可能である。   From the above, the voltage follower circuit of the present invention can obtain good characteristics even without a stabilizing capacitor, so that it is possible to reduce the number of parts of the stabilizing capacitor compared to the conventional drain driving circuit. It is. In the gradation voltage generation circuit 401 of the present invention, a conventional voltage follower circuit with a stabilizing capacitor is combined, but the present invention is not limited to this configuration. For example, if the vicinity of VDD and GND is not used, the voltage follower circuits 201 and 301 of the present invention can be used alone.

次に、本発明第2の実施の形態を、図8〜10を用いて説明する。本発明第2の実施の形態は、非対称駆動時における安定化容量の充放電抑制を実現する、階調電圧生成回路の構成を示したものである。考え方は、先に述べたように、正極性用、負極性用のボルテージフォロア回路を用意し、これらを切り替えて使用するものであり、本実施の形態においては、図4で示した本発明第1の実施の形態に係わる階調電圧生成回路401をベースに、これを改良していくことにする。   Next, a second embodiment of the present invention will be described with reference to FIGS. The second embodiment of the present invention shows the configuration of a gradation voltage generation circuit that realizes suppression of charging / discharging of a stabilization capacitor during asymmetric driving. As described above, the voltage follower circuit for positive polarity and negative polarity is prepared and used as described above. In this embodiment, the present invention shown in FIG. This will be improved on the basis of the gradation voltage generation circuit 401 according to the first embodiment.

まず、図8において、801と802は正極性用、負極性用の階調電圧を切換えるスイッチ、803は正極性用の階調電圧を生成するラダー抵抗、804は負極性用の階調電圧を生成するラダー抵抗であり、その他の構成要素は、図4で示した階調電圧生成回路401の構成要素と同じである。この回路構成の特徴は、ラダー抵抗と安定化容量付きのボルテージフォロア回路が、正極性用と負極性用の2種類用意され、これを交流化信号で切り替えるスイッチを設けた点にある。ここで、安定化容量付きのボルテージフォロア回路に関しては、この回路の出力をスイッチで切り替える構成とした。例えば、スイッチ801は、交流化信号がロー(=0)の期間では、正極性用ラダー抵抗803で生成された基準電圧を選択し、交流化信号がハイ(=1)の期間では、負極用ラダー抵抗804で生成された基準電圧を選択する。この構成により、ボルテージフォロアの出力は変動しなくなり、安定化容量の充放電を回避することができる。一方、安定容量を必要としない、本発明のボルテージフォロア回路に関しては、アンプ入力の前段にスイッチ802を設ける構成とした。この理由は、アンプ入力の後段にスイッチを設ける構成に比べてアンプの使用個数を削減できるためである。なお、スイッチ802の動作は、先のスイッチ801と同じであるため、ここでは省略する。   First, in FIG. 8, 801 and 802 are switches for switching between positive and negative grayscale voltages, 803 is a ladder resistor that generates positive grayscale voltages, and 804 is a negative grayscale voltage. The ladder resistor to be generated and other components are the same as those of the grayscale voltage generation circuit 401 shown in FIG. This circuit configuration is characterized in that two types of voltage follower circuits with ladder resistors and stabilizing capacitors are prepared for positive polarity and negative polarity, and a switch is provided for switching them with an AC signal. Here, regarding the voltage follower circuit with the stabilizing capacitor, the output of this circuit is switched by a switch. For example, the switch 801 selects the reference voltage generated by the positive-polarity ladder resistor 803 when the AC signal is low (= 0), and for the negative electrode when the AC signal is high (= 1). The reference voltage generated by the ladder resistor 804 is selected. With this configuration, the output of the voltage follower does not fluctuate, and charging / discharging of the stabilization capacitor can be avoided. On the other hand, regarding the voltage follower circuit of the present invention that does not require a stable capacitor, a switch 802 is provided in front of the amplifier input. This is because the number of amplifiers used can be reduced as compared with a configuration in which a switch is provided at the subsequent stage of amplifier input. Note that the operation of the switch 802 is the same as that of the previous switch 801, and is omitted here.

次に、本発明第2の実施の形態に関わる階調電圧生成回路の、その他の構成を図9を用いて説明する。図9において、901は2個の安定化容量とボルテージフォロア回路との接続を、選択的に切り替えるスイッチであり、902は正極性用と負極性用のラダー抵抗で生成された基準電圧を、選択するスイッチである。図9から判るように、この回路構成では、安定化容量のみを正極性用、負極性用別に用意すると共に、ボルテージフォロア回路との接続を選択的に切り替えるスイッチを設けた。これにより、図8で示した回路と比べ、ボルテージフォロア回路が1基準電圧当り1個で済むため、回路規模を小さくすることができる。   Next, another configuration of the grayscale voltage generation circuit according to the second embodiment of the present invention will be described with reference to FIG. In FIG. 9, 901 is a switch for selectively switching the connection between two stabilizing capacitors and a voltage follower circuit, and 902 selects a reference voltage generated by a ladder resistor for positive polarity and negative polarity. It is a switch to do. As can be seen from FIG. 9, in this circuit configuration, only a stabilizing capacitor is prepared for each of the positive polarity and the negative polarity, and a switch for selectively switching the connection with the voltage follower circuit is provided. As a result, as compared with the circuit shown in FIG. 8, only one voltage follower circuit is required per reference voltage, so that the circuit scale can be reduced.

次に、本発明第2の実施の形態に関わる階調電圧生成回路の、その他の構成を図10を用いて説明する。図10において、1001は正極性用の抵抗、1002は負極正用の抵抗であり、1003は基準電圧を生成するラダー抵抗と、上記の抵抗との接続を選択的に切り替えるスイッチである。図10で示した回路構成の目的は、基準電圧を生成するラダー抵抗を1本化することであり、抵抗1001と抵抗1002の値を異なる値とすれば、正極性、負極性において異なるレベルの階調電圧を発生することが可能である。なお、この構成はラダー抵抗の上側と下側に設けた方が、調整の自由度が高くなるので望ましい。   Next, another configuration of the grayscale voltage generation circuit according to the second embodiment of the present invention will be described with reference to FIG. In FIG. 10, 1001 is a positive resistance, 1002 is a negative positive resistance, and 1003 is a switch that selectively switches the connection between a ladder resistor that generates a reference voltage and the above resistor. The purpose of the circuit configuration shown in FIG. 10 is to unify the ladder resistor that generates the reference voltage. If the values of the resistor 1001 and the resistor 1002 are different values, the positive polarity and the negative polarity have different levels. It is possible to generate a gradation voltage. In addition, it is desirable to provide this configuration on the upper side and the lower side of the ladder resistor because the degree of freedom of adjustment becomes higher.

以上述べた、本発明第2の実施の形態に係る階調電圧生成回路は、いわゆる非対象駆動を行った場合にも、ボルテージフォロア回路に接続される安定化容量の充放電を回避することが可能である。したがって、より低消費電力なドレイン駆動回路を提供することができる。   The grayscale voltage generation circuit according to the second embodiment of the present invention described above can avoid charging / discharging of the stabilization capacitor connected to the voltage follower circuit even when so-called non-target driving is performed. Is possible. Therefore, a drain driving circuit with lower power consumption can be provided.

以下、本発明第3の実施の形態について、図11を用いて説明する。本発明第3の実施の形態では、ラダー抵抗に流れる定常電流の無駄を無くすことを目的に、表示データの持つ色数に合わせ、ラダー抵抗に流れる定常電流を最適化する方法について述べる。なお、本実施の形態では、表示データの持つ色数情報が6ビットと1ビットの場合があり、どちらの状態であるかについては、外部の液晶コントローラから情報が与えられるものとする。また、表示データの持つ色数情報が6ビットの場合は、64種類の階調電圧(V0〜V63)全てを使用するものとし、1ビットの場合は、両端の階調電圧(V0とV63)のみを使用するものとする。   Hereinafter, a third embodiment of the present invention will be described with reference to FIG. In the third embodiment of the present invention, a method for optimizing the steady current flowing through the ladder resistor in accordance with the number of colors of display data will be described in order to eliminate the waste of the steady current flowing through the ladder resistor. In the present embodiment, there are cases where the number-of-colors information included in the display data is 6 bits or 1 bit, and information regarding the state is given from an external liquid crystal controller. Further, when the number-of-colors information included in the display data is 6 bits, all 64 types of gradation voltages (V0 to V63) are used, and when the display data is 1 bit, gradation voltages (V0 and V63) at both ends are used. Only shall be used.

図11は、図9で示した階調電圧生成回路をベースとした、本発明第3の実施の形態の階調電圧生成回路であり、1101は6ビット用抵抗、1102は1ビット用抵抗、1103は階調電圧を生成するラダー抵抗と、上記の抵抗との接続を、色数情報に応じて切り替えるスイッチである。スイッチ1103は、例えば色数情報がハイ(=1)ならば6ビット表示モードと認識して6ビット用抵抗1101を選択し、ロー(=0)ならば1ビット表示モードと認識して1ビット用抵抗1102を選択する。ここで、1ビット表示用抵抗の値は、6ビット用抵抗1101に比べて充分に大きくなるように予め定め、この抵抗を選択した時には、ラダー抵抗に流れる電流が低減するようにした。これは、先に述べたように、色数が1ビットの表示モード時は、両端の階調電圧(V0とV63)のみを使用するため、その他の階調電圧のレベルが変動しても、表示に影響しないことを利用したものである。   FIG. 11 is a grayscale voltage generation circuit according to the third embodiment of the present invention based on the grayscale voltage generation circuit shown in FIG. 9. 1101 is a 6-bit resistor, 1102 is a 1-bit resistor, Reference numeral 1103 denotes a switch for switching the connection between the ladder resistor for generating the gradation voltage and the above resistor according to the color number information. For example, if the color number information is high (= 1), the switch 1103 recognizes the 6-bit display mode and selects the 6-bit resistor 1101, and if low (= 0), recognizes the 1-bit display mode and 1 bit. Resistor 1102 is selected. Here, the value of the 1-bit display resistor is determined in advance so as to be sufficiently larger than that of the 6-bit resistor 1101, and when this resistor is selected, the current flowing through the ladder resistor is reduced. As described above, in the display mode in which the number of colors is 1 bit, only the gradation voltages (V0 and V63) at both ends are used, so even if the level of other gradation voltages fluctuates, It uses the fact that it does not affect the display.

以上説明したように、本発明第3の実施の形態に係る階調電圧生成回路は、色数の情報に応じて、階調電圧生成用ラダー抵抗に流れる電流値を制御することが可能である。したがって、より低消費電力なドレイン駆動回路を提供することができる。なお、本発明第3の実施の形態では、6ビット用抵抗と1ビット用抵抗の2種類を用意したが、これに限られる訳ではなく、例えば1ビットの表示モード時は、V0とV63をラダー抵抗から完全に切り離しても良い。   As described above, the gradation voltage generation circuit according to the third embodiment of the present invention can control the value of the current flowing through the gradation voltage generation ladder resistor according to the information on the number of colors. . Therefore, a drain driving circuit with lower power consumption can be provided. In the third embodiment of the present invention, two types of 6-bit resistors and 1-bit resistors are prepared. However, the present invention is not limited to this. For example, in the 1-bit display mode, V0 and V63 are set as follows. It may be completely separated from the ladder resistance.

なお、本発明第1〜第3の実施の形態においては、コモン反転駆動を例に説明したが、これに限られる訳ではなく、その他の駆動方式として知られているドット反転駆動、列毎反転駆動に対しても、同様な考え方で適用可能である。   In the first to third embodiments of the present invention, the common inversion driving has been described as an example. However, the present invention is not limited to this, and other known inversion driving methods such as dot inversion driving and column-by-column inversion are known. The same concept can be applied to driving.

101,201,301…ボルテージフォロア回路
102…差動回路
103,104…バッファ回路
105…抵抗
106,107…位相補償容量
401…階調電圧生成回路
410…ラダー抵抗
501…ドレイン駆動回路
502…データラッチ回路
503…データ反転回路
504…階調電圧選択回路
801…スイッチ
802…スイッチ
803…正極性用ラダー抵抗
804…負極性用ラダー抵抗
901…スイッチ
902…スイッチ
1001…正極性用抵抗
1002…負極正用抵抗
1003…スイッチ
1101…6ビット用抵抗
1102…1ビット用抵抗
1103…スイッチ
101, 201, 301 ... Voltage follower circuit 102 ... Differential circuit 103, 104 ... Buffer circuit 105 ... Resistor 106, 107 ... Phase compensation capacitor 401 ... Gradation voltage generation circuit 410 ... Ladder resistor 501 ... Drain drive circuit 502 ... Data latch Circuit 503: Data inverting circuit 504: Gradation voltage selection circuit 801 ... Switch 802 ... Switch 803 ... Positive polarity ladder resistor 804 ... Negative polarity ladder resistor 901 ... Switch 902 ... Switch 1001 ... Positive polarity resistance 1002 ... Negative polarity positive use Resistor 1003... Switch 1101... 6-bit resistor 1102... 1-bit resistor 1103.

Claims (2)

複数のドレイン電極とゲート電極、および液晶層の対向側にあるコモン電極のそれぞれに対し、所定の電圧を印加して表示を実現する、アクティブマトリクス型液晶パネルに対し、該ドレイン電極へ表示データに応じた電圧レベルの階調電圧を印加する液晶駆動装置であって、
入力される電源電圧から複数レベルの基準電圧を生成する第1のラダー抵抗と、該基準電圧を安定化するボルテージフォロア回路と、該基準電圧から前記階調電圧を生成する第2のラダー抵抗を含み、
第2のラダー抵抗は、外部から入力される色数情報に応じ、その抵抗値を変化させる
液晶駆動装置。
A display voltage is applied to each of the plurality of drain electrodes, the gate electrode, and the common electrode on the opposite side of the liquid crystal layer by applying a predetermined voltage to the active matrix liquid crystal panel. A liquid crystal driving device that applies a gradation voltage of a corresponding voltage level,
A first ladder resistor that generates a plurality of levels of reference voltage from an input power supply voltage; a voltage follower circuit that stabilizes the reference voltage; and a second ladder resistor that generates the gradation voltage from the reference voltage. Including
The second ladder resistor is a liquid crystal driving device that changes the resistance value according to the information on the number of colors input from the outside.
請求項1の液晶駆動装置において、
第2のラダー抵抗の抵抗値は、色数が少ない場合において、より高抵抗になる
液晶駆動装置。
The liquid crystal driving device according to claim 1.
A liquid crystal driving device in which the resistance value of the second ladder resistor is higher when the number of colors is small.
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