JP4841343B2 - Receiver amplifier circuit - Google Patents

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Description

この発明は、レシーバアンプ回路に関し、特にLVDS(Low Voltage Differential Signaling)またはHDMI(High Definition Multimedia Interface)などの高速シリアルインターフェースに利用されるレシーバアンプ回路に関する。   The present invention relates to a receiver amplifier circuit, and more particularly to a receiver amplifier circuit used for a high-speed serial interface such as LVDS (Low Voltage Differential Signaling) or HDMI (High Definition Multimedia Interface).

LVDSおよびHDMIなどの高速シリアルインタフェースでは、レシーバアンプ回路の性能が問題となる。ここで、LVDSとは、ディスプレイとディスプレイアダプタ間などをデジタルで伝送する方式の１つである。また、HDMIとは、ベースバンドのデジタル映像信号をディスプレイに伝送するためのインタフェース仕様である。   For high-speed serial interfaces such as LVDS and HDMI, the performance of the receiver amplifier circuit becomes a problem. Here, LVDS is one of methods for digitally transmitting between a display and a display adapter. HDMI is an interface specification for transmitting a baseband digital video signal to a display.

レシーバアンプ回路に関連して、たとえば、特許文献１には、次のような回路が記載されている。   In relation to the receiver amplifier circuit, for example, Patent Document 1 describes the following circuit.

論理振幅レベル変換回路１０は、出力段バッファ回路のＣＭＯＳインバータ１５の論理閾値電圧VthL を生成する論理閾値生成回路１１と、その論理閾値電圧VthL を直流バイアスとし、低論理振幅の入力信号ＣＬＫの高低レベル変化に応じて直流バイアスにオフセット電圧Ｖoffsetを加減して被増幅信号Vinを得る論理閾値シフト回路１２と、被増幅信号Vinをパルス増幅して高論理振幅信号Ｖout を得るパルス増幅回路１３と、パルス増幅回路１３の負荷を可変制御する負荷値可変制御回路１４と、高論理振幅信号Ｖout の反転信号Ｖout * を得るインバータ１５とを有する。パルス増幅回路１３の被増幅信号が予めインバータ１５の論理閾値電圧VthL を基準にして振られているため、信号Ｖout はインバータ１５の論理閾値電圧VthL を基準に振られる。入力信号ＣＬＫに対して高論理振幅のインバータ出力のデューティー比の歪みを抑制できる。
特開平１１−１４５８２１号公報 The logic amplitude level conversion circuit 10 generates a logic threshold voltage Vth L of the CMOS inverter 15 of the output stage buffer circuit, and uses the logic threshold voltage Vth L as a DC bias, and uses a low logic amplitude input signal CLK. of or minus an offset voltage V offset in a DC bias in response to high and low level changes in the logic threshold shift circuit 12 to obtain the amplified signal Vin, pulse amplification to obtain a high logic amplitude signal V out by pulse amplification to be amplified signals Vin The circuit 13 includes a load value variable control circuit 14 that variably controls the load of the pulse amplifier circuit 13 and an inverter 15 that obtains an inverted signal V out * of the high logic amplitude signal V out . Since the amplified signal of the pulse amplifier circuit 13 is swung with respect to the logic threshold voltage Vth L pre inverter 15, signal V out is swung relative to the logic threshold voltage Vth L of inverter 15. The distortion of the duty ratio of the inverter output having a high logic amplitude with respect to the input signal CLK can be suppressed.
Japanese Patent Laid-Open No. 11-145821

しかしながら、特許文献１に記載の回路では、動作周波数を上げる高速動作、トランジスタサイズを小さくする低面積化、電源電圧を下げる低電源電圧動作、および電源電圧の範囲を広くする広範囲電源電圧動作、入力電圧の範囲を広くする広範囲入力電圧動作が保証されているとはいえない。これらのどれかの特性を満たそうとすると、他のどれかの特性が満たせないことが多い。特に、いわゆる信号のＤｕｔｙ（＝シリアル信号の時間幅）がずれていき、パラレル変換が正しく行なわれなくなるという問題がある。   However, in the circuit described in Patent Document 1, high-speed operation for increasing the operating frequency, area reduction for reducing the transistor size, low power-supply voltage operation for reducing the power-supply voltage, and wide-range power-supply voltage operation for widening the power-supply voltage range, input It cannot be said that wide-range input voltage operation that widens the voltage range is guaranteed. Attempting to satisfy any of these characteristics often fails to satisfy any of the other characteristics. In particular, there is a problem that the so-called signal duty (= time width of the serial signal) shifts and parallel conversion cannot be performed correctly.

それゆえに、本発明の目的は、信号のＤｕｔｙを一定に保つことができるレシーバアンプ回路を提供することである。   SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a receiver amplifier circuit that can keep the duty of a signal constant.

上記課題を解決するために、本発明は、第１のＣＭＯＳインバータを含むバッファ回路と、第１のＣＭＯＳインバータの閾値電圧を出力する閾値電圧出力回路と、基準電流の大きさを制御する基準電流制御回路と、２つの入力端子から入力される信号を差動増幅する差動増幅回路と、基準電流制御回路に基準電流を供給し、基準電流のミラー電流を差動増幅回路に供給するカレントミラー回路とを備え、第１のＣＭＯＳインバータの入力端子と、差動増幅回路の第１の出力端子とが接続され、基準電流制御回路は、閾値電圧出力回路が出力する閾値電圧と第１のＣＭＯＳインバータの入力電圧の差分に基づいて基準電流の大きさを制御する。   In order to solve the above-described problems, the present invention provides a buffer circuit including a first CMOS inverter, a threshold voltage output circuit that outputs a threshold voltage of the first CMOS inverter, and a reference current that controls the magnitude of the reference current. A control circuit, a differential amplifier circuit that differentially amplifies signals input from two input terminals, a current mirror that supplies a reference current to the reference current control circuit, and supplies a mirror current of the reference current to the differential amplifier circuit And a reference current control circuit configured to connect a threshold voltage output from the threshold voltage output circuit to the first CMOS, and an input terminal of the first CMOS inverter connected to a first output terminal of the differential amplifier circuit. The magnitude of the reference current is controlled based on the difference in the input voltage of the inverter.

本発明のレシーバアンプ回路によれば、信号のＤｕｔｙを一定に保つことができる。   According to the receiver amplifier circuit of the present invention, the duty of the signal can be kept constant.

以下、本発明に係る実施の形態について図面を参照して説明する。
［第１の実施形態］
（従来の回路例）
図４は、従来のレシーバアンプ回路４００を表わす図である。 Hereinafter, embodiments according to the present invention will be described with reference to the drawings.
[First Embodiment]
(Conventional circuit example)
FIG. 4 shows a conventional receiver amplifier circuit 400.

図４を参照して、まず高速差動小振幅信号Vin+とVin-がInput-stage-amp回路３４で受信されて、電流源ＭＯＳトランジスタＱ４が駆動する定電流と抵抗Ｒ１の積で決まる電源電圧VCCIOからのドロップ分の電位が出力ノードＡに与えられ、電流源ＭＯＳトランジスタＱ４が駆動する定電流と抵抗Ｒ２の積で決まる電源電圧VCCIOからのドロップ分の電位が出力ノードＢに与えられる。   Referring to FIG. 4, first, high-speed differential small amplitude signals Vin + and Vin- are received by input-stage-amp circuit 34, and a power supply voltage determined by the product of a constant current driven by current source MOS transistor Q4 and resistor R1. A drop potential from VCCIO is applied to output node A, and a drop potential from power supply voltage VCCIO determined by the product of a constant current driven by current source MOS transistor Q4 and resistor R2 is applied to output node B.

次にGain-stage-amp回路３８で出力ノードＡおよびＢの振幅が差動増幅され、バッファ回路１３５を経由して、レベルダウン回路３６に送られる。レベルダウン回路３６では、バッファ回路１３５の出力電位を内部コア回路の電位に変換する。   Next, the gains of the output nodes A and B are differentially amplified by the gain-stage-amp circuit 38 and sent to the level down circuit 36 via the buffer circuit 135. The level down circuit 36 converts the output potential of the buffer circuit 135 into the potential of the internal core circuit.

ここで、高速シリアルインターフェース回路では、極めて短い時間のシリアル信号（たとえば、１ビットの信号が500ps程度）をパラレル信号に変化する必要があり、このレシーバアンプ回路４００は外部から入力された小振幅シリアル信号の時間幅を同一に保ったまま精度よく大振幅に変換することができない。よって、レシーバアンプ回路４００により、動作周波数を上げる、電源電圧を下げる、トランジスタサイズを小さくする、または電源電圧の範囲を広くするなどの対応が必要となる。しかしながら、ノードＥを入力としノードＦを出力とするバッファ回路１３５では、いわゆる信号のDuty（＝シリアル信号の時間幅）がずれていき、パラレル変換が正しく行えなくなるという問題がある。   Here, in a high-speed serial interface circuit, it is necessary to change a serial signal of a very short time (for example, a 1-bit signal of about 500 ps) into a parallel signal, and the receiver amplifier circuit 400 has a small-amplitude serial signal input from the outside. The signal cannot be converted to a large amplitude with high accuracy while maintaining the same time width. Therefore, the receiver amplifier circuit 400 requires measures such as increasing the operating frequency, lowering the power supply voltage, reducing the transistor size, or widening the range of the power supply voltage. However, the buffer circuit 135 having the node E as an input and the node F as an output has a problem that the so-called signal Duty (= time width of the serial signal) shifts and parallel conversion cannot be performed correctly.

（本発明の実施形態のレシーバ回路）
図１は、第１の実施形態のレシーバアンプ回路１００を表わす図である。 (Receiver circuit of embodiment of the present invention)
FIG. 1 is a diagram illustrating a receiver amplifier circuit 100 according to the first embodiment.

図１を参照して、このレシーバアンプ回路１００は、閾値電圧出力回路１０と、基準電流制御回路１２と、カレントミラー回路１５と、差動増幅回路１６と、差動増幅回路のレプリカ回路１４と、バッファ回路１８とを備える。   Referring to FIG. 1, a receiver amplifier circuit 100 includes a threshold voltage output circuit 10, a reference current control circuit 12, a current mirror circuit 15, a differential amplifier circuit 16, and a differential amplifier circuit replica circuit 14. And a buffer circuit 18.

閾値電圧出力回路１０は、ＰチャネルＭＯＳトランジスタＱ６”とＮチャネルＭＯＳトランジスタＱ７”とからなるＣＭＯＳインバータＩＶ０で構成されている。このＣＭＯＳインバータＩＶ０の入力と出力が短絡されており、ＣＭＯＳインバータＩＶ０は、ＣＭＯＳインバータＩＶ０の閾値電圧Vthを出力する。そして、ＣＭＯＳインバータＩＶ０に含まれるＰチャネルＭＯＳトランジスタＱ６”、ＮチャネルＭＯＳトランジスタＱ７”と、バッファ回路１８に含まれるＣＭＯＳインバータＩＶ２に含まれるＰチャネルＭＯＳトランジスタＱ６’、ＮチャネルＭＯＳトランジスタＱ７’とは、素子サイズが同一または比例関係にあるので、ＣＭＯＳインバータＩＶ０が出力する閾値電圧Vthは、ＣＭＯＳインバータＩＶ２の閾値電圧Vthと等しい。それゆえ、閾値電圧出力回路１０は、ＣＭＯＳインバータＩＶ２の閾値電圧Vthを出力する。ＰチャネルＭＯＳトランジスタＱ６”のソースは、コア電源VCCcoreに接続され、ＮチャネルＭＯＳトランジスタＱ７”のソースは、接地電源に接続される。   The threshold voltage output circuit 10 includes a CMOS inverter IV0 including a P-channel MOS transistor Q6 ″ and an N-channel MOS transistor Q7 ″. The input and output of the CMOS inverter IV0 are short-circuited, and the CMOS inverter IV0 outputs the threshold voltage Vth of the CMOS inverter IV0. P channel MOS transistor Q6 ″ and N channel MOS transistor Q7 ″ included in CMOS inverter IV0, and P channel MOS transistor Q6 ′ and N channel MOS transistor Q7 ′ included in CMOS inverter IV2 included in buffer circuit 18 Since the element sizes are the same or proportional, the threshold voltage Vth output from the CMOS inverter IV0 is equal to the threshold voltage Vth of the CMOS inverter IV2. Therefore, the threshold voltage output circuit 10 outputs the threshold voltage Vth of the CMOS inverter IV2. The source of the P channel MOS transistor Q6 ″ is connected to the core power supply VCCcore, and the source of the N channel MOS transistor Q7 ″ is connected to the ground power supply.

基準電流制御回路１２は、基準電流Ｉ１の大きさを制御する。基準電流制御回路１２は、差動オペアンプＯＰ１と、ＮチャネルＭＯＳトランジスタＱ１と、抵抗Ｒ１とを含む。   The reference current control circuit 12 controls the magnitude of the reference current I1. Reference current control circuit 12 includes a differential operational amplifier OP1, an N-channel MOS transistor Q1, and a resistor R1.

差動オペアンプＯＰ１の正の入力端子には、閾値電圧出力回路１０の出力ノードＸと接続され、差動増幅回路のレプリカ回路１４の短絡された出力ノードＡ、Ａ’と接続される。ＮチャネルＭＯＳトランジスタＱ１は、そのゲートが差動オペアンプＯＰ１の出力と接続され、そのソースが抵抗Ｒ１に接続され、そのドレインがカレントミラー回路１５に含まれるＰチャネルＭＯＳトランジスタＱ２のドレインに接続される。抵抗Ｒ１は、その一端がＮチャネルＭＯＳトランジスタＱ１のソースに接続され、その他端が接地電源に接続される。   The positive input terminal of the differential operational amplifier OP1 is connected to the output node X of the threshold voltage output circuit 10, and is connected to the shorted output nodes A and A 'of the replica circuit 14 of the differential amplifier circuit. N-channel MOS transistor Q1 has its gate connected to the output of differential operational amplifier OP1, its source connected to resistor R1, and its drain connected to the drain of P-channel MOS transistor Q2 included in current mirror circuit 15. . Resistor R1 has one end connected to the source of N-channel MOS transistor Q1 and the other end connected to the ground power supply.

上記の構成により、ＮチャネルＭＯＳトランジスタＱ１を制御する差動オペアンプＯＰ１の出力と、抵抗Ｒ１の抵抗値によって基準電流Ｉ１の値が制御される。   With the above configuration, the value of the reference current I1 is controlled by the output of the differential operational amplifier OP1 that controls the N-channel MOS transistor Q1 and the resistance value of the resistor R1.

カレントミラー回路１５は、ＰチャネルＭＯＳトランジスタＱ２と、ＰチャネルＭＯＳトランジスタＱ３と、ＰチャネルＭＯＳトランジスタＱ３’とを含む。ＰチャネルＭＯＳトランジスタＱ３およびＱ３’のサイズは等しく、それらはＰチャネルＮＯＳトランジスタＱ２のサイズの実数倍である。   Current mirror circuit 15 includes a P channel MOS transistor Q2, a P channel MOS transistor Q3, and a P channel MOS transistor Q3 '. P channel MOS transistors Q3 and Q3 'are equal in size and are real multiples of the size of P channel NOS transistor Q2.

ＰチャネルＭＯＳトランジスタＱ２は、そのゲートおよびそのドレインが接続され、その接続ノードに、ＰチャネルＭＯＳトランジスタＱ３のゲート、ＰチャネルＭＯＳトランジスタＱ３’のゲートおよびＮチャネルＭＯＳトランジスタＱ１のドレインが接続される。また、ＰチャネルＭＯＳトランジスタＱ２は、そのソースがIO電源VCCIOに接続される。   P-channel MOS transistor Q2 has its gate and drain connected, and the connection node is connected to the gate of P-channel MOS transistor Q3, the gate of P-channel MOS transistor Q3 'and the drain of N-channel MOS transistor Q1. P channel MOS transistor Q2 has its source connected to IO power supply VCCIO.

ＰチャネルＭＯＳトランジスタＱ３’は、そのゲートがＰチャネルＭＯＳトランジスタＱ２のゲートおよびドレインに接続され、そのドレインが差動増幅回路のレプリカ回路１４のＰチャネルＭＯＳトランジスタＱ４’およびＱ５’のソースに接続され、そのソースがIO電源VCCIOに接続される。   P channel MOS transistor Q3 'has its gate connected to the gate and drain of P channel MOS transistor Q2, and its drain connected to the sources of P channel MOS transistors Q4' and Q5 'of replica circuit 14 of the differential amplifier circuit. , Its source is connected to the IO power supply VCCIO.

ＰチャネルＭＯＳトランジスタＱ３は、そのゲートがＰチャネルＭＯＳトランジスタＱ２のゲートおよびドレインに接続され、そのドレインが差動増幅回路１６のＰチャネルＭＯＳトランジスタＱ４およびＱ５のソースに接続され、そのソースがIO電源VCCIOに接続される。   P channel MOS transistor Q3 has its gate connected to the gate and drain of P channel MOS transistor Q2, its drain connected to the sources of P channel MOS transistors Q4 and Q5 of differential amplifier circuit 16, and its source connected to the IO power source. Connected to VCCIO.

上記の構成によって、ＰチャネルＭＯＳトランジスタＱ２を通って基準電流制御回路１２に供給される基準電流Ｉ１の大きさの実数倍のミラー電流が、ＰチャネルＭＯＳトランジスタＱ３を通って差動増幅回路１６に供給され、ＰチャネルＭＯＳトランジスタＱ３’を通って差動増幅回路のレプリカ回路１４に供給される。   With the above configuration, a mirror current that is a real number multiple of the reference current I1 supplied to the reference current control circuit 12 through the P-channel MOS transistor Q2 passes through the P-channel MOS transistor Q3 to the differential amplifier circuit 16. And supplied to the replica circuit 14 of the differential amplifier circuit through the P-channel MOS transistor Q3 ′.

差動増幅回路１６は、ＰチャネルＭＯＳトランジスタＱ４と、ＰチャネルＭＯＳトランジスタＱ５と、抵抗Ｒ２と、抵抗Ｒ３とを含む。ＰチャネルＭＯＳトランジスタＱ４とＰチャネルＭＯＳトランジスタＱ５のサイズは等しい。また、抵抗Ｒ２と抵抗Ｒ３の抵抗値は等しい。   Differential amplifier circuit 16 includes a P channel MOS transistor Q4, a P channel MOS transistor Q5, a resistor R2, and a resistor R3. P channel MOS transistor Q4 and P channel MOS transistor Q5 have the same size. The resistance values of the resistors R2 and R3 are equal.

ＰチャネルＭＯＳトランジスタＱ４のソースと、ＰチャネルＭＯＳトランジスタＱ５のソースとが接続し、その接続ノードがＰチャネルＭＯＳトランジスタＱ３のドレインに接続され、ミラー電流Ｉ２が入力される。   The source of P channel MOS transistor Q4 and the source of P channel MOS transistor Q5 are connected, the connection node is connected to the drain of P channel MOS transistor Q3, and mirror current I2 is input.

ＰチャネルＭＯＳトランジスタＱ４のゲートには、高速差動小振幅信号の一方の信号Vin（+）が入力される。ＰチャネルＭＯＳトランジスタＱ５のゲートには、高速差動小振幅信号の他方の信号Vin（-）が入力される。   One signal Vin (+) of the high-speed differential small-amplitude signal is input to the gate of the P-channel MOS transistor Q4. The other signal Vin (−) of the high-speed differential small amplitude signal is input to the gate of the P-channel MOS transistor Q5.

ＰチャネルＭＯＳトランジスタＱ４のドレインが抵抗Ｒ２と接続し、ＰチャネルＭＯＳトランジスタＱ５のドレインが抵抗Ｒ３と接続する。   The drain of P channel MOS transistor Q4 is connected to resistor R2, and the drain of P channel MOS transistor Q5 is connected to resistor R3.

抵抗Ｒ２は、その一端がＰチャネルＭＯＳトランジスタＱ４のドレインに接続され、その他端が接地電源に接続される。抵抗Ｒ３は、その一端がＰチャネルＭＯＳトランジスタＱ５のドレインに接続され、その他端が接地電源に接続される。   Resistor R2 has one end connected to the drain of P-channel MOS transistor Q4 and the other end connected to the ground power supply. Resistor R3 has one end connected to the drain of P-channel MOS transistor Q5 and the other end connected to the ground power supply.

差動増幅回路のレプリカ回路１４は、差動増幅回路１６と全く同じ回路構成で、含まれる素子のサイズおよび特性も同一である。   The replica circuit 14 of the differential amplifier circuit has the same circuit configuration as that of the differential amplifier circuit 16, and the size and characteristics of the included elements are the same.

差動増幅回路のレプリカ回路１４は、ＰチャネルＭＯＳトランジスタＱ４’と、ＰチャネルＭＯＳトランジスタＱ５’と、抵抗Ｒ２’と、抵抗Ｒ３’とを含む。ＰチャネルＭＯＳトランジスタＱ４’とＰチャネルＭＯＳトランジスタＱ５’のサイズは等しい。また、抵抗Ｒ２’と抵抗Ｒ３’の抵抗値は等しい。   The replica circuit 14 of the differential amplifier circuit includes a P channel MOS transistor Q4 ', a P channel MOS transistor Q5', a resistor R2 ', and a resistor R3'. P channel MOS transistor Q4 'and P channel MOS transistor Q5' have the same size. The resistance values of the resistor R2 'and the resistor R3' are equal.

ＰチャネルＭＯＳトランジスタＱ４’のソースと、ＰチャネルＭＯＳトランジスタＱ５’のソースとが接続し、その接続ノードがＰチャネルＭＯＳトランジスタＱ３’のドレインに接続され、ミラー電流Ｉ２’が入力される。   The source of P channel MOS transistor Q4 'and the source of P channel MOS transistor Q5' are connected, the connection node is connected to the drain of P channel MOS transistor Q3 ', and mirror current I2' is input.

ＰチャネルＭＯＳトランジスタＱ４’のゲートには、高速差動小振幅信号の一方の信号Vin（-）が入力される。ＰチャネルＭＯＳトランジスタＱ５’のゲートには、高速差動小振幅信号の他方の信号Vin（+）が入力される。   One signal Vin (-) of the high-speed differential small amplitude signal is input to the gate of the P-channel MOS transistor Q4 '. The other signal Vin (+) of the high-speed differential small-amplitude signal is input to the gate of the P-channel MOS transistor Q5 '.

ＰチャネルＭＯＳトランジスタＱ４’のドレインが抵抗Ｒ２’と接続し、ＰチャネルＭＯＳトランジスタＱ５’のドレインが抵抗Ｒ３’と接続する。   The drain of P channel MOS transistor Q4 'is connected to resistor R2', and the drain of P channel MOS transistor Q5 'is connected to resistor R3'.

抵抗Ｒ２’は、その一端がＰチャネルＭＯＳトランジスタＱ４’のドレインに接続され、その他端が接地電源に接続される。抵抗Ｒ３’は、その一端がＰチャネルＭＯＳトランジスタＱ５’のドレインに接続され、その他端が接地電源に接続される。   Resistor R2 'has one end connected to the drain of P-channel MOS transistor Q4' and the other end connected to the ground power supply. Resistor R3 'has one end connected to the drain of P-channel MOS transistor Q5' and the other end connected to the ground power supply.

差動増幅回路１６の第１の出力ノードＣは、ＣＭＯＳインバータＩＶ２の入力ノードＣ’と接続する。差動増幅回路１６の第２の出力ノードＢは、ＣＭＯＳインバータＩＶ１の入力ノードＢ’と接続する。   The first output node C of the differential amplifier circuit 16 is connected to the input node C ′ of the CMOS inverter IV2. The second output node B of the differential amplifier circuit 16 is connected to the input node B ′ of the CMOS inverter IV1.

また、差動増幅回路のレプリカ回路１４の第１の出力ノードＡと第２の出力ノードＡ’は短絡され、短絡された出力ノードＡ、Ａ’は差動オペアンプＯＰ１の負の入力端子と接続する。これにより、出力ノードＡ、Ａ’の電位が基準電流制御回路１２に負帰還されて、差動増幅回路のレプリカ回路１４の出力ノードＡ、Ａ’の電位は、閾値電圧出力回路１０の出力ノードＸの電圧Vthと等しくなる。   Further, the first output node A and the second output node A ′ of the replica circuit 14 of the differential amplifier circuit are short-circuited, and the shorted output nodes A and A ′ are connected to the negative input terminal of the differential operational amplifier OP1. To do. As a result, the potentials of the output nodes A and A ′ are negatively fed back to the reference current control circuit 12, and the potentials of the output nodes A and A ′ of the replica circuit 14 of the differential amplifier circuit are the output nodes of the threshold voltage output circuit 10. It becomes equal to the voltage Vth of X.

バッファ回路１８は、ＣＭＯＳインバータＩＶ１と、ＣＭＯＳインバータＩＶ２と、ＣＭＯＳインバータＩＶ３とを含む。   Buffer circuit 18 includes a CMOS inverter IV1, a CMOS inverter IV2, and a CMOS inverter IV3.

ＣＭＯＳインバータＩＶ１は、ＰチャネルＭＯＳトランジスタＱ６と、ＮチャネルＭＯＳトランジスタＱ７とを備える。ＰチャネルＭＯＳトランジスタＱ６は、そのソースがコア電源VCCcoreに接続される。ＮチャネルＭＯＳトランジスタＱ７は、そのソースが接地電源に接続される。ＣＭＯＳインバータＩＶ１の入力ノードＢ’は、差動増幅回路１６の第２の出力ノードＢに接続される。   CMOS inverter IV1 includes a P-channel MOS transistor Q6 and an N-channel MOS transistor Q7. P channel MOS transistor Q6 has its source connected to core power supply VCCcore. N channel MOS transistor Q7 has its source connected to the ground power supply. The input node B ′ of the CMOS inverter IV 1 is connected to the second output node B of the differential amplifier circuit 16.

ＣＭＯＳインバータＩＶ２は、ＰチャネルＭＯＳトランジスタＱ６’と、ＮチャネルＭＯＳトランジスタＱ７’とを備える。ＰチャネルＭＯＳトランジスタＱ６’は、そのソースがコア電源VCCcoreに接続される。ＮチャネルＭＯＳトランジスタＱ７’は、そのソースが接地電源に接続される。ＣＭＯＳインバータＩＶ２の入力ノードＣ’は、差動増幅回路１６の第１の出力ノードＣに接続され、出力ノードＤが、ＣＭＯＳインバータＩＶ３の入力ノードＤ’に接続される。   The CMOS inverter IV2 includes a P channel MOS transistor Q6 'and an N channel MOS transistor Q7'. P channel MOS transistor Q6 'has its source connected to core power supply VCCcore. N channel MOS transistor Q7 'has its source connected to the ground power supply. The input node C ′ of the CMOS inverter IV2 is connected to the first output node C of the differential amplifier circuit 16, and the output node D is connected to the input node D ′ of the CMOS inverter IV3.

ＰチャネルＭＯＳトランジスタＱ６とＰチャネルＭＯＳトランジスタＱ６’のサイズが等しく、ＮチャネルＭＯＳトランジスタＱ７と、ＮチャネルＭＯＳトランジスタＱ７’は等しい。   P channel MOS transistor Q6 and P channel MOS transistor Q6 'are equal in size, and N channel MOS transistor Q7 and N channel MOS transistor Q7' are equal.

以上のような、閾値電圧出力回路１０と、基準電流制御回路１２と、カレントミラー回路１５と、差動増幅回路１６と、差動増幅回路のレプリカ回路１４と、ＣＭＯＳインバータＩＶ１と、ＣＭＯＳインバータＩＶ２の構成によって、Vin(+)とVin(-)が等しいときには、差動増幅回路１６の第１の出力ノードＣおよび第２の出力ノードＢの電位は、差動増幅回路のレプリカ回路１４の出力ノードＡ、Ａ’及び閾値電圧出力回路１０の出力ノードＸの電位Vthと等しくなる。その結果、第１の出力ノードＣと接続されるＣＭＯＳインバータＩＶ２の入力ノードＣ’には、ＣＭＯＳインバータＩＶ２の閾値電圧Vthが入力される。   As described above, the threshold voltage output circuit 10, the reference current control circuit 12, the current mirror circuit 15, the differential amplifier circuit 16, the replica circuit 14 of the differential amplifier circuit, the CMOS inverter IV1, and the CMOS inverter IV2 When Vin (+) and Vin (−) are equal to each other, the potentials of the first output node C and the second output node B of the differential amplifier circuit 16 are the outputs of the replica circuit 14 of the differential amplifier circuit. It becomes equal to the potential Vth of the nodes A and A ′ and the output node X of the threshold voltage output circuit 10. As a result, the threshold voltage Vth of the CMOS inverter IV2 is input to the input node C ′ of the CMOS inverter IV2 connected to the first output node C.

ＣＭＯＳインバータＩＶ３は、ＰチャネルＭＯＳトランジスタＱ８と、ＮチャネルＭＯＳトランジスタＱ９とを備える。ＰチャネルＭＯＳトランジスタＱ８は、そのソースがコア電源VCCcoreに接続される。ＮチャネルＭＯＳトランジスタＱ９は、そのソースが接地電源に接続される。ＣＭＯＳインバータＩＶ３の入力ノードＤ’は、ＣＭＯＳインバータＩＶ２の出力ノードＤに接続される。また、ＣＭＯＳインバータＩＶ３の出力ノードＥは、図示しない内部コアと接続し、出力信号Ｖｏｕｔを内部コアへ出力する。   CMOS inverter IV3 includes a P-channel MOS transistor Q8 and an N-channel MOS transistor Q9. P channel MOS transistor Q8 has its source connected to core power supply VCCcore. N channel MOS transistor Q9 has its source connected to the ground power supply. The input node D 'of the CMOS inverter IV3 is connected to the output node D of the CMOS inverter IV2. The output node E of the CMOS inverter IV3 is connected to an internal core (not shown) and outputs an output signal Vout to the internal core.

以上のように、本発明の実施形態のレシーバアンプ回路１００は、図４に示す従来のレシーバアンプ回路４００のようにＩ０電源からコア電源へ電圧をシフトする、レベルダウン回路３６が不要になる。   As described above, the receiver amplifier circuit 100 according to the embodiment of the present invention does not require the level down circuit 36 that shifts the voltage from the I0 power source to the core power source like the conventional receiver amplifier circuit 400 shown in FIG.

また、本発明の実施形態のレシーバアンプ回路１００は、Vin(+)とVin(-)が等しいときには、ＣＭＯＳインバータＩＶ２の入力ノードＣ′の電圧が、ＣＭＯＳインバータＩＶ２の閾値電圧Vthとなる。このノードＣの電位は電源電圧、温度、及びプロセス変動の各種条件に従って、常にＣＭＯＳインバータＩＶ２にとって最も増幅に適した電位となるため、いわゆる信号のDuty（＝シリアル信号の時間幅）が電源電圧、温度、およびプロセス変動の各種条件によらず一定に保つことができる。電源電圧、温度、およびプロセス変動の各種条件が変動した場合に、従来のレシーバアンプ回路４００では、シリアル信号のDutyが変動したが、本発明の実施形態のレシーバアンプ回路４００では、シリアル信号のDutyが変動しないので、高速性、低電圧性、広範囲電源電圧動作性および広範囲入力電圧動作性を得ることができる。   In the receiver amplifier circuit 100 according to the embodiment of the present invention, when Vin (+) and Vin (−) are equal, the voltage at the input node C ′ of the CMOS inverter IV2 becomes the threshold voltage Vth of the CMOS inverter IV2. Since the potential of the node C is always the most suitable potential for amplification for the CMOS inverter IV2 in accordance with various conditions of power supply voltage, temperature, and process variation, the so-called signal duty (= time width of the serial signal) is the power supply voltage, It can be kept constant regardless of various conditions of temperature and process variation. When various conditions such as power supply voltage, temperature, and process variation fluctuate, the serial signal duty varies in the conventional receiver amplifier circuit 400. In the receiver amplifier circuit 400 according to the embodiment of the present invention, the serial signal duty varies. Therefore, high speed, low voltage, wide range power supply voltage operability and wide range input voltage operability can be obtained.

また従来のレシーバアンプ回路４００では、電源電圧、温度、およびプロセス変動の各種条件が変動した際に電流駆動能力を上げるために素子サイズを大きくしなければならず回路の面積が大きくなっていた。これに対して、本発明の実施形態のレシーバアンプ回路１００では、電源電圧、温度、プロセス変動の各種条件が変動したとしてもシリアル信号のDutyが劣化せず、回路の小面積が実現できる。さらに、素子サイズが小さいため内部の寄生容量が極めて小さく、高速動作にさらに寄与する。   Further, in the conventional receiver amplifier circuit 400, the element size has to be increased in order to increase the current driving capability when various conditions such as the power supply voltage, temperature, and process variation are changed, and the circuit area is increased. On the other hand, in the receiver amplifier circuit 100 according to the embodiment of the present invention, even if various conditions such as power supply voltage, temperature, and process variation are changed, the serial signal duty is not deteriorated, and a small circuit area can be realized. Furthermore, since the element size is small, the internal parasitic capacitance is extremely small, which further contributes to high-speed operation.

以上より、本発明の実施形態のレシーバアンプ回路１００によれば、高速動作、低面積、低電源電圧動作、広範囲電源電圧動作および広範囲入力電圧動作を実現することができる。   As described above, according to the receiver amplifier circuit 100 of the embodiment of the present invention, high-speed operation, low area, low power supply voltage operation, wide range power supply voltage operation, and wide range input voltage operation can be realized.

［第２の実施形態］
図２は、第２の実施形態のレシーバアンプ回路２００を表わす図である。 [Second Embodiment]
FIG. 2 is a diagram illustrating a receiver amplifier circuit 200 according to the second embodiment.

図２を参照して、このレシーバアンプ回路２００は、閾値電圧出力回路２０と、基準電流制御回路２２と、カレントミラー回路２５と、差動増幅回路２６と、差動増幅回路のレプリカ回路２４と、バッファ回路２８とを備える。   Referring to FIG. 2, the receiver amplifier circuit 200 includes a threshold voltage output circuit 20, a reference current control circuit 22, a current mirror circuit 25, a differential amplifier circuit 26, and a replica circuit 24 of the differential amplifier circuit. And a buffer circuit 28.

閾値電圧出力回路２０は、ＰチャネルＭＯＳトランジスタＱ６”とＮチャネルＭＯＳトランジスタＱ７”とからなるＣＭＯＳインバータＩＶ０で構成されている。このＣＭＯＳインバータＩＶ０の入力と出力が短絡されており、ＣＭＯＳインバータＩＶ０は、ＣＭＯＳインバータＩＶ０の閾値電圧Vthを出力する。そして、ＣＭＯＳインバータＩＶ０に含まれるトランジスタＱ６”、Ｑ７”と、バッファ回路２８に含まれるＣＭＯＳインバータＩＶ２に含まれるトランジスタＱ６’、Ｑ７’とは、素子サイズが同一または比例関係にあるので、ＣＭＯＳインバータＩＶ０が出力する閾値電圧Vthは、ＣＭＯＳインバータＩＶ２の閾値電圧Vthと等しい。それゆえ、閾値電圧出力回路２０は、ＣＭＯＳインバータＩＶ２の閾値電圧Vthを出力する。ＰチャネルＭＯＳトランジスタＱ６”のソースは、IO電源VCCIOに接続され、ＮチャネルＭＯＳトランジスタＱ７”のソースは、接地電源に接続される。   The threshold voltage output circuit 20 includes a CMOS inverter IV0 including a P-channel MOS transistor Q6 ″ and an N-channel MOS transistor Q7 ″. The input and output of the CMOS inverter IV0 are short-circuited, and the CMOS inverter IV0 outputs the threshold voltage Vth of the CMOS inverter IV0. Since the transistors Q6 ″ and Q7 ″ included in the CMOS inverter IV0 and the transistors Q6 ′ and Q7 ′ included in the CMOS inverter IV2 included in the buffer circuit 28 have the same or proportional element size, the CMOS inverter The threshold voltage Vth output by IV0 is equal to the threshold voltage Vth of the CMOS inverter IV2. Therefore, the threshold voltage output circuit 20 outputs the threshold voltage Vth of the CMOS inverter IV2. The source of the P channel MOS transistor Q6 ″ is connected to the IO power supply VCCIO, and the source of the N channel MOS transistor Q7 ″ is connected to the ground power supply.

基準電流制御回路２２は、基準電流Ｉ１の大きさを制御する。基準電流制御回路２２は、差動オペアンプＯＰ１と、ＮチャネルＭＯＳトランジスタＱ１と、抵抗Ｒ１とを含む。   The reference current control circuit 22 controls the magnitude of the reference current I1. Reference current control circuit 22 includes a differential operational amplifier OP1, an N-channel MOS transistor Q1, and a resistor R1.

差動オペアンプＯＰ１の正の入力端子には、閾値電圧出力回路２０の出力ノードＸと接続され、差動増幅回路のレプリカ回路２４の短絡された出力ノードＡ、Ａ’と接続される。ＮチャネルＭＯＳトランジスタＱ１は、そのゲートが差動オペアンプＯＰ１の出力と接続され、そのドレインが抵抗Ｒ１に接続され、そのソースがカレントミラー回路２５に含まれるＮチャネルＭＯＳトランジスタＱ２のドレインに接続される。抵抗Ｒ１は、その一端がＮチャネルＭＯＳトランジスタＱ１のドレインに接続され、その他端がIO電源VCCIOに接続される。   The positive input terminal of the differential operational amplifier OP1 is connected to the output node X of the threshold voltage output circuit 20, and is connected to the shorted output nodes A and A 'of the replica circuit 24 of the differential amplifier circuit. N channel MOS transistor Q1 has its gate connected to the output of differential operational amplifier OP1, its drain connected to resistor R1, and its source connected to the drain of N channel MOS transistor Q2 included in current mirror circuit 25. . Resistor R1 has one end connected to the drain of N-channel MOS transistor Q1, and the other end connected to IO power supply VCCIO.

上記の構成により、ＮチャネルＭＯＳトランジスタＱ１を制御する差動オペアンプＯＰ１の出力と、抵抗Ｒ１の抵抗値によって基準電流Ｉ１の値が制御される。   With the above configuration, the value of the reference current I1 is controlled by the output of the differential operational amplifier OP1 that controls the N-channel MOS transistor Q1 and the resistance value of the resistor R1.

カレントミラー回路２５は、ＮチャネルＭＯＳトランジスタＱ２と、ＮチャネルＭＯＳトランジスタＱ３と、ＮチャネルＭＯＳトランジスタＱ３’とを含む。ＮチャネルＭＯＳトランジスタＱ３およびＱ３’のサイズは等しく、それらはＮチャネルＮＯＳトランジスタＱ２のサイズの実数倍である。   Current mirror circuit 25 includes an N channel MOS transistor Q2, an N channel MOS transistor Q3, and an N channel MOS transistor Q3 '. N channel MOS transistors Q3 and Q3 'are equal in size, and they are real multiples of the size of N channel NOS transistor Q2.

ＮチャネルＭＯＳトランジスタＱ２は、そのゲートおよびそのドレインが接続され、その接続ノードに、ＮチャネルＭＯＳトランジスタＱ３’のゲート、ＮチャネルＭＯＳトランジスタＱ３のゲートおよびＮチャネルＭＯＳトランジスタＱ１のソースが接続される。また、ＮチャネルＭＯＳトランジスタＱ２は、そのソースが接地電源に接続される。   N channel MOS transistor Q2 has its gate and drain connected, and its connection node connected to the gate of N channel MOS transistor Q3 ', the gate of N channel MOS transistor Q3 and the source of N channel MOS transistor Q1. N channel MOS transistor Q2 has its source connected to the ground power supply.

ＮチャネルＭＯＳトランジスタＱ３’は、そのゲートがＮチャネルＭＯＳトランジスタＱ２のゲートおよびドレインに接続され、そのドレインが差動増幅回路のレプリカ回路２４のＮチャネルＭＯＳトランジスタＱ４’およびＱ５’のソースに接続され、そのソースが接地電源に接続される。   N channel MOS transistor Q3 ′ has its gate connected to the gate and drain of N channel MOS transistor Q2, and its drain connected to the sources of N channel MOS transistors Q4 ′ and Q5 ′ of replica circuit 24 of the differential amplifier circuit. , Its source is connected to ground power.

ＮチャネルＭＯＳトランジスタＱ３は、そのゲートがＮチャネルＭＯＳトランジスタＱ２のゲートおよびドレインに接続され、そのドレインが差動増幅回路２６のＮチャネルＭＯＳトランジスタＱ４およびＱ５のソースに接続され、そのソースが接地電源に接続される。   N channel MOS transistor Q3 has its gate connected to the gate and drain of N channel MOS transistor Q2, its drain connected to the sources of N channel MOS transistors Q4 and Q5 of differential amplifier circuit 26, and its source connected to the ground power supply. Connected to.

上記の構成によって、ＮチャネルＭＯＳトランジスタＱ２を通って基準電流制御回路２２に供給される基準電流Ｉ１の大きさの実数倍のミラー電流が、ＮチャネルＭＯＳトランジスタＱ３を通って差動増幅回路２６に供給され、ＮチャネルＭＯＳトランジスタＱ３’を通って差動増幅回路のレプリカ回路２４に供給される。   With the above configuration, a mirror current that is a real number multiple of the reference current I1 supplied to the reference current control circuit 22 through the N-channel MOS transistor Q2 passes through the N-channel MOS transistor Q3 to the differential amplifier circuit 26. Then, the signal is supplied to the replica circuit 24 of the differential amplifier circuit through the N-channel MOS transistor Q3 ′.

差動増幅回路２６は、ＮチャネルＭＯＳトランジスタＱ４と、ＮチャネルＭＯＳトランジスタＱ５と、抵抗Ｒ２と、抵抗Ｒ３と、抵抗Ｒ４とを含む。ＮチャネルＭＯＳトランジスタＱ４とＮチャネルＭＯＳトランジスタＱ５のサイズは等しい。また、抵抗Ｒ３と抵抗Ｒ４の抵抗値は等しい。   Differential amplifier circuit 26 includes an N channel MOS transistor Q4, an N channel MOS transistor Q5, a resistor R2, a resistor R3, and a resistor R4. N channel MOS transistor Q4 and N channel MOS transistor Q5 have the same size. The resistance values of the resistor R3 and the resistor R4 are equal.

ＮチャネルＭＯＳトランジスタＱ４のソースと、ＮチャネルＭＯＳトランジスタＱ５のソースとが接続し、その接続ノードがＮチャネルＭＯＳトランジスタＱ３のドレインに接続され、ミラー電流Ｉ２が入力される。   The source of N channel MOS transistor Q4 and the source of N channel MOS transistor Q5 are connected, the connection node is connected to the drain of N channel MOS transistor Q3, and mirror current I2 is input.

ＮチャネルＭＯＳトランジスタＱ４のゲートには、高速差動小振幅信号の一方の信号Vin（+）が入力される。ＮチャネルＭＯＳトランジスタＱ５のゲートには、高速差動小振幅信号の一方の信号Vin（-）が入力される。   One signal Vin (+) of the high-speed differential small-amplitude signal is input to the gate of the N-channel MOS transistor Q4. One signal Vin (−) of the high-speed differential small amplitude signal is input to the gate of the N-channel MOS transistor Q5.

ＮチャネルＭＯＳトランジスタＱ４のドレインが抵抗Ｒ３と接続し、ＮチャネルＭＯＳトランジスタＱ５のドレインが抵抗Ｒ４と接続する。   N channel MOS transistor Q4 has its drain connected to resistor R3, and N channel MOS transistor Q5 has its drain connected to resistor R4.

抵抗Ｒ３は、その一端がＮチャネルＭＯＳトランジスタＱ４のドレインに接続され、その他端が抵抗Ｒ２に接続される。抵抗Ｒ４は、その一端がＮチャネルＭＯＳトランジスタＱ５のドレインに接続され、その他端が抵抗Ｒ２に接続される。抵抗Ｒ２は、一端が抵抗Ｒ３および抵抗Ｒ４に接続し、他端がIO電源VCCIOに接続される。   Resistor R3 has one end connected to the drain of N-channel MOS transistor Q4 and the other end connected to resistor R2. Resistor R4 has one end connected to the drain of N channel MOS transistor Q5 and the other end connected to resistor R2. The resistor R2 has one end connected to the resistors R3 and R4, and the other end connected to the IO power supply VCCIO.

差動増幅回路のレプリカ回路２４は、差動増幅回路２６と全く同じ回路構成で、含まれる素子のサイズおよび特性も同一である。   The replica circuit 24 of the differential amplifier circuit has exactly the same circuit configuration as that of the differential amplifier circuit 26, and the size and characteristics of the included elements are the same.

差動増幅回路のレプリカ回路２４は、ＮチャネルＭＯＳトランジスタＱ４’と、ＮチャネルＭＯＳトランジスタＱ５’と、抵抗Ｒ２’と、抵抗Ｒ３’と、抵抗Ｒ４’とを含む。ＮチャネルＭＯＳトランジスタＱ４’とＮチャネルＭＯＳトランジスタＱ５’のサイズは等しい。また、抵抗Ｒ３’と抵抗Ｒ４’の抵抗値は等しい。   The replica circuit 24 of the differential amplifier circuit includes an N channel MOS transistor Q4 ', an N channel MOS transistor Q5', a resistor R2 ', a resistor R3', and a resistor R4 '. N channel MOS transistor Q4 'and N channel MOS transistor Q5' have the same size. Further, the resistance values of the resistors R3 'and R4' are equal.

ＮチャネルＭＯＳトランジスタＱ４’のソースと、ＮチャネルＭＯＳトランジスタＱ５’のソースとが接続し、その接続ノードがＮチャネルＭＯＳトランジスタＱ３’のドレインに接続され、ミラー電流Ｉ２’が入力される。   The source of N channel MOS transistor Q4 'is connected to the source of N channel MOS transistor Q5', the connection node is connected to the drain of N channel MOS transistor Q3 ', and mirror current I2' is input.

ＮチャネルＭＯＳトランジスタＱ４’のゲートには、高速差動小振幅信号の一方の信号Vin（+）が入力される。ＮチャネルＭＯＳトランジスタＱ５’のゲートには、高速差動小振幅信号の他方の信号Vin（-）が入力される。   One signal Vin (+) of the high-speed differential small-amplitude signal is input to the gate of the N-channel MOS transistor Q4 '. The other signal Vin (−) of the high-speed differential small-amplitude signal is input to the gate of the N-channel MOS transistor Q5 ′.

ＮチャネルＭＯＳトランジスタＱ４’のドレインが抵抗Ｒ４’と接続し、ＮチャネルＭＯＳトランジスタＱ５’のドレインが抵抗Ｒ３’と接続する。   The drain of N channel MOS transistor Q4 'is connected to resistor R4', and the drain of N channel MOS transistor Q5 'is connected to resistor R3'.

抵抗Ｒ４’は、その一端がＮチャネルＭＯＳトランジスタＱ４’のドレインに接続され、その他端が抵抗Ｒ２’に接続される。抵抗Ｒ３’は、その一端がＮチャネルＭＯＳトランジスタＱ５’のドレインに接続され、その他端が抵抗Ｒ２’に接続される。抵抗Ｒ２’は、一端が抵抗Ｒ３’および抵抗Ｒ４’に接続し、他端がIO電源VCCIOに接続される。   Resistor R4 'has one end connected to the drain of N-channel MOS transistor Q4' and the other end connected to resistor R2 '. Resistor R3 'has one end connected to the drain of N-channel MOS transistor Q5' and the other end connected to resistor R2 '. The resistor R2 'has one end connected to the resistor R3' and the resistor R4 'and the other end connected to the IO power supply VCCIO.

差動増幅回路２６の第１の出力ノードＣは、ＣＭＯＳインバータＩＶ２の入力ノードＣ’と接続する。差動増幅回路２６の第２の出力ノードＢは、ＣＭＯＳインバータＩＶ１の入力ノードＢ’と接続する。   The first output node C of the differential amplifier circuit 26 is connected to the input node C ′ of the CMOS inverter IV2. The second output node B of the differential amplifier circuit 26 is connected to the input node B ′ of the CMOS inverter IV1.

また、差動増幅回路のレプリカ回路２４の第１の出力ノードＡと第２の出力ノードＡ’は短絡され、短絡された出力ノードＡ、Ａ’は、差動オペアンプＯＰ１の負の入力端子と接続する。これにより、出力ノードＡ、Ａ’の電位が基準電流制御回路２２の差動オペアンプＯＰ１に負帰還されて、差動増幅回路のレプリカ回路２４の出力ノードＡ、Ａ’の電位は、閾値電圧出力回路２０の出力ノードＸの電圧Vthと等しくなる。   The first output node A and the second output node A ′ of the replica circuit 24 of the differential amplifier circuit are short-circuited, and the shorted output nodes A and A ′ are connected to the negative input terminal of the differential operational amplifier OP1. Connecting. As a result, the potentials of the output nodes A and A ′ are negatively fed back to the differential operational amplifier OP1 of the reference current control circuit 22, and the potentials of the output nodes A and A ′ of the replica circuit 24 of the differential amplifier circuit are the threshold voltage output. It becomes equal to the voltage Vth of the output node X of the circuit 20.

バッファ回路２８は、ＣＭＯＳインバータＩＶ１と、ＣＭＯＳインバータＩＶ２と、ＣＭＯＳインバータＩＶ３とを含む。   Buffer circuit 28 includes a CMOS inverter IV1, a CMOS inverter IV2, and a CMOS inverter IV3.

ＣＭＯＳインバータＩＶ１は、ＰチャネルＭＯＳトランジスタＱ６と、ＮチャネルＭＯＳトランジスタＱ７とを備える。ＰチャネルＭＯＳトランジスタＱ６は、そのソースがIO電源VCCIOに接続される。ＮチャネルＭＯＳトランジスタＱ７は、そのソースが接地電源に接続される。ＣＭＯＳインバータＩＶ１の入力ノードＢ’は、差動増幅回路２６の第２の出力ノードＢに接続される。   CMOS inverter IV1 includes a P-channel MOS transistor Q6 and an N-channel MOS transistor Q7. P channel MOS transistor Q6 has its source connected to IO power supply VCCIO. N channel MOS transistor Q7 has its source connected to the ground power supply. The input node B ′ of the CMOS inverter IV 1 is connected to the second output node B of the differential amplifier circuit 26.

ＣＭＯＳインバータＩＶ２は、ＰチャネルＭＯＳトランジスタＱ６’と、ＮチャネルＭＯＳトランジスタＱ７’とを備える。ＰチャネルＭＯＳトランジスタＱ６’は、そのソースがIO電源VCCIOに接続される。ＮチャネルＭＯＳトランジスタＱ７’は、そのソースが接地電源に接続される。ＣＭＯＳインバータＩＶ２の入力ノードＣ’は、差動増幅回路２６の第１の出力ノードＣに接続され、出力ノードＤが、ＣＭＯＳインバータＩＶ３の入力ノードＤ’に接続される。   The CMOS inverter IV2 includes a P channel MOS transistor Q6 'and an N channel MOS transistor Q7'. P channel MOS transistor Q6 'has its source connected to IO power supply VCCIO. N channel MOS transistor Q7 'has its source connected to the ground power supply. The input node C ′ of the CMOS inverter IV2 is connected to the first output node C of the differential amplifier circuit 26, and the output node D is connected to the input node D ′ of the CMOS inverter IV3.

ＰチャネルＭＯＳトランジスタＱ６とＰチャネルＭＯＳトランジスタＱ６’のサイズが等しく、ＮチャネルＭＯＳトランジスタＱ７と、ＮチャネルＭＯＳトランジスタＱ７’は等しい。   P channel MOS transistor Q6 and P channel MOS transistor Q6 'are equal in size, and N channel MOS transistor Q7 and N channel MOS transistor Q7' are equal.

以上のような、閾値電圧出力回路２０と、基準電流制御回路２２と、カレントミラー回路２５と、差動増幅回路２６と、差動増幅回路のレプリカ回路２４と、ＣＭＯＳインバータＩＶ１と、ＣＭＯＳインバータＩＶ２の構成によって、Vin(+)とVin(-)が等しいときには、差動増幅回路２６の第１の出力ノードＣおよび第２の出力ノードＢの電位は、差動増幅回路のレプリカ回路２４の出力ノードＡ、Ａ’及び閾値電圧出力回路２０の出力ノードＸの電位Vthと等しくなる。その結果、第１の出力ノードＣと接続されるＣＭＯＳインバータＩＶ２の入力ノードＣ’には、ＣＭＯＳインバータＩＶ２の閾値電圧Vthが入力される。   The threshold voltage output circuit 20, the reference current control circuit 22, the current mirror circuit 25, the differential amplifier circuit 26, the replica circuit 24 of the differential amplifier circuit, the CMOS inverter IV1, and the CMOS inverter IV2 as described above. When Vin (+) and Vin (−) are equal to each other, the potentials of the first output node C and the second output node B of the differential amplifier circuit 26 are the outputs of the replica circuit 24 of the differential amplifier circuit. It becomes equal to the potential Vth of the nodes A and A ′ and the output node X of the threshold voltage output circuit 20. As a result, the threshold voltage Vth of the CMOS inverter IV2 is input to the input node C ′ of the CMOS inverter IV2 connected to the first output node C.

ＣＭＯＳインバータＩＶ３は、ＰチャネルＭＯＳトランジスタＱ８と、ＮチャネルＭＯＳトランジスタＱ９とを備える。ＰチャネルＭＯＳトランジスタＱ８は、そのソースがIO電源VCCIOに接続される。ＮチャネルＭＯＳトランジスタＱ９は、そのソースが接地電源に接続される。ＣＭＯＳインバータＩＶ３の入力ノードＤ’は、ＣＭＯＳインバータＩＶ２の出力ノードＤに接続される。また、ＣＭＯＳインバータＩＶ３の出力ノードＥは、図示しない内部コアと接続し、出力信号Ｖｏｕｔを内部コアへ出力する。   CMOS inverter IV3 includes a P-channel MOS transistor Q8 and an N-channel MOS transistor Q9. P channel MOS transistor Q8 has its source connected to IO power supply VCCIO. N channel MOS transistor Q9 has its source connected to the ground power supply. The input node D 'of the CMOS inverter IV3 is connected to the output node D of the CMOS inverter IV2. The output node E of the CMOS inverter IV3 is connected to an internal core (not shown) and outputs an output signal Vout to the internal core.

以上のように、第２の実施形態のレシーバアンプ回路２００は、第１の実施形態のレシーバアンプ回路１００と同様に、レベルダウン回路が不要になる。また、レシーバアンプ回路２００は、そのノードＣの電位が電源電圧、温度、及びプロセス変動の各種条件に従って、常にＣＭＯＳインバータＩＶ２にとって最も増幅に適した電位となるため、信号のDuty（＝シリアル信号の時間幅）を電源電圧、温度、およびプロセス変動の各種条件によらず一定に保つことができ、高速動作、低面積、低電源電圧動作、広範囲電源電圧動作および広範囲入力電圧動作を実現することができる。また、第２の実施の形態のレシーバアンプ回路２００は、接地電源とIO電源VCCIOで動作することができる。   As described above, the receiver amplifier circuit 200 according to the second embodiment does not require a level-down circuit, like the receiver amplifier circuit 100 according to the first embodiment. In the receiver amplifier circuit 200, the potential of the node C is always the most suitable potential for amplification for the CMOS inverter IV2 in accordance with various conditions of power supply voltage, temperature, and process variation. Time width) can be kept constant regardless of various conditions of power supply voltage, temperature, and process variation, and high speed operation, low area, low power supply voltage operation, wide range power supply voltage operation, and wide range input voltage operation can be realized. it can. In addition, the receiver amplifier circuit 200 of the second embodiment can operate with a ground power supply and an IO power supply VCCIO.

［第３の実施形態］
図３は、第３の実施形態のレシーバアンプ回路３００を表わす図である。 [Third Embodiment]
FIG. 3 is a diagram illustrating a receiver amplifier circuit 300 according to the third embodiment.

図３を参照して、このレシーバアンプ回路３００は、閾値電圧出力回路１０と、基準電流制御回路１２と、カレントミラー回路３５と、差動増幅回路１６と、バッファ回路１８とを備える。   Referring to FIG. 3, the receiver amplifier circuit 300 includes a threshold voltage output circuit 10, a reference current control circuit 12, a current mirror circuit 35, a differential amplifier circuit 16, and a buffer circuit 18.

閾値電圧出力回路１０は、ＰチャネルＭＯＳトランジスタＱ６”とＮチャネルＭＯＳトランジスタＱ７”とからなるＣＭＯＳインバータＩＶ０で構成されている。このＣＭＯＳインバータＩＶ０の入力と出力が短絡されており、ＣＭＯＳインバータＩＶ０は、ＣＭＯＳインバータＩＶ０の閾値電圧Vthを出力する。そして、ＣＭＯＳインバータＩＶ０に含まれるトランジスタＱ６”、Ｑ７”と、バッファ回路１８に含まれるＣＭＯＳインバータＩＶ２に含まれるトランジスタＱ６’、Ｑ７’とは、素子サイズが同一または比例関係にあるので、ＣＭＯＳインバータＩＶ０が出力する閾値電圧Vthは、ＣＭＯＳインバータＩＶ２の閾値電圧Vthと等しい。それゆえ、閾値電圧出力回路１０は、ＣＭＯＳインバータＩＶ２の閾値電圧Vthを出力する。ＰチャネルＭＯＳトランジスタＱ６”のソースは、コア電源VCCcoreに接続され、ＮチャネルＭＯＳトランジスタＱ７”のソースは、接地電源に接続される。   The threshold voltage output circuit 10 includes a CMOS inverter IV0 including a P-channel MOS transistor Q6 ″ and an N-channel MOS transistor Q7 ″. The input and output of the CMOS inverter IV0 are short-circuited, and the CMOS inverter IV0 outputs the threshold voltage Vth of the CMOS inverter IV0. Since the transistors Q6 ″ and Q7 ″ included in the CMOS inverter IV0 and the transistors Q6 ′ and Q7 ′ included in the CMOS inverter IV2 included in the buffer circuit 18 have the same or proportional element size, the CMOS inverter The threshold voltage Vth output by IV0 is equal to the threshold voltage Vth of the CMOS inverter IV2. Therefore, the threshold voltage output circuit 10 outputs the threshold voltage Vth of the CMOS inverter IV2. The source of the P channel MOS transistor Q6 ″ is connected to the core power supply VCCcore, and the source of the N channel MOS transistor Q7 ″ is connected to the ground power supply.

基準電流制御回路１２は、基準電流Ｉ１の大きさを制御する。基準電流制御回路１２は、差動オペアンプＯＰ１と、ＮチャネルＭＯＳトランジスタＱ１と、抵抗Ｒ１とを含む。   The reference current control circuit 12 controls the magnitude of the reference current I1. Reference current control circuit 12 includes a differential operational amplifier OP1, an N-channel MOS transistor Q1, and a resistor R1.

差動オペアンプＯＰ１の正の入力端子には、閾値電圧出力回路１０の出力ノードＸと接続され、差動増幅回路１６の第２の出力ノードＢと接続される。ＮチャネルＭＯＳトランジスタＱ１は、そのゲートが差動オペアンプＯＰ１の出力と接続され、そのソースが抵抗Ｒ１に接続され、そのドレインがカレントミラー回路３５に含まれるＰチャネルＭＯＳトランジスタＱ２のドレインに接続される。抵抗Ｒ１は、その一端がＮチャネルＭＯＳトランジスタＱ１のソースに接続され、その他端が接地電源に接続される。   The positive input terminal of the differential operational amplifier OP 1 is connected to the output node X of the threshold voltage output circuit 10 and is connected to the second output node B of the differential amplifier circuit 16. N-channel MOS transistor Q1 has its gate connected to the output of differential operational amplifier OP1, its source connected to resistor R1, and its drain connected to the drain of P-channel MOS transistor Q2 included in current mirror circuit 35. . Resistor R1 has one end connected to the source of N-channel MOS transistor Q1 and the other end connected to the ground power supply.

上記の構成により、ＮチャネルＭＯＳトランジスタＱ１を制御する差動オペアンプＯＰ１の出力と、抵抗Ｒ１の抵抗値によって基準電流Ｉ１の値が制御される。   With the above configuration, the value of the reference current I1 is controlled by the output of the differential operational amplifier OP1 that controls the N-channel MOS transistor Q1 and the resistance value of the resistor R1.

カレントミラー回路３５は、ＰチャネルＭＯＳトランジスタＱ２と、ＰチャネルＭＯＳトランジスタＱ３とを含み。ＰチャネルＭＯＳトランジスタＱ３のサイズは、ＰチャネルＮＯＳトランジスタＱ２のサイズの実数倍である。   Current mirror circuit 35 includes a P-channel MOS transistor Q2 and a P-channel MOS transistor Q3. The size of P channel MOS transistor Q3 is a real number multiple of the size of P channel NOS transistor Q2.

ＰチャネルＭＯＳトランジスタＱ２は、そのゲートおよびそのドレインが接続され、その接続ノードに、ＰチャネルＭＯＳトランジスタＱ３のゲートおよびＮチャネルＭＯＳトランジスタＱ１のドレインが接続される。また、ＰチャネルＭＯＳトランジスタＱ２は、そのソースがIO電源VCCIOに接続される。   P channel MOS transistor Q2 has its gate and drain connected, and its connection node connected the gate of P channel MOS transistor Q3 and the drain of N channel MOS transistor Q1. P channel MOS transistor Q2 has its source connected to IO power supply VCCIO.

ＰチャネルＭＯＳトランジスタＱ３は、そのゲートがＰチャネルＭＯＳトランジスタＱ２のゲートおよびドレインに接続され、そのドレインが差動増幅回路１６のＰチャネルＭＯＳトランジスタＱ４およびＱ５のソースに接続され、そのソースがIO電源VCCIOに接続される。   P channel MOS transistor Q3 has its gate connected to the gate and drain of P channel MOS transistor Q2, its drain connected to the sources of P channel MOS transistors Q4 and Q5 of differential amplifier circuit 16, and its source connected to the IO power source. Connected to VCCIO.

上記の構成によって、ＰチャネルＭＯＳトランジスタＱ２を通って基準電流制御回路１２に供給される基準電流Ｉ１の大きさの実数倍のミラー電流が、ＰチャネルＭＯＳトランジスタＱ３を通って差動増幅回路１６に供給される。   With the above configuration, a mirror current that is a real number multiple of the reference current I1 supplied to the reference current control circuit 12 through the P-channel MOS transistor Q2 passes through the P-channel MOS transistor Q3 to the differential amplifier circuit 16. Supplied.

差動増幅回路１６は、ＰチャネルＭＯＳトランジスタＱ４と、ＰチャネルＭＯＳトランジスタＱ５と、抵抗Ｒ２と、抵抗Ｒ３とを含む。ＰチャネルＭＯＳトランジスタＱ４とＰチャネルＭＯＳトランジスタＱ５のサイズは等しい。また、抵抗Ｒ２と抵抗Ｒ３の抵抗値は等しい。   Differential amplifier circuit 16 includes a P channel MOS transistor Q4, a P channel MOS transistor Q5, a resistor R2, and a resistor R3. P channel MOS transistor Q4 and P channel MOS transistor Q5 have the same size. The resistance values of the resistors R2 and R3 are equal.

ＰチャネルＭＯＳトランジスタＱ４のソースと、ＰチャネルＭＯＳトランジスタＱ５のソースとが接続し、その接続ノードがＰチャネルＭＯＳトランジスタＱ３のドレインに接続され、ミラー電流Ｉ２が入力される。   The source of P channel MOS transistor Q4 and the source of P channel MOS transistor Q5 are connected, the connection node is connected to the drain of P channel MOS transistor Q3, and mirror current I2 is input.

ＰチャネルＭＯＳトランジスタＱ４のゲートには、高速差動小振幅信号の一方の信号Vin（+）が入力される。ＰチャネルＭＯＳトランジスタＱ５のゲートには、高速差動小振幅信号の他方の信号Vin（-）が入力される。   One signal Vin (+) of the high-speed differential small-amplitude signal is input to the gate of the P-channel MOS transistor Q4. The other signal Vin (−) of the high-speed differential small amplitude signal is input to the gate of the P-channel MOS transistor Q5.

ＰチャネルＭＯＳトランジスタＱ４のドレインが抵抗Ｒ２と接続し、ＰチャネルＭＯＳトランジスタＱ５のドレインが抵抗Ｒ３と接続する。   The drain of P channel MOS transistor Q4 is connected to resistor R2, and the drain of P channel MOS transistor Q5 is connected to resistor R3.

抵抗Ｒ２は、その一端がＰチャネルＭＯＳトランジスタＱ４のドレインに接続され、その他端が接地電源に接続される。抵抗Ｒ３は、その一端がＰチャネルＭＯＳトランジスタＱ５のドレインに接続され、その他端が接地電源に接続される。   Resistor R2 has one end connected to the drain of P-channel MOS transistor Q4 and the other end connected to the ground power supply. Resistor R3 has one end connected to the drain of P-channel MOS transistor Q5 and the other end connected to the ground power supply.

差動増幅回路１６の第１の出力ノードＣは、ＣＭＯＳインバータＩＶ２の入力ノードＣ’と接続する。差動増幅回路１６の第２の出力ノードＢは、ＣＭＯＳインバータＩＶ１の入力ノードＢ’と接続する。また、第２の出力ノードＢは、差動オペアンプＯＰ１の負の入力端子と接続する。これにより、第２の出力ノードＢの電位が基準電流制御回路１２に負帰還されて、第２の出力ノードＢの電位は、閾値電圧出力回路１０の出力ノードＸの電圧Vthと等しくなる。   The first output node C of the differential amplifier circuit 16 is connected to the input node C ′ of the CMOS inverter IV2. The second output node B of the differential amplifier circuit 16 is connected to the input node B ′ of the CMOS inverter IV1. The second output node B is connected to the negative input terminal of the differential operational amplifier OP1. As a result, the potential of the second output node B is negatively fed back to the reference current control circuit 12, and the potential of the second output node B becomes equal to the voltage Vth of the output node X of the threshold voltage output circuit 10.

バッファ回路１８は、ＣＭＯＳインバータＩＶ１と、ＣＭＯＳインバータＩＶ２と、ＣＭＯＳインバータＩＶ３とを含む。   Buffer circuit 18 includes a CMOS inverter IV1, a CMOS inverter IV2, and a CMOS inverter IV3.

ＣＭＯＳインバータＩＶ１は、ＰチャネルＭＯＳトランジスタＱ６と、ＮチャネルＭＯＳトランジスタＱ７とを備える。ＰチャネルＭＯＳトランジスタＱ６は、そのソースがコア電源VCCcoreに接続される。ＮチャネルＭＯＳトランジスタＱ７は、そのソースが接地電源に接続される。ＣＭＯＳインバータＩＶ１の入力ノードＢ’は、差動増幅回路１６の第２の出力ノードＢに接続される。   CMOS inverter IV1 includes a P-channel MOS transistor Q6 and an N-channel MOS transistor Q7. P channel MOS transistor Q6 has its source connected to core power supply VCCcore. N channel MOS transistor Q7 has its source connected to the ground power supply. The input node B ′ of the CMOS inverter IV 1 is connected to the second output node B of the differential amplifier circuit 16.

ＣＭＯＳインバータＩＶ２は、ＰチャネルＭＯＳトランジスタＱ６’と、ＮチャネルＭＯＳトランジスタＱ７’とを備える。ＰチャネルＭＯＳトランジスタＱ６’は、そのソースがコア電源VCCcoreに接続される。ＮチャネルＭＯＳトランジスタＱ７’は、そのソースが接地電源に接続される。ＣＭＯＳインバータＩＶ２の入力ノードＣ’は、差動増幅回路１６の第１の出力ノードＣに接続され、出力ノードＤが、ＣＭＯＳインバータＩＶ３の入力ノードＤ’に接続される。   The CMOS inverter IV2 includes a P channel MOS transistor Q6 'and an N channel MOS transistor Q7'. P channel MOS transistor Q6 'has its source connected to core power supply VCCcore. N channel MOS transistor Q7 'has its source connected to the ground power supply. The input node C ′ of the CMOS inverter IV2 is connected to the first output node C of the differential amplifier circuit 16, and the output node D is connected to the input node D ′ of the CMOS inverter IV3.

ＰチャネルＭＯＳトランジスタＱ６とＰチャネルＭＯＳトランジスタＱ６’のサイズが等しく、ＮチャネルＭＯＳトランジスタＱ７と、ＮチャネルＭＯＳトランジスタＱ７’は等しい。したがって、Vin(+)とVin(-)が等しいときには、差動増幅回路１６の第２の出力ノードＢの電位は、差動増幅回路１６の第１の出力ノードＣ及び閾値電圧出力回路１０の出力ノードＸの電位と等しい。その結果、第１の出力ノードＣと接続されるＣＭＯＳインバータＩＶ２の入力ノードＣ’には、ＣＭＯＳインバータＩＶ２の閾値電圧Vthが入力される。   P channel MOS transistor Q6 and P channel MOS transistor Q6 'are equal in size, and N channel MOS transistor Q7 and N channel MOS transistor Q7' are equal. Therefore, when Vin (+) and Vin (−) are equal, the potential of the second output node B of the differential amplifier circuit 16 is the same as that of the first output node C of the differential amplifier circuit 16 and the threshold voltage output circuit 10. It is equal to the potential of the output node X. As a result, the threshold voltage Vth of the CMOS inverter IV2 is input to the input node C ′ of the CMOS inverter IV2 connected to the first output node C.

ＣＭＯＳインバータＩＶ３は、ＰチャネルＭＯＳトランジスタＱ８と、ＮチャネルＭＯＳトランジスタＱ９とを備える。ＰチャネルＭＯＳトランジスタＱ８は、そのソースがコア電源VCCcoreに接続される。ＮチャネルＭＯＳトランジスタＱ９は、そのソースが接地電源に接続される。ＣＭＯＳインバータＩＶ３の入力ノードＤ’は、ＣＭＯＳインバータＩＶ２の出力ノードＤに接続される。また、ＣＭＯＳインバータＩＶ３の出力ノードＥは、図示しない内部コアと接続し、出力信号Ｖｏｕｔを内部コアへ出力する。   CMOS inverter IV3 includes a P-channel MOS transistor Q8 and an N-channel MOS transistor Q9. P channel MOS transistor Q8 has its source connected to core power supply VCCcore. N channel MOS transistor Q9 has its source connected to the ground power supply. The input node D 'of the CMOS inverter IV3 is connected to the output node D of the CMOS inverter IV2. The output node E of the CMOS inverter IV3 is connected to an internal core (not shown) and outputs an output signal Vout to the internal core.

以上のように第３の実施形態のレシーバアンプ回路３００は、第１の実施形態のレシーバアンプ回路１００および第２の実施形態のレシーバアンプ回路２００と同様に、レベルダウン回路が不要になる。また、レシーバアンプ回路３００は、そのノードＣの電位が電源電圧、温度、及びプロセス変動の各種条件に従って、常にＣＭＯＳインバータＩＶ２にとって最も増幅に適した電位となるため、信号のDuty（＝シリアル信号の時間幅）を電源電圧、温度、およびプロセス変動の各種条件によらず一定に保つことができ、高速動作、低面積、低電源電圧動作、広範囲電源電圧動作および広範囲入力電圧動作を実現することができる。特に、レシーバアンプ回路３００は、高速動作と、低面積および広範囲入力電圧動作において効果がある。また、第３の実施の形態のレシーバアンプ回路３００は、差動増幅回路のレプリカ回路を含まないので、回路の構成を簡易化できる。   As described above, the receiver amplifier circuit 300 according to the third embodiment does not require a level-down circuit, similarly to the receiver amplifier circuit 100 according to the first embodiment and the receiver amplifier circuit 200 according to the second embodiment. In the receiver amplifier circuit 300, the potential of the node C is always the most suitable potential for amplification for the CMOS inverter IV2 in accordance with various conditions of power supply voltage, temperature, and process variation. Time width) can be kept constant regardless of various conditions of power supply voltage, temperature, and process variation, and high speed operation, low area, low power supply voltage operation, wide range power supply voltage operation, and wide range input voltage operation can be realized. it can. In particular, the receiver amplifier circuit 300 is effective in high-speed operation and low area and wide range input voltage operation. In addition, since the receiver amplifier circuit 300 according to the third embodiment does not include a replica circuit of a differential amplifier circuit, the circuit configuration can be simplified.

（変形例）
第３の実施形態のレシーバアンプ回路３００において、差動増幅回路１６の第２の出力ノードＢが、差動オペアンプＯＰ１の負の入力端子と接続されるものとしたが、これに限定されるものではなく、差動増幅回路１６の第１の出力ノードＣが、差動オペアンプＯＰ１の負の入力端子と接続されるものとしてもよい。 (Modification)
In the receiver amplifier circuit 300 of the third embodiment, the second output node B of the differential amplifier circuit 16 is connected to the negative input terminal of the differential operational amplifier OP1, but the present invention is not limited to this. Instead, the first output node C of the differential amplifier circuit 16 may be connected to the negative input terminal of the differential operational amplifier OP1.

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。   The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

第１の実施形態のレシーバアンプ回路を表わす図である。It is a figure showing the receiver amplifier circuit of 1st Embodiment. 第２の実施形態のレシーバアンプ回路を表わす図である。It is a figure showing the receiver amplifier circuit of 2nd Embodiment. 第３の実施形態のレシーバアンプ回路を表わす図である。It is a figure showing the receiver amplifier circuit of 3rd Embodiment. 従来のレシーバアンプ回路を表わす図である。It is a figure showing the conventional receiver amplifier circuit.

符号の説明Explanation of symbols

１０，２０，３０ 閾値電圧出力回路、１２，２２ 基準電流制御回路、１４，２４ 差動増幅回路のレプリカ回路、１５，２５，３５ カレントミラー回路、１６，２６ 差動増幅回路、１８，２８，１３５ バッファ回路、３２ 定電流回路、３４ Input-stage-amp回路、３６ レベルダウン回路、３８ Gain-stage-amp回路、ＩＶ０，ＩＶ１，ＩＶ２，ＩＶ３ ＣＭＯＳインバータ、Ｒ１，Ｒ２，Ｒ３，Ｒ４ 抵抗、Ｑ１，Ｑ２，Ｑ３，Ｑ３’，Ｑ４，Ｑ４’，Ｑ５，Ｑ５’，Ｑ６，Ｑ６’，Ｑ６”，Ｑ７，Ｑ７’，Ｑ７”，Ｑ８，Ｑ９，Ｑ１０，Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４，Ｑ１５ ＭＯＳトランジスタ、ＯＰ１ 差動オペアンプ、１００，２００，３００，４００ レシーバアンプ回路。   10, 20, 30 Threshold voltage output circuit, 12, 22 Reference current control circuit, 14, 24 Replica circuit of differential amplifier circuit, 15, 25, 35 Current mirror circuit, 16, 26 Differential amplifier circuit, 18, 28, 135 Buffer circuit, 32 Constant current circuit, 34 Input-stage-amp circuit, 36 Level down circuit, 38 Gain-stage-amp circuit, IV0, IV1, IV2, IV3 CMOS inverter, R1, R2, R3, R4 resistance, Q1 , Q2, Q3, Q3 ', Q4, Q4', Q5, Q5 ', Q6, Q6', Q6 ", Q7, Q7 ', Q7", Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 MOS Transistor, OP1 differential operational amplifier, 100, 200, 300, 400 Receiver amplifier circuit.

Claims (5)

第１のＣＭＯＳインバータを含むバッファ回路と、
前記第１のＣＭＯＳインバータの閾値電圧を出力する閾値電圧出力回路と、
基準電流の大きさを制御する基準電流制御回路と、
２つの入力端子から入力される信号を差動増幅する差動増幅回路と、
前記差動増幅回路のレプリカ回路と、
前記基準電流制御回路に前記基準電流を供給し、前記基準電流のミラー電流を前記差動増幅回路および前記レプリカ回路に供給するカレントミラー回路とを備え、
前記第１のＣＭＯＳインバータの入力端子と、前記差動増幅回路の第１の出力端子とが接続され、
前記基準電流制御回路は、前記閾値電圧出力回路が出力する閾値電圧と前記第１のＣＭＯＳインバータの入力電圧の差分に基づいて前記基準電流の大きさを制御し、
前記レプリカ回路の２つの出力端子の間は、短絡され、
前記基準電流制御回路は、
正の入力端子が前記閾値電圧出力回路の出力に接続され、負の入力端子が前記レプリカ回路の前記短絡された出力端子に接続される差動アンプと、
前記差動アンプの出力に接続されるトランジスタとを含み、
前記トランジスタは、前記カレントミラー回路に接続される、レシーバアンプ回路。 A buffer circuit including a first CMOS inverter;
A threshold voltage output circuit for outputting a threshold voltage of the first CMOS inverter;
A reference current control circuit for controlling the magnitude of the reference current;
A differential amplifier circuit that differentially amplifies signals input from two input terminals;
A replica circuit of the differential amplifier circuit;
A current mirror circuit that supplies the reference current to the reference current control circuit and supplies a mirror current of the reference current to the differential amplifier circuit and the replica circuit ;
An input terminal of the first CMOS inverter is connected to a first output terminal of the differential amplifier circuit;
The reference current control circuit controls the magnitude of the reference current based on a difference between a threshold voltage output from the threshold voltage output circuit and an input voltage of the first CMOS inverter ,
The two output terminals of the replica circuit are short-circuited,
The reference current control circuit includes:
A differential amplifier having a positive input terminal connected to the output of the threshold voltage output circuit and a negative input terminal connected to the shorted output terminal of the replica circuit;
A transistor connected to the output of the differential amplifier,
The transistor is a receiver amplifier circuit connected to the current mirror circuit. 前記閾値電圧出力回路は、第２のＣＭＯＳインバータを含み、
前記第２のＣＭＯＳインバータの入力と出力とが短絡し、
前記第２のＣＭＯＳインバータに含まれるトランジスタのサイズは、前記第１のＣＭＯＳインバータに含まれるトランジスタのサイズに比例する、請求項１記載のレシーバアンプ回路。 The threshold voltage output circuit includes a second CMOS inverter;
The input and output of the second CMOS inverter are short-circuited;
The receiver amplifier circuit according to claim 1, wherein a size of a transistor included in the second CMOS inverter is proportional to a size of a transistor included in the first CMOS inverter. 前記バッファ回路は、さらに、
前記差動増幅回路の他方の出力端子と接続される第３のＣＭＯＳインバータを含み、
前記第３のＣＭＯＳインバータに含まれるトランジスタのサイズは、前記第１のＣＭＯＳインバータに含まれるトランジスタのサイズと実質的に同じである、請求項１記載のレシーバアンプ回路。 The buffer circuit further includes:
A third CMOS inverter connected to the other output terminal of the differential amplifier circuit;
The receiver amplifier circuit according to claim 1, wherein a size of a transistor included in the third CMOS inverter is substantially the same as a size of a transistor included in the first CMOS inverter. 前記第１のＣＭＯＳインバータ、前記第２のＣＭＯＳインバータおよび前記第３のＣＭＯＳインバータにそれぞれ含まれる２つのトランジスタのうち、一方のトランジスタは、第１の電源に接続され、他方は第２の電源に接続され、
前記カレントミラー回路は、第３の電源に接続され、
前記差動増幅回路および前記基準電流制御回路は、前記第１の電源に接続される、請求項１記載のレシーバアンプ回路。 Of the two transistors included in each of the first CMOS inverter, the second CMOS inverter, and the third CMOS inverter, one transistor is connected to a first power supply, and the other is connected to a second power supply. Connected,
The current mirror circuit is connected to a third power source;
The receiver amplifier circuit according to claim 1, wherein the differential amplifier circuit and the reference current control circuit are connected to the first power source. 前記第１のＣＭＯＳインバータ、前記第２のＣＭＯＳインバータおよび前記第３のＣＭＯＳインバータにそれぞれ含まれる２つのトランジスタのうち、一方のトランジスタは、第１の電源に接続され、他方は第２の電源に接続され、
前記カレントミラー回路は、前記第１の電源に接続され、
前記差動増幅回路および前記基準電流制御回路は、前記第２の電源に接続される、請求項１記載のレシーバアンプ回路。 Of the two transistors included in each of the first CMOS inverter, the second CMOS inverter, and the third CMOS inverter, one transistor is connected to a first power supply, and the other is connected to a second power supply. Connected,
The current mirror circuit is connected to the first power source;
The receiver amplifier circuit according to claim 1, wherein the differential amplifier circuit and the reference current control circuit are connected to the second power source.
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* Cited by examiner, † Cited by third party
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US9614527B2 (en) * 2014-09-04 2017-04-04 Fujitsu Limited Differential to single-ended signal conversion

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5032797A (en) * 1990-09-04 1991-07-16 Motorola, Inc. Differential input stage having improved common mode rejection
JPH11355119A (en) * 1998-06-05 1999-12-24 Hitachi Ltd Elc-cmos level conversion circuit and control signal generation circuit
JP3189815B2 (en) * 1998-12-07 2001-07-16 日本電気株式会社 Input circuit, output circuit, input / output circuit, and input signal processing method
JP4766769B2 (en) * 2001-04-18 2011-09-07 ルネサスエレクトロニクス株式会社 Semiconductor integrated circuit
JP2004274564A (en) * 2003-03-11 2004-09-30 Matsushita Electric Ind Co Ltd Level shift circuit
JP4549650B2 (en) * 2003-10-15 2010-09-22 パナソニック株式会社 Small amplitude differential interface circuit

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