JP4835386B2 - Device tester - Google Patents
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Description
本発明は、被試験デバイスの電気的試験を行うデバイステスタに関する。 The present invention relates to a device tester that performs an electrical test of a device under test.
近年、集積回路(IC:Integrated Circuit)の大容量化、高速化、小型化(高密度化)が進んでいる。かかる集積回路を有するデバイスでは、集積回路の高密度化に伴って、電気的機能試験も高速かつ複雑な工程が要求されている。 In recent years, an integrated circuit (IC: Integrated Circuit) has been increased in capacity, speed, and size (high density). In a device having such an integrated circuit, a high-speed and complicated process is required for electrical function testing as the density of the integrated circuit increases.
このような電気的機能試験を遂行するデバイステスタでは、被試験デバイス(Device Under Test:以下「DUT」という。)、例えば、各種メモリデバイスに対して、電源電圧マージン、アクセスタイムマージン等を試験する動作マージン試験が行われている。このデバイス試験において、各デバイスのフェイル数、例えば不良ビット数が計数され、その計数結果でメモリデバイスの良否が判定される。その後、かかるメモリデバイスのフェイル数が所定数より多ければ、そのメモリデバイスは不良品と判断されて試験は終了し、所定値より少なければ救済のリペア処理が行われる。 In a device tester that performs such an electrical function test, a device under test (hereinafter referred to as “DUT”), for example, various memory devices is tested for a power supply voltage margin, an access time margin, and the like. An operating margin test has been conducted. In this device test, the number of failures of each device, for example, the number of defective bits, is counted, and the quality of the memory device is determined based on the counting result. Thereafter, if the number of failures of the memory device is greater than a predetermined number, the memory device is determined to be defective, and the test is terminated. If the number is less than the predetermined value, repair repair processing is performed.
このような機能試験では、試験順を記したパターンプログラムに従って生成された試験信号がDUTに印加され、DUTの出力信号が取得される。この試験信号の生成に至る詳細な処理は以下の通りである。 In such a function test, a test signal generated in accordance with a pattern program indicating the test order is applied to the DUT, and an output signal of the DUT is acquired. Detailed processing leading to the generation of the test signal is as follows.
図6は、従来の試験信号の生成処理を示した機能ブロック図である。データの格納期間において、デバイステスタ10の中央制御部12は、試験パラメータと試験順を記したパターンプログラム16を、アドレス生成部18を介してプログラムメモリ(インストラクションメモリともいう。)20に格納する。また、中央制御部12は、そのパターンプログラム16によって生成されるパターンアドレス(PA)を試験パターンや期待値パターン等からなる3bitのパターンデータ(PD)に変換するためのパターンテーブル(PT)22を、メモリ制御部24および専用のデータバス26を介してデータ置換部28に送信し、データ置換部28はそのパターンテーブル22をパターンメモリ30に格納する。
FIG. 6 is a functional block diagram showing a conventional test signal generation process. During the data storage period, the
かかるメモリ制御部24、データバス26、データ置換部28、およびパターンメモリ30は、DUT32に接続される中継カード34毎に設けられ、さらにパターンメモリ30は、DUT32のデバイス端子8ピンまたは16ピン毎に設けられている。また、プログラムメモリ20は、複数の中継カード34のパターンプログラムを保持している。
The
このように、パターンプログラム16およびパターンテーブル22が格納されると、機能試験が開始され、試験期間中、アドレス生成部(SQPG:SeQuential Pattern Generatorともいう。)18がプログラムメモリに記憶されたパターンプログラム16を実行してパターンアドレスを生成し、このパターンアドレスをデータ置換部28にシリアル伝送する。データ置換部28は、パターンアドレスをディジーチェイン接続された他のデータ置換部28にリレー伝送すると共に、パターンメモリ30に記憶されたパターンテーブル22を参照してパターンアドレスをパターンデータに置換する。パターンデータは、フォーマッタ44によって試験信号に変換され、入出力部46を通じてDUT32のデバイス端子に印加される。このようなパターンデータの切り換えをパターン発生中に任意のピンを選択して行う技術も公開されている(例えば、特許文献1)。
上述した従来のデバイステスタでは、格納期間におけるパターンプログラムおよびパターンテーブルの各メモリへの格納と、試験期間におけるパターンアドレスのデータ置換部への伝送とが、独立した経路(配線)で行われ、その伝送速度も相異していた。図6の例では、専用のデータバス26における伝送速度が10〜30MHzであるのに対して、アドレス生成部18からのシリアル伝送は100〜200MHzといった高速伝送を達成している。
In the above-described conventional device tester, the storage of the pattern program and pattern table in each memory during the storage period and the transmission of the pattern address to the data replacement unit during the test period are performed by independent paths (wiring). The transmission speed was also different. In the example of FIG. 6, the transmission rate on the
近年におけるDUTの大容量化、高速化に伴って、必要なパターンデータの容量、ひいてはパターンプログラムおよびパターンテーブルの容量も増大する傾向にあり、データの各メモリへの格納時間の長時間化が試験時間の遅延を招き、全体的な試験効率を低下させている。上述した従来の構成では、データの格納に、制御の容易さや配線の制約から伝送速度の遅いデータバスを利用せざるを得ず、その伝送速度(10〜30MHz)の制限を鑑みると試験時間を短縮するのは困難であった。 With recent increases in DUT capacity and speed, the required pattern data capacity, and hence the capacity of pattern programs and pattern tables, tends to increase. This delays time and reduces overall test efficiency. In the conventional configuration described above, a data bus having a low transmission rate must be used for data storage due to ease of control and wiring restrictions, and considering the limitation of the transmission rate (10 to 30 MHz), the test time is reduced. It was difficult to shorten.
一方、新しい技術として、アドレス生成部を中継カード内に設け、パターンプログラムの細分化を図る技術が検討されている。かかる技術によると、パターンプログラムとパターンテーブルのどちらのデータも中継カード単位で取り扱うことができるため、中央制御部におけるデータ管理が容易になる。しかし、一つの中継カード内において、パターンプログラムおよびパターンテーブルのメモリへの格納と、パターンアドレスのデータ置換部への伝送との2つの独立した経路が存在することに変わりなく、依然として試験時間の遅延や回路規模の増大化といった問題は解消されていない。 On the other hand, as a new technique, a technique for providing an address generation unit in a relay card to subdivide a pattern program has been studied. According to such a technique, both the pattern program data and the pattern table data can be handled in units of relay cards, so that data management in the central control unit is facilitated. However, in one relay card, there are still two independent paths for storing the pattern program and pattern table in the memory and transmitting the pattern address to the data replacement unit, and the test time is still delayed. The problem of increasing the circuit scale has not been solved.
本願発明者らは、上記問題について鋭意検討した結果、かかる2つの独立した経路の利用期間が相異することに着目し、2つの経路を統合することで、回路を単純化し、また、伝送速度を高速にできることを見出し、本発明を完成するに至った。 As a result of intensive studies on the above problems, the inventors of the present application pay attention to the fact that the usage periods of the two independent paths are different, and simplify the circuit by integrating the two paths. The present invention has been completed.
本発明は、従来のデバイステスタが有する上記問題点に鑑みてなされたものであり、本発明の目的は、メモリへの格納と試験時のパターンアドレスの伝送とを統合することで、高速な伝送および占有面積の削減を図り、試験効率の向上および試験コストの削減が可能な、新規かつ改良されたデバイステスタを提供することである。 The present invention has been made in view of the above-described problems of conventional device testers, and an object of the present invention is to integrate high-speed transmission by integrating storage into a memory and transmission of a pattern address during a test. It is another object of the present invention to provide a new and improved device tester capable of reducing the occupied area and improving the test efficiency and the test cost.
上記課題を解決するために、本発明のある観点によれば、プログラムメモリに記憶されたパターンプログラムの実行に応じて順次生成されるパターンアドレスを、パターンメモリに記憶されたパターンテーブルを参照してパターンデータに置換し、パターンデータを用いて被試験デバイスの電気的試験を行うデバイステスタであって、格納期間に、パターンプログラムおよびパターンテーブルを伝送するデータ伝送部と、格納期間に、データ伝送部からのパターンプログラムをプログラムメモリに記憶し、その後の試験期間に、プログラムメモリに記憶されたパターンプログラムを実行してパターンアドレスを生成するアドレス生成部と、データ伝送部からのパターンテーブルとアドレス生成部からのパターンアドレスとが入力され、格納期間にパターンテーブルを、試験期間にパターンアドレスを選択出力する選択部と、格納期間に、選択部からのパターンテーブルをパターンメモリに記憶し、試験期間に、パターンメモリに記憶されたパターンテーブルを参照して選択部からのパターンアドレスをパターンデータに置換するデータ置換部と、選択部とデータ置換部とを接続し、選択部から格納期間に出力されるパターンテーブルおよび試験期間に出力されるパターンアドレスをデータ置換部に伝送する共通の伝送路とを備えることを特徴とする、デバイステスタが提供される。 In order to solve the above problems, according to an aspect of the present invention, pattern addresses sequentially generated in accordance with execution of a pattern program stored in a program memory are referred to a pattern table stored in the pattern memory. A device tester that replaces pattern data and performs an electrical test of a device under test using the pattern data. The data transmission unit transmits a pattern program and a pattern table during the storage period, and the data transmission unit during the storage period. An address generation unit that stores a pattern program from the program memory and generates a pattern address by executing the pattern program stored in the program memory in a subsequent test period, and a pattern table and an address generation unit from the data transmission unit The pattern address and the storage period The pattern table is stored in the pattern memory during the test period, and the pattern table stored in the pattern memory is referenced during the test period. The data replacement unit that replaces the pattern address from the selection unit with the pattern data, the selection unit and the data replacement unit are connected, and the pattern table that is output from the selection unit during the storage period and the pattern address that is output during the test period A device tester is provided, comprising a common transmission line for transmission to the data replacement unit .
本発明では、従来のパターンプログラムおよびパターンテーブルの各メモリへの格納経路が、パターンアドレスのデータ置換部への伝送経路に統合され、試験経過時間(格納期間、試験期間)に応じて統合した経路をいずれの経路に開放するかがその都度選択される。かかるパターンアドレスのデータ置換部への伝送には、高品質かつ高速な伝送路が利用されているので、この伝送路をメモリへの格納にも利用することで全体的な高速伝送化を図ることができる。従って、機能試験の時間効率を向上することが可能となる。 In the present invention, the conventional path for storing the pattern program and the pattern table in each memory is integrated into the transmission path to the pattern address data replacement unit, and integrated according to the test elapsed time (storage period, test period). Which route is to be opened is selected each time. A high-quality and high-speed transmission line is used for transmission of the pattern address to the data replacement unit. Therefore, the overall high-speed transmission can be achieved by using this transmission line for storing in a memory. Can do. Therefore, it is possible to improve the time efficiency of the function test.
また、パターンプログラムおよびパターンテーブルのメモリへの格納と、パターンアドレスのデータ置換部への伝送とが共通の経路(回路)を通じて実現されるので、従来と比較して回路規模および占有面積を小さくすることが可能となり、試験コストの低減を図ることができる。 Further, since the storage of the pattern program and the pattern table in the memory and the transmission of the pattern address to the data replacement unit are realized through a common path (circuit), the circuit scale and the occupied area are reduced as compared with the conventional case. Therefore, the test cost can be reduced.
さらに、経路を一つに統合することで信頼性も向上し、また、エラーが発生したときのエラー箇所の特定も容易となり、メンテナンスの面でもコスト削減を図ることができる。 Further, by integrating the paths into one, the reliability is improved, and it becomes easy to identify the error location when an error occurs, and the cost can be reduced in terms of maintenance.
パターンプログラム、パターンテーブル、パターンアドレスは、シリアル形式で伝送されるとしてもよい。 The pattern program, pattern table, and pattern address may be transmitted in a serial format.
かかる構成により、パラレル形式と比較しても確実かつ高速な伝送を実現でき、また、各構成要素の端子数を少なくすることが可能となるので、回路規模および占有面積的にも有利になる。 With this configuration, reliable and high-speed transmission can be realized as compared with the parallel format, and the number of terminals of each component can be reduced, which is advantageous in terms of circuit scale and occupied area.
選択部は、複数のデータ置換部にディジーチェインで接続されていてもよい。 The selection unit may be connected to the plurality of data replacement units by a daisy chain.
従来の試験時におけるパターンアドレスのデータ置換部への伝送に加えて、パターンテーブルのメモリへの格納もディジーチェイン伝送することで、より一層、回路の単純化および占有面積の低減を図ることができる。 In addition to the transmission of the pattern address to the data replacement unit in the conventional test, the pattern table is also stored in the memory by daisy chain transmission, thereby further simplifying the circuit and reducing the occupied area. .
選択部は、伝送路上に配置され、複数のデータ置換部それぞれに信号を複製するバッファを通じて接続されていてもよい。
The selection unit may be arranged on the transmission line and connected to each of the plurality of data replacement units through a buffer that duplicates a signal.
かかるバッファの構成により、選択部から各データ置換部への信号品質を保つことができるので、上述したディジーチェインに代えてかかる構成を採用することができる。このような構成により、特定のデータ置換部がエラーを起こしたとしてもエラーの影響範囲をそのデータ置換部のみに留めることができる。 With this buffer configuration, the signal quality from the selection unit to each data replacement unit can be maintained, so that such a configuration can be employed instead of the daisy chain described above. With such a configuration, even if a specific data replacement unit causes an error, the influence range of the error can be limited only to the data replacement unit.
以上説明したように本発明のデバイステスタは、各メモリへの格納とパターンアドレスの伝送とを統合することで、高速な伝送および占有面積の削減を図り、試験効率を向上し、試験コストを低減することが可能である。 As described above, the device tester of the present invention integrates the storage in each memory and the transmission of the pattern address, thereby improving the test efficiency and reducing the test cost by achieving high-speed transmission and reducing the occupied area. Is possible.
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。 Exemplary embodiments of the present invention will be described below in detail with reference to the accompanying drawings. In addition, in this specification and drawing, about the component which has the substantially same function structure, duplication description is abbreviate | omitted by attaching | subjecting the same code | symbol.
本発明の実施形態にかかるデバイステスタは、DUTをセットした後、試験順を記したパターンプログラムに従って生成された試験信号がDUTに印加され、DUTの出力信号が取得される。このような試験信号の生成に関する理解を容易にするため、まず、デバイステスタの全体的な構造を説明する。 In the device tester according to the embodiment of the present invention, after setting the DUT, a test signal generated according to a pattern program in which the test order is written is applied to the DUT, and an output signal of the DUT is acquired. In order to facilitate understanding of the generation of such a test signal, the overall structure of the device tester will be described first.
(第1の実施形態:デバイステスタ100)
図1は、デバイステスタの概略的な構成を示すブロック図である。デバイステスタ100は、本体110と、テストヘッド120とを含んで構成される。当該テストヘッド120には、パフォーマンスボード130が載設され、パフォーマンスボード130上にDUT140が載設される。
(First embodiment: device tester 100)
FIG. 1 is a block diagram illustrating a schematic configuration of a device tester. The
上記本体110は、ユーザインターフェース112を介して設定された試験工程を遂行する中央制御部114が設けられている。上記テストヘッド120には、DUT140の各デバイス端子に接続されるテスト端子と、テスト端子に接続され試験機能を遂行するピンモジュールを例えば32個単位で備える中継カード(PE(Pin Electronics)カードともいう。)122とが設けられる。かかる中継カード122は、本体110からの機能試験に関する指令をテスト端子に反映する。
The
上記パフォーマンスボード130は、テストヘッド120に嵌合可能、かつ、DUT140を載設可能な構造となっており、複数のテスト端子をDUT140のデバイス端子に電気的に接続する。
The
本実施形態では、中央制御部114が、上述した中継カード122にパターンプログラムおよびパターンテーブルを送信し、これらを用いて生成されたパターンデータを最終的な試験信号に変換してDUT140の試験を遂行する。以下、デバイステスタ100の試験信号の生成に至る詳細な処理を説明する。
In the present embodiment, the
図2は、本実施形態のデバイステスタ100の概略的な機能を示した機能ブロック図である。デバイステスタ100は、中央制御部114と、データ伝送部210と、アドレス生成部212と、プログラムメモリ214と、選択部216と、データ置換部218と、パターンメモリ220と、フォーマッタ222と、入出力部224とを含んで構成される。
FIG. 2 is a functional block diagram showing a schematic function of the
このうち、データ伝送部210と、アドレス生成部212と、プログラムメモリ214と、選択部216と、データ置換部218と、パターンメモリ220と、フォーマッタ222と、入出力部224とは中継カード122毎に設けられる。また、データ置換部218は、それぞれDUT140のデバイス端子例えば16ピンに対応した数のテスト端子を制御可能であり、データ置換部218を4つ有する本実施形態の中継カード122では、64ピンのデバイス端子を制御することができる。ここでは、このような中継カード122が32枚設けられている。
Among them, the data transmission unit 210, the
上記中央制御部114は、CPU等の集積回路からなり、デバイステスタ100全体を管理および制御する。また、試験遂行のためのパターンプログラム250およびパターンテーブル252を生成し、中継カード122のデータ伝送部210にデータバス254を介して送信する。
The
上記データ伝送部210は、中央制御部114から受信したパターンプログラム250およびパターンテーブル252を、格納期間中に、アドレス生成部212と、選択部216を通じてデータ置換部218とに伝送する。ここで格納期間とは、実際の機能試験を遂行する前の準備期間であり、その後の試験期間と区別された期間である。かかる期間は、上述したパターンプログラム250およびパターンテーブル252の各メモリへの格納を主な目的としている。
The data transmission unit 210 transmits the
また、データ伝送部210より後段の伝送は、シリアル形式で行われるとしてもよい。このように伝送経路をシリアル形式で形成することで、100〜200MHz以上といった高速伝送を実現できる。シリアル伝送においては、送信されるデータのヘッダやフッタには識別子が記され、そのデータがアドレス生成部212への書込なのか、データ置換部218への書込なのか、また、格納するアドレスを示しているのか、格納するデータそのものを示しているのか把握可能に形成される。
Further, transmission subsequent to the data transmission unit 210 may be performed in a serial format. By forming the transmission path in the serial format in this way, high-speed transmission such as 100 to 200 MHz or more can be realized. In serial transmission, an identifier is written in the header or footer of data to be transmitted. Whether the data is written to the
上記アドレス生成部212は、格納期間に、データ伝送部210から受信したパターンプログラム250をプログラムメモリ214に記憶する。また、アドレス生成部212は、試験期間に、プログラムメモリ214に記憶されたパターンプログラム250を実行してパターンアドレスを生成する。以下にパターンプログラム250のデータ構造を示すと共に、どのようにしてパターンアドレスを生成するのかを説明する。
The
図3は、パターンプログラム250のデータ構造を示した説明図である。図3(a)に示したパターンプログラム250は、パターンインストラクションとも呼ばれ、パターンアドレス領域310と、インストラクション領域320とから構成される。パターンプログラム250は、通常のインタプリタによるプログラム同様、パターンアドレス領域310の数値(パターンアドレス)の小さい順からインストラクション領域320のコマンドに従って順次処理が進められる。
FIG. 3 is an explanatory diagram showing the data structure of the
図3(a)の例では、パターンアドレス0、1に対応するインストラクションとして処理なしの「NOP」コマンドが記されているので、アドレス生成部212は、パターンアドレスを0→1→2と単純にインクリメントする。続いて、パターンアドレス2には10回繰り返しを意味する「RPT10」のコマンドが記されているので、アドレス生成部212は、パターンアドレス2を10回繰り返す。次に、パターンアドレス3の「JUMP C」のコマンドによりパターンアドレス5にジャンプする。パターンアドレス5では、ループコマンドの開始「LST」が記されているので、パターンアドレス7のループコマンドの終了「LEN」まで複数回パターンアドレスがループする。
In the example of FIG. 3A, since the “NOP” command without processing is written as an instruction corresponding to the pattern addresses 0 and 1, the
従って、当該パターンプログラム250の処理の流れをパターンアドレスの流れで示すと、図3(b)に示すように「0→1→2→…→2→3→5→6→7→5→6→7→…」となる。このパターンアドレスの数値はアドレスカウンタとして次に処理するパターンアドレスを示すと共に、機能試験のためのパターンデータの順番を示すこととなる。即ち、図3(b)に示した「0→1→2→…→2→3→5→6→7→5→6→7→…」がそのまま試験順を示し、アドレス生成部212は、かかるパターンアドレスを選択部216に送信することとなる。
Therefore, when the flow of processing of the
上記選択部216は、2入力1出力のセレクタからなり、データ伝送部210からのパターンテーブル252と、アドレス生成部212で生成されたパターンアドレスとが入力され、試験経過時間(格納期間、試験期間)に応じていずれか一方を選択出力する。ここでは、格納期間にパターンテーブル252を選択し、試験期間にパターンアドレスを選択する。
The
本実施形態においては、パターンプログラム250およびパターンテーブル252のメモリへの格納が完了した後、パターンアドレスのデータ置換部218への伝送が行われる。従って、上記メモリへの格納とパターンアドレスの伝送は、時間を異にして実行することができるので、選択部216からデータ置換部218への高速伝送路を共有でき、伝送路の有効活用が可能となる。かかる選択部216の出力は、中央制御部114からの、現時点が格納期間か試験期間かを示す制御信号(図示せず)により切り換えられるが、かかる場合に限られず、例えば、パターンプログラム250、パターンテーブル252、パターンアドレスのヘッダ等によりそのデータを自動認識し、データ置換部218に選択出力するといった様々な態様を適用することができる。
In this embodiment, after storing the
上記データ置換部218は、格納期間において、選択部216が出力したパターンテーブル252をパターンメモリ220に記憶する。また、試験期間において、パターンメモリ220に記憶されたパターンテーブル252を参照して、選択部216が出力した、即ち、アドレス生成部212が生成したパターンアドレスをパターンデータに置換する。以下にパターンテーブル252のデータ構造を示す。
The
図4は、パターンプテーブル252のデータ構造を示した説明図である。かかるパターンテーブル252は、パターンアドレス領域410と、パターンデータ領域420とから構成される。かかるパターンアドレス領域410と、パターンデータ領域420とにおけるパターンアドレスとパターンデータとは、予め中央制御部114によって対応付けられている。
FIG. 4 is an explanatory diagram showing the data structure of the pattern table 252. The pattern table 252 includes a
データ置換部218は、選択部216からパターンアドレス、例えば、「3」を受信すると、そのパターンアドレス「3」に対応するパターンデータ「000」をパターンテーブル252から読み出し、そのパターンデータをその時点の試験パターンとしてフォーマッタ222に送信する。ここで、パターンデータは、試験信号に対応付けられた3bitの識別子であり、DUT140に対する入出力および波形パターンや期待値等に一対一で対応する。また、図4に示したパターンデータはあくまで例示であり、他の組み合わせが可能なことは言うまでもない。また、ここでは、パターンデータを3bitとしているが、試験パターンの多種化に応じて、4、5bitとすることも可能である。
When the
また、本実施形態では、中継カード122中の4つのデータ置換部218がそれぞれディジーチェインで結ばれているので、データ置換部218は、パターンアドレスを他のデータ置換部218にもリレー伝送する。
In this embodiment, since the four
上記フォーマッタ222は、データ置換部218によって置換されたパターンデータに基づいてデジタルまたはアナログの試験信号を生成したり、入力判定のためのコンパレータの比較値をセットしたりする。
The
上記入出力部224は、フォーマッタ222とDUT140との電気信号のバッファリングを行い、歪んだ電気信号の波形を整形する。
The input /
(第2の実施形態:デバイステスタ500)
図5は、デバイステスタの他の実施形態を示した機能ブロック図である。デバイステスタ500は、中央制御部114と、データ伝送部210と、アドレス生成部212と、プログラムメモリ214と、選択部216と、バッファ510と、データ置換部218と、パターンメモリ220と、フォーマッタ222と、入出力部224とを含んで構成される。
(Second Embodiment: Device Tester 500)
FIG. 5 is a functional block diagram showing another embodiment of the device tester. The
第1の実施形態における構成要素として既に述べた中央制御部114と、データ伝送部210と、アドレス生成部212と、プログラムメモリ214と、選択部216と、データ置換部218と、パターンメモリ220と、フォーマッタ222と、入出力部224とは、実質的に機能が同一なので重複説明を省略し、ここでは、構成が相違するバッファ510を主に説明する。
The
上記バッファ510は、選択部216からの信号を複製し、中継カード122内の複数のデータ置換部218それぞれに出力する。従って、各データ置換部218には選択部216から出力された信号と同一の信号が、それぞれ同時に入力されることとなる。
The
かかるバッファ510の構成により、選択部216から各データ置換部218への信号品質を保つことができるので、第1の実施形態で説明したディジーチェインに代えてかかる構成を採用することができる。第2の実施形態によるそれぞれのデータ置換部218に信号を分配する構成では、特定のデータ置換部218がエラーを起こしたとしてもエラーの影響範囲をそのデータ置換部のみに留めることができる。
With the configuration of the
上述した第1および第2の実施形態によるデバイステスタ100、500では、パターンプログラム250およびパターンテーブル252の各メモリへの格納経路が、パターンアドレスのデータ置換部218への伝送経路に統合され、試験経過時間(格納期間、試験期間)に応じて統合した経路をいずれの経路に開放するかがその都度選択される。かかるパターンアドレスのデータ置換部218への伝送には、高品質かつ高速な伝送路が利用されているので、この伝送路をメモリへの格納にも利用することで全体的な高速伝送化を図ることができる。従って、機能試験の時間効率を向上することが可能となる。
In the
また、パターンプログラム250およびパターンテーブル252のメモリへの格納と、パターンアドレスのデータ置換部218への伝送とが共通の経路(回路)を通じて実現されるので、従来と比較して回路規模および占有面積を小さくすることが可能となり、試験コストの低減を図ることができる。さらに、経路を一つに統合することで信頼性も向上し、また、エラーが発生したときのエラー箇所の特定も容易となり、メンテナンスの面でもコスト削減を図ることができる。
In addition, since the storage of the
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。 As mentioned above, although preferred embodiment of this invention was described referring an accompanying drawing, it cannot be overemphasized that this invention is not limited to the example which concerns. It will be apparent to those skilled in the art that various changes and modifications can be made within the scope of the claims, and these are naturally within the technical scope of the present invention. Understood.
100、500 デバイステスタ
122 中継カード
140 DUT
210 データ伝送部
212 アドレス生成部
214 プログラムメモリ
216 選択部
218 データ置換部
220 パターンメモリ
250 パターンプログラム
252 パターンテーブル
100, 500
210
Claims (4)
格納期間に、前記パターンプログラムおよび前記パターンテーブルを伝送するデータ伝送部と、
前記格納期間に、前記データ伝送部からのパターンプログラムを前記プログラムメモリに記憶し、その後の試験期間に、該プログラムメモリに記憶されたパターンプログラムを実行してパターンアドレスを生成するアドレス生成部と、
前記データ伝送部からのパターンテーブルと前記アドレス生成部からのパターンアドレスとが入力され、前記格納期間に前記パターンテーブルを、前記試験期間に前記パターンアドレスを選択出力する選択部と、
前記格納期間に、前記選択部からのパターンテーブルを前記パターンメモリに記憶し、前記試験期間に、該パターンメモリに記憶されたパターンテーブルを参照して前記選択部からのパターンアドレスをパターンデータに置換するデータ置換部と、
前記選択部と前記データ置換部とを接続し、前記選択部から前記格納期間に出力されるパターンテーブルおよび前記試験期間に出力されるパターンアドレスを前記データ置換部に伝送する共通の伝送路とを備えることを特徴とする、デバイステスタ。 The pattern address sequentially generated according to the execution of the pattern program stored in the program memory is replaced with the pattern data by referring to the pattern table stored in the pattern memory, and the electrical data of the device under test is used by using the pattern data. A device tester for performing a physical test,
A data transmission unit for transmitting the pattern program and the pattern table in a storage period;
An address generation unit that stores a pattern program from the data transmission unit in the program memory in the storage period, and generates a pattern address by executing the pattern program stored in the program memory in a subsequent test period;
A pattern table from the data transmission unit and a pattern address from the address generation unit are input, the selection unit that selectively outputs the pattern table in the storage period, and the pattern address in the test period;
The pattern table from the selection unit is stored in the pattern memory during the storage period, and the pattern address from the selection unit is replaced with pattern data by referring to the pattern table stored in the pattern memory during the test period. A data replacement unit to perform,
The selection unit and the data replacement unit are connected to each other, and a pattern table output from the selection unit during the storage period and a pattern address output during the test period are transmitted to the data replacement unit. A device tester comprising: a device tester;
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