JP4826036B2

JP4826036B2 - Manufacturing method of semiconductor device

Info

Publication number: JP4826036B2
Application number: JP2001215185A
Authority: JP
Inventors: 巧柴田
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-07-16
Filing date: 2001-07-16
Publication date: 2011-11-30
Anticipated expiration: 2021-07-16
Also published as: JP2003031585A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、詳しくは、トレンチ（ゲートトレンチ）内にゲート絶縁膜を介してゲート電極を配置したトレンチゲート型半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
トレンチＭＯＳ、トレンチＩＧＢＴといったトレンチゲート型の半導体装置は、シリコン基板をドライエッチングすることによりトレンチを形成した後、トレンチ内にゲート絶縁膜を形成するとともにその内方にゲート電極を配置することによって得ている。しかし、このように得られるトレンチゲートはトレンチ底部のゲート絶縁膜がトレンチ側面のゲート絶縁膜に比べて薄膜化するために、ゲート耐圧不良や信頼性低下を引き起こすことが知られている。この問題点に対して、例えば特開平７−２６３６９２号公報においては図９（ａ）に示すように、シリコン基板１００の上にマスク材１０１を配置し、図９（ｂ）に示すようにマスク開口部１０１ａからドライエッチングを行ってトレンチを形成し、さらに、トレンチ内部に犠牲酸化膜の形成及び除去を行うと図９（ｃ）に示すようにトレンチ１０２の底部の形状が丸くなる。引き続き、図９（ｄ）に示すようにゲート酸化膜１０３を形成し、図９（ｅ）に示すようにゲート電極１０４を埋め込む。このようにしてゲート酸化膜の薄膜化対策を行っている。
【０００３】
あるいは、特許第２９１７９２２号公報においては、図１０（ａ）に示すように、基板１１０に対しトレンチ１１１を形成し、トレンチ１１１の底部にイオン注入を行った後に、図１０（ｂ）に示すように、トレンチ１１１内にゲート酸化膜１１２およびゲート電極１１３を配置する。このようにすることにより、トレンチ底部に高濃度層１１４を形成して増殖酸化によるゲート酸化膜１１２の厚膜化を図っている。
【０００４】
しかしながら、いずれの技術を用いたとしても十分に厚膜化できないという問題があった。また、ドライエッチングによりトレンチを形成しているため、トレンチ側壁には結晶欠陥が発生し、ゲート酸化膜の膜質劣化や移動度の低下といった問題も挙げられる。
【０００５】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的は、新規な手法により信頼性向上を図ることができるようにすることにある。
【０００６】
【課題を解決するための手段】
請求項１，２に記載の半導体装置の製造方法によれば、基板に対しトレンチを掘り込むという手法を用いずに、単結晶半導体基板の上面における絶縁膜の開口部から選択エピタキシャル成長させてエピタキシャル層に囲まれたゲートトレンチを形成することにより、信頼性向上を図ることができる。
【０００７】
特に、請求項１に記載の半導体装置の製造方法によれば、例えばドリフトＮ層に引き続きＰ層を選択エピタキシャル成長させる場合（導電型の異なる層を選択エピタキシャル成長させる場合）、トレンチ側面にも形成されるＰ層を除去することができる。
【０００８】
また特に、請求項２に記載の半導体装置の製造方法によれば、例えば、ドリフトＮ層に引き続きＰ層を選択エピタキシャル成長させる場合、トレンチ側面へのエピタキシャル成長を抑制することもできる。また、トレンチゲートの高アスペクト化が可能となる。
【０００９】
請求項３に記載の半導体装置の製造方法によれば、トレンチゲートの高アスペクト化が可能となる。
請求項４に記載の半導体装置の製造方法によれば、トレンチ側面に形成されているマスク膜を除去してゲート絶縁膜を形成する際、選択成長用絶縁膜マスク（トレンチ底部の絶縁膜）を残すことができる。
【００１０】
請求項５に記載の半導体装置の製造方法によれば、１回の成膜工程で、例えばドリフトＮ層、チャネルＰ層を形成することが可能となる。
【００１１】
請求項６に記載の半導体装置の製造方法によれば、例えば、ドリフト層の濃度を一定ではなく、濃度勾配をつけることができる。
請求項７に記載の半導体装置の製造方法によれば、トレンチ開口部のゲート絶縁膜の薄膜化を抑制することが可能となる。
【００１２】
請求項９に記載の半導体装置の製造方法によれば、トレンチゲートの耐圧向上や移動度の向上を図ることが可能となる。
請求項１１に記載の半導体装置の製造方法によれば、トレンチ底部のゲート絶縁膜を側面よりも厚くすることによりゲート耐圧および信頼性を向上することが可能となる。
【００１３】
【発明の実施の形態】
（第１の比較例）
以下、この発明を具体化した実施の形態を説明するに先立ち、第１の比較例を図面に従って説明する。
【００１４】
本比較例においては、図２（ｃ）に示すように、トレンチゲート型ＭＯＳＦＥＴに適用しており、同図において符号Ａで示す箇所がゲートトレンチであり、このゲートトレンチの内壁にゲート絶縁膜３，６が形成されるとともにその内方にポリシリコンゲート電極９が配置されている。
【００１５】
以下にトレンチゲート型ＭＯＳＦＥＴの製造方法を説明する。
まず、図１（ａ）に示すように、Ｎ⁺単結晶シリコン基板１の上にＮ^-エピタキシャル層２を形成する。本例では、このＮ⁺単結晶シリコン基板１とＮ^-エピタキシャル層２により単結晶半導体基板が構成されている。そして、Ｎ^-エピタキシャル層２の上面にシリコン酸化膜（絶縁膜）３を全面に形成する。さらに、図１（ｂ）に示すように、シリコン酸化膜３の所定領域を除去してパターニングする。このパターンにおいてゲートトレンチとなる部位（図２（ｃ）でのＡ部）にはシリコン酸化膜３があり、ゲートトレンチの周辺部となる箇所は開口部３ａとなっている。
【００１６】
引き続き、図１（ｃ）に示すように、基板１，２の上面におけるシリコン酸化膜３の開口部３ａから選択エピタキシャル成長させてゲートトレンチ形成領域の周囲にＮ^-エピタキシャル層（拡散層）４を形成する。このＮ^-エピタキシャル層４はＭＯＳトランジスタにおけるドリフト層として機能する。さらに、図１（ｄ）に示すように、選択エピタキシャル成長を行ってＮ^-エピタキシャル層４の上にＰ型エピタキシャル層（拡散層）５を形成する。このＰ型エピタキシャル層５はＭＯＳトランジスタにおけるチャネル層として機能する。
【００１７】
その後、図２（ａ）に示すように、基板１，２上におけるエピタキシャル層４，５に囲まれたゲートトレンチ内でのエピタキシャル層４，５の少なくとも側面にゲート絶縁膜としてのシリコン酸化膜６を形成する。この際、選択エピタキシャル層４，５の側面に形成するシリコン酸化膜６の膜厚ｔ２を、基板１，２の上面にパターニングしたシリコン酸化膜３の膜厚ｔ１よりも薄く形成する（ｔ２＜ｔ１）。つまり、トレンチ底部のマスク用絶縁膜３の膜厚ｔ１がゲート絶縁膜６の膜厚ｔ２よりも厚くなるようにする。
【００１８】
そして、図２（ｂ）に示すように、ゲートトレンチ内（基板１，２上でのエピタキシャル層４，５に囲まれた領域）にゲート電極材料膜としてのポリシリコン膜９を形成してトレンチ内を同膜９で埋め込む。これによりゲートトレンチ内にゲート電極が配置される。また、Ｐ型エピタキシャル層５の表層部にＮ型ソース領域７，８を形成する。
【００１９】
引き続き、図２（ｃ）に示すように、基板１，２の上に層間絶縁膜（シリコン酸化膜）１０を形成するとともに層間絶縁膜１０にコンタクトホール１２を形成する。そして、層間絶縁膜１０の上にソース電極となる金属膜１１を形成する。この金属膜１１はコンタクトホール１２を通してＮ型ソース領域７，８及びＰ型エピタキシャル層５に接している。また、シリコン基板１の裏面にドレイン電極となる金属膜１３を形成する。その結果、トレンチゲート型ＭＯＳＦＥＴが得られる。
【００２０】
以上のごとく、基板に対しトレンチを掘り込むという手法を用いずに（トレンチエッチング工程なしに）、基板１，２の上面における絶縁膜３の開口部３ａから選択エピタキシャル成長させてエピタキシャル層４，５に囲まれたゲートトレンチを形成することにより、ゲートトレンチ型半導体装置を得ることができる。その結果、トレンチ側面にはトレンチエッチング（ドライエッチング）によるダメージが生じない。また、選択エピタキシャル成長時にマスクとして用いた絶縁膜３をゲートトレンチにおける底部ゲート絶縁膜（底部酸化膜）とすることができるので、トレンチ底部のゲート絶縁膜（３）を厚くできる。さらに、チャネルＰ層５の形成方法として、エピタキシャル層（ドリフトＮ層）４の形成後に、連続して選択エピタキシャル成長を行うことによりＰ層５を形成することができる。
【００２１】
この結果、従来工程に比較してゲート耐圧や信頼性の点で有利なトレンチゲート型半導体装置が得られる。
なお、Ｐ層５はＰ型エピタキシャル層ではなく、Ｎエピ層４の表層部へのイオン注入および熱拡散により形成してもよい。これは、以後に述べる他の実施形態および比較例においても同様である。
【００２２】
また、単結晶半導体基板１，２の上面に対し垂直な方向において任意の導電型の半導体層４，５を選択エピタキシャル成長にて形成することにより、１回の成膜工程で、ドリフトＮ層とチャネルＰ層を形成することができる。
【００２３】
さらに、図２（ａ）に示したように、単結晶半導体基板１，２の上面に配置する絶縁膜３の膜厚ｔ１が、エピタキシャル層４，５の側面に形成するゲート絶縁膜６の膜厚ｔ２よりも厚くなるようにした。よって、トレンチ底部のゲート絶縁膜を側面よりも厚くすることによりゲート耐圧を向上させることができる。この手法は他の実施形態および比較例に用いれば同様の効果を奏する。
【００２４】
一方、単結晶半導体基板１，２の上面に対し垂直な方向において任意の濃度勾配をもつように選択エピタキシャル成長させてもよい。具体的には、例えば、ドリフト層４の濃度を一定ではなく、濃度勾配をつけることができる。
【００２５】
また、図２（ａ）のゲート絶縁膜６を形成する前の図１（ｄ）の状態から、選択エピタキシャル成長によるエピタキシャル層４，５の上面角部（図中のα部）を丸めるようにしてもよい。これにより、トレンチ開口部のゲート絶縁膜６の薄膜化を抑制することが可能となる。具体的には、エピタキシャル層４，５の上面角部αを丸める工程は、ＣＤＥ、フッ硝酸による等方性エッチングまたは犠牲酸化（詳しくは犠牲酸化膜の形成および除去）あるいは水素アニールを用いる。この丸め工程は他の実施形態および比較例において実施してもよい。
【００２６】
さらに、ゲート絶縁膜６を形成する前の図１（ｄ）の状態から、選択エピタキシャル成長によるエピタキシャル層４，５の側面（図中のβ面）を平坦化するようにしてもよい。これにより、トレンチゲートの耐圧向上や移動度の向上を図ることが可能となる。具体的には、エピタキシャル層４，５の側面βを平坦化する工程は、ＣＤＥ、フッ硝酸による等方性エッチングまたは犠牲酸化（詳しくは犠牲酸化膜の形成および除去）あるいは水素アニールを用いる。この平坦化工程は他の実施形態および比較例において実施してもよい。（第１の実施の形態）
次に、第１の実施の形態を、第１の比較例との相違点を中心に説明する。
【００２７】
第１の比較例において、連続エピタキシャル成長によりドリフトＮ層４に引き続きチャネルＰ層５を形成する場合、エピタキシャル層４の上面だけでなく側面にも形成される場合がある。そこで、本実施形態においては以下のような製造方法を採用している。
【００２８】
図３（ａ）に示すように、絶縁膜３の開口部３ａから選択エピタキシャル成長させて図３（ｃ）に示すようにエピタキシャル層１４，１５を形成する工程において次のようにする。
【００２９】
図３（ａ）に示すように、１回目の選択エピタキシャル成長により第１のエピタキシャル層（Ｎ^-層）１４を形成し、引き続き、図３（ｂ）に示すように、２回目の選択エピタキシャル成長により第２のエピタキシャル層（Ｐ層）１５を形成する。その後、第２のエピタキシャル層１５の表面を所定量除去して、図３（ｃ）に示すように、第１のエピタキシャル層１４の側面を露出させる。具体的には、第２のエピタキシャル層１５の側面から第１のエピタキシャル層１４の側面が露出するまでエッチングする。エッチングにはＣＤＥ等の等方性エッチングを用いる。なお、等方性エッチングの代わりに犠牲酸化（詳しくは犠牲酸化膜の形成および除去）を用いてもよい。
【００３０】
このようにして、トレンチ上面の膜厚がトレンチ側面の膜厚よりも厚くなる場合には、Ｐ層１５を形成した後に、ＣＤＥ等の等方性エッチング（または犠牲酸化）による除去を用いることによって、トレンチ側面にＮ⁻層１４を露出することができる。つまり、ドリフトＮ層１４に引き続きＰ層１５を選択エピタキシャル成長させる場合（導電型の異なる層を選択エピタキシャル成長させる場合）、トレンチ側面にも形成されるＰ層１５を除去することができる。
（第２の実施の形態）
次に、第２の実施の形態を、第１の比較例との相違点を中心に説明する。
【００３１】
まず、図４（ａ）に示すように、単結晶シリコン基板（単結晶半導体基板）２１，２２の上面に、パターニングした絶縁膜２３を配置した後、基板２１，２２の上面における絶縁膜２３の開口部２３ａから選択エピタキシャル成長させてゲートトレンチ形成領域の周囲に第１のエピタキシャル層（Ｎ^-層）２４を形成する。そして、図４（ｂ）に示すように、第１のエピタキシャル層２４の表面をマスク膜としてのシリコン酸化膜２５で覆う。さらに、図４（ｃ）に示すように、マスク膜（シリコン酸化膜）２５に対し異方性エッチングを行って第１のエピタキシャル層２４の上面を露出させる。そして、第１のエピタキシャル層２４の上面から引き続き選択エピタキシャル成長させて第２のエピタキシャル層（Ｐ層）２６を形成する。次に、第１のエピタキシャル層２４の側面のマスク膜２５を除去する。その結果、図４（ｄ）に示すようになる。
【００３２】
その後は、第１の比較例と同様に、基板２１，２２上における第１及び第２のエピタキシャル層２４，２６に囲まれたゲートトレンチ内でのエピタキシャル層２４，２６の少なくとも側面にゲート絶縁膜を形成する。さらに、ゲートトレンチ内（基板２１，２２上での第１及び第２のエピタキシャル層２４，２６に囲まれた領域）にゲート電極材料膜を形成してトレンチ内を同膜で埋め込む。
【００３３】
このようにして、ドリフトＮ層２４上にチャネルＰ層２６を形成する場合、側面に保護膜２５を形成することにより、エピタキシャル層２４の上面のみにＰ層２６を形成することができる。つまり、ドリフトＮ層２４に引き続きＰ層２６を選択エピタキシャル成長させる場合、トレンチ側面へのエピ成長を抑制することができる。また、トレンチゲートの高アスペクト化が可能となる。
（第３の実施の形態）
次に、第３の実施の形態を、第２の実施の形態との相違点を中心に説明する。
【００３４】
第１の比較例において、選択エピタキシャル成長により高アスペクトトレンチゲートを形成する場合、トレンチ横方向の成長を抑制する必要がある。本実施形態においては、トレンチゲートの高アスペクト化を実現すべく以下のような工夫をしている。
【００３５】
まず、図５（ａ）に示すように、基板２１，２２の上面に、パターニングした絶縁膜２３を配置した後、基板２１，２２の上面における絶縁膜２３の開口部２３ａから選択エピタキシャル成長させて第１のエピタキシャル層（Ｎ^-層）２４ａを形成する。そして、図５（ｂ）に示すように、ステップ１として、エピタキシャル層２４ａの表面にマスク膜としてのシリコン酸化膜２５ａを形成し、図５（ｃ）に示すように、ステップ２として、シリコン酸化膜２５ａに対する異方性エッチングによりエピタキシャル層２４ａの上面を露出させる。さらに、図５（ｄ）に示すように、ステップ３として、エピタキシャル層２４ａの上面からの選択エピタキシャル成長によりエピタキシャル層（Ｎ^-層）２４ｂを形成する。
【００３６】
このステップ１〜３からなる一連の工程を図６のように複数回繰り返してエピタキシャル層２４ａ，２４ｂ，２６を積層する。
つまり、図６（ａ）に示すように、エピタキシャル層２４ｂの表面にマスク膜としてのシリコン酸化膜２５ｂを形成し、シリコン酸化膜２５ｂに対し異方性エッチングによりエピタキシャル層２４ｂの上面を露出させる。さらに、図６（ｂ）に示すように、エピタキシャル層２４ｂの上面からの選択エピタキシャル成長によりエピタキシャル層（Ｐ層）２６を形成する。その後、エピ層２４ａ，２４ｂの側面の酸化膜２５ａ，２５ｂを除去する。このとき、全ての選択エピタキシャル成長工程を行った後において、選択エピタキシャル成長によるエピタキシャル層２４ａ，２４ｂの側面に形成したマスク膜２５ａ，２５ｂの膜厚ｔ１１，ｔ１２よりも、単結晶半導体基板２１，２２の上面に形成した絶縁膜２３の膜厚ｔ１３を厚くした状態で、エピタキシャル層２４ａ，２４ｂの側面のマスク膜２５ａ，２５ｂを等方性エッチングにより除去する。
【００３７】
そして、図６（ｃ）に示すように、エピ層２４ａ，２４ｂ，２６の側面にゲート絶縁膜（ゲート酸化膜）２７を形成する。
このようにして、トレンチ側面に例えば酸化膜２５ａ，２５ｂを形成し保護膜とすることで、トレンチ側面成長を抑制し、また、トレンチ側面の保護膜２５ａ，２５ｂの膜厚ｔ１１，ｔ１２を選択成長用酸化膜２３の膜厚ｔ１３より薄くすることで、ゲート酸化前に側面保護膜２５ａ，２５ｂを除去する際、選択成長用マスク（トレンチ底部の酸化膜）２３を残すことができる。
（第２の比較例）
次に、第２の比較例を、第１の比較例との相違点を中心に説明する。
【００３８】
第３の実施の形態と同様に、選択エピタキシャル成長により高アスペクトトレンチゲートを形成する場合、トレンチ横方向の成長を抑制する必要がある。本比較例においては、このことを考慮している。
【００３９】
まず、図７（ａ）に示すように、単結晶シリコン基板（単結晶半導体基板）３１，３２の上面に絶縁膜としてのシリコン酸化膜３３を全面に形成した後、図７（ｂ）に示すように、所望の領域をエッチング除去して酸化膜３３をパターニングする。
【００４０】
そして、図７（ｃ）に示すように、基板３１，３２の上面から選択エピタキシャル成長を行い、絶縁膜３３の開口部３３ａでのゲートトレンチ形成領域の周囲にＮ^-エピタキシャル層（単結晶シリコン層）３４を形成すると同時に絶縁膜３３上に多結晶半導体層（多結晶シリコン層）３５を形成する。さらに、図７（ｄ）に示すように、連続してエピタキシャル成長を行ってＮ^-エピタキシャル層３４の上にＰ型エピタキシャル層（単結晶シリコン層）３６を形成すると同時に絶縁膜３３上に多結晶半導体層３５を連続して形成する。
【００４１】
引き続き、絶縁膜３３上に形成した多結晶半導体層３５を除去すると、図８（ａ）に示すようになる。この多結晶半導体層（多結晶シリコン層）３５を除去（エッチング）するにはフッ硝酸（ＨＦ＋ＨＮＯ₃）をエッチング液として用いればよい。そして、図８（ｂ）に示すように、基板３１，３２上におけるエピタキシャル層３４，３６に囲まれたゲートトレンチ内でのエピタキシャル層３４，３６の少なくとも側面にゲート絶縁膜としてのシリコン酸化膜３７を形成する。
【００４２】
さらに、図８（ｃ）に示すように、ソース領域３９，４０を形成した後、ゲートトレンチ内（基板３１，３２上でのエピタキシャル層３４，３６に囲まれた領域）にゲート電極材料膜３８を形成してトレンチ内を同膜３８で埋め込む。これによりゲートトレンチ内にゲート電極が配置される。
【００４３】
このように、選択エピタキシャル成長では成長条件によって絶縁膜マスク３３上に多結晶シリコンが析出することが知られており、本比較例では、マスク開口部３３ａでは単結晶シリコン３４，３６を成長させるとともにマスク３３上では多結晶シリコン３５を形成し、その後、多結晶シリコン３５のみエッチングすることによってエピタキシャル層３４，３６を残し、その後にゲート絶縁膜３７を形成する。その結果、トレンチゲートの高アスペクト化を図ることが可能となる。
【図面の簡単な説明】
【図１】第１の比較例における製造工程を説明するための断面図。
【図２】第１の比較例における製造工程を説明するための断面図。
【図３】第１の実施の形態における製造工程を説明するための断面図。
【図４】第２の実施の形態における製造工程を説明するための断面図。
【図５】第３の実施の形態における製造工程を説明するための断面図。
【図６】第３の実施の形態における製造工程を説明するための断面図。
【図７】第２の比較例における製造工程を説明するための断面図。
【図８】第２の比較例における製造工程を説明するための断面図。
【図９】従来技術を説明するための断面図。
【図１０】従来技術を説明するための断面図。
【符号の説明】
１…Ｎ+単結晶シリコン基板、２…Ｎ-エピタキシャル層、３…シリコン酸化膜（絶縁膜）、３ａ…開口部、４…Ｎ-エピタキシャル層、５…Ｐ型エピタキシャル層、６…ゲート酸化膜、９…ポリシリコン膜（ゲート電極材料膜）、１４…Ｎ-エピタキシャル層、１５…Ｐ型エピタキシャル層、２１，２２…単結晶半導体基板、２３…シリコン酸化膜（絶縁膜）、２３ａ…開口部、２４…Ｎ-エピタキシャル層、２５…シリコン酸化膜、２６…Ｐ型エピタキシャル層、３１，３２…単結晶半導体基板、３３…シリコン酸化膜（絶縁膜）、３３ａ…開口部、３４…Ｎ-エピタキシャル層、３５…多結晶シリコン層、３６…Ｐ型エピタキシャル層、３７…ゲート酸化膜、３８…ゲート電極材料膜。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a trench gate type semiconductor device in which a gate electrode is disposed in a trench (gate trench) through a gate insulating film.
[0002]
[Prior art]
A trench gate type semiconductor device such as a trench MOS or a trench IGBT is obtained by forming a trench by dry etching a silicon substrate, and then forming a gate insulating film in the trench and disposing a gate electrode inside the trench. ing. However, it is known that the trench gate obtained in this way causes a gate breakdown voltage failure and a decrease in reliability because the gate insulating film at the bottom of the trench is thinner than the gate insulating film on the side surface of the trench. To solve this problem, for example, in Japanese Patent Laid-Open No. 7-263692, a mask material 101 is disposed on a silicon substrate 100 as shown in FIG. 9A, and a mask as shown in FIG. When the trench is formed by dry etching from the opening 101a, and the sacrificial oxide film is formed and removed from the trench, the shape of the bottom of the trench 102 becomes round as shown in FIG. 9C. Subsequently, a gate oxide film 103 is formed as shown in FIG. 9D, and a gate electrode 104 is embedded as shown in FIG. In this way, measures are taken to reduce the thickness of the gate oxide film.
[0003]
Alternatively, in Japanese Patent No. 2917922, as shown in FIG. 10A, a trench 111 is formed in the substrate 110, and after ion implantation is performed on the bottom of the trench 111, as shown in FIG. In addition, the gate oxide film 112 and the gate electrode 113 are disposed in the trench 111. In this way, the high-concentration layer 114 is formed at the bottom of the trench to increase the thickness of the gate oxide film 112 by growth oxidation.
[0004]
However, there has been a problem that even if any technique is used, the film cannot be sufficiently thickened. In addition, since the trench is formed by dry etching, crystal defects are generated on the sidewall of the trench, and there are problems such as deterioration in the quality of the gate oxide film and reduction in mobility.
[0005]
[Problems to be solved by the invention]
The present invention has been made under such a background, and an object thereof is to enable improvement of reliability by a novel method.
[0006]
[Means for Solving the Problems]
According to the manufacturing method of the semiconductor device according to claim 1, 2, without using the technique of recessing the trench to the substrate, by selective epitaxial grown from the opening of the insulating film on the upper surface of the single crystal semiconductor substrate epitaxial layer By forming the gate trench surrounded by, the reliability can be improved.
[0007]
In particular, according to the method of manufacturing a semiconductor device according to claim 1 , for example, when the P layer is selectively epitaxially grown on the drift N layer (when a layer having a different conductivity type is selectively epitaxially grown), it is also formed on the side surface of the trench. The P layer can be removed.
[0008]
In particular, according to the method for manufacturing a semiconductor device according to claim 2 , for example, when the P layer is selectively epitaxially grown on the drift N layer, the epitaxial growth on the side surface of the trench can be suppressed. Also, the aspect ratio of the trench gate can be increased.
[0009]
According to the semiconductor device manufacturing method of the third aspect, it is possible to increase the aspect ratio of the trench gate.
According to the method for manufacturing a semiconductor device according to claim 4 , when forming the gate insulating film by removing the mask film formed on the side surface of the trench, the insulating film mask for selective growth (the insulating film at the bottom of the trench) is used. Can leave.
[0010]
According to the manufacturing method of the semiconductor device according to 請 Motomeko 5, in one deposition step, for example, drift N layer, it is possible to form the channel P layer.
[0011]
According to the method for manufacturing a semiconductor device according to the sixth aspect , for example, the concentration of the drift layer is not constant but a concentration gradient can be provided.
According to the semiconductor device manufacturing method of the seventh aspect , it is possible to suppress the thinning of the gate insulating film in the trench opening.
[0012]
According to the method for manufacturing a semiconductor device of the ninth aspect , it is possible to improve the breakdown voltage and the mobility of the trench gate.
According to the semiconductor device manufacturing method of the eleventh aspect, the gate breakdown voltage and reliability can be improved by making the gate insulating film at the bottom of the trench thicker than the side surface.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
(First comparative example )
Hereinafter, before describing the embodiments of implementation embodying the invention, illustrating a first comparative example with reference to the drawings.
[0014]
In this comparative example , as shown in FIG. 2 (c), it is applied to a trench gate type MOSFET. In FIG. 2, a portion indicated by symbol A is a gate trench, and a gate insulating film 3 is formed on the inner wall of the gate trench. , 6 are formed and a polysilicon gate electrode 9 is disposed inward thereof.
[0015]
A method for manufacturing the trench gate type MOSFET will be described below.
First, as shown in FIG. 1A, an N ⁻ epitaxial layer 2 is formed on an N ⁺ single crystal silicon substrate 1. In this example, the N ⁺ single crystal silicon substrate 1 and the N ⁻ epitaxial layer 2 constitute a single crystal semiconductor substrate. Then, a silicon oxide film (insulating film) 3 is formed on the entire surface of the N ⁻ epitaxial layer 2. Further, as shown in FIG. 1B, a predetermined region of the silicon oxide film 3 is removed and patterned. In this pattern, there is a silicon oxide film 3 in a portion that becomes a gate trench (A portion in FIG. 2C), and a portion that becomes a peripheral portion of the gate trench is an opening 3a.
[0016]
Subsequently, as shown in FIG. 1C, selective epitaxial growth is performed from the opening 3a of the silicon oxide film 3 on the upper surfaces of the substrates 1 and 2 to form an N ^- epitaxial layer (diffusion layer) 4 around the gate trench formation region. To do. This N ⁻ epitaxial layer 4 functions as a drift layer in the MOS transistor. Further, as shown in FIG. 1D, selective epitaxial growth is performed to form a P-type epitaxial layer (diffusion layer) 5 on the N ⁻ epitaxial layer 4. This P type epitaxial layer 5 functions as a channel layer in the MOS transistor.
[0017]
Thereafter, as shown in FIG. 2A, a silicon oxide film 6 as a gate insulating film is formed on at least the side surface of the epitaxial layers 4 and 5 in the gate trench surrounded by the epitaxial layers 4 and 5 on the substrates 1 and 2. Form. At this time, the film thickness t2 of the silicon oxide film 6 formed on the side surfaces of the selective epitaxial layers 4 and 5 is formed thinner than the film thickness t1 of the patterned silicon oxide film 3 on the upper surfaces of the substrates 1 and 2 (t2 <t1). ). That is, the film thickness t1 of the mask insulating film 3 at the bottom of the trench is made larger than the film thickness t2 of the gate insulating film 6.
[0018]
Then, as shown in FIG. 2B, a polysilicon film 9 as a gate electrode material film is formed in the gate trench (a region surrounded by the epitaxial layers 4 and 5 on the substrates 1 and 2) to form the trench. The inside is embedded with the same film 9. Thereby, a gate electrode is arrange | positioned in a gate trench. Further, N-type source regions 7 and 8 are formed in the surface layer portion of the P-type epitaxial layer 5.
[0019]
Subsequently, as shown in FIG. 2C, an interlayer insulating film (silicon oxide film) 10 is formed on the substrates 1 and 2 and a contact hole 12 is formed in the interlayer insulating film 10. Then, a metal film 11 to be a source electrode is formed on the interlayer insulating film 10. The metal film 11 is in contact with the N-type source regions 7 and 8 and the P-type epitaxial layer 5 through the contact hole 12. Further, a metal film 13 to be a drain electrode is formed on the back surface of the silicon substrate 1. As a result, a trench gate type MOSFET is obtained.
[0020]
As described above, selective epitaxial growth is performed on the epitaxial layers 4 and 5 from the opening 3a of the insulating film 3 on the top surfaces of the substrates 1 and 2 without using a technique of digging a trench in the substrate (without a trench etching process). By forming an enclosed gate trench, a gate trench type semiconductor device can be obtained. As a result, the trench side surface is not damaged by trench etching (dry etching). Further, since the insulating film 3 used as a mask at the time of selective epitaxial growth can be used as the bottom gate insulating film (bottom oxide film) in the gate trench, the gate insulating film (3) at the bottom of the trench can be thickened. Furthermore, as a method for forming the channel P layer 5, the P layer 5 can be formed by continuously performing selective epitaxial growth after the formation of the epitaxial layer (drift N layer) 4.
[0021]
As a result, a trench gate type semiconductor device advantageous in terms of gate breakdown voltage and reliability as compared with the conventional process can be obtained.
The P layer 5 may be formed by ion implantation and thermal diffusion into the surface layer portion of the N epi layer 4 instead of the P type epitaxial layer. The same applies to other embodiments and comparative examples described below.
[0022]
Further, by forming the semiconductor layers 4 and 5 of any conductivity type in the direction perpendicular to the top surfaces of the single crystal semiconductor substrates 1 and 2 by selective epitaxial growth, the drift N layer and the channel can be formed in one film formation process. A P layer can be formed.
[0023]
Further, as shown in FIG. 2A, the film thickness t1 of the insulating film 3 disposed on the upper surfaces of the single crystal semiconductor substrates 1 and 2 is the film of the gate insulating film 6 formed on the side surfaces of the epitaxial layers 4 and 5. It was made thicker than thickness t2. Therefore, the gate breakdown voltage can be improved by making the gate insulating film at the bottom of the trench thicker than the side surface. This method has the same effect when used in other embodiments and comparative examples .
[0024]
On the other hand, selective epitaxial growth may be performed so as to have an arbitrary concentration gradient in a direction perpendicular to the top surfaces of the single crystal semiconductor substrates 1 and 2. Specifically, for example, the concentration of the drift layer 4 is not constant, but a concentration gradient can be provided.
[0025]
Further, from the state of FIG. 1D before the gate insulating film 6 of FIG. 2A is formed, the top corners (α portion in the drawing) of the epitaxial layers 4 and 5 by selective epitaxial growth are rounded off. Also good. Thereby, it is possible to suppress the thinning of the gate insulating film 6 in the trench opening. Specifically, the step of rounding the upper surface corner α of the epitaxial layers 4 and 5 uses isotropic etching or sacrificial oxidation (specifically, formation and removal of a sacrificial oxide film) or hydrogen annealing using CDE or hydrofluoric acid. This rounding step may be performed in other embodiments and comparative examples .
[0026]
Further, from the state of FIG. 1D before the gate insulating film 6 is formed, the side surfaces (β plane in the drawing) of the epitaxial layers 4 and 5 by selective epitaxial growth may be flattened. As a result, it is possible to improve the breakdown voltage and the mobility of the trench gate. Specifically, the step of planarizing the side surface β of the epitaxial layers 4 and 5 uses isotropic etching or sacrificial oxidation (specifically, formation and removal of a sacrificial oxide film) or hydrogen annealing using CDE or hydrofluoric acid. This planarization step may be performed in other embodiments and comparative examples . (First Embodiment)
Next, the first embodiment will be described with a focus on differences from the first comparative example .
[0027]
In the first comparative example , when the channel P layer 5 is formed subsequently to the drift N layer 4 by continuous epitaxial growth, it may be formed not only on the upper surface of the epitaxial layer 4 but also on the side surface. Therefore, in the present embodiment, the following manufacturing method is adopted.
[0028]
As shown in FIG. 3A, selective epitaxial growth is performed from the opening 3a of the insulating film 3 to form the epitaxial layers 14 and 15 as shown in FIG.
[0029]
As shown in FIG. 3A, a first epitaxial layer (N ⁻ layer) 14 is formed by the first selective epitaxial growth, and subsequently, as shown in FIG. Two epitaxial layers (P layers) 15 are formed. Thereafter, a predetermined amount of the surface of the second epitaxial layer 15 is removed, and the side surfaces of the first epitaxial layer 14 are exposed as shown in FIG. Specifically, etching is performed from the side surface of the second epitaxial layer 15 until the side surface of the first epitaxial layer 14 is exposed. For the etching, isotropic etching such as CDE is used. Note that sacrificial oxidation (specifically, formation and removal of a sacrificial oxide film) may be used instead of isotropic etching.
[0030]
In this way, when the film thickness on the upper surface of the trench is larger than the film thickness on the side surface of the trench, after the P layer 15 is formed, removal by isotropic etching (or sacrificial oxidation) such as CDE is used. The N ⁻ layer 14 can be exposed on the side surface of the trench. That is, when the P layer 15 is selectively epitaxially grown on the drift N layer 14 (when a layer having a different conductivity type is selectively epitaxially grown), the P layer 15 formed also on the side surface of the trench can be removed.
(Second Embodiment)
Next, the second embodiment will be described focusing on the differences from the first comparative example .
[0031]
First, as shown in FIG. 4A, after a patterned insulating film 23 is disposed on the upper surfaces of single crystal silicon substrates (single crystal semiconductor substrates) 21 and 22, the insulating film 23 on the upper surfaces of the substrates 21 and 22 is formed. A first epitaxial layer (N ⁻ layer) 24 is formed around the gate trench formation region by selective epitaxial growth from the opening 23a. Then, as shown in FIG. 4B, the surface of the first epitaxial layer 24 is covered with a silicon oxide film 25 as a mask film. Further, as shown in FIG. 4C, anisotropic etching is performed on the mask film (silicon oxide film) 25 to expose the upper surface of the first epitaxial layer 24. Then, the second epitaxial layer (P layer) 26 is formed by subsequent selective epitaxial growth from the upper surface of the first epitaxial layer 24. Next, the mask film 25 on the side surface of the first epitaxial layer 24 is removed. As a result, it becomes as shown in FIG.
[0032]
Thereafter, as in the first comparative example , the gate insulating film is formed on at least the side surfaces of the epitaxial layers 24 and 26 in the gate trench surrounded by the first and second epitaxial layers 24 and 26 on the substrates 21 and 22. Form. Further, a gate electrode material film is formed in the gate trench (a region surrounded by the first and second epitaxial layers 24 and 26 on the substrates 21 and 22), and the trench is filled with the same film.
[0033]
In this way, when the channel P layer 26 is formed on the drift N layer 24, the P layer 26 can be formed only on the upper surface of the epitaxial layer 24 by forming the protective film 25 on the side surface. That is, when the P layer 26 is selectively epitaxially grown on the drift N layer 24, the epitaxial growth on the trench side surface can be suppressed. Also, the aspect ratio of the trench gate can be increased.
( Third embodiment)
Next, the third embodiment will be described with a focus on differences from the second embodiment.
[0034]
In the first comparative example , when the high aspect trench gate is formed by selective epitaxial growth, it is necessary to suppress the lateral growth of the trench. In the present embodiment, the following measures are taken in order to realize a high aspect ratio of the trench gate.
[0035]
First, as shown in FIG. 5A, after the patterned insulating film 23 is disposed on the upper surfaces of the substrates 21 and 22, selective epitaxial growth is performed from the openings 23a of the insulating film 23 on the upper surfaces of the substrates 21 and 22. One epitaxial layer (N ⁻ layer) 24a is formed. Then, as shown in FIG. 5B, as step 1, a silicon oxide film 25a as a mask film is formed on the surface of the epitaxial layer 24a, and as shown in FIG. The upper surface of the epitaxial layer 24a is exposed by anisotropic etching with respect to the film 25a. Further, as shown in FIG. 5D, as step 3, an epitaxial layer (N ⁻ layer) 24b is formed by selective epitaxial growth from the upper surface of the epitaxial layer 24a.
[0036]
The series of steps consisting of steps 1 to 3 are repeated a plurality of times as shown in FIG.
That is, as shown in FIG. 6A, a silicon oxide film 25b as a mask film is formed on the surface of the epitaxial layer 24b, and the upper surface of the epitaxial layer 24b is exposed to the silicon oxide film 25b by anisotropic etching. Further, as shown in FIG. 6B, an epitaxial layer (P layer) 26 is formed by selective epitaxial growth from the upper surface of the epitaxial layer 24b. Thereafter, the oxide films 25a and 25b on the side surfaces of the epi layers 24a and 24b are removed. At this time, after all the selective epitaxial growth steps are performed, the upper surfaces of the single crystal semiconductor substrates 21 and 22 are larger than the film thicknesses t11 and t12 of the mask films 25a and 25b formed on the side surfaces of the epitaxial layers 24a and 24b by selective epitaxial growth. The mask films 25a and 25b on the side surfaces of the epitaxial layers 24a and 24b are removed by isotropic etching in the state where the film thickness t13 of the insulating film 23 formed in this step is increased.
[0037]
Then, as shown in FIG. 6C, a gate insulating film (gate oxide film) 27 is formed on the side surfaces of the epi layers 24a, 24b, and 26.
In this way, for example, oxide films 25a and 25b are formed on the side surfaces of the trench to form a protective film, thereby suppressing the growth of the trench side surfaces, and the film thicknesses t11 and t12 of the protective films 25a and 25b on the trench side are selectively grown. By making the oxide film 23 thinner than the film thickness t13, the selective growth mask (oxide film at the bottom of the trench) 23 can be left when the side surface protective films 25a and 25b are removed before the gate oxidation.
( Second comparative example )
Next, the second comparative example will be described focusing on the differences from the first comparative example .
[0038]
Similar to the third embodiment, when the high aspect trench gate is formed by selective epitaxial growth, it is necessary to suppress the lateral growth of the trench. This is taken into account in this comparative example .
[0039]
First, as shown in FIG. 7A, a silicon oxide film 33 as an insulating film is formed on the entire upper surface of a single crystal silicon substrate (single crystal semiconductor substrate) 31, 32, and then shown in FIG. 7B. As described above, the oxide film 33 is patterned by removing a desired region by etching.
[0040]
Then, as shown in FIG. 7C, selective epitaxial growth is performed from the upper surfaces of the substrates 31 and 32, and an N ⁻ epitaxial layer (single crystal silicon layer) is formed around the gate trench formation region in the opening 33 a of the insulating film 33. At the same time as forming 34, a polycrystalline semiconductor layer (polycrystalline silicon layer) 35 is formed on the insulating film 33. Further, as shown in FIG. 7D, epitaxial growth is continuously performed to form a P-type epitaxial layer (single crystal silicon layer) 36 on the N ⁻ epitaxial layer 34, and at the same time a polycrystalline semiconductor on the insulating film 33. Layer 35 is formed continuously.
[0041]
Subsequently, when the polycrystalline semiconductor layer 35 formed on the insulating film 33 is removed, the structure shown in FIG. In order to remove (etch) the polycrystalline semiconductor layer (polycrystalline silicon layer) 35, hydrofluoric acid (HF + HNO ₃ ) may be used as an etching solution. Then, as shown in FIG. 8B, a silicon oxide film 37 as a gate insulating film is formed on at least the side surface of the epitaxial layers 34 and 36 in the gate trench surrounded by the epitaxial layers 34 and 36 on the substrates 31 and 32. Form.
[0042]
Further, as shown in FIG. 8C, after the source regions 39 and 40 are formed, the gate electrode material film 38 is formed in the gate trench (a region surrounded by the epitaxial layers 34 and 36 on the substrates 31 and 32). And the trench is filled with the same film 38. Thereby, a gate electrode is arrange | positioned in a gate trench.
[0043]
As described above, it is known that polycrystalline silicon is deposited on the insulating film mask 33 depending on the growth conditions in the selective epitaxial growth. In this comparative example , the single crystal silicon 34 and 36 are grown in the mask opening 33a and the mask is used. Polycrystalline silicon 35 is formed on 33, and then only polycrystalline silicon 35 is etched to leave epitaxial layers 34 and 36, and then gate insulating film 37 is formed. As a result, it is possible to increase the aspect ratio of the trench gate.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view for explaining a manufacturing process in a first comparative example .
FIG. 2 is a cross-sectional view for explaining a manufacturing process in a first comparative example .
FIG. 3 is a cross-sectional view for explaining a manufacturing process in the first embodiment.
FIG. 4 is a cross-sectional view for explaining a manufacturing process in the second embodiment.
FIG. 5 is a cross-sectional view for explaining a manufacturing process according to the third embodiment.
FIG. 6 is a cross-sectional view for explaining a manufacturing process in the third embodiment.
FIG. 7 is a cross-sectional view for explaining a manufacturing process in a second comparative example .
FIG. 8 is a cross-sectional view for explaining a manufacturing process in a second comparative example .
FIG. 9 is a cross-sectional view for explaining the prior art.
FIG. 10 is a cross-sectional view for explaining the prior art.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... N + single crystal silicon substrate, 2 ... N- epitaxial layer, 3 ... Silicon oxide film (insulating film), 3a ... Opening, 4 ... N- epitaxial layer, 5 ... P type epitaxial layer, 6 ... Gate oxide film , 9... Polysilicon film (gate electrode material film), 14... N-epitaxial layer, 15... P-type epitaxial layer, 21 and 22... Single crystal semiconductor substrate, 23. 24 ... N-epitaxial layer, 25 ... silicon oxide film, 26 ... P-type epitaxial layer, 31, 32 ... single crystal semiconductor substrate, 33 ... silicon oxide film (insulating film), 33a ... opening, 34 ... N-epitaxial 35, a polycrystalline silicon layer, 36, a P-type epitaxial layer, 37, a gate oxide film, 38, a gate electrode material film.

Claims

Disposing a patterned insulating film (3) on the upper surface of the single crystal semiconductor substrate (1, 2);
Forming an epitaxial layer (4, 5) around the gate trench formation region by selective epitaxial growth from the opening (3a) of the insulating film (3) on the upper surface of the single crystal semiconductor substrate (1, 2);
A gate insulating film (6) is formed on at least a side surface of the epitaxial layer (4, 5) in a gate trench surrounded by the epitaxial layer (4, 5) on the single crystal semiconductor substrate (1, 2). Process,
Forming a gate electrode material film (9) in the gate trench ,
In the step of forming the epitaxial layer by selective epitaxial growth from the opening of the insulating film, the first epitaxial layer (14) is formed by the first selective epitaxial growth, and then the second epitaxial layer is formed by the second selective epitaxial growth. Forming (15), and thereafter removing a predetermined amount of the surface of the second epitaxial layer (15) by isotropic etching to expose the side surface of the first epitaxial layer (14). A method for manufacturing a semiconductor device.

Disposing a patterned insulating film (23) on the upper surface of the single crystal semiconductor substrate (21, 22);
Forming a first epitaxial layer (24) around the gate trench formation region by selective epitaxial growth from the opening (23a) of the insulating film (23) on the upper surface of the single crystal semiconductor substrate (21, 22); ,
Covering the surface of the first epitaxial layer (24) with a mask film (25);
Performing anisotropic etching on the mask film (25) to expose the upper surface of the first epitaxial layer (24);
Continuously epitaxially growing from the upper surface of the first epitaxial layer (24) to form a second epitaxial layer (26);
Removing the mask film (25) on the side surface of the first epitaxial layer (24) by isotropic etching ;
A gate insulating film on at least the side surface of the epitaxial layer (24, 26) in the gate trench surrounded by the first and second epitaxial layers (24, 26) on the single crystal semiconductor substrate (21, 22). Forming a step;
And a step of forming a gate electrode material film in the gate trench.

From the formation of the mask film (25) on the surface of the epitaxial layer (24), the exposure of the upper surface of the epitaxial layer (24) by anisotropic etching, and the formation of the epitaxial layer by selective epitaxial growth from the upper surface of the epitaxial layer (24). The semiconductor device manufacturing method according to claim 2 , wherein the epitaxial layers (24 a, 24 b, 26) are stacked by repeating a series of steps described above a plurality of times.

After all the selective epitaxial growth steps are performed, the single crystal semiconductor substrate (21 , 22) In the state where the film thickness (t13) of the insulating film (23) formed on the upper surface of the epitaxial layer (24a, 24b) is increased, the mask films (25a, 25b) on the side surfaces of the epitaxial layers (24a, 24b) are removed by isotropic etching. the method of manufacturing a semiconductor device according to claim 2 or 3, characterized in that the the like.

Claims 1 to 4, characterized in that so as to form said arbitrary conductivity type semiconductor layer (4,5) in the direction perpendicular to the upper surface of the single crystal semiconductor substrate (1,2) in selective epitaxial growth The method for manufacturing a semiconductor device according to any one of the above.

Wherein according to any one of claims 1 to 5, characterized in that so as to selective epitaxial growth so as to have any concentration gradient in the direction perpendicular to the upper surface of the single crystal semiconductor substrate (1,2) A method for manufacturing a semiconductor device.

Before forming the gate insulating film (6), in any one of claims 1 to 6, wherein upper corner portion that so rounded (alpha) of the epitaxial layer by selective epitaxial growth (4,5) The manufacturing method of the semiconductor device of description.

The semiconductor device according to claim 7 , wherein the step of rounding the upper surface corner (α) of the epitaxial layer (4, 5) is CDE, isotropic etching with hydrofluoric acid, sacrificial oxidation, or hydrogen annealing. Manufacturing method.

Before forming the gate insulating film (6), in any one of claims 1-8, characterized in that so as to flatten the sides (beta) of the epitaxial layer by selective epitaxial growth (4,5) The manufacturing method of the semiconductor device of description.

10. The semiconductor device according to claim 9 , wherein the step of flattening the side surface (β) of the epitaxial layers (4, 5) is CDE, isotropic etching with hydrofluoric acid, sacrificial oxidation, or hydrogen annealing. Manufacturing method.

The film thickness (t1) of the insulating film (3) disposed on the upper surface of the single crystal semiconductor substrate (1, 2) is the film thickness of the gate insulating film (6) formed on the side surface of the epitaxial layer (4, 5). the method of manufacturing a semiconductor device according to any one of claims 1 to 10, characterized in that set to be thicker than (t2).