JP4798866B2 - Parameter extraction method for circuit simulation - Google Patents
Parameter extraction method for circuit simulation Download PDFInfo
- Publication number
- JP4798866B2 JP4798866B2 JP2001106863A JP2001106863A JP4798866B2 JP 4798866 B2 JP4798866 B2 JP 4798866B2 JP 2001106863 A JP2001106863 A JP 2001106863A JP 2001106863 A JP2001106863 A JP 2001106863A JP 4798866 B2 JP4798866 B2 JP 4798866B2
- Authority
- JP
- Japan
- Prior art keywords
- gate length
- semiconductor device
- value
- saturation current
- type semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、回路シミュレーション用パラメータ抽出方法に関するものである。
【０００２】
【従来の技術】
従来、半導体装置の電子回路を解析したり設計したりするために、回路シミュレーションが行われている。
【０００３】
一般に、半導体装置の場合、製造工程における不可避的なプロセスのばらつきに起因する電子回路の各種特性値のばらつきを避けることができないので、開発や設計の段階において、各種制御に関するパラメータやゲート長等の形状寸法に関するパラメータを製造工程時に発生するプロセスばらつきに従うように変化させて回路シミュレーションを行い、半導体装置の電子回路の特性値のばらつきを予測したり、解析したりすることが重要である。
【０００４】
そして、前記回路シミュレーションの方法として、モンテカルロシミュレーションが広く行われている。該モンテカルロシミュレーションは、各種現象が確率的現象であることを前提にし、与えられた現象に対して乱数を使用してデータを作成し、十分に多い回数だけ反復してシミュレーションを行って近似解を得る方法である。
【０００５】
また、前記回路シミュレーションのための統計的なシミュレーションとして、複数のパラメータの値を組み合わせたサンプリング点を離散的に複数設定し、半導体物理に関する方程式を解くことによって前記サンプリング点のそれぞれにおける半導体装置の電子回路の特性を算出し、続いて、算出結果を応答曲面法を利用して補完し、任意のサンプリング点における半導体装置の電子回路の特性を予測する方法も知られている（特開平１０−５６１６７号公報参照）。
【０００６】
図２は、従来の回路シミュレーションの方法を示すフローチャート、図３はｎＭＯＳ飽和電流値及びｐＭＯＳ飽和電流値の散布図の１例を示す図である。
【０００７】
ＭＯＳＦＥＴに関する回路シミュレーションにおいては、図２に示されるように、まず、Ｔｅｃｈｎｏｌｏｇｙ ＣＡＤ（ＴＣＡＤ）を使用してシミュレーションを行い（ステップＳ１０１）、応答曲面（応答曲面関数）を作成する（ステップＳ１０２）（社団法人電子情報通信学会、「信学技報」ＴｅｃｈｎｉｃａｌＲｅｐｏｒｔ ｏｆ ＩＥＩＣＥ、ＶＬＤ９７−５３、ＥＤ９７−９１、ＳＤＭ９７−１１２、ＩＣＤ９７−１２８（１９９７−０９）参照）。そして、複数のパラメータに関して前記応答曲面に対応するばらつきを発生させて、モンテカルロシミュレーションを行う（ステップＳ１０３）。
【０００８】
ここでは、前記パラメータとして、ｎＭＯＳのイオン注入濃度、ｐＭＯＳのイオン注入濃度、及び、ＦＥＴのゲート長が採用される。
【０００９】
次に、それぞれのサンプリング点に関して、ｎＭＯＳのイオン注入濃度及びゲート長に基づいてｎＭＯＳ飽和電流値を算出し（ステップＳ１０４）、ｐＭＯＳのイオン注入濃度及びゲート長に基づいてｐＭＯＳ飽和電流値を算出する（ステップＳ１０５）。
【００１０】
そして、算出された値をグラフ上にプロットすることによって、図３に示されるような散布図を作成する（ステップＳ１０６）。なお、該散布図における飽和電流値の単位は［Ａ／ｍ］である。
【００１１】
続いて、前記散布図に基づいて、飽和電流値の最大、最小の４つの組み合わせの点を求め、該４つの点をワーストケースコーナーとして抽出する（ステップＳ１０７）。図３に示される例において、前記ワーストケースコーナーは○で囲まれた点である。
【００１２】
次に、前記４つのワーストケースコーナーにおける特性に基づいて、４組の回路シミュレーション用パラメータを抽出し（ステップＳ１０８）、該４組の中のいずれの回路シミュレーション用パラメータであっても動作するように電子回路を設計する（ステップＳ１０９）。
【００１３】
これにより、製造工程における不可避的なばらつきの影響を受けても動作する半導体装置の電子回路を作成できるようになっている。
【００１４】
【発明が解決しようとする課題】
しかしながら、前記従来の回路シミュレーション方法においては、抽出された回路シミュレーション用パラメータに基づいて電子回路を設計しても、実際に製造された半導体装置の電子回路が動作しない場合がある。
【００１５】
図４は従来の回路シミュレーション方法の問題点を示すｎＭＯＳ飽和電流値及びｐＭＯＳ飽和電流値の散布図である。
【００１６】
図において、□は前記従来の回路シミュレーション方法によって算出された飽和電流値を示し、▲は実際に製造された半導体装置の電子回路を実測した飽和電流値を示している。そして、前記従来の回路シミュレーション方法によって算出された飽和電流値の４つのワーストケースコーナーは実線の○で示され、実際に製造された半導体装置の電子回路を実測した飽和電流値の４つのワーストケースコーナーは点線の○で示されている。
【００１７】
前記従来の回路シミュレーション方法によって算出された飽和電流値の４つのワーストケースコーナーは、図に示されるように、実際に製造された半導体装置の電子回路を実測した飽和電流値の４つのワーストケースコーナーと比べてかなり相違してしまう。このため、前記従来の回路シミュレーション方法によって算出された飽和電流値の４つのワーストケースコーナーに基づいて抽出された回路シミュレーション用パラメータに基づいて電子回路を設計すると、実際に製造された半導体装置の電子回路が動作しない場合が発生してしまう。
【００１８】
前記問題の原因の一つとして、従来の回路シミュレーション方法においては、ｎＭＯＳとｐＭＯＳのゲート長のばらつきに同一の値を使用していることが考えられる。
【００１９】
本発明は、上記従来の回路シミュレーション方法の問題点を解決して、ｎＭＯＳとｐＭＯＳのゲート長のばらつきの違いを考慮して、ワーストケースコーナーを抽出し、該ワーストケースコーナーにおける特性に基づいて回路シミュレーション用パラメータを抽出することによって、実際に製造された半導体装置の電子回路の動作を的確にシミュレートすることができる回路シミュレーション用パラメータ抽出方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
そのために、本発明の回路シミュレーション用パラメータ抽出方法においては、ｎ型半導体装置及びｐ型半導体装置のイオン注入濃度の値を求めるとともに、前記ｎ型半導体装置のゲート長の値及びｐ型半導体装置のゲート長の値をそれぞれ独立に求め、前記イオン注入濃度の値及びゲート長の値に基づいてシミュレーションを行って、飽和電流値を算出し、該飽和電流値の散布図に基づいて、回路シミュレーション用パラメータを抽出する。
【００２１】
本発明の他の回路シミュレーション用パラメータ抽出方法においては、さらに、前記ｎ型半導体装置のゲート長の値及びｐ型半導体装置のゲート長の値は、実測されたゲート長のデータベースから求める。
【００２２】
本発明の更に他の回路シミュレーション用パラメータ抽出方法においては、さらに、前記ｎ型半導体装置のゲート長の値及びｐ型半導体装置のゲート長の値は、実測されたゲート長のデータベースからランダム抽出される。
【００２３】
本発明の更に他の回路シミュレーション用パラメータ抽出方法においては、さらに、前記ｎ型半導体装置のゲート長の値及びｐ型半導体装置のゲート長の値は、相関乱数に基づいて求める。
【００２４】
本発明の更に他の回路シミュレーション用パラメータ抽出方法においては、さらに、前記回路シミュレーション用パラメータを抽出した後、相関乱数に基づいて求めたｎ型半導体装置のゲート長の値及びｐ型半導体装置のゲート長の値を入力して、回路シミュレーション用パラメータを再抽出する。
【００２５】
本発明の更に他の回路シミュレーション用パラメータ抽出方法においては、ｎ型半導体装置及びｐ型半導体装置のイオン注入濃度の値を求めるとともに、前記ｎ型半導体装置のゲート長の値及びｐ型半導体装置のゲート長の値をそれぞれ独立に求め、前記イオン注入濃度の値及びゲート長の値に基づいてシミュレーションを行って、飽和電流値を算出し、該飽和電流値の散布図に基づいて、回路シミュレーション用パラメータを抽出し、相関乱数に基づいて求めたｎ型半導体装置のゲート長の値及びｐ型半導体装置のゲート長の値を入力して、回路シミュレーション用パラメータを再抽出する。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
【００２７】
図１は本発明の第１の実施の形態における回路シミュレーション用パラメータ抽出方法を示すフローチャート、図５は本発明の第１の実施の形態における飽和電流値の散布図である。
【００２８】
本実施の形態においては、ＭＯＳＦＥＴ型半導体装置に関して回路シミュレーションを行う場合について説明するが、本発明の回路シミュレーション用パラメータ抽出方法は、その他の種類の半導体装置にも適用することができる。
【００２９】
まず、ＴＣＡＤ（Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）を使用したＴＣＡＤシミュレーションを行い（ステップＳ１）、応答曲面（応答曲面関数）を作成する（ステップＳ２）。なお、「従来の技術」において説明したように、回路シミュレーションのための統計的なシミュレーションとして、複数のパラメータの値を組み合わせたサンプリング点を離散的に複数設定し、半導体物理に関する方程式を解くことによって前記サンプリング点のそれぞれにおける半導体特性を算出し、続いて、該算出結果を応答曲面法（ＲＳＭ：Ｒｅｓｐｏｎｓｅ Ｓｕｒｆａｃｅ Ｍｅｔｈｏｄｏｌｏｇｙ）を利用して補完することによって任意のサンプリング点における半導体装置の電子回路の特性を予測する方法は知られている。
【００３０】
次に、複数のパラメータに関して前記応答曲面に対応するプロセスばらつきを発生させて、モンテカルロシミュレーションを行う（ステップＳ３）。該モンテカルロシミュレーションは、「従来の技術」において説明したように、各種現象が確率的現象であることが前提であり、与えられた現象に対して乱数を使用してデータを作成し、十分に多い回数だけ反復してシミュレーションを行って近似解を得る方法である。ここで、前記パラメータとしては、ｎＭＯＳのイオン注入濃度、ｐＭＯＳのイオン注入濃度、ｎＭＯＳのゲート長、及び、ｐＭＯＳのゲート長が採用される。
【００３１】
まず、ｎＭＯＳのイオン注入濃度に関して乱数を発生させ、該乱数を応答曲面関数に代入して、プロセスばらつきを発生させる。これにより、統計的なばらつきを有する所定数のｎＭＯＳのイオン注入濃度の値を得ることができる。また、ｎＭＯＳのゲート長に関して乱数を発生させ、該乱数を応答曲面関数に代入して、プロセスばらつきを発生させる。これにより、統計的なばらつきを有する所定数のｎＭＯＳのゲート長の値を得ることができる。ここで、前記ｎＭＯＳのイオン注入濃度の値の数とｎＭＯＳのゲート長の値の数とは同一である。
【００３２】
そして、前記イオン注入濃度及びゲート長の値に基づき、反復してシミュレーションを行う。すなわち、前記ｎＭＯＳのイオン注入濃度の値のそれぞれ、及び、ｎＭＯＳのゲート長の値のそれぞれを電流値算出式に代入して、ｎＭＯＳ飽和電流値を算出する（ステップＳ４）。なお、前記電流値算出式は、次式（１）のような式である。
ｎＭＯＳ飽和電流＝ｆa （ｎＭＯＳのイオン注入濃度）＋ｆb （ｎＭＯＳのゲート長）＋ｆc （ｐＭＯＳのイオン注入濃度）・・・・（１）
ここで、ｆa （ｎＭＯＳのイオン注入濃度）はｎＭＯＳのイオン注入濃度の関数、ｆb （ｎＭＯＳのゲート長）はｎＭＯＳのゲート長の関数、ｆc （ｐＭＯＳのイオン注入濃度）はｐＭＯＳのイオン注入濃度の関数である。
【００３３】
これにより、所定数のｎＭＯＳ飽和電流値を得ることができる。
【００３４】
一方、ｐＭＯＳのイオン注入濃度に関して乱数を発生させ、該乱数を応答曲面関数に代入して、プロセスばらつきを発生させる。これにより、統計的なばらつきを有する所定数のｐＭＯＳのイオン注入濃度の値を得ることができる。また、ｐＭＯＳのゲート長に関して乱数を発生させ、該乱数を応答曲面関数に代入して、プロセスばらつきを発生させる。これにより、統計的なばらつきを有する所定数のｐＭＯＳのゲート長の値を得ることができる。ここで、前記ｐＭＯＳのイオン注入濃度の値の数とｐＭＯＳのゲート長の値の数とは同一である。
【００３５】
そして、前記ｐＭＯＳのイオン注入濃度の値のそれぞれ、及び、ｐＭＯＳのゲート長の値のそれぞれを電流値算出式に代入してｐＭＯＳ飽和電流値を算出する（ステップＳ５）。なお、前記電流値算出式は、次式（２）のような式である。
ｐＭＯＳ飽和電流＝ｆa （ｐＭＯＳのイオン注入濃度）＋ｆb （ｐＭＯＳのゲート長）＋ｆc （ｎＭＯＳのイオン注入濃度）・・・・（２）
ここで、ｆa （ｐＭＯＳのイオン注入濃度）はｐＭＯＳのイオン注入濃度の関数、ｆb （ｐＭＯＳのゲート長）はｐＭＯＳのゲート長の関数、ｆc （ｎＭＯＳのイオン注入濃度）はｎＭＯＳのイオン注入濃度の関数である。
【００３６】
これにより、所定数のｐＭＯＳ飽和電流値を得ることができる。ここで、前記ｎＭＯＳ飽和電流値の数とｎＭＯＳ飽和電流値の数とは同一である。
【００３７】
続いて、前記ｎＭＯＳ飽和電流値及びｐＭＯＳ飽和電流値に基づいて、図５に示されるように、ｎＭＯＳ飽和電流値及びｐＭＯＳ飽和電流値の散布図を作成する（ステップＳ６）。
【００３８】
図５において、□は本実施の形態における前記シミュレーションによって算出された飽和電流値を示し、▲は実際に製造された半導体装置を実測した飽和電流値を示している。なお、図５における飽和電流値の単位は［Ａ／ｍ］である。
【００３９】
続いて、図５に示される前記散布図に基づいて、飽和電流値の最大、最小の４つの組み合わせの点を求め、該４つの点をワーストケースコーナーとして抽出する（ステップＳ７）。図５において、実線の○は本実施の形態における前記シミュレーションによって算出された飽和電流値の４つのワーストケースコーナーを示し、点線の○は実際に製造された半導体装置の電子回路を実測した飽和電流値の４つのワーストケースコーナーを示している。
【００４０】
なお、図５に示されるように、本実施の形態における前記シミュレーションによって算出された飽和電流値の４つのワーストケースコーナーは、実際に製造された半導体装置の電子回路を実測した飽和電流値の４つのワーストケースコーナーに近接し、しかも、広い範囲をカバーする。
【００４１】
次に、前記４つのワーストケースコーナーにおける特性に基づいて、４組の回路シミュレーション用パラメータを抽出し（ステップＳ８）、該４組の中のいずれの回路シミュレーション用パラメータであっても動作するように電子回路を設計する（ステップＳ９）。すなわち、回路シミュレーションを行ってＭＯＳＦＥＴ型半導体装置の電子回路を設計する際に、前記４組の中のいずれの回路シミュレーション用パラメータを代入しても前記電子回路が動作することを確認しながら、回路シミュレーションを行って、前記電子回路を設計する。
【００４２】
そして、このようにして設計された電子回路を有する半導体装置を実際に製造し、製造された該半導体装置の電子回路における飽和電流値を実測すると、図５において▲で示されるようになる。この場合、実測された飽和電流値のワーストケースコーナーは、図５において点線の○で示される位置であり、本実施の形態における前記シミュレーションによって算出された飽和電流値の４つのワーストケースコーナーよりも狭い範囲に存在する。すなわち、本実施の形態における前記シミュレーションによって算出された飽和電流値のワーストケースコーナーは、実際に製造された前記半導体装置の電子回路におけるワーストケースコーナーよりも広い範囲をカバーするので、前記シミュレーションによって算出された飽和電流値のワーストケースコーナーに基づいて回路シミュレーション用パラメータを作成して電子回路を設計し、半導体装置を製造すれば、該半導体装置の電子回路の動作は保証される。
【００４３】
このように、本実施の形態においては、ｎＭＯＳのゲート長に関してのプロセスばらつきと、ｐＭＯＳのゲート長に関してのプロセスばらつきとを別個に発生させて、飽和電流値の散布図を作成し、ワーストケースコーナーを抽出するようになっている。
【００４４】
これにより、シミュレーションによって算出された飽和電流値のワーストケースコーナーは、実際に製造された前記半導体装置の電子回路におけるワーストケースコーナーよりも広い範囲をカバーするので、前記シミュレーションによって算出された飽和電流値のワーストケースコーナーに基づいて回路シミュレーション用パラメータを抽出して電子回路を設計し、半導体装置を製造すれば、該半導体装置の電子回路の動作は保証される。したがって、実際に製造された半導体装置の動作を的確にシミュレートすることが可能な回路シミュレーション用パラメータを抽出することができる。
【００４５】
次に、本発明の第２の実施の形態について説明する。なお、前記第１の実施の形態と同じ構成及び同じ動作については、その説明を省略する。
【００４６】
図６は本発明の第２の実施の形態における回路シミュレーション用パラメータ抽出方法を示すフローチャート、図７は本発明の第２の実施の形態における飽和電流値の散布図である。
【００４７】
本実施の形態においては、あらかじめ試作された半導体装置の電子回路における実際のゲート長を実測し、実測されたゲート長のデータに基づいてゲート長データベースを作成する（ステップＳ３−１）。ここで、実測の対象となるゲートの数は、ゲート長のばらつきを統計的に処理するために十分に多い数であって、例えば、百〜千程度の数である。なお、ステップＳ１及びステップＳ２については、前記第１の実施の形態と同様であるので説明を省略する。
【００４８】
そして、モンテカルロシミュレーションを行う（ステップＳ３）場合、前記ゲート長データベースに格納されているゲート長データから、まず、ｎＭＯＳのゲート長として所定数のゲート長データを抽出して、続いて、前記ゲート長データベースに残存するゲート長データからｐＭＯＳのゲート長として同数のゲート長データを抽出する。すなわち、ｎＭＯＳ及びｐＭＯＳのゲート長のばらつきデータを、実測したゲート長に基づくゲート長データベースから抽出する。この場合、ｐＭＯＳのゲート長として所定数のゲート長データを抽出した後、残存するゲート長データからｎＭＯＳのゲート長として同数のゲート長データを抽出してもよい。
【００４９】
次に、ｎＭＯＳ及びｐＭＯＳのイオン注入濃度に関して乱数を発生させ、該乱数を応答曲面関数に代入して、プロセスばらつきを発生させる。これにより、統計的なばらつきを有する所定数のｎＭＯＳ及びｐＭＯＳのイオン注入濃度の値を得ることができる。ここで、前記ｎＭＯＳ及びｐＭＯＳのイオン注入濃度の値の数は、前記ゲート長データベースに格納されているゲート長データから抽出したｎＭＯＳ及びｐＭＯＳのゲート長の数と同一の数とする。
【００５０】
そして、前記ｎＭＯＳ及びｐＭＯＳのゲート長、並びに、ｎＭＯＳ及びｐＭＯＳのイオン注入濃度の値に基づき、反復してシミュレーションを行い、ｎＭＯＳ飽和電流値及びｐＭＯＳ飽和電流値を算出する（ステップＳ４、ステップＳ５）。
【００５１】
続いて、前記ｎＭＯＳ飽和電流値及びｐＭＯＳ飽和電流値に基づいて、図７に示されるように、ｎＭＯＳ飽和電流値及びｐＭＯＳ飽和電流値の散布図を作成する（ステップＳ６）。なお、図７に示される符号は、前記第１の実施の形態における図５と同様であるので、説明を省略する。図７に示されるように、本実施の形態における前記シミュレーションによって算出された飽和電流値の分布は、実際に製造された半導体装置を実測した飽和電流値の分布に近似する。
【００５２】
以降のステップＳ７〜ステップＳ９については、前記第１の実施の形態と同様であるので、説明を省略する。
【００５３】
このように、本実施の形態においては、ｎＭＯＳ及びｐＭＯＳのゲート長のばらつきデータを、実測したゲート長に基づくゲート長データベースから抽出するようになっている。
【００５４】
これにより、シミュレーションによって算出された飽和電流値の分布は、実際に製造された該半導体装置の電子回路における飽和電流値の分布に近似するので、前記シミュレーションによって算出された飽和電流値から抽出されたワーストケースコーナーは非常に正確なものとなる。
【００５５】
次に、本発明の第３の実施の形態について説明する。なお、前記第１及び第２の実施の形態と同じ構成及び同じ動作については、その説明を省略する。
【００５６】
図８は本発明の第３の実施の形態における回路シミュレーション用パラメータ抽出方法を示すフローチャート、図９は本発明の第３の実施の形態における飽和電流値の散布図である。
【００５７】
本実施の形態においては、前記第２の実施の形態と同様のゲート長データベースを作成する（ステップＳ３−１）。なお、ステップＳ１及びステップＳ２については、前記第１の実施の形態と同様であるので、説明を省略する。
【００５８】
そして、モンテカルロシミュレーションを行う（ステップＳ３）場合、前記ゲート長データベースに格納されているゲート長データから、ｎＭＯＳのゲート長として所定数のゲート長データをランダム抽出し、続いて、前記ゲート長データベースに格納されているゲート長データからｐＭＯＳのゲート長として同数のゲート長データをランダム抽出する。なお、前記第２の実施の形態においては、前記ゲート長データベースからｎＭＯＳのゲート長として所定数のゲート長データを抽出した後、残存するゲート長データからｐＭＯＳのゲート長として同数のゲート長データを抽出したが、本実施の形態においては、前記ゲート長データベースからｎＭＯＳのゲート長としてランダム抽出されたゲート長データを再び前記ゲート長データベースに戻した後で、ｐＭＯＳのゲート長として同数のゲート長データをランダム抽出するようになっている。このため、前記ゲート長データベースに格納されているデータの数が少なくても、ゲート長のばらつきを統計的に処理することができる。
【００５９】
なお、前記ゲート長データベースに格納されているゲート長データからｐＭＯＳのゲート長として所定数のゲート長データをランダム抽出した後、ｎＭＯＳのゲート長として同数のゲート長データをランダム抽出してもよい。
【００６０】
次に、ｎＭＯＳ及びｐＭＯＳのイオン注入濃度に関して乱数を発生させ、該乱数を応答曲面関数に代入して、プロセスばらつきを発生させる。これにより、統計的なばらつきを有する所定数のｎＭＯＳ及びｐＭＯＳのイオン注入濃度の値を得ることができる。ここで、前記ｎＭＯＳ及びｐＭＯＳのイオン注入濃度の値の数は、前記ゲート長データベースに格納されているゲート長データからランダム抽出したｎＭＯＳ及びｐＭＯＳのゲート長の数と同一の数とする。
【００６１】
そして、前記ｎＭＯＳ及びｐＭＯＳのゲート長、並びに、ｎＭＯＳ及びｐＭＯＳのイオン注入濃度の値に基づき、反復してシミュレーションを行い、ｎＭＯＳ飽和電流及びｐＭＯＳ飽和電流値を算出する（ステップＳ４、ステップＳ５）。
【００６２】
続いて、前記ｎＭＯＳ飽和電流値及びｐＭＯＳ飽和電流値に基づいて、図９に示されるように、ｎＭＯＳ飽和電流値及びｐＭＯＳ飽和電流値の散布図を作成する（ステップＳ６）。なお、図９に示される符号は、前記第１の実施の形態における図５と同様であるので、説明を省略する。図９に示されるように、本実施の形態における前記シミュレーションにより算出された飽和電流値のサンプル数は、実際に製造された半導体装置の電子回路を実測した飽和電流値のサンプル数が少なくても十分に多くなる。
【００６３】
以降のステップＳ７〜ステップＳ９については、前記第１の実施の形態と同様であるので、説明を省略する。
【００６４】
このように、本実施の形態においては、ｎＭＯＳ及びｐＭＯＳのゲート長のばらつきデータを、実測したゲート長に基づくゲート長データベースからランダム抽出するようになっている。
【００６５】
これにより、シミュレーションにより算出された飽和電流値のサンプル数は、実際に製造された半導体装置の電子回路を実測した飽和電流値のサンプル数が少なくても十分に多くなるので、実測した飽和電流値のサンプル数が少なくても、前記シミュレーションによって算出された飽和電流値から抽出されたワーストケースコーナーは非常に正確なものとなる。
【００６６】
次に、本発明の第４の実施の形態について説明する。なお、前記第１〜３の実施の形態と同じ構成及び同じ動作については、その説明を省略する。
【００６７】
図１０は本発明の第４の実施の形態における回路シミュレーション用パラメータ抽出方法を示すフローチャート、図１１は本発明の第４の実施の形態における飽和電流値の散布図である。
【００６８】
本実施の形態においては、あらかじめ相関乱数を発生させる（ステップＳ３−２）。ここで、前記相関乱数は、統計学で使用されている通常のものであり、まず、互いに独立な乱数Ｘ、Ｙを発生させ、続いて、該乱数Ｘ、Ｙを次式（３）及び（４）に代入して、相関乱数Ｕ、Ｖを得る。
Ｕ＝Ｘ・・・（３）
Ｖ＝｛ρＸ＋（１−ρ2 ）1/2 ＊Ｙ｝・・・（４）
なお、ρは相関関数である。
【００６９】
また、ステップＳ１及びステップＳ２については、前記第１の実施の形態と同様であるので、説明を省略する。
【００７０】
そして、モンテカルロシミュレーションを行う（ステップＳ３）場合、前記相関乱数Ｕ、Ｖに基づいて、統計的なばらつきを有する所定数のｎＭＯＳ及びｐＭＯＳのゲート長の値を抽出する。
【００７１】
次に、ｎＭＯＳ及びｐＭＯＳのイオン注入濃度に関して乱数を発生させ、該乱数を応答曲面関数に代入して、プロセスばらつきを発生させる。これにより、統計的なばらつきを有する所定数のｎＭＯＳ及びｐＭＯＳのイオン注入濃度の値を得ることができる。
【００７２】
そして、前記ｎＭＯＳ及びｐＭＯＳのゲート長、並びに、ｎＭＯＳ及びｐＭＯＳのイオン注入濃度の値に基づき、反復してシミュレーションを行い、ｎＭＯＳ飽和電流値及びｐＭＯＳ飽和電流値を算出する（ステップＳ４、ステップＳ５）。
【００７３】
続いて、前記ｎＭＯＳ飽和電流値及びｐＭＯＳ飽和電流値に基づいて、図１１に示されるように、ｎＭＯＳ飽和電流値及びｐＭＯＳ飽和電流値の散布図を作成する（ステップＳ６）。なお、図１１に示される符号は、前記第１の実施の形態における図５と同様であるので、説明を省略する。図１１に示されるように、本実施の形態における前記シミュレーションによって算出された飽和電流値のワーストケースコーナーは、実際に製造された該半導体装置の電子回路におけるワーストケースコーナーに近接する。
【００７４】
以降のステップＳ７〜ステップＳ９については、前記第１の実施の形態と同様であるので、説明を省略する。
【００７５】
このように、本実施の形態においては、相関乱数に基づいてｎＭＯＳ及びｐＭＯＳのゲート長のばらつきデータを抽出するようになっている。
【００７６】
これにより、シミュレーションによって算出された飽和電流値のワーストケースコーナーは、実際に製造された該半導体装置の電子回路における飽和電流値のワーストケースコーナーに近接するので、前記シミュレーションによって算出された飽和電流値から抽出されたワーストケースコーナーは非常に正確なものとなる。
【００７７】
さらに、ｎＭＯＳ及びｐＭＯＳのゲート長のばらつきデータを実測する必要がないので、容易にシミュレーション用パラメータを抽出することができる。
【００７８】
次に、本発明の第５の実施の形態について説明する。なお、前記第１〜４の実施の形態と同じ構成及び同じ動作については、その説明を省略する。
【００７９】
図１２は本発明の第５の実施の形態における回路シミュレーション用パラメータ抽出方法を示すフローチャートである。
【００８０】
本実施の形態においては、まず、ＴＣＡＤシミュレーションを行い（ステップＳ１）、応答曲面（応答曲面関数）を作成する（ステップＳ２）。
【００８１】
次に、複数のパラメータに関して前記応答曲面に対応するプロセスばらつきを発生させて、モンテカルロシミュレーションを行う（ステップＳ３）。なお、前記ステップ３におけるモンテカルロシミュレーションの方法は、前記第１の実施の形態と同様であるが、前記パラメータとして、「従来の技術」において説明した方法と同様に、ｎＭＯＳとｐＭＯＳのゲート長のばらつきと同一の値を使用する。
【００８２】
そして、前記ｎＭＯＳ及びｐＭＯＳのゲート長、並びに、ｎＭＯＳ及びｐＭＯＳのイオン注入濃度の値に基づき、反復してシミュレーションを行い、ｎＭＯＳ飽和電流値及びｐＭＯＳ飽和電流値を算出する（ステップＳ４、ステップＳ５）。
【００８３】
続いて、前記ｎＭＯＳ飽和電流値及びｐＭＯＳ飽和電流値に基づいて、ｎＭＯＳ飽和電流値及びｐＭＯＳ飽和電流値の散布図を作成し（ステップＳ６）、該散布図に基づいて、飽和電流値の最大、最小の４つの組み合わせの点を求め、該４つの点をワーストケースコーナーとして抽出する（ステップＳ７）。そして、該４つのワーストケースコーナーにおける特性に基づいて、４組の回路シミュレーション用パラメータを抽出する（ステップＳ８）。
【００８４】
ここで、本実施の形態においては、前記第４の実施の形態と同様に、あらかじめ相関乱数を発生させ（ステップＳ３−２）、該相関乱数に基づいて、統計的なばらつきを有する所定数のｎＭＯＳ及びｐＭＯＳのゲート長の値を抽出する（ステップＳ３−３）。
【００８５】
次に、ステップＳ８で抽出した回路シミュレーション用パラメータにステップＳ３−２で抽出した統計的なばらつきを有する所定数のｎＭＯＳ及びｐＭＯＳのゲート長の値を入力して、回路シミュレーション用パラメータを再抽出する（ステップＳ８−１）。
【００８６】
最後に、ステップＳ８−１で再抽出した回路シミュレーション用パラメータを使用して、前記第１の実施の形態と同様に、電子回路を設計する（ステップＳ９）。
【００８７】
なお、本実施の形態において、ステップＳ１〜ステップＳ８の方法が、「従来の技術」において説明した方法と同様である場合について説明したが、ステップＳ１〜ステップＳ８の方法は前記第１〜４の実施例と同様であってもよい。
【００８８】
このように、本実施の形態においては、回路シミュレーション用パラメータを抽出した後、相関乱数に基づいてｎＭＯＳ及びｐＭＯＳのゲート長のばらつきデータを入力して、回路シミュレーション用パラメータを再抽出するようになっている。
【００８９】
これにより、実際に製造された半導体装置の動作をより高精度にシミュレートすることが可能な回路シミュレーション用パラメータを短時間で抽出することができる。
【００９０】
なお、本発明は前記実施の形態に限定されるものではなく、本発明の趣旨に基づいて種々変形させることが可能であり、それらを本発明の範囲から排除するものではない。
【００９１】
【発明の効果】
以上詳細に説明したように、本発明において、回路シミュレーション用パラメータ抽出方法においては、ｎ型半導体装置及びｐ型半導体装置のイオン注入濃度の値を求めるとともに、前記ｎ型半導体装置のゲート長の値及びｐ型半導体装置のゲート長の値をそれぞれ独立に求め、前記イオン注入濃度の値及びゲート長の値に基づいてシミュレーションを行って、飽和電流値を算出し、該飽和電流値の散布図に基づいて、回路シミュレーション用パラメータを抽出する。
【００９２】
この場合、シミュレーションによって算出された飽和電流値のワーストケースコーナーに基づいて回路シミュレーション用パラメータを抽出して電子回路を設計し、半導体装置を製造すれば、該半導体装置の電子回路の動作は保証されるので、実際に製造された半導体装置の動作を的確にシミュレートすることが可能な回路シミュレーション用パラメータを抽出することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における回路シミュレーション用パラメータ抽出方法を示すフローチャートである。
【図２】従来の回路シミュレーションの方法を示すフローチャートである。
【図３】ｎＭＯＳ飽和電流値及びｐＭＯＳ飽和電流値の散布図の１例を示す図である。
【図４】従来の回路シミュレーション方法の問題点を示すｎＭＯＳ飽和電流値及びｐＭＯＳ飽和電流値の散布図である。
【図５】本発明の第１の実施の形態における飽和電流値の散布図である。
【図６】本発明の第２の実施の形態における回路シミュレーション用パラメータ抽出方法を示すフローチャートである。
【図７】本発明の第２の実施の形態における飽和電流値の散布図である。
【図８】本発明の第３の実施の形態における回路シミュレーション用パラメータ抽出方法を示すフローチャートである。
【図９】本発明の第３の実施の形態における飽和電流値の散布図である。
【図１０】本発明の第４の実施の形態における回路シミュレーション用パラメータ抽出方法を示すフローチャートである。
【図１１】本発明の第４の実施の形態における飽和電流値の散布図である。
【図１２】本発明の第５の実施の形態における回路シミュレーション用パラメータ抽出方法を示すフローチャートである。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a circuit simulation parameter extraction method.
[0002]
[Prior art]
Conventionally, circuit simulation is performed in order to analyze and design an electronic circuit of a semiconductor device.
[0003]
In general, in the case of a semiconductor device, variations in various characteristic values of an electronic circuit due to unavoidable process variations in the manufacturing process cannot be avoided. It is important to perform a circuit simulation by changing parameters related to the shape dimensions so as to follow process variations that occur during the manufacturing process, and to predict and analyze variations in the characteristic values of the electronic circuit of the semiconductor device.
[0004]
As a circuit simulation method, Monte Carlo simulation is widely performed. The Monte Carlo simulation assumes that various phenomena are probabilistic phenomena, creates data using random numbers for a given phenomenon, and repeats simulation a sufficient number of times to perform approximate solutions. How to get.
[0005]
In addition, as a statistical simulation for the circuit simulation, a plurality of sampling points obtained by combining a plurality of parameter values are discretely set, and an equation of semiconductor physics is solved to solve the semiconductor device electron at each of the sampling points. A method is also known in which the characteristics of a circuit are calculated, and then the calculation result is complemented by using a response surface method to predict the characteristics of the electronic circuit of the semiconductor device at an arbitrary sampling point (Japanese Patent Laid-Open No. 10-56167). No. publication).
[0006]
FIG. 2 is a flowchart showing a conventional circuit simulation method, and FIG. 3 is a diagram showing an example of a scatter diagram of nMOS saturation current values and pMOS saturation current values.
[0007]
In the circuit simulation relating to the MOSFET, as shown in FIG. 2, first, simulation is performed using Technology CAD (TCAD) (step S101), and a response surface (response surface function) is created (step S102) (corporate association). The Institute of Electronics, Information and Communication Engineers, "Science Technical Bulletin" Technical Report of IEICE, VLD97-53, ED97-91, SDM97-112, ICD97-128 (1997-09)). Then, a variation corresponding to the response curved surface is generated for a plurality of parameters, and a Monte Carlo simulation is performed (step S103).
[0008]
Here, the nMOS ion implantation concentration, the pMOS ion implantation concentration, and the FET gate length are adopted as the parameters.
[0009]
Next, for each sampling point, an nMOS saturation current value is calculated based on the nMOS ion implantation concentration and gate length (step S104), and a pMOS saturation current value is calculated based on the pMOS ion implantation concentration and gate length. (Step S105).
[0010]
Then, a scatter diagram as shown in FIG. 3 is created by plotting the calculated values on a graph (step S106). The unit of the saturation current value in the scatter diagram is [A / m].
[0011]
Subsequently, based on the scatter diagram, the maximum and minimum four combination points of the saturation current value are obtained, and the four points are extracted as the worst case corner (step S107). In the example shown in FIG. 3, the worst case corner is a point surrounded by a circle.
[0012]
Next, based on the characteristics in the four worst case corners, four sets of circuit simulation parameters are extracted (step S108), and any circuit simulation parameters in the four sets are operated. An electronic circuit is designed (step S109).
[0013]
As a result, an electronic circuit of a semiconductor device that can operate even under the influence of inevitable variations in the manufacturing process can be created.
[0014]
[Problems to be solved by the invention]
However, in the conventional circuit simulation method, even if an electronic circuit is designed based on the extracted circuit simulation parameters, the electronic circuit of the actually manufactured semiconductor device may not operate.
[0015]
FIG. 4 is a scatter diagram of the nMOS saturation current value and the pMOS saturation current value showing the problems of the conventional circuit simulation method.
[0016]
In the figure, □ indicates a saturation current value calculated by the conventional circuit simulation method, and ▲ indicates a saturation current value obtained by actually measuring an electronic circuit of a semiconductor device actually manufactured. The four worst case corners of the saturation current value calculated by the conventional circuit simulation method are indicated by solid circles, and the four worst cases of the saturation current value obtained by actually measuring the electronic circuit of the actually manufactured semiconductor device. Corners are indicated by dotted circles.
[0017]
The four worst case corners of the saturation current value calculated by the conventional circuit simulation method are the four worst case corners of the saturation current value obtained by actually measuring the electronic circuit of the actually manufactured semiconductor device, as shown in the figure. It will be quite different compared to. For this reason, when an electronic circuit is designed based on circuit simulation parameters extracted based on the four worst-case corners of the saturation current value calculated by the conventional circuit simulation method, the electronic device of the actually manufactured semiconductor device In some cases, the circuit does not operate.
[0018]
As one of the causes of the problem, in the conventional circuit simulation method, it can be considered that the same value is used for the variation in the gate length of the nMOS and the pMOS.
[0019]
The present invention solves the problems of the above conventional circuit simulation method, extracts the worst case corner in consideration of the difference in gate length variation between the nMOS and the pMOS, and circuit based on the characteristics at the worst case corner. An object of the present invention is to provide a circuit simulation parameter extraction method capable of accurately simulating the operation of an electronic circuit of an actually manufactured semiconductor device by extracting simulation parameters.
[0020]
[Means for Solving the Problems]
Therefore, in the parameter extraction method for circuit simulation according to the present invention, the value of the ion implantation concentration of the n-type semiconductor device and the p-type semiconductor device is obtained, and the value of the gate length of the n-type semiconductor device and the value of the p-type semiconductor device. A gate length value is obtained independently, a simulation is performed based on the ion implantation concentration value and the gate length value, a saturation current value is calculated, and a circuit simulation is performed based on a scatter diagram of the saturation current value. Extract parameters.
[0021]
In another circuit simulation parameter extraction method of the present invention, the gate length value of the n-type semiconductor device and the gate length value of the p-type semiconductor device are obtained from a measured gate length database.
[0022]
In yet another circuit simulation parameter extraction method of the present invention, the gate length value of the n-type semiconductor device and the gate length value of the p-type semiconductor device are randomly extracted from a measured gate length database. The
[0023]
In still another circuit simulation parameter extraction method of the present invention, the gate length value of the n-type semiconductor device and the gate length value of the p-type semiconductor device are obtained based on a correlated random number.
[0024]
In still another circuit simulation parameter extraction method of the present invention, the gate simulation value of the n-type semiconductor device and the gate of the p-type semiconductor device obtained based on the correlation random number after extracting the circuit simulation parameters are further obtained. Input a long value and re-extract the circuit simulation parameters.
[0025]
In yet another circuit simulation parameter extraction method of the present invention, the value of the ion implantation concentration of the n-type semiconductor device and the p-type semiconductor device is obtained, the value of the gate length of the n-type semiconductor device and the value of the p-type semiconductor device A gate length value is obtained independently, a simulation is performed based on the ion implantation concentration value and the gate length value, a saturation current value is calculated, and a circuit simulation is performed based on a scatter diagram of the saturation current value. The parameters are extracted, the gate length value of the n-type semiconductor device and the gate length value of the p-type semiconductor device obtained based on the correlated random numbers are input, and the circuit simulation parameters are re-extracted.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0027]
FIG. 1 is a flowchart showing a circuit simulation parameter extracting method according to the first embodiment of the present invention, and FIG. 5 is a scatter diagram of saturation current values according to the first embodiment of the present invention.
[0028]
In this embodiment, a case where a circuit simulation is performed on a MOSFET type semiconductor device will be described. However, the circuit simulation parameter extraction method of the present invention can be applied to other types of semiconductor devices.
[0029]
First, a TCAD simulation using TCAD (Technology Computer Aided Design) is performed (step S1), and a response surface (response surface function) is created (step S2). As described in “Prior Art”, as a statistical simulation for circuit simulation, a plurality of sampling points combining a plurality of parameter values are set discretely, and equations relating to semiconductor physics are solved. The semiconductor characteristics at each of the sampling points are calculated, and then the calculation results are complemented using a response surface methodology (RSM) to obtain the characteristics of the electronic circuit of the semiconductor device at any sampling point. The method of prediction is known.
[0030]
Next, Monte Carlo simulation is performed by generating process variations corresponding to the response surface with respect to a plurality of parameters (step S3). The Monte Carlo simulation is based on the premise that various phenomena are probabilistic phenomena as described in “Prior Art”, and data is created using random numbers for a given phenomenon, and there are enough This is a method of obtaining an approximate solution by performing simulations repeatedly for the number of times. Here, the nMOS ion implantation concentration, the pMOS ion implantation concentration, the nMOS gate length, and the pMOS gate length are adopted as the parameters.
[0031]
First, a random number is generated with respect to the ion implantation concentration of nMOS, and the random number is substituted into a response surface function to generate process variations. As a result, the value of the ion implantation concentration of a predetermined number of nMOSs having statistical variations can be obtained. Further, a random number is generated with respect to the gate length of the nMOS, and the random number is substituted into a response surface function to generate process variations. As a result, the gate length values of a predetermined number of nMOSs having statistical variations can be obtained. Here, the number of ion implantation concentration values of the nMOS and the number of gate length values of the nMOS are the same.
[0032]
Then, simulation is repeatedly performed based on the values of the ion implantation concentration and the gate length. That is, the nMOS saturation current value is calculated by substituting the nMOS ion implantation concentration value and the nMOS gate length value into the current value calculation formula (step S4). In addition, the said current value calculation formula is a type | formula like following Formula (1).
nMOS saturation current = f a (NMOS ion implantation concentration) + f b (Gate length of nMOS) + f c (PMOS ion implantation concentration) (1)
Where f a (NMOS ion implantation concentration) is a function of nMOS ion implantation concentration, f b (Gate length of nMOS) is a function of gate length of nMOS, f c (PMOS ion implantation concentration) is a function of the pMOS ion implantation concentration.
[0033]
Thereby, a predetermined number of nMOS saturation current values can be obtained.
[0034]
On the other hand, a random number is generated with respect to the ion implantation concentration of the pMOS, and the random number is substituted into a response surface function to generate process variations. As a result, a predetermined number of pMOS ion implantation concentration values having statistical variations can be obtained. Further, a random number is generated with respect to the gate length of the pMOS, and the random number is substituted into the response surface function to generate process variations. As a result, the gate length values of a predetermined number of pMOSs having statistical variations can be obtained. Here, the number of ion implantation concentration values of the pMOS and the number of gate length values of the pMOS are the same.
[0035]
Then, the pMOS saturation current value is calculated by substituting the pMOS ion implantation concentration value and the pMOS gate length value into the current value calculation formula (step S5). In addition, the said current value calculation formula is a type | formula like following Formula (2).
pMOS saturation current = f a (Ion density of pMOS) + f b (PMOS gate length) + f c (NMOS ion implantation concentration) ... (2)
Where f a (PMOS ion implantation concentration) is a function of pMOS ion implantation concentration, f b (PMOS gate length) is a function of the pMOS gate length, f c (NMOS ion implantation concentration) is a function of the nMOS ion implantation concentration.
[0036]
Thereby, a predetermined number of pMOS saturation current values can be obtained. Here, the number of nMOS saturation current values and the number of nMOS saturation current values are the same.
[0037]
Subsequently, based on the nMOS saturation current value and the pMOS saturation current value, a scatter diagram of the nMOS saturation current value and the pMOS saturation current value is created as shown in FIG. 5 (step S6).
[0038]
In FIG. 5, □ indicates a saturation current value calculated by the simulation in the present embodiment, and ▲ indicates a saturation current value obtained by actually measuring a semiconductor device actually manufactured. The unit of the saturation current value in FIG. 5 is [A / m].
[0039]
Subsequently, based on the scatter diagram shown in FIG. 5, the maximum and minimum four combinations of saturation current values are obtained, and the four points are extracted as worst case corners (step S7). In FIG. 5, the solid line ○ indicates the four worst-case corners of the saturation current value calculated by the simulation in the present embodiment, and the dotted line ○ indicates the saturation current obtained by actually measuring the electronic circuit of the actually manufactured semiconductor device. The four worst case corners of the value are shown.
[0040]
As shown in FIG. 5, the four worst case corners of the saturation current value calculated by the simulation in the present embodiment are four saturation current values obtained by actually measuring the electronic circuit of the actually manufactured semiconductor device. Close to two worst case corners, yet covers a wide area.
[0041]
Next, based on the characteristics at the four worst case corners, four sets of circuit simulation parameters are extracted (step S8), and any of the four sets of circuit simulation parameters operates. An electronic circuit is designed (step S9). That is, when designing an electronic circuit of a MOSFET type semiconductor device by performing circuit simulation, it is confirmed that the electronic circuit operates even if any circuit simulation parameter in the four sets is substituted. A simulation is performed to design the electronic circuit.
[0042]
When a semiconductor device having an electronic circuit designed in this way is actually manufactured and the saturation current value in the electronic circuit of the manufactured semiconductor device is actually measured, it is as shown by ▲ in FIG. In this case, the worst case corner of the measured saturation current value is the position indicated by a dotted circle in FIG. 5 and is more than the four worst case corners of the saturation current value calculated by the simulation in the present embodiment. It exists in a narrow area. That is, since the worst case corner of the saturation current value calculated by the simulation in the present embodiment covers a wider range than the worst case corner in the electronic circuit of the semiconductor device actually manufactured, it is calculated by the simulation. If an electronic circuit is designed by creating a circuit simulation parameter based on the worst case corner of the saturation current value and the semiconductor device is manufactured, the operation of the electronic circuit of the semiconductor device is guaranteed.
[0043]
As described above, in the present embodiment, the process variation regarding the gate length of the nMOS and the process variation regarding the gate length of the pMOS are generated separately, and a scatter diagram of the saturation current value is created, and the worst case corner Is supposed to be extracted.
[0044]
Accordingly, the worst case corner of the saturation current value calculated by the simulation covers a wider range than the worst case corner in the electronic circuit of the semiconductor device that is actually manufactured, so the saturation current value calculated by the simulation is If a circuit simulation parameter is extracted based on the worst case corner and an electronic circuit is designed to manufacture a semiconductor device, the operation of the electronic circuit of the semiconductor device is guaranteed. Therefore, it is possible to extract a circuit simulation parameter capable of accurately simulating the operation of the actually manufactured semiconductor device.
[0045]
Next, a second embodiment of the present invention will be described. Note that the description of the same configuration and the same operation as those in the first embodiment is omitted.
[0046]
FIG. 6 is a flowchart showing a circuit simulation parameter extracting method according to the second embodiment of the present invention, and FIG. 7 is a scatter diagram of saturation current values according to the second embodiment of the present invention.
[0047]
In the present embodiment, an actual gate length in an electronic circuit of a semiconductor device prototyped in advance is measured, and a gate length database is created based on the measured gate length data (step S3-1). Here, the number of gates to be actually measured is a sufficiently large number for statistically processing the variation in gate length, and is, for example, about a hundred to a thousand. Note that step S1 and step S2 are the same as those in the first embodiment, and a description thereof will be omitted.
[0048]
When performing the Monte Carlo simulation (step S3), first, a predetermined number of gate length data is extracted as the gate length of the nMOS from the gate length data stored in the gate length database, and then the gate length The same number of gate length data as the pMOS gate length is extracted from the gate length data remaining in the database. That is, variation data of gate lengths of nMOS and pMOS are extracted from a gate length database based on the actually measured gate length. In this case, after extracting a predetermined number of gate length data as the pMOS gate length, the same number of gate length data as the nMOS gate length may be extracted from the remaining gate length data.
[0049]
Next, random numbers are generated with respect to the ion implantation concentrations of nMOS and pMOS, and the random numbers are substituted into a response surface function to generate process variations. As a result, a predetermined number of nMOS and pMOS ion implantation concentration values having statistical variations can be obtained. Here, the number of ion implantation concentration values of the nMOS and pMOS is the same as the number of gate lengths of the nMOS and pMOS extracted from the gate length data stored in the gate length database.
[0050]
Based on the gate lengths of the nMOS and pMOS and the values of the ion implantation concentrations of the nMOS and pMOS, simulation is repeatedly performed to calculate the nMOS saturation current value and the pMOS saturation current value (steps S4 and S5). .
[0051]
Subsequently, based on the nMOS saturation current value and the pMOS saturation current value, a scatter diagram of the nMOS saturation current value and the pMOS saturation current value is created as shown in FIG. 7 (step S6). Note that the reference numerals shown in FIG. 7 are the same as those in FIG. 5 in the first embodiment, and a description thereof will be omitted. As shown in FIG. 7, the distribution of the saturation current value calculated by the simulation in the present embodiment approximates the distribution of the saturation current value obtained by actually measuring the actually manufactured semiconductor device.
[0052]
Since subsequent steps S7 to S9 are the same as those in the first embodiment, description thereof will be omitted.
[0053]
As described above, in this embodiment, the variation data of the gate lengths of the nMOS and pMOS are extracted from the gate length database based on the actually measured gate length.
[0054]
As a result, the distribution of the saturation current value calculated by the simulation approximates the distribution of the saturation current value in the electronic circuit of the semiconductor device that is actually manufactured, and is thus extracted from the saturation current value calculated by the simulation. The worst case corner is very accurate.
[0055]
Next, a third embodiment of the present invention will be described. The description of the same configuration and the same operation as those in the first and second embodiments is omitted.
[0056]
FIG. 8 is a flowchart showing a circuit simulation parameter extracting method according to the third embodiment of the present invention, and FIG. 9 is a scatter diagram of saturation current values according to the third embodiment of the present invention.
[0057]
In the present embodiment, a gate length database similar to that of the second embodiment is created (step S3-1). Note that step S1 and step S2 are the same as those in the first embodiment, and a description thereof will be omitted.
[0058]
When performing the Monte Carlo simulation (step S3), a predetermined number of gate length data is randomly extracted as the gate length of the nMOS from the gate length data stored in the gate length database, and subsequently, the gate length database is stored in the gate length database. The same number of gate length data is randomly extracted as the gate length of the pMOS from the stored gate length data. In the second embodiment, after extracting a predetermined number of gate length data as the nMOS gate length from the gate length database, the same number of gate length data as the pMOS gate length is obtained from the remaining gate length data. In this embodiment, after the gate length data randomly extracted as the nMOS gate length from the gate length database is returned to the gate length database again, the same number of gate length data as the pMOS gate length is extracted. Are randomly extracted. For this reason, even if the number of data stored in the gate length database is small, variations in gate length can be statistically processed.
[0059]
Note that a predetermined number of gate length data may be randomly extracted as the pMOS gate length from the gate length data stored in the gate length database, and then the same number of gate length data may be randomly extracted as the nMOS gate length.
[0060]
Next, random numbers are generated with respect to the ion implantation concentrations of nMOS and pMOS, and the random numbers are substituted into a response surface function to generate process variations. As a result, a predetermined number of nMOS and pMOS ion implantation concentration values having statistical variations can be obtained. Here, the number of ion implantation concentration values of the nMOS and pMOS is the same as the number of gate lengths of nMOS and pMOS randomly extracted from the gate length data stored in the gate length database.
[0061]
Then, simulation is repeatedly performed based on the gate lengths of the nMOS and pMOS and the ion implantation concentration values of the nMOS and pMOS to calculate the nMOS saturation current and the pMOS saturation current (steps S4 and S5).
[0062]
Subsequently, based on the nMOS saturation current value and the pMOS saturation current value, a scatter diagram of the nMOS saturation current value and the pMOS saturation current value is created as shown in FIG. 9 (step S6). Note that the reference numerals shown in FIG. 9 are the same as those in FIG. 5 in the first embodiment, and a description thereof will be omitted. As shown in FIG. 9, the number of samples of the saturation current value calculated by the simulation in the present embodiment is small even if the number of samples of the saturation current value obtained by actually measuring the electronic circuit of the actually manufactured semiconductor device is small. Enough.
[0063]
Since subsequent steps S7 to S9 are the same as those in the first embodiment, description thereof will be omitted.
[0064]
As described above, in this embodiment, the variation data of the gate lengths of the nMOS and the pMOS are randomly extracted from the gate length database based on the actually measured gate length.
[0065]
As a result, the number of samples of saturation current values calculated by simulation increases sufficiently even if the number of samples of saturation current values obtained by actually measuring the electronic circuit of the actually manufactured semiconductor device is small. Even if the number of samples is small, the worst case corner extracted from the saturation current value calculated by the simulation becomes very accurate.
[0066]
Next, a fourth embodiment of the present invention will be described. The description of the same configuration and the same operation as those in the first to third embodiments is omitted.
[0067]
FIG. 10 is a flowchart showing a circuit simulation parameter extracting method according to the fourth embodiment of the present invention, and FIG. 11 is a scatter diagram of saturation current values according to the fourth embodiment of the present invention.
[0068]
In the present embodiment, a correlation random number is generated in advance (step S3-2). Here, the correlation random number is a normal one used in statistics. First, random numbers X and Y independent from each other are generated, and then the random numbers X and Y are expressed by the following equations (3) and ( Substituting into 4), correlation random numbers U and V are obtained.
U = X (3)
V = {ρX + (1−ρ 2 ) 1/2 * Y} (4)
Note that ρ is a correlation function.
[0069]
Further, Step S1 and Step S2 are the same as those in the first embodiment, and thus description thereof is omitted.
[0070]
When performing Monte Carlo simulation (step S3), a predetermined number of nMOS and pMOS gate length values having statistical variations are extracted based on the correlated random numbers U and V.
[0071]
Next, random numbers are generated with respect to the ion implantation concentrations of nMOS and pMOS, and the random numbers are substituted into a response surface function to generate process variations. As a result, a predetermined number of nMOS and pMOS ion implantation concentration values having statistical variations can be obtained.
[0072]
Based on the gate lengths of the nMOS and pMOS and the values of the ion implantation concentrations of the nMOS and pMOS, simulation is repeatedly performed to calculate the nMOS saturation current value and the pMOS saturation current value (steps S4 and S5). .
[0073]
Subsequently, based on the nMOS saturation current value and the pMOS saturation current value, a scatter diagram of the nMOS saturation current value and the pMOS saturation current value is created as shown in FIG. 11 (step S6). Note that the reference numerals shown in FIG. 11 are the same as those in FIG. 5 in the first embodiment, and a description thereof will be omitted. As shown in FIG. 11, the worst case corner of the saturation current value calculated by the simulation in the present embodiment is close to the worst case corner in the electronic circuit of the semiconductor device actually manufactured.
[0074]
Since subsequent steps S7 to S9 are the same as those in the first embodiment, description thereof will be omitted.
[0075]
As described above, in the present embodiment, the variation data of the gate lengths of the nMOS and the pMOS are extracted based on the correlated random numbers.
[0076]
Thus, the worst case corner of the saturation current value calculated by the simulation is close to the worst case corner of the saturation current value in the electronic circuit of the semiconductor device that is actually manufactured, so the saturation current value calculated by the simulation is The worst case corner extracted from is very accurate.
[0077]
Furthermore, since it is not necessary to actually measure variation data of the gate lengths of nMOS and pMOS, it is possible to easily extract simulation parameters.
[0078]
Next, a fifth embodiment of the present invention will be described. The description of the same configuration and the same operation as those of the first to fourth embodiments is omitted.
[0079]
FIG. 12 is a flowchart showing a circuit simulation parameter extracting method according to the fifth embodiment of the present invention.
[0080]
In the present embodiment, first, TCAD simulation is performed (step S1), and a response surface (response surface function) is created (step S2).
[0081]
Next, Monte Carlo simulation is performed by generating process variations corresponding to the response surface with respect to a plurality of parameters (step S3). Note that the Monte Carlo simulation method in Step 3 is the same as that in the first embodiment, but as the parameter, the variation in the gate lengths of the nMOS and the pMOS is the same as the method described in “Prior Art”. Use the same value as.
[0082]
Based on the gate lengths of the nMOS and pMOS and the values of the ion implantation concentrations of the nMOS and pMOS, simulation is repeatedly performed to calculate the nMOS saturation current value and the pMOS saturation current value (steps S4 and S5). .
[0083]
Subsequently, based on the nMOS saturation current value and the pMOS saturation current value, a scatter diagram of the nMOS saturation current value and the pMOS saturation current value is created (step S6), and based on the scatter diagram, the maximum saturation current value, The minimum four combination points are obtained, and the four points are extracted as worst case corners (step S7). Then, four sets of circuit simulation parameters are extracted based on the characteristics at the four worst case corners (step S8).
[0084]
Here, in the present embodiment, similarly to the fourth embodiment, a correlation random number is generated in advance (step S3-2), and a predetermined number of statistical variations based on the correlation random number is generated. The gate length values of nMOS and pMOS are extracted (step S3-3).
[0085]
Next, a predetermined number of nMOS and pMOS gate length values having statistical variations extracted in step S3-2 are input to the circuit simulation parameters extracted in step S8, and the circuit simulation parameters are extracted again. (Step S8-1).
[0086]
Finally, using the circuit simulation parameters re-extracted in step S8-1, an electronic circuit is designed as in the first embodiment (step S9).
[0087]
In the present embodiment, the case where the method of step S1 to step S8 is the same as the method described in “Prior Art” has been described. However, the method of step S1 to step S8 is the first to fourth methods. It may be the same as the embodiment.
[0088]
As described above, in this embodiment, after circuit simulation parameters are extracted, nMOS and pMOS gate length variation data is input based on the correlated random numbers, and circuit simulation parameters are re-extracted. ing.
[0089]
Thereby, circuit simulation parameters capable of simulating the operation of the actually manufactured semiconductor device with higher accuracy can be extracted in a short time.
[0090]
In addition, this invention is not limited to the said embodiment, It can change variously based on the meaning of this invention, and does not exclude them from the scope of the present invention.
[0091]
【The invention's effect】
As described above in detail, in the present invention, in the circuit simulation parameter extraction method, the value of the ion implantation concentration of the n-type semiconductor device and the p-type semiconductor device is obtained and the value of the gate length of the n-type semiconductor device is obtained. And the gate length value of the p-type semiconductor device are obtained independently, and a simulation is performed based on the value of the ion implantation concentration and the gate length value to calculate a saturation current value. Based on this, circuit simulation parameters are extracted.
[0092]
In this case, if the electronic circuit is designed by extracting circuit simulation parameters based on the worst case corner of the saturation current value calculated by the simulation, and the semiconductor device is manufactured, the operation of the electronic circuit of the semiconductor device is guaranteed. Therefore, it is possible to extract circuit simulation parameters capable of accurately simulating the operation of the actually manufactured semiconductor device.
[Brief description of the drawings]
FIG. 1 is a flowchart showing a circuit simulation parameter extraction method according to a first embodiment of the present invention.
FIG. 2 is a flowchart showing a conventional circuit simulation method.
FIG. 3 is a diagram showing an example of a scatter diagram of an nMOS saturation current value and a pMOS saturation current value.
FIG. 4 is a scatter diagram of an nMOS saturation current value and a pMOS saturation current value showing problems in a conventional circuit simulation method.
FIG. 5 is a scatter diagram of saturation current values according to the first embodiment of the present invention.
FIG. 6 is a flowchart showing a circuit simulation parameter extraction method according to a second embodiment of the present invention.
FIG. 7 is a scatter diagram of saturation current values according to the second embodiment of the present invention.
FIG. 8 is a flowchart showing a circuit simulation parameter extraction method according to a third embodiment of the present invention.
FIG. 9 is a scatter diagram of saturation current values according to the third embodiment of the present invention.
FIG. 10 is a flowchart showing a circuit simulation parameter extraction method according to a fourth embodiment of the present invention.
FIG. 11 is a scatter diagram of saturation current values according to the fourth embodiment of the present invention.
FIG. 12 is a flowchart showing a circuit simulation parameter extraction method according to a fifth embodiment of the present invention.
Claims (6)
（ｂ）前記イオン注入濃度の値及びゲート長の値に基づいてシミュレーションを行って、飽和電流値を算出し、
（ｃ）該飽和電流値の散布図に基づいて、回路シミュレーション用パラメータを抽出することを特徴とする回路シミュレーション用パラメータ抽出方法。(A) Obtaining the value of the ion implantation concentration of the n-type semiconductor device and the p-type semiconductor device, and independently obtaining the value of the gate length of the n-type semiconductor device and the value of the gate length of the p-type semiconductor device,
(B) performing a simulation based on the value of the ion implantation concentration and the value of the gate length to calculate a saturation current value;
(C) A circuit simulation parameter extraction method that extracts circuit simulation parameters based on a scatter diagram of the saturation current values.
（ｂ）前記イオン注入濃度の値及びゲート長の値に基づいてシミュレーションを行って、飽和電流値を算出し、
（ｃ）該飽和電流値の散布図に基づいて、回路シミュレーション用パラメータを抽出し、
（ｄ）相関乱数に基づいて求めたｎ型半導体装置のゲート長の値及びｐ型半導体装置のゲート長の値を入力して、回路シミュレーション用パラメータを再抽出することを特徴とする回路シミュレーション用パラメータ抽出方法。(A) Obtaining the value of the ion implantation concentration of the n-type semiconductor device and the p-type semiconductor device, and independently obtaining the value of the gate length of the n-type semiconductor device and the value of the gate length of the p-type semiconductor device,
(B) performing a simulation based on the value of the ion implantation concentration and the value of the gate length to calculate a saturation current value;
(C) extracting circuit simulation parameters based on the scatter diagram of the saturation current values;
(D) A circuit simulation parameter characterized by inputting a gate length value of an n-type semiconductor device and a gate length value of a p-type semiconductor device obtained based on a correlated random number and re-extracting a circuit simulation parameter. Parameter extraction method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001106863A JP4798866B2 (en) | 2001-04-05 | 2001-04-05 | Parameter extraction method for circuit simulation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001106863A JP4798866B2 (en) | 2001-04-05 | 2001-04-05 | Parameter extraction method for circuit simulation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002305253A JP2002305253A (en) | 2002-10-18 |
| JP4798866B2 true JP4798866B2 (en) | 2011-10-19 |
Family
ID=18959298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001106863A Expired - Fee Related JP4798866B2 (en) | 2001-04-05 | 2001-04-05 | Parameter extraction method for circuit simulation |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4798866B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4814736B2 (en) * | 2006-09-14 | 2011-11-16 | 日本電信電話株式会社 | Random number generation method and random number generator |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773129B2 (en) * | 1993-01-14 | 1995-08-02 | 日本電気株式会社 | Device parameter extractor |
| JP2699844B2 (en) * | 1993-12-21 | 1998-01-19 | 日本電気株式会社 | M0SFET device model and parameter extraction method |
| JP3008876B2 (en) * | 1997-02-26 | 2000-02-14 | 日本電気株式会社 | Simulation method for semiconductor integrated circuit |
| JPH11154170A (en) * | 1997-11-20 | 1999-06-08 | Oki Electric Ind Co Ltd | Circuit simulator |
| JP2000114338A (en) * | 1998-09-30 | 2000-04-21 | Mitsubishi Electric Corp | Method and device for evaluating characteristics fluctuation of semiconductor device, and recording medium where characteristics fluctuation evaluating program is stored |
| JP2000307096A (en) * | 1999-04-23 | 2000-11-02 | Matsushita Electronics Industry Corp | Circuit simulation method |
| JP4923329B2 (en) * | 2001-03-05 | 2012-04-25 | ソニー株式会社 | Semiconductor simulation method and semiconductor simulation apparatus |
-
2001
- 2001-04-05 JP JP2001106863A patent/JP4798866B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002305253A (en) | 2002-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104541369B (en) | The unclonable function of reliable physics in device certification | |
| JP4335862B2 (en) | Characteristic extraction method and characteristic extraction apparatus for semiconductor integrated circuit | |
| McAndrew | Practical modeling for circuit simulation | |
| US8954908B1 (en) | Fast monte carlo statistical analysis using threshold voltage modeling | |
| US20160342719A1 (en) | Parameter generation for semiconductor device trapped-charge modeling | |
| KR100874918B1 (en) | Integrated Circuit Simulation Method Considering Stress Effect | |
| Panagopoulos et al. | A physics-based three-dimensional analytical model for RDF-induced threshold voltage variations | |
| Schröter et al. | Device modeling tools and their application to SiGe HBT development | |
| US20060173667A1 (en) | Simulation device for integrated circuit | |
| JP4798866B2 (en) | Parameter extraction method for circuit simulation | |
| US20040073879A1 (en) | Modeling devices in consideration of process fluctuations | |
| CN107292026A (en) | A kind of technological parameter fluctuation causes the method for estimation of MOSFET performance changes | |
| TW200417887A (en) | Circuit simulation for a circuit | |
| Ban et al. | Electrical impact of line-edge roughness on sub-45nm node standard cell | |
| Karner et al. | TCAD-based characterization of logic cells: Power, performance, area, and variability | |
| Reid et al. | Understanding LER-induced statistical variability: A 35,000 sample 3D simulation study | |
| KR100403624B1 (en) | A proved extraction method for model parameter of SPICE | |
| KR20050078071A (en) | Method of extracting model parameter set for monte-carlo simulation | |
| Aoyama | 118 SIMULATION OF SEMICONDUCTOR DEVICES AND PROCESSES Vol. 6 | |
| Ruiz et al. | Methodology for the simulation of the variability of MOSFETs with polycrystalline high-k dielectrics using CAFM input data | |
| JPH1056167A (en) | Semiconductor simulation method | |
| JP2004319828A (en) | Circuit simulation method and semiconductor integrated circuit device | |
| Wolfson et al. | 2-D Modeling of Dual-Gate MOSFET Devices Using Quintic Splines | |
| Rankin et al. | Statistical SPICE analysis of a 0.18/spl mu/m CMOS digital/analog technology during process development | |
| US20220414305A1 (en) | Modeling effects of process variations on superconductor and semiconductor devices using measurements of physical devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080201 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081119 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081125 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090127 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110802 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110802 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140812 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |