JP4923329B2 - Semiconductor simulation method and the semiconductor simulation apparatus - Google Patents

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孝明 巽
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ソニー株式会社
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【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、半導体デバイスの電気特性におけるばらつきをシミュレーションする半導体シミュレーション方法および半導体シミュレーション装置に関する。 The present invention relates to a semiconductor simulation method and a semiconductor simulation apparatus for simulating a variation in the electrical characteristics of the semiconductor device.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
MOSトランジスタ等の半導体デバイスにおける製造プロセスのばらつきに起因する電気特性のばらつきを正確に予測することは、半導体デバイスを量産する際のスペックの決定、回路の動作保証などのために非常に重要である。 It is determined the specification of the time of mass production of semiconductor devices, it is very important for such operation guarantee of the circuit to accurately predict variations in electric characteristics due to variations in the manufacturing process in a semiconductor device such as a MOS transistor .
【0003】 [0003]
ここで、NチャネルMOSトランジスタ(NMOS)/PチャネルMOSトランジスタ(PMOS)それぞれの電気特性のばらつき範囲が与えられたときのNMOSのドレイン電流IdsN、PMOSのドレイン電流IdsPのペアにおけるワーストケースの予測手法について、従来の方法を説明する。 Here, the prediction scheme of the worst case in the NMOS drain current Idsn, PMOS drain current IdsP pair when the variation range of the N-channel MOS transistor (NMOS) / P-channel MOS transistor (PMOS) each in electrical characteristics given for, explaining the conventional method.
【0004】 [0004]
先ず、最も単純な方法は、IdsNの最大と最小、IdsPの最大と最小をすべて組み合わせた4点からできる領域の範囲内にすべてのIdsN−IdsPペアが収まるという考え方である。 First, the simplest method is the idea that the maximum and minimum Idsn, all Idsn-IDSP pairs within the area that can be from four points of a combination of all the maximum and minimum IDSP fit. 図24は、この考え方を示したもので、FF(IdsN最大、IdsP最大)、FS(IdsN最大、IdsP最小)、SF(IdsN最小、IdsP最大)、SS(IdsN最小、IdsP最小)の4点がワーストケースとみなされる。 Figure 24, illustrates this concept, four points of FF (Idsn maximum, IDSP maximum), FS (Idsn maximum, IDSP minimum), SF (Idsn Min, IDSP maximum), SS (Idsn minimum, IDSP Min) There is regarded as the worst case.
【0005】 [0005]
しかし、IdsやVthに大きな影響を与えるプロセスはゲート長(Lg)、ゲート酸化膜厚(Tox)であるが、一般的にNMOS/PMOSは近くにあるものがペアで使われることから、近くにあるNMOS/PMOSのゲート長やゲート酸化膜厚のばらつきの傾向は同じとなる。 However, the process the gate length of a major impact on Ids and Vth (Lg), is a gate oxide film thickness (Tox), typically NMOS / PMOS since those near are used in pairs, close there NMOS / PMOS gate length and variation trend of the gate oxide film thickness is the same. すなわち、NMOSのゲート長が代表的な値より長くなると、PMOSのゲート長も同様な程度で長くなる。 That is, the gate length of the NMOS is longer than the typical value, the gate length of the PMOS becomes longer in the same extent. 従って、図24におけるFSおよびSFは、ほとんど起こり得ない条件であり、この範囲すべてのIdsN−IdsPペアで回路の動作を保証すると不必要にマージンを取り過ぎることになる。 Accordingly, FS and SF in FIG. 24 is a condition that can not hardly occur, so that too takes unnecessarily margin when ensuring the operation of the circuit in this range all Idsn-IDSP pairs.
【0006】 [0006]
そこで、近くにあるNMOS/PMOSのゲート長やゲート酸化膜厚のばらつきの傾向は同じであるという観点から、図25にあるような、FF、SSの2点のみをワーストケースとみなすという考え方もある。 Therefore, from the viewpoint of the tendency of variations in the gate length and gate oxide thickness of NMOS / PMOS near are the same, as in FIG. 25, FF, also idea only two points SS regarded as the worst case is there. FF、SSは、Idsがゲート長や酸化膜厚のばらつきによって変動する量を総和したものである。 FF, SS are those Ids has total amount that varies due to variations in gate length and oxide thickness.
【0007】 [0007]
ところが、全てのIdsN−IdsPペアがこの直線上にのるという仮定には無理があり、実際、測定結果は直線上にのらず、代表値を中心としてFF、SS付近を両端とする楕円形に膨らむようになる(K.Singhal and V.Visvanathan,"Statistical Device Models from Worst Case Files and Electricaal Test Data,"IEEE Trans.on Semiconductor Manufacturing,Vol.12,No.4,pp.470-484,Nov.1999、Q.Zhang and JJLiou,"An Efficient and Practical MOS Statistical Model for Digital Applications,"ISCAS2000,pp.II-433-436,2000)。 However, all Idsn-IDSP pair have unreasonable the assumption that ride on the straight line, in fact, the measurement result is Norazu on a straight line, oval to both ends FF, near SS about the representative value become swell way to (K.Singhal and V.Visvanathan, "Statistical Device Models from Worst Case Files and Electricaal Test Data," IEEE Trans.on Semiconductor Manufacturing, Vol.12, No.4, pp.470-484, Nov .1999, Q.Zhang and JJLiou, "An Efficient and Practical MOS Statistical Model for Digital Applications," ISCAS2000, pp.II-433-436,2000).
【0008】 [0008]
簡易な方法で膨らみを持たせたワーストケースモデルとして、例えば図26に示すような領域を考えることもできる。 As worst case a model which gave bulge in a simple way, it can also be considered a region as shown in FIG. 26 for example.
【0009】 [0009]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
しかし、これは膨らみの根拠が曖昧であり、回路の動作保証をするとマージンを取り過ぎることになる。 However, this is an ambiguous basis of the bulge, so that takes up too much margin when the operation guarantee of the circuit. 図26に示すモデルを基にして、この各点を満たすようなプロセスを最適化手法で求め、改めて各プロセスのばらつきをスケーリングするといった手法も提案されているが、先にワーストモデルが与えられる点、後で領域のスケーリングを行う点など不確定な要素が多いため、半導体シミュレーションがまったくできないような開発初期では有効であるが、合わせ込みが終わった半導体シミュレーションを用いる場合には精度に問題がある。 Based on the model shown in FIG. 26, the calculated optimization technique process that satisfies the respective points, there have been proposed techniques such scale variations in anew each process, that the worst model is given above since uncertain factors such as the point at a later time scaling regions is large, but the semiconductor simulation is effective in early development that can not be completely, in the case of using a semiconductor simulations included combined is over a problem with the accuracy .
【0010】 [0010]
また、図27に示すような、FF、SSを両端とする楕円形を形成することも考えられるが、この楕円形の決め方が主観的であり、根拠の無いものとなっていると、正確なばらつきシミュレーションを行うことができない。 Further, as shown in FIG. 27, FF, it is conceivable to form an oval to both ends SS, how to determine the ellipse is subjective and has become unfounded, exact it is not possible to carry out the variation simulation.
【0011】 [0011]
【課題を解決するための手段】 In order to solve the problems]
本発明は、このような課題を解決するために為されたものである。 The present invention has been made to solve such problems. すなわち、本発明は、半導体デバイスの電気特性におけるばらつきをシミュレーションする半導体シミュレーション方法であり、半導体デバイスにおける製造プロセスのばらつきに起因して生じるデバイス構成要素のばらつき当該デバイス構成要素のばらつきに起因する電気特性のばらつきとの関係をデバイス構成要素毎に求める第1の工程と、 第1の工程で求めた前記関係を、縦軸、横軸を共に電気特性の値とする分布とし、当該分布を細かい領域に分けて各領域での生起確率をデバイス構成要素毎に計算する第2の工程と、 第2の工程で計算した生起確率を各領域に記入した配列をデバイス構成要素毎に作成し、ある配列を配列A、他の配列を配列Bとし、配列の各要素の位置を(Ax,Ay)とするとき、配列Aと同じレンジを持 That is, the present invention is a semiconductor simulation method for simulating a variation in the electrical characteristics of a semiconductor device, a variation of the device components caused by the variations in the manufacturing process of the semiconductor device, due to variations of the device components a first step of obtaining a relationship between the variation in electrical characteristics for each device component, the relationship obtained in the first step, the vertical and horizontal axes together with the distribution of the value of electrical characteristics, the distribution a second step of calculating the occurrence probabilities of the respective regions divided into small area for each device component, the occurrence probability calculated in the second step to create a sequence that is entered into each area for each device components, the sequence a certain sequence, other sequences and sequence B, when the position of each element of the array and (Ax, Ay), lifting the same range as the sequences a 配列Cを用意し、配列Cの(Ax,Ay)に寄与すると予想される配列Aと配列Bとの組合せの各々の積をとった上で和をとることによって各領域での生起確率を、 デバイス構成要素毎に重ね合わせる第3の工程とを実行する Providing a sequence C, the sequence C (Ax, Ay) of the probability of occurrence of each region by taking the sum in terms of taking each of the product of the combination of the arrays A and B that are expected to contribute to, performing a third step of superimposing each device component.
【0012】 [0012]
また、本発明は、半導体デバイスの電気特性におけるばらつきをシミュレーションする半導体シミュレーション装置であり、 導体デバイスにおける製造プロセスのばらつきに起因して生じるデバイス構成要素のばらつきを、電気特性のばらつきとしてデバイス構成要素毎に記述したデータを入力するデータ入力手段と、入力したデータに基づき、 デバイス構成要素のばらつきと当該デバイス構成要素のばらつきに起因する電気特性のばらつきとのデバイス構成要素毎の関係を、縦軸、横軸を共に電気特性の値とする分布とし、当該分布を細かい領域に分けて、各領域での生起確率をデバイス構成要素毎に計算するとともに、 生起確率を各領域に記入した配列をデバイス構成要素毎に作成し、ある配列を配列A、他の配列を配列Bとし、配列 Further, the present invention is a semiconductor simulation apparatus for simulating a variation in the electrical characteristics of the semiconductor device, variations in device components caused by the variations in the manufacturing process in the semi-conductor devices, device components as a variation in electrical characteristics a data input means for inputting data describing each, based on the input data, the device components each of a relationship between variations in electrical characteristics due to variations in the variations and the device components of the device components, the vertical axis , the horizontal axis together with the distribution of the values of the electrical characteristics, the device with the sequence fill in each region occurrence probability by dividing the distribution into small regions, we calculate the occurrence probabilities in each area for each device components create for each component, and a certain sequence SEQ a, other sequences SEQ B, SEQ 各要素の位置を(Ax,Ay)とするとき、配列Aと同じレンジを持つ配列Cを用意し、配列Cの(Ax,Ay)に寄与すると予想される配列Aと配列Bとの組合せの各々の積をとった上で和をとることによって各領域での生起確率をデバイス構成要素毎に重ね合わせる計算を行う計算手段とを備えている。 When the position of each element and (Ax, Ay), prepared sequence C that has the same range as the sequence A, the sequence C (Ax, Ay) of the combination of arrays A and B that are expected to contribute to the and a calculation means for performing calculation of overlapping probability in each area for each device component by summing over taking a product of each.
【0013】 [0013]
このような本発明では、製造プロセスのばらつきに起因して生じるデバイス構成要素のばらつきを、電気特性のばらつきとして正規分布等の所定の分布に基づきデバイス構成要素毎にマッピングし、マッピングにおける細かい領域での生起確率を求めてデバイス構成要素毎に重ね合わせていることから、 デバイス構成要素のばらつきに起因する電気特性のばらつきを、客観的に算出、表示できるようになる。 In the present invention, a variation of the device components caused by the variations in the manufacturing process, mapped to each device component based as variation in electrical characteristics in a predetermined distribution of a normal distribution, etc., with fine region in the mapping since the are superimposed on each occurrence probability of seeking device components, variations in electric characteristics due to variations in the device components, objectively calculated, it becomes possible to display.
【0014】 [0014]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、本発明の実施の形態を図に基づき説明する。 Hereinafter will be described with reference to FIG. Embodiments of the present invention. 先ず、第1実施形態として、本実施形態に係る半導体シミュレーション方法の流れを説明する。 First, a first embodiment, illustrating the flow of the semiconductor simulation method according to the present embodiment. 図1は、第1実施形態に係る半導体シミュレーション方法の流れを説明するフローチャートである。 Figure 1 is a flowchart illustrating a flow of a semiconductor simulation method according to the first embodiment. この半導体シミュレーション方法では、半導体デバイスの電気特性におけるばらつきをシミュレーションするにあたり、各製造プロセス毎、プロセスのばらつきを電気特性のばらつきとしてマッピングし(ステップS101)、マッピングの分布を細かい領域に分けて生起確率を計算し(ステップS102)、この生起確率を各プロセス毎に重ね合わせる(ステップS103)を行っている。 In this semiconductor simulation method, when simulating the variation in the electrical characteristics of the semiconductor device, and maps each manufacturing process, variations in the process as a variation in electrical characteristics (step S101), occurs separately distribution mapping into fine area probability the calculated (step S102), is performed to superimpose the occurrence probability for each process (step S103).
【0015】 [0015]
先ず、ステップS101に示すプロセスのばらつきを電気特性のばらつきにマッピングする工程では、各プロセスのばらつき(例えば、ゲート長Lgのばらつき)と、それに起因する電気特性ばらつき(例えば、閾値電圧Vth)との関係を求める。 First, in the step of mapping the variations in the process shown in steps S101 to variation in electrical characteristics, the variations of each process (e.g., variations in the gate length Lg) and the electrical characteristic variation caused thereby (e.g., the threshold voltage Vth) and the obtain the relationship.
【0016】 [0016]
プロセスに対する電気特性の感度が線形ならば、プロセスが正規分布でばらついたとき、電気特性も正規分布でばらつくことになる。 If the sensitivity of the electrical characteristics linear with respect to the process, when the process varies in the normal distribution, also it will result in variations in the normal distribution electrical properties. ゲート長Lgのばらつきと、NMOSおよびPMOSのドレイン電流IdsN、IdsPとの関係を模式的に示すと、図2のようになる。 And variations in the gate length Lg, NMOS and PMOS drain current Idsn, when showing the relationship between the IdsP schematically, is shown in Figure 2. なお、図2では、本来SSからFFまでの直線上の紙面垂直方向に示される電気特性のばらつきの頻度を、紙面水平方向に表したものとなっている。 In FIG. 2, the frequency of variation in electrical properties shown from the original SS in the direction perpendicular to the plane of the straight line to FF, has become a representation to the sheet horizontally.
【0017】 [0017]
次に、ステップS102に示す、分布を細かい領域に分けて生起確率を計算する工程について説明する。 Next, in step S102, a description will be given of a process of calculating the occurrence probability by dividing the distribution into small areas. すなわち、電気特性のばらつきの分布が正規分布、 That is, the variation in electric characteristic distribution is a normal distribution,
V=1/sqrt(2π)×expr(−z×z/2)…(1) V = 1 / sqrt (2π) × expr (-z × z / 2) ... (1)
である場合、これを例えばz=−4から4までN等分し(−4σから4σに対応)、図3に示すような長方形で近似した場合、各長方形の面積の和はほぼ1であるため、長方形riの面積は電気特性の値がz=ziからz(i+1)の範囲で生起する確率であるとみなすことができる。 If it is, this N equally divided, for example, from z = -4 to 4 (corresponding to 4σ from -4Shiguma), when approximated by a rectangle as shown in FIG. 3, the sum of the area of ​​each rectangle is approximately 1 Therefore, the area of ​​the rectangle ri can be regarded as the probability that the value of electrical characteristics occurring in the range of z = zi z of (i + 1).
【0018】 [0018]
ゲート長Lgのばらつきに起因してIdsN、IdsPのそれぞれ取りうる範囲(±4σ)を100等分し、10000あるIdsN−IdsPのペアのそれぞれが生起する確率は、Lgが正規分布、Idsの感度がLgに対し低線形であるとすると、図4に示すようなものとなる。 Idsn due to variations in the gate length Lg, and 100 aliquoted range can take respectively (± 4 [sigma]) of IDSP, probability of occurrence respective Idsn-IDSP pairs with 10000, Lg is a normal distribution, the sensitivity of Ids There When a low linear to Lg, is as shown in FIG.
【0019】 [0019]
次に、ステップS103に示す、生起確率分布をプロセス毎に重ね合わせる工程について説明する。 Next, in step S103, a description will be given of a process of superimposing the probability distribution for each process. ここで、図4に示すような分布は、ゲート長Lgのばらつきに起因する電気特性Idsのばらつきのみではなく、ゲート酸化膜厚Toxのばらつきに対する電気特性Idsのばらつき、チャネルへのイオン注入のばらつきに対する電気特性Idsのばらつきなど、各製造プロセスに応じて作成することができる。 Here, distribution as shown in FIG. 4, not only variation in electrical characteristics Ids caused by variations in the gate length Lg, variation in electrical characteristics Ids for variations in the gate oxide film thickness Tox, variation of ion implantation into channels variations in the electrical characteristics Ids for, can be prepared according to the manufacturing process.
【0020】 [0020]
ステップS103の工程では、対象となるプロセスが独立であるならこれらの分布を重ね合わせることで、複数のプロセスのばらつきによる電気特性のばらつきを求めることができる。 In the process step S103, by superimposing these distributions if the process in question are independent, it is possible to determine the variation in electrical characteristics due to variations in the plurality of processes.
【0021】 [0021]
図5は、図2に示すゲート長Lgに対応した電気特性のばらつきの分布のほか、ゲート酸化膜厚Toxに対応した電気特性のばらつきの分布を示したものである。 5 In addition to the distribution of the variation in electrical characteristics corresponding to a gate length Lg shown in FIG. 2 shows the distribution of variation in electrical characteristics corresponding to the gate oxide film thickness Tox. 以下、これらの分布を重ね合わせる手順について説明する。 The following describes the procedure for superimposing these distributions.
【0022】 [0022]
ここでは、0.25μm世代のMOSトランジスタにおける半導体シミュレーションでの適用例を用いる。 Here, a application example of the semiconductor simulation in 0.25μm generation MOS transistor. 説明を簡単にするため、電気特性に影響を与えるプロセスとしては、ゲート長Lgとゲート酸化膜厚Toxの2つであるとする。 For simplicity of explanation, the processes that affect the electrical properties, and are two of the gate length Lg and the gate oxide film thickness Tox.
【0023】 [0023]
ゲート長Lgが±15%(センター値Lg=0.20μmに対して)、ゲート酸化膜厚Toxが±10%(センター値Tox=3.7nmに対して)ばらつくとしたときの、電気特性Vth、Ids、Swingの値の変化をNMOS、PMOSそれぞれについてシミュレーションし、その結果を図6に示す。 When the gate length Lg is set to ± 15% (relative to the center value Lg = 0.20 [mu] m), a gate oxide thickness Tox is ± 10% (relative to the center value Tox = 3.7 nm) varies, the electrical characteristics Vth , Ids, and simulation of changes of NMOS, PMOS respective Swing values, the results are shown in Figure 6.
【0024】 [0024]
また、この結果に基づき、横軸IdsN、縦軸IdsPとして描いたグラフが図7である。 Further, based on this result, the horizontal axis Idsn, a graph depicting the vertical axis IdsP diagrams 7. Idsの値が大きくなるのはゲート長Lgが短くなったとき、およびゲート酸化膜厚Toxが薄くなったときである。 When the value of Ids becomes large gate length Lg is shortened, and the gate oxide thickness Tox is when thinned. 図7から、ゲート長Lgに比べてゲート酸化膜厚Toxの変化はPMOSへの影響が小さいことが分かる。 From Figure 7, the change in gate oxide thickness Tox than the gate length Lg is seen that a small impact on the PMOS. ゲート長Lgは、長くなるのと短くなるのとではIdsへの影響の量が違うが、以下では説明を簡単にするため、Idsとゲート長Lg、ゲート酸化膜厚Toxとは線形の関係にあるものとする。 The gate length Lg is the amount of influence on the Ids is as shorter as longer is different, in order to simplify the explanation below, Ids and the gate length Lg, the linear relationship between the gate oxide thickness Tox and a certain thing. これにより、Idsの分布は、以下のように考えることができる。 Thus, the distribution of Ids can be considered as follows.
【0025】 [0025]
IdsNの中心:4.72×10 -4 A/μm、ゲート長Lgの影響3σ:1.38×10 -4 A/μm、ゲート酸化膜厚Toxの影響3σ:1.08×10 -4 A/μm Center of IdsN: 4.72 × 10 -4 A / μm, the influence of gate length Lg 3σ: 1.38 × 10 -4 A / μm, gate oxide film thickness Tox of the impact 3σ: 1.08 × 10 -4 A / μm
IdsPの中心:1.27×10 -4 A/μm、ゲート長Lgの影響3σ:0.42×10 -4 A/μm、ゲート酸化膜厚Toxの影響3σ:0.24×10 -4 A/μm Center of IdsP: 1.27 × 10 -4 A / μm, the influence of gate length Lg 3σ: 0.42 × 10 -4 A / μm, gate oxide film thickness Tox of the impact 3σ: 0.24 × 10 -4 A / μm
【0026】 [0026]
続いて、重ね合わせのために次の処理を行う。 Then, perform the following processing for superposition. 先ず、ゲート長Lgの方がゲート酸化膜厚ToxよりもIdsへの影響が大きいことから、ゲート長LgのばらつきによるIdsのばらつき(±4σ)を101等分した(0,0)〜(100,100)の配列Aを用意する。 First, since a large effect on the Ids than the gate oxide thickness Tox toward the gate length Lg, the variation of Ids due to variations in the gate length Lg of (± 4 [sigma]) 101 equal portions (0,0) to (100 , to prepare an array a of 100).
【0027】 [0027]
そして、例えばこの配列Aの(50,50)には、ゲート長LgによってIdsNが4.707×10 -4 A/μmから4.745×10 -4 A/μmになり、IdsPが1.268×10 -4 A/μmから1.280×10 -4 A/μmになるような生起確率0.0319という値が入る。 Then, for example, the (50, 50) of the array A, Idsn the gate length Lg is made of 4.707 × 10 -4 A / μm to 4.745 × 10 -4 A / μm, IdsP is 1.268 × 10 -4 a / μm value of 1.280 × 10 -4 a / occurrence probability 0.0319 such that [mu] m from entering.
【0028】 [0028]
次に、この配列Aと同じレンジを持つ配列Bを用意し、ゲート酸化膜厚ToxによるIdsの生起確率を対応する要素に入力する。 Next, prepare the sequence B with the same range and the sequence A, and inputs the occurrence probability of Ids by a gate oxide thickness Tox in the corresponding element. この作業によって、配列Aは図8(a)、配列Bは図8(b)に示すドット部分に生起確率を持つようになる。 This task sequence A is FIG. 8 (a), the array B will have a probability to the dot portion shown in Figure 8 (b).
【0029】 [0029]
次に、この配列A、Bを重ね合わせる。 Then, the sequence A, superimposing B. すなわち、配列Aの各要素は、その位置を中心に配列Bの分布に従ってばらつくことになる(図9参照)。 That is, each element of the array A will vary according to the distribution sequence B about its position (see FIG. 9). つまり、配列Aのある要素の生起確率について、配列Bの各要素の生起確率を掛け合わせることで、配列A、Bを重ね合わせた分布を求めることができる。 That is, for the probability of occurrence of certain elements of the array A, by multiplying the occurrence probability of each element of the array B, can be obtained distribution superimposed arrays A, B.
【0030】 [0030]
具体的な操作としては、配列Aと同じレンジを持つ配列Cを用意し、配列Aの全要素について、値がゼロでないならその要素(位置を、(Ax,Ay)とする。)と、配列Bの各要素の積を配列Cの要素(Ax,Ay)および周囲の対応する要素に入力していく。 Specific operations, providing a sequence C that has the same range as the sequence A, for all elements of the array A, the element if the value is not zero (the position, (Ax, Ay) to.), Sequence elements (Ax, Ay) of the sequence C product of each element of B and you type in the corresponding element of the surroundings. また、既に配列Cの要素に値が入っている場合には、それとの和を入力する。 Further, in the case that contains the value already in the array elements C, enter the sum of it. ここで、配列Cの全要素の和をとると1になる。 Here, the 1 taking the sum of all elements of the array C.
【0031】 [0031]
図10は、ゲート長Lgのばらつきの配列Aと、ゲート酸化膜厚Toxのばらつきの配列Bとを重ね合わせて配列Cに入力する処理を示すフローチャートである。 Figure 10 is a flow chart showing the sequence A variation in the gate length Lg, the process of superposing the sequence B of the variation in the gate oxide thickness Tox input to sequence C to.
【0032】 [0032]
プロセスが2つ以上ある場合には、このような重ね合わせ処理をプロセスの数だけ繰り返し、全ての重ね合わせを行う。 If the process is two or more repeats such superimposition processing by the number of processes is performed every superposition. 図11は、重ね合わせ後の配列における生起確率を基に画面表示した例である。 Figure 11 is an example of screen display based on the occurrence probability in the sequence after the superposition. この図では、σ、2σ、3σにあたる境界を太線で示している。 In this figure, sigma, 2 [sigma], represents the boundary corresponding to 3σ by thick lines.
【0033】 [0033]
ここで、σ、2σ、3σの境界線の決め方について説明する。 Here, sigma, 2 [sigma], the method of determining the 3σ border will be described. 上記(1)式で示される正規分布において、z=0,1,2,3の場合のvの値は、それぞれ0.3989、0.2420、0.0540、0.00443で、これはセンター(z=0)の場合の生起確率に対してσの生起確率が60.65%、2σの生起確率が13.53%、3σの生起確率が1.11%であると見なせる。 In a normal distribution represented by the formula (1), the value of v in the case of z = 0, 1, 2, 3 are respectively 0.3989,0.2420,0.0540,0.00443, this center (z = 0) probability is 60.65% of σ with respect to the occurrence probability of the case, the occurrence probability of 2σ is 13.53%, the 3σ probability of regarded as 1.11%. そこで、図11において最も生起確率の高い要素(配列の中心の要素で、ここでは(50,50))に対して、生起確率が60.65%、13.53%、1.11%であると以下になるところを境界とした。 Therefore, (an element of the center of the array, wherein the (50, 50)) the highest occurrence probability element 11 against, the occurrence probability is 60.65%, 13.53%, and 1.11% a place to be a less than or equal to the boundary.
【0034】 [0034]
本実施形態では、配列の要素が最終的な生起確率だけではなく、どういうプロセスの組み合わせがどれだけ寄与したかという情報も持たせることが可能である。 In this embodiment, elements of the array not only final occurrence probability, it is possible to also have information as to a combination of what process has contributed much. 例えば、配列のセンター(50,50)を構成するプロセスの組み合わせと、その寄与は、以下のようになる。 For example, a combination of processes that make up the center (50, 50) of the sequence, its contribution is as follows.
【0035】 [0035]
50.23%…ゲート長Lg:0.1998〜0.2002μm、ゲート酸化膜厚Tox:3.686〜3.701nm 50.23% ... the gate length Lg: 0.1998~0.2002μm, gate oxide film thickness Tox: 3.686~3.701nm
24.23%…ゲート長Lg:0.1994〜0.1998μm、ゲート酸化膜厚Tox:3.701〜3.716nm 24.23% ... the gate length Lg: 0.1994~0.1998μm, gate oxide film thickness Tox: 3.701~3.716nm
23.23%…ゲート長Lg:0.2002〜0.2006μm、ゲート酸化膜厚Tox:3.672〜3.686nm 23.23% ... the gate length Lg: 0.2002~0.2006μm, gate oxide film thickness Tox: 3.672~3.686nm
【0036】 [0036]
したがって、Idsがセンター値になるのは、ゲート長Lg、ゲート酸化膜厚Toxともにセンターである確率が最も高いが、ゲート長Lgがセンターよりやや短く、ゲート酸化膜厚Toxがセンターよりやや厚い場合、あるいは逆にゲート長Lgがセンターよりやや長く、ゲート酸化膜厚Toxがセンターよりやや薄い場合にもIdsがセンター値になる可能性がある。 Accordingly, Ids to become center values, the gate length Lg, is most likely a gate oxide thickness Tox both centers, the gate length Lg is slightly shorter than the center, when the gate oxide thickness Tox is slightly thicker than the center or conversely the gate length Lg is slightly longer than the center, Ids even when the gate oxide thickness Tox is slightly thinner than the center may become the center value.
【0037】 [0037]
また、図11には、アンバランスモデル、すなわちセンターに対してIdsNが高く、IdsPが低くなる、あるいはその反対となる分布も与える。 Also shown in FIG. 11, the imbalance model, i.e. high IdsN to the center, IDSP is lowered, or also gives the distribution of the opposite. 例えば、図11の点U1は、IdsNが高くなるが、IdsPは低くなる点である。 For example, the point U1 of FIG. 11, Idsn but increases, IDSP is that the lower. これを与えるプロセスは、生起確率45.36%…ゲート長Lg:0.2081〜0.2085μm、ゲート酸化膜厚Tox:3.488〜3.502nmである。 The process of giving this probability 45.36% ... gate length Lg: 0.2081~0.2085μm, gate oxide film thickness Tox: a 3.488~3.502Nm. 一方、点U2は、IdsNが低くなり、IdsPが高くなる点である。 On the other hand, the point U2 is, Idsn is lowered is that IdsP increases. これを与えるプロセスは、生起確率45.37%…ゲート長Lg:0.1915〜0.1919μm、ゲート酸化膜厚Tox:3.885〜3.900nmである。 The process of giving this probability 45.37% ... gate length Lg: 0.1915~0.1919μm, gate oxide film thickness Tox: a 3.885~3.900Nm.
【0038】 [0038]
次に、第2実施形態の説明を行う。 Next, a description of the second embodiment. 第2実施形態では、NMOSおよびPMOSの組みから成るCMOSのゲート長のばらつきを、電気特性のばらつきに反映させたシミュレーションを行う点に特徴がある。 In the second embodiment, is characterized in that the variation in the gate length of the CMOS consisting of NMOS and PMOS pairs, in that a simulation that reflects the variation in electrical characteristics.
【0039】 [0039]
図12は、実測データからNOMS、PMOSのペアにおける各ゲート長LgN、LgPのばらつきをプロットしたものである。 12, NOMS from the measured data, the gate length LgN in the PMOS pair, which plots the variation of Lgp. この図のグラフ上にΔLgP/ΔLgN=1となる線を引くとき、LgN、LgPの点は、この線から最大±4μm離れたところまで存在する(ミスマッチ)。 When drawing a line to be ΔLgP / ΔLgN = 1 on the graph of FIG, Lgn, the points Lgp, there to away maximum ± 4 [mu] m from the line (mismatch). 本実施形態は、このミスマッチのばらつきが電気特性のばらつきに与える影響を求める。 This embodiment obtains the effect of variation in the mismatch has on the variation in electrical characteristics.
【0040】 [0040]
図13は、本実施形態の流れを説明するフローチャートである。 Figure 13 is a flowchart illustrating a flow of this embodiment. 本実施形態では、ゲート長のミスマッチのばらつきを電気特性のばらつきにマッピングし(ステップS201)、マッピングの分布を細かい領域に分けて生起確率を計算し(ステップS202)、これをプロセス毎に重ね合わせる(ステップS203)。 In this embodiment, mapping the variations in the mismatch of the gate length variation in electrical characteristics (step S201), it calculates the probability by dividing the distribution of the mapping into small areas (step S202), to superimpose this for each process (step S203).
【0041】 [0041]
以下、各処理について具体的に説明する。 It will be specifically described for each treatment. 先ず、ステップS201に示すマッピングでは、ゲート長のミスマッチのばらつきと、それに起因する電気特性のばらつき(例えば、閾値電圧Vth)の関係を求めて、マッピングする。 First, in the mapping shown in step S201, the variation of the mismatch in the gate length, variation in electrical characteristics caused thereby (e.g., the threshold voltage Vth) to obtain the relation of the maps.
【0042】 [0042]
次に、ステップS202に示す処理では、例えば、IdsN、IdsPのレンジの分割に対応した100×100の配列を考え、配列の各要素に生起確率を計算して値を与える。 Next, in the process shown in step S202, for example, Idsn, consider an array of 100 × 100 corresponding to the division of the range of IDSP, give a value to calculate the occurrence probability to each element of the array.
【0043】 [0043]
そして、ステップS203に示す処理では、図14に示すように、ゲート長のばらつきに起因する電気特性のばらつきに対して、ゲート長ミスマッチのばらつき(図中直線に対して垂直な方向のばらつき)を重ね合わせる。 Then, in the process shown in step S203, as shown in FIG. 14, with respect to variations in electrical characteristics due to variations in the gate length, variation in the gate length mismatches (direction variation perpendicular to the drawing line) superimposed.
【0044】 [0044]
これにより、CMOSのゲート長におけるミスマッチに起因する電気特性のばらつきが、図14に示すIdsN対IdsPの直線に対して垂直な方向のばらつきとして反映されるようになる。 Thus, variation in the electric characteristics due to mismatches in the gate length of the CMOS becomes to be reflected as variations in the direction perpendicular to the straight line of IdsN pair IdsP shown in FIG.
【0045】 [0045]
次に、具体的な例を説明する。 Next, a specific example will be described. 図15は、実測値を用いたゲート長Lgとゲート酸化膜厚Toxとのばらつき、さらにゲート長Lgのミスマッチに起因するばらつきに対するIdsN対IdsPを示す図である。 Figure 15 is a variation of the gate length Lg and the gate oxide thickness Tox using the measured value is a diagram showing a IdsN pair IdsP for variations further due to the mismatch of the gate length Lg. この条件でばらつきの分布をシミュレーションした結果を図16に示す。 It shows the results of simulating the distribution of variation in the conditions in FIG 16. また、実測結果を図17に示す。 Also shows the measurement result in FIG. 17. なお、実測結果はゲート幅10μm当たりの電流量なので、図16に示すシミュレーション計算結果より10倍大きい値となっている。 Incidentally, the measured results because the amount of current per gate width 10 [mu] m, and has a 10-fold greater than the simulation calculation results shown in FIG. 16.
【0046】 [0046]
第2実施形態では、第1実施形態に比べてNMOS、PMOSから成るCMOSのゲート長ミスマッチのばらつきに対する電気特性のばらつきが反映されることから、シミュレーション計算結果も、図11に比べて膨らみを持った楕円形となり、より現実的なばらつきのシミュレーション結果を得ることが可能となる。 In the second embodiment, NMOS compared with the first embodiment, since the variation in electrical characteristics with respect to variations in gate length mismatch CMOS consisting of PMOS is reflected, also simulation calculation results, with a bulge than in FIG. 11 and it becomes elliptical, it is possible to obtain a simulation result of a more realistic variation.
【0047】 [0047]
次に、第3実施形態の説明を行う。 Next, a description of the third embodiment. 第3実施形態は、本実施形態の半導体シミュレーション方法を実現する半導体シミュレーション装置に関する。 The third embodiment relates to a semiconductor simulation apparatus for realizing the semiconductor simulation method of this embodiment. 図18は、本実施形態に係る半導体シミュレーション装置の構成を説明するブロック図である。 Figure 18 is a block diagram illustrating the configuration of a semiconductor simulation apparatus according to this embodiment.
【0048】 [0048]
この半導体シミュレーション装置は、データ入力部1、計算部2、分布抽出部3および表示部4から構成される。 The semiconductor simulation apparatus includes a data input unit 1, the calculation unit 2, and a distribution extracting unit 3 and the display unit 4. この半導体シミュレーション装置で計算を行うにあたり、ユーザは、入力データを作成する。 In making calculations with this semiconductor simulation device, the user creates input data. データ入力部1は、この入力データを読み込み、計算部2によって入力データに基づくばらつきの分布(個々のプロセスのばらつきに起因する電気特性のばらつきの分布)を計算する。 Data input unit 1 reads the input data, to calculate the distribution of variation based on the input data (distribution of variation in electrical characteristics due to variations in the individual process) by the calculation section 2.
【0049】 [0049]
この計算では、プロセス毎にマッピングした電気特性のばらつきの分布を細かい領域に分けて、各領域での生起確率を各プロセス毎に計算するとともに、各領域での生起確率を各プロセス毎に重ね合わせる計算を行う。 In this calculation, the distribution of the variation in electrical characteristics of mapping for each process is divided into small regions, with the probability of occurrence of each region calculated for each process, superimposing the occurrence probability in each region for each process calculation carried out. また、単にばらつきの分布だけではなく、どういうプロセスの組み合わせでどのようなせ生起確率になるかの計算も行う。 Also performs not only the distribution of the variation, also calculated in Become what spine occurrence probability of a combination of what the process.
【0050】 [0050]
分布抽出部3は、計算部2で計算された電気特性のばらつきの分布に基づき、σ、2σ、σに対応する範囲を決定する。 Distribution extraction unit 3, based on the distribution of the variation in the calculated electrical characteristic calculation section 2, sigma, 2 [sigma], determines the range corresponding to the sigma. また、この決定した範囲をファイルとして記憶部5に出力するとともに、表示部4では、この分布の範囲をモニタに表示する。 Further, it outputs the determined range as a file in the storage unit 5, the display unit 4 to display the range of this distribution to the monitor.
【0051】 [0051]
次に、各部の詳細な説明を行う。 Next, a detailed description of each part. 図19は、データ入力部1が受け取る入力データの記述例を示す図である。 Figure 19 is a diagram showing a description example of input data that the data input unit 1 receives. ここで、「range」は、表示部4で計算結果を表示する際の縦軸、横軸の表示範囲を示している。 Here, "range" shows a vertical axis, the display range of the horizontal axis in displaying the calculation result on the display unit 4. この例では、IdsN(横軸)が4.0から7.5、IdsP(縦軸)が1.5から2.5となっている。 In this example, Idsn (horizontal axis) is 4.0 from 7.5, IDSP (vertical axis) is in the 2.5 to 1.5. また、Nの5.6と、Pの1.97は、それぞれセンターの値となっている。 Further, a 5.6 N, 1.97 of P are respectively a value of the center.
【0052】 [0052]
「range」以下にはばらつきの範囲に関する情報が記述されている。 Information about the range of variation in the "range" is described. 先ず、「PROC Lg」は、各プロセスに起因するIdsN、IdsPのばらつき分布情報である。 First, "PROC Lg" is, Idsn due to each process, a variation distribution information of IDSP. ここではゲート長Lgに関するばらつきが記述されており、センター値が0.15、3σが±0.015となっている。 Here is described variations concerning the gate length Lg, the center value 0.15,3σ has become ± 0.015. なお、ここで−0.015とマイナスが付いているのは、ゲート長が長くなるとIdsN(IdsP)が下がる、すなわち逆方向に動くことを示している。 Here, -0.015 and negative that are marked, when the gate length is increased Idsn (IDSP) decreases, that is, the to move in the opposite direction. また、「S」は、ゲート長が短くなるときにIdsがNでは3σ1.22、Pでは3σ0.389の分布であることを示している。 Further, "S" indicates that Ids when the gate length becomes shorter in N 3Shiguma1.22, the distribution of P in 3Shiguma0.389. また、「L」は、同様にゲート長が長くなったときのIdsの分布を示している。 Further, "L" indicates the distribution of Ids when the gate length is long as well.
【0053】 [0053]
次に、「RPROC MIS」は、ゲート長のミスマッチを示している。 Then, "RPROC MIS" indicates a mismatch of the gate length. ゲート長のミスマッチに起因するIdsのばらつきは、もとになるゲート長によって大きく変わる。 Variation of Ids due to mismatch of the gate length is highly dependent gate length of the underlying. 例えば、NMOSの場合、ミスマッチの大きさは同じ0.004μmでも、ゲート長0.135μmでのミスマッチに起因するIdsNのばらつきは0.4091×10 -4 A/μm、ゲート長0.165μmでのミスマッチに起因するIdsNのばらつきは0.1825×10 -4 A/μmである。 For example, in the case of NMOS, mismatch magnitude be the same 0.004 m, gate length variation of IdsN due to mismatch in 0.135μm is 0.4091 × 10 -4 A / μm, the gate length 0.165μm variations in IdsN due to mismatch is 0.1825 × 10 -4 a / μm. そこで、ばらつき幅(3σ)をゲート長の関数にする。 Therefore, the variation width (3 [sigma]) in the function of the gate length.
【0054】 [0054]
「FN」での記述は、IdsNのばらつき幅が、 The description of the "FN" is, variations in the width of the IdsN is,
4.9631−55.1533×Lg+158.667×Lg×Lg 4.9631-55.1533 × Lg + 158.667 × Lg × Lg
であることを示している。 It is shown that it is. 同様に、IdsPのばらつき幅について「FP」に記述されている。 Similarly, it described in "FP" for the variation width of IDSP.
【0055】 [0055]
「N」「P」は「PROC Lg」と同じだが、Nの方のばらつき幅にマイナス記号が付いているのは、IdsのばらつきがNが大きくなればPが小さくなるというように逆ほうこうにばらつく(Lgに起因するばらつきと直交する方向でばらつく)ためである。 Same as "N", "P" is "PROC Lg" but, what with a minus sign variation width towards N is in the opposite direction so that P The greater variation in Ids is N is smaller It varies (vary in the direction perpendicular to the variations due to Lg) is due.
【0056】 [0056]
「PROC Tox」は、ゲート酸化膜厚Toxのばらつきを示している。 "PROC Tox" indicates the variation of the gate oxide film thickness Tox. 「SL」は、「PROC Lg」の「S」「L」と同じ意味で、両者が同じ値の場合にはこのような省略形式で記述することができる。 "SL" is the same meaning as "S", "L" in the "PROC Lg", if both of the same value can be written in such a short form.
【0057】 [0057]
次に、計算部2について説明する。 Next, the calculation unit 2 will be described. すなわち、計算部2では、各プロセスに対応するIdsN−IdsPの分布の存在確率を掛け合わせて最終的な電気特性のばらつき分布を算出する。 That is, in the calculation section 2, by multiplying the presence probability distribution of Idsn-IDSP for each process to calculate the variation distribution of the final electrical properties.
【0058】 [0058]
ここでは、上記説明した第1、第2実施形態において各プロセス毎にマッピングした電気特性のばらつきの分布を細かい領域に分けて、各領域での生起確率を配列に入力し、各プロセスの対応する要素で生起確率を掛け合わせて新たな生起確率を配列に入力する処理を行う(図10参照)。 Here, first the above described, by dividing the distribution of the variation in electrical characteristics of mapping for each process in the second embodiment in a fine area, enter the probability of occurrence of each region in the array, corresponding each process by multiplying the occurrence probability of elements performing the process of inputting a new occurrence probability in sequence (see Figure 10).
【0059】 [0059]
次に、計算部2は、ある配列要素に対応するようなプロセスが何であるかを示すために、各配列要素のプロセスの情報(センターからどれだけ離れているか)と、その存在確率の情報を対応付けする。 Next, the calculating unit 2, to indicate whether the process to correspond to an array element is what, and process information of each array element (how far from the center), the information of the existence probability associated to.
【0060】 [0060]
図20は、対応付けの例を説明する図である。 Figure 20 is a diagram illustrating an example of correspondence. この図では、ゲート酸化膜厚Toxに起因するIdsのばらつきと、ゲート長Lgに起因するIdsのばらつきとを重ね合わせる(上図参照)。 In this figure, superimposed and variation of Ids due to the gate oxide film thickness Tox, a variation of Ids caused by gate length Lg (see above).
【0061】 [0061]
重ね合わせた分布(下図参照)のうち、例えば、要素R1はゲート酸化膜厚ToxによるばらつきのT1と、ゲート長LgによるばらつきのL1とから、およびゲート酸化膜厚ToxによるばらつきのT2と、ゲート長LgによるばらつきのL2とから値(存在確率)が決まるとする。 Of superimposed distribution (see below), e.g., element R1 and the variation due to the gate oxide film thickness Tox T1, from L1 Metropolitan variations due to the gate length Lg, and a T2 of variations due to the gate oxide film thickness Tox, gate value from the L2 Metropolitan variation by long Lg (existence probability) and is determined.
【0062】 [0062]
ゲート酸化膜厚Toxに起因するIdsのばらつきの配列要素は、センターからどれだけずれたプロセスが寄与しているか、その確率がどれだけか、という情報を持つ。 Array element of variation of Ids due to gate oxide thickness Tox is either how much deviation process from the center have contributed, the probability is how, with the information that. T1について説明すると、T1は存在確率1.58×10 -4の「Tox7」、存在確率1.83×10 -4の「Tox8」から成る。 Referring to T1, T1 is "Tox7" existence probability 1.58 × 10 -4, consists of a "Tox8" existence probability 1.83 × 10 -4.
【0063】 [0063]
ここで、「Tox7」は、4σの正規分布を200等分したときの小さいほうから数えて7番目であることを示す。 Here, "Tox7" indicates that the 7-th counted from the smaller when 200 aliquoted normal distribution of 4 [sigma]. 「Tox8」についても同様である。 The same applies to the "Tox8". この2つのプロセスが要素T1の存在確率を決めている。 The two processes are determined the existence probability of the element T1. 「T1」と「L1」とを重ね合わせる場合、「どれだけずれたプロセスが寄与しているか」の情報をリストにしてつなぎ、存在確率を掛け合わせる。 When superposing and the "T1", "L1", connect to the information of "how much deviation process contributes" to the list, is multiplied by the existence probability.
【0064】 [0064]
配列の大きさは限定されないが、あまり小さいと正確さに欠ける。 The size of the array is not limited, imprecise and too small. 一方、あまり大きいと配列の要素を掛け合わせる作業が膨大となり、時間、メモリ容量とも大量に必要となる。 On the other hand, it becomes enormous the task of multiplying the elements of the array with too large, time, required a large amount of both memory capacity. そこで、一旦作ったリストの中から存在確率の高い上位5個を残して残りは消去するといった作業を行うようにしてもよい。 So, the rest may be to carry out the work, such as to clear, leaving high-level five the presence probability from among the once made the list.
【0065】 [0065]
次に、分布抽出部3の処理について説明する。 Next, a description is given of processing of the distribution extracting unit 3. 存在確率の分布を要素とする配列から3σ、2σ、σを抽出するには、次のように処理する。 3σ from the array to the distribution of the existence probability and elements, 2 [sigma], to extract σ is processed as follows.
1. 1. 存在確率の高い配列要素から順に並べる。 Arranged from high presence probability array elements in order.
2. 2. 並べた要素の上位から足していき、ある値(例えば、99.7%)を超えるところの値を求める。 Will add from the top of the side-by-side elements, determine the value of the place where more than a certain value (for example, 99.7%).
3. 3. このようにして求めた値(閾値)より大きいところ、小さいところで線引きする。 The thus obtained value (threshold) is greater than at, delineating where small.
【0066】 [0066]
ここで、10000の要素を順に並べるのは大変なので、図21に示すようなフローチャートに沿って処理する。 Since the hard to arrange sequentially the elements 10000, processing along the flowchart as shown in FIG. 21. 先ず、3σの場合、閾値の初期値を存在確率の値の最も大きい値×0.01とする。 First, in the case of 3 [sigma], and the largest value × 0.01 of the value of the existence probability of the initial value of the threshold. また、上限値を初期値×2、下限値をゼロとする(ステップS301)。 The upper limit for the initial value × 2, the lower limit value to zero (step S301).
【0067】 [0067]
次に、配列要素のうち、閾値より大きな値を全て加える(ステップS302)。 Next, of the array elements, adding all values ​​greater than the threshold (step S302). そして、その結果が3σの閾値(例えば、99.7%)と等しい(例えば、誤差1%以内)なら終了する(ステップS303)。 Then, the result is 3σ threshold (e.g., 99.7%) and equal (e.g., an error within 1%) ends if (step S303). 一方、3σの閾値より大きければ範囲が広がりすぎということなので、下限値=閾値、閾値=(閾値+上限値)/2にし(ステップS304)、3σの閾値より小さければ、上限値=閾値、閾値=(閾値+下限値)/2とする(ステップS305)。 On the other hand, it means that too wide a range greater than the threshold value of 3 [sigma], a lower limit is equal to the threshold, the threshold value = (threshold + limit) / 2 (step S304), is smaller than the threshold value of 3 [sigma], the upper limit value = threshold, threshold = (threshold + minimum value) / 2 to (step S305).
【0068】 [0068]
次に、表示部4について説明する。 Next, a description will be given of a display unit 4. 表示部4は、計算部2および分布抽出部3で計算した結果をモニタ等に表示するGUI(グラフィカルユーザインタフェース)を備えている。 Display unit 4 is provided with a GUI (graphical user interface) for displaying the result calculated by the calculating unit 2 and the distribution extracting unit 3 on a monitor or the like. GUIでは、(1)ユーザが指定した要素の座標値を示す、(2)ユーザが指定した要素値になるようなプロセスの候補を挙げる、(3)表示している図を所定のデータ形式(例えば、xgraph)に変換する、等の機能を持つ。 In GUI, (1) a user indicates a coordinate value of the specified elements, (2) user listed candidates of the process such that the specified element value, (3) displaying the figure has a predetermined data format ( for example, to convert xgraph), with features like.
【0069】 [0069]
ユーザは、マウス等のポインティングデバイスを用いてGUI表示された計算結果の要素を指定することで、その要素に対する所望の表示を要求できる。 The user can specify the elements of calculation result of the GUI display using a pointing device such as a mouse, can request the desired display for that element. 上記の機能のうち、(2)がGUIと計算部2との通信によって実現される。 Among the above functions, (2) is achieved by communication GUI and calculation unit 2. すなわち、先ず、GUIから計算部2へ要素の座標値を渡し、その要素のプロセスの候補をGUIへ返す、といった処理を繰り返す。 That is, first, from the GUI to the computing unit 2 passes the coordinate values ​​of elements and returns the candidate process of the element to the GUI, repeated such treatment.
【0070】 [0070]
図22は、表示部4のGUI表示例を示す図である。 Figure 22 is a diagram showing a GUI display example of the display unit 4. この例では、配列の要素(54,37)をマウス等で指定してクリックした状態を示しており、指定した要素の位置に対応して、IdsN−IdsPの値が表示されている。 In this example, the elements of array (54,37) shows a state where the click specified by a mouse or the like, corresponding to the position of the specified elements, and displays the values ​​of Idsn-IDSP. また、「show proc」をクリックすると、GUIは計算部2に問い合わせて、そのIdsN−IdsPになるプロセスを表示することができる。 Also, when you click the "show proc", GUI queries the calculation unit 2, it is possible to display the process to become the IdsN-IdsP.
【0071】 [0071]
ここで、0.18μm世代のCMOSにおける実測データをもとに、本実施形態によるIdsN/IdsPの3σ相当のばらつき範囲を計算した例を示す。 Here, on the basis of the measured data in the 0.18μm generation CMOS, an example of calculation of the 3σ considerable variation range of Idsn / IDSP according to this embodiment. 図23は、本実施形態で計算したプロセスのばらつき範囲を示す図である。 Figure 23 is a diagram showing a variation range of the process calculated in this embodiment. このばらつきのデータから、FF、SS、FS、SFとなるようなプロセスを求め、この4点について求めたプロセスでもう一度シミュレーションを行い、もとの予測と比較すると、差は全て2%以内に納まっている。 This variation in the data, FF, calculated SS, FS, a process such as a SF, simulates again the process obtained for these four points, as compared to the original prediction difference accommodated all within 2% ing.
【0072】 [0072]
なお、本実施形態では、ばらつきが正規分布であると仮定して処理を行ったが、正規分布以外であっても分布の形が分かれば適用可能である。 In the present embodiment, but variations were assumed to treatment with a normal distribution, can be applied knowing the shape of the distribution may be other than a normal distribution. また、ドレイン電流Ids以外の電気特性であっても適用することは可能である。 It is also possible to apply an electrical characteristics other than the drain current Ids.
【0073】 [0073]
【発明の効果】 【Effect of the invention】
以上説明したように、本発明によれば次のような効果がある。 As described above, according to the present invention has the following effects. すなわち、製造プロセスのばらつきに起因して生じるデバイス構成要素のばらつきに起因する電気特性のばらつきを客観的に算出し、表示することが可能となる。 That is, objectively calculated variation in electrical characteristics due to variations in the device components caused by the variations in the manufacturing process, it is possible to display. これにより、半導体開発の初期から電気特性のばらつきシミュレーションを適用でき、また開発が進めば実測データを組み合わせて用いることも可能となる。 Thus, to apply the variation simulation of the electrical characteristics from the initial semiconductor development and it also becomes possible to use a combination of actual data if being developed. このように、精度の高いシミュレーションを行うことができ、例えばモンテカルロ法のようなシミュレーションを用いることなく短時間で結果を得ることが可能となる。 Thus, it is possible to perform highly accurate simulation, it is possible to obtain a short time results without using a simulation such as Monte Carlo method.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本実施形態の半導体シミュレーション方法の流れを説明するフローチャートである。 1 is a flowchart illustrating a flow of the semiconductor simulation method of this embodiment.
【図2】SSからFFまでの電気特性ばらつきの頻度を示す図である。 2 is a diagram showing the frequency of the electrical characteristic variation from SS to FF.
【図3】電気特性のばらつきの分布を領域に分割する例を説明する図である。 3 is a diagram illustrating an example of dividing the distribution of the variation in electrical characteristics in the area.
【図4】各領域の生起確率の例を説明する図である。 4 is a diagram illustrating an example of the occurrence probabilities of the respective regions.
【図5】ゲート長およびゲート酸化膜厚に起因する電気特性のばらつき分布を示す図である。 5 is a diagram showing the variation distribution of the electrical characteristics due to the gate length and gate oxide thickness.
【図6】プロセス毎の電気特性ばらつきのシミュレーション結果を示す図である。 6 is a diagram showing the simulation results of the electric characteristic variation for each process.
【図7】プロセス毎の電気特性のばらつきをグラフ表示した例を示す図である。 7 is a diagram showing an example of variation displaying the graph of the electrical characteristics of each process.
【図8】プロセス毎の生起確率の分布を説明する図である。 8 is a diagram illustrating a distribution of occurrence probability of each process.
【図9】配列要素の掛け合わせを説明する図である。 9 is a diagram illustrating a multiplied by the array elements.
【図10】重ね合わせ処理を説明するフローチャートである。 Is a flowchart illustrating a FIG. 10 overlapping process.
【図11】重ね合わせ後の生起確率の表示例を示す図である。 11 is a diagram showing a display example of the occurrence probability after superposition.
【図12】ミスマッチの分布を示す図である。 FIG. 12 is a diagram showing the distribution of the mismatch.
【図13】ミスマッチを考慮した生起確率の重ね合わせを説明するフローチャートである。 13 is a flowchart for explaining the superposition of occurrence probabilities considering mismatch.
【図14】ゲート長のばらつきに起因する電気特性のばらつきを示す図である。 14 is a diagram showing variations in electric characteristics due to variations in the gate length.
【図15】実測値を用いたゲート長Lgのミスマッチに起因するばらつきに対するIdsN対IdsPを示す図である。 15 is a diagram showing a IdsN pair IdsP for variations due to mismatch of the gate length Lg with measured values.
【図16】ばらつきの分布のシミュレーション結果を示す図である。 16 is a diagram showing a simulation result of the distribution of variability.
【図17】実測結果を示す図である。 17 is a graph showing measured results.
【図18】本実施形態の半導体シミュレーション装置の構成を説明するブロック図である。 18 is a block diagram illustrating the configuration of a semiconductor simulation apparatus of the present embodiment.
【図19】入力データの記述例を示す図である。 19 is a diagram showing a description example of the input data.
【図20】対応付けの例を説明する図である。 20 is a diagram illustrating an example of correspondence.
【図21】要素の並べ替えのフローチャートである。 21 is a flowchart of a component sort.
【図22】表示部のGUI表示例を示す図である。 22 is a diagram showing a GUI display example of the display unit.
【図23】プロセスのばらつき範囲を示す図である。 23 is a diagram showing a variation range of the process.
【図24】IdsN−IdsPペアの領域を説明する図(その1)である。 Figure 24 illustrates a region of Idsn-IDSP pair (Part 1).
【図25】IdsN−IdsPペアの領域を説明する図(その2)である。 Figure 25 illustrates a region of Idsn-IDSP pair (Part 2).
【図26】IdsN−IdsPペアの領域を説明する図(その3)である。 Figure 26 illustrates a region of Idsn-IDSP pair is a third.
【図27】IdsN−IdsPペアの領域を説明する図(その4)である。 Figure 27 illustrates a region of Idsn-IDSP pair is a fourth.
【符号の説明】 DESCRIPTION OF SYMBOLS
1…データ入力部、2…計算部、3…分布抽出部、4…表示部、5…記憶部 1 ... data input unit, 2 ... calculator, 3 ... distribution extraction unit, 4 ... display unit, 5 ... storage unit

Claims (6)

  1. 半導体デバイスの電気特性におけるばらつきをシミュレーションするにあたって、 Order to simulate variations in the electrical characteristics of the semiconductor device,
    前記半導体デバイスにおける製造プロセスのばらつきに起因して生じるデバイス構成要素のばらつき当該デバイス構成要素のばらつきに起因する電気特性のばらつきとの関係をデバイス構成要素毎に求める第1の工程と、 And variations of the device components caused by the variations in the manufacturing process in the semiconductor device, a first step of obtaining a relationship between the variation in electrical characteristics caused by variations of the device components for each device component,
    前記第1の工程で求めた前記関係を、縦軸、横軸を共に電気特性の値とする分布とし、当該分布を細かい領域に分けて各領域での生起確率をデバイス構成要素毎に計算する第2の工程と、 The relationship obtained in the first step, the vertical axis, the value to be distributed to both the electrical characteristics on the horizontal axis, and separately compute the distribution into small areas occurrence probability in each area for each device components a second step,
    前記第2の工程で計算した生起確率を各領域に記入した配列をデバイス構成要素毎に作成し、ある配列を配列A、他の配列を配列Bとし、配列の各要素の位置を(Ax,Ay)とするとき、配列Aと同じレンジを持つ配列Cを用意し、配列Cの(Ax,Ay)に寄与すると予想される配列Aと配列Bとの組合せの各々の積をとった上で和をとることによって各領域での生起確率を、 デバイス構成要素毎に重ね合わせる第3の工程と Wherein the occurrence probability calculated in the second step to create a sequence that is entered into each area for each device component, and a certain sequence sequence A, array B to other sequences, the position of each element of the array (Ax, when the Ay), prepared sequence C that has the same range as the sequence a, the sequence C (Ax, in terms of taking each of the product of the combination of the arrays a and B that are expected to contribute to Ay) the occurrence probability for each region by taking the sum, and a third step of superimposing each device components
    を実行する半導体シミュレーション方法。 Semiconductor simulation method for the execution.
  2. 前記第1の工程では、前記半導体デバイスが、NチャネルMOSトランジスタおよびPチャネルMOSトランジスタの組みから成るCMOSの場合、前記NチャネルMOSトランジスタとPチャネルMOSトランジスタのゲート長のばらつき及びゲート酸化膜厚のばらつきを反映させ、その後にCMOSのゲート長ミスマッチのばらつきを、電気特性のばらつきに反映させ In the first step, the semiconductor device is, for CMOS consisting set of N-channel MOS transistors and P-channel MOS transistors, the variation and the gate oxide film thickness of the gate length of the N-channel MOS transistor and P-channel MOS transistor to reflect the variation, Ru followed variations in gate length mismatch CMOS, it is reflected in the variation in electrical characteristics
    求項1記載の半導体シミュレーション方法。 Motomeko first semiconductor simulation method according.
  3. 導体デバイスにおける製造プロセスのばらつきに起因して生じるデバイス構成要素のばらつきを、電気特性のばらつきとしてデバイス構成要素毎に記述したデータを入力するデータ入力手段と、 The variation in the device components caused by the variations in the manufacturing process in the semi-conductor device, a data input means for inputting data describing each device component as variation in electrical characteristics,
    前記入力したデータに基づき、 デバイス構成要素のばらつきと当該デバイス構成要素のばらつきに起因する電気特性のばらつきとのデバイス構成要素毎の関係を、縦軸、横軸を共に電気特性の値とする分布とし、当該分布を細かい領域に分けて、各領域での生起確率をデバイス構成要素毎に計算するとともに、 生起確率を各領域に記入した配列をデバイス構成要素毎に作成し、ある配列を配列A、他の配列を配列Bとし、配列の各要素の位置を(Ax,Ay)とするとき、配列Aと同じレンジを持つ配列Cを用意し、配列Cの(Ax,Ay)に寄与すると予想される配列Aと配列Bとの組合せの各々の積をとった上で和をとることによって各領域での生起確率をデバイス構成要素毎に重ね合わせる計算を行う計算手段と を備える半導体シミュ Based on the data the input, the device components each of a relationship between variations in electrical characteristics due to variations in the variations and the device components of the device components, the vertical axis, the value of both the electrical characteristics of the horizontal axis distribution and then, divided the distribution into small areas, as well as calculating the occurrence probability in each area for each device component, create a sequence write the probability to each area for each device components, a certain sequence SEQ a , the other sequence and sequence B, when the position of each element of the array and (Ax, Ay), prepared sequence C that has the same range as the sequence a, expected to contribute to the sequence C (Ax, Ay) It is the arrays a and B semiconductors by summing over took each product in combination Ru and a calculation means for performing calculation of overlapping probability in each area for each device component with simulation レーション装置。 Configuration equipment.
  4. 前記計算手段で計算した各領域での生起確率の分布を図形表示する表示部を備え Ru comprising a display unit for displaying graphical distribution of occurrence probabilities in each region calculated by said calculation means
    求項3記載の半導体シミュレーション装置。 Motomeko third semiconductor simulation apparatus according.
  5. 前記表示部は、指定した領域での電気特性値を表示す Wherein the display unit, that displays the electrical characteristic values of the specified area
    求項4記載の半導体シミュレーション装置。 Motomeko fourth semiconductor simulation apparatus according.
  6. 前記表示部は、指定した領域での電気特性値となる製造プロセスを表示す Wherein the display unit, that displays the manufacturing processes that are electrical characteristic values of the specified area
    求項4記載の半導体シミュレーション装置。 Motomeko fourth semiconductor simulation apparatus according.
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US7937252B2 (en) 2005-10-24 2011-05-03 Kyoto University CMOS model generating apparatus and method, program of the method and recording medium
JP4256408B2 (en) 2006-07-20 2009-04-22 株式会社東芝 The method of calculating the probability of failure, the manufacturing method of the pattern forming method and a semiconductor device
WO2015033392A1 (en) * 2013-09-04 2015-03-12 株式会社日立製作所 Part variation analysis system

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000114338A (en) * 1998-09-30 2000-04-21 Mitsubishi Electric Corp Method and device for evaluating characteristics fluctuation of semiconductor device, and recording medium where characteristics fluctuation evaluating program is stored
US6356861B1 (en) * 1999-04-12 2002-03-12 Agere Systems Guardian Corp. Deriving statistical device models from worst-case files

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