JP4786897B2 - Source driving circuit, driving circuit, liquid crystal display device and driving method thereof - Google Patents

Source driving circuit, driving circuit, liquid crystal display device and driving method thereof Download PDF

Info

Publication number
JP4786897B2
JP4786897B2 JP2004314670A JP2004314670A JP4786897B2 JP 4786897 B2 JP4786897 B2 JP 4786897B2 JP 2004314670 A JP2004314670 A JP 2004314670A JP 2004314670 A JP2004314670 A JP 2004314670A JP 4786897 B2 JP4786897 B2 JP 4786897B2
Authority
JP
Japan
Prior art keywords
voltage
source
data line
circuit
source driving
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004314670A
Other languages
Japanese (ja)
Other versions
JP2005134910A (en
Inventor
圭榮 鄭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US10/880,118 external-priority patent/US7907108B2/en
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2005134910A publication Critical patent/JP2005134910A/en
Application granted granted Critical
Publication of JP4786897B2 publication Critical patent/JP4786897B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal (AREA)
  • Liquid Crystal Display Device Control (AREA)

Description

本発明はＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）のようなフラットパネルディスプレイを駆動する回路及び方法に係り、特にフラットパネルディスプレイのデータラインを駆動するソースドライバ回路及び方法、そしてフラットパネルディスプレイの共通電極を駆動する共通電圧ドライバ回路及び方法に関する。   The present invention relates to a circuit and method for driving a flat panel display such as an LCD (Liquid Crystal Display), and more particularly to a source driver circuit and method for driving a data line of a flat panel display, and a common electrode of the flat panel display. The present invention relates to a common voltage driver circuit and method.

ＬＣＤ、プラズマディスプレイパネル（ＰＤＰ）、電子発光ディスプレイパネルのような様々なタイプのフラットパネルディスプレイが伝統的なＣＲＴ（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ）に代替するために開発された。このようなフラットパネルディスプレイは小型、軽量、低電力消耗を要求する装置及び応用に適している。例えば、ＬＣＤは低電圧電源により駆動できて電力消耗が少ないために、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）ドライバを使用して動作されうる。したがって、ＬＣＤはラップトップコンピュータ、携帯電話、ポケットコンピュータ、自動車、及びカラーテレビなどに広く採用されてきた。すなわち、ＬＣＤの軽量、小型、低電力消耗のような特徴がＬＣＤが携帯用装置と共に用いられるようにする。   Various types of flat panel displays such as LCDs, plasma display panels (PDP), and electroluminescent display panels have been developed to replace traditional CRT (Cathode Ray Tube). Such flat panel displays are suitable for devices and applications that require small size, light weight, and low power consumption. For example, since the LCD can be driven by a low voltage power source and consumes less power, it can be operated using an LSI (Large Scale Integration) driver. Accordingly, LCDs have been widely adopted in laptop computers, mobile phones, pocket computers, automobiles, color televisions and the like. That is, LCD features such as light weight, small size, and low power consumption allow LCDs to be used with portable devices.

図１は、従来のディスプレイシステムを示す概略図である。ディスプレイシステム１０は、ＬＣＤのようなディスプレイパネル１１及びディスプレイパネル１１を駆動して制御する複数個の構成要素、すなわちソース駆動ＩＣ １２、ゲート駆動ＩＣ １３、ＧＲＡＭ（Ｇｒａｐｈｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を有する制御器１４、及び電源発生器１５を備える。制御器１４は電源発生器１５、ソース駆動ＩＣ １２、及びゲート駆動ＩＣ １３を制御するために制御信号を発生させる。   FIG. 1 is a schematic diagram illustrating a conventional display system. The display system 10 includes a display panel 11 such as an LCD and a plurality of components that drive and control the display panel 11, that is, a source driving IC 12, a gate driving IC 13, and a GRAM (Graphic Random Access Memory). 14 and a power generator 15. The controller 14 generates control signals for controlling the power generator 15, the source driving IC 12, and the gate driving IC 13.

ディスプレイパネル１１は、ソース駆動ＩＣ １２に連結される複数個のデータラインＤ１〜Ｄｎ及びゲート駆動ＩＣ １３に連結される複数個のゲートラインＧ１〜Ｇｍを備える。ディスプレイパネル１１は行と列のマトリックスに配列される複数個の画素／副画素を備える。いずれか１つの行に配列される画素／副画素はいずれか１つのゲートラインに共通連結され、いずれか１つの列に配列される画素／副画素はいずれか１つのデータラインに共通連結される。応用／設計によって、１つの画素／副画素がゲートラインとデータラインとの各交差点に構成される。 The display panel 11 includes a plurality of data lines D 1 to D n connected to the source driving IC 12 and a plurality of gate lines G 1 to Gm connected to the gate driving IC 13. The display panel 11 includes a plurality of pixels / subpixels arranged in a matrix of rows and columns. Pixels / subpixels arranged in any one row are commonly connected to any one gate line, and pixels / subpixels arranged in any one column are commonly connected to any one data line. . Depending on the application / design, one pixel / subpixel is configured at each intersection of the gate line and the data line.

ディスプレイパネル１１がＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）−ＬＣＤであれば、ディスプレイパネル１１はマトリックス形態に配列された複数個の画素／副画素を含むＴＦＴボードを備える。図１に示されたように、それぞれの画素／副画素単位はＴＦＴ、ＴＦＴのドレーン電極と共通電極ＶＣＯＭ間に連結される液晶キャパシタＣｐ、液晶キャパシタＣｐと並列に連結される薄膜ストレージキャパシタＣｓｔとを含む。ストレージキャパシタＣｓｔはディスプレイ上のイメージが非選択区間の間に維持されるように電荷を保存する。液晶キャパシタＣｐはカラーフィルタプレートの共通電極ＶＣＯＭ、ＴＦＴの画素電極、及びこの電極間の液晶材料によって形成される。ＴＦＴのソース電極はデータラインに連結されてＴＦＴのゲート電極はゲートラインに連結される。ＴＦＴはゲートライン上のゲートドライバ信号ＶＧＨがＴＦＴのゲートに印加される時、データライン上のソース電圧を画素電極に印加するスイッチとしての役割をする。   If the display panel 11 is a TFT (Thin Film Transistor) -LCD, the display panel 11 includes a TFT board including a plurality of pixels / subpixels arranged in a matrix form. As shown in FIG. 1, each pixel / subpixel unit includes a TFT, a liquid crystal capacitor Cp connected between the drain electrode of the TFT and the common electrode VCOM, and a thin film storage capacitor Cst connected in parallel with the liquid crystal capacitor Cp. including. The storage capacitor Cst stores charge so that the image on the display is maintained during the non-selected period. The liquid crystal capacitor Cp is formed by a common electrode VCOM of the color filter plate, a pixel electrode of the TFT, and a liquid crystal material between the electrodes. The source electrode of the TFT is connected to the data line, and the gate electrode of the TFT is connected to the gate line. The TFT serves as a switch for applying the source voltage on the data line to the pixel electrode when the gate driver signal VGH on the gate line is applied to the gate of the TFT.

電源発生器１５は複数個の基準電圧、すなわちソース駆動ＩＣ １２に印加されるソースドライバ電源ＡＶＤＤ、ガンマ基準電圧ＧＶＤＤ、及びパネル１１の共通電圧電極ＶＣＯＭに印加されるハイ共通電極電圧ＶＣＯＭＨ及びロー共通電極電圧ＶＣＯＭＬ、そして選択されたゲートラインを駆動するためにゲート駆動ＩＣ １３に印加されるゲートドライバターンオン電圧ＶＧＨ及びゲートドライバターンオフ電圧ＶＧＯＦＦを発生させる。   The power generator 15 includes a plurality of reference voltages, that is, a source driver power supply AVDD and a gamma reference voltage GVDD applied to the source driving IC 12, a high common electrode voltage VCOMH applied to the common voltage electrode VCOM of the panel 11, and a low common. An electrode voltage VCOML and a gate driver turn-on voltage VGH and a gate driver turn-off voltage VGOFF applied to the gate driving IC 13 to drive the selected gate line are generated.

制御器１４はイメージ供給源（例えば、コンピュータの主基板）から出力される複数個の駆動データ信号及び駆動制御信号を入力として受信する。駆動データ信号はディスプレイパネル１１上にイメージを形成するＲ、Ｇ、Ｂデータを含む。駆動制御信号は垂直同期信号Ｖｓｙｎｃｈ、水平動期信号Ｈｓｙｎｃ、データイネーブル信号ＤＥ、及びクロック信号Ｃｌｋを含む。制御器１４はＲ、Ｇ、Ｂデータに対応する複数個のディスプレイデータ信号ＤＤＡＴＡ及びソース制御信号をソース駆動ＩＣ １２に出力する。制御器１４はゲート駆動ＩＣ １３を制御するためにゲート制御信号を出力する。制御器１４はデータ及び制御信号がソース駆動ＩＣ １２及びゲート駆動ＩＣ １３から出力されるタイミングを制御する。例えば、所定の動作モードで、制御器１４はゲート駆動ＩＣ １３が連続的な方式でゲートドライバ出力信号ＶＧＨを各ゲートラインＧ１〜Ｇｍに伝達し、データ電圧が順に１つずつ活性化される行に配列された各画素／副画素に選択的に印加されるように、ソース及びゲート制御信号を発生させる。所定の他の動作モードでは、第１列に配列された画素／副画素を順次スキャニングした後、次の列に配列された画素／副画素をスキャニングすることによって、画素／副画素がチャージされうる。   The controller 14 receives a plurality of drive data signals and drive control signals output from an image supply source (for example, a main board of a computer) as inputs. The drive data signal includes R, G, B data forming an image on the display panel 11. The drive control signal includes a vertical synchronization signal Vsync, a horizontal movement signal Hsync, a data enable signal DE, and a clock signal Clk. The controller 14 outputs a plurality of display data signals DDATA and source control signals corresponding to the R, G, and B data to the source driving IC 12. The controller 14 outputs a gate control signal to control the gate driving IC 13. The controller 14 controls the timing at which data and control signals are output from the source driving IC 12 and the gate driving IC 13. For example, in a predetermined operation mode, the controller 14 transmits the gate driver output signal VGH to each of the gate lines G1 to Gm in a continuous manner by the gate driving IC 13, and the data voltage is activated one by one in order. The source and gate control signals are generated so as to be selectively applied to each pixel / sub-pixel arranged in the array. In certain other operating modes, the pixels / subpixels may be charged by sequentially scanning the pixels / subpixels arranged in the first column and then scanning the pixels / subpixels arranged in the next column. .

ゲート駆動ＩＣ １３は、それぞれ対応するゲートラインＧ１〜Ｇｍを駆動する複数個のゲートドライバを含む。ソース駆動ＩＣ １２は対応するデータラインＤ１〜Ｄｎを駆動する複数個のソースドライバ回路１２−１ないし１２−ｎを含む。 The gate drive IC 13 includes a plurality of gate drivers that drive the corresponding gate lines G1 to Gm, respectively. Source driving IC 12 is to not a plurality of source driver circuits 12 for driving the corresponding data lines D 1 to D n includes a 12-n.

図２は、従来のソースドライバ回路２０を概略的に示す。ソースドライバ回路２０は、ディスプレイパネル１１のデータラインを駆動するために図１のシステム１０に適用されうる。一般的に、図２に示されたようにソースドライバ回路２０は該当データラインＤｉを駆動するソースドライバ１２−ｉ及びグレイスケール電圧発生器２３を備える。図２のソースドライバ回路２０は図１のソースドライバＩＣ １２の従来の構造を示し、ここで各データライン（またはＲＧＢチャンネル）に対して１つのソースドライバ１２−ｉがある。グレイスケール電圧発生器２３の出力はソースドライバＩＣ １２の各ソースドライバ１２−１ないし１２−ｎに共通に印加される。   FIG. 2 schematically shows a conventional source driver circuit 20. The source driver circuit 20 can be applied to the system 10 of FIG. 1 to drive the data lines of the display panel 11. In general, as shown in FIG. 2, the source driver circuit 20 includes a source driver 12-i for driving the corresponding data line Di and a gray scale voltage generator 23. The source driver circuit 20 of FIG. 2 shows the conventional structure of the source driver IC 12 of FIG. 1, where there is one source driver 12-i for each data line (or RGB channel). The output of the gray scale voltage generator 23 is applied in common to the source drivers 12-1 to 12-n of the source driver IC 12.

一般的に、ソースドライバ１２−ｉは極性反転回路２１、ラッチ回路２２、ガンマデコーダ２４、及び駆動バッファ２５を備える。ソースドライバ１２−ｉは複数個の制御信号、すなわち、極性制御信号Ｍ、ラッチ制御信号Ｓ＿ＬＡＴＣＨ、及びモード制御信号ＧＲＡＹ＿ＯＮ（ｇｒａｄｉｅｎｔ ｍｏｄｅ ｅｎａｂｌｅ ｓｉｇｎａｌ）及びＢＩＮ＿ＯＮ（ｂｉｎａｒｙ ｍｏｄｅ ｅｎａｂｌｅ ｓｉｇｎａｌ）により制御される。前記制御信号は以下でさらに説明される。ソースドライバ１２−ｉはグレイスケール電圧発生器２３によって発生するグレイスケール基準電圧を入力として受信する。   In general, the source driver 12-i includes a polarity inversion circuit 21, a latch circuit 22, a gamma decoder 24, and a drive buffer 25. The source driver 12-i is controlled by a plurality of control signals, that is, a polarity control signal M, a latch control signal S_LATCH, a mode control signal GRAY_ON (gradient mode enable signal), and a BIN_ON (binary mode enable signal). The control signal is further described below. The source driver 12-i receives the gray scale reference voltage generated by the gray scale voltage generator 23 as an input.

ソースドライバ１２−ｉはＧＲＡＭ １４からＲ、Ｇ、またはＢのためのディスプレイデータＤＤＡＴＡのｎビットブロックを入力として受信する。極性反転回路２１はディスプレイデータブロックＤＤＡＴＡを受信し、極性制御信号Ｍに応答してｎビットデータの極性を制御する。例えば、極性制御信号Ｍが論理“０”であれば、ディスプレイデータＤＤＡＴＡの極性が同一に維持される。すなわち、本来のディスプレイデータ（ポジティブ極性）が維持される。一方、極性制御信号Ｍが論理“１”であれば、ディスプレイデータＤＤＡＴＡの極性がネガティブ極性に反転される。図２の実施例で、極性反転回路２１は排他的ＯＲ（すなわち、ＸＯＲ）ゲートを使用して具現される。   Source driver 12-i receives as input an n-bit block of display data DDATA for R, G, or B from GRAM 14. The polarity inversion circuit 21 receives the display data block DDATA and controls the polarity of the n-bit data in response to the polarity control signal M. For example, if the polarity control signal M is logic “0”, the polarity of the display data DDATA is kept the same. That is, the original display data (positive polarity) is maintained. On the other hand, if the polarity control signal M is logic “1”, the polarity of the display data DDATA is inverted to the negative polarity. In the embodiment of FIG. 2, the polarity inversion circuit 21 is implemented using an exclusive OR (ie, XOR) gate.

ラッチ回路２２はラッチ制御信号Ｓ＿ＬＡＴＣＨに応答して極性反転回路２１から出力されるｎビットデータブロックをラッチする。図２の実施例で、ラッチ回路２２はクロックドｎビットラッチを使用して具現される。ラッチ回路２２はラッチされたディスプレイデータブロックＣＤ［ｎ−１：０］をガンマデコーダ２４に出力する。グレイスケール電圧発生器２３は２ｎ個の相異なるグレイスケール基準電圧ＶＧ［２ｎ−１：０］を発生させ、ガンマデコーダ２４に出力する。ガンマデコーダ２４はラッチ回路２２から出力されるｎビットディスプレイデータブロックＣＤ［ｎ−１：０］をデコードし、１つのグレイスケール電圧を選択して駆動バッファ２５に出力する。それぞれの画素（ＲＧＢ副画素を含む）において、ｎビットグレイスケール構造を利用して各画素に対して発生できるグレイスケール（または他のカラー）の数は２ｎ（Ｒ）２ｎ（Ｇ）２ｎ（Ｂ）＝２３ｎである。 The latch circuit 22 latches the n-bit data block output from the polarity inversion circuit 21 in response to the latch control signal S_LATCH. In the embodiment of FIG. 2, the latch circuit 22 is implemented using a clocked n-bit latch. The latch circuit 22 outputs the latched display data block CD [n−1: 0] to the gamma decoder 24. The gray scale voltage generator 23 generates 2 n different gray scale reference voltages VG [2 n −1: 0] and outputs them to the gamma decoder 24. The gamma decoder 24 decodes the n-bit display data block CD [n−1: 0] output from the latch circuit 22, selects one grayscale voltage, and outputs it to the drive buffer 25. In each pixel (including RGB sub-pixels), the number of gray scales (or other colors) that can be generated for each pixel using an n-bit gray scale structure is 2 n (R) 2 n (G) 2 n (B) = 2 3n .

駆動バッファ２５は第１ドライバ２６、第１ドライバ出力スイッチＳ１、及び第２ドライバ２７を備える。第１ドライバ２６はガンマデコーダ２４から出力されるグレイスケール電圧をバッファリングして増幅する。第２ドライバ２７はラッチされたディスプレイデータＣＤ［ｎ−１：０］のＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）ＣＤ［ｎ−１］をバッファリングして増幅する。駆動バッファ２５は対応するデータラインＤｉを駆動するソースドライバ出力信号Ｓｎを発生させる。ソースドライバ出力信号Ｓｎは選択される動作モード、すなわち２進モード（８−カラーモード）またはグラジエントモード（２３ｎカラーモード）によって変わる。 The drive buffer 25 includes a first driver 26, a first driver output switch S 1, and a second driver 27. The first driver 26 buffers and amplifies the gray scale voltage output from the gamma decoder 24. The second driver 27 buffers and amplifies the MSB (Most Significant Bit) CD [n−1] of the latched display data CD [n−1: 0]. The drive buffer 25 generates a source driver output signal Sn for driving the corresponding data line Di. The source driver output signal Sn varies depending on the selected operation mode, that is, the binary mode (8-color mode) or the gradient mode ( 23n color mode).

グラジエントモードで、スイッチＳ１を活性化させるために制御信号ＧＲＡＹ＿ＯＮがイネーブルされ（論理“１”）、これにより第１ドライバ２６がバッファリングされたグレイスケール電圧を出力しうる。また、グラジエントモードで、第２ドライバ２７に印加される制御信号ＢＩＮ＿ＯＮは第２ドライバ２７を非活性化させるために、ディスエーブルされる（論理“０”）。一方、２進モードで制御信号ＧＲＡＹ＿ＯＮはスイッチＳ１を非活性化させるためにディスエーブルされ（論理“０”）、これにより第１ドライバ２６がバッファリングされたグレイスケール電圧をＳｎとして出力することが防止される。そして、制御信号ＢＩＮ＿ＯＮは第２ドライバ２７を活性化させるためにイネーブルされる（論理“１”）。   In the gradient mode, the control signal GRAY_ON is enabled (logic “1”) to activate the switch S1, thereby allowing the first driver 26 to output a buffered grayscale voltage. In the gradient mode, the control signal BIN_ON applied to the second driver 27 is disabled (logic “0”) to deactivate the second driver 27. On the other hand, in the binary mode, the control signal GRAY_ON is disabled to deactivate the switch S1 (logic “0”), whereby the first driver 26 can output the buffered gray scale voltage as Sn. Is prevented. Then, the control signal BIN_ON is enabled to activate the second driver 27 (logic “1”).

２進モードで、第２ドライバ２７はラッチされたディスプレイデータＣＤ［ｎ−１：０］のＭＳＢの論理レベルによって、ソースドライバ電源電圧ＡＶＤＤまたはソースドライバのための接地電圧ＡＶＳＳのソースドライバ出力電圧Ｓｎを出力する。   In the binary mode, the second driver 27 determines the source driver output voltage Sn of the source driver power supply voltage AVDD or the ground voltage AVSS for the source driver according to the logic level of the MSB of the latched display data CD [n−1: 0]. Is output.

図３は、図２のソースドライバ回路の２進動作モードを示すタイミング図である。図３で、ＲＧＢデータの解像度は６ビット（すなわちｎ＝６）であり、値００Ｈ（２進００００００）、３ＦＨ（２進１１１１１１）、０７Ｈ（２進０００１１１）及び１９Ｈ（２進０１１００１）を有するラッチされたディスプレイデータＣＤ［ｎ−１：０］がラッチ２２から順次出力されると仮定する。図３に示されたように、２進モードで制御信号ＢＩＮ＿ＯＮは論理“１”に固定されて制御信号ＧＲＡＹ＿ＯＮは論理“０”に固定される。したがって、スイッチＳ１がオープンされて第２ドライバ２７が活性化される。   FIG. 3 is a timing diagram illustrating a binary operation mode of the source driver circuit of FIG. In FIG. 3, the resolution of the RGB data is 6 bits (ie n = 6) and has the values 00H (binary 000000), 3FH (binary 111111), 07H (binary 000111) and 19H (binary 011001). Assume that the latched display data CD [n−1: 0] are sequentially output from the latch 22. As shown in FIG. 3, in the binary mode, the control signal BIN_ON is fixed to logic “1”, and the control signal GRAY_ON is fixed to logic “0”. Accordingly, the switch S1 is opened and the second driver 27 is activated.

また、図３に示されたように、時間Ｔ１の前に値００ＨのラッチされたディスプレイデータＣＤ［５：０］は論理“０”の最上位ビットＣＤ［５］を有し、その結果第２ドライバ２７からソースドライバのための接地電圧ＡＶＳＳのソースドライバ出力信号Ｓｎが出力される。時間Ｔ１に、ラッチ制御信号Ｓ＿ＬＡＴＣＨによってディスプレイデータＣＤ［５：０］は最上位ビットＣＤ［５］が論理“１”の値３ＦＨとなる。これに応答して、第２ドライバ２７から出力されるソースドライバ出力信号ＳｎはＡＶＳＳからソースドライバ電源電圧レベルＡＶＤＤに遷移する。そして時間Ｔ２に、ラッチ制御信号Ｓ＿ＬＡＴＣＨによってディスプレイデータＣＤ［５：０］は最上位ビットＣＤ［５］が論理“０”の値０７Ｈとなる。これに応答して、第２ドライバ２７から出力されるソースドライバ出力信号ＳｎはＡＶＤＤからＡＶＳＳに遷移する。そして時間Ｔ３に、ラッチ制御信号Ｓ＿ＬＡＴＣＨによってディスプレイデータＣＤ［５：０］は最上位ビットＣＤ［５］が論理“０”の値１９Ｈとなる。これに応答して、ソースドライバ出力信号ＳｎはＡＶＳＳに維持される。 Also, as shown in FIG. 3, the latched display data CD [5: 0] having the value 00H before time T 1 has the most significant bit CD [5] of logic “0”, and as a result. The second driver 27 outputs a source driver output signal Sn having a ground voltage AVSS for the source driver. The time T 1, the display data CD by the latch control signal S_LATCH [5: 0] is the most significant bit CD [5] is the value 3FH of logic "1". In response to this, the source driver output signal Sn output from the second driver 27 transits from AVSS to the source driver power supply voltage level AVDD. The time T 2, the display data CD by the latch control signal S_LATCH [5: 0] is the most significant bit CD [5] is the value 07H of logical "0". In response to this, the source driver output signal Sn output from the second driver 27 transits from AVDD to AVSS. At time T 3 , the display data CD [5: 0] is set to the value 19H in which the most significant bit CD [5] is logic “0” by the latch control signal S_LATCH. In response to this, the source driver output signal Sn is maintained at AVSS.

図４は、図２のソースドライバ回路のグラジエント動作モードを示すタイミング図である。図４で、ＲＧＢデータの解像度は６ビット（すなわちｎ＝６）であり、値００Ｈ（２進００００００）、３ＦＨ（２進１１１１１１）、０７Ｈ（２進０００１１１）、及び１９Ｈ（２進０１１００１）を有するラッチされたディスプレイデータＣＤ［ｎ−１：０］がラッチ２２から順次出力されると仮定する。図４に示されたように、２進モードで制御信号ＢＩＮ＿ＯＮは論理“０”に固定されて制御信号ＧＲＡＹ＿ＯＮは論理“１”に固定される。したがって、第２ドライバ２７は非活性化されてスイッチＳ１は活性化され、第１ドライバ２６はデコーダ２４によって選択されたグレイスケール電圧をＳｎとしてバッファリングして出力する。   FIG. 4 is a timing diagram showing a gradient operation mode of the source driver circuit of FIG. In FIG. 4, the resolution of RGB data is 6 bits (ie, n = 6), and the values 00H (binary 000000), 3FH (binary 111111), 07H (binary 000111), and 19H (binary 011001). Assume that the latched display data CD [n−1: 0] is sequentially output from the latch 22. As shown in FIG. 4, in the binary mode, the control signal BIN_ON is fixed to logic “0” and the control signal GRAY_ON is fixed to logic “1”. Accordingly, the second driver 27 is deactivated and the switch S1 is activated, and the first driver 26 buffers and outputs the grayscale voltage selected by the decoder 24 as Sn.

特に、図４のタイミング図に示されたように時間Ｔ１の前に、００ＨのラッチされたディスプレイデータＣＤ［５：０］によってソースドライバ出力信号Ｓｎは値ＶＧ［０］になる。 In particular, as shown in the timing diagram of FIG. 4, before time T 1 , the 00H latched display data CD [5: 0] causes the source driver output signal Sn to have the value VG [0].

時間Ｔ１に、ラッチ制御信号Ｓ＿ＬＡＴＣＨによってディスプレイデータＣＤ［５：０］は値３ＦＨになり、これによってＳｎがＶＧ［０］からＶＧ［６３］に遷移する。そして、時間Ｔ２に、ラッチ制御信号Ｓ＿ＬＡＴＣＨによってディスプレイデータＣＤ［５：０］は値０７Ｈになり、これによってＳｎがＶＧ［６３］からＶＧ［７］に遷移する。そして、時間Ｔ３に、ラッチ制御信号Ｓ＿ＬＡＴＣＨによってディスプレイデータＣＤ［５：０］は値１９Ｈになり、これによってＳｎがＶＧ［７］からＶＧ［２５］に遷移する。 The time T 1, the display data CD by the latch control signal S_LATCH [5: 0] is the value 3FH, thereby Sn transitions to VG [63] from VG [0]. Then, the time T 2, the display data CD by the latch control signal S_LATCH [5: 0] is the value 07H, thereby Sn transitions to VG [7] from VG [63]. At time T 3 , the display data CD [5: 0] is set to the value 19H by the latch control signal S_LATCH, and thereby Sn changes from VG [7] to VG [25].

図５は、ディスプレイパネル１１の共通電極ＶＣＯＭを駆動するための図１のシステム１０に具現された従来の共通電圧ドライバ回路を概略的に示す。一般的に、共通電圧ドライバは第１及び第２ドライバ３１、３２、スイッチ３３、３４、及びキャパシタ３５、３６を備える。第１ドライバ３１は、ハイ共通電圧ＶＣＯＭＨをバッファリングして出力する。以下、説明される通り、電源発生回路１５のＶＣＯＭＨ電圧発生器はＡＶＤＤ電源からＶＣＯＭＨを発生させる。キャパシタ３５は出力電圧を安定化させるために第１ドライバ３１の出力に連結される。スイッチ３３は第１ドライバ３１の出力をＶＣＯＭノードＮに選択的に連結し、ＶＣＯＭをハイ共通電圧ＶＣＯＭＨに駆動するために制御信号ＶＣＭＨ＿ＯＮによって制御される。   FIG. 5 schematically illustrates a conventional common voltage driver circuit embodied in the system 10 of FIG. 1 for driving the common electrode VCOM of the display panel 11. In general, the common voltage driver includes first and second drivers 31 and 32, switches 33 and 34, and capacitors 35 and 36. The first driver 31 buffers and outputs the high common voltage VCOMH. Hereinafter, as will be described, the VCOMH voltage generator of the power supply generation circuit 15 generates VCOMH from the AVDD power supply. The capacitor 35 is connected to the output of the first driver 31 in order to stabilize the output voltage. The switch 33 is controlled by a control signal VCMH_ON to selectively connect the output of the first driver 31 to the VCOM node N and drive VCOM to the high common voltage VCOMH.

第２ドライバ３２は、ロー共通電圧ＶＣＯＭＬをバッファリングして出力する。以下、説明される通り、電源発生回路１５のＶＣＯＭＬ電圧発生器はＶＣＬ（−ＶＣＩ）電源からＶＣＯＭＬを発生させる。キャパシタ３６は出力電圧を安定化させるために第２ドライバ３２の出力に連結される。スイッチ３４は第２ドライバ３２の出力をＶＣＯＭノードＮに選択的に連結し、ＶＣＯＭをロー共通電圧ＶＣＯＭＬに駆動するために制御信号ＶＣＭＬ＿ＯＮによって制御される。   The second driver 32 buffers and outputs the low common voltage VCOML. Hereinafter, as will be described, the VCOML voltage generator of the power supply generation circuit 15 generates VCOML from the VCL (−VCI) power supply. Capacitor 36 is coupled to the output of second driver 32 to stabilize the output voltage. The switch 34 is controlled by a control signal VCML_ON to selectively couple the output of the second driver 32 to the VCOM node N and drive VCOM to the low common voltage VCOML.

図６は、図５の回路を使用して共通電極を駆動する従来の方法を示すタイミング図である。図６を参照すれば、時間Ｔ１に極性制御信号Ｍ及び制御信号ＶＣＭＨ＿ＯＮがイネーブルされ、制御信号ＶＣＭＬ＿ＯＮがディスエーブルされる。その結果、スイッチ３３は活性化されてスイッチ３４は非活性化され、ＶＣＯＭは第１ドライバ３１によってＶＣＯＭＨからＶＣＯＭＬに駆動される。時間Ｔ２に、極性制御信号Ｍ及び制御信号ＶＣＭＨ＿ＯＮがディスエーブルされ、制御信号ＶＣＭＬ＿ＯＮがイネーブルされる。その結果、スイッチ３３は非活性化されてスイッチ３４は活性化され、ＶＣＯＭは第２ドライバ３２によってＶＣＯＭＬからＶＣＯＭＨに駆動される。 FIG. 6 is a timing diagram illustrating a conventional method of driving a common electrode using the circuit of FIG. Referring to FIG. 6, the polarity control signal M and the control signal VCMH_ON the time T 1 is enabled, the control signal VCML_ON is disabled. As a result, the switch 33 is activated, the switch 34 is deactivated, and VCOM is driven from VCOMH to VCOML by the first driver 31. The time T 2, the polarity control signal M and the control signal VCMH_ON is disabled, the control signal VCML_ON is enabled. As a result, the switch 33 is deactivated, the switch 34 is activated, and VCOM is driven from VCOML to VCOMH by the second driver 32.

ＬＣＤパネルのようなディスプレイシステムが小型携帯用の装置に具現される際は、バッテリ電源を保全するためにディスプレイシステムを駆動するために必要な電力消耗を減少させることが重要である。一般的に、平板パネルディスプレイを駆動するために必要な電力は主にソースドライバ及びＶＣＯＭドライバから消耗される。特に、データラインを駆動するためにソースドライバによって発生する電圧はディスプレイの駆動速度を向上させるために（すなわち、液晶キャパシタＣｐを素早くチャージさせるために）、比較的に高いレベルを有するように設計される。しかし、駆動電圧が高まれば、これに比例して電力消耗が増加する。また、共通電圧の極性がサイクル毎に反転されるため、共通電極を駆動することが電力消耗の重要な原因のうち１つである。   When a display system such as an LCD panel is implemented in a small portable device, it is important to reduce the power consumption required to drive the display system to conserve battery power. In general, power required to drive a flat panel display is consumed mainly from a source driver and a VCOM driver. In particular, the voltage generated by the source driver to drive the data line is designed to have a relatively high level in order to improve the drive speed of the display (ie, to quickly charge the liquid crystal capacitor Cp). The However, if the drive voltage increases, power consumption increases in proportion to this. In addition, since the polarity of the common voltage is inverted every cycle, driving the common electrode is one of the important causes of power consumption.

一般的に、ソース及びＶＣＯＭ駆動電圧は所定の電圧発生器によって発生する内部電圧であり、前記電圧発生器は中間基準電圧源から出力される電圧を昇圧させることで駆動電圧を発生させる。例えば、図７は図１の電源発生器１５の従来構造を示すブロック図である。一般的に、電源発生器１５は中間基準電圧源ＶＣＩを使用して複数個の内部基準電圧を発生させる。特に、電源発生器１５は中間基準電圧ＶＣＩを所定の量αほど昇圧させることによってソースドライバ電源電圧ＡＶＤＤを発生させる第１電源発生器１５−１を含む。ＡＶＤＤ電圧はソースドライバ１２に印加されてＧＶＤＤ及びＶＣＯＭＨを発生させるために他の電源発生器（図示せず）に入力される。第２電源発生器１５−２は入力として基準電圧ＡＶＤＤを受信し、ＡＶＤＤを所定の量βほど昇圧させることによってＶＧＨを発生させる。第３電源発生器１５−３は入力として基準電圧ＶＧＨを受信してＶＧＬ（ここで、ＶＧＬ＝−ＶＧＨ）を発生させる。第４電源発生器１５−４は入力として中間基準電圧ＶＣＩを受信してＶＣＬ（ここで、ＶＣＬ＝−ＶＣＩ）を発生させる。   Generally, the source and the VCOM drive voltage are internal voltages generated by a predetermined voltage generator, and the voltage generator generates a drive voltage by boosting a voltage output from an intermediate reference voltage source. For example, FIG. 7 is a block diagram showing a conventional structure of the power generator 15 of FIG. In general, the power generator 15 generates a plurality of internal reference voltages using the intermediate reference voltage source VCI. In particular, the power supply generator 15 includes a first power supply generator 15-1 that generates the source driver power supply voltage AVDD by boosting the intermediate reference voltage VCI by a predetermined amount α. The AVDD voltage is applied to the source driver 12 and input to another power generator (not shown) to generate GVDD and VCOMH. The second power generator 15-2 receives the reference voltage AVDD as an input, and generates VGH by boosting AVDD by a predetermined amount β. The third power generator 15-3 receives the reference voltage VGH as an input and generates VGL (where VGL = −VGH). The fourth power generator 15-4 receives the intermediate reference voltage VCI as an input and generates VCL (where VCL = −VCI).

従来のソース及びＶＣＯＭドライバ回路の問題点は、データライン及びＶＣＯＭを駆動するために昇圧電圧を使用するによって発生する電力消耗の増加であった。特に図２を参照すれば、駆動バッファ２５の第１及び第２ドライバ２６、２７はデータラインを駆動するために昇圧電源ＡＶＤＤを使用する。昇圧電源ＡＶＤＤはＶＣＯＭＨを発生させ、ディスプレイパネル１１の共通電極ＶＣＯＭを駆動するために使われる。ＡＶＤＤに対して、電力消耗ＰＡＶＤＤはＩＡＶＤＤ×ＡＶＤＤ、すなわちα×ＩＡＶＤＤ×ＶＣＩとなり、駆動電流ＩＡＶＤＤは中間電源ＶＣＩから供給される。駆動電流ＩＡＶＤＤのための電流消費はＶＣＩ電源から誘導されるが、ＡＶＤＤ電源に基づいた実際の電力消耗はαが１より大きい時、さらに大きくなる。したがって、データライン及びＶＣＯＭを駆動するための昇圧電源ＡＶＤＤ及びＶＣＯＭＨは同一電流消費に対してさらに多い電力消耗を招く。 A problem with conventional source and VCOM driver circuits is the increased power consumption caused by using the boosted voltage to drive the data lines and VCOM. Referring to FIG. 2 in particular, the first and second drivers 26 and 27 of the driving buffer 25 use the boosted power supply AVDD to drive the data line. The boost power supply AVDD is used to generate VCOMH and drive the common electrode VCOM of the display panel 11. The power consumption P AVDD is I AVDD × AVDD, that is, α × I AVDD × VCI with respect to AVDD , and the drive current I AVDD is supplied from the intermediate power supply VCI. The current consumption for the drive current I AVDD is derived from the VCI power supply, but the actual power consumption based on the AVDD power supply is even greater when α is greater than 1. Therefore, the boosted power supplies AVDD and VCOMH for driving the data line and VCOM cause more power consumption for the same current consumption.

本発明が解決しようとする技術的課題は、フラットパネルディスプレイのデータライン駆動において、減少された電力消耗を提供するソースドライバ回路及び方法を提供するところにある。   The technical problem to be solved by the present invention is to provide a source driver circuit and a method for providing reduced power consumption in driving a data line of a flat panel display.

本発明が解決しようとする他の技術的課題は、フラットパネルディスプレイの共通電極の駆動において、減少された電力消耗を提供する共通電圧ドライバ回路及び方法を提供するところにある。   Another technical problem to be solved by the present invention is to provide a common voltage driver circuit and method for providing reduced power consumption in driving a common electrode of a flat panel display.

前記の技術的課題を達成するための本発明の望ましい実施例は、電力消耗を減少させて電荷リサイクルを提供するために完全に昇圧された駆動電圧のみを使用せず、各駆動サイクルにおいて中間基準電圧と昇圧された駆動電圧をも共に使用するソースドライバ回路及び方法、そして共通電圧ドライバ回路及び方法を含む。   The preferred embodiment of the present invention to achieve the above technical problem does not use only a fully boosted drive voltage to reduce power consumption and provide charge recycling, and an intermediate reference in each drive cycle. Source driver circuits and methods that use both voltage and boosted drive voltage, and common voltage driver circuits and methods.

本発明の望ましい一実施例で、ディスプレイのデータラインを駆動するソース駆動回路は、ディスプレイデータを受信して前記受信されたディスプレイデータに対応するソース駆動電圧を発生させ、前記ソース駆動電圧をディスプレイのデータラインに印加するソースドライバ回路と、中間ソース駆動電圧を発生させる電圧発生回路と、及び前記データラインを前記中間ソース駆動電圧から前記ソース駆動電圧に駆動するために前記ソースドライバ回路によって前記ソース駆動電圧が前記データラインに印加される前に、前記データラインを前記中間ソース駆動電圧に駆動するために前記中間ソース駆動電圧を前記データラインに印加する制御回路と、を備えることを特徴とする。   In a preferred embodiment of the present invention, a source driving circuit for driving a data line of a display receives display data and generates a source driving voltage corresponding to the received display data, and the source driving voltage is displayed on the display. A source driver circuit for applying to the data line; a voltage generating circuit for generating an intermediate source driving voltage; and the source driving by the source driver circuit for driving the data line from the intermediate source driving voltage to the source driving voltage. And a control circuit for applying the intermediate source driving voltage to the data line to drive the data line to the intermediate source driving voltage before a voltage is applied to the data line.

前記制御回路は、前記受信されたディスプレイデータを以前に受信されたディスプレイデータと比較して比較信号を発生させる比較器、及び前記中間ソース駆動電圧を前記電圧発生回路から前記データラインに選択的に印加するために前記比較信号に応答するスイッチを備える。前記制御回路は前記以前に受信されたディスプレイデータを前記比較器に出力するラッチをさらに備える。前記比較器は前記受信されたディスプレイデータの最上位ビットを前記以前に受信されたディスプレイデータの最上位ビットと比較する。前記比較器は、前記受信されたディスプレイデータの最上位ビットと前記以前に受信されたディスプレイデータの最上位ビットとが同一である時、前記スイッチを非活性化させるために制御信号を発生させる。   The control circuit selectively compares the received display data with the previously received display data to generate a comparison signal and the intermediate source driving voltage from the voltage generation circuit to the data line. A switch responsive to the comparison signal for applying is provided. The control circuit further comprises a latch for outputting the previously received display data to the comparator. The comparator compares the most significant bit of the received display data with the most significant bit of the previously received display data. The comparator generates a control signal to deactivate the switch when the most significant bit of the received display data is the same as the most significant bit of the previously received display data.

本発明の他の望ましい実施例で、ディスプレイのデータラインを駆動する回路は、ｎ−ビットディスプレイ信号及び極性制御信号を受信し、前記極性制御信号に応答して前記ｎ−ビットディスプレイ信号の極性を反転させるか、またはそのまま維持させる極性制御回路と、第１ラッチ制御信号に応答して前記極性制御回路から出力される前記ｎ−ビットディスプレイ信号をラッチする第１ラッチと、複数個のグレイスケール基準電圧及び前記第１ラッチから出力される前記ｎ−ビットディスプレイ信号を入力として受信し、前記グレイスケール基準電圧のうち１つを選択的に出力するために前記ｎ−ビットディスプレイ信号をデコードするデコーダと、ソース駆動電圧を発生させてディスプレイのデータラインに印加し、第１動作モードで前記デコーダから出力される前記グレイスケール基準電圧から前記ソース駆動電圧を発生させるために第１モード制御信号に応答し、第２動作モードで前記第１ラッチから出力される前記ｎ−ビットディスプレイ信号の最上位ビットに基づいて前記ソース駆動電圧を発生させるために第２モード制御信号に応答するバッファと、中間ソース駆動電圧を発生させる電圧発生回路と、及び前記データラインを前記中間ソース駆動電圧から前記ソース駆動電圧で駆動するために前記バッファ回路によって前記ソース駆動電圧が前記データラインに印加される前に、前記データラインを前記中間ソース駆動電圧で駆動するために前記中間ソース駆動電圧を前記データラインに印加する制御回路と、を備えることを特徴とする。   In another preferred embodiment of the present invention, a circuit for driving a data line of the display receives an n-bit display signal and a polarity control signal, and changes the polarity of the n-bit display signal in response to the polarity control signal. A polarity control circuit that is inverted or maintained; a first latch that latches the n-bit display signal output from the polarity control circuit in response to a first latch control signal; and a plurality of gray scale references A decoder that receives as input a voltage and the n-bit display signal output from the first latch and decodes the n-bit display signal to selectively output one of the grayscale reference voltages; Source drive voltage is generated and applied to the data line of the display, before the first operation mode Responsive to the first mode control signal to generate the source driving voltage from the grayscale reference voltage output from the decoder, the n-bit display signal output from the first latch in the second operation mode. A buffer responsive to a second mode control signal to generate the source driving voltage based on the upper bits, a voltage generating circuit for generating an intermediate source driving voltage, and the data line from the intermediate source driving voltage to the source Before the source driving voltage is applied to the data line by the buffer circuit for driving with the driving voltage, the intermediate source driving voltage is applied to the data line to drive the data line with the intermediate source driving voltage. And a control circuit to be applied.

本発明の望ましい一実施例で、ディスプレイの共通電極を駆動する共通電圧ドライバ回路は、高共通電圧を出力する第１ドライバ回路と、低共通電圧を出力する第２ドライバ回路と、第１制御信号に応答して前記ディスプレイパネルの共通電極に前記第１ドライバ回路の出力を選択的に連結する第１スイッチと、第２制御信号に応答して前記共通電極に前記第２ドライバ回路の出力を選択的に連結する第２スイッチと、及び１つまたはそれ以上の中間制御信号に応答して前記共通電極に１つまたはその以上の中間共通電圧を出力する中間電圧出力回路と、を備えることを特徴とする。   In a preferred embodiment of the present invention, a common voltage driver circuit for driving a common electrode of a display includes a first driver circuit that outputs a high common voltage, a second driver circuit that outputs a low common voltage, and a first control signal. In response to the first switch selectively connecting the output of the first driver circuit to the common electrode of the display panel; and in response to a second control signal, selecting the output of the second driver circuit to the common electrode And an intermediate voltage output circuit for outputting one or more intermediate common voltages to the common electrode in response to one or more intermediate control signals. And

前記共通電圧ドライバ回路は、前記高共通電圧を出力する前に前記１つまたはその以上の中間共通電圧で前記共通電極を駆動することにより、前記共通電極を前記低共通電圧から前記高共通電圧で駆動する。前記共通電圧ドライバ回路は、前記低共通電圧を出力する前に前記１つまたはそれ以上の中間共通電圧で前記共通電極を駆動することにより、前記共通電極を前記高共通電圧から前記低共通電圧に駆動する。   The common voltage driver circuit drives the common electrode from the low common voltage to the high common voltage by driving the common electrode with the one or more intermediate common voltages before outputting the high common voltage. To drive. The common voltage driver circuit drives the common electrode from the high common voltage to the low common voltage by driving the common electrode with the one or more intermediate common voltages before outputting the low common voltage. To drive.

前記中間電圧出力回路は１つまたはそれ以上のスイッチング素子を備え、各スイッチング素子は前記中間共通電圧のうち対応するものを前記共通電極に選択的に連結するために前記中間制御信号のうち対応するものに応答する。   The intermediate voltage output circuit includes one or more switching elements, each switching element corresponding to the intermediate control signal for selectively coupling a corresponding one of the intermediate common voltages to the common electrode. Respond to things.

前記中間共通電圧の少なくとも１つは接地電圧であり、前記中間共通電圧の少なくとも１つは前記高共通電圧の約１／２ないし約３／４の範囲にある電圧である。   At least one of the intermediate common voltages is a ground voltage, and at least one of the intermediate common voltages is a voltage in a range of about 1/2 to about 3/4 of the high common voltage.

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び貼付図面に記載された内容を参照せねばならない。   For a full understanding of the invention and the operational advantages thereof and the objects achieved by the practice of the invention, reference should be made to the accompanying drawings and the accompanying drawings illustrating preferred embodiments of the invention. I have to do it.

本発明によるソースドライバ回路及び方法、並びに共通電圧ドライバ回路及び方法は電力消耗を減少させられる。   The source driver circuit and method and the common voltage driver circuit and method according to the present invention reduce power consumption.

以下、添付した図面を参照して本発明の望ましい実施例を説明することによって本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。   Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numerals provided in each drawing denote the same members.

図８は、本発明の望ましい実施例によるソース駆動回路を示す概略図である。図８に示された望ましい実施例は、図２に示されたソース駆動回路２０の拡張であり、この実施例はディスプレイパネルのデータライン駆動に消耗される電力をかなり減少させる。一般的に、ソース駆動回路８０は対応するデータラインＤｉを駆動するためにソースドライバ出力信号Ｓｎを発生させるソースドライバ８１、グレイスケール発生器２３、及び中間電圧発生器９０を備える。図８のソース駆動回路８０は望ましい実施例による構造を示しており、このソース駆動回路８０は図１のディスプレイシステムでソースドライバＩＣ １２内に具現されうる。ソース駆動回路８０で、各データラインＤｉ（または、ＲＧＢチャンネル）に対して１つのソースドライバ８１が割り当てられ、グレイスケール発生器２３及び中間電圧発生器９０はすべてのソースドライバのために共通に具現される。   FIG. 8 is a schematic diagram illustrating a source driving circuit according to a preferred embodiment of the present invention. The preferred embodiment shown in FIG. 8 is an extension of the source driver circuit 20 shown in FIG. 2, which significantly reduces the power consumed to drive the data lines of the display panel. In general, the source driving circuit 80 includes a source driver 81 for generating a source driver output signal Sn, a gray scale generator 23, and an intermediate voltage generator 90 to drive a corresponding data line Di. 8 shows a structure according to a preferred embodiment, and the source driver circuit 80 may be implemented in the source driver IC 12 in the display system of FIG. In the source driving circuit 80, one source driver 81 is assigned to each data line Di (or RGB channel), and the gray scale generator 23 and the intermediate voltage generator 90 are implemented in common for all source drivers. Is done.

ソースドライバ８１が極性反転回路２１、ラッチ回路２２、ガンマデコーダ２４、及び駆動バッファ２５を備えるという点では、図２のソースドライバ１２−ｉの構造と類似している。しかし、ソースドライバ８１は現在の最上位ビットＭＳＢを以前の最上位ビットＭＳＢと比較し、比較結果によって中間電圧発生器９０から出力される中間電圧にデータラインＤｉを連結する比較回路８２をさらに備える。中間電圧発生器９０は、動作モード（２進またはグラジエント）によって他の中間電圧を出力する。   The source driver 81 is similar to the structure of the source driver 12-i in FIG. 2 in that the source driver 81 includes the polarity inversion circuit 21, the latch circuit 22, the gamma decoder 24, and the drive buffer 25. However, the source driver 81 further includes a comparison circuit 82 that compares the current most significant bit MSB with the previous most significant bit MSB and connects the data line Di to the intermediate voltage output from the intermediate voltage generator 90 according to the comparison result. . The intermediate voltage generator 90 outputs another intermediate voltage depending on the operation mode (binary or gradient).

特に、比較回路８２はラッチ回路８３、ＸＯＲ回路８４、ＡＮＤゲート８５、及びスイッチ素子Ｓ２を備える。望ましい実施例でラッチ回路８３は、ラッチ制御信号ＰＤ＿ＬＡＴＣＨに応答してラッチ２２に保存されたディスプレイデータの現在ラッチされたブロックの最上位ビットＣＤ［ｎ−１］をラッチし、以前にラッチされたディスプレイデータの最上位ビットＰＤ［ｎ−１］を出力する１ビットクロックドＤ型ラッチに構成される。   In particular, the comparison circuit 82 includes a latch circuit 83, an XOR circuit 84, an AND gate 85, and a switch element S2. In the preferred embodiment, the latch circuit 83 latches the most significant bit CD [n−1] of the currently latched block of display data stored in the latch 22 in response to the latch control signal PD_LATCH and has been previously latched. A 1-bit clocked D-type latch that outputs the most significant bit PD [n−1] of the display data is configured.

ＸＯＲ回路８４は、ラッチ２２からディスプレイデータＣＤ［ｎ−１：０］の現在ブロックの最上位ビットＣＤ［ｎ−１］、及びラッチ８３から以前にラッチされたディスプレイデータの最上位ビットＰＤ［ｎ−１］を入力として受信する。ＸＯＲゲート８４は、最上位ビットＣＤ［ｎ−１］と最上位ビットＰＤ［ｎ−１］とが異なる時に論理“１”を出力し、最上位ビットＣＤ［ｎ−１］と最上位ビットＰＤ［ｎ−１］とが同一である時に論理“０”を出力する。ＡＮＤゲート８５は、ＸＯＲゲート８４の出力及び制御信号ＶＣＩＲを受信する２−入力ＡＮＤゲートに構成される。ＡＮＤゲート８５は、スイッチＳ２の活性化／非活性化を制御するために、制御信号ＶＣＩＲに応答してＸＯＲゲート８４の出力を伝達するゲーティング回路としての役割をする。本発明の実施例で、スイッチＳ２はＡＮＤゲート８５の出力が論理“１”である時（最上位ビットＣＤ［ｎ−１］と最上位ビットＰＤ［ｎ−１］とが異なる時）に活性化され、スイッチＳ２はＡＮＤゲート８５の出力が論理“０”である時（最上位ビットＣＤ［ｎ−１］と最上位ビットＰＤ［ｎ−１］とが同一である時）に非活性化される。   The XOR circuit 84 has the most significant bits CD [n−1] of the current block of display data CD [n−1: 0] from the latch 22 and the most significant bits PD [n] of display data previously latched from the latch 83. -1] as an input. The XOR gate 84 outputs a logic “1” when the most significant bit CD [n−1] and the most significant bit PD [n−1] are different, and the most significant bit CD [n−1] and the most significant bit PD. When [n−1] is the same, logic “0” is output. The AND gate 85 is configured as a 2-input AND gate that receives the output of the XOR gate 84 and the control signal VCIR. The AND gate 85 serves as a gating circuit that transmits the output of the XOR gate 84 in response to the control signal VCIR in order to control the activation / deactivation of the switch S2. In the embodiment of the present invention, the switch S2 is activated when the output of the AND gate 85 is logic "1" (when the most significant bit CD [n-1] and the most significant bit PD [n-1] are different). The switch S2 is deactivated when the output of the AND gate 85 is logic “0” (when the most significant bit CD [n−1] and the most significant bit PD [n−1] are the same). Is done.

スイッチＳ２が活性化される時、中間電圧発生器９０から出力される中間電圧がデータラインＤｉを駆動するために印加される。ＸＯＲゲート８４及びＡＮＤゲート８５は同一機能を有する他の論理ゲートに代替されうる。   When the switch S2 is activated, an intermediate voltage output from the intermediate voltage generator 90 is applied to drive the data line Di. The XOR gate 84 and the AND gate 85 can be replaced with other logic gates having the same function.

中間電圧発生器９０は、増幅器に該当する第３ドライバ９１及びスイッチＳ３を含んで選択的にキャパシタ９２をさらに含みうる。第３ドライバ９１は、グレイスケール発生器２３から出力されるグレイスケール基準電圧ＶＧの１つをＶＣＩ電源を使用してバッファリングして出力する。望ましい実施例で、第３ドライバ９１はグレイスケール基準電圧ＶＧ［２ｎ−１−１］を受信する。ここで、基準電圧ＶＧ［２ｎ−１−１］はＶＣＩ電源より低いことが望ましい。スイッチＳ３は、電圧選択制御信号ＢＩＮ＿ＦＬＡＧに応答して第１中間電圧ＶＣＩが印加される第１ノードＮ１に連結されるか、または第２中間電圧ＶＧ［２ｎ−１−１］が印加される第２ノードＮ２（第３ドライバ９１の出力）に連結される。キャパシタ９２は出力電圧を安定化させるために第３ドライバ９１の出力に選択的に連結されうる。 The intermediate voltage generator 90 may further include a capacitor 92 including a third driver 91 corresponding to an amplifier and a switch S3. The third driver 91 buffers and outputs one of the gray scale reference voltages VG output from the gray scale generator 23 using the VCI power supply. In the preferred embodiment, the third driver 91 receives the grayscale reference voltage VG [2 n-1 -1]. Here, the reference voltage VG [2 n-1 -1] is preferably lower than the VCI power supply. The switch S3 is connected to the first node N1 to which the first intermediate voltage VCI is applied in response to the voltage selection control signal BIN_FLAG, or is applied with the second intermediate voltage VG [2 n−1 −1]. It is connected to the second node N2 (the output of the third driver 91). The capacitor 92 may be selectively coupled to the output of the third driver 91 to stabilize the output voltage.

本発明の望ましい実施例で、中間ソース駆動電圧ＶＣＩはソース駆動電圧ＡＶＤＤのフルスイング電圧の約１／２ないし１／３の範囲にある。例えば、ＡＶＤＤが約５〜６ボルトであれば、ＶＣＩは約２〜３ボルトであってＡＶＳＳは約０ボルトである。   In the preferred embodiment of the present invention, the intermediate source drive voltage VCI is in the range of about 1/2 to 1/3 of the full swing voltage of the source drive voltage AVDD. For example, if AVDD is about 5-6 volts, VCI is about 2-3 volts and AVSS is about 0 volts.

２進モードで、電圧選択制御信号ＢＩＮ＿ＦＬＡＧが論理“１”である時、Ｓ３が第１ノードＮ１に連結されて中間電圧ＶＣＩがＳ２に伝達される。グラジエントモードで、電圧選択制御信号ＢＩＮ＿ＦＬＡＧが論理“０”である時は、Ｓ３が第２ノードＮ２に連結されて中間電圧ＶＧ［２ｎ−１−１］がＳ２に伝えられる。それぞれの制御信号Ｍ、Ｓ＿ＬＡＴＣＨ、ＢＩＮ＿ＯＮ、ＧＲＡＹ＿ＯＮ、ＶＣＩＲ、ＢＩＮ＿ＦＬＡＧは図１に示されたコントローラ１４のようなコントローラで発生する。前記の説明通りに、中間電圧発生器９０はソースドライバＩＣ内のすべてのソースドライバ８１によって共通に使われる。 In the binary mode, when the voltage selection control signal BIN_FLAG is logic “1”, S3 is connected to the first node N1, and the intermediate voltage VCI is transmitted to S2. In the gradient mode, when the voltage selection control signal BIN_FLAG is logic “0”, S3 is connected to the second node N2, and the intermediate voltage VG [2 n−1 −1] is transmitted to S2. Each control signal M, S_LATCH, BIN_ON, GRAY_ON, VCIR, BIN_FLAG is generated by a controller such as controller 14 shown in FIG. As described above, the intermediate voltage generator 90 is commonly used by all the source drivers 81 in the source driver IC.

図９は、本発明の望ましい実施例によるデータラインを駆動するソース駆動方法を示すタイミング図である。説明の便宜のために、図９の方法は図８のソース駆動回路８０を参照して説明される。図９の方法は、図８のソースドライバ回路の２進動作モードに該当する。図９で、ＲＧＢデータの解像度は６ビット（すなわちｎ＝６）であり、値００Ｈ（２進００００００）、３ＦＨ（２進１１１１１１）、０７Ｈ（２進０００１１１）、及び１９Ｈ（２進０１１００１）を有するラッチされたディスプレイデータＣＤ［ｎ−１：０］がラッチ２２から順次出力されると仮定する。また、２進モードで制御信号ＧＲＡＹ＿ＯＮは論理“０”に固定され（スイッチＳ１がオープンされる）、制御信号ＢＩＮ＿ＦＬＡＧは論理“１”に固定される（スイッチＳ３がノードＮ１に連結される）と仮定する。   FIG. 9 is a timing diagram illustrating a source driving method for driving a data line according to an exemplary embodiment of the present invention. For convenience of explanation, the method of FIG. 9 will be described with reference to the source driving circuit 80 of FIG. The method of FIG. 9 corresponds to the binary operation mode of the source driver circuit of FIG. In FIG. 9, the resolution of the RGB data is 6 bits (ie, n = 6), and the values 00H (binary 000000), 3FH (binary 111111), 07H (binary 000111), and 19H (binary 011001). Assume that the latched display data CD [n−1: 0] is sequentially output from the latch 22. In the binary mode, when the control signal GRAY_ON is fixed to logic “0” (switch S1 is opened) and the control signal BIN_FLAG is fixed to logic “1” (switch S3 is connected to the node N1). Assume.

図９に示されたように時間Ｔ１前に、ラッチされたディスプレイデータＣＤ［５：０］の値００Ｈがｎ−ビットラッチ回路２２から出力される。ラッチされたディスプレイデータＣＤ［５：０］の最上位ビットＣＤ［５］は論理“０”である。また、時間Ｔ１前に、制御信号ＢＩＮ＿ＯＮが論理“１”になって第２ドライバ２７がターンオンされる。最上位ビットＣＤ［５］が論理“０”であれば、第２ドライバ２７はソースドライバのための接地電圧ＡＶＳＳのソースドライバ出力信号ＳｎをデータラインＤｉに出力する。時間Ｔ１前に活性化されるラッチ制御信号ＰＤ＿ＬＡＴＣＨは、１−ビットラッチ８３がディスプレイデータ００Ｈの最上位ビットＣＤ［５］＝論理“０”をラッチするように制御する。図９に示されたように、ラッチ制御信号ＰＤ＿ＬＡＴＣＨは、ラッチ制御信号Ｓ＿ＬＡＴＣＨがディスプレイデータの次のブロックをラッチするために活性化される前に活性化される。 As shown in FIG. 9, the value 00H of the latched display data CD [5: 0] is output from the n-bit latch circuit 22 before time T 1 . The most significant bit CD [5] of the latched display data CD [5: 0] is logic “0”. Further, the time T 1 before the control signal BIN_ON second driver 27 is turned on becomes logic "1". If the most significant bit CD [5] is logic “0”, the second driver 27 outputs the source driver output signal Sn of the ground voltage AVSS for the source driver to the data line Di. The latch control signal PD_LATCH activated before time T 1 controls the 1-bit latch 83 to latch the most significant bit CD [5] = logic “0” of the display data 00H. As shown in FIG. 9, the latch control signal PD_LATCH is activated before the latch control signal S_LATCH is activated to latch the next block of display data.

次に、時間Ｔ１で、ラッチ制御信号Ｓ＿ＬＡＴＣＨが活性化され、これによってラッチ２２は最上位ビットＣＤ［５］が論理“１”であるディスプレイデータＣＤ［５：０］の値３ＦＨをラッチして出力する。また、時間Ｔ１の後、区間Ｐ１の間にゲーティング信号ＶＣＩＲは活性化されて制御信号ＢＩＮ＿ＯＮは非活性化される。制御信号ＢＩＮ＿ＯＮが非活性化されれば、第２ドライバ２７はターンオフされる。また、ゲーティング信号ＶＣＩＲが活性化されれば、ＸＯＲゲート８４の出力はスイッチＳ２に印加される。現在の最上位ビットＣＤ［ｎ−１］と以前の最上位ビットＰＤ［ｎ−１］とが異なるため（すなわち、ＣＤ［５］が１であり、ＰＤ［５］が０）、ＡＮＤゲート８５の出力は論理“１”になり、これによってスイッチＳ２は活性化される。Ｓ２が活性化されて第２ドライバがターンオフされれば、ＶＣＩ電源電圧はソース駆動出力信号Ｓｎを有するデータラインＤｉを区間Ｐ１の間にＡＶＳＳから中間電圧ＶＣＩに駆動する。 Next, at time T 1, the latch control signal S_LATCH is activated, whereby the latch 22 is the display data CD MSB CD [5] is a logic "1" [5: 0] value 3FH latches of Output. Also, after time T 1, gating signal VCIR during period P 1 is the control signal BIN_ON been activated are inactivated. If the control signal BIN_ON is deactivated, the second driver 27 is turned off. When the gating signal VCIR is activated, the output of the XOR gate 84 is applied to the switch S2. Since the current most significant bit CD [n−1] and the previous most significant bit PD [n−1] are different (ie, CD [5] is 1 and PD [5] is 0), the AND gate 85 Becomes a logic "1", which activates the switch S2. If S2 is turned off is activated by the second driver, VCI power supply voltage for driving the AVSS data line Di with the source drive output signal Sn during the period P 1 to the intermediate voltage VCI.

時間Ｔ２で、ＶＣＩＲは非活性化されてＢＩＮ＿ＯＮは活性化され、これによってスイッチＳ２がオープンされて（データラインＤｉからＶＣＩが切れる）第２ドライバ２７がターンオンされる。現在の最上位ビットＣＤ［５］が論理“１”であれば、第２ドライバ２７は区間Ｔ２の間に出力信号ＳｎをＶＣＩからＡＶＤＤに駆動する。区間Ｐ２の最後の部分でＰＤ＿ＬＡＴＣＨが活性化され、これによって１−ビットラッチ８３はディスプレイデータ３ＦＨの最上位ビットＣＤ［５］＝論理“１”をラッチしてＰＤ［５］＝論理“１”を出力する。 In time T 2, VCIR is BIN_ON is deactivated is activated, whereby switch S2 is open (expires VCI from the data line Di) second driver 27 is turned on. If the current most significant bits CD [5] is a logic "1", the second driver 27 drives the VCI output signal Sn during the period T 2 to AVDD. PD_LATCH is activated in the last part of the period P 2 , whereby the 1-bit latch 83 latches the most significant bit CD [5] = logic “1” of the display data 3FH and PD [5] = logic “1”. "Is output.

続いて時間Ｔ３で、Ｓ＿ＬＡＴＣＨが活性化され、これによってｎ−ビットラッチ２２は最上位ビットＣＤ［５］が論理“０”であるディスプレイデータＣＤ［５：０］の値０７Ｈをラッチして出力する。また、Ｔ３後の区間Ｐ３の間に、ＶＣＩＲは活性化されてＢＩＮ＿ＯＮは非活性化される。制御信号ＢＩＮ＿ＯＮが非活性化されれば、第２ドライバ２７はターンオフされる。また、ゲーティング信号ＶＣＩＲが活性化されれば、ＸＯＲゲート８４の出力はスイッチＳ２に印加される。現在の最上位ビットＣＤ［ｎ−１］と以前の最上位ビットＰＤ［ｎ−１］とが異なるため（すなわち、ＣＤ［５］が０であってＰＤ［５］が１）、ＡＮＤゲート８５の出力は論理“１”になり、これによってスイッチＳ２は活性化される。Ｓ２が活性化されれば、データラインＤｉがＶＣＩ電源に連結され、これによってソースドライバ出力信号ＳｎがＡＶＤＤから中間電圧ＶＣＩにディスチャージされる。 Followed by time T 3, S_LATCH is activated, whereby n- bit latch 22 is display data CD MSB CD [5] is a logic "0" [5: 0] values 07H and latches Output. Further, during a period P 3 after T 3, VCIR is BIN_ON been activated are inactivated. If the control signal BIN_ON is deactivated, the second driver 27 is turned off. When the gating signal VCIR is activated, the output of the XOR gate 84 is applied to the switch S2. Because the current most significant bit CD [n−1] and the previous most significant bit PD [n−1] are different (ie, CD [5] is 0 and PD [5] is 1), the AND gate 85 Becomes a logic "1", which activates the switch S2. When S2 is activated, the data line Di is connected to the VCI power supply, thereby discharging the source driver output signal Sn from AVDD to the intermediate voltage VCI.

続いて時間Ｔ４に、ＶＣＩＲは非活性化されてＢＩＮ＿ＯＮは活性化される。これによって、スイッチＳ２がオープンされ（すなわち、データラインＤｉからＶＣＩが切れる）、第２ドライバ２７がターンオンされる。ＣＤ［５］が０であれば、第２ドライバ２７は区間Ｐ４の間にＳｎをＶＣＩからＡＶＳＳに駆動する。区間Ｐ４の最後の部分でＰＤ＿ＬＡＴＣＨが活性化され、これによって１−ビットラッチ８３はディスプレイデータ０７Ｈの最上位ビットＣＤ［５］＝論理“０”をラッチしてＰＤ［５］＝論理“０”を出力する。 Followed by time T 4, VCIR is BIN_ON is deactivated is activated. As a result, the switch S2 is opened (that is, VCI is disconnected from the data line Di), and the second driver 27 is turned on. If CD [5] is 0, the second driver 27 drives the Sn from VCI to AVSS during the interval P 4. Is PD_LATCH is activated in the last part of the period P 4, whereby 1-bit latch 83 is the most significant bit of the display data 07H CD [5] = logic "0" is latched PD [5] = logic "0 "Is output.

次に時間Ｔ５にＳ＿ＬＡＴＣＨが活性化され、これによってｎ−ビットラッチ２２は最上位ビットＣＤ［５］が論理“０”であるディスプレイデータＣＤ［５：０］の値１９Ｈをラッチして出力する。また、Ｔ５後の区間Ｐ５の間に、ＶＣＩＲは活性化されてＢＩＮ＿ＯＮは非活性化される。制御信号ＢＩＮ＿ＯＮが非活性化されれば、第２ドライバ２７はターンオフされる。また、ゲーティング信号ＶＣＩＲが活性化されれば、ＸＯＲゲート８４の出力はスイッチＳ２に印加される。現在の最上位ビットＣＤ［ｎ−１］と以前の最上位ビットＰＤ［ｎ−１］とが同一であるため（すなわち、ＣＤ［５］が０であってＰＤ［５］が０）、ＡＮＤゲート８５の出力は論理“０”になり、これによってスイッチＳ２は非活性化状態を維持する。Ｓ２が非活性化されれば、ソースドライバ出力信号ＳｎはＡＶＳＳに維持される（すなわち、ＶＣＩにチャージされない）。時間Ｔ６の後に、ＶＣＩＲは非活性化されてＢＩＮ＿ＯＮは活性化される。ＣＤ［５］が０であれば、第２ドライバ２７はＳｎをＡＶＳＳに維持させる。 Then the S_LATCH activation time T 5, whereby n- bit latch 22 is display data CD MSB CD [5] is a logic "0" [5: 0] values 19H and latches the output of the To do. Further, during a period P 5 after T 5, VCIR is BIN_ON been activated are inactivated. If the control signal BIN_ON is deactivated, the second driver 27 is turned off. When the gating signal VCIR is activated, the output of the XOR gate 84 is applied to the switch S2. Since the current most significant bit CD [n−1] and the previous most significant bit PD [n−1] are identical (ie, CD [5] is 0 and PD [5] is 0), AND The output of the gate 85 becomes a logic “0”, which keeps the switch S2 inactive. If S2 is deactivated, the source driver output signal Sn is maintained at AVSS (ie, not charged to VCI). After the time T 6, VCIR is BIN_ON is deactivated is activated. If CD [5] is 0, the second driver 27 maintains Sn at AVSS.

図１０は、本発明の望ましい他の実施例によるデータラインを駆動するソース駆動方法を示すタイミング図である。説明の便宜のために、図１０の方法は図８のソース駆動回路８０を参照して説明される。図１０の方法は、図８のソースドライバ回路のグラジエント動作モードに該当する。図１０で、ＲＧＢデータの解像度は６ビット（すなわち、ｎ＝６）であり、値００Ｈ（２進００００００）、３ＦＨ（２進１１１１１１）、０７Ｈ（２進０００１１１）、及び１９Ｈ（２進０１１００１）を有するラッチされたディスプレイデータＣＤ［ｎ−１：０］がラッチ２２から順次出力されると仮定する。また、グラジエントモードで制御信号ＢＩＮ＿ＯＮは論理“０”に固定され（第２ドライバ２７が非活性化される）、制御信号ＢＩＮ＿ＦＬＡＧは論理“０”に固定される（スイッチＳ３が第３ドライバ９１の出力であるノードＮ２に連結される）と仮定する。   FIG. 10 is a timing diagram illustrating a source driving method for driving a data line according to another exemplary embodiment of the present invention. For convenience of explanation, the method of FIG. 10 will be described with reference to the source driving circuit 80 of FIG. The method of FIG. 10 corresponds to the gradient operation mode of the source driver circuit of FIG. In FIG. 10, the resolution of RGB data is 6 bits (ie, n = 6), and the values 00H (binary 000000), 3FH (binary 111111), 07H (binary 000111), and 19H (binary 011001). Assume that latched display data CD [n−1: 0] having the following are sequentially output from the latch 22. In the gradient mode, the control signal BIN_ON is fixed to logic “0” (the second driver 27 is deactivated), and the control signal BIN_FLAG is fixed to logic “0” (the switch S3 is connected to the third driver 91). It is assumed that the node N2 is connected to the output.

図１０に示されたように時間Ｔ１の前に、ラッチされたディスプレイデータＣＤ［５：０］の値００Ｈがｎ−ビットラッチ回路２２から出力される。ラッチされたディスプレイデータＣＤ［５：０］の最上位ビットＣＤ［５］は論理“０”である。また、時間Ｔ１の前に、制御信号ＧＲＡＹ＿ＯＮが論理“１”になってスイッチＳ１が短絡される。これにより、第１ドライバ２６はソースドライバ出力信号Ｓｎを有するデータラインＤｉを中間電圧ＶＧ［３１］より低いグレイスケール電圧ＶＧに駆動する。時間Ｔ１の前に活性化されるラッチ制御信号ＰＤ＿ＬＡＴＣＨは、１−ビットラッチ８３がディスプレイデータ００Ｈの最上位ビットＣＤ［５］＝論理“０”をラッチしてＰＤ［５］＝論理“０”を出力するように制御する。図１０に示されたように、ラッチ制御信号ＰＤ＿ＬＡＴＣＨはラッチ制御信号Ｓ＿ＬＡＴＣＨがディスプレイデータの次のブロックをラッチするために活性化される前に、活性化される。 As shown in FIG. 10, the value 00H of the latched display data CD [5: 0] is output from the n-bit latch circuit 22 before the time T 1 . The most significant bit CD [5] of the latched display data CD [5: 0] is logic “0”. Further, before time T 1, the control signal GRAY_ON is the switch S1 becomes a logic "1" is short-circuited. Accordingly, the first driver 26 drives the data line Di having the source driver output signal Sn to the gray scale voltage VG lower than the intermediate voltage VG [31]. The latch control signal PD_LATCH activated before the time T 1 is such that the 1-bit latch 83 latches the most significant bit CD [5] = logic “0” of the display data 00H and PD [5] = logic “0”. To output "". As shown in FIG. 10, the latch control signal PD_LATCH is activated before the latch control signal S_LATCH is activated to latch the next block of display data.

次に時間Ｔ１で、ラッチ制御信号Ｓ＿ＬＡＴＣＨが活性化され、これによってラッチ２２は最上位ビットＣＤ［５］が論理“１”であるディスプレイデータＣＤ［５：０］の値３ＦＨをラッチして出力する。また、時間Ｔ１の後、区間Ｐ１の間にゲーティング信号ＶＣＩＲは活性化されて制御信号ＧＲＡＹ＿ＯＮは非活性化される。制御信号ＧＲＡＹ＿ＯＮが非活性化されればスイッチＳ１がオープンされる。また、ゲーティング信号ＶＣＩＲが活性化されれば、ＸＯＲゲート８４の出力はスイッチＳ２に印加される。現在の最上位ビットＣＤ［ｎ−１］と以前の最上位ビットＰＤ［ｎ−１］とが異なるため（すなわち、ＣＤ［５］が１であってＰＤ［５］が０）、ＡＮＤゲート８５の出力は論理“１”になり、これによってスイッチＳ２は活性化される。Ｓ２が活性化されてＳ１がオープンされれば、第３ドライバ９１がソース駆動出力信号Ｓｎを有するデータラインＤｉを区間Ｐ１の間にＶＧ［０］から中間電圧ＶＧ［３１］に駆動する。 Next, at time T 1 , the latch control signal S_LATCH is activated, whereby the latch 22 latches the value 3FH of the display data CD [5: 0] whose most significant bit CD [5] is logic “1”. Output. Also, after time T 1, gating signal VCIR during period P 1 is the control signal GRAY_ON been activated are inactivated. If the control signal GRAY_ON is deactivated, the switch S1 is opened. When the gating signal VCIR is activated, the output of the XOR gate 84 is applied to the switch S2. Since the current most significant bit CD [n−1] and the previous most significant bit PD [n−1] are different (ie, CD [5] is 1 and PD [5] is 0), the AND gate 85 Becomes a logic "1", which activates the switch S2. If S2 is opened is S1 is activated, the third driver 91 is driven from VG [0] data lines Di having a source drive output signal Sn during the period P 1 to the intermediate voltage VG [31].

時間Ｔ２で、ＶＣＩＲは非活性化されてＧＲＡＹ＿ＯＮは活性化され、これによってスイッチＳ２がオープンされて（データラインＤｉから第３ドライバ９１の出力が切れる）スイッチＳ１が短絡される。ＣＤ［５：０］が３ＦＨであれば、第１ドライバ２６は区間Ｔ２の間に出力信号ＳｎをＶＧ［３１］からＶＧ［６３］に駆動する。区間Ｐ２の最後の部分でＰＤ＿ＬＡＴＣＨが活性化され、これによって１−ビットラッチ８３はディスプレイデータ３ＦＨの最上位ビットＣＤ［５］＝論理“１”をラッチしてＰＤ［５］＝論理“１”を出力する。 In time T 2, VCIR is GRAY_ON is deactivated is activated, whereby the switch S2 is open (the output from the data line Di to the third driver 91 expires) switch S1 is short-circuited. CD [5: 0] is if 3FH, first driver 26 drives the output signal Sn during a period T 2 from VG [31] to VG [63]. PD_LATCH is activated in the last part of the period P 2 , whereby the 1-bit latch 83 latches the most significant bit CD [5] = logic “1” of the display data 3FH and PD [5] = logic “1”. "Is output.

次に、時間Ｔ３でＳ＿ＬＡＴＣＨが活性化され、これによってｎ−ビットラッチ２２は最上位ビットＣＤ［５］が論理“０”のディスプレイデータＣＤ［５：０］の値０７Ｈをラッチして出力する。また、Ｔ３後の区間Ｐ３の間に、ＶＣＩＲは活性化されてＧＲＡＹ＿ＯＮは非活性化される。制御信号ＧＲＡＹ＿ＯＮが非活性化されればスイッチＳ１がオープンされ、ゲーティング信号ＶＣＩＲが活性化されれば、ＸＯＲゲート８４の出力はスイッチＳ２に印加される。現在の最上位ビットＣＤ［ｎ−１］と以前の最上位ビットＰＤ［ｎ−１］とが異なるため（すなわち、ＣＤ［５］が０であってＰＤ［５］が１）、ＡＮＤゲート８５の出力は論理“１”になり、これによってスイッチＳ２は活性化される。Ｓ２が活性化されればデータラインＤｉがノードＮ２に連結され、これによってドライバ９１がソースドライバ出力信号ＳｎをＶＧ［６３］から中間電圧ＶＧ［３１］にディスチャージさせる。 Next, at time T 3 , S_LATCH is activated, whereby the n-bit latch 22 latches and outputs the value 07H of the display data CD [5: 0] whose most significant bit CD [5] is logic “0”. To do. Further, during a period P 3 after T 3, VCIR is GRAY_ON been activated are inactivated. If the control signal GRAY_ON is deactivated, the switch S1 is opened, and if the gating signal VCIR is activated, the output of the XOR gate 84 is applied to the switch S2. Because the current most significant bit CD [n−1] and the previous most significant bit PD [n−1] are different (ie, CD [5] is 0 and PD [5] is 1), the AND gate 85 Becomes a logic "1", which activates the switch S2. When S2 is activated, the data line Di is connected to the node N2, whereby the driver 91 discharges the source driver output signal Sn from VG [63] to the intermediate voltage VG [31].

続いて時間Ｔ４で、ＶＣＩＲは非活性化されてＧＲＡＹ＿ＯＮは活性化される。これによって、スイッチＳ２がオープンされて（すなわち、データラインＤｉからノードＮ２が切れる）スイッチＳ１が短絡される。ＣＤ［５：０］が０７Ｈであれば、第１ドライバ２６は区間Ｐ４の間にＳｎをＶＧ［３１］からＶＧ［７］で駆動する。区間Ｐ４の最後の部分でＰＤ＿ＬＡＴＣＨが活性化され、これによって１−ビットラッチ８３はディスプレイデータ０７Ｈの最上位ビットＣＤ［５］＝論理“０”をラッチしてＰＤ［５］＝論理“０”を出力する。 Followed by time T 4, VCIR is GRAY_ON is deactivated is activated. Thereby, the switch S2 is opened (that is, the node N2 is disconnected from the data line Di), and the switch S1 is short-circuited. CD [5: 0] is if 07H, the first driver 26 drives the Sn during the interval P 4 from VG [31] In VG [7]. Is PD_LATCH is activated in the last part of the period P 4, whereby 1-bit latch 83 is the most significant bit of the display data 07H CD [5] = logic "0" is latched PD [5] = logic "0 "Is output.

次に時間Ｔ５で、Ｓ＿ＬＡＴＣＨが活性化され、これによってｎ−ビットラッチ２２は最上位ビットＣＤ［５］が論理“０”であるディスプレイデータＣＤ［５：０］の値１９Ｈをラッチして出力する。また、Ｔ５後の区間Ｐ５の間に、ＶＣＩＲは活性化されてＧＲＡＹ＿ＯＮは非活性化される。制御信号ＧＲＡＹ＿ＯＮが非活性化されればスイッチＳ１がオープンされ、ゲーティング信号ＶＣＩＲが活性化されれば、ＸＯＲゲート８４の出力はスイッチＳ２に印加される。現在の最上位ビットＣＤ［ｎ−１］と以前の最上位ビットＰＤ［ｎ−１］とが同一であるため（すなわち、ＣＤ［５］が０であってＰＤ［５］が０）、ＡＮＤゲート８５の出力は論理“０”になり、これによってスイッチＳ２は非活性化状態を維持する。Ｓ２が非活性化されれば、ソースドライバ出力信号Ｓｎは区間Ｐ５の間にＶＧ［７］に維持される（すなわち、ＶＧ［３１］にチャージされない）。時間Ｔ６の後に、ＶＣＩＲは非活性化されてＧＲＡＹ＿ＯＮは活性化される。ＣＤ［５：０］が１９Ｈであれば、第１ドライバ２６はＳｎをＶＧ［２５］に駆動する。 Next, at time T 5, S_LATCH is activated, whereby n- bit latch 22 is display data CD MSB CD [5] is a logic "0" [5: 0] values 19H and latches Output. Further, during a period P 5 after T 5, VCIR is GRAY_ON been activated are inactivated. If the control signal GRAY_ON is deactivated, the switch S1 is opened, and if the gating signal VCIR is activated, the output of the XOR gate 84 is applied to the switch S2. Since the current most significant bit CD [n−1] and the previous most significant bit PD [n−1] are identical (ie, CD [5] is 0 and PD [5] is 0), AND The output of the gate 85 becomes a logic “0”, which keeps the switch S2 inactive. If S2 is deactivated, the source driver output signal Sn is maintained at VG [7] During the period P 5 (i.e., not be charged to the VG [31]). After the time T 6, VCIR is GRAY_ON is deactivated is activated. If CD [5: 0] is 19H, the first driver 26 drives Sn to VG [25].

図８、９、及び１０を参照して説明されたソース駆動回路及び方法は、図２、３、及び４を参照して説明された従来の回路及び方法に比べて大幅に電力消耗を減少させる。特に、図９の区間Ｐ１でデータラインＤｉを部分的に駆動するためにＶＣＩ電源を使用することにより、データラインを駆動するために昇圧電源（ＡＶＤＤ）が使われる図３の従来の方法に比べて電力消耗が減少される。また、区間Ｐ３でデータラインを駆動するためにＶＣＩ電源を使用することにより、ＶＣＩ電源に対する“ネガティブ”電流に起因して電荷リサイクル動作が誘発される。 The source drive circuit and method described with reference to FIGS. 8, 9, and 10 significantly reduce power consumption compared to the conventional circuit and method described with reference to FIGS. . In particular, the use of VCI power to partially drive the data line Di with period P 1 in FIG. 9, the conventional method of FIG. 3 the boosted power supply (AVDD) is used to drive the data line Compared with power consumption. Further, by using the VCI power to drive the data lines in the section P 3, charge recycling operation is induced due to the "negative" current to VCI power.

そのうえ、図１０でグラジエント動作モードは第３ドライバ９１に対してＶＣＩ電源を使用することにより、図４の従来の方法に比べて電力消耗を大きく減少させる。特に、図１０で、データラインをＶＧ［３１］で駆動するために第３ドライバ９１が昇圧されていないＶＣＩ電源を使用することにより、区間Ｐ１で電力消耗が減少され、区間Ｐ３でＶＣＩ電源に対するネガティブ電流が電荷リサイクル動作を誘発する。 In addition, the gradient operation mode in FIG. 10 uses a VCI power supply for the third driver 91, thereby greatly reducing power consumption compared to the conventional method of FIG. In particular, in FIG. 10, the third driver 91 uses a non-boosted VCI power source to drive the data line with VG [31], thereby reducing power consumption in the interval P 1 and VCI in the interval P 3 . Negative current to the power supply triggers charge recycling behavior.

例えば、ＩＤがＡＶＳＳからＡＶＤＤまでの総駆動電流であって区間Ｐ１での駆動電流がＩＤ１、区間Ｐ２での駆動電流がＩＤ２、ＩＤ＝ＩＤ１＋ＩＤ２であると仮定する。そして、ＡＶＳＳが０ボルトであってＡＶＤＤがα×ＶＣＩであると仮定し、データラインを駆動するためにＶＣＩ電源が部分的に使われる図９の本発明の方法によれば、区間Ｐ１、Ｐ２での総駆動電力消耗Ｐは次の数式によって求められる。 For example, it is assumed that I D is the total drive current from AVSS to AVDD, the drive current in section P 1 is I D1 , the drive current in section P 2 is I D2 , and I D = I D1 + I D2. . Then, assuming that AVSS is 0 volts and AVDD is α × VCI, according to the method of the present invention of FIG. 9 where the VCI power supply is partially used to drive the data line, the interval P 1 , the total drive power consumption P in P 2 is determined by the following equation.

Ｐ＝ＩＤ１×（ＶＣＩ−ＡＶＳＳ）＋ＩＤ２×（ＡＶＤＤ−ＶＣＩ）
＝ＩＤ１×ＶＣＩ＋｛ＩＤ２×（ＶＣＩ×α）−ＩＤ２×ＶＣＩ｝｝
＝ＶＣＩ×（ＩＤ１−ＩＤ２＋α×ＩＤ２） P = I D1 × (VCI−AVSS) + I D2 × (AVDD−VCI)
= I D1 × VCI + {I D2 × (VCI × α) −I D2 × VCI}}
= VCI × (I D1 −I D2 + α × I D2 )

これと対照的に図３の従来方法によれば、区間Ｐ１、Ｐ２での総駆動電力消耗Ｐ’は次の数式によって求められる。
Ｐ’＝ＩＤ×（ＡＶＤＤ−ＡＶＳＳ）
＝ＩＤ×ＡＶＤＤ
＝ＩＤ×（α×ＶＣＩ）
＝ＶＣＩ×（α×ＩＤ１＋α×ＩＤ２） In contrast, according to the conventional method of FIG. 3, the total driving power consumption P ′ in the sections P 1 and P 2 is obtained by the following equation.
P ′ = ID × (AVDD−AVSS)
= I D × AVDD
= I D × (α × VCI)
= VCI × (α × I D1 + α × I D2 )

総駆動電流が従来方法及び本発明について同一であると仮定すれば、αが１より大きい時に、従来方法による総駆動電力消耗Ｐ’が本発明の方法による総駆動電力消耗Ｐより大きい。すなわち、従来の方法に比べて本発明による方法において電力消耗が減少される。   Assuming that the total drive current is the same for the conventional method and the present invention, when α is greater than 1, the total drive power consumption P 'by the conventional method is greater than the total drive power consumption P by the method of the present invention. That is, the power consumption is reduced in the method according to the invention compared to the conventional method.

したがって、図９及び図１０の本発明の望ましい方法によれば、区間Ｐ１の間にＶＣＩ電源を使用することによって従来の方法に比べて１／αの電力を消耗する。また、前記のように、区間Ｐ３でＶＣＩ電源に対するネガティブ電流に起因して電荷リサイクルが発生する。 Therefore, according to the preferred method of the present invention of FIGS. 9 and 10, using the VCI power source during the interval P 1 consumes 1 / α of power compared to the conventional method. Also, as described above, due to the negative current in a period P 3 for VCI power charge recycling occurs.

図１１は本発明の望ましい実施例による共通電圧ドライバ回路４０を示す。共通電圧ドライバ回路４０は第１及び第２ドライバ３１、３２、スイッチ３３、３４、及びキャパシタ３５、３６を備えるというところにおいて、図５のドライバ回路３０と類似している。共通電圧ドライバ回路４０は、１つまたはそれ以上の中間制御信号に応答して１つまたはその以上の中間共通電圧を共通電極ＶＣＯＭノードＮに出力する中間電圧出力回路４１を備える。   FIG. 11 illustrates a common voltage driver circuit 40 according to a preferred embodiment of the present invention. The common voltage driver circuit 40 is similar to the driver circuit 30 of FIG. 5 in that it includes first and second drivers 31 and 32, switches 33 and 34, and capacitors 35 and 36. The common voltage driver circuit 40 includes an intermediate voltage output circuit 41 that outputs one or more intermediate common voltages to the common electrode VCOM node N in response to one or more intermediate control signals.

特に、図１１に示された望ましい実施例で、中間電圧出力回路４１は基準電圧ＶＣＩをバッファリングして出力する第３ドライバ４２、及びそれぞれ中間電圧制御信号ＶＣＩＲ、ＶＳＳＲによって制御されるスイッチ４３、４４を備える。スイッチ４３はドライバ４２の出力をＶＣＯＭノードＮに連結するために制御され、スイッチ４４はＶＣＯＭノードＮを接地電圧ＡＶＳＳに連結するために制御される。本発明の望ましい実施例で、ＶＣＯＭＨは約４ボルト、ＶＣＩは約２〜３ボルト、ＡＶＳＳは０ボルト、そしてＶＣＯＭＬは約−１ボルトである。   In particular, in the preferred embodiment shown in FIG. 11, the intermediate voltage output circuit 41 includes a third driver 42 that buffers and outputs the reference voltage VCI, and a switch 43 controlled by the intermediate voltage control signals VCIR and VSSR, 44. Switch 43 is controlled to couple the output of driver 42 to VCOM node N, and switch 44 is controlled to couple VCOM node N to ground voltage AVSS. In the preferred embodiment of the present invention, VCOMH is about 4 volts, VCI is about 2-3 volts, AVSS is 0 volts, and VCOML is about -1 volts.

図１２を参照して以下で説明される通りに、図１１のドライバ回路４０を使用して共通電極を駆動する方法は図５の駆動回路３０と比較して電力消耗が大幅に減少される。
図１２は、本発明の望ましい実施例によって共通電極を駆動する方法を示すタイミング図である。特に、図１２は図１１の共通電圧ドライバ４０の動作モードを示す。図１２を参照すれば、時間Ｔ１前の区間で極性制御信号Ｍが論理“０”である時に、制御信号ＶＣＭＬ＿ＯＮはイネーブルされて（スイッチ３４が短絡される）制御信号ＶＣＭＨ＿ＯＮ、ＶＣＩＲ、及びＶＳＳＲはディスエーブルされる（スイッチ３３、４３、及び４４がオープンされる）。したがって、共通電極ＶＣＯＭが第２ドライバ３２によってＶＣＯＭＬで駆動される。 As described below with reference to FIG. 12, the method of driving the common electrode using the driver circuit 40 of FIG. 11 significantly reduces power consumption compared to the drive circuit 30 of FIG.
FIG. 12 is a timing diagram illustrating a method of driving a common electrode according to a preferred embodiment of the present invention. In particular, FIG. 12 shows an operation mode of the common voltage driver 40 of FIG. Referring to FIG. 12, when the polarity control signal M is at a logic "0" at time T 1 before the interval, the control signal VCML_ON is enabled (switch 34 is short-circuited) control signal VCMH_ON, VCIR, and VSSR Is disabled (switches 33, 43, and 44 are opened). Therefore, the common electrode VCOM is driven by VCOML by the second driver 32.

時間Ｔ１で、極性制御信号Ｍはディスプレイデータを反転させるために論理“１”に変わり、ＶＣＭＬ＿ＯＮがディスエーブルされてスイッチ３４がオープンされる。そして、制御信号ＶＳＳＲはイネーブルされ、これによってスイッチ４４が短絡されてＶＣＯＭノードＮが中間電圧ＡＶＳＳ（すなわち接地電圧）に連結される。時間区間Ｐ１の間に、ＶＣＯＭがＶＣＯＭＬからＡＶＳＳに駆動される。次に、時間Ｔ２に、ＶＳＳＲがディスエーブルされてスイッチ４４がオープンされ、ＶＣＩＲがイネーブルされてスイッチ４３が短絡され、そして、ＶＣＯＭノードＮが第３ドライバ４２の出力に連結される。したがって、区間Ｐ２の間に、ＶＣＯＭがＶＣＩ電源を使用してＡＶＳＳから中間電圧ＶＣＩに駆動される。次に、時間Ｔ３で、ＶＣＩＲがディスエーブルされてスイッチ４３がオープンされ、制御信号ＶＣＭＨ＿ＯＮがイネーブルされてスイッチ３３が短絡され、そして、第１ドライバ３１の出力がＶＣＯＭノードＮに連結される。したがって、区間Ｐ３の間に、ＶＣＯＭが第１ドライバ３１によって中間電圧ＶＣＩからＶＣＯＭＨに駆動される。 In time T 1, the polarity control signal M is changed to a logic "1" to invert the display data, VCML_ON switch 34 is disabled is opened. Then, the control signal VSSR is enabled, whereby the switch 44 is short-circuited and the VCOM node N is connected to the intermediate voltage AVSS (that is, the ground voltage). During the time period P 1, VCOM is driven from VCOML to AVSS. Then, the time T 2, VSSR is open switch 44 is disabled and, VCIR is shorted is enabled switch 43, and, VCOM node N is connected to the output of the third driver 42. Thus, during the period P 2, VCOM is driven from AVSS using VCI supply to an intermediate voltage VCI. Next, at time T 3, VCIR is open switch 43 is disabled and the control signal VCMH_ON are short-circuited is enable switch 33, and the output of the first driver 31 is connected to the VCOM node N. Therefore, during a period P 3, VCOM is driven VCOMH from the intermediate voltage VCI by the first driver 31.

次に、時間Ｔ４で、極性制御信号Ｍはポジティブ極性を有するディスプレイデータを示す論理“０”に変わり、ＶＣＭＨ＿ＯＮがディスエーブルされてスイッチ３３がオープンされる。そして、制御信号ＶＣＩＲはイネーブルされ、これによってスイッチ４３が短絡されてＶＣＯＭノードＮが第３ドライバ４２の出力に連結される。したがって、区間Ｐ４の間に、ＶＣＯＭはドライバ４２によってＶＣＯＭＨからＶＣＩに駆動される。次に、時間Ｔ５で、ＶＣＩＲがディスエーブルされてスイッチ４３がオープンされ、ＶＳＳＲがイネーブルされてスイッチ４４が短絡され、そして、ＶＣＯＭノードＮが接地ＡＶＳＳに連結される。したがって、区間Ｐ５の間に、ＶＣＯＭがＶＣＩからＶＳＳに駆動される。次に時間Ｔ６で、ＶＳＳＲがディスエーブルされてスイッチ４４がオープンされ、制御信号ＶＣＭＬ＿ＯＮがイネーブルされてスイッチ３４が短絡され、そして、ＶＣＯＭノードＮが第２ドライバ３２の出力に連結される。したがって、区間Ｐ６の間に、ＶＣＯＭが中間電圧ＡＶＳＳからＶＣＯＭＬに駆動される。 Next, at time T 4, the polarity control signal M is changed to a logic "0" indicating the display data having a positive polarity, VCMH_ON switch 33 is disabled is opened. Then, the control signal VCIR is enabled, whereby the switch 43 is short-circuited and the VCOM node N is connected to the output of the third driver 42. Therefore, during a period P 4, VCOM is driven VCI from VCOMH by the driver 42. Next, at time T 5, VCIR is open switch 43 is disabled and, VSSR are short switch 44 is enabled, and, VCOM node N is connected to the ground AVSS. Therefore, during a period P 5, VCOM is driven from the VCI to VSS. Next, at time T 6 , VSSR is disabled, switch 44 is opened, control signal VCML_ON is enabled, switch 34 is shorted, and VCOM node N is coupled to the output of second driver 32. Therefore, during a period P 6, VCOM is driven from the intermediate voltage AVSS to VCOML.

図１１及び１２の共通電圧駆動回路及び方法は、図６及び７の従来の共通電圧駆動回路及び方法に比べて大幅に電力消耗を減少させる。例えば、区間Ｐ１で、ＶＣＯＭをＶＣＯＭＬ（すなわち、−１ボルト）からＡＶＳＳ（すなわち、０ボルト）に駆動するために接地を使用することによって電力が消耗されない。その上、区間Ｐ２で、昇圧電源ＡＶＤＤの代りにＶＣＩ電源を使用してＶＣＯＭをＡＶＳＳ（接地）からＶＣＩに駆動することによって前記のように電力消耗が１／αほど減少される。しかも、区間Ｐ４で、ＶＣＩ電源に対するネガティブ電流供給に起因して電荷リサイクル動作が発生する。また、区間Ｐ５で、接地を使用してＶＣＩをＡＶＳＳにシンキングすることによって電力が消耗されない。 The common voltage drive circuit and method of FIGS. 11 and 12 significantly reduce power consumption compared to the conventional common voltage drive circuit and method of FIGS. For example, the interval P 1, the VCOM VCOML (i.e., -1 volt) to AVSS (i.e., 0 volts) power is not consumed by the use of ground to drive the. Moreover, the interval P 2, power consumption as described above is decreased as 1 / alpha the VCOM using VCI power instead of the step-up power supply AVDD by driving the AVSS (ground) to the VCI. Moreover, the interval P 4, charge recycling operation due to the negative current supply occurs for VCI power. Further, the interval P 5, power is not consumed by sinking the VCI to AVSS using ground.

以上、図面及び明細書で最適実施例が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものに過ぎず、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であればこれより多様な変形及び均等な他の実施例が可能だという点を理解するであろう。よって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的思想によって決まらなければならない。   In the foregoing, the best embodiment has been disclosed in the drawings and specification. Although specific terms are used herein, they are merely used for the purpose of describing the present invention and limit the scope of the present invention as defined in the meaning and claims. It was not used for that purpose. Accordingly, those skilled in the art will appreciate that various modifications and other equivalent embodiments are possible. Therefore, the true technical protection scope of the present invention must be determined by the technical idea of the claims.

本発明によるソースドライバ回路及び方法、並びに共通電圧ドライバ回路及び方法はＬＣＤやＰＤＰ、電子発光ディスプレイの駆動に採用されうる。   The source driver circuit and method and the common voltage driver circuit and method according to the present invention can be used for driving LCDs, PDPs, and electroluminescent displays.

従来のディスプレイシステムを示す概略図である。It is the schematic which shows the conventional display system. 従来のソースドライバ回路を示す概略図である。It is the schematic which shows the conventional source driver circuit. 図２のソースドライバ回路の２進動作モードを示すタイミング図である。FIG. 3 is a timing diagram illustrating a binary operation mode of the source driver circuit of FIG. 2. 図２のソースドライバ回路のグラジエント動作モードを示すタイミング図である。FIG. 3 is a timing diagram showing a gradient operation mode of the source driver circuit of FIG. 2. 従来の共通電極ＶＣＯＭドライバ回路を示す概略図である。It is the schematic which shows the conventional common electrode VCOM driver circuit. 図５の共通電極ＶＣＯＭドライバの動作モードを示すタイミング図である。FIG. 6 is a timing chart showing an operation mode of the common electrode VCOM driver of FIG. 5. 図１の電源発生器の従来の構造を示すブロック図である。It is a block diagram which shows the conventional structure of the power generator of FIG. 本発明の望ましい実施例によるソース駆動回路を示す概略図である。1 is a schematic diagram illustrating a source driving circuit according to a preferred embodiment of the present invention. 本発明の望ましい実施例による図８のソース駆動回路の２進動作モードを示すタイミング図である。FIG. 9 is a timing diagram illustrating a binary operation mode of the source driving circuit of FIG. 8 according to a preferred embodiment of the present invention. 本発明の望ましい実施例による図８のソース駆動回路のグラジエント動作モードを示すタイミング図である。FIG. 9 is a timing diagram illustrating a gradient operation mode of the source driving circuit of FIG. 8 according to an exemplary embodiment of the present invention. 本発明の望ましい実施例による共通電極ＶＣＯＭドライバ回路を示す概略図である。FIG. 3 is a schematic diagram illustrating a common electrode VCOM driver circuit according to a preferred embodiment of the present invention. 図１１の共通電極ＶＣＯＭドライバの動作モードを示すタイミング図である。FIG. 12 is a timing chart showing an operation mode of the common electrode VCOM driver of FIG. 11.

符号の説明Explanation of symbols

２１ 極性反転回路
２２ ｎ−ビットラッチ回路
２３ グレイスケール発生器
２４ ガンマデコーダ
２５ 駆動バッファ
２６ 第１ドライバ
２７ 第２ドライバ
８０ ソース駆動回路
８１ ソースドライバ
８２ 比較回路
８３ ラッチ回路
８４ ＸＯＲ回路
８５ ＡＮＤゲート
９０ 中間電圧発生器
９１ 第３ドライバ
９２ キャパシタ
ＡＶＤＤ ソースドライバ電源電圧
ＡＶＳＳ ソースドライバ接地電圧
Ｄｉ データライン
Ｍ、ＢＩＮ＿ＯＮ、ＧＲＡＹ＿ＯＮ、ＢＩＮ＿ＦＬＡＧ 制御信号
Ｎ１ 第１ノード
Ｎ２ 第２ノード
Ｓ＿ＬＡＴＣＨ、ＰＤ＿ＬＡＴＣＨ ラッチ制御信号
Ｓ１、Ｓ２、Ｓ３ スイッチ素子
Ｓｎ ソースドライバ出力信号
ＶＣＩ 中間ソース駆動電圧
ＶＣＩＲ ゲーティング信号 21 polarity inversion circuit 22 n-bit latch circuit 23 gray scale generator 24 gamma decoder 25 drive buffer 26 first driver 27 second driver 80 source drive circuit 81 source driver 82 comparison circuit 83 latch circuit 84 XOR circuit 85 AND gate 90 intermediate Voltage generator 91 Third driver 92 Capacitor AVDD Source driver power supply voltage AVSS Source driver ground voltage Di Data line M, BIN_ON, GRAY_ON, BIN_FLAG Control signal N1 First node N2 Second node S_LATCH, PD_LATCH Latch control signals S1, S2, S3 Switch element Sn Source driver output signal VCI Intermediate source drive voltage VCIR Gating signal

Claims (30)

ディスプレイのデータラインを駆動するソース駆動回路において、
ディスプレイデータを受信して前記受信されたディスプレイデータに対応するソース駆動電圧を発生させ、前記ソース駆動電圧をディスプレイのデータラインに印加するソースドライバ回路と、
中間ソース駆動電圧を発生させる電圧発生回路と、
前記データラインを前記中間ソース駆動電圧から前記ソース駆動電圧に駆動するために前記ソースドライバ回路により前記ソース駆動電圧が前記データラインに印加される前に、前記データラインを前記中間ソース駆動電圧に駆動するために前記中間ソース駆動電圧を前記データラインに印加する制御回路と、を備え、
前記制御回路は、
前記受信されたディスプレイデータを以前に受信されたディスプレイデータと比較して比較信号を発生させる比較器と、
前記中間ソース駆動電圧を前記電圧発生回路から前記データラインに選択的に印加するために前記比較信号に応答するスイッチと、を備え、
前記比較器は前記受信されたディスプレイデータの最上位ビットを前記以前に受信されたディスプレイデータの最上位ビットと比較し、
前記比較器は前記受信されたディスプレイデータの最上位ビットと前記以前に受信されたディスプレイデータの最上位ビットとが同一である時に前記スイッチを非活性化させるために制御信号を発生させ、同一でない時に前記スイッチを活性化させるために制御信号を発生させ、
前記以前に受信されたディスプレイデータとは前回に受信されたディスプレイデータであり、
各駆動サイクルの中間基準電圧と、昇圧された駆動電圧とを共に使用して所望の出力を得る
ことを特徴とするソース駆動回路。 In the source drive circuit that drives the data line of the display,
A source driver circuit for receiving display data, generating a source driving voltage corresponding to the received display data, and applying the source driving voltage to a data line of the display;
A voltage generating circuit for generating an intermediate source driving voltage;
Driving the data line to the intermediate source drive voltage before the source drive voltage is applied to the data line by the source driver circuit to drive the data line from the intermediate source drive voltage to the source drive voltage A control circuit for applying the intermediate source driving voltage to the data line in order to
The control circuit includes:
A comparator that compares the received display data with previously received display data to generate a comparison signal;
A switch responsive to the comparison signal to selectively apply the intermediate source drive voltage from the voltage generation circuit to the data line;
The comparator compares the most significant bit of the received display data with the most significant bit of the previously received display data;
The comparator generates a control signal to deactivate the switch when the most significant bit of the received display data and the most significant bit of the previously received display data are the same, and the same Generate a control signal to activate the switch when not,
The previously received display data is previously received display data,
A source driving circuit characterized in that a desired output is obtained by using both an intermediate reference voltage of each driving cycle and a boosted driving voltage . 前記制御回路は、
前記以前に受信されたディスプレイデータを前記比較器に出力するラッチをさらに備える
ことを特徴とする請求項１に記載のソース駆動回路。 The control circuit includes:
The source driving circuit according to claim 1, further comprising a latch that outputs the previously received display data to the comparator. 前記比較器は前記受信されたディスプレイデータの最上位ビット及び前記以前に受信されたディスプレイデータの最上位ビットを入力として受信する排他的ＯＲゲートを備える
ことを特徴とする請求項１に記載のソース駆動回路。 The source of claim 1, wherein the comparator comprises an exclusive OR gate that receives as input the most significant bit of the received display data and the most significant bit of the previously received display data. Driving circuit. 前記制御回路は、
前記比較信号を前記スイッチに選択的に印加するためにゲート制御信号に応答するゲート回路をさらに備える
ことを特徴とする請求項１に記載のソース駆動回路。 The control circuit includes:
The source driving circuit according to claim 1, further comprising a gate circuit responsive to a gate control signal to selectively apply the comparison signal to the switch. 前記ソースドライバ回路は前記ソース駆動電圧を前記データラインに印加するために第１制御信号によりイネーブルされ、前記制御回路は前記中間ソース駆動電圧を前記データラインに印加するために第２制御信号によりイネーブルされ、前記第１及び第２制御信号は前記ソース駆動電圧が前記データラインに印加される前に前記中間ソース駆動電圧が前記データラインに印加されるように排他的に活性化される
ことを特徴とする請求項１に記載のソース駆動回路。 The source driver circuit is enabled by a first control signal to apply the source driving voltage to the data line, and the control circuit is enabled by a second control signal to apply the intermediate source driving voltage to the data line. The first and second control signals are exclusively activated so that the intermediate source driving voltage is applied to the data line before the source driving voltage is applied to the data line. The source drive circuit according to claim 1. 前記電圧発生器から出力される前記中間ソース駆動電圧はグレイスケール基準電圧である
ことを特徴とする請求項１に記載のソース駆動回路。 The source driving circuit according to claim 1, wherein the intermediate source driving voltage output from the voltage generator is a gray scale reference voltage. 前記中間ソース駆動電圧は前記ソース駆動電圧のフルスイング電圧の１／２ないし１／３の範囲にある
ことを特徴とする請求項１に記載のソース駆動回路。 2. The source driving circuit according to claim 1, wherein the intermediate source driving voltage is in a range of [1/2] to [1/3] of a full swing voltage of the source driving voltage. ディスプレイのデータラインを駆動する回路において、
ｎ−ビットディスプレイ信号及び極性制御信号を受信して前記極性制御信号に応答して前記ｎ−ビットディスプレイ信号の極性を反転させるか、またはそのまま維持させる極性制御回路と、
第１ラッチ制御信号に応答して前記極性制御回路から出力される前記ｎ−ビットディスプレイ信号をラッチする第１ラッチと、
複数個のグレイスケール基準電圧及び前記第１ラッチから出力される前記ｎ−ビットディスプレイ信号を入力として受信して前記グレイスケール基準電圧のうち１つを選択的に出力するために前記ｎ−ビットディスプレイ信号をデコードするデコーダと、
ソース駆動電圧を発生させてディスプレイのデータラインに印加し、
前記デコーダから出力される前記グレイスケール基準電圧から前記ソース駆動電圧を発生させるために第１モード制御信号に応答する第１動作モードと、
前記第１ラッチから出力される前記ｎ−ビットディスプレイ信号の最上位ビットに基づいて前記ソース駆動電圧を発生させるために第２モード制御信号に応答する第２動作モードと、を有するバッファと、
中間ソース駆動電圧を発生させる電圧発生回路と、
前記データラインを前記中間ソース駆動電圧から前記ソース駆動電圧に駆動するために前記バッファ回路により前記ソース駆動電圧が前記データラインに印加される前に、前記データラインを前記中間ソース駆動電圧に駆動するために前記中間ソース駆動電圧を前記データラインに印加する制御回路と、を備え、
前記制御回路は、前記ｎ−ビットディスプレイ信号の最上位ビットを以前に受信されたｎ−ビットディスプレイ信号の最上位ビットと比較して比較信号を発生させる比較器と、前記中間ソース駆動電圧を前記データラインに選択的に印加するために前記比較信号に応答するスイッチと、を備え、
各駆動サイクルの中間基準電圧と、昇圧された駆動電圧とを共に使用して所望の出力を得る
ことを特徴とする駆動回路。 In the circuit that drives the data line of the display,
a polarity control circuit that receives an n-bit display signal and a polarity control signal and inverts or maintains the polarity of the n-bit display signal in response to the polarity control signal;
A first latch for latching the n-bit display signal output from the polarity control circuit in response to a first latch control signal;
The n-bit display for receiving a plurality of gray scale reference voltages and the n-bit display signal output from the first latch as an input and selectively outputting one of the gray scale reference voltages. A decoder for decoding the signal;
Generate a source drive voltage and apply it to the display data line,
A first mode of operation in response to a first mode control signal to generate the source drive voltage from the grayscale reference voltage output from the decoder;
A buffer having a second operation mode responsive to a second mode control signal to generate the source driving voltage based on the most significant bit of the n-bit display signal output from the first latch ;
A voltage generating circuit for generating an intermediate source driving voltage;
Driving the data line to the intermediate source driving voltage before the buffer circuit applies the source driving voltage to the data line to drive the data line from the intermediate source driving voltage to the source driving voltage; And a control circuit for applying the intermediate source driving voltage to the data line .
The control circuit compares the most significant bit of the n-bit display signal with the most significant bit of the previously received n-bit display signal to generate a comparison signal; and the intermediate source drive voltage A switch responsive to the comparison signal for selectively applying to the data line;
A drive circuit characterized in that a desired output is obtained by using both an intermediate reference voltage of each drive cycle and a boosted drive voltage . 前記以前に受信されたディスプレイデータとは前回に受信されたディスプレイデータであり、
前記比較の結果、同一である場合に前記スイッチを非活性化させ、同一でない場合に前記スイッチを活性化させる
ことを特徴とする請求項８に記載の駆動回路。 The previously received display data is previously received display data,
9. The drive circuit according to claim 8, wherein when the comparison results are identical, the switch is deactivated, and when the comparison is not identical, the switch is activated . 前記制御回路は、
前記以前に受信されたｎ−ビットディスプレイ信号の最上位ビットをラッチして前記比較器に出力する１−ビットラッチをさらに備える
ことを特徴とする請求項９に記載の駆動回路。 The control circuit includes:
The driving circuit of claim 9, further comprising a 1-bit latch that latches a most significant bit of the previously received n-bit display signal and outputs the latched bit to the comparator. 前記比較器は排他的ＯＲゲートを備える
ことを特徴とする請求項９に記載の駆動回路。 The drive circuit according to claim 9, wherein the comparator includes an exclusive OR gate. 前記比較信号を前記スイッチに選択的に出力するためにゲート制御信号に応答するゲート回路をさらに備える
ことを特徴とする請求項９に記載の駆動回路。 The drive circuit according to claim 9, further comprising a gate circuit responsive to a gate control signal to selectively output the comparison signal to the switch. 前記比較信号は前記受信されたｎ−ビットディスプレイ信号と前記以前に受信されたｎ−ビットディスプレイ信号の最上位ビットとが同一である時に、前記スイッチを非活性化させる
ことを特徴とする請求項９に記載の駆動回路。 The comparison signal deactivates the switch when the received n-bit display signal and the most significant bit of the previously received n-bit display signal are the same. 9. The drive circuit according to 9. 前記バッファ回路は前記ソース駆動電圧を前記データラインに印加するために第１または第２モード制御信号によりイネーブルされ、前記制御回路は前記中間ソース駆動電圧を前記データラインに印加するために制御信号によりイネーブルされ、前記制御信号は前記ソース駆動電圧が前記データラインに印加される前に前記中間ソース駆動電圧が前記データラインに印加されるように前記第１または第２モード制御信号に対して排他的に活性化される
ことを特徴とする請求項８に記載の駆動回路。 The buffer circuit is enabled by a first or second mode control signal to apply the source driving voltage to the data line, and the control circuit is controlled by a control signal to apply the intermediate source driving voltage to the data line. Enabled and the control signal is exclusive to the first or second mode control signal such that the intermediate source drive voltage is applied to the data line before the source drive voltage is applied to the data line. The drive circuit according to claim 8, wherein the drive circuit is activated. 前記中間ソース駆動電圧は前記ソース駆動電圧のフルスイング電圧の１／２ないし１／３の範囲にある
ことを特徴とする請求項８に記載の駆動回路。 9. The driving circuit according to claim 8, wherein the intermediate source driving voltage is in a range of [1/2] to [1/3] of a full swing voltage of the source driving voltage. 前記第１モードはグラジエントモードであって前記第２モードは２進モードであり、
第１モードは、前記デコーダから出力される前記グレイスケール基準電圧から前記ソース駆動電圧を発生させるために第１モード制御信号に応答し、
第２モードは、前記第１ラッチから出力される前記ｎ−ビットディスプレイ信号の最上位ビットに基づいて前記ソース駆動電圧を発生させるために第２モード制御信号に応答する
ことを特徴とする請求項８に記載の駆動回路。 It said second mode said first mode is a gradient mode Ri Ah in binary mode,
The first mode is responsive to a first mode control signal to generate the source driving voltage from the grayscale reference voltage output from the decoder;
The second mode is responsive to a second mode control signal to generate the source driving voltage based on the most significant bit of the n-bit display signal output from the first latch. 9. The drive circuit according to 8. 前記電圧発生回路は、
中間電圧ドライバと、
第１ノードまたは第２ノードに連結するためにスイッチ制御信号により制御されるスイッチを備え、
前記第１ノードは中間電圧電源に連結されて前記第２ノードは前記中間電圧ドライバの出力に連結される
ことを特徴とする請求項８に記載の駆動回路。 The voltage generation circuit includes:
An intermediate voltage driver;
Comprising a switch controlled by a switch control signal to connect to the first node or the second node;
The driving circuit according to claim 8, wherein the first node is connected to an intermediate voltage power source, and the second node is connected to an output of the intermediate voltage driver. 前記第２ノードと接地間に連結されるキャパシタをさらに備える
ことを特徴とする請求項１７に記載の駆動回路。 The drive circuit according to claim 17, further comprising a capacitor connected between the second node and the ground. 前記電圧発生回路は前記第２動作モードで前記中間ソース駆動電圧として前記中間電圧電源により発生する第１電圧を出力し、前記電圧発生回路は前記第１動作モードで前記中間ソース駆動電圧として前記中間電圧ドライバにより発生する第２電圧を出力する
ことを特徴とする請求項１７に記載の駆動回路。 The voltage generation circuit outputs a first voltage generated by the intermediate voltage power source as the intermediate source driving voltage in the second operation mode, and the voltage generation circuit outputs the intermediate voltage as the intermediate source driving voltage in the first operation mode. The drive circuit according to claim 17, wherein the second voltage generated by the voltage driver is output. 前記中間電圧ドライバは前記中間電圧電源により発生する前記第１電圧を使用して動作する
ことを特徴とする請求項１９に記載の駆動回路。 The driving circuit according to claim 19, wherein the intermediate voltage driver operates using the first voltage generated by the intermediate voltage power source. 前記中間電圧ドライバは中間ソース駆動電圧として使われる前記第２電圧としてグレイスケール基準電圧をバッファリングして出力する
ことを特徴とする請求項２０に記載の駆動回路。 The driving circuit according to claim 20, wherein the intermediate voltage driver buffers and outputs a gray scale reference voltage as the second voltage used as an intermediate source driving voltage. 前記中間ソース駆動電圧は前記ソース駆動電圧のフルスイング電圧の１／２ないし１／３の範囲にある
ことを特徴とする請求項２１に記載の駆動回路。 The driving circuit according to claim 21, wherein the intermediate source driving voltage is in a range of [1/2] to [1/3] of a full swing voltage of the source driving voltage . 複数個の薄膜トランジスタ（ＴＦＴ）、前記ＴＦＴのゲート電極に連結される複数個のゲートライン、前記ＴＦＴのソース電極に連結される複数個のデータラインを含む液晶ディスプレイパネルと、
それぞれ前記液晶ディスプレイパネルの対応するゲートラインを駆動する複数個のゲートドライバ回路を含むゲートドライバと、
それぞれ受信されたディスプレイデータに対応するソース駆動電圧を発生させて前記ソース駆動電圧を前記データラインに印加することによって前記液晶ディスプレイパネルの対応するデータラインを駆動する複数個のソースドライバ回路を含むソースドライバと、
前記ソースドライバ回路に共通で印加される中間ソース駆動電圧を発生させる電圧発生回路と、を備え、
前記各ソースドライバ回路は前記データラインを前記中間ソース駆動電圧から前記ソース駆動電圧に駆動するために前記ソースドライバ回路により前記ソース駆動電圧が前記データラインに印加される前に、前記対応するデータラインを前記中間ソース駆動電圧に駆動するために前記中間ソース駆動電圧を前記対応するデータラインに印加する制御回路を備え、
前記制御回路は、
前記受信されたディスプレイデータを以前に受信されたディスプレイデータと比較して比較信号を発生させる比較器と、
前記中間ソース駆動電圧を前記電圧発生回路から前記データラインに選択的に印加するために前記比較信号に応答するスイッチと、を備え、
前記比較器は前記受信されたディスプレイデータの最上位ビットを前記以前に受信されたディスプレイデータの最上位ビットと比較し、
前記比較器は前記受信されたディスプレイデータの最上位ビットと前記以前に受信されたディスプレイデータの最上位ビットとが同一である時に、前記スイッチを非活性化させるために制御信号を発生させ、同一でない時に前記スイッチを活性化させるために制御信号を発生させ、
前記以前に受信されたディスプレイデータとは前回に受信されたディスプレイデータであり、
各駆動サイクルの中間基準電圧と、昇圧された駆動電圧とを共に使用して所望の出力を得る
ことを特徴とする液晶ディスプレイ装置。 A liquid crystal display panel including a plurality of thin film transistors (TFTs), a plurality of gate lines connected to the gate electrodes of the TFTs, and a plurality of data lines connected to the source electrodes of the TFTs;
A gate driver including a plurality of gate driver circuits each driving a corresponding gate line of the liquid crystal display panel;
A source including a plurality of source driver circuits driving a corresponding data line of the liquid crystal display panel by generating a source driving voltage corresponding to the received display data and applying the source driving voltage to the data line. A driver,
A voltage generating circuit for generating an intermediate source driving voltage applied in common to the source driver circuit,
Each of the source driver circuits has the corresponding data line before the source drive voltage is applied to the data line by the source driver circuit to drive the data line from the intermediate source drive voltage to the source drive voltage. A control circuit for applying the intermediate source driving voltage to the corresponding data line to drive the intermediate source driving voltage to the intermediate data driving voltage;
The control circuit includes:
A comparator that compares the received display data with previously received display data to generate a comparison signal;
A switch responsive to the comparison signal to selectively apply the intermediate source drive voltage from the voltage generation circuit to the data line;
The comparator compares the most significant bit of the received display data with the most significant bit of the previously received display data;
The comparator generates a control signal to deactivate the switch when the most significant bit of the received display data and the most significant bit of the previously received display data are the same, and the same Generate a control signal to activate the switch when not,
The previously received display data is previously received display data,
A liquid crystal display device characterized in that a desired output is obtained by using both the intermediate reference voltage of each driving cycle and the boosted driving voltage . 前記制御回路は、
前記以前に受信されたディスプレイデータを前記比較器に出力するラッチをさらに備える
ことを特徴とする請求項２３に記載の液晶ディスプレイ装置。 The control circuit includes:
The liquid crystal display device of claim 23, further comprising a latch that outputs the previously received display data to the comparator. 前記比較器は前記受信されたディスプレイデータの最上位ビット及び前記以前に受信されたディスプレイデータの最上位ビットを入力として受信する排他的ＯＲゲートを備える
ことを特徴とする請求項２３に記載の液晶ディスプレイ装置。 24. The liquid crystal of claim 23, wherein the comparator comprises an exclusive OR gate that receives as input the most significant bit of the received display data and the most significant bit of the previously received display data. Display device. 前記制御回路は、
前記比較信号を前記スイッチに選択的に印加するためにゲート制御信号に応答するゲート回路をさらに備える
ことを特徴とする請求項２３に記載の液晶ディスプレイ装置。 The control circuit includes:
24. The liquid crystal display device according to claim 23, further comprising a gate circuit responsive to a gate control signal for selectively applying the comparison signal to the switch. 前記ソースドライバ回路は前記ソース駆動電圧を前記データラインに印加するために第１制御信号によりイネーブルされ、前記制御回路は前記中間ソース駆動電圧を前記データラインに印加するために第２制御信号によりイネーブルされ、前記第１及び第２制御信号は前記ソース駆動電圧が前記データラインに印加される前に前記中間ソース駆動電圧が前記データラインに印加されるように排他的に活性化される
ことを特徴とする請求項２３に記載の液晶ディスプレイ装置。 The source driver circuit is enabled by a first control signal to apply the source driving voltage to the data line, and the control circuit is enabled by a second control signal to apply the intermediate source driving voltage to the data line. The first and second control signals are exclusively activated so that the intermediate source driving voltage is applied to the data line before the source driving voltage is applied to the data line. The liquid crystal display device according to claim 23. 前記電圧発生器から出力される前記中間ソース駆動電圧はグレイスケール基準電圧である
ことを特徴とする請求項２３に記載の液晶ディスプレイ装置。 The liquid crystal display device according to claim 23, wherein the intermediate source driving voltage output from the voltage generator is a gray scale reference voltage. 前記中間ソース駆動電圧は前記ソース駆動電圧のフルスイング電圧の１／２ないし１／３の範囲にある
ことを特徴とする請求項２３に記載の液晶ディスプレイ装置。 24. The liquid crystal display device of claim 23, wherein the intermediate source driving voltage is in a range of [1/2] to [1/3] of a full swing voltage of the source driving voltage. 請求項２３に記載される液晶ディスプレイ装置のディスプレイのデータラインを駆動する方法において、
受信されたディスプレイデータに対応するソース駆動電圧を発生させる段階と、
中間ソース駆動電圧を発生させる段階と、
データラインを前記中間ソース駆動電圧に駆動するために前記中間ソース駆動電圧を前記データラインに印加する段階と、
前記データラインを前記中間ソース駆動電圧から前記ソース駆動電圧に駆動するために前記ソース駆動電圧を前記データラインに印加する段階と、を備える
ことを特徴とする駆動方法。 The method of driving a data line of a display of a liquid crystal display device according to claim 23,
Generating a source driving voltage corresponding to the received display data;
Generating an intermediate source drive voltage; and
Applying the intermediate source drive voltage to the data line to drive a data line to the intermediate source drive voltage;
Applying the source drive voltage to the data line to drive the data line from the intermediate source drive voltage to the source drive voltage.
JP2004314670A 2003-10-28 2004-10-28 Source driving circuit, driving circuit, liquid crystal display device and driving method thereof Expired - Fee Related JP4786897B2 (en)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR2003-075636 2003-10-28
KR20030075636 2003-10-28
US10/880,118 US7907108B2 (en) 2003-10-28 2004-06-29 Source driver circuits and methods providing reduced power consumption for driving flat panel displays
US10/880,118 2004-06-29

Publications (2)

Publication Number Publication Date
JP2005134910A JP2005134910A (en) 2005-05-26
JP4786897B2 true JP4786897B2 (en) 2011-10-05

Family

ID=34656322

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004314670A Expired - Fee Related JP4786897B2 (en) 2003-10-28 2004-10-28 Source driving circuit, driving circuit, liquid crystal display device and driving method thereof

Country Status (3)

Country Link
JP (1) JP4786897B2 (en)
CN (1) CN1637792B (en)
TW (1) TWI258724B (en)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5242130B2 (en) 2007-10-31 2013-07-24 ルネサスエレクトロニクス株式会社 Liquid crystal display panel driving method, liquid crystal display device, and LCD driver
KR101465606B1 (en) * 2008-04-29 2014-11-28 삼성전자주식회사 Common voltage generator having small area and high efficiency, display device having the same, and method thereof
RU2486607C2 (en) * 2009-02-18 2013-06-27 Шарп Кабушики Каиша Display device and driving method therefor
US8072409B2 (en) * 2009-02-25 2011-12-06 Au Optronics Corporation LCD with common voltage driving circuits
KR101590155B1 (en) 2009-08-11 2016-02-12 삼성전자주식회사 Display device and driving circuit thereof
WO2011024456A1 (en) * 2009-08-28 2011-03-03 パナソニック株式会社 Display driving device, display apparatus, and panel driving method
KR101798260B1 (en) * 2010-03-12 2017-11-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Display device
TW201239845A (en) * 2011-02-14 2012-10-01 Samsung Electronics Co Ltd Systems and methods for driving a display device
TWI560664B (en) * 2011-04-12 2016-12-01 Au Optronics Corp Bistable display panel and data driving circuit thereof
KR101885186B1 (en) * 2011-09-23 2018-08-07 삼성전자주식회사 Method for transmitting data through shared back channel and multi function driver circuit
US9013386B2 (en) 2012-01-09 2015-04-21 Himax Technologies Limited Liquid crystal display and method for operating the same
TWI581229B (en) * 2012-01-18 2017-05-01 奇景光電股份有限公司 Liquid crystal display and mtehod for operating the same
US9927891B2 (en) 2012-03-29 2018-03-27 Synaptics Incorporated System and method for reducing transmitter power consumption
KR102074423B1 (en) * 2013-07-22 2020-02-07 삼성디스플레이 주식회사 Display device and driving method thereof
TWI579821B (en) * 2015-09-15 2017-04-21 瑞鼎科技股份有限公司 Driving circuit applied to lcd apparatus
CN109713903A (en) * 2019-03-04 2019-05-03 上海波鸿医疗器械科技有限公司 A kind of Sofe Switch of series connection input parallel output interlocks DC converter
CN111415617B (en) * 2020-04-02 2021-07-06 广东晟合微电子有限公司 Method for increasing gamma voltage stabilization time of OLED panel by adding latch
CN114822405B (en) * 2022-05-20 2023-11-21 厦门凌阳华芯科技股份有限公司 Display driving circuit, source electrode driving circuit and control method thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH028813A (en) * 1988-06-28 1990-01-12 Nec Home Electron Ltd Liquid crystal driving circuit
JPH08271856A (en) * 1995-03-31 1996-10-18 Sharp Corp Driving voltage generating device for liquid crystal display device
JP2001075536A (en) * 1999-09-03 2001-03-23 Nec Corp Booster circuit, source circuit and liquid crystal drive device
JP2003202839A (en) * 2002-01-07 2003-07-18 Sony Corp Liquid crystal driving device
JP3627710B2 (en) * 2002-02-14 2005-03-09 セイコーエプソン株式会社 Display drive circuit, display panel, display device, and display drive method
JP3687648B2 (en) * 2002-12-05 2005-08-24 セイコーエプソン株式会社 Power supply method and power supply circuit
JP4353759B2 (en) * 2003-09-22 2009-10-28 Ｎｅｃエレクトロニクス株式会社 Driving circuit

Also Published As

Publication number Publication date
TW200527346A (en) 2005-08-16
JP2005134910A (en) 2005-05-26
CN1637792B (en) 2012-01-11
TWI258724B (en) 2006-07-21
CN1637792A (en) 2005-07-13

Similar Documents

Publication Publication Date Title
US7907108B2 (en) Source driver circuits and methods providing reduced power consumption for driving flat panel displays
JP4786897B2 (en) Source driving circuit, driving circuit, liquid crystal display device and driving method thereof
KR101165842B1 (en) Mobile Liquid Crystal Display And Method for Driving the same
US7446745B2 (en) Display driver, display device, and driver method
US10121427B2 (en) Liquid crystal display device having an overdriving data generator and method of driving the same
KR100864492B1 (en) Liquid crystal display device and a driving method thereof
WO2012057044A1 (en) Display device, display method for same, and liquid crystal display device
KR100806122B1 (en) Source Driving Circuit, Method of driving data lines, and Liquid Crystal Display
US20080303771A1 (en) Display and two step driving method thereof
WO2011108166A1 (en) Display device, method for driving same, and liquid crystal display device
KR100637060B1 (en) Analog buffer and driving method thereof, liquid crystal display apparatus using the same and driving method thereof
US7432902B2 (en) Liquid crystal display device and driving method thereof
US7777706B2 (en) Impulse driving apparatus and method for liquid crystal device
KR100652382B1 (en) Driver circuits and methods providing reduced power consumption for driving flat panel displays
KR101127854B1 (en) Apparatus driving for gate and image display using the same
KR20080055331A (en) Electrophoresis display and driving method thereof
KR101472135B1 (en) Liquid crystal display device
US9697785B2 (en) Display device
US7791580B2 (en) Circuits and methods for generating a common voltage
KR101192759B1 (en) Apparatus and method for driving liquid crystal display device
KR20080086060A (en) Liquid crystal display and driving method of the same
JP4674985B2 (en) LIQUID CRYSTAL DISPLAY DEVICE, AND MOBILE PHONE AND PORTABLE INFORMATION TERMINAL DEVICE INCLUDING THE SAME
KR20070065063A (en) Method for driving data line and flat penal display using the same
KR101467213B1 (en) Apparatus for driving liquid crystal display of 2 dot inversion type
US20080001149A1 (en) Data driving circuit of liquid crystal display

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070926

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101102

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110222

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110523

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110614

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110714

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140722

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees