JP4783959B2

JP4783959B2 - Semiconductor device

Info

Publication number: JP4783959B2
Application number: JP21632399A
Authority: JP
Inventors: 村本　　英俊
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1999-07-30
Filing date: 1999-07-30
Publication date: 2011-09-28
Anticipated expiration: 2019-07-30
Also published as: JP2001044293A

Description

【０００１】
【発明の属する技術分野】
本発明はＭＯＳ型のトランジスタを有する半導体装置に関する。
【０００２】
【従来の技術】
トランジスタ構造の微細化は、論理回路用のトランジスタにおいて作動速度向上やコストダウンを図るためには、不可欠である。そして消費電力を低減すべく、微細化とともに電源電圧も下がる傾向にある。しかし、一方では、センサ用、電力系の入出力インターフェース用やフラシュメモリ等の不揮発性メモリの書き込み・消去用として、一般の論理回路用よりも高い入出力電圧を扱う、ソースとドレイン間の印加電圧およびゲートへの印加電圧が高い別の種類のトランジスタが必要であり、かかる用途のトランジスタは作動速度よりもむしろゲート酸化膜寿命、ホットキャリアに対する耐性、ｐｎ接合耐圧や素子間の分離耐圧等の耐性の方が重要である。
【０００３】
シリコン基板に上記のような作動電圧の異なる複数の種類のトランジスタを混載する場合、そのうちのひとつの種類のトランジスタの構造を基本としてソースおよびドレイン、ウェルならびにチャネルストッパ層等をアレンジし、残りの種類のトランシスタの構造を決めていた。通常、基本となるトランジスタ構造としては作動電圧が低く微細化の進んだ標準的なトランジスタである上記論理回路用のトランジスタが選択され、トランジスタの微細構造を確保しつつ上記耐性等を考慮して作動電圧の高いトランジスタの構造が決められる。かかる半導体装置を製造するに際しては、ウェハプロセスにおいて、トランジスタの種類ごとにそれぞれ上記トランジスタを構成する各部を形成することになる。
【０００４】
特許第２６４４７７６号には、高電圧のトランジスタと低電圧のトランジスタの混載する半導体装置において、チャネルストッパ層を形成するべくシリコンウェハの素子分離酸化膜の下側に不純物を注入するに際し、不純物の注入量を、高電圧トランジスタ側の領域で少なくして不純物の素子領域への拡散を抑制し高電圧トランジスタのｐｎ接合耐圧を高めるようにしたものがある（第１従来例）。
【０００５】
また、特開平９−１３９３８２号公報には、素子分離酸化膜の幅の狭いメモリセルと、周辺回路を構成する、素子分離酸化膜の幅の広い高耐圧トランジスタとが混載して素子分離酸化膜の膜厚が異なる半導体装置において、チャネルストッパ層を形成するための不純物注入を、不純物が、薄い素子分離酸化膜の底部の深さまで達するように行う浅い不純物注入と、厚い素子分離酸化膜の底部の深さまで達するように行う深い不純物注入との２回行い、いずれかの不純物注入で、不純物がチャネルストッパ層として好適な素子分離酸化膜の底部深さに形成されるようにしたものがある（第２従来例）。
【０００６】
また、特開平８−１１１４６１号公報には、第１のトランジスタ領域では電界緩和層となる低濃度不純物領域をスペーサの下部に進入するように斜め回転インプラ等により形成し、第２のトランジスタ領域では低濃度不純物領域を非形成とすることで、フォトリソグラフィー工程を増やすことなく第１のトランジスタ領域のしきい値電圧を第２のトランジスタ領域よりも少し高くなるように設定できるようにしたものがある（第３従来例）。
【０００７】
また、特開平８−２９３５９８号公報には、トランジスタのしきい値電圧を調整する不純物注入工程を、フォトリソグラフィーを援用して、シリコンウェハのチャネルが形成される領域のうち第１の領域に低濃度の不純物を注入する第１の工程と、第２の領域に高濃度の不純物を注入する第２の工程との２回に分けて行い、高しきい値電圧とするトランジスタ領域では第２の領域の面積を多くし、低しきい値電圧とするトランジスタ領域では第１の領域の面積を多くすることで、しきい値を３種類以上に分ける場合でも、上記第１、第２の２回の工程で済むようにしたものがある（第４従来例）。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記第１、第２従来例では混載するトランジスタの種類に応じてイオン注入等の要素工程を複数回行う必要がある。第３、第４従来例のように種類の異なるトランジスタが混載していても工程が複雑化しないようにしたものもあるが、第３従来例ではトランジスタ間でしきい値に僅かな差をつけられるだけで汎用性に乏しく、第４従来例では不要な不純物層が形成されることになって、トランジスタの基本構造であるウェル等の不純物層に用いて好適な結果を得ることのできる技術であるとは必ずしもいえない。
【０００９】
このように、トランジスタごとに不純物層をアレンジし、要求される耐圧やしきい値の異なる複数の種類のトランジスタをつくりこむ従来のものでは、半導体基板の不純物濃度のプロファイルが複雑化し、製造工程数が膨らんだり、熱履歴が複雑化するため所望のプロファイルを得るのが容易ではない。したがってトランジスタの特性がばらつきやすく、迅速に高歩留りのウェハプロセスを立ち上げることができない。
【００１０】
本発明は上記実情に鑑みなされたもので、トランジスタの耐性を確保し、しかも迅速に高歩留りのウェハプロセスを立ち上げることができる半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１記載の発明では、ソースおよびドレイン間の印加電圧である作動電圧の異なる複数のトランジスタを混載した半導体装置において、
要求される耐性に応じて、ゲート部の長さをソースおよびドレイン間の印加電圧である作動電圧が高いトランジスタほど長く設定する。ゲート絶縁膜をソースおよびドレイン間の印加電圧である作動電圧が高いトランジスタほど厚く設定する。ウェルならびにソースおよびドレインをすべてのトランジスタで同じ濃度プロファイルとなるように形成するとともに、ソースおよびドレインとの接合底部におけるウェル濃度を、ソースおよびドレイン間の印加電圧である作動電圧が最も大きなトランジスタの該作動電圧をＶ_CCmax［Ｖ］として４×１０¹⁸×（Ｖ_CCmax）^-1.6 ［ｃｍ^-3］以下となるように、かつ、すべてのトランジスタで同一となるように設定する。半導体基板最表面部へのしきい値電圧調整用の不純物の注入量をすべてのトランジスタで同じ量に設定する。
１０^-19×Ｎ）〕^1/2［ｃｍ］以上とした半導体装置。
【００１２】
作動電圧が高いトランジスタほど、ゲート長を長く、ゲート絶縁膜の厚さを厚く設定したから、作動電圧の高いトランジスタにおいてチャネルの電界が強められるのを緩和し、またゲート絶縁膜の電界が強められるのを緩和して耐性を高め、作動電圧が低いトランジスタでは作動電圧の低さに応じて微細化できる。さらに、ウェルの濃度プロファイルを単一としたからウェル同士の干渉をさけるためのウェル非形成の境界部が不要なので、その分、微細化できる。また、このすべてのトランジスタに共通のウェルは、ウェルのソースおよびドレインとの接合底部における濃度を上記のごとく設定することで作動電圧の最も高いトランジスタにおいて十分なｐｎ接合耐圧が得られ、したがって、すべてのトランジスタにおいても十分なｐｎ接合耐圧が得られる。
【００１３】
なお、しきい値電圧は、すべてのトランジスタで共通のウェル濃度、半導体基板最表面部への不純物注入量により調整するとともに、ゲート絶縁膜の厚さに応じてトランジスタ個々に調整することができる。
【００１４】
また、ウェルの濃度プロファイル、しきい値電圧調整用の不純物注入量を単一としたから、これらの不純物領域形成時の熱履歴は単純となる。したがって、工程が簡略化されるとともにトランジスタ間の特性のばらつきが生じにくく、迅速に高歩留りのウェハプロセスを立ち上げることができる。
【００１５】
さらに請求項１記載の発明では、上記各トランジスタのゲート長を、上記ウェルのソースおよびドレインとの接合底部における濃度をＮ［ｃｍ^-3］、各トランジスタのソースおよびドレイン間の印加電圧である作動電圧をＶ_CC［Ｖ］として〔２．１０６×１０^-12×｛０．０２５×ｌn （０．４７６５×Ｎ）＋Ｖ_CC｝／（１．６０２×１０^-19×Ｎ）〕^1/2＋〔２．１０６×１０^-12×｛０．０２５×ｌn （０．４７６５×Ｎ）＋（２×Ｖ_CC）｝／（１．６０２×１０^-19×Ｎ）〕^1/2［ｃｍ］以上とする。
【００１６】
ゲート長をこのように設定することで、チャネル領域がソース側の空乏層とドレイン側の空乏層とにより占有されず、短チャネル効果を回避することができる。
【００１７】
【発明の実施の形態】
図１に、本発明の半導体装置の断面を示す。半導体装置は複数のＭＯＳ型のトランジスタＴＡ，ＴＢ，ＴＣが混載せしめてある。トランジスタＴＡ〜ＴＣは、基本的に同じ構造のもので、半導体基板たるシリコン基板１００に、ウェル１１が形成され、素子分離絶縁膜たる素子分離酸化膜２Ａ，２Ｂ，２Ｃによりトランジスタ領域１Ａ，１Ｂ，１Ｃが画成されている。シリコン基板１００には、トランジスタ領域にソース１３およびドレイン１４が形成してある。ソース１３およびドレイン１４の先端にはそれぞれ、ソース１３およびドレイン１４よりも不純物濃度の低い電界緩和層１２１，１２２が形成され、ＬＤＤ構造が与えられる。
【００１８】
また、シリコン基板１００の表面部にはしきい値電圧を調整するための不純物が注入してある。
【００１９】
シリコン基板１００の表面には、ソース１３とドレイン１４間にゲート部３Ａ，３Ｂ，３Ｃが紙面に直交する方向に帯状に形成してある。ゲート部３Ａ〜３Ｃはゲート絶縁膜たるゲート酸化膜３１Ａ，３１Ｂ，３１Ｃおよびポリシリコンのゲート電極３２Ａ，３２Ｂ，３２Ｃを積層してなり、ソース１３およびドレイン１４間に形成されるチャネルに流れる電流を制御する。
【００２０】
ゲート部３Ａ〜３Ｃの側面には酸化膜でなるスペーサ４が形成してある。
【００２１】
素子分離酸化膜２Ａ〜２Ｃやゲート部３Ａ〜３Ｃ等が形成されたシリコン基板１００を覆い層間膜５が形成され、ソース１３およびドレイン１４が配線パターン６と導通している。
【００２２】
トランジスタＴＡ〜ＴＣは異なる電源電圧仕様のもので、ソースとドレイン間およびゲートに印加される電圧（作動電圧）が異なる。作動電圧はトランジスタＴＣが最も高く、次いでトランジスタＴＢ、トランジスタＴＡの順に低い（以下、適宜、低電圧トランジスタＴＡ、中電圧トランジスタＴＢ、高電圧トランジスタＴＣという）。
【００２３】
ウェル１１ならびにソース１３およびドレイン１４は、すべてのトランジスタＴＡ〜ＴＣで同じ濃度プロファイルとなるように形成してある。
【００２４】
ウェル１１の濃度はウェル１１とソース１３およびドレイン１４との間のｐｎ接合耐圧を規定し、この耐圧が各トランジスタＴＡ〜ＴＣの作動電圧を越える電圧値となるようにする。例えば、ゲート長０．２５μｍのトランジスタの典型的な作動電圧は２．５Ｖであるが５Ｖになると耐圧が不足し作動せず、５Ｖで作動せしめるにはｐｎ接合耐圧として５Ｖ以上得られるようにウェル濃度を見直す必要が生じる。発明者は、ウェルの構造について鋭意実験研究を重ね、作動電圧と、それと同じ耐圧を満足する、すなわち作動電圧と降伏電圧とが一致するときのソース１３およびドレイン１４との間の接合底部におけるウェル濃度との関係について図２に示す結果を得た。ウェル濃度は作動電圧に対して単調減少し、この傾向は、単純なモデル等に基づいて計算された種々の計算と類似している。そこで、この傾向を作動電圧に対する累乗の関数として外挿し、式（１）を得た。式中、Ｖ_CCは作動電圧［Ｖ］、Ｎは上記ウェル濃度［ｃｍ^-3］である。
Ｎ＝４×１０¹⁸×（Ｖ_CC）^-1.6 ［ｃｍ^-3］・・・（１）
【００２５】
ここで、作動電圧Ｖ_CCとして、トランジスタＴＡ〜ＴＣのうち最も作動電圧の高いトランジスタＴＣの作動電圧Ｖ_CCmaxとすれば、式（１）より得られるウェル濃度は、高電圧トランジスタＴＣの接合耐圧だけではなく、高電圧トランジスタＴＣの作動電圧よりも小さな作動電圧で作動するトランジスタＴＡ，ＴＢの接合耐圧をも満足する。
【００２６】
しかして、ソース１３およびドレイン１４との間の接合底部におけるウェル濃度は４×１０¹⁸×（Ｖ_CCmax）^-1.6 ［ｃｍ^-3］以下とする。
【００２７】
また、しきい値電圧調整用の不純物注入量はすべてのトランジスタで同じ量に設定してある。なお、個々のトランジスタＴＡ〜ＴＣの最終的なしきい値については後述するようにゲート酸化膜３１Ａ〜３１Ｃの膜厚で調整する。
【００２８】
次にゲート長について説明する。ゲート長は作動電圧の高い順にすなわち高電圧トランジスタＴＣ、中電圧トランジスタＴＢ、低電圧トランジスタＴＡの順に、長くしてある。各ゲート長は短チャネル効果を回避する長さとするのがよい。本半導体装置ではウェル濃度を最も作動電圧の高い高電圧トランジスタＴＣに合わせて低く設定しているので、特に、ゲート長を短く設定している中電圧トランジスタＴＢや低電圧トランジスタＴＡにおいて注意を要する。発明者は上記ウェルの構造についての知見に加え、さらに各トランジスタＴＡ〜ＴＣのゲート長の最小値を与える式（２）を見いだした。式中、Ｌ_minはゲート長、Ｎはウェル１１のソース１３およびドレイン１４との接合底部における濃度［ｃｍ^-3］、Ｖ_CCは各トランジスタＴＡ〜ＴＣの作動電圧［Ｖ］である。したがって、ゲート長は、作動電圧が高いトランジスタＴＡ〜ＴＣほど長く設定するとともに、式（２）により算出されるゲート長Ｌ_minよりも長くする。
Ｌ_min＝〔２．１０６×１０^-12×｛０．０２５×ｌn （０．４７６５×Ｎ）＋Ｖ_CC｝／（１．６０２×１０^-19×Ｎ）〕^1/2＋〔２．１０６×１０^-12×｛０．０２５×ｌn （０．４７６５×Ｎ）＋（２×Ｖ_CC）｝／（１．６０２×１０^-19×Ｎ）〕^1/2［ｃｍ］・・・（２）
【００２９】
さて、ウェル濃度はソースおよびドレイン濃度に比して十分に小さいため、片側空乏層の幅Ｗは、ｐｎ階段接合の場合の次式（３）で表される。式中、ε_(Si)はシリコンの誘電率、Ｖ_biは接合固有のビルトインポテンシャル、Ｅは印加電圧、ｑは電気素量である。
Ｗ＝｛２ε_(Si)×（Ｖ_bi＋Ｅ）／（ｑＮ）｝^1/2・・・（３）
【００３０】
ここで、片側空乏層が最も伸びるとき、すなわち印加電圧Ｅが最大のときを考えると、ソース１３側では基板バイアスが最大（＝作動電圧）のとき、式（４−１）となる。ここで、ビルトインポテンシャルの項はウェル濃度Ｎ、ソース１３及びドレイン１４の濃度Ｎ_SDおよび温度Ｔの影響を受けるが、後の２つのパタメータについてはＮ_SD＝１×１０²³［ｃｍ^-3］、Ｔ＝室温（３００Ｋ程度）として算出した。
Ｗ＝〔２．１０６×１０^-12×｛０．０２５×ｌn （０．４７６５×Ｎ）＋Ｖ_CC）｝／（１．６０２×１０^-19×Ｎ）〕^1/2［ｃｍ］・・・（４−１）
【００３１】
一方、ドレイン１４側では基板バイアスが最大（＝作動電圧）でかつドレイン１４への印加電圧が最大（＝作動電圧）のとき、式（４−２）となる。
〔２．１０６×１０^-12×｛０．０２５×ｌn （０．４７６５×Ｎ）＋（２×Ｖ_CC）｝／（１．６０２×１０^-19×Ｎ）〕^1/2［ｃｍ］・・・（４−２）
【００３２】
したがって、この最も伸びた片側空乏層の幅の和（式（２））をゲート長が越えていれば、チャネル領域が空乏層によって占有されないこととなり、短チャネル効果を回避することができる。なお、本実施形態ではＬＤＤ構造を有しており低濃度領域側にも空乏層が伸びるためウェル側の空乏層が縮小するので式（３）を導入するに当たっては修正が必要であるが、式（２）により短チャネル効果に関して安全側の長さが与えられるので問題はない。また、本実施形態のようにゲート部３Ａ〜３Ｃの側面にスペーサ４を有する構造の場合、シリコン基板１００にはスペーサ４位置まで電流経路が伸びることになるが、この場合はゲート長を規定する範囲は、ゲート電極３２Ａ〜３２Ｃに加えスペーサ４も含むとする。
【００３３】
表１は式（２）によりゲート長を算出したもので、最大作動電圧Ｖ_CCmaxとそれ以下の作動電圧Ｖ_CCのトランジスタのゲート長をまとめたものである。なお、ウェル濃度Ｎは最大作動電圧Ｖ_CCmaxに対し略式（１）の関係を満たすように設定した。
【００３４】
【表１】

【００３５】
例えば、作動電圧１２Ｖのトランジスタと作動電圧５Ｖのトランジスタとを混載する場合、最大作動電圧１２Ｖに対してウェル濃度を７．５×１０¹⁶ｃｍ^-3としたとき、作動電圧１２Ｖのトランジスタのゲート長は１．１８μｍ以上にし、作動電圧５Ｖのトランジスタのゲート長は０．９８μｍ以上にする。
【００３６】
ゲート酸化膜３１Ａ〜３１Ｃの厚さについて説明する。ゲート酸化膜３１Ａ〜３１Ｃの厚さは、作動電圧の高い順にすなわち高電圧トランジスタＴＣ、中電圧トランジスタＴＢ、低電圧トランジスタＴＡの順に厚くしてある。各トランジスタＴＡ〜ＴＣのゲート酸化膜３１Ａ〜３１Ｃの厚さは半導体装置の製品としての寿命を考慮して設定する。表２は、作動電圧の異なるトランジスタごとに、ゲート酸化膜について製品寿命等に基づく要求寿命が保証される最大電界（寿命保証最大電界）を与えるゲート絶縁膜の膜厚を示したもので、膜厚を表中の値以上に設定すれば要求寿命が保証されることになる。例えば、寿命保証最大電界が２ＭＶ／ｃｍのとき、作動電圧が１２Ｖのトランジスタではゲート酸化膜の膜厚は６０ｎｍ以上とすればよいことになる。各膜厚は寿命保証最大電界に対して反比例するように与えられている。
【００３７】
【表２】

【００３８】
なお、表には寿命保証最大電界としてＭＶ／ｃｍオーダーの値のデータを示したが、絶縁膜の種類（酸化膜、窒化膜等）、形成方法（熱酸化、ＣＶＤ等）が異なれば、寿命保証最大電界の範囲は異なる。
【００３９】
また、ゲート部３Ａ〜３Ｃは、作動電圧の高い順にすなわち高電圧トランジスタＴＣ、中電圧トランジスタＴＢ、低電圧トランジスタＴＡの順に、素子分離酸化膜２Ａ〜２Ｃの幅が長くしてある。
【００４０】
本半導体装置の作動を説明する。ソース１３およびドレイン１４、ゲート電極３２Ａ〜３２Ｃに所定の作動電圧を印加する。ゲート電極３２Ａ〜３２Ｃへの電圧印加により、シリコン基板１００にはソース１３とドレイン１４間にチャネルが形成される。チャネルにおける作動電圧による電界は、ゲート部３Ａ〜３Ｃの長さが大きいほど小さく、またゲート酸化膜３１Ａ〜３１Ｃの厚さに反比例する。
【００４１】
ゲート部３Ａ〜３Ｃの長さを作動電圧が高いほど長くし、ゲート酸化膜３１Ａ〜３１Ｃの厚さを作動電圧が高いほど厚くしているから、作動電圧の高いトランジスタＴＣではチャネルの電界が緩和され、ゲート長（したがってチャネル長）に応じてホットキャリアに対する高い耐性が得られる。またゲート酸化膜３１Ａ〜３１Ｃの厚さに応じてゲート酸化膜の劣化に対する高い耐性が得られる。
【００４２】
一方、中程度の作動電圧のトランジスタＴＢは高電圧トランジスタＴＣに比して、最も作動電圧が低いトランジスタＴＡは中電圧トランジスタＴＢおよび高電圧トランジスタＴＣに比して微細な構造となる。トランジスタＴＡ，ＴＢはその形状を実質的に規定するゲート部３Ａ，３Ｂの長さ等を小さくしても、作動電圧が低いので、上記の耐性が大きく不足することはなく、要求される耐性に応じて微細化できる。
【００４３】
また、素子分離酸化膜２Ａ〜２Ｃを作動電圧が高いほど幅を長くしているから、作動電圧が高く素子分離酸化膜２Ｃを横切って強い電界が形成される高電圧トランジスタＴＡでは高い素子分離耐圧が得られ、作動電圧が低く素子分離酸化膜２Ｂ，２Ｃの電界が比較的弱いトランジスタＴＢ，ＴＣは作動電圧に応じた要求素子分離耐圧に応じて微細な構造となる。
【００４４】
また、ウェル１１の濃度や接合深さはｐｎ接合耐圧を規定し、上記ゲート部３Ａ〜３Ｃの長さ等とともにホットキャリア耐性を規定するが、最も作動電圧の高い高電圧トランジスタＴＣにおいて要求される上記ｐｎ接合耐圧等を満たすように形成したから、すべてのトランジスタＴＡ〜ＴＣにおいてｐｎ接合耐圧は十分である。したがって、ウェル１１の濃度プロファイルをすべてのトランジスタＴＡ〜ＴＣで同じとすることにより、次の効果を奏する。すなわち、ウェル１１を従来のようにトランジスタにより作り分ける場合、ウェル間で不純物濃度プロファイルが影響し合うのを避けるためにウェル間に１〜２μｍ程度の幅の境界を設ける必要があるが、かかる境界を設ける必要がないので、その分微細化することができる。
【００４５】
しかも、ウェル１１ならびにソース１３およびドレイン１４は、トランジスタＴＡ〜ＴＣで単一であるから構成が簡単であり、これらの不純物領域形成はすべてのトランジスタで共通に１回で行える。したがってウェハプロセスにおいて、シリコン基板１００となるシリコンウェハの熱履歴が単純でトランジスタ特性がばらつきにくい。
【００４６】
しかして、トランジスタＴＡ〜ＴＣは、微細さを損なうことなく、それぞれの作動電圧に応じた耐性を確保しつつ、迅速に高歩留りのウェハプロセスを立ち上げることができる。
【００４７】
なお、ウェル１１の濃度プロファイルは、望ましくはシリコン基板１００の表面部に低濃度の不純物領域を有する形状、例えばレトログレードウェルとするのがよい。この低濃度不純物領域を設けることで、ウェル１１のトランジスタＴＡ〜ＴＣのしきい値電圧への寄与を低くすることができる。したがって、しきい値電圧は、シリコン基板１００の最表面部への不純物注入量や、ゲート酸化膜３１Ａ〜３１Ｃの厚さに応じて小さな値から大きな値まで自由に設定でき、良好なしきい値電圧の制御性が得られる。
【００４８】
ここで、ウェル１１の濃度、不純物注入量は全トランジスタＴＡ〜ＴＣに共通であるから、しきい値電圧のトランジスタＴＡ〜ＴＣ個々の調整はゲート酸化膜３１Ａ〜３１Ｃの厚さにより行うことになる。あるいは、ゲート酸化膜３１Ａ〜３１Ｃの厚さは各作動電圧下におけるゲート酸化膜３１Ａ〜３１Ｃの寿命を考慮して設定しておき、半導体装置のシステム設計において、次式で表されるしきい値電圧を考慮して所望の回路機能が得られるようにしてもよいのは勿論である。式中、ＶT はしきい値電圧、Ｔoxはゲート酸化膜３１Ａ〜３１Ｃの厚さ、Ａ，Ｂは定数である。なお、しきい値電圧ＶT の近似式は式（５）に限られるものではない。
ＶT ＝Ａ＋Ｂ・Ｔox・・・（５）
【００４９】
また、本発明はＬＤＤ構造を有しないトランジスタやチャネルストッパ層を有する構造のトランジスタにも適用することができる。かかる構造を与えるための不純物領域は、ソースおよびドレインならびにウェルと同様にすべてのトランジスタで同じに形成し、構成を簡単にすることができる。この場合、最も高い耐圧要求を満たすように濃度等を決めればよい。
【００５０】
また、ウェル１１は、ソース１３およびドレイン１４との接合深さ（例えば表面から０．２μｍ）においてｐｎ接合耐圧を確保すべく不純物濃度を適度に高くするとともに、ウェル１１に略素子分離酸化膜２Ａ〜２Ｃの底部の深さに高濃度領域を設けるのもよい。素子分離酸化膜２Ａ〜２Ｃの底部に上記高濃度領域が形成されることで、シリコン基板１００の素子分離酸化膜２Ａ〜２Ｃの底部位置におけるしきい値を上げ、チャネルストッパ層によることなく十分な素子分離耐圧を得ることができる。この結果、素子分離酸化膜２Ａ〜２Ｃの幅をさらに狭め、半導体装置の小型化を図ることができる。なお、高濃度領域の濃度は高電圧トランジスタＴＣの素子分離耐圧を満たすように設定する。
【００５１】
また、ソース１３およびドレイン１４についてもすべてのトランジスタで同じ濃度プロファイルとなるようにしたが、作動電圧ごとに別の濃度プロファイルとなるようにしてもよい。
【００５２】
また、半導体装置を構成するトランジスタがｎＭＯＳとｐＭＯＳとが混載する構成の場合、導電型の異なるウェルが必要となる。この場合、すべてのｎＭＯＳに対してウェルを共通に形成し、すべてのｐＭＯＳに対してウェルを共通に形成する。そして、シリコン基板１００の表面部には、すべてのｎＭＯＳに対してしきい値電圧調整用の不純物層を共通に形成し、すべてのｐＭＯＳに対してしきい値電圧調整用の不純物層を共通に形成する。
【００５３】
次に本半導体装置の製造方法について説明する。図３、図４、図５、図６に、上記半導体装置のウェハプロセスにおける、各段階のシリコンウェハの断面を示す。なお、以下の説明においてトランジスタはｎＭＯＳとして説明する。
【００５４】
シリコン基板１００となるシリコンウェハ１０の表面は、図中、左側が低電圧トランジスタＴＡ（図１）が形成される低電圧トランジスタ領域１Ａ、中側が中電圧トランジスタＴＢ（図１）が形成される中電圧トランジスタ領域１Ｂ、右側が高電圧トランジスタＴＣ（図１）が形成される高電圧トランジスタ領域１Ｃである。シリコンウェハ１０の表面には、フォトリソグラフィーにより素子分離酸化膜２Ａ，２Ｂ，２Ｃ（図１）形成位置を穴とするフォトレジストパターンＲ１を形成する。このフォトレジストパターンＲ１の穴は、高電圧トランジスタ領域１Ｃのソース側では幅が広く、低電圧トランジスタ１Ａのソース側では幅が狭くなるように形成する。次いでフォトレジストパターンをマスクとしてプラズマエッチングにより０．２〜１０．０μｍ程度の凹部２０Ａ，２０Ｂ，２０Ｃを形成する（図３（ａ））。
【００５５】
次いでＴＥＯＳ等の酸化膜を上記凹部２０Ａ，２０Ｂ，２０Ｃの深さよりも厚く全面に堆積した後、堆積した酸化膜をＣＭＰ等により平坦化する。そして全面エッチバックを行い、凹部２０Ａ〜２０Ｃを除き酸化膜を除去する。凹部２０Ａ〜２０Ｃに残った酸化膜が素子分離酸化膜２Ａ〜２Ｃとなる（図３（ｂ））。素子分離酸化膜２Ａ〜２Ｃの幅は上記フォトレジストパターンＲ１の穴の大きさに対応したものとなり、高電圧トランジスタＴＣでは幅が広く、低電圧トランジスタＴＡでは幅が狭くなる。本実施形態では、このように素子分離技術としてＳＴＩを用いているので、素子分離酸化膜２Ａ〜２Ｃを、深く形成することができ、またバーズビークが現れにくく好ましい。したがって素子分離酸化膜２Ａ〜２Ｃの深さが十分であれば素子分離酸化膜２Ａ〜２Ｃの幅は同じでもよい。
【００５６】
トランジスタ形成面保護のため、シリコンウェハ１０の表面に保護酸化膜を形成する。保護酸化膜は全面エッチバック時に酸化膜を一定厚さ残すことで形成してもよい。この保護酸化膜は後述するゲート酸化膜３１Ａ〜３１Ｃを形成するときには除去する。
【００５７】
素子分離酸化膜２Ａ〜２Ｃは、本実施形態ではＳＴＩを用いているがＬＯＣＯＳを用いてもよい。この場合、素子分離酸化膜２Ａ〜２Ｃの膜厚はすべてのトランジスタ領域１Ａ〜１Ｃで同じとするのがよい。
【００５８】
イオンインプラによる不純物注入と熱処理によるドライブインを行いｐ型のウェル１１を形成する（図３（ｃ））。トランジスタ領域ごとに作り分けないのでウェルの形成はウェル１１のみの１回であり、工程が簡略化されている。
【００５９】
また、このように素子分離酸化膜２Ａ〜２Ｃ形成後にウェル１１を形成することで熱履歴によるウェル不純物の再拡散を防止でき、所望の不純物濃度のプロファイルを得るのが容易である。イオンインプラでは、ソース１３およびドレイン１４（図１）との接合耐圧を上記のごとく確保するためソース１３およびドレイン１４接合深さ（例えば０．２μｍ）における不純物濃度を適度に高くする。イオンインプラは、例えば４００ｋｅＶ以上のイオン加速を行う高加速イオン注入技術が望ましい。不純物の深い注入が可能なため、上記レトログレードウェル構造を容易に得ることができるからである。また素子分離酸化膜２Ａ〜２Ｃ形成後にウェル１１を形成するプロセスを採用する場合（本実施形態もそうである）には、素子分離酸化膜２Ａ〜２Ｃを貫通して不純物注入を行う必要があるからである。
【００６０】
なおウェル１１の深さ方向のプロファイルは、加速電圧を変えてイオンインプラを複数回行うことにより適宜自在に調整し得る。また、イオンインプラに続いて行うドライブインも緩く、すなわち低温で短時間で行うのが不純物濃度分布を保持できるので望ましい。例えば１０００°Ｃ、１時間とする。
【００６１】
次いでゲート部３Ａ〜３Ｃを形成する。ゲート部３Ａ〜３Ｃはゲート酸化膜３１Ａ〜３１Ｃが高電圧トランジスタ領域１Ｃ、中電圧トランジスタ領域１Ｂ、低電圧トランジスタ領域１Ａの順に薄くなるように作り分ける。ゲート部３Ａ〜３Ｃの形成は基本的にゲート酸化膜形成〜ポリシリコン堆積〜フォトリソグラフィーおよびエッチングという流れで形成する。従来のプロセスを踏襲した考え方で１種類のトランジスタごとにゲート部を形成していくとすると、工程が複雑化する。そこで次の方法により行う。
【００６２】
先ず、段付き絶縁膜形成工程を行い、高電圧トランジスタ領域１Ｃ、中電圧トランジスタ領域１Ｂ、低電圧トランジスタ領域１Ａの順に酸化膜の厚さの異なる段付き絶縁膜たる段付きの酸化膜を形成する。段付き絶縁膜形成工程では、先ず熱酸化により全面に酸化膜３００を形成する（酸化膜形成工程）（図４（ｄ））。次いで、フォトリソグラフィーにより高電圧トランジスタ領域１ＣにフォトレジストパターンＲ２を形成し、これをマスクとしてフォトレジストパターンＲ２非形成の中電圧トランジスタ領域１Ｂ、低電圧トランジスタ領域１Ａに形成された酸化膜を除去する（パターン転写工程）（図４（ｅ））。この酸化膜形成工程とパターン転写工程とよりなる第１次段付き酸化膜形成工程により、先ず高電圧トランジスタ領域にのみ酸化膜３００ａを形成する。
【００６３】
次いで、第２次段付き酸化膜形成工程を行う。フォトレジストを除去した後、再び熱酸化により全面に酸化膜３０１を形成する（酸化膜形成工程）（図４（ｆ））。高電圧トランジスタ領域１Ｃには、上記パターン転写工程において残された酸化膜３００ａの分、厚く形成される。次いで、フォトリソグラフィーにより、酸化膜３００ａを残した高電圧トランジスタ領域１Ｃ、および中電圧トランジスタ領域１ＢにフォトレジストパターンＲ３を形成し、これをマスクとしてフォトレジストパターンＲ３非形成の低電圧トランジスタ領域１Ａに形成された酸化膜を除去する（パターン転写工程）（図５（ｇ））。この第２次段付き酸化膜形成工程では、上記パターン転写工程において酸化膜３００ａを残した高電圧トランジスタ領域１Ｃと中電圧トランジスタ領域１Ｂにのみ酸化膜３０１ａを形成する。
【００６４】
フォトレジストを除去した後、再び熱酸化（図５（ｈ））により全面に酸化膜３０２を形成する（酸化膜形成工程）（図５（ｉ））。酸化膜３０２は、高電圧トランジスタ領域１Ｃでは、２回の酸化膜形成工程により形成された酸化膜の分、低電圧トランジスタ領域１Ａよりも厚い。また、中電圧トランジスタ領域１Ｂでは、１回の酸化膜形成工程により形成された酸化膜の分、低電圧トランジスタ領域１Ａよりも厚い。
【００６５】
しかして段付きの酸化膜３０２が形成される。各トランジスタ領域１Ａ，１Ｂ，１Ｃの酸化膜厚は、３回の酸化膜形成工程のプロセスコントロールにより任意に制御することができる。この膜厚の制御は、要求されるしきい値電圧調整量を考慮して行う。
【００６６】
かかる酸化膜３０２形成の後、イオンインプラによりシリコン基板１００表面部にしきい値電圧調整用の不純物を注入する。不純物注入はすべてのトランジスタＴＡ〜ＴＣで一緒に行い、不純物注入量を同じにする。すなわち、イオンインプラ用のマスクは使わないか、すべてのトランジスタＴＡ〜ＴＣ位置が開口した１つのマスクのみを用いて一時に行う。したがって、イオンインプラ用のマスクを形成してイオンインプラを行ったとしても、イオンインプラ用のマスクを形成するためのフォトリソグラィーは１回で済み、露光用のマスクも１枚で済む。
【００６７】
次いで、ポリシリコンを全面に堆積し導電膜たるポリシリコンの膜３２０を形成する（導電膜形成工程）（図６（ｊ））。
【００６８】
フォトリソグラフィーにより、ゲート部３Ａ〜３Ｃ（図１）の設計位置にゲート部３Ａ〜３Ｃのフォトレジストパターンを形成し、続いてエッチングにより、フォトレジストパターン非形成位置のポリシリコン膜３２０とその下層の酸化膜３０２とを除去し、ゲート酸化膜３１Ａ，３１Ｂ，３１Ｃとゲート電極３２Ａ，３２Ｂ，３２Ｃとが積層したゲート部３Ａ〜３Ｃを形成する。次いで酸素雰囲気中での熱酸化によりシリコン面から立ち上がるスペーサ４を形成する（図６（ｋ））。
【００６９】
さて、続いて、砒素（ＡS ）等のイオンインプラにより、電界緩和層となる低濃度不純物領域を形成し、次いでリン（Ｐ）等のイオンインプラにより、すべてのトランジスタ領域１Ａ〜１Ｃについてソース１３およびドレイン１４を形成する（図６（ｌ））。トランジスタ領域ごとに作り分けないので、ソースおよびドレインの形成はソース１３およびドレイン１４のみの１回で済み、工程は簡略化されている。しかもソース１３およびドレイン１４ならびに上記ウェル１１が単一で熱履歴が単純であるから、これらをトランジスタ領域ごとに作り分ける場合よりも不純物濃度のプロファイルの予測が容易であり、迅速に高歩留りのウェハプロセスを立ち上げることができる。
【００７０】
かくしてトランジスタの基本的な構造が形成された後、ゲート部３Ａ〜３Ｃやスペーサ４が形成されたシリコンウェハ１０に層間膜５を形成し、各トランジスタＴＡ〜ＴＣのソース１３およびドレイン１４との導通をとるための配線６を形成する。
【００７１】
かくして半導体装置が完成する（図１）。
【００７２】
なお、本実施形態では、作動電圧は高、中、低の３種類の場合を示したが、必ずしもこれに限定されるものではなく、２種類や、４種類以上の異なる作動電圧のトランジスタを混載した半導体装置に適用することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の断面図である。
【図２】本発明の半導体装置の特徴を説明するグラフである。
【図３】（ａ），（ｂ），（ｃ）は、本発明の半導体装置の製造方法を示す第１、第２、第３のシリコンウェハの断面図である。
【図４】（ｄ），（ｅ），（ｆ）は、本発明の半導体装置の製造方法を示す第４、第５、第６のシリコンウェハの断面図である。
【図５】（ｇ），（ｈ），（ｉ）は、本発明の半導体装置の製造方法を示す第７、第８、第９のシリコンウェハの断面図である。
【図６】（ｊ），（ｋ），（ｌ）は、本発明の半導体装置の製造方法を示す第１０、第１１、第１２のシリコンウェハの断面図である。
【符号の説明】
ＴＡ，ＴＢ，ＴＣトランジスタ
１Ａ，１Ｂ，１Ｃトランジスタ領域
１０シリコンウェハ
１００シリコン基板（半導体基板）
１１ウェル
１２１，１２２電界緩和層
１３ソース
１４ドレイン
２Ａ，２Ｂ，２Ｃ素子分離酸化膜（素子分離絶縁膜）
３Ａ，３Ｂ，３Ｃゲート部
３１Ａ，３１Ｂ，３１Ｃゲート酸化膜（ゲート絶縁膜）
３２Ａ，３２Ｂ，３２Ｃゲート電極
４スペーサ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device having a MOS transistor.
[0002]
[Prior art]
Miniaturization of the transistor structure is indispensable for improving the operation speed and reducing the cost of the logic circuit transistor. And in order to reduce power consumption, power supply voltage tends to decrease with miniaturization. However, on the other hand, it is applied between the source and drain to handle higher input / output voltages than for general logic circuits, for sensors, for power input / output interfaces, and for writing / erasing non-volatile memories such as flash memories. There is a need for another type of transistor having a high voltage and a high voltage applied to the gate, and the transistor for such applications is more suitable for gate oxide life, hot carrier resistance, pn junction breakdown voltage, isolation breakdown voltage, etc. rather than operating speed. Resistance is more important.
[0003]
When multiple types of transistors with different operating voltages are mixedly mounted on a silicon substrate, the source, drain, well, channel stopper layer, etc. are arranged based on the structure of one of the transistors, and the remaining types. The structure of the transistor was decided. Normally, the transistor for the above logic circuit, which is a standard transistor with a low operating voltage and advanced in miniaturization, is selected as the basic transistor structure, and it operates in consideration of the above-mentioned tolerance while ensuring the fine structure of the transistor. The structure of the high voltage transistor is determined. When manufacturing such a semiconductor device, each part of the transistor is formed for each type of transistor in a wafer process.
[0004]
In Japanese Patent No. 2644776, in a semiconductor device in which a high-voltage transistor and a low-voltage transistor are mixed, an impurity is implanted when an impurity is implanted under an element isolation oxide film of a silicon wafer so as to form a channel stopper layer. There is a technique in which the amount is reduced in the region on the high voltage transistor side to suppress the diffusion of impurities into the element region and increase the pn junction breakdown voltage of the high voltage transistor (first conventional example).
[0005]
Japanese Patent Laid-Open No. 9-139382 discloses an element isolation oxide film in which a memory cell having a narrow element isolation oxide film and a high breakdown voltage transistor having a wide element isolation oxide film constituting a peripheral circuit are mixedly mounted. In semiconductor devices having different film thicknesses, impurity implantation for forming a channel stopper layer is performed so that impurities reach the depth of the bottom of the thin element isolation oxide film, and the bottom of the thick element isolation oxide film In some cases, the impurity is formed at a bottom depth of an element isolation oxide film suitable as a channel stopper layer by performing either of the two impurity implantations so as to reach the depth of (2), and by either impurity implantation ( Second conventional example).
[0006]
Japanese Patent Laid-Open No. 8-111461 discloses that in the first transistor region, a low-concentration impurity region serving as an electric field relaxation layer is formed by obliquely rotating implantation or the like so as to enter the lower portion of the spacer, and in the second transistor region, There is one in which the low-concentration impurity region is not formed so that the threshold voltage of the first transistor region can be set slightly higher than that of the second transistor region without increasing the number of photolithography processes. (Third conventional example).
[0007]
Japanese Patent Application Laid-Open No. 8-293598 discloses that an impurity implantation step for adjusting a threshold voltage of a transistor is reduced to a first region among regions where a channel of a silicon wafer is formed by using photolithography. The first step for injecting a high concentration impurity and the second step for injecting a high concentration impurity into the second region are performed in two steps. In the transistor region having a high threshold voltage, the second step is performed. Even in the case where the threshold value is divided into three or more types by increasing the area of the first region in the transistor region having a low threshold voltage and increasing the area of the region, the first and second times described above. (4th prior art example).
[0008]
[Problems to be solved by the invention]
However, in the first and second conventional examples, it is necessary to perform element processes such as ion implantation a plurality of times depending on the types of transistors to be mounted together. Some of the third and fourth conventional examples are designed so that the process is not complicated even if different types of transistors are mixedly mounted. However, in the third conventional example, the threshold value is slightly different between the transistors. In the fourth conventional example, an unnecessary impurity layer is formed, and it is possible to obtain a suitable result by using it for an impurity layer such as a well which is a basic structure of a transistor. Not necessarily.
[0009]
As described above, in the conventional device in which the impurity layer is arranged for each transistor to produce a plurality of types of transistors having different withstand voltages and thresholds, the impurity concentration profile of the semiconductor substrate is complicated, and the number of manufacturing processes is increased. It is not easy to obtain a desired profile because the thermal history becomes complicated. Therefore, the characteristics of the transistors are likely to vary, and a high-yield wafer process cannot be quickly started.
[0010]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device capable of ensuring the durability of a transistor and quickly starting a high-yield wafer process.
[0011]
[Means for Solving the Problems]
In invention of Claim 1, Applied voltage between source and drain In a semiconductor device in which a plurality of transistors having different operating voltages are mounted together,
Depending on the required resistance, The length of the gate Applied voltage between source and drain A transistor having a higher operating voltage is set longer. Gate insulation film Applied voltage between source and drain A transistor having a higher operating voltage is set thicker. Well As well as source and drain With the same concentration profile for all transistors , At the bottom of the junction with the source and drain Well Concentration Applied voltage between source and drain Of the transistor with the highest operating voltage. The Operating voltage is V _CCmax [V] is 4 × 10 ¹⁸ × (V _CCmax ) ^-1.6 [Cm ^-3 ]Less than And be the same for all transistors Set to. The implantation amount of the impurity for adjusting the threshold voltage into the outermost surface portion of the semiconductor substrate is set to the same amount in all the transistors.
10 ^-19 × N)] ^1/2 [Cm] or more semiconductor device.
[0012]
A transistor with a higher operating voltage has a longer gate length and a thicker gate insulating film, so that the channel electric field in a transistor with a higher operating voltage can be relaxed and the electric field of the gate insulating film can be strengthened. A transistor with a low operating voltage can be miniaturized according to the low operating voltage. Furthermore, since the well concentration profile is single, a well non-formation boundary for avoiding interference between the wells is unnecessary, and therefore, the size can be reduced accordingly. Also, the well common to all the transistors has a sufficient pn junction breakdown voltage in the transistor having the highest operating voltage by setting the concentration at the bottom of the junction with the source and drain of the well as described above. A sufficient pn junction breakdown voltage can be obtained even in the case of this transistor.
[0013]
The threshold voltage can be adjusted according to the well concentration common to all transistors and the amount of impurities implanted into the topmost surface of the semiconductor substrate, and can be adjusted for each transistor according to the thickness of the gate insulating film.
[0014]
Further, since the well concentration profile and the impurity implantation amount for adjusting the threshold voltage are single, the thermal history when these impurity regions are formed becomes simple. Therefore, the process is simplified, and variations in characteristics between transistors are unlikely to occur, and a high-yield wafer process can be quickly started.
[0015]

further

Claim

1 In the described invention, the gate length of each of the transistors is defined as N [cm] at the junction bottom of the well with the source and drain. ^-3 ], The operating voltage which is the applied voltage between the source and drain of each transistor is V _CC As [V], [2.106 × 10 ^-12 × {0.025 × ln (0.4765 × N) + V _CC } / (1.602 × 10 ^-19 × N)] ^1/2 + [2.106 × 10 ^-12 × {0.025 × ln (0.4765 × N) + (2 × V _CC )} / (1.602 × 10 ^-19 × N)] ^1/2 [Cm] or more.
[0016]
By setting the gate length in this way, the channel region is not occupied by the source-side depletion layer and the drain-side depletion layer, and the short channel effect can be avoided.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows a cross section of a semiconductor device of the present invention. In the semiconductor device, a plurality of MOS transistors TA, TB, and TC are mixedly mounted. The transistors TA to TC have basically the same structure. A well 11 is formed on a silicon substrate 100 as a semiconductor substrate, and

transistor regions

1A, 1B, 2C are formed by element

isolation oxide films

2A, 2B, and 2C as element isolation insulating films. 1C is defined. In the silicon substrate 100, a source 13 and a drain 14 are formed in the transistor region. Electric field relaxation layers 121 and 122 having impurity concentrations lower than those of the source 13 and the drain 14 are formed at the tips of the source 13 and the drain 14, respectively, thereby providing an LDD structure.
[0018]
An impurity for adjusting the threshold voltage is implanted into the surface portion of the silicon substrate 100.
[0019]
On the surface of the silicon substrate 100,

gate portions

3A, 3B, 3C are formed in a strip shape between the source 13 and the drain 14 in a direction perpendicular to the paper surface. The gate portions 3A to 3C are formed by stacking

gate oxide films

31A, 31B, and 31C, which are gate insulating films, and

polysilicon gate electrodes

32A, 32B, and 32C, and a current flowing through a channel formed between the source 13 and the drain 14 is obtained. Control.
[0020]
Spacers 4 made of an oxide film are formed on the side surfaces of the gate portions 3A to 3C.
[0021]
An interlayer film 5 is formed so as to cover the silicon substrate 100 on which the element isolation oxide films 2A to 2C and the gate portions 3A to 3C are formed, and the source 13 and the drain 14 are electrically connected to the wiring pattern 6.
[0022]
The transistors TA to TC have different power supply voltage specifications, and the voltages (operating voltages) applied between the source and the drain and the gate are different. The operating voltage is highest in the transistor TC, and then lower in the order of the transistor TB and the transistor TA (hereinafter, referred to as a low voltage transistor TA, a medium voltage transistor TB, and a high voltage transistor TC as appropriate).
[0023]
The well 11, the source 13 and the drain 14 are formed to have the same concentration profile in all the transistors TA to TC.
[0024]
The concentration of the well 11 defines the pn junction breakdown voltage between the well 11 and the source 13 and the drain 14 so that the breakdown voltage exceeds the operating voltage of each of the transistors TA to TC. For example, a typical operating voltage of a transistor having a gate length of 0.25 μm is 2.5V, but when 5V is reached, the breakdown voltage is insufficient and does not operate. The concentration needs to be reviewed. The inventor has conducted extensive experimental research on the structure of the well, and the well at the bottom of the junction between the source 13 and the drain 14 when the operating voltage satisfies the same breakdown voltage, that is, when the operating voltage and the breakdown voltage coincide with each other. The result shown in FIG. 2 about the relationship with a density | concentration was obtained. Well concentration decreases monotonically with operating voltage, and this trend is similar to various calculations calculated based on simple models and the like. Therefore, this tendency was extrapolated as a function of the power with respect to the operating voltage to obtain Equation (1). Where V _CC Is the operating voltage [V], N is the well concentration [cm ^-3 ].
N = 4 × 10 ¹⁸ × (V _CC ) ^-1.6 [Cm ^-3 ] ... (1)
[0025]
Where the operating voltage V _CC The operating voltage V of the transistor TC having the highest operating voltage among the transistors TA to TC _CCmax Then, the well concentration obtained from the equation (1) has not only the junction withstand voltage of the high voltage transistor TC but also the junction withstand voltages of the transistors TA and TB that operate with an operating voltage smaller than the operating voltage of the high voltage transistor TC. Satisfied.
[0026]
Therefore, the well concentration at the bottom of the junction between the source 13 and the drain 14 is 4 × 10 4. ¹⁸ × (V _CCmax ) ^-1.6 [Cm ^-3 It is as follows.
[0027]
Further, the amount of impurity implantation for adjusting the threshold voltage is set to be the same for all transistors. Note that final threshold values of the individual transistors TA to TC are adjusted by the film thicknesses of the gate oxide films 31A to 31C as described later.
[0028]
Next, the gate length will be described. The gate length is increased in the order of the operating voltage, that is, in the order of the high voltage transistor TC, the medium voltage transistor TB, and the low voltage transistor TA. Each gate length is preferably a length that avoids the short channel effect. In the present semiconductor device, the well concentration is set to be low in accordance with the high voltage transistor TC having the highest operating voltage. Therefore, care is required particularly in the medium voltage transistor TB and the low voltage transistor TA in which the gate length is set short. In addition to the knowledge about the structure of the well, the inventor has also found Equation (2) that gives the minimum value of the gate length of each of the transistors TA to TC. Where L _min Is the gate length, N is the concentration [cm at the bottom of the junction of the well 11 with the source 13 and drain 14 [cm ^-3 ], V _CC Is the operating voltage [V] of each transistor TA-TC. Accordingly, the gate length is set to be longer for the transistors TA to TC having a higher operating voltage, and the gate length L calculated by Expression (2) is used. _min Longer than.
L _min = [2.106 × 10 ^-12 × {0.025 × ln (0.4765 × N) + V _CC } / (1.602 × 10 ^-19 × N)] ^1/2 + [2.106 × 10 ^-12 × {0.025 × ln (0.4765 × N) + (2 × V _CC )} / (1.602 × 10 ^-19 × N)] ^1/2 [Cm] ... (2)
[0029]
Now, since the well concentration is sufficiently smaller than the source and drain concentrations, the width W of the one-side depletion layer is expressed by the following equation (3) in the case of the pn step junction. Where ε _(Si) Is the dielectric constant of silicon, V _bi Is the built-in potential inherent to the junction, E is the applied voltage, and q is the elementary charge.
W = {2ε _(Si) × (V _bi + E) / (qN)} ^1/2 ... (3)
[0030]
Here, when the one-side depletion layer extends most, that is, when the applied voltage E is maximum, the equation (4-1) is obtained when the substrate bias is maximum (= operating voltage) on the source 13 side. Here, the built-in potential terms are the concentration N of the well, the concentration N of the source 13 and the drain 14. _SD And the temperature T, but the latter two parameters are N _SD = 1 x 10 ^{twenty three} [Cm ^-3 ], T = room temperature (about 300K).
W = [2.106 × 10 ^-12 × {0.025 × ln (0.4765 × N) + V _CC )} / (1.602 × 10 ^-19 × N)] ^1/2 [Cm] ... (4-1)
[0031]
On the other hand, on the drain 14 side, when the substrate bias is maximum (= operating voltage) and the applied voltage to the drain 14 is maximum (= operating voltage), Expression (4-2) is obtained.
[2.106 × 10 ^-12 × {0.025 × ln (0.4765 × N) + (2 × V _CC )} / (1.602 × 10 ^-19 × N)] ^1/2 [Cm] ... (4-2)
[0032]
Therefore, if the gate length exceeds the sum of the widths of the most extended one-side depletion layer (formula (2)), the channel region is not occupied by the depletion layer, and the short channel effect can be avoided. In this embodiment, since the depletion layer on the low-concentration region side has an LDD structure and the well-side depletion layer shrinks, the formula (3) needs to be modified to introduce the formula (3). Since (2) gives a length on the safe side with respect to the short channel effect, there is no problem. In the case of the structure having the spacers 4 on the side surfaces of the gate portions 3A to 3C as in this embodiment, the current path extends to the position of the spacers 4 in the silicon substrate 100. In this case, the gate length is defined. The range includes the spacers 4 in addition to the gate electrodes 32A to 32C.
[0033]
Table 1 shows the gate length calculated by equation (2). _CCmax And lower operating voltage V _CC The gate lengths of the transistors are summarized. The well concentration N is the maximum operating voltage V _CCmax Is set to satisfy the relationship of the general formula (1).
[0034]
[Table 1]

[0035]
For example, when a transistor with an operating voltage of 12V and a transistor with an operating voltage of 5V are mixed, the well concentration is 7.5 × 10 5 with respect to the maximum operating voltage of 12V. ¹⁶ cm ^-3 In this case, the gate length of the transistor with the operating voltage of 12V is set to 1.18 μm or more, and the gate length of the transistor with the operating voltage of 5V is set to 0.98 μm or more.
[0036]
The thickness of the gate oxide films 31A to 31C will be described. The thicknesses of the gate oxide films 31A to 31C are increased in descending order of the operating voltage, that is, the high voltage transistor TC, the medium voltage transistor TB, and the low voltage transistor TA. The thicknesses of the gate oxide films 31A to 31C of the transistors TA to TC are set in consideration of the service life of the semiconductor device. Table 2 shows the film thickness of the gate insulating film that gives the maximum electric field (life guarantee maximum electric field) that guarantees the required life based on the product life of the gate oxide film for each transistor having different operating voltages. If the thickness is set to a value greater than the value in the table, the required life is guaranteed. For example, when the maximum guaranteed electric field is 2 MV / cm, the thickness of the gate oxide film may be 60 nm or more in a transistor having an operating voltage of 12 V. Each film thickness is given so as to be inversely proportional to the maximum lifetime electric field.
[0037]
[Table 2]

[0038]
The table shows data in the order of MV / cm as the maximum electric field with guaranteed life. However, if the type of insulating film (oxide film, nitride film, etc.) and the formation method (thermal oxidation, CVD, etc.) are different, the lifetime is shown. The guaranteed maximum electric field range is different.
[0039]
In the gate portions 3A to 3C, the widths of the element isolation oxide films 2A to 2C are increased in the order of the operating voltage, that is, the high voltage transistor TC, the medium voltage transistor TB, and the low voltage transistor TA.
[0040]
The operation of the semiconductor device will be described. A predetermined operating voltage is applied to the source 13 and drain 14 and the gate electrodes 32A to 32C. By applying a voltage to the gate electrodes 32 A to 32 C, a channel is formed between the source 13 and the drain 14 in the silicon substrate 100. The electric field due to the operating voltage in the channel decreases as the length of the gate portions 3A to 3C increases, and is inversely proportional to the thickness of the gate oxide films 31A to 31C.
[0041]
Since the length of the gate portions 3A to 3C is increased as the operating voltage is increased, and the thickness of the gate oxide films 31A to 31C is increased as the operating voltage is increased, the channel electric field is reduced in the transistor TC having a higher operating voltage. Thus, high resistance to hot carriers can be obtained depending on the gate length (and hence the channel length). Further, high resistance to deterioration of the gate oxide film can be obtained according to the thickness of the gate oxide films 31A to 31C.
[0042]
On the other hand, the transistor TB having a medium operating voltage has a finer structure than the high voltage transistor TC, and the transistor TA having the lowest operating voltage has a finer structure than the medium voltage transistor TB and the high voltage transistor TC. Even if the lengths of the

gate portions

3A and 3B that substantially define the shapes of the transistors TA and TB are reduced, the operation voltage is low, so that the above-mentioned durability is not greatly insufficient and the required durability is achieved. It can be miniaturized accordingly.
[0043]
Further, since the width of the element isolation oxide films 2A to 2C is increased as the operating voltage is higher, the element isolation oxide films 2A to 2C have a higher element isolation withstand voltage in the high voltage transistor TA having a higher operating voltage and a strong electric field across the element isolation oxide film 2C. The transistors TB and TC having a low operating voltage and a relatively weak electric field of the element

isolation oxide films

2B and 2C have a fine structure according to the required element isolation breakdown voltage according to the operating voltage.
[0044]
Further, the concentration and the junction depth of the well 11 define the pn junction breakdown voltage, and the hot carrier resistance together with the length of the gate portions 3A to 3C, etc., but are required in the high voltage transistor TC having the highest operating voltage. Since the transistors are formed so as to satisfy the pn junction breakdown voltage and the like, the pn junction breakdown voltage is sufficient in all the transistors TA to TC. Therefore, by making the concentration profile of the well 11 the same in all the transistors TA to TC, the following effects can be obtained. That is, when the well 11 is formed by a transistor as in the prior art, it is necessary to provide a boundary having a width of about 1 to 2 μm between the wells in order to avoid the influence of the impurity concentration profile between the wells. Therefore, it is possible to reduce the size.
[0045]
In addition, since the well 11, the source 13 and the drain 14 are single in the transistors TA to TC, the structure is simple, and these impurity regions can be formed once in common for all the transistors. Therefore, in the wafer process, the thermal history of the silicon wafer to be the silicon substrate 100 is simple and the transistor characteristics are less likely to vary.
[0046]
Thus, the transistors TA to TC can quickly start up a high-yield wafer process while ensuring the resistance corresponding to each operation voltage without losing the fineness.
[0047]
The concentration profile of the well 11 is desirably a shape having a low concentration impurity region on the surface portion of the silicon substrate 100, for example, a retrograde well. By providing this low concentration impurity region, contribution of the well 11 to the threshold voltages of the transistors TA to TC can be reduced. Therefore, the threshold voltage can be freely set from a small value to a large value according to the amount of impurities implanted into the outermost surface portion of the silicon substrate 100 and the thickness of the gate oxide films 31A to 31C. Controllability can be obtained.
[0048]
Here, since the concentration of the well 11 and the amount of impurity implantation are common to all the transistors TA to TC, the threshold voltage transistors TA to TC are individually adjusted by the thickness of the gate oxide films 31A to 31C. . Alternatively, the thicknesses of the gate oxide films 31A to 31C are set in consideration of the lifetime of the gate oxide films 31A to 31C under each operating voltage, and the threshold value represented by the following equation is used in the system design of the semiconductor device. Of course, a desired circuit function may be obtained in consideration of the voltage. In the equation, VT is a threshold voltage, Tox is the thickness of the gate oxide films 31A to 31C, and A and B are constants. Note that the approximate expression of the threshold voltage VT is not limited to the expression (5).
VT = A + B · Tox (5)
[0049]
The present invention can also be applied to a transistor having no LDD structure or a transistor having a channel stopper layer. Impurity regions for providing such a structure can be formed in the same manner in all transistors as well as the source, drain, and well, and the structure can be simplified. In this case, the concentration and the like may be determined so as to satisfy the highest pressure resistance requirement.
[0050]
The well 11 has a moderately high impurity concentration to ensure a pn junction breakdown voltage at the junction depth (for example, 0.2 μm from the surface) with the source 13 and the drain 14, and the well 11 has a substantially element isolation oxide film 2 A. It is also possible to provide a high concentration region at a depth of ˜2C bottom. By forming the high-concentration region at the bottom of the element isolation oxide films 2A to 2C, the threshold value at the bottom position of the element isolation oxide films 2A to 2C of the silicon substrate 100 is raised and sufficient without using the channel stopper layer. An element isolation breakdown voltage can be obtained. As a result, the width of the element isolation oxide films 2A to 2C can be further reduced, and the semiconductor device can be miniaturized. The concentration in the high concentration region is set so as to satisfy the element isolation breakdown voltage of the high voltage transistor TC.
[0051]
Also, the source 13 and the drain 14 have the same concentration profile in all the transistors, but may have different concentration profiles for each operating voltage.
[0052]
In addition, when the transistors constituting the semiconductor device have a configuration in which nMOS and pMOS are mixedly mounted, wells having different conductivity types are required. In this case, a well is formed in common for all nMOS, and a well is formed in common for all pMOS. Then, on the surface portion of the silicon substrate 100, an impurity layer for adjusting the threshold voltage is formed in common for all nMOS, and an impurity layer for adjusting the threshold voltage is commonly used for all pMOS. Form.
[0053]
Next, a method for manufacturing the semiconductor device will be described. 3, 4, 5, and 6 show cross sections of the silicon wafer at each stage in the wafer process of the semiconductor device. In the following description, the transistor is described as an nMOS.
[0054]
The surface of the silicon wafer 10 to be the silicon substrate 100 is a low voltage transistor region 1A in which a low voltage transistor TA (FIG. 1) is formed on the left side and a medium voltage transistor TB (FIG. 1) in the middle side. The voltage transistor region 1B, and the right side is the high voltage transistor region 1C where the high voltage transistor TC (FIG. 1) is formed. A photoresist pattern R1 is formed on the surface of the silicon wafer 10 by photolithography using the element

isolation oxide films

2A, 2B, and 2C (FIG. 1) formation positions as holes. The hole of the photoresist pattern R1 is formed so as to be wide on the source side of the high voltage transistor region 1C and narrow on the source side of the low voltage transistor 1A. Next, recesses 20A, 20B, and 20C of about 0.2 to 10.0 μm are formed by plasma etching using the photoresist pattern as a mask (FIG. 3A).
[0055]
Next, an oxide film such as TEOS is deposited on the entire surface to be thicker than the depth of the

recesses

20A, 20B, and 20C, and then the deposited oxide film is planarized by CMP or the like. Then, the entire surface is etched back, and the oxide film is removed except for the recesses 20A to 20C. The oxide films remaining in the recesses 20A to 20C become the element isolation oxide films 2A to 2C (FIG. 3B). The width of the element isolation oxide films 2A to 2C corresponds to the size of the hole of the photoresist pattern R1, and the width is high in the high voltage transistor TC and narrow in the low voltage transistor TA. In this embodiment, since STI is used as the element isolation technique in this way, the element isolation oxide films 2A to 2C can be formed deeply, and bird's beaks are less likely to appear. Therefore, as long as the depths of the element isolation oxide films 2A to 2C are sufficient, the widths of the element isolation oxide films 2A to 2C may be the same.
[0056]
In order to protect the transistor formation surface, a protective oxide film is formed on the surface of the silicon wafer 10. The protective oxide film may be formed by leaving a certain thickness of the oxide film when the entire surface is etched back. This protective oxide film is removed when gate oxide films 31A to 31C described later are formed.
[0057]
The element isolation oxide films 2 A to 2 C use STI in this embodiment, but may use LOCOS. In this case, the film thickness of the element isolation oxide films 2A to 2C is preferably the same in all the transistor regions 1A to 1C.
[0058]
Impurity implantation by ion implantation and drive-in by heat treatment are performed to form a p-type well 11 (FIG. 3C). Since each transistor region is not separately formed, the well is formed only once for the well 11, and the process is simplified.
[0059]
Further, by forming the well 11 after the element isolation oxide films 2A to 2C are formed in this way, it is possible to prevent re-diffusion of the well impurity due to the thermal history, and it is easy to obtain a desired impurity concentration profile. In the ion implantation, in order to ensure the junction breakdown voltage between the source 13 and the drain 14 (FIG. 1) as described above, the impurity concentration at the junction depth (for example, 0.2 μm) of the source 13 and the drain 14 is appropriately increased. As the ion implantation, for example, a high acceleration ion implantation technique that performs ion acceleration of 400 keV or more is desirable. This is because deep implantation of impurities is possible, so that the retrograde well structure can be easily obtained. Further, when the process of forming the well 11 after the element isolation oxide films 2A to 2C are formed (this is also the case with this embodiment), it is necessary to perform impurity implantation through the element isolation oxide films 2A to 2C. Because.
[0060]
The profile in the depth direction of the well 11 can be appropriately adjusted by performing ion implantation a plurality of times while changing the acceleration voltage. Further, the drive-in performed after the ion implantation is also gentle, that is, it is preferable to perform the drive-in at a low temperature in a short time because the impurity concentration distribution can be maintained. For example, 1000 ° C. and 1 hour.
[0061]
Next, gate portions 3A to 3C are formed. The gate portions 3A to 3C are separately formed so that the gate oxide films 31A to 31C become thinner in the order of the high voltage transistor region 1C, the medium voltage transistor region 1B, and the low voltage transistor region 1A. The gate portions 3A to 3C are basically formed in the flow of gate oxide film formation, polysilicon deposition, photolithography and etching. If the gate portion is formed for each type of transistor based on the concept based on the conventional process, the process becomes complicated. Therefore, the following method is used.
[0062]
First, a stepped insulating film forming step is performed to form a stepped oxide film as a stepped insulating film having different oxide thicknesses in the order of the high voltage transistor region 1C, the medium voltage transistor region 1B, and the low voltage transistor region 1A. . In the stepped insulating film forming step, first, an oxide film 300 is formed on the entire surface by thermal oxidation (oxide film forming step) (FIG. 4D). Next, a photoresist pattern R2 is formed in the high voltage transistor region 1C by photolithography, and using this as a mask, the oxide films formed in the medium voltage transistor region 1B and the low voltage transistor region 1A where the photoresist pattern R2 is not formed are removed. (Pattern transfer process) (FIG. 4E). First, an oxide film 300a is formed only in the high voltage transistor region by the first stepped oxide film forming process including the oxide film forming process and the pattern transfer process.
[0063]
Next, a second stepped oxide film forming step is performed. After removing the photoresist, an oxide film 301 is again formed on the entire surface by thermal oxidation (oxide film forming step) (FIG. 4F). In the high voltage transistor region 1C, the oxide film 300a left in the pattern transfer process is formed thick. Next, by photolithography, a photoresist pattern R3 is formed in the high-voltage transistor region 1C and the intermediate-voltage transistor region 1B where the oxide film 300a remains, and this is used as a mask in the low-voltage transistor region 1A in which the photoresist pattern R3 is not formed. The formed oxide film is removed (pattern transfer step) (FIG. 5G). In this second stepped oxide film forming step, the oxide film 301a is formed only in the high voltage transistor region 1C and the intermediate voltage transistor region 1B where the oxide film 300a is left in the pattern transfer step.
[0064]
After removing the photoresist, an oxide film 302 is again formed on the entire surface by thermal oxidation (FIG. 5H) (oxide film forming step) (FIG. 5I). In the high voltage transistor region 1C, the oxide film 302 is thicker than the low voltage transistor region 1A by the amount of the oxide film formed by the two oxide film formation steps. Further, the intermediate voltage transistor region 1B is thicker than the low voltage transistor region 1A by the amount of the oxide film formed by one oxide film formation step.
[0065]
Thus, a stepped oxide film 302 is formed. The oxide film thickness of each of the

transistor regions

1A, 1B, and 1C can be arbitrarily controlled by the process control of three oxide film forming steps. This film thickness control is performed in consideration of the required threshold voltage adjustment amount.
[0066]
After the oxide film 302 is formed, an impurity for adjusting the threshold voltage is implanted into the surface portion of the silicon substrate 100 by ion implantation. Impurity implantation is performed in all the transistors TA to TC together, and the impurity implantation amount is made the same. That is, the mask for ion implantation is not used, or only one mask with all the transistors TA to TC opened is used. Therefore, even if ion implantation is performed by forming a mask for ion implantation, only one photolithography is required for forming the mask for ion implantation, and only one exposure mask is required.
[0067]
Next, polysilicon is deposited on the entire surface to form a polysilicon film 320 as a conductive film (conductive film forming step) (FIG. 6 (j)).
[0068]
A photoresist pattern of the gate portions 3A to 3C is formed at the design position of the gate portions 3A to 3C (FIG. 1) by photolithography, and subsequently etched to form the polysilicon film 320 at the position where the photoresist pattern is not formed and the lower layer thereof The oxide film 302 is removed, and gate portions 3A to 3C in which the

gate oxide films

31A, 31B, and 31C and the

gate electrodes

32A, 32B, and 32C are stacked are formed. Next, a spacer 4 rising from the silicon surface is formed by thermal oxidation in an oxygen atmosphere (FIG. 6 (k)).
[0069]
Subsequently, a low-concentration impurity region serving as an electric field relaxation layer is formed by ion implantation such as arsenic (AS), and then the source 13 and all the transistor regions 1A to 1C are formed by ion implantation such as phosphorus (P). The drain 14 is formed (FIG. 6L). Since the transistor regions are not separately formed, the source and drain are formed only once for the source 13 and the drain 14, and the process is simplified. In addition, since the source 13 and the drain 14 and the well 11 are single and the thermal history is simple, it is easier to predict the impurity concentration profile than in the case where these are made separately for each transistor region, and a wafer with a high yield can be quickly obtained. You can launch a process.
[0070]
Thus, after the basic structure of the transistor is formed, the interlayer film 5 is formed on the silicon wafer 10 on which the gate portions 3A to 3C and the spacer 4 are formed, and the transistors 13 to TC are electrically connected to the source 13 and the drain 14. A wiring 6 is formed to take
[0071]
Thus, the semiconductor device is completed (FIG. 1).
[0072]
In this embodiment, there are three types of operating voltages, high, medium, and low. However, the present invention is not necessarily limited to this, and two types or four or more types of transistors having different operating voltages are mixedly mounted. It can be applied to the semiconductor device.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor device of the present invention.
FIG. 2 is a graph illustrating features of the semiconductor device of the present invention.
3A, 3B, and 3C are cross-sectional views of first, second, and third silicon wafers showing a method of manufacturing a semiconductor device of the present invention.
4D, 4E, and 4F are cross-sectional views of fourth, fifth, and sixth silicon wafers showing a method of manufacturing a semiconductor device of the present invention.
5 (g), (h), and (i) are cross-sectional views of seventh, eighth, and ninth silicon wafers showing a method for manufacturing a semiconductor device of the present invention.
6 (j), (k), and (l) are cross-sectional views of tenth, eleventh, and twelfth silicon wafers showing a method for manufacturing a semiconductor device of the present invention.
[Explanation of symbols]
TA, TB, TC transistor
1A, 1B, 1C Transistor region
10 Silicon wafer
100 Silicon substrate (semiconductor substrate)
11 wells
121, 122 electric field relaxation layer
13 sources
14 Drain
2A, 2B, 2C Element isolation oxide film (element isolation insulating film)
3A, 3B, 3C Gate part
31A, 31B, 31C Gate oxide film (gate insulating film)
32A, 32B, 32C Gate electrode
4 Spacers

Claims

A gate portion in which a source and a drain are formed in each region defined by an element isolation insulating film of a well formed in a semiconductor substrate, and a gate insulating film and a gate electrode are stacked between the source and drain on the surface of the semiconductor substrate. In a semiconductor device in which a plurality of transistors having different operating voltages, which are applied voltages between a source and a drain, are mounted in a MOS type transistor in which
Depending on the required tolerance, the gate length is set longer for a transistor with a higher operating voltage, which is the applied voltage between the source and drain, and the gate insulating film is thicker for a transistor with a higher operating voltage, which is the applied voltage between the source and drain. Set,
The well and the source and drain are formed so as to have the same concentration profile in all the transistors, and the well concentration at the bottom of the junction with the source and drain is set so that the operating voltage that is the applied voltage between the source and drain The operating voltage is set to 4 × 10 ¹⁸ × (V _CCmax ) ^−1.6 [cm ⁻³ ] or less as V _CCmax [V] and to be the same for all transistors, and the outermost surface portion of the semiconductor substrate The amount of impurity implantation for adjusting the threshold voltage is set to the same amount for all transistors ,
The gate length of each transistor is defined as N [cm ⁻³ ] at the bottom of the well junction with the source and drain, and V _CC [V] as the operating voltage that is applied between the source and drain of each transistor. 2.106 × 10 ⁻¹² × {0.025 × ln (0.4765 × N) + V _CC } / (1.602 × 10 ⁻¹⁹ × N)] ^1/2 + [2.106 × 10 ⁻¹² × {0.025 × ln (0.4765 × N) + (2 × V _CC )} / (1.602 × 10 ⁻¹⁹ × N)] ^1/2 [cm] or more .