JP4776940B2

JP4776940B2 - 集積回路、半導体装置及び無線チップ

Info

Publication number: JP4776940B2
Application number: JP2005039662A
Authority: JP
Inventors: 清加藤; 潤小山
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2004-02-20
Filing date: 2005-02-16
Publication date: 2011-09-21
Anticipated expiration: 2025-02-16
Also published as: JP2005268768A

Description

本発明は、ガラス基板上やフレキシブル基板上に形成する集積回路、半導体装置及びＩＤチップに関する。また、非接触で通信を行う集積回路、半導体装置及びＩＤチップに関する。

近年、有価証券のＩＤ管理や、電子マネーを使った決済処理等を使用目的として、高いセキュリティ機能を有する非接触型のＩＣカードやＩＤタグ、ＲＦＩＤなど（以下これらを総称してＩＤチップと表記）の必要性が高まっている。このようなＩＤチップは、中央処理回路（多くの場合にＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔを指す、以下ＣＰＵと略記することがある）や暗号処理を行う専用ハードウェアなど、高い機能を持った集積回路が組み込まれている。

ＩＤチップは、主に、リーダ／ライタから発信された電磁波と、ＩＤチップ内のアンテナとの電磁誘導で発生する誘導起電流により、電力供給を行っている。しかし、このような方式では、動作中のＩＤチップとリーダ／ライタの位置関係が変化すると、ＩＤチップに供給される電力量が変化してしまい、電源の安定が難しい。

また、ＣＰＵや暗号処理用の論理回路は、回路面積が大きいため消費電力も大きい。電源が不安定な上に消費電力が多いと、動作マージンが減少するので、安定した動作を行えない。また、回路面積が大きいと、半導体装置の耐衝撃性が劣り、さらにシリコンウェハ上でのチップ取り数が減少することから、価格の高踏につながる。

そこで本発明は、消費電力を極力抑えることによって安定した動作ができ、さらに、回路面積が大きくても安価で耐衝撃性に優れた、集積回路、半導体装置及びＩＤチップを提供することを課題とする。

本発明は、中央処理回路、制御回路を有する集積回路及び半導体装置を提供する。電源回路は複数の電源電位を発生し、クロック発生回路は周波数の異なるクロック信号を発生する。制御回路は、中央処理回路やメモリの動作状況、外部からの電源供給量の状況を判断して、適切な電位の電源や、適切な周波数のクロックを中央処理回路に供給できるように、電源回路とクロック発生回路を制御する。
また本発明は、中央処理回路と、制御回路と、アンテナを接続する接続端子とを含む集積回路を提供する。さらに本発明は、中央処理回路と、制御回路と、アンテナとを含む半導体装置を提供する。また本発明は、集積回路又は半導体装置が組み込まれるＩＤチップ（無線チップとも言う）を提供する。

制御回路は、中央処理回路の動作状況を判断して、中央処理回路の負荷が少なければ、クロック周波数と電源電圧を低下させ、中央処理回路の負荷が大きければ、クロック周波数と電源電圧を増大させるように、電源回路とクロック発生回路を制御する。このように、中央処理回路の動作状況に合わせた制御を行うことで、消費電力を極力低減させることが可能になる。
より具体的には、制御回路は、中央処理回路が生成するイベント信号に基づき、電源回路とクロック発生回路を制御する。イベント信号とは、中央処理回路が含む整数演算ユニット、浮動小数点演算ユニット、ロード・ストアユニット若しくは分岐ユニットの動作状況の情報を含む信号、又は中央処理回路が含む複数のユニットに対する整数演算命令、浮動小数点演算命令、ロード命令、ストア命令、分岐命令若しくはＮＯＰ命令の実行状況の情報を含む信号、又は複数のユニットから選択された複数を含む組み合わせ回路が生成する信号、から選択された一つ若しくは複数に相当する。

また、制御回路は、リーダ／ライタから半導体装置への電源供給状況を判断して、電源供給量が少なければクロック周波数と電源電圧を低下させ、電源供給量が大きければクロック周波数と電源電圧を増大させるように、電源回路とクロック発生回路を制御する。このように、リーダ／ライタから半導体装置への電源供給量に合わせた制御を行うことで、不安定な電源供給に対しても、安定した動作を行うことができる。勿論、制御する電源電圧やクロック周波数は、中央処理回路の動作可能な範囲で行う。
より具体的には、本発明の集積回路、半導体装置は、電源情報信号を生成する電源供給判定回路を有する。そして、制御回路は、電源情報信号に基づき、電源回路とクロック発生回路を制御する。電源供給判定回路は、負荷抵抗を含む電源回路と、参照電位発生回路と、前記電源回路の出力電位と前記参照電位発生回路の出力電位を比較する比較回路とを含む。

さらに、制御回路は、中央処理回路だけでなく、他の集積回路へ供給する電源電位やクロック信号の切り換えを行っても良い。例えば、半導体装置に内蔵されたメモリ（例えば、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）及びフラッシュメモリから選択された一つ又は複数）にも、多段階の周波数のクロック信号と電源電圧を供給することのできる構成をとることが出来る。
より具体的には、制御回路は、中央処理回路は生成するメモリアクセス信号に基づき、電源回路とクロック発生回路を制御する。メモリアクセス信号は、中央処理回路が含むメモリ制御ユニットの動作状況の情報を含む信号、又は中央処理回路のロード・ストア命令の実行状況の情報を含む信号、又は中央処理回路が含む複数のユニットから選択された複数を含む組み合わせ回路が生成する信号、から選択された一つ若しくは複数に相当する。

また本発明は、シリコンウェハより大きくて安価なガラス基板上で大量に形成し、価格の高踏を抑える集積回路、半導体装置を提供する。さらに、ガラス基板上の素子群を剥離し、当該素子群をフレキシブル基板に張り付けることで耐衝撃性を向上する半導体装置を提供する。ここで、ガラス基板から剥離した素子群は、厚さが５μｍ以下（好ましくは０．１〜３μｍ）であるため、商品容器やタグ等に直接貼りつけを行うか、周辺を有機樹脂材料等で充填することができる。

フレキシブル基板とは、可撓性を有する基板を指し、代表的には、プラスチック基板、紙などをその範疇に含む。プラスチックとして、例えば、極性基のついたポリノルボルネン、ポリエチレンテレフタレート（ＰＥＴ）、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ナイロン、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミドなどが挙げられる。

本発明により、安価で耐衝撃性に優れた半導体装置を提供することができる。耐衝撃性に優れると、様々な用途で使用することが可能となり、さらに、安価であると、多くの商品、物品への使用が可能となる。

さらに本発明により、消費電力を下げることが可能となり、動作マージンが広く、安定して動作する半導体装置を提供することができる。従って、半導体装置の信頼性を高めて、本発明の半導体装置を使用する多くの商品、物品の信頼性を向上させることが可能となる。

本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いて、その繰り返しの説明は省略する。
（実施の形態１）

本発明の半導体装置１０１の構成について図１を用いて説明する。半導体装置１０１は、集積回路１１１とアンテナ１０２を有する。集積回路１１１は、電源回路１０３、クロック発生回路１０４、データを復調／変調する機能を含むデータ復調変調回路１０５、制御回路１０６、電源供給レベルを判定する回路（電源供給判定回路と略記することがある）１１４、ＣＰＵ１０７、インターフェース（図面ではＩＦと表記）１０８、不揮発性メモリ（図面ではＮＶＭと表記）１０９、ＳＲＡＭ１１０を有する。なお、ＳＲＡＭ１１０の代わりに、ＤＲＡＭなどの揮発性メモリを用いても構わない。

集積回路１１１はガラス基板上、もしくはフレキシブル基板上に形成されている。アンテナ１０２は、半導体装置１０１内の集積回路１１１と同一基板上に形成されていても良いし、集積回路１１１の上部又は下部に配置される保護層に形成されていても良い。このように、集積回路１１１と同一基板上にアンテナ１０２を形成する場合、ナノ粒子を使った組成物を印刷法（液滴出法やスクリーン印刷法）により形成する方法を用いることもできる。

半導体装置１０１は、アンテナ１０２との接続端子を設けた集積回路１１１と、銅やアルミニウムなどで作成したアンテナ１０２とを、異方性導電膜等を用いて電気的に接続しても良い。ここでは、アンテナ１０２と集積回路１１１を有し、リーダ／ライタと通信ができるものを半導体装置１０１と呼ぶ。アンテナ１０２との接続端子を有するが、アンテナ１０２を有していないものを集積回路１１１と呼ぶ。

集積回路１１１のサイズは５ミリ角以下で、好ましくは０．３ミリ〜４ミリ角の面積を有し、集積回路１１１の上部又は下部に配置される保護層は半導体装置１０１のサイズよりも大きい。

制御回路１０６は、電源供給レベルを判定する回路１１４が生成する電源情報信号１１２や、ＣＰＵ１０７が生成するイベント信号１１３を受け取る。そして、ＣＰＵ１０７に供給する電源Ｖｄｄｃとクロック信号ＣＬＫｃ、ＣＰＵ１０７以外のシステムに供給する電源Ｖｄｄｓとクロック信号ＣＬＫｓを、電源供給レベルに合ったものに変更する命令信号を生成し、電源回路１０３、クロック発生回路１０４に送信する。電源回路１０３とクロック発生回路１０４は、制御回路１０６からの信号を受け取り、ＣＰＵ１０７へ供給するＶｄｄｃとＣＬＫｃ、ＣＰＵ１０７以外のシステムに供給するＶｄｄｓとＣＬＫｓを変更する。
つまり、制御回路１０６は、ＣＰＵ１０７が生成するイベント信号１１３に基づき、ＣＰＵ１０７に供給する電源電位とクロック周波数を変更する情報を含む命令信号を生成し、当該命令信号を電源回路１０３とクロック発生回路１０４に供給する。

電源回路１０３は、制御回路１０６からの信号に従って２〜１００段階の電源電位を発生できる構成とし、クロック発生回路１０４も同様に、制御回路１０６からの信号に従って２〜１００段階のクロック周波数を生成できる構成とする。

電源供給レベルを判定する回路１１４は、例えば、電源回路１０３とは別に、小規模電源回路を設けてその電源の安定性をモニターすることで、電源情報信号１１２を生成することができる。
具体的には、外部からの電力供給量が多く、内部電源が安定している時には、ＣＰＵ１０７やＣＰＵ１０７以外のシステムへ供給する電源電位とクロック周波数を増加させ、半導体装置１０１の処理速度を向上させる。一方、外部からの電力供給量が少ない時や、内部電源が不安定な時には、ＣＰＵ１０７やＣＰＵ１０７以外のシステムへ供給する電源電位とクロック周波数を減少させ、半導体装置１０１の消費電力を抑える。

制御回路１０６は、ＣＰＵ１０７内部の動作状況を示すイベント信号１１３を、ＣＰＵ１０７から受け取る。そして、一定期間（代表的には１０μｓ〜１００ｍｓ）毎に、ＣＰＵ１０７への負荷が他のシステムの動作と同程度となるように、電源電圧とクロック周波数を変更するための信号を生成し、電源回路１０３、クロック発生回路１０４に送信する。電源回路１０３とクロック発生回路１０４は、制御回路１０６からの信号を受け取り、ＣＰＵ１０７へ供給するＶｄｄｃとＣＬＫｃ、ＣＰＵ１０７以外のシステムに供給するＶｄｄｓとＣＬＫｓを変更する。
つまり、制御回路１０６は、電源供給レベルを判定する回路１１４が生成する電源情報信号１１２に基づき、ＣＰＵ１０７に供給する電源電位とクロック周波数を変更する情報を含む命令信号を生成し、当該命令信号を電源回路１０３とクロック発生回路１０４に供給する。

イベント信号１１３とは、ＣＰＵ１０７内部の様々なイベントを表す信号である。ＣＰＵ１０７は複数のユニットを有する。前記複数のユニットを構成するユニットとしては整数演算ユニット、浮動小数点演算ユニット、ロード・ストアユニット、ブランチユニットなどの各パイプラインユニットである。そして、イベント信号とは、上記に挙げたＣＰＵ１０７が含む複数のユニットの各々が動作したイベントを示す信号、ＮＯＰ命令、ロード・ストア命令、演算命令等の各命令が実行されたイベントを示す信号、あるいは、ＣＰＵ１０７が含む複数のユニットから選択された複数を含む組み合わせ回路によって生成された信号などが挙げられる。
例えば、ＣＰＵ１０７の演算回数やキャッシュへのヒット回数が多ければ、ＣＰＵ１０７へ供給する電源電位とクロック周波数を増加させる。逆に、ＣＰＵ１０７のＮＯＰ命令が多い場合、ウェイト時間が長い場合、あるいは演算回数が少ない場合には、ＣＰＵ１０７へ供給する電源電位とクロック周波数を減少させることで消費電力を低減する。

なお、電源電位とクロック周波数の変更を行う際には、その値を段階的に変化させることが好ましい。電源電圧やクロック周波数を段階的に変化させることにより、動作の再開にかかる時間の短縮や、動作に支障をきたす可能性の低減を実現する。

また、電源電位とクロック周波数の関係は、選択した電源電位において動作する最高のクロック周波数となるように選択することが好ましい。また、電源電位とクロック周波数は集積回路１１１の動作を保証する範囲内で変更する。特に、電源供給レベルがとても下がった場合などには電源供給を止める手法を採用することも出来る。

なお、本実施の形態では、ＣＰＵ１０７およびＣＰＵ１０７以外のシステムについて、２系統の電源電位とクロック周波数を制御する形態を示したが、ＣＰＵ１０７においてのみ電源電位とクロック周波数を制御する形態としても構わない。特に、ＣＰＵ１０７が消費する電力がシステム内の多くを占める場合などには、制御回路１０６の規模を削減できる分、有効である。

以上のような制御回路１０６の機能によって、半導体装置１０１は、常に外部から供給される電力量にあった処理を行うことができる。さらに、ＣＰＵ１０７が処理能力を無駄使いするような消費電力の浪費を極力抑えることも可能となる。その結果、半導体装置１０１の消費電力を抑えられ、電源供給量が少なくても安定した動作をすることができるので、リーダ／ライタとの通信可能距離や動作マージンを向上することができる。
（実施の形態２）

本発明の半導体装置１０１の構成について図２を用いて説明する。本実施の形態では、制御回路１０６がＣＰＵ１０７に加えてＳＲＡＭやＮＶＭなどのメモリを制御する形態を示す。

半導体装置１０１は、制御信号や電源、クロック信号が一部異なるが、構成要素は図１に示す半導体装置１０１と同様である。図１に示す半導体装置１０１との主たる相違は、各メモリ（ＮＶＭ１０９およびＳＲＡＭ１１０）に供給される電源とクロック信号が制御回路１０６によって制御される点、制御回路１０６が電源情報信号１１２とイベント信号１１３に加えて、メモリアクセス信号１１５を受け取る点である。

本実施の形態の半導体装置１０１は、メモリの動作状況に対応した電源とクロック信号の動作モードを設定する。そして、メモリごとに、動作状況に応じた動作モードを制御することで、システムの処理能力を低減させることなく、消費電力を低減することができる。

半導体装置１０１に不揮発性メモリ（ＮＶＭ１０９）が搭載されている場合は、例えば、読出しモード、書き込みモード、待機モードの３つを設定する。不揮発性メモリとしては、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、強誘電体メモリ（ＦＲＡＭ、ＦｅＲＡＭ）、磁気メモリ（ＭａｇｎｅｔｉｃＲＡＭ、ＭＲＡＭ）、位相変化メモリ（Ｐｈａｓｅｃｈａｎｇｅｍｅｍｏｒｙ、ＰＲＡＭ、ＯＵＭ）などが挙げられる。通常、ＮＶＭ１０９は、読出し動作が多いこと、書き込み時には比較的大きな電流を必要とすること、待機時はメモリセルやデコーダの電源をオフにしてもデータが消失しないことから、このような形態が好ましい。

具体的には、制御回路１０６は、ＣＰＵ１０７からのメモリアクセス信号１１５に基づいて、一定期間ごとにＮＶＭ１０９をどのモードにするかを判断する。そして、電源電位とクロック周波数を変更するための信号を生成し、電源回路１０３、クロック発生回路１０４に送信する。電源回路１０３とクロック発生回路１０４は、制御回路１０６からの信号を受け取り、ＮＶＭ１０９に供給する電源とクロック信号を変更し、各動作モードへ移行する。
つまり、制御回路１０６は、ＣＰＵ１０７が生成するメモリアクセス信号１１５に基づき、ＮＶＭ１０９に供給する電源電位とクロック周波数を変更する情報を含む命令信号を生成し、当該命令信号をＮＶＭ１０９に供給する。

半導体装置１０１の中にＳＲＡＭ１１０が搭載されている場合には、例えば、通常モードと待機モードの２つの動作モードを設定する。ＳＲＡＭ１１０は揮発性であるから、待機モードにおいても電源を停止することはできない。しかし、メモリセルの情報を保持できる範囲で電源電位を落とすことで消費電力を低減することができる。なお、ＳＲＡＭのかわりにＤＲＡＭを用いてもよい。
具体的には、制御回路１０６は、ＣＰＵ１０７からのメモリアクセス信号１１５に基づいて、一定期間ごとにＳＲＡＭ１１０をどのモードにするかを判断する。そして、電源電位とクロック周波数を変更するための信号を生成し、電源回路１０３、クロック発生回路１０４に送信する。電源回路１０３とクロック発生回路１０４は、制御回路１０６からの信号を受け取り、ＳＲＡＭ１１０に供給する電源とクロック信号を変更し、各動作モードへ移行する。

次に、メモリアクセス信号１１５と、動作モードの選択について説明する。メモリアクセス信号１１５は、メモリへのアクセスを制御するＣＰＵ１０７によって生成される。メモリアクセス信号１１５としては、例えば、ＮＶＭ１０９やＳＲＡＭ１１０へのロード・ストア命令が実行されたことを示す信号や、ＮＶＭ１０９やＳＲＡＭ１１０のインターフェースの設定、あるいはこれらの組み合わせ回路によって生成された信号などを用いることができる。

制御回路１０６は、ＣＰＵ１０７からのメモリへのアクセス毎に動作モードを変更するのではなく、代表的には、数百〜数万サイクルの期間において、動作モードを変更することが好ましい。

例えば、制御回路１０６は、各メモリへのアクセス回数を、一定期間カウントする。そして、アクセス回数が少ない場合は、当分メモリへのアクセスはないと判断して、そのメモリを待機モードに移行させることができる。もしくは、プログラム的に、あるメモリへが使用されないと判断される場合にはそのメモリを待機モードに移行させることもできる。

意図せずに待機モードのメモリにアクセスされた場合には、例えば、メモリが待機モードであることをＣＰＵ１０７に知らせることで対処する。具体的には、待機モードのメモリへアクセスがあった場合、ＣＰＵ１０７に割り込みをかけてメモリアクセスを中止させ、待機させる。並行して、メモリを所望のモードに復帰させ、復帰後にアクセスを再開する。あるいは、アクセスするメモリが待機モードになっていないかをＣＰＵ１０７が把握し、待機モードであれば、アクセスする命令を中止して、まず、メモリを所望のモードに復帰させるよう処理を行うことで対処してもよい。

以上のように、使用しないメモリを個別に待機モードにすることで、システムの処理能力を低下させることなく、消費電力を低減することができる。また、実施の形態１で述べたＣＰＵ１０７に供給する電源電圧やクロック信号の制御に関しても、メモリの制御と同様に、動作モードを設定し、制御回路１０６によって切り換える構成をとることもできる。

本実施例では、電源電圧を発生する電源回路、クロック発生回路及び制御回路について、上記の実施の形態とは異なる構成について、図３〜図５を用いて説明する。なお、図３〜図５では、図１と同じ回路や信号には同じ記号を付す。

まず、ＣＰＵやＮＶＭ、ＳＲＡＭの各ブロックの内部に制御回路を設ける例について図３を用いて説明する。

ＣＰＵ１０７やＮＶＭ１０９、ＳＲＡＭ１１０内部に制御回路がある場合、各々の制御回路が、電源情報信号１１２を受け取る。そして、制御回路は、各ブロックの消費電力量の合計が電源供給量を超えない範囲で、電源電圧とクロック周波数を、電源供給レベルに合わせた値に変更するための命令信号を生成し、電源回路１０３、クロック発生回路１０４に送信する。電源回路１０３とクロック発生回路１０４は、制御回路からの信号を受け取り、各ブロックに供給する電源電圧とクロック信号を変更する。

なお、電源回路１０３は多段階の電源電圧を、クロック発生回路１０４は多段階の周波数のクロック信号を生成する。

ＣＰＵ１０７内にある制御回路は、ＣＰＵコアからイベント信号１１３を受け取り、一定期間毎に、ＣＰＵ１０７の負荷が大きいと判断すれば、ＣＰＵ１０７へ供給する電源電位とクロック周波数を段階的に増加させ、逆にＣＰＵ１０７の負荷が小さいと判断すれば、電源電位とクロック周波数を段階的に減少させるよう、電源回路１０３とクロック発生回路１０４に命令信号を送信する。

ＮＶＭ１０９やＳＲＡＭ１１０内にある制御回路は、ＣＰＵ１０７からメモリアクセス信号１１５を受け取る。そして、実施形態で述べたように、一定期間毎に各メモリに最適な動作モードを判定し、電源回路１０３とクロック発生回路１０４に命令信号を送信する。

次に、ＣＰＵの内部とメモリの内部に、電源回路とクロック回路を設けるについて図４を用いて説明する。

ＣＰＵ１０７やＮＶＭ１０９、ＳＲＡＭ１１０の内部に電源回路とクロック回路がある場合、電源回路１０３とクロック発生回路１０４は基本となる数種類の電源とクロック信号を生成し、各ブロック内の電源回路とクロック発生回路で多段階の電源とクロック信号を生成する。

制御回路１０６は、電源情報信号１１２を受け取り、各ブロックの消費電力量の合計が電源供給量を超えないように、各ブロックの動作モードを判定し、電源回路１０３とクロック発生回路１０４に命令信号を送信する。あるいは、ＣＰＵからイベント信号１１３やメモリアクセス信号１１５を受け取り、各ブロックの動作モードを判定し、電源回路１０３とクロック発生回路１０４に命令信号を送信する。

次に、制御回路と電源発生回路、クロック回路をＣＰＵ内部、メモリ内部に設ける例について図５を用いて説明する。

ＣＰＵ１０７やＮＶＭ１０９、ＳＲＡＭ１１０の内部に制御回路や電源回路、クロック回路がある場合、電源回路１０３とクロック発生回路１０４は基本となる数種類の電源とクロック信号を生成し、各ブロック内の電源回路１０３とクロック発生回路１０４で多段階の電源とクロック信号を生成する。

ＣＰＵ内部の制御回路は、アンテナ１０２からの電源供給の状況を示す電源情報信号１１２と、ＣＰＵコアからのイベント信号１１３を受け取る。そして、電源供給レベルやＣＰＵの動作状況に応じた動作モードに変更するように、命令信号を電源回路やクロック発生回路に送信する。ＮＶＭ１０９、ＳＲＡＭ１１０内部にある制御回路は、電源情報信号１１２と、ＣＰＵコアからメモリアクセス信号１１５を受け取り、各メモリの動作モードを変更する。

本実施例のように、制御回路をＣＰＵ内部やメモリ内部に設けることで、制御対象との距離が近づき、動作モードを制御するうえで、動作周波数のマージンを向上できる。また、電源発生回路やクロック回路をＣＰＵ内部やメモリ内部に設けることで、各部分の動作に最適な電源電圧やクロック周波数を生成することが可能になる。

本実施例では、電源供給レベルを判定する回路の例について図６を用いて説明する。

図６に示す回路は一例であり、アンテナからの信号を入力としている。そして、本回路を動作させるための電源を生成する中規模な電源回路６０１、複数の小規模な電源回路６０２（１）〜６０２（ｎ）、複数の抵抗６０３（１）〜６０３（ｎ）、参照電位発生回路６０４、比較回路６０５を有する。

図中において、Ｃはコンデンサ、Ｄはダイオード、Ｂはアナログバッファ、ＳＡは差動増幅器を示す。

電源発生回路は、ダイオードとコンデンサによって構成される。参照電位発生回路６０４は、抵抗分割によりＶｒｅｆを生成し、アナログバッファによって増幅して出力する構成とした。また、比較回路６０５は、差動増幅器を用いて２つのアナログ電位を比較する回路とした。

本回路ではまず、小規模な電源回路６０２で発生した電源とＧＮＤを、抵抗６０３を介して接続することで電圧降下させた電位Ｖを複数生成する。そして、電位Ｖを比較回路６０５によって、共通の参照電位Ｖｒｅｆと比較する。その結果を、電源供給レベルの情報を伝えるデジタル信号として出力する。

複数の電位Ｖ１〜Ｖｎは、電源回路の電源供給能力と抵抗による電流消費量によって決まるアナログ電位である。例えば、ｎ＝３として、Ｖ１＞Ｖ２＞Ｖ３となるように各回路のパラメタを適宜選択すると、電力供給レベルは、高い順に（１，１，１）、（１，１，０）、（１，０，０）、（０，０，０）、の４段階の電源信号によって表される。つまり、電力供給レベルが高いと、抵抗による電圧降下が小さく、Ｖ１〜Ｖ３は全てＶｒｅｆより高い電位となり（１，１，１）が出力される。一方、電力供給レベルが低いと、抵抗による電圧降下が大きく、Ｖ１〜Ｖ３は全てＶｒｅｆより低い電位となり（０，０，０）が出力される。

なお、中規模の電源回路６０１は、電力供給レベルが低い場合であっても、本回路を安定動作できる程度の電源供給能力を有する。

電源情報信号発生回路は、図６に示す回路に限られたものではなく、公知の電源発生回路や電位発生回路や比較回路を用いて構成しても構わない。また、複数の参照電位を生成し、電圧降下させた単一の電位Ｖとの比較を行うことで電源供給レベルを判定する構成としても構わない。

本実施例では、本発明の半導体装置の使用例について説明する。本実施例で示す半導体装置は、ガラス基板上に作製したものを使用しても良いし、耐衝撃性などを考慮して、フレキシブル基板上に転写したものを使用しても良い。

本発明の半導体装置は、ＣＰＵや暗号処理を行う専用のハードウェアなど、高い機能を持った集積回路が組み込まれており、かつ、低消費電力により安定して広範囲な通信が可能なことから、セキュリティ確保を目的として、多様な物品へ半導体装置を実装することができる。セキュリティ確保とは、具体的に、盗難防止又は偽造防止などをさす。

盗難防止の例として、商品にＩＤチップを実装する場合を説明する。例えば、図７（Ａ）に示すように、バッグ７０１の底又は側面の一部等にＩＤチップ７０２を実装する。

ＩＤチップ７０２は非常に薄型で小さいため、バッグ７０１のデザイン性を低下させずに実装することができる。加えてＩＤチップ７０２は透光性を有し、ＩＤチップ７０２の有無や実装場所を判断しにくいので、盗難者によってＩＤチップ７０２が取り外される恐れがない。またバッグ以外にも、自動車、自転車等の乗物、時計やアクセサリーなど、様々な商品にＩＤチップを実装することができる。

さらに、このようなＩＤチップを実装した商品が盗難された場合、例えばＧＰＳ（ＧｌｏｂａｌＰｏｓｉｔｉｏｎｉｎｇＳｙｓｔｅｍ）を用いて商品の現在位置に関する情報を得ることができる。また、盗難された物品以外にも、忘れ物や落とし物に関しても、ＧＰＳを用いて現在位置に関する情報を得ることができる。なおＧＰＳとは、ＧＰＳ用の衛星から送られる信号をとらえてその時間差を求め、これをもとに位置を推測するシステムである。

次に、偽造防止の例として、パスポートや運転免許証等にＩＤチップを実装する場合を説明する。

図７（Ｂ）では、パスポート７０３にＩＤチップ７０４を実装した例を示す。図７（Ｂ）ではＩＤチップ７０４がパスポート７０３の表紙に実装されているが、その他のページに実装してもよく、ＩＤチップ７０４は透光性を有するため表面に実装してもよい。また、ＩＤチップ７０４を表紙等の材料で挟み込むようにし、表紙の内部に実装することも可能である。

図７（Ｃ）には、免許証７０５にＩＤチップ７０６を実装した例を示す。図７（Ｃ）では、ＩＤチップ７０６が免許証７０５の内部に実装されているが、ＩＤチップ７０６は透光性を有するため、免許証７０５の印刷面上に設けても構わない。例えば、ＩＤチップ７０６は免許証７０５の印字面上に実装し、ラミネートで覆うことができる。他にも、ＩＤチップ７０６を免許証７０５の材料で挟み込むようにし、内部に実装することも可能である。ＩＤチップは非常に小型かつ薄型であるので、パスポートや免許証、商品等のデザイン性を損ねることがない。

以上のような物品にＩＤチップを実装することにより、偽造を防止することができる。また上述したバッグなど、希少で高価なにＩＤチップを実装し、偽造を防止することもできる。

またＩＤチップを内蔵することにより、パスポートや免許証、商品等の管理を簡便に行うことができる。特に、パスポートや免許証等の入力事項をＩＤチップ内のメモリに保存することができるため、プライバシーを守ることもできる。

本実施例では、図８〜１０を参照して、ＴＦＴを含む薄膜集積回路装置の具体的な作製方法について説明する。ＴＦＴとは、ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒの略語で、ガラスなどの上に形成された薄膜のトランジスタを指す。ここでは、簡単のため、ｎ型ＴＦＴとｐ型ＴＦＴの断面構造を示すことによって、その作製方法について説明する。

まず、基板８０１上に、剥離層８０２を形成する（図８（Ａ））。ここでは、ガラス基板（例えば、コーニング社製１７３７基板）上に、５０ｎｍ（５００Å）の膜厚のａ−Ｓｉ膜（非晶質シリコン膜）を減圧ＣＶＤ法により形成した。なお、基板としては、ガラス基板の他にも、石英基板、アルミナなど絶縁物質で形成される基板、シリコンウェハ基板、後工程の処理温度に耐え得る耐熱性を有するプラスチック基板等を用いることができる。

また、剥離層としては、非晶質シリコンの他に、多結晶シリコン、単結晶シリコン、ＳＡＳ（セミアモルファスシリコン（微結晶シリコン、マイクロクリスタルシリコンともいう））等、シリコンを主成分とする膜を用いることが望ましいが、これらに限定されるものではない。剥離層は、減圧ＣＶＤ法の他にも、プラズマＣＶＤ法、スパッタ法等によって形成しても良い。また、リンなどの不純物をドープした膜を用いてもよい。また、剥離層の膜厚は、５０〜６０ｎｍとするのが望ましい。ＳＡＳに関しては、３０〜５０ｎｍとしてもよい。

次に、剥離層８０２上に、保護膜８０３（下地膜、下地絶縁膜と呼ぶこともある）を形成する（図８（Ａ））。ここでは、膜厚１００ｎｍのＳｉＯＮ膜＼膜厚５０ｎｍのＳｉＮＯ膜＼膜厚１００ｎｍのＳｉＯＮ膜の３層構造としたが、材質、膜厚、積層数は、これに限定されるものではない。例えば、下層のＳｉＯＮ膜に代えて、膜厚０．５〜３μｍのシロキサン等の耐熱性樹脂をスピンコート法、スリットコーター法、液滴吐出法などによって形成しても良い。また、窒化珪素膜（ＳｉＮ、Ｓｉ₃Ｎ₄等）を用いてもよい。シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され、置換基に水素、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有する物質のことをさす。また、それぞれの膜厚は、０．０５〜３μｍとするのが望ましく、その範囲から自由に選択することができる。

保護膜８０３のように、ＴＦＴの下部に接する保護膜や、また、ＴＦＴの上部に接する保護膜は、アルカリ金属をブロッキングする、酸化珪素や窒化珪素などの物質で形成することが望ましい。

ここで、酸化珪素膜は、ＳｉＨ₄／Ｏ₂、ＴＥＯＳ（テトラエトキシシラン）／Ｏ₂等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の方法によって形成することができる。また、窒化珪素膜は、代表的には、ＳｉＨ₄／ＮＨ₃の混合ガスを用い、プラズマＣＶＤによって形成することができる。また、ＳｉＯＮ膜又はＳｉＮＯ膜は、代表的には、ＳｉＨ₄／Ｎ₂Ｏの混合ガスを用い、プラズマＣＶＤによって形成することができる。

なお、剥離層８０２及び島状半導体膜８０４として、ａ−Ｓｉ等の珪素を主成分とする材料を用いる場合には、それらに接する保護膜としては、密着性確保の点から、ＳｉＯｘＮｙを用いてもよい。

次に、保護膜８０３上に、薄膜集積回路装置のＣＰＵやメモリを構成する薄膜トランジスタ（ＴＦＴ）を形成する。なお、ＴＦＴ以外にも、有機ＴＦＴ、薄膜ダイオード等の薄膜能動素子を形成することもできる。なお、保護膜８０３上のＴＦＴや有機ＴＦＴ等は、素子群と総称することがある。

ＴＦＴの作製方法として、まず、保護膜８０３上に、島状半導体膜８０４を形成する（図８（Ｂ））。島状半導体膜８０４は、アモルファス半導体、結晶性半導体、又はセミアモルファス半導体で形成する。いずれも、シリコン、シリコン・ゲルマニウム（ＳｉＧｅ）等を主成分とする半導体膜を用いることができる。

ここでは、７０ｎｍの膜厚のアモルファスシリコンを形成し、さらにその表面をニッケルを含む溶液で処理した。さらに、５００〜７５０℃の熱結晶化工程によって結晶質シリコン半導体膜を得、レーザー結晶化を行って結晶性の改善を施した。また、成膜方法としては、プラズマＣＶＤ法、スパッタ法、ＬＰＣＶＤ法などを用いても良い。結晶化方法としては、レーザー結晶化法、熱結晶化法、他の触媒（Ｆｅ，Ｒｕ，Ｒｈ，Ｐｄ，Ｐｄ，Ｏｓ，Ｉｒ，Ｐｔ，Ｃｕ，Ａｕ等）を用いた熱結晶化、あるいはそれらを交互に複数回行っても良い。

また、非晶質構造を有する半導体膜の結晶化処理としては、連続発振のレーザーを用いても良く、結晶化に際し大粒径の結晶を得るためには、連続発振が可能な固体レーザーを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい（この場合の結晶化をＣＷＬＣという）。代表的には、Ｎｄ：ＹＶＯ₄レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザーを用いる場合には、出力１０Ｗの連続発振のＹＶＯ₄レーザーから射出されたレーザー光を非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ₄結晶又はＧｄＶＯ₄結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザー光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ²程度（好ましくは０．１〜１０ＭＷ／ｃｍ²）が必要である。そして、１０〜２０００ｃｍ／ｓ程度の速度でレーザー光に対して相対的に半導体膜を移動させて照射すればよい。

また、パルス発振のレーザーを用いる場合、通常、数十Ｈｚ〜数百Ｈｚの周波数帯を用いるが、それよりも著しく高い１０ＭＨｚ以上の発振周波数を有するパルス発振レーザーを用いてもよい（この場合の結晶化をＭＨｚＬＣという）。パルス発振でレーザー光を半導体膜に照射してから半導体膜が完全に固化するまでの時間は数十ｎｓｅｃ〜数百ｎｓｅｃと言われているため、上記高周波数帯を用いることで、半導体膜がレーザー光によって溶融してから固化するまでに、次のパルスのレーザー光を照射できる。よって、従来のパルス発振のレーザーを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体膜が形成される。具体的には、含まれる結晶粒の走査方向における幅が１０〜３０μｍ、走査方向に対して垂直な方向における幅が１〜５μｍ程度の結晶粒の集合を形成することができる。該走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくともＴＦＴのチャネル方向には結晶粒界のほとんど存在しない半導体膜の形成が可能となる。

なお、保護膜８０３の一部に耐熱性有機樹脂であるシロキサンを用いた場合には、上記結晶化の際に、半導体膜中から熱が漏れることを防止することができ、効率よく結晶化を行うことができる。

上記の方法によって結晶性シリコン半導体膜を得る。なお、結晶は、ソース、チャネル、ドレイン方向にそろっていることが望ましい。また、結晶層の厚さは、２０〜２００ｎｍ（代表的には４０〜１７０ｎｍ、さらに好ましくは、５０〜１５０ｎｍ）となるようにするのがよい。その後、半導体膜上に酸化膜を介して、金属触媒をゲッタリングするためのアモルファスシリコン膜を成膜し、５００〜７５０℃の熱処理によってゲッタリング処理を行った。さらに、ＴＦＴ素子としての閾値を制御するために、結晶性シリコン半導体膜に対し、１０¹³／ｃｍ²オーダーのドーズ量のホウ素イオンを注入した。その後、レジストをマスクとしてエッチングを行うことにより、島状半導体膜８０４を形成した。

なお、結晶性半導体膜を形成するにあたっては、ジシラン（Ｓｉ₂Ｈ₆）とフッ化ゲルマニウム（ＧｅＦ₄）の原料ガスとして、ＬＰＣＶＤ（減圧ＣＶＤ）法によって、多結晶半導体膜を直接形成することによっても、結晶性半導体膜を得ることができる。ガス流量比は、Ｓｉ₂Ｈ₆／ＧｅＦ₄＝２０／０．９、成膜温度は４００〜５００℃、キャリアガスとしてＨｅ又はＡｒを用いたが、これに限定されるものではない。

なお、ＴＦＴ内の特にチャネル領域には、１×１０¹⁹〜１×１０²²ｃｍ^-3、好ましくは１×１０¹⁹〜５×１０²⁰ｃｍ^-3の水素又はハロゲンが添加されているのがよい。ＳＡＳに関しては、１×１０¹⁹〜２×１０²¹ｃｍ^-3とするのが望ましい。いずれにしても、ＩＣチップに用いられる単結晶に含まれる水素又はハロゲンの含有量よりも多く含有させておくことが望ましい。これにより、ＴＦＴ部に局部クラックが生じても、水素又はハロゲンによってターミネート（終端）されうる。

このようにして作製された結晶性半導体膜の特性は、電子移動度が１０ｃｍ²Ｖ／秒以上であることが好ましい。

次に、島状半導体膜８０４上にゲート絶縁膜８０５を形成する（図８（Ｂ））。ゲート絶縁膜はプラズマＣＶＤ法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素又は酸化窒化珪素を含む膜を、単層で、又は積層させて形成することが好ましい。積層する場合には、例えば、基板側から酸化珪素膜、窒化珪素膜、酸化珪素膜の３層構造とするのがよい。

次に、ゲート電極８０６を形成する（図８（Ｃ））。ここでは、ＳｉとＷ（タングステン）をスパッタ法により積層形成した後に、レジスト８０７をマスクとしてエッチングを行うことにより、ゲート電極８０６を形成した。勿論、ゲート電極８０６の材料、構造、作製方法は、これに限定されるものではなく、適宜選択することができる。例えば、ｎ型不純物がドーピングされたＳｉとＮｉＳｉ（ニッケルシリサイド）との積層構造や、ＴａＮ（窒化タンタル）とＷ（タングステン）の積層構造としてもよい。また、種々の導電材料を用いて単層で形成しても良い。

また、レジストマスクの代わりに、ＳｉＯｘ等のマスクを用いてもよい。この場合、ＳｉＯｘ、ＳｉＯＮ等のマスク（ハードマスクと呼ばれる。）をパターニング形成工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の幅のゲート電極層を形成することができる。また、レジスト８０７を用いずに、液滴吐出法を用いて選択的にゲート電極８０６を形成しても良い。

導電材料としては、導電膜の機能に応じて種々の材料を選択することができる。また、ゲート電極とアンテナとを同時に形成する場合には、それらの機能を考慮して材料を選択すればよい。

なお、ゲート電極をエッチング形成する際のエッチングガスとしては、ＣＦ₄、Ｃｌ₂、Ｏ₂の混合ガスやＣｌ₂ガスを用いたが、これに限定されるものではない。

次に、ｐ型ＴＦＴ８０９、８１１となる部分をレジスト８１２で覆い、ゲート電極をマスクとして、ｎ型ＴＦＴ８０８、８１０の島状半導体膜中に、ｎ型を付与する不純物元素８１３（代表的にはＰ（リン）又はＡｓ（砒素））を低濃度にドープする（第１のドーピング工程、図８（Ｄ））。第１のドーピング工程の条件は、ドーズ量：１×１０¹³〜６×１０¹³／ｃｍ²、加速電圧：５０〜７０ｋｅＶとしたが、これに限定されるものではない。この第１のドーピング工程によって、ゲート絶縁膜８０５を介してスルードープがなされ、一対の低濃度不純物領域８１４が形成される。なお、第１のドーピング工程は、ｐ型ＴＦＴ領域をレジストで覆わずに、全面に行っても良い。

次に、レジスト８１２をアッシング等により除去した後、ｎ型ＴＦＴ領域を覆うレジスト８１５を新たに形成し、ゲート電極をマスクとして、ｐ型ＴＦＴ８０９、８１１の島状半導体膜中に、ｐ型を付与する不純物元素８１６（代表的にはＢ（ホウ素））を高濃度にドープする（第２のドーピング工程、図８（Ｅ））。第２のドーピング工程の条件は、ドーズ量：１×１０¹⁶〜３×１０¹⁶／ｃｍ²、加速電圧：２０〜４０ｋｅＶとして行う。この第２のドーピング工程によって、ゲート絶縁膜８０５を介してスルードープがなされ、一対のｐ型の高濃度不純物領域８１７が形成される。

次に、レジスト８１５をアッシング等により除去した後、基板表面に、絶縁膜９０１を形成した（図９（Ｆ））。ここでは、膜厚１００ｎｍのＳｉＯ₂膜をプラズマＣＶＤ法によって形成した。その後、エッチバック法により、絶縁膜９０１、ゲート絶縁膜８０５をエッチング除去し、サイドウォール（側壁）９０３を自己整合的（セルフアライン）に形成した（図９（Ｇ））。エッチングガスとしては、ＣＨＦ₃とＨｅの混合ガスを用いた。なお、サイドウォールを形成する工程は、これらに限定されるものではない。

なお、サイドウォール９０３の形成方法は上記に限定されるものではない。例えば、図１０に示した方法を用いることができる。図１０（Ａ）は、絶縁膜９０１を二層又はそれ以上の積層構造とした例を示している。絶縁膜９０１としては、例えば、膜厚１００ｎｍのＳｉＯＮ（酸窒化珪素）膜と、膜厚２００ｎｍのＬＴＯ膜（ＬｏｗＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ、低温酸化膜）の２層構造とした。ここでは、ＳｉＯＮ膜は、プラズマＣＶＤ法で形成し、ＬＴＯ膜としは、ＳｉＯ₂膜を減圧ＣＶＤ法で形成した。その後、エッチバックを行うことにより、Ｌ字状と円弧状からなるサイドウォール９０３が形成される。

また、図１０（Ｂ）は、エッチバック時に、ゲート絶縁膜８０５を残すようにエッチングを行った例を示している。この場合の絶縁膜９０１は、単層構造でも積層構造でも良い。

上記サイドウォールは、後に高濃度のｎ型不純物をドーピングし、サイドウォール９０３の下部に低濃度不純物領域又はノンドープのオフセット領域を形成する際のマスクとして機能するものであるが、上述したサイドウォールのいずれの形成方法においても、形成したい低濃度不純物領域又はオフセット領域の幅によって、エッチバックの条件を適宜変更すればよい。

次に、ｐ型ＴＦＴ領域を覆うレジスト９０４を新たに形成し、ゲート電極８０６及びサイドウォール９０３をマスクとして、ｎ型を付与する不純物元素９０５（代表的にはＰ又はＡｓ）を高濃度にドープする（第３のドーピング工程、図９（Ｈ））。第３のドーピング工程の条件は、ドーズ量：１×１０¹³〜５×１０¹⁵／ｃｍ²、加速電圧：６０〜１００ｋｅＶとして行う。この第３のドーピング工程によって、一対のｎ型の高濃度不純物領域９０６が形成される。

なお、レジスト９０４をアッシング等により除去した後、不純物領域の熱活性化を行っても良い。例えば、５０ｎｍのＳｉＯＮ膜を成膜した後、５５０℃、４時間、窒素雰囲気下において、加熱処理を行えばよい。また、水素を含むＳｉＮｘ膜を、１００ｎｍの膜厚に形成した後、４１０℃、１時間、窒素雰囲気下において、加熱処理を行うことにより、結晶性半導体膜の欠陥を改善することができる。これは、例えば、結晶性シリコン中に存在するダングリングボンドを終端させるものであり、水素化処理工程などと呼ばれる。さらに、この後、ＴＦＴを保護するキャップ絶縁膜として、膜厚６００ｎｍのＳｉＯＮ膜を形成する。なお、水素化処理工程は、該ＳｉＯＮ膜形成後に行っても良い。この場合、ＳｉＮｘ＼ＳｉＯＮ膜は連続成膜することができる。このように、ＴＦＴ上には、ＳｉＯＮ＼ＳｉＮｘ＼ＳｉＯＮの３層の絶縁膜が形成されることになるが、その構造や材料はこれらに限定されるものではない。また、これらの絶縁膜は、ＴＦＴを保護する機能をも有しているため、できるだけ形成しておくのが望ましい。

次に、ＴＦＴ上に、層間膜９０７を形成する（図９（Ｉ））。層間膜９０７としては、ポリイミド、アクリル、ポリアミドや、シロキサン等の耐熱性有機樹脂を用いることができる。形成方法としては、その材料に応じて、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を採用することができる。また、無機材料を用いてもよく、その際には、酸化珪素、窒化珪素、酸窒化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ膜等を用いることができる。なお、これらの絶縁膜を積層させて、層間膜９０７を形成しても良い。

さらに、層間膜９０７上に、保護膜９０８を形成しても良い。保護膜９０８としては、ＤＬＣ（ダイヤモンドライクカーボン）或いは窒化炭素（ＣＮ）等の炭素を有する膜、又は、酸化珪素膜、窒化珪素膜或いは窒化酸化珪素膜等を用いることができる。形成方法としては、プラズマＣＶＤ法や、大気圧プラズマ等を用いることができる。あるいは、ポリイミド、アクリル、ポリアミド、レジスト又はベンゾシクロブテン等の感光性又は非感光性の有機材料や、シロキサン等の耐熱性有機樹脂を用いてもよい。

なお、層間膜９０７又は保護膜９０８と、後に形成される配線を構成する導電材料等との熱膨張率の差から生じる応力によって、これらの膜の膜剥がれや割れが生じるのを防ぐために、層間膜９０７又は保護膜９０８中にフィラーを混入させてもよい。

次に、レジストを形成、エッチングによりコンタクトホールを開孔し、ＴＦＴ同士を接続する配線９０９及び外部アンテナと接続するための接続配線９１０を形成する（図９（Ｉ））。コンタクトホール開孔時のエッチングに用いられるガスは、ＣＨＦ₃とＨｅの混合ガスを用いたが、これに限定されるものではない。また、配線９０９と接続配線９１０は同一材料を用いて同時に形成しても良いし、別々に形成しても良い。ここでは、ＴＦＴと接続される配線９０９は、Ｔｉ＼ＴｉＮ＼Ａｌ−Ｓｉ＼Ｔｉ＼ＴｉＮの５層構造とし、スパッタ法によって形成した後、パターニング形成した。

なお、Ａｌ層において、Ｓｉを混入させることにより、配線パターニング時のレジストベークにおけるヒロックの発生を防止することができる。また、Ｓｉの代わりに、０．５％程度のＣｕを混入させても良い。また、ＴｉやＴｉＮでＡｌ−Ｓｉ層をサンドイッチすることにより、耐ヒロック性がさらに向上する。なお、パターニング時には、ＳｉＯＮ等からなる上記ハードマスクを用いるのが望ましい。なお、配線の材料や、形成方法はこれらに限定されるものではなく、前述したゲート電極に用いられる材料を採用しても良い。

なお、本実施例では、ＴＦＴ領域とアンテナと接続する接続端子部９１１のみを一体形成する場合について示したが、ＴＦＴ領域とアンテナとを一体形成する場合にも、本実施例を適用できる。この場合には、層間膜９０７又は保護膜９０８上にアンテナを形成し、さらに、別の保護膜で覆うと良い。アンテナの導電材料としては、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｚｎ、Ｓｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ若しくはＴｉ、又はそれらを含む合金を用いることができるが、これらに限定されるものではない。また、配線とアンテナで材料が異なっていても良い。なお、配線及びアンテナは、展性、延性に富む金属材料を有するように形成し、更に好ましくは膜厚を厚くして変形による応力に耐えるようにするのが望ましい。

また、形成方法としては、スパッタ法によって全面成膜した後、レジストマスクを用いてパターニングを行ってもよいし、液滴吐出法によってノズルから選択的に形成しても良い。なお、ここでいう液滴吐出法には、インクジェット法のみならず、オフセット印刷法やスクリーン印刷等も含まれる。配線とアンテナは、同時に形成しても良いし、一方を先に形成した後に、他方が乗り上げるように形成しても良い。

以上の工程を経て、ＴＦＴからなる薄膜集積回路装置が完成する。このようにして作成されたＴＦＴを用いてリングオシレータを構成した場合、電源電圧３〜５Ｖでは、その発信周波数が１ＭＨｚ以上、好ましくは１００ＭＨｚ以上の特性を有する。また、同様の電源電圧において、インバータ１段あたりの遅延時間は２６ｎｓｅｃ以下、好ましくは０．２６ｎｓｅｃ以下を有する。

本実施例では、トップゲート構造としたが、ボトムゲート構造（逆スタガ構造）としてもよい。なお、ＴＦＴのような薄膜能動素子部（アクティブエレメント）の存在しない領域には、下地絶縁膜材料、層間絶縁膜材料、配線材料が主として設けられているが、該領域は、薄膜集積回路装置全体の５０％以上、好ましくは７０〜９５％を占めていることが望ましい。これにより、ＩＤチップを曲げやすくし、ＩＤラベル等の完成品の取り扱いが容易となる。この場合、ＴＦＴ部を含むアクティブエレメントの島状半導体領域（アイランド）は、薄膜集積回路装置全体の１〜３０％、好ましくは、５〜１５％を占めているのがよい。

また、図９（Ｉ）に示すように、薄膜集積回路装置におけるＴＦＴの半導体層から下部の保護層までの距離（ｔ_under）と、半導体層から上部の層間膜（保護層が形成されている場合には該保護層）までの距離（ｔ_over）が、等しく又は概略等しくなるように、上下の保護層又は層間膜の厚さを調整し、中央部よりのずれは、上下保護層の和の厚さをｄとすると、いずれの側よりも１／２ｄ＋３０μｍより小さく、１／２ｄ−３０μｍ≪Ｘ≪１／２ｄ＋３０μｍ、好ましくは１／２ｄ−１０μｍ≪Ｘ≪１／２ｄ＋１０μｍとするのが望ましい。このようにして、半導体層を薄膜集積回路装置の中央に配置せしめることで、半導体層への応力を緩和することができ、クラックの発生を防止することができる。

本実施例では、フレキシブル基板に転写した、本発明の半導体装置の応用例について説明する。本発明の半導体装置は、非常に薄型で小さく、さらにフレキシブル基板上に転写したものは、可撓性を備えることができるため、シート状の物品へ実装することができる。例えば、シート状物品として紙幣へ実装する場合を説明する。

図１１（Ａ）に示すように、紙幣１１０１にＩＤチップ１１０２を実装する。図１１（Ａ）では、ＩＤチップ１１０２は紙幣の内部に実装する形態を示すが、表面に露出してもよい。また、ＩＤチップを含有するインクを用いて紙幣を印刷を行ったり、紙幣の材料にＩＤチップを混ぜ合わせたりすることで、ＩＤチップを実装してもよい。半導体装置は低コストで生産することができるため、複数のＩＤチップを実装しても紙幣の生産コストに影響を及ぼすことが少なくてすむ。

また、紙幣以外の有価証券、例えば株券や小切手、又は硬貨にＩＤチップを実装することによって、高いセキュリティを確保することができる。

しかし、このようなシート状物品は、曲げる機会が多いため、ＩＤチップへかかる曲げ応力を考慮する必要がある。一般的に、シート状物品は、長軸方向に曲がりやすい、又は曲げやすいため、図１１（Ｂ）には、ＩＤチップ実装の紙幣が矢印の長軸方向に曲げる場合を説明する。

このときのＩＤチップの状態を図１１（Ｃ）に示す。ＩＤチップは、複数の薄膜トランジスタ１１０３を有し、当該薄膜トランジスタはソース領域１１０４、チャネル形成領域１１０５、ドレイン領域１１０６を有する。このようなＩＤチップ１１０２は、矢印方向（曲げる方向）と、キャリアの移動方向とが垂直になるように配置すると好ましい。すなわち薄膜トランジスタ１１０３のソース領域１１０４、チャネル形成領域１１０５、ドレイン領域１１０６を結ぶ方向が、曲げる方向と垂直になるように配置する。また薄膜トランジスタに、レーザー照射を用いた結晶性半導体膜を用いる場合、レーザー走査方向も曲げる方向と垂直となるように設定する。その結果、曲げ応力による薄膜トランジスタの破壊や剥がれを防止することができる。

加えて、パターニングされた半導体膜が、ＩＤチップ内に占める面積の割合を、１〜３０％とすることで、曲げ応力による薄膜トランジスタの破壊や剥がれを防止することができる。

さらに、フレキシブル基板上へ転写した本発明のＩＤチップは、食料品等の商品容器に実装し、安全管理、物流管理を行うこともできる。

図１２に、商品の安全管理の例として、ＩＤチップ１２０１を実装したラベル１２０２と、当該ラベルが貼られた肉のパック１２０３を示す。フレキシブル基板に転写されたＩＤチップは、可撓性を備えており、ある程度商品の形に添って実装することができるので、ＩＤチップ１２０１はラベル１２０２の表面に実装していてもよいし、ラベル内部に実装してもよい。また野菜等の生鮮食品の場合、生鮮食品を覆うラップにＩＤチップを実装してもよい。

ＩＤチップ１２０１内のメモリ領域には、商品の生産地、生産者、加工年月日、賞味期限等の商品に関する基本事項、更には商品を用いた調理例等の応用事項を記録することができる。

また食料品の安全管理を行うためには、加工前の動植物の状態を知り得ることが重要である。そのため、育成中の動植物にＩＤチップを取り付けたり、埋め込んだりして動植物を管理し、それらに関する情報を蓄積していくと良い。動植物に関する情報とは、飼育地、飼料、飼育者、伝染病の感染の有無等である。

さらに、ＩＤチップに商品の値段が記録されていれば、ＩＤチップが実装された商品を一度に清算することができるので、従来のバーコードを用いる方式よりも短時間で簡便に商品の精算を行うことが可能となる。ＩＤチップの通信距離によっては、レジスターと商品との距離が遠くても、商品の精算を可能とすることができるので、その機能を応用すると万引きの防止にも役立つ。但し、一度に複数のＩＤチップを読み取る場合、リーダ装置には、一度に複数のＩＤチップとデータの授受を行えるアンチコリジョン機能を搭載する必要がある。

加えてＩＤチップは、バーコード、磁気テープ等のその他の情報媒体と併用することもできる。例えば、ＩＤチップには希望小売価格などの書き換え不要な基本事項を記録し、バーコードには更新すべき情報、例えば値引き価格や特価情報を記録するとよい。バーコードはＩＤチップと異なり、情報の修正を簡便に行うことができるからである。

このようにＩＤチップを実装することにより、消費者へ提供できる情報を増大させることができるため、消費者は安心して商品を購入することができる。

次に、物流管理を行う例として、ビール瓶等の商品容器にＩＤチップを実装する場合を説明する。図１２（Ｂ）及び（Ｃ）では、ＩＤチップ１２０４をラベル１２０５内に実装し、ビール瓶１２０６に貼り付ける例を示す。

ＩＤチップ内のメモリ領域には、製造日、製造場所、使用材料等に加えて、各ビール瓶の配送先、配送日時等などを記録することができる。例えば、図１２（Ｃ）に示すように、各ビール瓶がベルトコンベア１２０７により流れ、ライタ装置１２０８を通過するときに、各配送先、配送日時を記録することができる。

この機能を利用して、例えば、商品配達依頼の情報がネットワークを通じて物流管理センターへ送信されると、この情報に基づき、ライタ装置又は当該ライタ装置を制御するパーソナルコンピュータ等が配送先や配送日時を算出し、ＩＤチップへ記録するようなシステムを構築するとよい。

さらに、ＩＤチップ内におけるメモリ領域に、購入商品に合う食料品や、購入商品を使った料理法、さらには類似新製品の広告などを記録してもよい。その結果、食料品等の宣伝を兼ねることができ、消費者の購買意欲を高めることができる。

また、配達はケース毎に行われることもあるので、ケース毎、又は複数のケース毎にＩＤチップを実装し、個別事項を記録することもできる。

特に、複数の類似商品がある場合などは、ＩＤチップを実装することにより、手作業で行う入力にかかる時間や、入力ミスを低減することができる。さらに物流管理の分野において最もコストのかかる人件費用を削減することができるので、ＩＤチップを実装することにより、ミスの少ない、低コストな物流管理を行うことができる。

本実施例では、製造管理を行うために、本発明の半導体装置を実装した製造品と、当該半導体装置の情報に基づき制御される製造装置（製造ロボット）について説明する。

近年、様々な商品において、規格品ではなくオリジナル商品を望む消費者が増えたが、このようなオリジナル商品を生産する場合、生産ラインでは当該商品のオリジナル情報に基づくように生産する。例えば、塗装色を自由に選択することができる自動車の生産ラインにおいては、自動車の一部にＩＤチップを実装し、当該ＩＤチップに書き込まれた情報に基づいて塗装装置を制御し、オリジナルカラーの自動車を生産することができる。

ＩＤチップを実装する結果、事前に生産ラインに投入される自動車の順序や同色を有する数を調整する必要がなくなり、自動車の順序や数それに合わせるように塗装装置を制御するプログラムを設定しなくてすむ。また、製造装置は、自動車に実装されたＩＤチップの情報に基づき、個別に動作することができる。

このように、ＩＤチップは、製品の製造に関する固有情報を記録することにより、製造装置を制御することができるので、少数多品種製品の生産ラインにおいても使用することができる。

本実施例では、本発明の集積回路を電子マネーとして利用する形態について説明する。

図１３に、ＩＣカード１３０１を用いて決済を行っている様子を示す。ＩＣカード１３０１は、本発明の集積回路１３０２を有している。１３０３はレジスターに相当し、１３０４はリーダ／ライタに相当する。

集積回路１３０２には、ＩＣカード１３０１に入金されている金額の情報が保持されており、リーダ／ライタ１３０４は該金額の情報を非接触で読み取り、レジスター１３０３に送信することができる。レジスター１３０３では、ＩＣカード１３０１に入金されている金額が、決済する金額以上であることを確認し、決済を行う。そしてリーダ／ライタ１３０４に決済後の残額の情報を送信する。リーダ／ライタ１３０４は該残額の情報を、ＩＣカード１３０１の集積回路１３０２に書き込むことができる。

なおリーダ／ライタ１３０４に、暗証番号などを入力することができる入力キー１３０５を付加し、第三者によってＩＣカード１３０１を用いた決済が無断で行われるのを制限できるようにしても良い。

本発明の半導体装置の構成を説明するブロック図。本発明の半導体装置の構成を説明するブロック図。本発明の半導体装置の構成を説明するブロック図。本発明の半導体装置の構成を説明するブロック図。本発明の半導体装置の構成を説明するブロック図。電源情報信号を発生する電源供給レベルを判定する回路の構成を説明する図。半導体装置の使用形態の一例を示す図。半導体装置の作製工程を説明する図。半導体装置の作製工程を説明する図。半導体装置の作製工程を説明する図。半導体装置の使用形態の一例を示す図。半導体装置の使用形態の一例を示す図。半導体装置の使用形態の一例を示す図。

Claims

イベント信号を生成する中央処理回路と、
多段階の電源電位を発生する機能を有する電源回路と、
多段階のクロック周波数を発生する機能を有するクロック発生回路と、
前記イベント信号に基づき、前記中央処理回路に供給する前記電源電位と前記クロック周波数とを変更する情報を含む命令信号を生成する制御回路と、
アンテナを接続する接続端子と、を有し、
前記変更は、前記電源電位と前記クロック周波数の値を段階的に変化させて行うことを特徴とする集積回路。
中央処理回路と、
電源情報信号を生成する電源供給判定回路と、
多段階の電源電位を発生する機能を有する電源回路と、
多段階のクロック周波数を発生する機能を有するクロック発生回路と、
前記電源情報信号に基づき、前記中央処理回路に供給する前記電源電位と前記クロック周波数とを変更する情報を含む命令信号を生成する制御回路と、
アンテナを接続する接続端子と、を有し、
前記変更は、前記電源電位と前記クロック周波数の値を段階的に変化させて行うことを特徴とする集積回路。
請求項２において、前記電源回路よりも小規模の電源回路を有し、前記小規模の電源回路の電源の安定性をモニターすることで前記電源供給判定回路が前記電源情報信号を生成することを特徴とする集積回路。
メモリと、
メモリアクセス信号を生成する中央処理回路と、
多段階の電源電位を発生する機能を有する電源回路と、
多段階のクロック周波数を発生する機能を有するクロック発生回路と、
前記メモリアクセス信号に基づき、前記メモリに供給する前記電源電位と前記クロック周波数とを変更する情報を含む命令信号を生成する制御回路と、
アンテナを接続する接続端子と、を有し、
前記変更は、前記電源電位と前記クロック周波数の値を段階的に変化させて行うことを特徴とする集積回路。
請求項１乃至請求項４のいずれか一項に記載の前記集積回路は、フレキシブル基板上の半導体膜を用いたＴＦＴを用いて形成されていることを特徴とする集積回路。
請求項５において、前記半導体膜は、アモルファス半導体、結晶性半導体、又はセミアモルファス半導体であることを特徴とする集積回路。
イベント信号を生成する中央処理回路と、
多段階の電源電位を発生する機能を有する電源回路と、
多段階のクロック周波数を発生する機能を有するクロック発生回路と、
前記イベント信号に基づき、前記中央処理回路に供給する前記電源電位と前記クロック周波数とを変更する情報を含む命令信号を生成する制御回路と、
前記中央処理回路と前記制御回路とに電源供給を行うアンテナと、を有し、
前記変更は、前記電源電位と前記クロック周波数の値を段階的に変化させて行うことを特徴とする半導体装置。
中央処理回路と、
電源情報信号を生成する電源供給判定回路と、
多段階の電源電位を発生する機能を有する電源回路と、
多段階のクロック周波数を発生する機能を有するクロック発生回路と、
前記電源情報信号に基づき、前記中央処理回路に供給する前記電源電位と前記クロック周波数とを変更する情報を含む命令信号を生成する制御回路と、
前記中央処理回路と前記制御回路とに電源供給を行うアンテナと、を有し、
前記変更は、前記電源電位と前記クロック周波数の値を段階的に変化させて行うことを特徴とする半導体装置。
請求項８において、前記電源回路よりも小規模の電源回路を有し、前記小規模の電源回路の電源の安定性をモニターすることで前記電源供給判定回路が前記電源情報信号を生成することを特徴とする半導体装置。
メモリと、
メモリアクセス信号を生成する中央処理回路と、
多段階の電源電位を発生する機能を有する電源回路と、
多段階のクロック周波数を発生する機能を有するクロック発生回路と、
前記メモリアクセス信号に基づき、前記メモリに供給する前記電源電位と前記クロック周波数とを変更する情報を含む命令信号を生成する制御回路と、
前記メモリと前記中央処理回路と前記制御回路とに電源供給を行うアンテナと、を有し、
前記変更は、前記電源電位と前記クロック周波数の値を段階的に変化させて行うことを特徴とする半導体装置。
請求項７乃至請求項１０のいずれか一項に記載の前記半導体装置は、フレキシブル基板上の半導体膜を用いたＴＦＴを用いて形成されていることを特徴とする半導体装置。
請求項１１において、前記半導体膜は、アモルファス半導体、結晶性半導体、又はセミアモルファス半導体であることを特徴とする半導体装置。
請求項１乃至請求項６のいずれか一項に記載の前記集積回路、又は請求項７乃至請求項１２のいずれか一項に記載の前記半導体装置が組み込まれることを特徴とする無線チップ。