JP4773137B2 - Cold cathode display device and method for producing the same - Google Patents

Cold cathode display device and method for producing the same Download PDF

Info

Publication number
JP4773137B2
JP4773137B2 JP2005158984A JP2005158984A JP4773137B2 JP 4773137 B2 JP4773137 B2 JP 4773137B2 JP 2005158984 A JP2005158984 A JP 2005158984A JP 2005158984 A JP2005158984 A JP 2005158984A JP 4773137 B2 JP4773137 B2 JP 4773137B2
Authority
JP
Japan
Prior art keywords
electrode layer
gate electrode
emitter
cavity
cathode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005158984A
Other languages
Japanese (ja)
Other versions
JP2006338898A (en
Inventor
正明 平川
美尚 中野
村上  裕彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ulvac Inc
Original Assignee
Ulvac Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ulvac Inc filed Critical Ulvac Inc
Priority to JP2005158984A priority Critical patent/JP4773137B2/en
Publication of JP2006338898A publication Critical patent/JP2006338898A/en
Application granted granted Critical
Publication of JP4773137B2 publication Critical patent/JP4773137B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
  • Cold Cathode And The Manufacture (AREA)

Description

本発明は、冷陰極表示素子及びその作製方法に関する。   The present invention relates to a cold cathode display element and a manufacturing method thereof.

電界電子放出表示素子についての実用化への研究は、従来、エミッタ用としてシリコン基板を異方性エッチングして形成したシリコンチップを主として用いて行われていた。しかし、シリコンチップ作製の技術的困難性に加え、動作電圧が高いことや高電流の放出によるシリコンチップの劣化に伴う素子性能の低下など問題が多かった。そのため、グラファイトナノファイバを初め、カーボン系ナノ材料の優れた種々の物性を半導体分野で利用しようとする試みがなされている。例えば、グラファイトナノファイバが、高電子放出密度、低電界電子放出性能を達成することのできる陰極材料として注目されている。   In the past, research into the practical application of a field electron emission display device has been performed mainly using a silicon chip formed by anisotropic etching of a silicon substrate for an emitter. However, in addition to technical difficulties in manufacturing a silicon chip, there are many problems such as a high operating voltage and a decrease in device performance due to deterioration of the silicon chip due to high current discharge. Therefore, attempts have been made to use various excellent physical properties of carbon nanomaterials such as graphite nanofibers in the semiconductor field. For example, graphite nanofibers are attracting attention as cathode materials that can achieve high electron emission density and low field electron emission performance.

近年、上記陰極材料の製造方法の改良と相まって、カーボン系材料から作製されたエミッタを有する電界電子放出表示素子について、ディスプレイ用途の分野などで開発・改良が進められている。この場合に、カーボン系エミッタ特有の作製プロセス及びエミッタ形状を考慮して、いかにばらつきが少ない表示性能を有する素子構造を作製するか、また、大面積表示素子への応用を可能とするかについての改良が急務となっている。   In recent years, field electron emission display devices having emitters made of carbon-based materials have been developed and improved in the field of display applications, etc., coupled with improvements in the manufacturing method of the cathode material. In this case, considering the manufacturing process peculiar to the carbon-based emitter and the emitter shape, how to produce an element structure having a display performance with little variation and whether it can be applied to a large area display element. Improvement is an urgent need.

カーボン系エミッタは、シリコンチップと比較して電子放出安定性に優れている。しかし、触媒を用いた化学気相成長などにより形成するために、従来の作製プロセスでは、シリコン基板に対する異方性エッチングにより作製されるシリコンチップ作製プロセスの場合と比べて、基板内エミッタ特性のばらつきが大きいものしか得られないという欠点があった。これは、数10μm以上のサイズを有する表示素子やその集合体が形成される基板全体に渡って、化学気相成長により、独立したミクロンサイズのカーボン系エミッタを特性のばらつきを小さくして形成することは大変な技術的困難性を伴うからである。   Carbon-based emitters are superior in electron emission stability compared to silicon chips. However, in order to form by chemical vapor deposition using a catalyst, etc., in the conventional fabrication process, the variation in emitter characteristics in the substrate compared to the silicon chip fabrication process fabricated by anisotropic etching on the silicon substrate. There was a drawback that only large ones could be obtained. This is because an independent micron-sized carbon-based emitter is formed with reduced variation in characteristics by chemical vapor deposition over the entire substrate on which a display element having a size of several tens of μm or more and an aggregate thereof are formed. This is because it involves great technical difficulties.

図7に従来の電界電子放出表示素子の作製工程図を示し、図8に得られた素子のエミッタ配列の一例を模式的に示し、図9に、得られた表示素子のカソード部の断面構造を模式的に示す。この場合、表示素子の大きさ(100μm×100μm)に対応するゲート電極層内に、10μmピッチで格子状に配列した100個のエミッタが設けられており、素子内発光均一性を主眼とした構成ではある。しかし、エミッタとしてカーボン系エミッタを利用すると、製作プロセスによっては、著しく電子放出特性の劣るエミッタが多数存在してしまうなどの問題がしばしば発生する。この原因としては、エミッタを構成するカーボンそのものの特性のばらつきの他に、カソード電極からゲート電極の方向に向かって成長しているエミッタ材料とゲート電極との間の電場の関係に因る電子発散の影響及び電子放出量の低下が挙げられる。図7〜9については、後述する比較例1中で詳細に説明する。   FIG. 7 shows a manufacturing process diagram of a conventional field emission display device, FIG. 8 schematically shows an example of the emitter arrangement of the obtained device, and FIG. 9 shows a cross-sectional structure of the cathode portion of the obtained display device. Is shown schematically. In this case, 100 emitters arranged in a grid pattern with a pitch of 10 μm are provided in the gate electrode layer corresponding to the size of the display element (100 μm × 100 μm), and the configuration mainly focuses on the light emission uniformity within the element. It is. However, when carbon-based emitters are used as emitters, problems such as the presence of many emitters with significantly inferior electron emission characteristics often occur depending on the manufacturing process. This is due to the dispersion of the characteristics of the carbon itself that constitutes the emitter, as well as the electron divergence due to the electric field relationship between the emitter material growing from the cathode electrode toward the gate electrode and the gate electrode. And lowering of the electron emission amount. 7 to 9 will be described in detail in Comparative Example 1 described later.

図7〜9では、各エミッタを絶縁層で囲んだ例を示したが、エミッタ用チップとしての垂直配向された多数の炭素ナノチューブとRGB3色の蛍光体との間にメッシュ構造のゲート電極としての金属膜を有する電界電子放出表示素子の構造が、構造の簡易化及び製造プロセスの簡易化を主眼として提案されている(例えば、特許文献1参照)。この場合、ゲート電極は表示素子の外周で第1スペーサのみで支持されており、下部カソード部と上部アノード部とは素子の外周で第2スペーサのみで付着されている。
特開2001−176431号公報(特許請求の範囲、段落番号0006など)
FIGS. 7 to 9 show examples in which each emitter is surrounded by an insulating layer. However, as a gate electrode having a mesh structure between a large number of vertically aligned carbon nanotubes as emitter chips and RGB three-color phosphors. A structure of a field electron emission display element having a metal film has been proposed mainly for the simplification of the structure and the simplification of the manufacturing process (see, for example, Patent Document 1). In this case, the gate electrode is supported only by the first spacer on the outer periphery of the display element, and the lower cathode portion and the upper anode portion are attached only by the second spacer on the outer periphery of the element.
JP 2001-176431 A (claims, paragraph number 0006, etc.)

上記したように、ゲート電極をメッシュ構造として、エミッタから放出される電子の発散を抑制し、エミッタに対向する位置に配置された蛍光体を効率良く発光させることは可能であるかもしれない。しかし、このようなメッシュ構造のゲート電極を作製する場合、ゲート電極が素子内で形状を維持して短絡することなく把持されるように、強度を考慮して素子の発光面積との関係から電極の厚みを設計せざるを得ず、所定の大きさの素子を設計するには制約が多すぎ、実用化範囲が限られるという問題があった。   As described above, it may be possible to efficiently emit light from the phosphor disposed at a position facing the emitter by suppressing the divergence of electrons emitted from the emitter by using the mesh structure of the gate electrode. However, when manufacturing a gate electrode having such a mesh structure, the electrode is considered in relation to the light emitting area of the element in consideration of strength so that the gate electrode is held in the element without being short-circuited while maintaining its shape. However, there are too many restrictions for designing an element of a predetermined size, and there is a problem that the practical range is limited.

本発明の課題は、上述の従来技術の問題点を解決することにあり、製作が容易で、ばらつきが少ない表示性能を有し、かつ大面積表示も可能であると共に、ゲート電極の変形もない電界電子表示素子及びその作製方法を提供することにある。   An object of the present invention is to solve the above-mentioned problems of the prior art, which is easy to manufacture, has a display performance with little variation, can display a large area, and has no deformation of the gate electrode. An object of the present invention is to provide a field electronic display device and a method for manufacturing the same.

本発明は、下部基板上に形成されたカソード電極層と、前記カソード電極層上方に形成されたゲート電極層と、前記カソード電極層と前記ゲート電極層との間に設けられた貫通する空洞を有する絶縁層と、前記空洞内の前記カソード電極層の露出した表面上に設けられたエミッタと、前記ゲート電極層上に設けられる蛍光体層と、前記蛍光体層に設けられたアノード用電極層と、上部基板とを備えた冷陰極表示素子において、前記空洞が1つの貫通孔からなると共に、その内部に少なくとも1つ、好ましくは複数の前記絶縁層からなる支柱を内包し、前記空洞には複数のエミッタが均一に設けられ、前記ゲート電極層は前記複数のエミッタの個々の少なくとも上方位置にエミッタホールを有するメッシュ構造からなっていることを特徴とする。この場合、空洞の開口率は、絶縁層全表面積基準で20%〜70%の範囲にあり、また、前記空洞も、メッシュ構造を有するゲート電極層の形成後にエッチングされて形成されたものである。また、前記ゲート電極層は、内包する絶縁層からなる支柱で支持されていることを特徴とする。さらに、この場合も、前記下部基板、カソード電極層、ゲート電極層、絶縁層及びエミッタからなるカソード部と、前記蛍光体層、アノード用電極層及び上部基板からなるアノード部とが、表示素子の外周部に設けられた支持体を介してはりあわされている。 This onset Ming, hollow penetrating provided between the cathode electrode layer formed on the lower substrate, and the cathode electrode layer formed above the gate electrode layer, and the cathode electrode layer and the gate electrode layer An insulating layer having an emitter, an emitter provided on the exposed surface of the cathode electrode layer in the cavity, a phosphor layer provided on the gate electrode layer, and an anode electrode provided on the phosphor layer In a cold cathode display device comprising a layer and an upper substrate , the cavity is composed of one through hole, and at least one, preferably a plurality of support layers made of the insulating layer is included in the cavity, A plurality of emitters are uniformly provided, and the gate electrode layer has a mesh structure having an emitter hole at least above each of the plurality of emitters. In this case, the cavity opening ratio of is in the range of 20% to 70% in the insulating layer total surface area basis, also the cavity is also one which is formed by etching after formation of a gate electrode layer having a mesh structure is there. The gate electrode layer is supported by a support post made of an insulating layer. Furthermore, also in this case, the cathode portion composed of the lower substrate, the cathode electrode layer, the gate electrode layer, the insulating layer, and the emitter, and the anode portion composed of the phosphor layer, the anode electrode layer, and the upper substrate are included in the display element. It is spread through a support provided on the outer periphery.

本発明の前記冷陰極表示素子において、エミッタホールの直径は、3μm以下、好ましくは0.5μm〜3μmの範囲にあることを特徴とし、絶縁層の厚みは、エミッタホールの直径の2〜5倍であることを特徴とする。エミッタホールの直径が3μmを超えるとメッシュ構造を作製することが困難になり、0.5μm未満では装置コストが高くなり過ぎる。絶縁層の厚みが2倍未満ではエミッタホールから電界が漏れてエミッタに電界がかかりにくくなり、5倍を超えると絶縁層の強度を保つために貫通孔の開口率を低く設定する必要が生じるからである。また、エミッタは、グラファイトナノファイバやカーボンナノチューブからなることが好ましい。さらに、表示素子の大きさは、50μm×50μm〜1000μm×1000μmの範囲にあることを特徴とする。50μm×50μm未満であると装置コストが高くなり過ぎ、1000μm×1000μmを超えると、例えばフラットパネルディスプレイ(FPD)に利用するには大きくなり過ぎる。   In the cold cathode display device of the present invention, the diameter of the emitter hole is 3 μm or less, preferably in the range of 0.5 μm to 3 μm, and the thickness of the insulating layer is 2 to 5 times the diameter of the emitter hole It is characterized by being. If the diameter of the emitter hole exceeds 3 μm, it becomes difficult to produce a mesh structure, and if it is less than 0.5 μm, the device cost becomes too high. If the thickness of the insulating layer is less than twice, the electric field leaks from the emitter hole and it is difficult to apply the electric field to the emitter. If the thickness exceeds five times, the aperture ratio of the through hole needs to be set low in order to maintain the strength of the insulating layer. It is. The emitter is preferably made of graphite nanofiber or carbon nanotube. Furthermore, the size of the display element is in the range of 50 μm × 50 μm to 1000 μm × 1000 μm. If it is less than 50 μm × 50 μm, the device cost becomes too high, and if it exceeds 1000 μm × 1000 μm, it becomes too large for use in, for example, a flat panel display (FPD).

本発明の冷陰極表示素子の作製方法は、下部基板上にカソード電極層、絶縁層及びゲート電極層を順次形成する工程と、前記ゲート電極層上にレジストパターンを形成した後、エッチングによりエミッタホールを形成してメッシュ構造を有するゲート電極層を形成する工程と、前記エミッタホールを通じてエミッタホール下方の絶縁層に対して等方性エッチングにより貫通する空洞を形成する工程と、前記空洞内の前記カソード電極層の露出した表面上にエミッタを形成する工程とによりカソード部を作製し、次いで、前記カソード部と、蛍光体層、アノード用電極層及び上部基板からなるアノード部とを、表示素子の外周部に設けられた支持体を介してはり合わせて冷陰極表示素子を作製する冷陰極表示素子の作製方法において、前記空洞を形成する工程において、前記空洞として連通した1つの貫通孔を形成すると共に、その空洞内部に少なくとも1つ、好ましくは複数の前記絶縁層からなる支柱を内包するように等方性エッチングを行うことを特徴とする。 The method for manufacturing a cold cathode display device according to the present invention includes a step of sequentially forming a cathode electrode layer, an insulating layer, and a gate electrode layer on a lower substrate, a resist pattern is formed on the gate electrode layer, and then etching to form an emitter hole. Forming a gate electrode layer having a mesh structure, forming a cavity penetrating through the emitter hole to the insulating layer below the emitter hole by isotropic etching, and the cathode in the cavity A cathode part is produced by a step of forming an emitter on the exposed surface of the electrode layer, and then the cathode part and an anode part composed of a phosphor layer, an anode electrode layer and an upper substrate are connected to the outer periphery of the display element. via a support body provided in part Ri together in the method for manufacturing a cold cathode display device for producing a cold cathode display device, said cavity In the step of forming, to form a single through-hole in communication as the cavity, at least one therein cavity, that preferably performs isotropic etching so as to include a post comprising a plurality of said insulating layer Features.

本発明の電界電子表示素子によれば、製作が容易で、ばらつきが少ない表示性能を有し、かつ大面積表示も可能であると共に、ゲート電極の変形もないという効果を奏する。これにより、表示素子内の表示色一様性を向上させると共に、素子間のばらつきをも抑制し、高精彩なカラー表示ができるようになるという効果を奏する。   According to the field electronic display element of the present invention, it is easy to manufacture, has a display performance with little variation, can display a large area, and does not deform the gate electrode. As a result, the display color uniformity in the display elements is improved, and variations between elements are also suppressed, so that high-definition color display can be achieved.

本発明は、上記したように、電界電子放出表示素子及びその作製方法に関し、より詳細には、カーボン系エミッタを使用する電界電子放出表示素子の構造に関するものである。   As described above, the present invention relates to a field electron emission display element and a manufacturing method thereof, and more particularly to a structure of a field electron emission display element using a carbon-based emitter.

図1(A)及び(B)を参照して、本発明に係わる冷陰極表示素子の一実施の形態について説明する。   An embodiment of a cold cathode display device according to the present invention will be described with reference to FIGS.

図1(A)は、表示素子のメッシュ状ゲート電極構造を示す平面図であり、図1(B)は、図1(A)中の線X−Xからみた表示素子1の構造を示す断面図である。   FIG. 1A is a plan view showing a mesh-like gate electrode structure of a display element, and FIG. 1B is a cross-sectional view showing the structure of the display element 1 taken along line XX in FIG. FIG.

図1に示すように、下部基板11の表面上にはカソード電極層12が配設されており、カソード電極層12上には絶縁層13が設けられている。絶縁層13には、空洞である貫通孔14が複数個設けられおり、各貫通孔には、露出したカソード電極層12上に形成された複数のエミッタ15が設けられている。絶縁層13上にはゲート電極層16が形成されており、このゲート電極層は、各エミッタ15の少なくとも直上にエミッタホール17を有するメッシュ構造となっている。すなわち、表示素子1内には複数の貫通孔14が均一に配置され、各貫通孔内には複数のエミッタ15が均一に配置されている。なお、エミッタ15は、ゲート電極層16及び絶縁層13に接触しないように形成されている。   As shown in FIG. 1, a cathode electrode layer 12 is provided on the surface of the lower substrate 11, and an insulating layer 13 is provided on the cathode electrode layer 12. A plurality of hollow through holes 14 are provided in the insulating layer 13, and a plurality of emitters 15 formed on the exposed cathode electrode layer 12 are provided in each through hole. A gate electrode layer 16 is formed on the insulating layer 13, and this gate electrode layer has a mesh structure having an emitter hole 17 at least immediately above each emitter 15. That is, a plurality of through holes 14 are uniformly arranged in the display element 1, and a plurality of emitters 15 are uniformly arranged in each through hole. The emitter 15 is formed so as not to contact the gate electrode layer 16 and the insulating layer 13.

エミッタ15としてカーボン系エミッタを用いる場合には、化学気相成長などによるカーボン系エミッタの形成に通常触媒層を成長の起点として利用するため、図示しないが、各エミッタ15は、カソード電極層12上の触媒層を介して配設されている。所定の発光を行う表示素子1の1つの大きさは、ゲート電極層16上に設けられる支持体であるリブ18で規定され、リブで囲まれたゲート電極層の上方の空間内に表示素子1の発光色を決める蛍光体層19が配置される。この蛍光体層19は、アノード用の透明電極層20を介して上部基板21上に設けられている。エミッタ15から放出された電子は、ゲート電極層16のエミッタホール17を通過し、蛍光体層19に入射し、発光が行われる。   When a carbon-based emitter is used as the emitter 15, a catalyst layer is usually used as a growth starting point for the formation of a carbon-based emitter by chemical vapor deposition or the like. It is arrange | positioned through the catalyst layer. One size of the display element 1 that emits predetermined light is defined by a rib 18 that is a support provided on the gate electrode layer 16, and the display element 1 is in a space above the gate electrode layer surrounded by the rib. A phosphor layer 19 that determines the emission color of is arranged. The phosphor layer 19 is provided on the upper substrate 21 via the anode transparent electrode layer 20. The electrons emitted from the emitter 15 pass through the emitter hole 17 of the gate electrode layer 16 and enter the phosphor layer 19 to emit light.

図1に示す構造における一種の空洞である貫通孔14の直径は、ゲート電極層16の厚みとの兼ね合いで機械的強度を考慮して設計される。各貫通孔14におけるエミッタホール17の数密度は一つの表示素子1内で一様とすることが好ましい。各貫通孔14におけるエミッタホール17の数密度が高いほど貫通孔間でのエミッタ15からの電子放出量のばらつきが抑えられ、より好ましい態様となる。   The diameter of the through hole 14 which is a kind of cavity in the structure shown in FIG. 1 is designed in consideration of mechanical strength in consideration of the thickness of the gate electrode layer 16. It is preferable that the number density of the emitter holes 17 in each through hole 14 is uniform in one display element 1. As the number density of the emitter holes 17 in each through hole 14 is higher, the variation in the amount of electron emission from the emitter 15 between the through holes is suppressed, which is a more preferable mode.

表示素子1において絶縁層13に設けた貫通孔14の開口率の合計は、絶縁層全表面積基準で20%〜70%の範囲とすることが好ましい。開口率をこの範囲内とすると、表示色の均一性が容易に実現されると共に、ゲート電極層の変形が生じない。図1の形態では、貫通孔14上に位置するゲート電極層16のメッシュ状部分は、貫通孔外周の絶縁層13によりその外周が支持されて自重に対抗して形状を維持しているため、開口率を大きくしない方が好ましい。従って、表示素子1の発光輝度を上げるためには、貫通孔の開口率を大きするのではなく、すなわち貫通孔14の直径を大きくするのではなく、表示素子中の貫通孔の数を増やす方向で行うことが好ましい。   In the display element 1, the total aperture ratio of the through holes 14 provided in the insulating layer 13 is preferably in the range of 20% to 70% based on the total surface area of the insulating layer. When the aperture ratio is within this range, the uniformity of the display color is easily realized and the gate electrode layer is not deformed. In the form of FIG. 1, the mesh-like portion of the gate electrode layer 16 located on the through hole 14 is supported by the insulating layer 13 on the outer periphery of the through hole and maintains its shape against its own weight. It is preferable not to increase the aperture ratio. Therefore, in order to increase the light emission luminance of the display element 1, the aperture ratio of the through hole is not increased, that is, the diameter of the through hole 14 is not increased, but the number of the through holes in the display element is increased. It is preferable to carry out with.

なお、図1(B)に示す構造を形成するプロセスにおいて、ゲート電極層16にエミッタホール17を形成した後、等方性エッチングなどの手段によりゲート電極層下の絶縁層に貫通孔14を設ける工程を使用する場合には、架橋構造の強度維持のために離間すべき貫通孔がオーバーエッチングにより側面で連通しないように開口率の設定及びエッチング条件管理に留意する必要があるのは言うまでもない。   In the process of forming the structure shown in FIG. 1B, after forming the emitter hole 17 in the gate electrode layer 16, the through hole 14 is provided in the insulating layer under the gate electrode layer by means such as isotropic etching. Needless to say, when using the process, it is necessary to pay attention to the setting of the aperture ratio and the management of etching conditions so that the through-holes that should be spaced apart from each other are not communicated on the side surface by overetching in order to maintain the strength of the crosslinked structure.

上記エミッタホール17の径は、0.5μm〜3μmの範囲が好ましく、表示素子内で統一することが当然好ましい。また、絶縁層13の厚みは、エミッタホール径の2〜5倍の範囲とすることが好ましい。絶縁層の厚みをこの範囲にすると、エミッタに満足な電界をかけることができると共に、貫通孔の開口率を大きくすることができる。上述の等方性エッチングなどの手段により絶縁層に貫通孔を設ける工程は、絶縁層の厚みが大きいほどサイドオーバエッチングが進行するので、開口率の設定についてより留意する必要があるのは言うまでもない。   The diameter of the emitter hole 17 is preferably in the range of 0.5 μm to 3 μm, and it is naturally preferable to unify within the display element. The thickness of the insulating layer 13 is preferably in the range of 2 to 5 times the emitter hole diameter. When the thickness of the insulating layer is within this range, a satisfactory electric field can be applied to the emitter and the aperture ratio of the through hole can be increased. In the step of providing a through hole in the insulating layer by means such as the above-described isotropic etching, it is needless to say that the setting of the aperture ratio needs to be more careful because the side over etching proceeds as the thickness of the insulating layer increases. .

図2(A)及び(B)は、図1で示された電界電子放出表示素子とは別の実施の態様を示す。図2(A)は、表示素子におけるメッシュ状のゲート電極構造を示す平面図であり、図2(B)は、図(A)中の線X−Xからみた表示素子1’の構造を示す断面図である。図2において、図1と同じ構成要素は同じ参照番号で表示し、その詳細な説明は省略する。   2A and 2B show another embodiment different from the field electron emission display device shown in FIG. FIG. 2A is a plan view showing a mesh-like gate electrode structure in the display element, and FIG. 2B shows a structure of the display element 1 ′ viewed from the line XX in FIG. It is sectional drawing. 2, the same components as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.

図2によれば、下部基板11上に、カソード電極層12を介して形成された絶縁層13には、表示素子1’の外周部と共にゲート電極層16を支える支柱22(絶縁層からなる支柱)を内包した空洞23が設けられており、この空洞内には、露出したカソード電極層12上に形成された複数のエミッタ15が均一に配置されている。換言すれば、絶縁層のほぼ全体(表示素子のほぼ全体)に渡って1つの貫通孔としての空洞が設けられており、絶縁層13上のゲート電極層16は、この表示素子の外周部(すなわち、絶縁層の外周部)と内部の絶縁層からなる支柱22とによって支持されている。図1に示す構造と同じく、ゲート電極層16は、各エミッタ15の少なくとも直上にエミッタホール17を有するメッシュ構造となっており、また、エミッタ15は、ゲート電極層16及び絶縁層13に接触しないように形成されている。   Referring to FIG. 2, the insulating layer 13 formed on the lower substrate 11 via the cathode electrode layer 12 has a support 22 (support made of an insulating layer) that supports the gate electrode layer 16 together with the outer peripheral portion of the display element 1 ′. ) Is provided, and a plurality of emitters 15 formed on the exposed cathode electrode layer 12 are uniformly arranged in the cavity. In other words, a cavity as one through hole is provided over substantially the entire insulating layer (substantially the entire display element), and the gate electrode layer 16 on the insulating layer 13 is formed on the outer peripheral portion of the display element ( In other words, it is supported by the outer peripheral portion of the insulating layer) and the column 22 made of the inner insulating layer. Similar to the structure shown in FIG. 1, the gate electrode layer 16 has a mesh structure having an emitter hole 17 at least immediately above each emitter 15, and the emitter 15 does not contact the gate electrode layer 16 and the insulating layer 13. It is formed as follows.

エミッタ15としてカーボン系エミッタを用いる場合には、上記したように、化学気相成長などによるカーボン系エミッタの形成に通常触媒層を成長の起点として利用するため、図示しないが、各エミッタ15は、カソード電極層12上の触媒層を介して配設されている。所定の発光を行う表示素子1の1つの大きさは、ゲート電極層16上に設けられる支持体であるリブ18で規定され、リブで囲まれたゲート電極層の上方の空間内に表示素子1の発光色を決める蛍光体層19が配置される。この蛍光体層19は、図1の場合と同様に、アノード用の透明電極層20を介して上部基板21上に設けられている。エミッタ15から放出された電子は、ゲート電極層16のエミッタホール17を通過し、蛍光体層19に入射し、発光が行われる。   When a carbon-based emitter is used as the emitter 15, as described above, since the catalyst layer is usually used as a growth starting point for the formation of a carbon-based emitter by chemical vapor deposition or the like, although not shown, It is disposed via a catalyst layer on the cathode electrode layer 12. One size of the display element 1 that emits predetermined light is defined by a rib 18 that is a support provided on the gate electrode layer 16, and the display element 1 is in a space above the gate electrode layer surrounded by the rib. A phosphor layer 19 that determines the emission color of is arranged. The phosphor layer 19 is provided on the upper substrate 21 via the anode transparent electrode layer 20 as in the case of FIG. The electrons emitted from the emitter 15 pass through the emitter hole 17 of the gate electrode layer 16 and enter the phosphor layer 19 to emit light.

図2に示す構造の場合も、表示素子1’において絶縁層13に設けた空洞23の開口率は、図1に示す構造の場合と同様な理由により、絶縁層全表面積基準で20%〜70%の範囲とすることが好ましい。図2の構造では、空洞23上に位置するゲート電極層16のメッシュ状部分は、空洞最外周の絶縁層13及び絶縁層からなる内包する支柱22に支持されて自重に対抗して形状を維持している。従って、表示素子1’の発光輝度を上げるためには、空洞23が内包する支柱22の直径を小さくし、且つ支柱の数を表示素子内に均一に分散して増やす方向で行うことが好ましい。本構造でも、エミッタホール17の径は、0.5μm〜3μmの範囲が好ましく、表示素子内で統一することが当然好ましい。また、絶縁層13の厚みは、図1の場合に説明したのと同様な理由で、エミッタホール径の2〜5倍の範囲とすることが好ましい。   Also in the structure shown in FIG. 2, the aperture ratio of the cavity 23 provided in the insulating layer 13 in the display element 1 ′ is 20% to 70 based on the total surface area of the insulating layer for the same reason as in the structure shown in FIG. 1. % Is preferable. In the structure of FIG. 2, the mesh-like portion of the gate electrode layer 16 located on the cavity 23 is supported by the insulating layer 13 at the outermost periphery of the cavity and the supporting pillar 22 including the insulating layer, and maintains its shape against its own weight. is doing. Therefore, in order to increase the light emission luminance of the display element 1 ′, it is preferable to reduce the diameter of the columns 22 included in the cavity 23 and increase the number of columns uniformly distributed in the display elements. Also in this structure, the diameter of the emitter hole 17 is preferably in the range of 0.5 μm to 3 μm, and it is naturally preferable to unify within the display element. The thickness of the insulating layer 13 is preferably in the range of 2 to 5 times the emitter hole diameter for the same reason as described in the case of FIG.

上記実施の形態において、基板としては、表示素子において通常用いられる基板であれば良く、例えばガラスやシリコン、セラミック(例えば、STOやBTOなど)からなる基板を用いることができる。カソード電極層材料としては、通常カソード電極材料として用いる金属、合金であれば良く、例えばCr、Mo、Cu、W、Al及びNdから選ばれた金蔵やこれらの金属の少なくとも1種を含む合金を用いることができる。絶縁層材料としては、通常絶縁層として用いる材料でもあれば良く、例えばSiOやジルコニアなどを用いることができる。ゲート電極層としては、通常ゲート電極層として用いる金属、合金であれば良く、例えばCr、Pd、Mo、Nd、Cu、W及びAlから選ばれた金属やこれらの金属の少なくとも1種を含む合金を用いることができる。また、触媒層材料としては、化学気相成長法において通常触媒材料として用いる金属、合金であれば良く、例えば、Fe、Co及びNiのいずれかの金属、或いはインバー、インコネル、ハステロイ、ハーバー(Co/Cr/Ni/W/Mo/Mn/C/Be/Fからなる合金)などの合金を用いることができる。さらに、上記エミッタ材料としては、例えば、通常カーボン系エミッタ材料として用いる材料、好ましくは、グラファイトナノファイバやカーボンナノチューブなどの材料を用いることができる。このカーボン系エミッタの作製プロセスは、特に制限されず、例えば、グラファイトナノファイバは、公知の炭素供給原料と水素ガス等及び触媒を用い、化学気相成長法による通常のプロセスを経て作製することができる。 In the above embodiment, the substrate may be any substrate that is normally used in a display element. For example, a substrate made of glass, silicon, or ceramic (for example, STO or BTO) can be used. The cathode electrode layer material may be any metal or alloy that is usually used as a cathode electrode material. For example, a metal selected from Cr, Mo, Cu, W, Al, and Nd or an alloy containing at least one of these metals. Can be used. The insulating layer material may be any material that is normally used as an insulating layer, and for example, SiO 2 or zirconia can be used. The gate electrode layer may be any metal or alloy that is usually used as a gate electrode layer, for example, a metal selected from Cr, Pd, Mo, Nd, Cu, W, and Al, or an alloy containing at least one of these metals. Can be used. The catalyst layer material may be any metal or alloy that is usually used as a catalyst material in the chemical vapor deposition method. For example, any one of Fe, Co, and Ni, or Invar, Inconel, Hastelloy, Harbor (Co Alloys such as / Cr / Ni / W / Mo / Mn / C / Be / F) can be used. Further, as the emitter material, for example, a material usually used as a carbon-based emitter material, preferably a material such as graphite nanofiber or carbon nanotube can be used. The production process of the carbon-based emitter is not particularly limited. For example, the graphite nanofiber can be produced through a normal process by chemical vapor deposition using a known carbon feedstock, hydrogen gas, and a catalyst. it can.

本発明によれば、上記したように、メッシュ構造を有するゲート電極層は、絶縁層で支持されて、貫通孔あるいは空洞上においてもその形状を維持できるので、ゲート電極層上のリブの配置位置により所定の形状、大きさの表示素子を構成することができる。   According to the present invention, as described above, the gate electrode layer having a mesh structure is supported by the insulating layer and can maintain its shape even on the through hole or the cavity. Thus, a display element having a predetermined shape and size can be configured.

本発明によれば、表示素子の大きさには特に制限はないが、例えば一般に50μm×50μm〜1000μm×1000μm、好ましくは80μm×80μm〜120μm×120μmの範囲としても良く、また、図3に示すように、RGB蛍光体層と組み合わせてマトリクス配置し、おのおのの素子を所定の制御によって発光させれば、非常に高精細なカラー表示を行うことができる。   According to the present invention, the size of the display element is not particularly limited. For example, the display element generally has a size of 50 μm × 50 μm to 1000 μm × 1000 μm, preferably 80 μm × 80 μm to 120 μm × 120 μm, and is shown in FIG. As described above, when a matrix is arranged in combination with the RGB phosphor layers and each element emits light under a predetermined control, a very high-definition color display can be performed.

次に、実施例によって本発明を詳細に説明する。   Next, the present invention will be described in detail by way of examples.

図4(a)〜(f)に示す本発明に係わる表示素子のカソード部の作製工程に従って、図5に示すメッシュ状のゲート電極構造を有するカソード部を作製した。図4及び5において、図1と同じ構成要素は同じ参照番号で表示する。   A cathode part having a mesh-like gate electrode structure shown in FIG. 5 was produced according to the production process of the cathode part of the display element according to the present invention shown in FIGS. 4 and 5, the same components as those in FIG. 1 are denoted by the same reference numerals.

まず、下部ガラス基板11の表面上に所定のパターン化された厚み200nmのCr薄膜からなるカソード電極層12を形成した後、基板全体に厚み5μmのSiO薄膜からなる絶縁層13を堆積し、続けて絶縁層上に厚み300nmのCr薄膜からなるゲート電極層16を形成した(図4(a))。 First, after forming a predetermined patterned cathode electrode layer 12 made of a Cr thin film having a thickness of 200 nm on the surface of the lower glass substrate 11, an insulating layer 13 made of a SiO 2 thin film having a thickness of 5 μm is deposited on the entire substrate, Subsequently, a gate electrode layer 16 made of a Cr thin film having a thickness of 300 nm was formed on the insulating layer (FIG. 4A).

その後、ゲート電極層16上にフォトレジストを用いて厚み1.5μmのレジストパターン24を形成し(図4(b))、次いでエッチング処理により、所定個数のφ2μmのエミッタホール17を形成して、メッシュ構造のゲート電極層16とした(図4(c))。このレジストパターン24を残したまま基板を洗浄した後、BHF(バッファードフッ酸)をエッチング液として用い、通常の条件で、エミッタホール17を通じてエミッタホール下の絶縁層13に対して等方性エッチングを行い、絶縁層内に貫通孔14を設けた(図4(d))。この場合、図5に示すように、表示素子の表示サイズ(100μm×100μm)に対応するゲート電極層16内に、φ20μmの領域A(貫通孔)を9箇所に均一に配置し、この領域Aのそれぞれに、13個のエミッタホールを4μmピッチで格子状に設けた。この実施例では、表示サイズ100μm×100μmの表示素子において、全貫通孔14による絶縁層の開口率は約27%であった。   Thereafter, a resist pattern 24 having a thickness of 1.5 μm is formed on the gate electrode layer 16 using a photoresist (FIG. 4B), and then a predetermined number of φ2 μm emitter holes 17 are formed by etching. A gate electrode layer 16 having a mesh structure was obtained (FIG. 4C). After cleaning the substrate while leaving the resist pattern 24, isotropic etching is performed on the insulating layer 13 below the emitter hole through the emitter hole 17 under normal conditions using BHF (buffered hydrofluoric acid) as an etchant. The through hole 14 was provided in the insulating layer (FIG. 4D). In this case, as shown in FIG. 5, in the gate electrode layer 16 corresponding to the display size (100 μm × 100 μm) of the display element, regions A (through holes) of φ20 μm are uniformly arranged at nine locations. Each of these was provided with 13 emitter holes in a lattice shape at a pitch of 4 μm. In this example, in the display element having a display size of 100 μm × 100 μm, the opening ratio of the insulating layer by all the through holes 14 was about 27%.

さらに続けて、レジストパターン24をゲート電極層16上に残したまま基板を洗浄した後、基板に対してFeをスパッタ成膜することにより、エミッタホール17直下の貫通孔14に露出したカソード電極層12上に、エミッタホール配置パターンが投影されたFeの触媒層を厚み50nm程度で形成した(図4(e))。   Subsequently, the substrate is washed while leaving the resist pattern 24 on the gate electrode layer 16, and then the cathode electrode layer exposed in the through hole 14 directly below the emitter hole 17 is formed by sputtering Fe on the substrate. An Fe catalyst layer on which the emitter hole arrangement pattern was projected was formed on 12 with a thickness of about 50 nm (FIG. 4E).

その後、レジストパターン24上に付着したFe層をレジストのリフトオフ処理と共に除去した。触媒層が形成された基板を再度洗浄した後、プラズマCVD装置内で、基板温度550℃、流量比率が1:2のCHとHとの混合ガスを用い、2.45GHz、圧力を0.1Paとして20分の成長時間の条件で、化学気相成長によりカーボンナノチューブをエミッタホール17直下のカソード電極層12上に垂直に成長させた(図4(f))。 Thereafter, the Fe layer adhered on the resist pattern 24 was removed together with the resist lift-off process. After cleaning the substrate on which the catalyst layer has been formed again, using a mixed gas of CH 4 and H 2 with a substrate temperature of 550 ° C. and a flow rate ratio of 1: 2 in the plasma CVD apparatus, the pressure is 0. 2.45 GHz. Carbon nanotubes were grown vertically on the cathode electrode layer 12 immediately below the emitter hole 17 by chemical vapor deposition under the condition of a growth time of 20 minutes at 1 Pa (FIG. 4F).

かくして、カソード電極層12上に垂直に配向したカーボンナノチューブで構成される複数のエミッタ15が各貫通孔17の孔内に形成されたカソード部が作製された。得られたカソード部の断面を電子顕微鏡で観察したところ、各貫通孔内において均一にカーボンナノチューブが垂直に成長していることを観察できた。   In this way, a cathode portion was produced in which a plurality of emitters 15 composed of carbon nanotubes oriented vertically on the cathode electrode layer 12 were formed in the holes of the through holes 17. When the cross section of the obtained cathode part was observed with an electron microscope, it was observed that the carbon nanotubes were uniformly growing vertically in each through hole.

その後、ゲート電極層16上に表示素子の外形をなす矩形のリブ(図1の18)を設けて、上記のようにして得られたカソード部と、透明電極層及び蛍光体層を積層した組として上部ガラス基板に設けたアノード部とを、蛍光体層がゲート電極層に対向するように高さ500μmのリブを介してはり合わせて表示素子を構成した。   Thereafter, a rectangular rib (18 in FIG. 1) forming the outer shape of the display element is provided on the gate electrode layer 16, and the cathode portion obtained as described above, the transparent electrode layer, and the phosphor layer are laminated. As a display element, an anode part provided on the upper glass substrate was bonded with a rib having a height of 500 μm so that the phosphor layer opposed to the gate electrode layer.

実施例1と同様の方法で 図4に示す本発明に係わる表示素子のカソード部の作製工程に準じて、図5に示すメッシュ状のゲート電極構造を有するカソード部を作製した。但し、図4(e)に示したように、エミッタホール17直下の貫通孔14に露出したカソード電極層12上に、エミッタホール配置パターンが投影されたFeの触媒層を厚み50nm程度で形成した後、プラズマCVD法ではなく、熱CVD法によりグラファイトナノファイバを成長させた。   A cathode part having a mesh-like gate electrode structure shown in FIG. 5 was prepared in the same manner as in Example 1 in accordance with the manufacturing process of the cathode part of the display element according to the present invention shown in FIG. However, as shown in FIG. 4E, an Fe catalyst layer on which the emitter hole arrangement pattern was projected was formed on the cathode electrode layer 12 exposed in the through hole 14 immediately below the emitter hole 17 with a thickness of about 50 nm. Thereafter, graphite nanofibers were grown not by plasma CVD but by thermal CVD.

すなわち、レジストパターン24上に付着したFe層をレジストのリフトオフ処理と共に除去し、触媒層が形成された基板を再度洗浄した後、熱CVD装置内で、基板温度550℃、流量比率が1:1のCOとHとの混合ガスを用い、圧力を0.1MPaとして20分の成長時間で、化学気相成長によりグラファイトナノファイバをエミッタホール17直下のカソード電極層12上に成長させた。このようにして、カソード電極層上に配向したグラファイトナノファイバで構成される複数のエミッタが各貫通孔の孔内に形成されたカソード部が作製された。得られたカソード部の断面を電子顕微鏡で観察したところ、各貫通孔内において均一にスパゲッテイ様状態(すなわち、カールした状態)で成長していることが観察できた。 That is, the Fe layer adhered on the resist pattern 24 is removed together with the resist lift-off process, and the substrate on which the catalyst layer is formed is washed again, and then the substrate temperature is 550 ° C. and the flow rate ratio is 1: 1 in the thermal CVD apparatus. A graphite nanofiber was grown on the cathode electrode layer 12 directly under the emitter hole 17 by chemical vapor deposition using a mixed gas of CO and H 2 at a pressure of 0.1 MPa and a growth time of 20 minutes. In this way, a cathode portion was produced in which a plurality of emitters composed of graphite nanofibers oriented on the cathode electrode layer were formed in the holes of each through hole. When a cross section of the obtained cathode portion was observed with an electron microscope, it was observed that the cathode portion grew uniformly in a spaghetti-like state (that is, a curled state) in each through hole.

その後、実施例1と同様に、ゲート電極層上に表示素子の外形をなす矩形のリブを設けて、上記のようにして得られたカソード部と、透明電極層及び蛍光体層を積層した組として上部ガラス基板に設けたアノード部とを、蛍光体層がゲート電極層に対向するようにリブを介してはり合わせて表示素子を構成した。
(比較例1)
Thereafter, in the same manner as in Example 1, a rectangular rib forming the outer shape of the display element was provided on the gate electrode layer, and the cathode portion obtained as described above, the transparent electrode layer, and the phosphor layer were laminated. As a display element, an anode portion provided on the upper glass substrate was bonded with a rib so that the phosphor layer faced the gate electrode layer.
(Comparative Example 1)

図7(a)〜(f)に示す表示素子のカソード部の作製工程に従って、図8に示すゲート電極構造を有するカソード部を作製した。図9に得られたカソード部の断面図を示す。図7〜9において、図4及び5と同じ構成要素は同じ参照番号で表示する。   A cathode part having the gate electrode structure shown in FIG. 8 was manufactured according to the manufacturing process of the cathode part of the display element shown in FIGS. FIG. 9 shows a cross-sectional view of the obtained cathode part. 7 to 9, the same components as those in FIGS. 4 and 5 are denoted by the same reference numerals.

実施例1の場合とエミッタホールの配列は異なるが、カソード部の形成工程は実施例1に準じて行った。但し、エミッタホール17毎に独立した貫通孔27を絶縁層13内に設けた。形成された貫通孔の大きさはφ約4μmであり、貫通孔の開口率の合計は、全絶縁層13表面積基準で約12%であった。エミッタ26が貫通孔27の孔内に形成された後、アノード用の透明電極層と蛍光体層とを積層した組として上部ガラス基板に設けたアノード部を、蛍光体層がゲート電極層に対向するようにはり合わせて表示素子を構成した。   Although the arrangement of the emitter holes is different from that in Example 1, the formation process of the cathode portion was performed according to Example 1. However, an independent through hole 27 is provided in the insulating layer 13 for each emitter hole 17. The size of the formed through hole was about 4 μm, and the total aperture ratio of the through hole was about 12% based on the total surface area of the insulating layer 13. After the emitter 26 is formed in the through hole 27, the anode portion provided on the upper glass substrate as a set of a transparent electrode layer for the anode and the phosphor layer laminated, the phosphor layer facing the gate electrode layer Thus, a display element was configured by bonding.

上記実施例1で得られた表示素子と比較例1の表示素子とを比較すると、実施例1の表示素子は、発光範囲内での発光均一性が比較例1の表示素子の場合よりも高く、また、同一基板上に多数形成した場合の素子間ばらつき及び基板毎のばらつきの両方とも、比較例1の表示素子と比べて小さかった。エミッタ毎の電子放出性能を測定して検証したところ、実施例1の表示素子は比較例1の表示素子と比べて性能のばらつきが小さかった。   When comparing the display element obtained in Example 1 and the display element of Comparative Example 1, the display element of Example 1 has higher emission uniformity within the light emission range than the display element of Comparative Example 1. In addition, both the variation between elements and the variation for each substrate when many were formed on the same substrate were smaller than those of the display element of Comparative Example 1. When the electron emission performance for each emitter was measured and verified, the display element of Example 1 showed less variation in performance than the display element of Comparative Example 1.

図4(a)〜(f)に示す本発明に係わる表示素子のカソード部の作製工程に準じて、図6に示すメッシュ状のゲート電極構造を有するカソード部を作製した。   A cathode portion having a mesh-like gate electrode structure shown in FIG. 6 was manufactured according to the manufacturing steps of the cathode portion of the display element according to the present invention shown in FIGS.

まず、実施例1の記載に従って、下部ガラス基板11の表面上に、厚み200nmのCr薄膜からなるカソード電極層12、厚み5μmのSiO薄膜からなる絶縁層13、及び厚み300nmのCr薄膜からなるゲート電極層16を順次形成した。その後、ゲート電極層16上に厚み1.5μmのレジストパターン24を形成し、エッチング処理により、所定個数のφ2μmのエミッタホール17を形成して、メッシュ構造のゲート電極層16とした。この場合、エミッタホール17の形成領域を図6に示す領域B’とし、実施例1の場合と異なるメッシュ構造のゲート電極層を形成した。 First, in accordance with the description in Example 1, on the surface of the lower glass substrate 11, a cathode electrode layer 12 made of a Cr thin film having a thickness of 200 nm, an insulating layer 13 made of a SiO 2 thin film having a thickness of 5 μm, and a Cr thin film having a thickness of 300 nm are formed. A gate electrode layer 16 was sequentially formed. Thereafter, a resist pattern 24 having a thickness of 1.5 μm was formed on the gate electrode layer 16, and a predetermined number of φ2 μm emitter holes 17 were formed by an etching process to form a mesh-structured gate electrode layer 16. In this case, the formation region of the emitter hole 17 was a region B ′ shown in FIG. 6, and a gate electrode layer having a mesh structure different from that in Example 1 was formed.

すなわち、表示素子の表示サイズ(100μm×100μm)に対応するゲート電極層16内に均一に配置されたφ20μmの領域A’(9箇所)を除く領域B’内に、387個のエミッタホールを4μmピッチで格子状に設けた。   That is, 387 emitter holes are formed in 4 μm in the region B ′ excluding the φ20 μm region A ′ (9 locations) uniformly arranged in the gate electrode layer 16 corresponding to the display size (100 μm × 100 μm) of the display element. It was provided in a grid pattern with a pitch.

次いで、レジストを残したまま基板を洗浄した後、BHFをエッチング液として用い、エミッタホール17を通じてエミッタホール下の絶縁層13に対して通常の条件で等方性エッチングを行い、上記9箇所の領域A’にφ20μm程度の絶縁層を支柱22として残すようにして1つの貫通する空洞(図2(B)の23に対応する)を絶縁層に設けた。本実施例では、表示サイズ100μm×100μmの表示素子において、空洞の開口率は絶縁層全表面積の約69%であった。   Next, after cleaning the substrate while leaving the resist, isotropic etching is performed under normal conditions on the insulating layer 13 under the emitter hole through the emitter hole 17 using BHF as an etching solution. One penetrating cavity (corresponding to 23 in FIG. 2B) was provided in the insulating layer so that an insulating layer having a diameter of about 20 μm was left as a support 22 in A ′. In this example, in the display element having a display size of 100 μm × 100 μm, the aperture ratio of the cavity was about 69% of the total surface area of the insulating layer.

さらに続けて、実施例1と同様にして、エミッタホール直下の空洞に露出したカソード電極層上に、エミッタホール配置パターンが投影されたFeからなる触媒層を厚み50nm程度で形成した。   Subsequently, in the same manner as in Example 1, a catalyst layer made of Fe on which the emitter hole arrangement pattern was projected was formed with a thickness of about 50 nm on the cathode electrode layer exposed in the cavity immediately below the emitter hole.

次いで、Fe層の付着したレジストパターンをリフトオフ処理と共に除去した。触媒層が形成された基板を再度洗浄した後、プラズマCVD装置内で、化学気相成長により、実施例1と同じ条件で、エミッタホール直下のカソード電極層上にカーボンナノチューブを垂直に配向せしめた複数のエミッタを空洞内に形成した。   Next, the resist pattern with the Fe layer adhered was removed together with the lift-off process. After cleaning the substrate on which the catalyst layer was formed, carbon nanotubes were vertically aligned on the cathode electrode layer immediately below the emitter hole by chemical vapor deposition in a plasma CVD apparatus under the same conditions as in Example 1. Multiple emitters were formed in the cavity.

かくして得られたカソード部の断面を電子顕微鏡で観察したところ、空洞内において均一にカーボンナノチューブが垂直に成長していることを観察できた。   When the cross section of the cathode part thus obtained was observed with an electron microscope, it was observed that the carbon nanotubes were uniformly grown vertically in the cavity.

その後、ゲート電極層上に表示素子の外形をなす矩形のリブを設けて、上記のようにして得られたカソード部と、アノード用の透明電極層及び蛍光体層を積層した組として上部ガラス基板に設けたアノード部とを、蛍光体層がゲート電極層に対向するように高さ500μmのリブを介してはり合わせて表示素子を構成した。   Thereafter, a rectangular rib forming the outer shape of the display element is provided on the gate electrode layer, and the upper glass substrate as a set in which the cathode portion obtained as described above, the transparent electrode layer for the anode, and the phosphor layer are laminated. A display element was configured by bonding the anode portion provided on the substrate with a rib having a height of 500 μm so that the phosphor layer faces the gate electrode layer.

上記実施例3で得られた表示素子と比較例1の表示素子とを比較すると、実施例3の表示素子は、発光範囲内での発光均一性が実施例1の場合と同様に比較例1の表示素子の場合よりも高く、また、同一基板上に多数形成した場合の素子間ばらつき及び基板毎のばらつきの両方とも、比較例1の表示素子と比べて小さかった。エミッタ数が実施例1に比べて多かったため、ゲート電圧を下げて輝度を実施例1と同等とした場合での評価結果も実施例1と遜色ないものであった。   When the display element obtained in Example 3 and the display element of Comparative Example 1 are compared, the display element of Example 3 is similar to Comparative Example 1 in terms of light emission uniformity within the light emission range as in Example 1. The display element was higher than that of the display element, and both the element-to-element variation and the substrate-to-substrate variation when formed in large numbers on the same substrate were smaller than those of the display element of Comparative Example 1. Since the number of emitters was larger than that in Example 1, the evaluation result in the case where the gate voltage was lowered and the luminance was equivalent to that in Example 1 was also inferior to that in Example 1.

上記実施例では、基板としてガラス基板を用いたが、シリコンなどからなる基板を用いることもでき、カソード電極層材料としてCrを用いたが、Mo、Cu、W、Al、Ndなども用いることもでき、ゲート電極層としてCrを用いたが、Pd、Mo、Nd、Cu、W、Alを用いることもできる。また、触媒層材料としてFeを用いたが、Co、Ni、インバー、インコネル、ハステロイ、ハーバーなどを用いることもできる。   In the above embodiment, a glass substrate is used as the substrate, but a substrate made of silicon or the like can be used, and Cr is used as the cathode electrode layer material. However, Mo, Cu, W, Al, Nd, etc. can also be used. Although Cr was used as the gate electrode layer, Pd, Mo, Nd, Cu, W, and Al can also be used. Further, Fe is used as the catalyst layer material, but Co, Ni, Invar, Inconel, Hastelloy, Harbor, and the like can also be used.

本発明によれば、化学気相成長により、製作が容易で、ばらつきが少ない表示性能を有し、且つ大面積表示も可能であると共に、ゲート電極層の変形もない表示素子構造体を提供できるので、本発明は化学気相成長法により形成したエミッタを用いる表示素子の分野で利用可能である。   According to the present invention, it is possible to provide a display element structure that is easy to manufacture, has little variation in display performance, can display a large area, and has no deformation of the gate electrode layer by chemical vapor deposition. Therefore, the present invention can be used in the field of display elements using an emitter formed by chemical vapor deposition.

本発明に係わる冷陰極表示素子の構造の一実施の形態を模式的に示す構造図であり、(A)は、メッシュ状のゲート電極構造の平面図、(B)は、表示素子の構造を示す断面図。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a structural diagram schematically showing one embodiment of the structure of a cold cathode display element according to the present invention, wherein (A) is a plan view of a mesh-like gate electrode structure, and (B) is a structure of the display element. FIG. 本発明に係わる冷陰極表示素子の構造の別の実施の形態を模式的に示す構造図であり、(A)は、メッシュ状のゲート電極構造の平面図、(B)は、表示素子の構造を示す断面図。FIG. 2 is a structural diagram schematically showing another embodiment of the structure of the cold cathode display element according to the present invention, in which (A) is a plan view of a mesh-like gate electrode structure, and (B) is a structure of the display element. FIG. カラー表示装置の素子配列を説明する平面図。The top view explaining the element arrangement | sequence of a color display apparatus. 実施例1における冷陰極表示素子のカソード部の作製プロセスを示す工程図。FIG. 3 is a process diagram showing a process for manufacturing a cathode portion of a cold cathode display element in Example 1. 実施例1で得られたメッシュ状のゲート電極構造を模式的に示す平面図。2 is a plan view schematically showing a mesh-like gate electrode structure obtained in Example 1. FIG. 実施例2で得られたメッシュ状のゲート電極構造を模式的に示す平面図。FIG. 6 is a plan view schematically showing a mesh-like gate electrode structure obtained in Example 2. 比較例1における従来の冷陰極表示素子のカソード部の作製プロセスを示す工程図。FIG. 5 is a process diagram showing a manufacturing process of a cathode portion of a conventional cold cathode display element in Comparative Example 1. 比較例1で得られた冷陰極表示素子のゲート電極構造を模式的に示す平面図。The top view which shows typically the gate electrode structure of the cold cathode display element obtained by the comparative example 1. FIG. 比較例1で得られた冷陰極表示素子のカソード部の構造を模式的に示す断面図。Sectional drawing which shows typically the structure of the cathode part of the cold cathode display element obtained by the comparative example 1. FIG.

符号の説明Explanation of symbols

1 冷陰極表示素子 11 基板
12 カソード電極層 13 絶縁層
14 貫通孔 15 エミッタ
16 ゲート電極層 17 エミッタホール
18 リブ 19 蛍光体層
20 透明電極層 21 基板
22 支柱(絶縁層) 23 空洞
24 レジストパターン 25 触媒層
26 カーボンナノチューブ 27 貫通孔
DESCRIPTION OF SYMBOLS 1 Cold cathode display element 11 Substrate 12 Cathode electrode layer 13 Insulating layer 14 Through-hole 15 Emitter 16 Gate electrode layer 17 Emitter hole 18 Rib 19 Phosphor layer 20 Transparent electrode layer 21 Substrate 22 Support (insulating layer) 23 Cavity 24 Resist pattern 25 Catalyst layer 26 Carbon nanotube 27 Through hole

Claims (10)

下部基板上に形成されたカソード電極層と、前記カソード電極層上方に形成されたゲート電極層と、前記カソード電極層と前記ゲート電極層との間に設けられた貫通する空洞を有する絶縁層と、前記空洞内の前記カソード電極層の露出した表面上に設けられたエミッタと、前記ゲート電極層上に設けられる蛍光体層と、前記蛍光体層に設けられたアノード用電極層と、上部基板とを備えた冷陰極表示素子において、
前記空洞は1つの貫通孔からなると共に、その内部に少なくとも1つの前記絶縁層からなる支柱を内包し、前記空洞には複数のエミッタが均一に設けられ、前記ゲート電極層は前記複数のエミッタの個々の少なくとも上方位置にエミッタホールを有するメッシュ構造からなっていることを特徴とする冷陰極表示素子。
A cathode electrode layer formed on the lower substrate; a gate electrode layer formed above the cathode electrode layer; an insulating layer having a penetrating cavity provided between the cathode electrode layer and the gate electrode layer; An emitter provided on the exposed surface of the cathode electrode layer in the cavity, a phosphor layer provided on the gate electrode layer, an anode electrode layer provided on the phosphor layer, and an upper substrate In a cold cathode display device comprising:
The cavity includes one through-hole and includes a support column including at least one insulating layer therein, and a plurality of emitters are uniformly provided in the cavity, and the gate electrode layer is formed of the plurality of emitters. A cold cathode display element comprising a mesh structure having an emitter hole at least at an individual upper position.
前記空洞の開口率が、前記絶縁層全表面積基準で20%〜70%の範囲にあることを特徴とする請求項に記載の冷陰極表示素子。 Cold cathode display device according to claim 1 in which the aperture ratio of the cavity, characterized in that in the range of 20% to 70% in the insulating layer total surface area criteria. 前記ゲート電極層が、内包する絶縁層からなる支柱で支持されていることを特徴とする請求項又はに記載の冷陰極表示素子。 Cold cathode display device according to claim 1 or 2, wherein the gate electrode layer, characterized in that it is supported by the strut made of an insulating layer enclosing. 前記下部基板、カソード電極層、ゲート電極層、絶縁層及びエミッタからなるカソード部と、前記蛍光体層、アノード用電極層及び上部基板からなるアノード部とが、表示素子の外周部に設けられた支持体を介してはりあわされていることを特徴とする請求項のいずれか1項に記載の冷陰極表示素子。 A cathode part comprising the lower substrate, cathode electrode layer, gate electrode layer, insulating layer and emitter, and an anode part comprising the phosphor layer, anode electrode layer and upper substrate are provided on the outer periphery of the display element. cold cathode display device according to any one of claims 1 to 3, characterized in that they are attached to each other via the support. 前記空洞が、前記メッシュ構造を有するゲート電極層の形成後にエッチングされて形成されたものであることを特徴とする請求項のいずれか1項に記載の冷陰極表示素子。 It said cavity is a cold cathode display device according to any one of claims 1 to 4, characterized in that which is formed by etching after formation of a gate electrode layer having the mesh structure. 前記エミッタホールの直径が、3μm以下あることを特徴とする請求項1〜のいずれか1項に記載の冷陰極表示素子。 The diameter of the emitter hole, cold cathode display device according to any one of claims 1 to 5, characterized in that it is 3μm or less. 前記絶縁層の厚みが、前記エミッタホールの直径の2〜5倍であることを特徴とする請求項1〜のいずれか1項に記載の冷陰極表示素子。 The thickness of the insulating layer, a cold cathode display device according to any one of claims 1 to 6, characterized in that 2 to 5 times the diameter of the emitter hole. 前記エミッタが、グラファイトナノファイバやカーボンナノチューブからなることを特徴とする請求項1〜のいずれか1項に記載の冷陰極表示素子。 It said emitter, cold cathode display device according to any one of claims 1 to 7, characterized in that it consists of graphite nanofiber or carbon nanotube. 表示素子の大きさが50μm×50μm〜1000μm×1000μmの範囲にあることを特徴とする請求項1〜のいずれか1項に記載の冷陰極表示素子。 Cold cathode display device according to any one of claims 1 to 8, characterized in that the size of the display device is in the range of 50μm × 50μm~1000μm × 1000μm. 下部基板上にカソード電極層、絶縁層及びゲート電極層を順次形成する工程と、前記ゲート電極層上にレジストパターンを形成した後、エッチングによりエミッタホールを形成してメッシュ構造を有するゲート電極層を形成する工程と、前記エミッタホールを通じてエミッタホール下方の絶縁層に対して等方性エッチングにより貫通する空洞を形成する工程と、前記空洞内の前記カソード電極層の露出した表面上にエミッタを形成する工程とによりカソード部を作製し、次いで、前記カソード部と、蛍光体層、アノード用電極層及び上部基板からなるアノード部とを、表示素子の外周部に設けられた支持体を介してはり合わせて冷陰極表示素子を作製する冷陰極表示素子の作製方法において、
前記空洞を形成する工程にて、前記空洞として連通した1つの貫通孔を形成すると共に、その空洞内部に少なくとも1つの前記絶縁層からなる支柱を内包するように等方性エッチングを行うことを特徴とする冷陰極表示素子の作製方法。
A step of sequentially forming a cathode electrode layer, an insulating layer, and a gate electrode layer on the lower substrate, and after forming a resist pattern on the gate electrode layer, an emitter hole is formed by etching to form a gate electrode layer having a mesh structure Forming a cavity, forming a cavity penetrating the insulating layer below the emitter hole by isotropic etching through the emitter hole, and forming an emitter on the exposed surface of the cathode electrode layer in the cavity. The cathode part is manufactured by a process, and then the cathode part and the anode part composed of the phosphor layer, the anode electrode layer, and the upper substrate are bonded together via a support provided on the outer peripheral part of the display element. In the method for producing a cold cathode display element for producing a cold cathode display element,
In the step of forming the cavity, one through hole communicated as the cavity is formed, and isotropic etching is performed so as to include at least one column made of the insulating layer inside the cavity. A method for producing a cold cathode display element.
JP2005158984A 2005-05-31 2005-05-31 Cold cathode display device and method for producing the same Expired - Fee Related JP4773137B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005158984A JP4773137B2 (en) 2005-05-31 2005-05-31 Cold cathode display device and method for producing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005158984A JP4773137B2 (en) 2005-05-31 2005-05-31 Cold cathode display device and method for producing the same

Publications (2)

Publication Number Publication Date
JP2006338898A JP2006338898A (en) 2006-12-14
JP4773137B2 true JP4773137B2 (en) 2011-09-14

Family

ID=37559291

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005158984A Expired - Fee Related JP4773137B2 (en) 2005-05-31 2005-05-31 Cold cathode display device and method for producing the same

Country Status (1)

Country Link
JP (1) JP4773137B2 (en)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08115654A (en) * 1994-10-14 1996-05-07 Sony Corp Particle emission device, field emission type device, and their manufacture
JP2000182510A (en) * 1998-12-18 2000-06-30 Futaba Corp Field emission element and field emission type display device using it
JP2001035350A (en) * 1999-07-19 2001-02-09 Ricoh Co Ltd Field emission type electron-emitting element and manufacture thereof
JP2001143608A (en) * 1999-11-15 2001-05-25 Sony Corp Method of forming carbon thin film, method of fabricating cold cathode field emission element, and method of manufacturing image display using it
KR100480773B1 (en) * 2000-01-07 2005-04-06 삼성에스디아이 주식회사 Method for fabricating triode-structure carbon nanotube field emitter array
JP2001256884A (en) * 2000-03-10 2001-09-21 Sony Corp Cold cathode electric field electron emission element and its production method and display of cold cathode electric field electron emission and its production method
JP2002093308A (en) * 2000-09-14 2002-03-29 Canon Inc Electron emission device, electron source, image forming apparatus, and manufacturing method of electron emission element
JP2002270085A (en) * 2001-03-09 2002-09-20 Toshiba Corp Field electron emission element and its manufacturing method
JP4206480B2 (en) * 2003-04-21 2009-01-14 パナソニック株式会社 Field emission electron source
JP3745348B2 (en) * 2003-06-16 2006-02-15 キヤノン株式会社 Electron emitting device, electron source, and manufacturing method of image display device

Also Published As

Publication number Publication date
JP2006338898A (en) 2006-12-14

Similar Documents

Publication Publication Date Title
US6933664B2 (en) Electron emitting device, electron source, and image forming apparatus
US7239074B2 (en) Field emission device and method for making the same
JP2001101966A (en) Electron source array, method for manufacturing it and method for driving it
JP2002150922A (en) Electron emitting device, cold cathode field electron emitting device and manufacturing method therefor, and cold cathode field electron emitting display device and method of its manufacture
JP2006224296A (en) Carbon nanotube structure and method of manufacturing the same, and field emission device using the carbon nanotube structure and method of manufacturing the device
JP2005243609A (en) Electron emitting element
EP1547114A2 (en) Barrier metal layer for a carbon nanotube flat panel display
JP2002025477A (en) Surface display and its manufacturing method
JP4773137B2 (en) Cold cathode display device and method for producing the same
JP4833639B2 (en) Cathode substrate and manufacturing method thereof, display element and manufacturing method thereof
JP2002361599A (en) Carbon nanotube structure and its manufacturing method, cold cathod field electron emitting element and its manufacturing method, and cold cathod field electron emission displaying device and its manufacturing method
JP2002093307A (en) Electron emission device and manufacturing method of the same, electron source and image forming apparatus
JP3581296B2 (en) Cold cathode and method of manufacturing the same
JP2002304961A (en) Both faced emission type fluorescent emission device
JP4755898B2 (en) Method for manufacturing cathode substrate and method for manufacturing display element
JP4810010B2 (en) Electron emitter
JP2005116469A (en) Cold-cathode field electron emission element and manufacturing method of the same
US7605529B2 (en) Field emission device and method of making such
JP2007172925A (en) Electron emitting element, and field emission display using same
JP5007037B2 (en) Method for manufacturing cathode substrate and method for manufacturing display element
JP3686400B2 (en) Cathode electrode and manufacturing method thereof
JP2002289087A (en) Electron emitting element, electron source, image forming device and manufacturing method for electron emitting element
KR100628961B1 (en) Triode structure carbon nano tube field emission display device and the manufacturing method thereof
JP5158809B2 (en) Electron emitter
KR100658529B1 (en) Field Emission Display Device And Fabricating Method Thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080515

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110314

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110322

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110520

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110614

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110623

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140701

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4773137

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees