JP4771801B2

JP4771801B2 - Semiconductor laser element

Info

Publication number: JP4771801B2
Application number: JP2005363116A
Authority: JP
Inventors: 靖之別所; 敦志田尻; 康彦野村; 雅幸畑; 昌幸庄野
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2005-12-16
Filing date: 2005-12-16
Publication date: 2011-09-14
Anticipated expiration: 2025-12-16
Also published as: JP2007165760A

Description

本発明は、半導体レーザ素子に関し、特に、長時間使用後も光出力の低下の少ない半導体レーザ素子に関する。 The present invention relates to a semiconductor laser device, and more particularly to a semiconductor laser device in which a decrease in light output is small even after long-time use.

従来、１００μｍ以上の電流注入幅を持つ高出力の半導体レーザ素子が知られている（たとえば、特許文献１参照）。特許文献１には、ＳｉＯ_２などの絶縁膜に代えて、ＺｎＳ_ＸＳｅ_１−Ｘ（０≦Ｘ≦１）からなる絶縁膜を用いて電流狭窄通路を形成した半導体レーザ素子が記載されている。このような従来の高出力の半導体レーザ素子では、一般的に、素子表面の素子長さ方向の全体に素子分離用の溝を形成し、素子分離用の溝の底部に素子分離溝と平行に溝部を設けた後、素子に応力を加えることによって、素子分離が行われる。 Conventionally, a high-power semiconductor laser device having a current injection width of 100 μm or more is known (see, for example, Patent Document 1). Patent Document 1 describes a semiconductor laser element in which a current confinement path is formed using an insulating film made of ZnS _X Se _1-X (0 ≦ X ≦ 1) instead of an insulating film such as SiO ₂ . . In such a conventional high-power semiconductor laser device, an element isolation groove is generally formed in the entire element length direction on the surface of the element, and the element isolation groove is formed parallel to the element isolation groove. After providing the groove, element isolation is performed by applying stress to the element.

特開平６−１５２０５５号公報JP-A-6-152055

しかしながら、上記した従来の高出力の半導体レーザ素子では、素子分離用の溝を形成し、素子分離用の溝の底部に素子分離溝と平行に溝部を設けた後、素子に応力を加えることによって、素子分離を行う際に、素子分離後のエッジ部に欠けが発生するという不都合があった。このため、発生した欠けを起点に素子の割れなどを引き起こし、その結果、素子特性が低下するという問題点があった。 However, in the conventional high-power semiconductor laser device described above, a groove for element separation is formed, and a groove is provided in the bottom of the groove for element separation in parallel with the element separation groove, and then stress is applied to the element. When performing element isolation, there is a disadvantage in that chipping occurs in the edge portion after element isolation. For this reason, there has been a problem that the cracks of the element are caused from the generated chip, and as a result, the element characteristics are deteriorated.

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、素子分離する際に、素子部に欠けが発生するのを抑制することによって、素子特性の低下を抑制することが可能な半導体レーザ素子を提供することである。 The present invention has been made in order to solve the above-described problems, and one object of the present invention is to suppress the occurrence of chipping in the element portion during element separation, thereby reducing element characteristics. It is an object of the present invention to provide a semiconductor laser device capable of suppressing the decrease in the above.

Means for Solving the Problems and Effects of the Invention

上記目的を達成するために、本願発明者らが鋭意検討した結果、素子分離用の素子分離溝の底面に、素子分離溝の長さよりも小さい長さを有する溝部を設けることによって、素子分離の際に、素子部に、素子分離溝の段差部を越える大きさの欠けが発生するのを抑制することができることを見出した。すなわち、この発明の一の局面による半導体レーザ素子は、基板と、基板の表面上に形成された活性層を含む素子部と、素子部の側端部に沿って延びるように設けられた段差部と、段差部の底面に段差部と平行に延びるように設けられ、段差部の長さよりも小さい長さを有する溝部とを備えている。 In order to achieve the above object, the present inventors have conducted intensive studies. As a result, by providing a groove portion having a length smaller than the length of the element isolation groove on the bottom surface of the element isolation groove for element isolation, At this time, it has been found that it is possible to suppress the occurrence of chipping of a size exceeding the stepped portion of the element isolation groove in the element portion. That is, a semiconductor laser device according to one aspect of the present invention includes a substrate, an element portion including an active layer formed on the surface of the substrate, and a step portion provided so as to extend along a side end portion of the element portion. And a groove portion provided on the bottom surface of the step portion so as to extend in parallel with the step portion and having a length smaller than the length of the step portion.

この一の局面による半導体レーザ素子では、上記のように、溝部の長さを、段差部の長さよりも小さくすることによって、段差部の端部に溝部が設けられない領域を形成することができるので、素子部の端部に溝部を起点として、段差部を越える大きさの欠けが発生するのを抑制することができる。これにより、素子部の欠けによる素子特性の低下を抑制することができる。また、段差部を、素子部の側端部に沿って延びるように設けるとともに、溝部を、段差部の底面に段差部と平行に延びるように設けることによって、素子分離溝を分離する際に形成される段差部の底面下部の厚みが、素子部の段差部以外の厚みよりも小さくなるので、素子分離の際に加えた応力を、厚みの小さい段差部の底面部に集中させることができる。このため、段差部の底面に設けられている溝部に、素子分離の際に加えた応力を容易に集中させることができるので、溝部を起点に容易に素子分離を行うことができる。その結果、素子分離の際にエッジ部に欠けが発生するのを抑制することができるので、これによっても、素子特性の低下を抑制することができる。 In the semiconductor laser device according to this one aspect, as described above, by making the length of the groove portion smaller than the length of the step portion, it is possible to form a region where the groove portion is not provided at the end portion of the step portion. Therefore, it is possible to suppress the occurrence of chipping with a size exceeding the stepped portion starting from the groove portion at the end portion of the element portion. As a result, it is possible to suppress deterioration of element characteristics due to chipping of the element portion. In addition, the step portion is provided so as to extend along the side end portion of the element portion, and the groove portion is provided on the bottom surface of the step portion so as to extend parallel to the step portion, thereby forming the element isolation groove. Since the thickness of the lower portion of the bottom surface of the stepped portion is smaller than the thickness of the element portion other than the stepped portion, the stress applied during element isolation can be concentrated on the bottom surface portion of the stepped portion having a small thickness. For this reason, stress applied at the time of element isolation can be easily concentrated on the groove provided on the bottom surface of the stepped portion, so that element isolation can be easily performed starting from the groove. As a result, it is possible to suppress the occurrence of chipping at the edge portion at the time of element isolation, and this can also suppress deterioration in element characteristics.

上記一の局面による半導体レーザ素子において、好ましくは、溝部は、段差部の両端部を除く領域の段差部の底面に設けられている。このように構成すれば、素子部の両端部側に、溝部を起点として段差部を越える大きさの欠けが発生するのを有効に抑制することができるので、素子部の欠けによる素子特性の低下をより有効に抑制することができる。 In the semiconductor laser device according to the aforementioned aspect, the groove is preferably provided on the bottom surface of the step portion in a region excluding both end portions of the step portion. With this configuration, it is possible to effectively suppress the occurrence of chipping with a size exceeding the stepped portion starting from the groove on both end sides of the device portion. Can be suppressed more effectively.

上記一の局面による半導体レーザ素子において、好ましくは、段差部は、基板に設けられており、溝部は、基板に形成された段差部の底面に設けられている。このように構成すれば、基板のみを分離することによって、素子分離を行うことができるので、容易に素子分離を行うことができる。 In the semiconductor laser device according to the above aspect, preferably, the step portion is provided on the substrate, and the groove portion is provided on the bottom surface of the step portion formed on the substrate. According to this structure, element isolation can be performed by separating only the substrate, so that element isolation can be easily performed.

上記一の局面による半導体レーザ素子において、素子部は、対向する一対の面に共振器面を有しており、段差部は、共振器面に直交する方向に延びる両側端部に沿って延びるように設けられていてもよい。 In the semiconductor laser device according to the aforementioned aspect, the element portion has a resonator surface on a pair of opposing surfaces, and the step portion extends along both side end portions extending in a direction orthogonal to the resonator surface. May be provided.

上記一の局面による半導体レーザ素子において、好ましくは、基板の厚みに対する溝部の深さの比は、０．０１以上０．０４５以下であり、素子部の共振器面に直交する方向の長さに対する溝部の長さの比は、０．５以上０．９５以下である。このように、基板の厚みに対する溝部の深さの比を０．０１以上にすることにより、溝部を起点として素子分離を行うことが困難になるという不都合が発生するのを抑制することができる。また、基板の厚みに対する溝部の深さの比を０．０４５以下にすることにより、段差部を越える大きさの欠けが発生する確率が高くなるのを抑制することができる。また、素子部の共振器面に直交する方向の長さに対する溝部の長さの比を０．５以上にすることによって、溝部を起点として素子分離を行うことが困難になるという不都合が発生するのを抑制することができる。また、素子部の共振器面に直交する方向の長さに対する溝部の長さの比を０．９５以下にすることによって、段差部を越える大きさの欠けが発生する確率が高くなるのを抑制することができる。 In the semiconductor laser device according to the above aspect, the ratio of the depth of the groove portion to the thickness of the substrate is preferably 0.01 or more and 0.045 or less, and the length of the device portion in the direction orthogonal to the resonator plane is The ratio of the lengths of the groove portions is 0.5 or more and 0.95 or less. Thus, by setting the ratio of the depth of the groove to the thickness of the substrate to be 0.01 or more, it is possible to suppress the occurrence of inconvenience that it is difficult to perform element isolation starting from the groove. Further, by setting the ratio of the depth of the groove portion to the thickness of the substrate to be 0.045 or less, it is possible to suppress an increase in the probability of occurrence of a chip having a size exceeding the step portion. Further, when the ratio of the length of the groove portion to the length in the direction perpendicular to the resonator surface of the element portion is set to 0.5 or more, there arises a disadvantage that it becomes difficult to perform element isolation starting from the groove portion. Can be suppressed. Also, by setting the ratio of the length of the groove portion to the length in the direction perpendicular to the resonator surface of the element portion to be 0.95 or less, it is possible to suppress an increase in the probability of chipping exceeding the stepped portion. can do.

この場合、好ましくは、基板の厚みに対する溝部の深さの比は、０．０１５以上０．０３５以下であり、素子部の共振器面に直交する方向の長さに対する溝部の長さの比は、０．７以上０．９以下である。このように、基板の厚みに対する溝部の深さの比を０．０１５以上０．０３５以下にすることにより、基板の厚みに対する溝部の深さの比が０．０１５未満になって溝部の深さが小さくなり過ぎるか、または、０．０３５を越えて溝部の深さが大きくなり過ぎることに起因して、段差部を越える大きさの欠けが発生する確率が高くなるのをより有効に抑制することができる。また、素子部の共振器面に直交する方向の長さに対する溝部の長さの比を０．７以上にすることによって、溝部を起点として素子分離を行うことが困難になるという不都合が発生するのをより有効に抑制することができる。また、素子部の共振器面に直交する方向の長さに対する溝部の長さの比を０．９以下にすることによって、段差部を越える大きさの欠けが発生する確率が高くなるのをより有効に抑制することができる。 In this case, preferably, the ratio of the depth of the groove portion to the thickness of the substrate is 0.015 or more and 0.035 or less, and the ratio of the length of the groove portion to the length in the direction perpendicular to the resonator surface of the element portion is 0.7 or more and 0.9 or less. Thus, by setting the ratio of the depth of the groove to the thickness of the substrate to 0.015 or more and 0.035 or less, the ratio of the depth of the groove to the thickness of the substrate becomes less than 0.015, and the depth of the groove. Is more effectively suppressed, or it is more effectively suppressed that the probability of occurrence of a chip with a size exceeding the stepped portion is increased due to the groove portion being too deep beyond 0.035. be able to. Further, when the ratio of the length of the groove portion to the length in the direction orthogonal to the resonator surface of the element portion is set to 0.7 or more, there arises a disadvantage that it becomes difficult to perform element isolation starting from the groove portion. Can be more effectively suppressed. In addition, by setting the ratio of the length of the groove portion to the length in the direction perpendicular to the resonator surface of the element portion to 0.9 or less, it is possible to increase the probability of occurrence of chipping of a size exceeding the step portion. It can be effectively suppressed.

上記一の局面による半導体レーザ素子において、好ましくは、素子部は、活性層の表面上に形成される細長状の電流注入領域に対応する開口部を有する電流ブロック層を含み、活性層は、ＧａＡｓ層を含み、電流ブロック層は、活性層側からＡｌＧａＡｓ層とＧａＡｓ層との２層を含む。このように構成すれば、電流注入領域近傍の活性層で発生した光は、ＡｌＧａＡｓ層で吸収されないので、ある一定の光出力を得るための動作電流を低減することができる。その結果、活性層の温度上昇を抑制することができる。加えて、活性層から離れたＧａＡｓ層でレーザ光の一部を吸収させることにより、電流注入領域における電流ブロック層側で発生した光を安定に閉じ込めることができる。 In the semiconductor laser device according to the aforementioned aspect, the element portion preferably includes a current block layer having an opening corresponding to an elongated current injection region formed on the surface of the active layer, and the active layer is formed of GaAs. The current blocking layer includes two layers of an AlGaAs layer and a GaAs layer from the active layer side. With this configuration, the light generated in the active layer near the current injection region is not absorbed by the AlGaAs layer, so that the operating current for obtaining a certain light output can be reduced. As a result, the temperature rise of the active layer can be suppressed. In addition, by absorbing a part of the laser light with the GaAs layer separated from the active layer, the light generated on the current blocking layer side in the current injection region can be stably confined.

上記一の局面による半導体レーザ素子において、好ましくは、電流ブロック層は、素子部の両側端部に、電流注入領域に隣接するように形成され、電流注入領域の幅は、電流注入領域に隣接する電流ブロック層の幅よりも大きい。このように構成すれば、電流ブロック層の平面積を小さくすることができるので、電流ブロック層と電流ブロック層がその上に形成される半導体層との界面の接合容量を小さくすることができる。このため、１Ｗ以上の高出力で１０ｎｓｅｃ程度の短いパルス幅のパルス信号で動作させた時でも、応答特性（素子特性）を向上させることができる。 In the semiconductor laser device according to the above aspect, the current blocking layer is preferably formed at both side ends of the element portion so as to be adjacent to the current injection region, and the width of the current injection region is adjacent to the current injection region. It is larger than the width of the current blocking layer. With this configuration, since the plane area of the current block layer can be reduced, the junction capacitance at the interface between the current block layer and the semiconductor layer on which the current block layer is formed can be reduced. Therefore, response characteristics (element characteristics) can be improved even when operating with a pulse signal having a high output of 1 W or more and a short pulse width of about 10 nsec.

以下、本発明の実施形態を図面に基づいて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は、本発明の一実施形態による半導体レーザ素子の平面図である。図２は、図１に示した一実施形態による半導体レーザ素子の１００−１００線に沿った断面図である。図１および図２を参照して、本発明の一実施形態による半導体レーザ素子の構造について説明する。なお、本発明の一実施形態による半導体レーザ素子は、発光パターンが単峰性でないブロードエリアレーザ素子である。 FIG. 1 is a plan view of a semiconductor laser device according to an embodiment of the present invention. 2 is a cross-sectional view taken along line 100-100 of the semiconductor laser device according to the embodiment shown in FIG. With reference to FIGS. 1 and 2, the structure of a semiconductor laser device according to an embodiment of the present invention will be described. The semiconductor laser device according to one embodiment of the present invention is a broad area laser device whose light emission pattern is not unimodal.

本実施形態による半導体レーザ素子の素子部５０は、図１および図２に示すように、約１０００μｍの共振器面６０に直交する方向の長さ（Ｌ１）を有しているとともに、約８４０μｍの共振器面６０に沿った方向（図１のＸ方向）の幅（Ｗ１）を有している。なお、素子部５０には、劈開面からなる一対の共振器面６０が形成されている。 As shown in FIGS. 1 and 2, the element unit 50 of the semiconductor laser device according to the present embodiment has a length (L1) in the direction orthogonal to the resonator surface 60 of about 1000 μm and a length of about 840 μm. It has a width (W1) in a direction along the resonator surface 60 (X direction in FIG. 1). The element unit 50 is formed with a pair of resonator surfaces 60 that are cleaved surfaces.

ここで、本実施形態では、素子部５０の共振器面６０と直交する方向（図１のＹ方向）に延びる両側端部には、側端部に沿って延びるように段差部２０ａが設けられている。この段差部２０ａは、素子分離溝２０（図１０参照）で分離する際に形成されたものである。また、段差部２０ａの底面の幅（Ｗ２）は、約１０μｍである。また、段差部２０ａは、約６μｍの高さ（Ｈ）を有しており、約１００μｍの厚み（ｔ）を有するＧａＡｓ基板１の上面から約２μｍの深さ位置に段差部２０ａの底面が形成されている。 Here, in this embodiment, the step part 20a is provided so that it may extend along a side edge part in the both-sides edge part extended in the direction (Y direction of FIG. 1) orthogonal to the resonator surface 60 of the element part 50. ing. The step portion 20a is formed when the element isolation groove 20 (see FIG. 10) is used for isolation. The width (W2) of the bottom surface of the stepped portion 20a is about 10 μm. The step 20a has a height (H) of about 6 μm, and the bottom of the step 20a is formed at a depth of about 2 μm from the top surface of the GaAs substrate 1 having a thickness (t) of about 100 μm. Has been.

また、本実施形態では、図１に示すように、両側端部に設けられた段差部２０ａの底面のＹ方向の両端部２０ｂ以外の領域には、素子部５０の長さ方向（図１のＹ方向）の中心から対称に、段差部２０ａの長さ（Ｌ１）（約１０００μｍ）よりも小さい長さである約７００μｍ〜約９００μｍの長さ（Ｌ２）を有する溝部３０が設けられている。すなわち、素子長さ（約１０００μｍ）に対する溝部３０の長さの比である溝長さ（Ｌ２）／素子長さ（Ｌ１）は、０．５以上０．９５以下となるように設定されている。また、溝部３０の深さ（Ｄ）は、約１．５μｍ〜約２．５μｍである。すなわち、ＧａＡｓ基板１の厚み（ｔ）（約１００μｍ）に対する溝部３０の深さ（Ｄ）の比である溝深さ（Ｄ）／基板厚み（ｔ）は、０．０１以上０．０４５以下となるように設定されている。また、溝部３０は、約２μｍの幅（Ｗ３）を有する。また、溝部３０の近傍には、段差部２０ａを越える大きさの欠け４０が存在しないか、または、欠け４０が存在する場合には、素子部５０の両側端部に存在する欠け４０の合計が５個未満である。 Further, in the present embodiment, as shown in FIG. 1, the length direction of the element portion 50 (in FIG. 1) is provided in a region other than both end portions 20 b in the Y direction on the bottom surface of the stepped portion 20 a provided at both end portions. A groove 30 having a length (L2) of about 700 μm to about 900 μm, which is smaller than the length (L1) (about 1000 μm) of the stepped portion 20a, is provided symmetrically from the center in the Y direction. That is, the groove length (L2) / element length (L1), which is the ratio of the length of the groove 30 to the element length (about 1000 μm), is set to be 0.5 or more and 0.95 or less. . Moreover, the depth (D) of the groove part 30 is about 1.5 micrometers-about 2.5 micrometers. That is, the groove depth (D) / substrate thickness (t), which is the ratio of the depth (D) of the groove 30 to the thickness (t) (about 100 μm) of the GaAs substrate 1, is 0.01 or more and 0.045 or less. It is set to be. The groove 30 has a width (W3) of about 2 μm. Further, in the vicinity of the groove 30, there is no chip 40 having a size exceeding the stepped portion 20 a, or when there is a chip 40, the total of the chips 40 existing at both end portions of the element unit 50 is calculated. The number is less than 5.

また、本実施形態による半導体レーザ素子は、図２に示すように、約１００μｍの厚みを有するＧａＡｓ基板１上に、約２μｍの厚みを有するｎ型Ａｌ_０．４８Ｇａ_０．５２Ａｓからなるｎ型クラッド層２が形成されている。ｎ型クラッド層２上には、約０．０２μｍの厚みを有するＡｌ_０．３９Ｇａ_０．６１Ａｓからなる光ガイド層３が形成されている。光ガイド層３上には、約８ｎｍの厚みを有するＡｌ_０．４Ｇａ_０．６Ａｓからなる２つの障壁層と、約３ｎｍの厚みを有するＧａＡｓからなる３つの量子井戸層とが交互に積層された多重量子井戸（ＭＱＷ）構造を有する活性層４が形成されている。 In addition, as shown in FIG. 2, the semiconductor laser device according to the present embodiment includes an n-type Al _0.48 Ga _0.52 As having a thickness of about 2 μm on a GaAs substrate 1 having a thickness of about 100 μm. A mold cladding layer 2 is formed. On the n-type cladding layer 2, a light guide layer 3 made of Al _0.39 Ga _0.61 As having a thickness of about 0.02 μm is formed. On the light guide layer 3, two barrier layers made of Al _0.4 Ga _0.6 As having a thickness of about 8 nm and three quantum well layers made of GaAs having a thickness of about 3 nm are alternately stacked. An active layer 4 having a multiple quantum well (MQW) structure is formed.

また、活性層４の量子井戸層上には、約０．０２μｍの厚みを有するＡｌ_０．３９Ｇａ_０．６１Ａｓからなる光ガイド層５が形成されている。光ガイド層５上には、約２μｍの厚みを有するｐ型Ａｌ_０．４８Ｇａ_０．５２Ａｓからなるｐ型クラッド層６が形成されている。ｐ型クラッド層６上には、約０．５μｍの厚みを有するｐ型ＧａＡｓからなるｐ型コンタクト層７が形成されている。ｐ型コンタクト層７上の所定の領域には、電流ブロック層８が形成されている。この電流ブロック層８は、図１および図２に示すように、平面的に見て、電流注入領域７０に対応する領域に開口部８ｃを有する。この電流ブロック層８の開口部８ｃに隣接する部分の幅Ｗ_Ｂは、約２５０μｍである。また、電流ブロック層８の開口部８ｃに対応する領域に形成された電流注入領域７０は、約３４０μｍの幅Ｗ_Ａを有するとともに、共振器面６０に対して直交する方向に延びる細長状（ストライプ状）に形成されている。また、図１に示すように、素子部５０の共振器面６０の近傍に形成された電流ブロック層８によって、共振器面６０近傍が電流非注入とされることにより、共振器面６０近傍における温度上昇が抑制される。これにより、ＣＯＤ（ＣａｔａｓｔｒｏｐｈｉｃＯｐｔｉｃａｌＤａｍａｇｅ：破壊的光学的損傷（一度破壊すると元に戻らない損傷））による半導体レーザ素子の破壊が抑制される。 On the quantum well layer of the active layer 4, a light guide layer 5 made of Al _0.39 Ga _0.61 As having a thickness of about 0.02 μm is formed. A p-type cladding layer 6 made of p-type Al _0.48 Ga _0.52 As having a thickness of about 2 μm is formed on the light guide layer 5. A p-type contact layer 7 made of p-type GaAs having a thickness of about 0.5 μm is formed on the p-type cladding layer 6. A current blocking layer 8 is formed in a predetermined region on the p-type contact layer 7. As shown in FIGS. 1 and 2, the current blocking layer 8 has an opening 8 c in a region corresponding to the current injection region 70 in plan view. Width _{W B} of the portion adjacent to the opening 8c of the current blocking layer 8 is about 250 [mu] m. Also, current injection region 70 formed in a region corresponding to the opening portion 8c of the current blocking layer 8, which has a width W _A of about 340 .mu.m, elongated shape extending in a direction perpendicular to the cavity surface 60 (striped Formed). Further, as shown in FIG. 1, the current blocking layer 8 formed in the vicinity of the resonator surface 60 of the element unit 50 makes the current in the vicinity of the resonator surface 60 non-injected, so that in the vicinity of the resonator surface 60. Temperature rise is suppressed. This suppresses the destruction of the semiconductor laser element due to COD (catalytic optical damage: damage that does not return once destroyed).

ここで、本実施形態では、図２に示すように、電流ブロック層８は、ｐ型コンタクト層７側から、約０．３μｍの厚みを有するｎ型Ａｌ_０．７Ｇａ_０．３Ａｓからなるｎ型ＡｌＧａＡｓ層８ａと、約０．３μｍの厚みを有するｎ型ＧａＡｓ層８ｂとが積層された２層構造を有している。また、電流ブロック層８の開口部８ｃに隣接する部分の幅Ｗ_Ｂ（約２５０μｍ）は、電流注入領域７０の幅Ｗ_Ａ（約３４０μｍ）よりも小さくなるように構成されている。 In this embodiment, as shown in FIG. 2, the current blocking layer 8 is made of n-type Al _0.7 Ga _0.3 As having a thickness of about 0.3 μm from the p-type contact layer 7 side. It has a two-layer structure in which an n-type AlGaAs layer 8a and an n-type GaAs layer 8b having a thickness of about 0.3 μm are stacked. Further, the width W _B (about 250 μm) of the portion adjacent to the opening 8 c of the current blocking layer 8 is configured to be smaller than the width W _A (about 340 μm) of the current injection region 70.

そして、ｐ型コンタクト層７上および電流ブロック層８上には、ｐ型コンタクト層７および電流ブロック層８側から、Ｃｒ層とＡｕ層とが積層された約３μｍの厚みを有するｐ側電極９が形成されている。また、ＧａＡｓ基板１の裏面上には、ＧａＡｓ基板１側から、Ｃｒ層と、Ｓｎ層と、Ａｕ層と、Ｐｔ層と、Ａｕ層とが積層された約１μｍの厚みを有するｎ側電極１０が形成されている。 On the p-type contact layer 7 and the current blocking layer 8, a p-side electrode 9 having a thickness of about 3 μm in which a Cr layer and an Au layer are stacked from the p-type contact layer 7 and the current blocking layer 8 side. Is formed. On the back surface of the GaAs substrate 1, an n-side electrode 10 having a thickness of about 1 μm in which a Cr layer, an Sn layer, an Au layer, a Pt layer, and an Au layer are stacked from the GaAs substrate 1 side. Is formed.

また、図１に示すように、レーザ光を出射する側（Ａ１側）の共振器面６０には、約１４０ｎｍの厚みを有するとともにＡｌ_２Ｏ_３からなる前面反射率５％の前面誘電体層１１が形成されている。また、レーザ光を出射する側と反対側（Ｂ１側）の共振器面６０には、約６３０ｎｍの合計厚みを有する後面反射率９５％の後面誘電体層１２が形成されている。この後面誘電体層１２は、共振器面６０側から、約１４０ｎｍの厚みを有するＡｌ_２Ｏ_３層と、約５５ｎｍの厚みを有するＳｉ層と、約１４０ｎｍの厚みを有するＡｌ_２Ｏ_３層と、約５５ｎｍの厚みを有するＳｉ層と、約２４０ｎｍの厚みを有するＡｌ_２Ｏ_３層とによって構成されている。 Further, as shown in FIG. 1, the resonator surface 60 on the laser beam emitting side (A1 side) has a front dielectric layer having a thickness of about 140 nm and made of Al ₂ O ₃ and having a front reflectance of 5%. 11 is formed. A rear dielectric layer 12 having a total thickness of about 630 nm and a rear surface reflectance of 95% is formed on the resonator surface 60 opposite to the laser beam emitting side (B1 side). The rear dielectric layer 12 includes, from the resonator surface 60 side, an Al ₂ O ₃ layer having a thickness of about 140 nm, an Si layer having a thickness of about 55 nm, and an Al ₂ O ₃ layer having a thickness of about 140 nm. , And a Si layer having a thickness of about 55 nm and an Al ₂ O ₃ layer having a thickness of about 240 nm.

本実施形態では、上記のように、溝部３０の長さ（Ｌ２：約７００μｍ〜約９００μｍ）を、段差部２０ａの長さ（Ｌ１：約１０００μｍ）よりも小さくすることによって、段差部２０ａの端部２０ｂに溝部３０が設けられない領域を形成することができるので、素子部５０の端部に溝部３０を起点として、段差部２０ａを越える大きさの欠け４０が発生するのを抑制することができる。これにより、素子部５０の欠け４０による素子特性の低下を抑制することができる。 In the present embodiment, as described above, the length of the groove portion 30 (L2: about 700 μm to about 900 μm) is made smaller than the length of the step portion 20a (L1: about 1000 μm), thereby the end of the step portion 20a. Since the region where the groove portion 30 is not provided can be formed in the portion 20b, it is possible to suppress the generation of the chip 40 having a size exceeding the step portion 20a starting from the groove portion 30 at the end portion of the element portion 50. it can. Thereby, it is possible to suppress the deterioration of the element characteristics due to the chip 40 of the element unit 50.

また、本実施形態では、溝部３０を、段差部２０ａの両端部２０ｂを除く領域の段差部２０ａの底面に設けることによって、素子部５０の両端部２０ｂに、溝部３０を起点として段差部２０ａを越える大きさの欠け４０が発生するのを有効に抑制することができるので、素子部５０の欠け４０による素子特性の低下をより有効に抑制することができる。 In the present embodiment, the groove portion 30 is provided on the bottom surface of the step portion 20a in the region excluding the both end portions 20b of the step portion 20a, whereby the step portion 20a is formed at the both end portions 20b of the element portion 50 from the groove portion 30 as a starting point. Since it is possible to effectively suppress the occurrence of the chipping 40 exceeding the size, it is possible to more effectively suppress the deterioration of the element characteristics due to the chipping 40 of the element unit 50.

また、本実施形態では、ＧａＡｓ基板１の厚み（ｔ）に対する溝部３０の深さ（Ｄ）の比を、０．０１５以上０．０２５以下にするとともに、素子部５０の共振器面６０に直交する方向の長さ（Ｌ１）に対する溝部３０の長さ（Ｌ２）の比を、０．７以上０．９以下とすることによって、ＧａＡｓ基板１の厚み（ｔ）に対する溝部３０の深さ（Ｄ）の比を０．０１５以上０．０２５以下にすることにより、ＧａＡｓ基板１の厚み（ｔ）に対する溝部３０の深さ（Ｄ）の比が０．０１５未満になって溝部３０の深さ（Ｄ）が小さくなり過ぎるか、または、０．０２５を越えて溝部３０の深さ（Ｄ）が大きくなり過ぎることに起因して、段差部２０ａを越える大きさの欠け４０が発生する確率が高くなるのを有効に抑制することができる。また、素子部５０の共振器面６０に直交する方向の長さに対する溝部３０の長さの比を０．７以上にすることによって、素子部５０の共振器面６０に直交する方向の長さ（Ｌ１）に対する溝部３０の長さ（Ｌ２）の比が０．７未満になって溝部３０の長さ（Ｌ２）が小さくなり過ぎることに起因して、溝部３０を起点として素子分離を行うことが困難になるという不都合が発生するのを抑制することができる。また、素子部５０の共振器面６０に直交する方向の長さ（Ｌ１）の比を０．９以下とすることによって、素子部５０の共振器面６０に直交する方向の長さ（Ｌ１）に対する溝部３０の長さ（Ｌ２）の比が０．９を越えて大きくなり過ぎることに起因して、段差部２０ａを越える大きさの欠け４０が発生する確率が高くなるのを有効に抑制することができる。 In the present embodiment, the ratio of the depth (D) of the groove 30 to the thickness (t) of the GaAs substrate 1 is set to 0.015 or more and 0.025 or less, and orthogonal to the resonator surface 60 of the element unit 50. The depth (D) of the groove 30 with respect to the thickness (t) of the GaAs substrate 1 is set by setting the ratio of the length (L2) of the groove 30 with respect to the length (L1) in the direction to be performed to 0.7 to 0.9. ) Ratio of 0.015 or more and 0.025 or less, the ratio of the depth (D) of the groove 30 to the thickness (t) of the GaAs substrate 1 becomes less than 0.015, and the depth ( D) is too small, or the depth (D) of the groove 30 is too large beyond 0.025, so that there is a high probability that a chip 40 having a size exceeding the step 20a is generated. Can be effectively suppressed. Further, the ratio of the length of the groove portion 30 to the length of the element portion 50 in the direction orthogonal to the resonator surface 60 is set to 0.7 or more, whereby the length of the element portion 50 in the direction orthogonal to the resonator surface 60 is set. The ratio of the length (L2) of the groove portion 30 to (L1) is less than 0.7 and the length (L2) of the groove portion 30 becomes too small, so that element isolation is performed starting from the groove portion 30. It is possible to suppress the occurrence of inconvenience that it becomes difficult. Further, by setting the ratio of the length (L1) in the direction perpendicular to the resonator surface 60 of the element unit 50 to 0.9 or less, the length (L1) in the direction orthogonal to the resonator surface 60 of the element unit 50 The ratio of the length (L2) of the groove portion 30 to the height of the groove portion 30 exceeds 0.9 and is effectively suppressed from increasing the probability that a chip 40 having a size exceeding the step portion 20a is generated. be able to.

また、本実施形態では、段差部２０ａを越えて素子部５０にまで至る溝部３０の欠け４０の数を５個未満となるように構成することによって、段差部２０ａを越えて素子部５０にまで至る欠け４０が５個以上であることに起因して、素子部５０に通電を開始して５００時間経過後の光出力が８０％未満に低下するという不都合が発生するのを抑制することができる。 Further, in the present embodiment, the number of notches 40 in the groove 30 that reaches the element part 50 beyond the step part 20a is configured to be less than five, thereby reaching the element part 50 beyond the step part 20a. Due to the fact that there are 5 or more chips 40, it is possible to suppress the inconvenience that the light output after the lapse of 500 hours from the start of energization of the element unit 50 is reduced to less than 80%. .

また、本実施形態では、電流ブロック層８を、活性層４側からｎ型ＡｌＧａＡｓ層８ａとｎ型ＧａＡｓ層８ｂとの２層を含む構成にすることによって、電流注入領域７０の近傍の活性層４で発生した光は、ＡｌＧａＡｓ層８ａで吸収されないので、ある一定の光出力を得るための動作電流を低減することができる。その結果、活性層４の温度上昇を抑制することができる。加えて、活性層４から離れたＧａＡｓ層８ｂでレーザ光の一部を吸収させることにより、電流注入領域７０における電流ブロック層８側で発生した光を安定に閉じ込めることができる。 In the present embodiment, the current blocking layer 8 includes two layers of the n-type AlGaAs layer 8a and the n-type GaAs layer 8b from the active layer 4 side, so that the active layer near the current injection region 70 is formed. Since the light generated in 4 is not absorbed by the AlGaAs layer 8a, the operating current for obtaining a certain light output can be reduced. As a result, the temperature rise of the active layer 4 can be suppressed. In addition, by absorbing a part of the laser light with the GaAs layer 8b away from the active layer 4, the light generated on the current blocking layer 8 side in the current injection region 70 can be stably confined.

また、本実施形態では、電流注入領域７０の幅Ｗ_Ａを、いずれか一方の電流ブロック層８の幅Ｗ_Ｂよりも大きくすることによって、電流ブロック層８の平面積を小さくすることができるので、電流ブロック層８とｐ型コンタクト層７との界面の接合容量を小さくすることができる。このため、１Ｗ以上の高出力で１０ｎｓｅｃ程度の短いパルス幅のパルス信号で動作させた場合でも、応答特性（素子特性）を向上させることができる。 Further, in the present embodiment, the width W _A of the current injection region 70, by greater than the width W _B of one of the current blocking layer 8, it is possible to reduce the plane area of the current blocking layer 8 The junction capacitance at the interface between the current blocking layer 8 and the p-type contact layer 7 can be reduced. Therefore, response characteristics (element characteristics) can be improved even when operated with a pulse signal having a high output of 1 W or more and a short pulse width of about 10 nsec.

次に、半導体レーザ素子において、不良発生率に及ぼす素子長さ（Ｌ１）に対する溝部３０の長さ（Ｌ２）の影響を確認するために、溝部３０の長さ（Ｌ２）を種々変えて、不良発生率の測定を行った。図３は、半導体レーザ素子の溝長さ（Ｌ２）／素子長さ（Ｌ１）と不良発生率との関係を示した相関図である。図３の相関図の横軸には、素子部５０の長さ（Ｌ１）を１０００μｍとした場合の、溝長さ（Ｌ２）／素子長さ（Ｌ１）を示している。具体的には、素子部５０の長さ（Ｌ１：約１０００μｍ）に対する溝部３０の長さ（Ｌ２）を示している。この測定では、溝部３０の長さ（Ｌ２）を、３００μｍ、４００μｍ、５００μｍ、６００μｍ、７００μｍ、８００μｍ、９００μｍおよび９５０μｍの８種類に変化させて測定を行った。なお、溝部３０は、素子部５０の長さ（Ｌ１）方向の中心に対して対称に設けた。また、図３の縦軸は、不良発生率（％）を示している。この不良発生率は、溝部３０の長さ（Ｌ１）が異なる８種類の素子各２０個のうち、素子部５０の両側端部に、段差部２０ａを越える欠け４０が両側端部合わせて５個以上あるものの個数を百分率で表したものである。なお、本測定では、上記本発明の半導体レーザ素子と同じ構造の半導体レーザ素子を用いている。また、段差部２０ａの高さ（素子分離溝２０の深さ（Ｈ））は、約６μｍとした。また、ＧａＡｓ基板１の厚み（ｔ：約１００μｍ）に対する溝部３０の深さ（Ｄ）の比は、０．０２となるように設定した。すなわち、溝部３０の深さ（Ｄ）は、約２μｍとした。また、素子分離溝２０の幅Ｗ４（図１０参照）は、約２０μｍとした。 Next, in the semiconductor laser device, in order to confirm the influence of the length (L2) of the groove 30 on the element length (L1) on the defect occurrence rate, the length (L2) of the groove 30 is variously changed to determine the defect. The incidence was measured. FIG. 3 is a correlation diagram showing the relationship between the groove length (L2) / element length (L1) of the semiconductor laser element and the defect occurrence rate. The horizontal axis of the correlation diagram of FIG. 3 shows the groove length (L2) / element length (L1) when the length (L1) of the element portion 50 is 1000 μm. Specifically, the length (L2) of the groove part 30 with respect to the length (L1: about 1000 μm) of the element part 50 is shown. In this measurement, the length (L2) of the groove 30 was changed to eight types of 300 μm, 400 μm, 500 μm, 600 μm, 700 μm, 800 μm, 900 μm, and 950 μm. In addition, the groove part 30 was provided symmetrically with respect to the center of the element part 50 in the length (L1) direction. In addition, the vertical axis in FIG. 3 indicates the defect occurrence rate (%). This defect occurrence rate is 5 pieces of 20 pieces of 8 kinds of elements having different lengths (L1) of the groove part 30 at both side end parts of the element part 50, including a chip 40 exceeding the stepped part 20a. The number of the above is expressed as a percentage. In this measurement, a semiconductor laser element having the same structure as the semiconductor laser element of the present invention is used. The height of the stepped portion 20a (the depth (H) of the element isolation groove 20) was about 6 μm. The ratio of the depth (D) of the groove 30 to the thickness of the GaAs substrate 1 (t: about 100 μm) was set to 0.02. That is, the depth (D) of the groove part 30 was about 2 μm. The width W4 (see FIG. 10) of the element isolation trench 20 was about 20 μm.

図３に示した測定結果から、溝長さ（Ｌ２）／素子長さ（Ｌ１）の値が０．５以上０．９５以下の範囲で、不良発生率が５％以下であることが確認された。さらに、溝長さ（Ｌ２）／素子長さ（Ｌ１）の値が０．７以上０．９以下の範囲で、不良発生率が０％であることが確認された。 From the measurement results shown in FIG. 3, it was confirmed that the defect occurrence rate was 5% or less when the value of the groove length (L2) / element length (L1) was 0.5 or more and 0.95 or less. It was. Furthermore, it was confirmed that the defect occurrence rate was 0% when the value of groove length (L2) / element length (L1) was in the range of 0.7 to 0.9.

次に、半導体レーザ素子において、不良発生率に及ぼす基板の厚み（ｔ）に対する溝部３０の深さ（Ｄ）の影響を確認するために、溝部３０の深さ（Ｄ）を種々変えて、不良発生率の測定を行った。図４は、半導体レーザ素子の溝深さ（Ｄ）／基板厚み（ｔ）と不良発生率との関係を示した相関図である。図４の相関図の横軸は、溝深さ（Ｄ）／基板厚み（ｔ）を示している。この測定では、ＧａＡｓ基板１の厚み（ｔ）を１００μｍとし、溝部３０の深さ（Ｄ）を、１．５μｍ、２．０μｍ、３．５μｍ、４．５μｍ、５．０μｍおよび５．５μｍの６種類に変化させて測定を行った。また、図４の相関図の縦軸には、不良発生率（％）を示している。この不良発生率は、溝部３０の深さ（Ｄ）が異なる６種類の素子各２０個のうち、素子部５０の両側端部に、段差部２０ａを越える欠け４０が両側端部合わせて５個以上あるものの個数を百分率で表したものである。なお、本測定では、上記一実施形態の半導体レーザ素子と同じ構造の半導体レーザ素子を用いた。また、段差部２０ａの高さ（素子分離溝２０の深さ）は、約６μｍとした。また、素子部５０の長さ（Ｌ１：約１０００μｍ）に対する溝部３０の長さ（Ｌ２）の比は、０．９とした。すなわち、溝部３０は、素子部５０の長さ（Ｌ１）方向の中心に対して対称に約９００μｍの長さに設定した。また、素子分離溝２０の幅Ｗ４（図１０参照）は、約２０μｍとした。 Next, in the semiconductor laser device, in order to confirm the influence of the depth (D) of the groove 30 on the thickness (t) of the substrate on the defect occurrence rate, the depth (D) of the groove 30 is variously changed to determine the defect. The incidence was measured. FIG. 4 is a correlation diagram showing the relationship between the groove depth (D) / substrate thickness (t) of the semiconductor laser element and the defect occurrence rate. The horizontal axis of the correlation diagram of FIG. 4 indicates groove depth (D) / substrate thickness (t). In this measurement, the thickness (t) of the GaAs substrate 1 is 100 μm, and the depth (D) of the groove 30 is 1.5 μm, 2.0 μm, 3.5 μm, 4.5 μm, 5.0 μm, and 5.5 μm. Measurement was carried out by changing to 6 types. In addition, the vertical axis of the correlation diagram of FIG. 4 indicates the defect occurrence rate (%). This defect occurrence rate is 5 pieces of 20 pieces of 6 kinds of elements having different depths (D) of the groove part 30, such that the chip part 40 exceeding the step part 20 a is formed on both side edge parts of the element part 50. The number of the above is expressed as a percentage. In this measurement, a semiconductor laser element having the same structure as that of the semiconductor laser element of the above embodiment was used. The height of the stepped portion 20a (the depth of the element isolation groove 20) was about 6 μm. Further, the ratio of the length (L2) of the groove portion 30 to the length (L1: about 1000 μm) of the element portion 50 was set to 0.9. That is, the groove part 30 was set to a length of about 900 μm symmetrically with respect to the center of the element part 50 in the length (L1) direction. The width W4 (see FIG. 10) of the element isolation trench 20 was about 20 μm.

図４に示した測定結果から、溝深さ（Ｄ）／基板厚み（ｔ）の値が０．０４５以下の場合には、不良発生率が５％以下であることが確認できた。また、溝深さ（Ｄ）／基板厚み（ｔ）の値が０．０１以下である場合には、溝部３０を起点として素子が割れにくくなる。この結果、半導体レーザ素子を分割する際に溝部３０に沿って分割されにくくなり、分割後の素子形状が所望の形状とは異なる異常な形状になるという外形異常不良が発生しやすくなる。このため、溝深さ（Ｄ）／基板厚み（ｔ）の下限値は、０．０１であるものと推察される。さらに、溝深さ（Ｄ）／基板厚み（ｔ）の値が約０．０１５以上０．０３５以下の範囲内である場合には、不良発生率が０％であることが確認できた。 From the measurement results shown in FIG. 4, it was confirmed that when the value of groove depth (D) / substrate thickness (t) was 0.045 or less, the defect occurrence rate was 5% or less. Further, when the value of the groove depth (D) / the substrate thickness (t) is 0.01 or less, the element is hardly cracked starting from the groove portion 30. As a result, when the semiconductor laser element is divided, it is difficult to divide the semiconductor laser element along the groove portion 30, and it is easy to generate an abnormal external shape in which the element shape after the division becomes an abnormal shape different from the desired shape. For this reason, it is guessed that the lower limit of groove depth (D) / substrate thickness (t) is 0.01. Furthermore, when the value of groove depth (D) / substrate thickness (t) was in the range of about 0.015 to 0.035, it was confirmed that the defect occurrence rate was 0%.

以上より、溝深さ（Ｄ）／基板厚み（ｔ）が、０．０１以上０．０４５以下の場合には、不良発生率が５％以下となり、段差部２０ａを越える大きさの欠け４０が、５個以上発生する素子は２０個中に１個作製されただけであった。さらに、溝深さ（Ｄ）／基板厚み（ｔ）が、０．０１５以上０．３５以下の場合には、不良発生率が０％ととなり、段差部２０ａを越える大きさの欠け４０が、５個以上発生する半導体レーザ素子は２０個中に全く作製されなかった。 From the above, when the groove depth (D) / the substrate thickness (t) is 0.01 or more and 0.045 or less, the defect occurrence rate is 5% or less, and the chipping 40 having a size exceeding the stepped portion 20a is generated. Only one element out of 20 was generated. Furthermore, when the groove depth (D) / substrate thickness (t) is not less than 0.015 and not more than 0.35, the defect occurrence rate becomes 0%, and a chip 40 having a size exceeding the stepped portion 20a is obtained. Five or more semiconductor laser elements generated were not produced in 20 pieces.

次に、素子分離溝２０の幅Ｗ４（図１０参照）を上記図４に示した２０μｍから１０μｍに変えた場合に、不良発生率がどのように変化するかを確認するため、素子分離溝２０の幅Ｗ４が１０μｍの条件で作製された半導体レーザ素子において、上記図４に示した測定と同様の測定を行った。その結果が図５に示される。図５の相関図の横軸は、図４と同じ溝深さ（Ｄ）／基板厚み（ｔ）を示している。また、この測定では、溝部３０の深さ（Ｄ）を、１．５μｍ、２．０μｍ、２．５μｍ、４．０μｍ、４．５μｍおよび５．０μｍの６種類に変化させて測定を行った。また、図５の相関図の縦軸は、図４と同じ不良発生率（％）を示している。なお、本測定でも、上記一実施形態の半導体レーザ素子と同じ構造の半導体レーザ素子を用いた。また、その他の条件は、図４に示した測定と同じ条件で行った。 Next, in order to confirm how the defect occurrence rate changes when the width W4 (see FIG. 10) of the element isolation groove 20 is changed from 20 μm shown in FIG. 4 to 10 μm, the element isolation groove 20 is checked. The same measurement as that shown in FIG. 4 was performed on the semiconductor laser device manufactured under the condition that the width W4 of the semiconductor was 10 μm. The result is shown in FIG. The horizontal axis of the correlation diagram in FIG. 5 indicates the same groove depth (D) / substrate thickness (t) as in FIG. In this measurement, the depth (D) of the groove 30 was changed to six types of 1.5 μm, 2.0 μm, 2.5 μm, 4.0 μm, 4.5 μm, and 5.0 μm. . Further, the vertical axis of the correlation diagram in FIG. 5 indicates the same defect occurrence rate (%) as in FIG. In this measurement, a semiconductor laser element having the same structure as that of the semiconductor laser element of the above embodiment was used. Other conditions were the same as those shown in FIG.

図５に示した測定結果から、溝深さ（Ｄ）／基板厚み（ｔ）の値が０．０４以下の場合には、不良発生率が５％以下であることが確認できた。また、溝深さ（Ｄ）／基板厚み（ｔ）の値が０．０１以下である場合には、溝部３０を起点として素子が割れにくくなる。この結果、半導体レーザ素子を分割する際に溝部３０に沿って分割されにくくなり、分割後の素子形状が所望の形状とは異なる異常な形状になるという外形異常不良が発生しやすくなる。このため、溝深さ（Ｄ）／基板厚み（ｔ）の下限値は、０．０１であるものと推察される。さらに、溝深さ（Ｄ）／基板厚み（ｔ）の値が約０．０１５以上０．０２５以下の範囲内である場合には、不良発生率が０％であることが確認できた。 From the measurement results shown in FIG. 5, it was confirmed that when the value of groove depth (D) / substrate thickness (t) was 0.04 or less, the defect occurrence rate was 5% or less. Further, when the value of the groove depth (D) / the substrate thickness (t) is 0.01 or less, the element is hardly cracked starting from the groove portion 30. As a result, when the semiconductor laser element is divided, it is difficult to divide the semiconductor laser element along the groove portion 30, and it is easy to generate an abnormal external shape in which the element shape after the division becomes an abnormal shape different from the desired shape. For this reason, it is guessed that the lower limit of groove depth (D) / substrate thickness (t) is 0.01. Furthermore, when the value of groove depth (D) / substrate thickness (t) was in the range of about 0.015 to 0.025, it was confirmed that the defect occurrence rate was 0%.

以上より、素子分離溝２０の幅Ｗ４が１０μｍの条件では、不良発生率が５％以下となる溝深さ（Ｄ）／基板厚み（ｔ）の条件は、０．０１以上０．０４以下であり、不良発生率が０％となる溝深さ（Ｄ）／基板厚み（ｔ）の条件は、０．０１５以上０．３５以下となった。このように、素子分離溝２０の幅Ｗ４が１０μｍの条件では、素子分離溝２０の幅Ｗ４が２０μｍの条件に比べて、不良発生率が高い結果となった。この理由としては、素子分離溝２０の幅Ｗ４が１０μｍの条件では、素子分離溝２０の幅Ｗ４が２０μｍの条件に比べて、段差部２０ａの底面の幅Ｗ２が小さくなるため、段差部２０ａを越える欠け４０が発生する確率が高くなるためであると考えられる。 From the above, under the condition where the width W4 of the element isolation groove 20 is 10 μm, the condition of groove depth (D) / substrate thickness (t) at which the defect occurrence rate is 5% or less is 0.01 or more and 0.04 or less. In addition, the condition of groove depth (D) / substrate thickness (t) at which the defect occurrence rate was 0% was 0.015 or more and 0.35 or less. As described above, when the width W4 of the element isolation groove 20 is 10 μm, the defect occurrence rate is higher than that when the width W4 of the element isolation groove 20 is 20 μm. This is because the width W2 of the bottom surface of the stepped portion 20a is smaller when the width W4 of the element separating groove 20 is 10 μm than when the width W4 of the element separating groove 20 is 20 μm. It is considered that this is because the probability of occurrence of a chipping 40 that exceeds is increased.

図６は、溝深さ（Ｄ）／基板厚み（ｔ）および溝長さ（Ｌ２）／素子長さ（Ｌ１）と不良発生率との関係を示した相関図である。図６の横軸は、溝深さ（Ｄ）／基板厚み（ｔ）を示している。具体的には、図６の横軸は、図４に示した測定結果から得られた不良発生率が５％以下の溝深さ（Ｄ）／基板厚み（ｔ）の範囲を示している。また、図６の縦軸は、溝長さ（Ｌ２）／素子長さ（Ｌ１）を示している。具体的には、図６の縦軸は、図３に示した測定結果から得られた不良発生率が５％以下の溝長さ（Ｌ２）／素子長さ（Ｌ１）の範囲を示している。また、図６の外側の枠で囲まれた領域が、不良発生率が５％以下となる溝深さ（Ｄ）と溝長さ（Ｌ２）との範囲である。また、図６の内側の枠で囲まれた領域が、不良発生率が０％となる溝深さ（Ｄ）と溝長さ（Ｌ２）との範囲である。 FIG. 6 is a correlation diagram showing the relationship between the groove depth (D) / substrate thickness (t) and groove length (L2) / element length (L1) and the defect occurrence rate. The horizontal axis in FIG. 6 indicates groove depth (D) / substrate thickness (t). Specifically, the horizontal axis of FIG. 6 shows the range of groove depth (D) / substrate thickness (t) where the defect occurrence rate obtained from the measurement results shown in FIG. 4 is 5% or less. In addition, the vertical axis in FIG. 6 indicates the groove length (L2) / element length (L1). Specifically, the vertical axis of FIG. 6 indicates the range of the groove length (L2) / element length (L1) in which the defect occurrence rate obtained from the measurement result shown in FIG. 3 is 5% or less. . Further, a region surrounded by an outer frame in FIG. 6 is a range of the groove depth (D) and the groove length (L2) in which the defect occurrence rate is 5% or less. Further, the region surrounded by the inner frame in FIG. 6 is a range of the groove depth (D) and the groove length (L2) at which the defect occurrence rate is 0%.

図６に示した結果より、溝深さ（Ｄ）／基板厚み（ｔ）が０．０１５以上０．０３５以下で、かつ、溝長さ（Ｌ２）／素子長さ（Ｌ１）が０．７以上０．９以下である場合に、不良発生率が０％である。また、溝深さ（Ｄ）／基板厚み（ｔ）が０．０１以上０．０４５以下で、かつ、溝長さ（Ｌ２）／素子長さ（Ｌ１）が０．５以上０．９５以下である場合に、不良発生率が５％である。 From the results shown in FIG. 6, the groove depth (D) / substrate thickness (t) is 0.015 or more and 0.035 or less, and the groove length (L2) / element length (L1) is 0.7. When the ratio is 0.9 or less, the defect occurrence rate is 0%. Further, the groove depth (D) / substrate thickness (t) is 0.01 or more and 0.045 or less, and the groove length (L2) / element length (L1) is 0.5 or more and 0.95 or less. In some cases, the failure rate is 5%.

図７は、半導体レーザ素子に生じる段差部を越える大きさの欠け４０の個数と５００時間後の光出力（規格値）との関係を示した相関図である。この図７には、段差部２０ａを越える大きさの欠け４０の個数によって、半導体レーザ素子に通電後５００時間経過後に、初期光出力に対して光出力が低下する割合が示されている。図７の横軸は、段差部２０ａを越える大きさの欠け４０の個数を示している。なお、欠け４０の個数は、素子部５０の両側端部の合計の値である。図７の縦軸は、初期値を１として規格化した場合の５００時間後の光出力（規格値）を示している。すなわち、図７には、半導体レーザ素子に通電してから５００時間経過後の光出力（規格値）が示されている。 FIG. 7 is a correlation diagram showing the relationship between the number of chips 40 having a size exceeding the step portion generated in the semiconductor laser element and the light output (standard value) after 500 hours. FIG. 7 shows the rate at which the optical output decreases with respect to the initial optical output after 500 hours have passed since the semiconductor laser element was energized, depending on the number of chips 40 having a size exceeding the stepped portion 20a. The horizontal axis in FIG. 7 indicates the number of chips 40 having a size exceeding the stepped portion 20a. Note that the number of the chips 40 is a total value of both end portions of the element unit 50. The vertical axis in FIG. 7 indicates the light output (standard value) after 500 hours when the initial value is normalized to 1. That is, FIG. 7 shows the light output (standard value) after 500 hours have passed since the semiconductor laser element was energized.

図７に示した測定結果より、段差部２０ａを越える大きさの欠け４０が５個未満である場合には、半導体レーザ素子に通電してから５００時間経過後の光出力は、初期値を１とした場合の０．８以上（初期値の８０％以上）となっている。また、段差部２０ａを越える大きさの欠け４０が３個以下である場合には、半導体レーザ素子に通電してから５００時間経過後の光出力は、初期値を１とした場合の０．９以上（初期値の９０％以上）と高い値が得られた。一般的に、半導体レーザ素子に通電してから５００時間経過後の光出力は、０．８以上（初期値の８０％以上）が要求される。このため、上記の要求を満たすためには、半導体レーザ素子に生じる段差部２０ａを越える大きさの欠け４０の個数は、５個未満であることが必要である。一方、図５に示した溝深さ（Ｄ）／基板厚み（ｔ）が０．０１５以上０．０３５以下で、かつ、溝長さ（Ｌ２）／素子長さ（Ｌ１）が０．７０以上０．９０以下となる半導体レーザ素子では、素子部５０に段差部２０ａを越える大きさの欠け４０が５個以上発生する不良発生率は０％である。このため、溝深さ（Ｄ）／基板厚み（ｔ）が０．０１５以上０．０３５以下で、かつ、溝長さ（Ｌ２）／素子長さ（Ｌ１）が０．７０以上０．９０以下となる半導体レーザ素子では、半導体レーザ素子に通電してから５００時間経過後の光出力が０．８以上（初期値の８０％以上）となり、上記要求を満たすものと考えられる。 From the measurement results shown in FIG. 7, when there are less than five chips 40 having a size exceeding the stepped portion 20a, the light output after 500 hours has passed since the energization of the semiconductor laser element has an initial value of 1. In this case, it is 0.8 or more (80% or more of the initial value). If the number of chipped portions 40 exceeding the stepped portion 20a is three or less, the light output after 500 hours has passed since the semiconductor laser element is energized is 0.9 when the initial value is 1. A high value as described above (90% or more of the initial value) was obtained. In general, the light output after 500 hours has passed since energization of the semiconductor laser element is required to be 0.8 or more (80% or more of the initial value). For this reason, in order to satisfy the above requirements, the number of chips 40 having a size exceeding the stepped portion 20a generated in the semiconductor laser element needs to be less than five. On the other hand, the groove depth (D) / substrate thickness (t) shown in FIG. 5 is 0.015 or more and 0.035 or less, and the groove length (L2) / element length (L1) is 0.70 or more. In the semiconductor laser element of 0.90 or less, the defect occurrence rate at which five or more chips 40 having a size exceeding the stepped portion 20a occur in the element unit 50 is 0%. For this reason, the groove depth (D) / substrate thickness (t) is 0.015 or more and 0.035 or less, and the groove length (L2) / element length (L1) is 0.70 or more and 0.90 or less. In the semiconductor laser device, the light output after 500 hours has passed since the semiconductor laser device was energized is 0.8 or more (80% or more of the initial value), which is considered to satisfy the above requirement.

図８〜図１２は、図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための図である。次に、図１、図２および図８〜図１２を参照して、本発明の一実施形態による半導体レーザ素子の製造方法について説明する。 8 to 12 are views for explaining a method of manufacturing the semiconductor laser device according to the embodiment of the present invention shown in FIG. Next, with reference to FIG. 1, FIG. 2 and FIGS. 8-12, the manufacturing method of the semiconductor laser element by one Embodiment of this invention is demonstrated.

まず、図８に示すように、ＭＯＣＶＤ（有機金属気相成長）法を用いて、約２５０μｍの厚みを有するＧａＡｓ基板１上に、約２μｍの厚みを有するｎ型Ａｌ_０．４８Ｇａ_０．５２Ａｓからなるｎ型クラッド層２を成長させる。次に、ｎ型クラッド層２上に、約０．０２μｍの厚みを有するＡｌ_０．３９Ｇａ_０．６１Ａｓからなる光ガイド層３を成長させる。次に、光ガイド層３上に、約８ｎｍの厚みを有するＡｌ_０．４Ｇａ_０．６Ａｓからなる２つの障壁層と、約９ｎｍの厚みを有するＧａＡｓからなる３つの量子井戸層とが交互に積層されたＭＱＷ構造を有する活性層４を成長させる。次に、活性層４上に、約０．０２μｍの厚みを有するＡｌ_０．３９Ｇａ_０．６１Ａｓからなる光ガイド層５を成長させる。その後、光ガイド層５上に、約２μｍの厚みを有するｐ型Ａｌ_０．４８Ｇａ_０．５２Ａｓからなるｐ型クラッド層６を成長させる。そして、ｐ型クラッド層６上に、約０．５μｍの厚みを有するｐ型ＧａＡｓからなるｐ型コンタクト層７を成長させる。 First, as shown in FIG. 8, an n-type Al _0.48 Ga _0.52 having a thickness of about 2 μm is formed on a GaAs substrate 1 having a thickness of about 250 μm by using MOCVD (metal organic chemical vapor deposition). An n-type cladding layer 2 made of As is grown. Next, the light guide layer 3 made of Al _0.39 Ga _0.61 As having a thickness of about 0.02 μm is grown on the n-type cladding layer 2. Next, two barrier layers made of Al _0.4 Ga _0.6 As having a thickness of about 8 nm and three quantum well layers made of GaAs having a thickness of about 9 nm are alternately formed on the light guide layer 3. An active layer 4 having an MQW structure stacked on is grown. Next, the light guide layer 5 made of Al _0.39 Ga _0.61 As having a thickness of about 0.02 μm is grown on the active layer 4. Thereafter, a p-type cladding layer 6 made of p-type Al _0.48 Ga _0.52 As having a thickness of about 2 μm is grown on the light guide layer 5. Then, a p-type contact layer 7 made of p-type GaAs having a thickness of about 0.5 μm is grown on the p-type cladding layer 6.

次に、ｐ型コンタクト層７上に、ｐ型コンタクト層７側から、約０．３μｍの厚みを有するｎ型Ａｌ_０．７Ｇａ_０．３ＡｓからなるＡｌＧａＡｓ層８ａと、約０．３μｍの厚みを有するＧａＡｓ層８ｂとを順次成長させることによって、ＡｌＧａＡｓ層８ａとＧａＡｓ層８ｂとの２層からなる電流ブロック層８を形成する。そして、図８に示すように、電流ブロック層８の所定の領域をエッチングすることによって、幅Ｗ_Ａ（約３４０μｍ）を有する電流注入領域７０に対応する開口部８ｃを形成する。 Next, on the p-type contact layer 7, from the p-type contact layer 7 side, an AlGaAs layer 8a made of n-type Al _0.7 Ga _0.3 As having a thickness of about 0.3 μm, and about 0.3 μm By sequentially growing a GaAs layer 8b having a thickness, a current blocking layer 8 composed of two layers of an AlGaAs layer 8a and a GaAs layer 8b is formed. Then, as shown in FIG. 8, by etching a predetermined region of the current blocking layer 8, to form an opening 8c corresponding to the current injection region 70 having a width W _{A (about} 340 .mu.m).

次に、図９に示すように、真空蒸着法などを用いて、ｐ型コンタクト層７上および電流ブロック層８上に、ｐ型コンタクト層７および電流ブロック層８側から、Ｃｒ層とＡｕ層とが積層された約３μｍの厚みを有するｐ側電極９を形成する。この後、ＧａＡｓ基板１の裏面をエッチング或いは研磨等の方法によって、約１００μｍの厚みにまで薄くする。これは、後の素子分離工程において、ＧａＡｓ基板１を割れやすくするためである。次に、真空蒸着法などを用いて、ＧａＡｓ基板１の裏面上に、ＧａＡｓ基板１側から、Ｃｒ層と、Ｓｎ層と、Ａｕ層と、Ｐｔ層と、Ａｕ層とが積層された約１μｍの厚みを有するｎ側電極１０を形成する。次に、図１０に示すように、エッチングにより、素子部５０の長さ方向に平行に、素子部５０の全長にわたって素子分離溝２０を形成する。また、素子分離溝２０は、ＧａＡｓ基板１の上面から約２μｍの深さとなる、電流ブロック層８の上面から約６μｍの深さまで形成するとともに、約２０μｍの幅Ｗ４を有するように形成する。この素子分離溝２０の形成によって、電流ブロック層８の開口部８ｃに隣接する部分の幅Ｗ_Ｂ（約２５０μｍ）は、電流注入領域７０の幅Ｗ_Ａ（約３４０μｍ）よりも小さくなるように形成される。その後、図１１に示すように、ＧａＡｓ基板１をＸ方向に劈開し、複数の素子が連なった形状に加工する。 Next, as shown in FIG. 9, a Cr layer and an Au layer are formed on the p-type contact layer 7 and the current blocking layer 8 from the p-type contact layer 7 and current blocking layer 8 side by using a vacuum deposition method or the like. And the p-side electrode 9 having a thickness of about 3 μm is formed. Thereafter, the back surface of the GaAs substrate 1 is thinned to a thickness of about 100 μm by a method such as etching or polishing. This is because the GaAs substrate 1 is easily cracked in the subsequent element isolation step. Next, using a vacuum deposition method or the like, a Cr layer, a Sn layer, an Au layer, a Pt layer, and an Au layer are stacked on the back surface of the GaAs substrate 1 from the GaAs substrate 1 side. An n-side electrode 10 having a thickness of 1 mm is formed. Next, as shown in FIG. 10, the element isolation groove 20 is formed over the entire length of the element unit 50 in parallel with the length direction of the element unit 50 by etching. The element isolation trench 20 is formed to a depth of about 2 μm from the upper surface of the GaAs substrate 1 to a depth of about 6 μm from the upper surface of the current blocking layer 8 and to have a width W4 of about 20 μm. By forming the element isolation groove 20, the width W _B (about 250 μm) of the portion adjacent to the opening 8c of the current blocking layer 8 is formed to be smaller than the width W _A (about 340 μm) of the current injection region 70. Is done. Then, as shown in FIG. 11, the GaAs substrate 1 is cleaved in the X direction and processed into a shape in which a plurality of elements are connected.

次に、図１２に示すように、素子部５０のレーザ光を出射する側（Ａ１側）の共振器面６０に、約１４０ｎｍの厚みを有するとともにＡｌ_２Ｏ_３からなる前面反射率５％の前面誘電体層１１を形成する。また、レーザ光を出射する側と反対側（Ｂ１側）の共振器面６０に、共振器面６０側から、約１４０ｎｍの厚みを有するＡｌ_２Ｏ_３層と、約５５ｎｍの厚みを有するＳｉ層と、約１４０ｎｍの厚みを有するＡｌ_２Ｏ_３層と、約５５ｎｍの厚みを有するＳｉ層と、約２４０ｎｍの厚みを有するＡｌ_２Ｏ_３層とが積層された約６３０ｎｍの厚みを有するともに、後面反射率９５％の後面誘電体層１２を形成する。 Next, as shown in FIG. 12, the resonator surface 60 on the laser beam emitting side (A1 side) of the element unit 50 has a thickness of about 140 nm and a front reflectance of 5% made of Al ₂ O ₃ . A front dielectric layer 11 is formed. Further, an Al ₂ O ₃ layer having a thickness of about 140 nm and a Si layer having a thickness of about 55 nm are formed on the resonator surface 60 opposite to the laser light emitting side (B1 side) from the resonator surface 60 side. And an Al ₂ O ₃ layer having a thickness of about 140 nm, an Si layer having a thickness of about 55 nm, and an Al ₂ O ₃ layer having a thickness of about 240 nm. A rear dielectric layer 12 having a reflectance of 95% is formed.

次に、素子分離溝２０の底面に、市販のスクライブ装置（オプトシステム社製、ＯＳＭ−８０ＴＰ−Ｙ）を用いて、素子部５０の長さ方向（図１２のＹ方向）の中心に対して対称に、約７００μｍ〜約９００μｍの長さ（Ｌ２）を有するとともに、約４μｍの幅Ｗ５を有する溝部（スクライブ傷）３０を設ける。溝部３０を設ける方法としては、まず、スクライブ装置の微動ステージ（図示せず）上に、粘着テープによって素子部５０を固定する。次に、素子部５０の上部に配置されたダイヤモンドカッター（図示せず）の位置を、素子部５０に設けられた素子分離溝２０の幅方向（Ｘ方向）の中央部に、素子分離溝２０の長さ方向（Ｙ方向）に沿って溝部３０が入るように、スクライブ装置に備え付けられた顕微鏡およびモニタを見ながら調整する。そして、ダイヤモンドカッターに加える荷重、溝部３０の深さおよび長さなどの条件が予め入力されたプログラムに基づいて、ダイヤモンドカッターを素子分離溝２０の長さ方向（図１２のＹ方向）に移動させる。これにより、素子分離溝２０の底面に、溝部３０が設けられる。 Next, a commercially available scribing device (manufactured by Optosystem, OSM-80TP-Y) is used on the bottom surface of the element isolation groove 20 with respect to the center in the length direction of the element unit 50 (Y direction in FIG. 12). Symmetrically, a groove (scribe flaw) 30 having a length (L2) of about 700 μm to about 900 μm and a width W5 of about 4 μm is provided. As a method of providing the groove portion 30, first, the element portion 50 is fixed with an adhesive tape on a fine movement stage (not shown) of a scribe device. Next, the position of the diamond cutter (not shown) arranged on the upper part of the element unit 50 is set at the center of the element isolation groove 20 provided in the element unit 50 in the width direction (X direction). It adjusts, seeing the microscope and monitor with which the scribing apparatus was equipped so that the groove part 30 may enter along the length direction (Y direction). Then, the diamond cutter is moved in the length direction of the element isolation groove 20 (Y direction in FIG. 12) based on a program in which conditions such as the load applied to the diamond cutter and the depth and length of the groove 30 are input in advance. . Thereby, the groove part 30 is provided on the bottom surface of the element isolation groove 20.

次に、スクライブ装置から素子部５０を取り外し、素子部５０の裏面側から溝部３０に向かって、鋭利な治具で荷重を加える。これにより、図１および図２に示したように、溝部３０を起点として、素子部５０を分離する。このようにして、図１に示した本発明の一実施形態による半導体レーザ素子が形成される。 Next, the element part 50 is removed from the scribing device, and a load is applied from the back side of the element part 50 toward the groove part 30 with a sharp jig. Thereby, as shown in FIGS. 1 and 2, the element portion 50 is separated from the groove portion 30 as a starting point. Thus, the semiconductor laser device according to the embodiment of the present invention shown in FIG. 1 is formed.

上記の製造方法により実際に本発明の一実施形態による半導体レーザ素子を作製して、素子特性を測定した。この本発明の一実施形態に対応する素子部５０では、段差部２０ａを越える大きさの欠け４０は、５個未満であった。この測定結果が図１３に示されている。具体的には、図１３は、試験温度（雰囲気温度）９０℃で、半導体レーザ素子に定電流パルス動作を行わせた時の光出力の経時変化を示している。図１３の横軸は、経過時間（ｈ）を示しており、縦軸は、初期値を１として規格化した場合の光出力（規格値）を示している。なお、素子部５０に段差部２０ａを越える大きさの欠け４０を５個以上有する半導体レーザ素子を、比較例として用いた。 A semiconductor laser device according to an embodiment of the present invention was actually manufactured by the above manufacturing method, and device characteristics were measured. In the element part 50 corresponding to this embodiment of the present invention, the number of chips 40 having a size exceeding the stepped part 20a was less than five. The measurement results are shown in FIG. Specifically, FIG. 13 shows a change with time in optical output when the semiconductor laser element is subjected to a constant current pulse operation at a test temperature (atmosphere temperature) of 90 ° C. The horizontal axis of FIG. 13 indicates the elapsed time (h), and the vertical axis indicates the light output (standard value) when normalized with an initial value of 1. A semiconductor laser element having five or more chips 40 having a size exceeding the stepped portion 20a in the element portion 50 was used as a comparative example.

図１３に示した試験結果より、比較例による半導体レーザ素子では、４００時間経過後に、光出力の値が、初期値１に対して０．７と３０％低下し、７００時間経過後には、光出力が０となっている一方、本発明による半導体レーザ素子では、４０００時間経過後も光出力がほとんど低下しない結果が得られた。これより、本発明による半導体レーザ素子では、４０００時間以上の高い信頼性が得られた。 From the test results shown in FIG. 13, in the semiconductor laser device according to the comparative example, the light output value decreased by 30% by 0.7 from the initial value 1 after 400 hours, and after 700 hours, While the output was 0, in the semiconductor laser device according to the present invention, a result was obtained in which the optical output hardly decreased even after lapse of 4000 hours. Thus, the semiconductor laser device according to the present invention has a high reliability of 4000 hours or more.

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is shown not by the above description of the embodiments but by the scope of claims for patent, and further includes all modifications within the meaning and scope equivalent to the scope of claims for patent.

たとえば、上記実施形態では、段差部の底面をＧａＡｓ基板に形成するとともに、ＧａＡｓ基板に形成された段差部の底面に溝部を設けた例を示したが、本発明はこれに限らず、段差部の底面および溝部は、ＧａＡｓ基板以外の半導体層に設けるようにしてもよい。 For example, in the above embodiment, the bottom surface of the step portion is formed on the GaAs substrate, and the groove portion is provided on the bottom surface of the step portion formed on the GaAs substrate. However, the present invention is not limited to this, and the step portion The bottom surface and the groove may be provided in a semiconductor layer other than the GaAs substrate.

また、上記実施形態では、電流ブロック層を、ｎ型ＡｌＧａＡｓ層とｎ型ＧａＡｓ層との２層構造で形成した例を示したが、本発明はこれに限らず、電流ブロック層を、ｎ型ＧａＡｓ層の１層で形成するようにしてもよい。 Moreover, in the said embodiment, although the example which formed the electric current block layer with the 2 layer structure of the n-type AlGaAs layer and the n-type GaAs layer was shown, this invention is not limited to this, An electric current block layer is made into an n-type. It may be formed of one GaAs layer.

また、上記実施形態では、半導体レーザ素子を、約１０００μｍの長さＬ１を有するように構成した例を示したが、本発明はこれに限らず、半導体レーザ素子の長さは、約６００μｍ〜約１５００μｍの範囲であれば、約１０００μｍ以外の長さＬ１であってもよい。 In the above embodiment, an example in which the semiconductor laser element is configured to have a length L1 of about 1000 μm has been shown. However, the present invention is not limited to this, and the length of the semiconductor laser element is about 600 μm to about As long as it is in the range of 1500 μm, the length L1 may be other than about 1000 μm.

また、上記実施形態では、電流ブロック層の幅を約２５０μｍにするとともに、いずれか一方の電流注入領域の幅を約３４０μｍに構成した例を示したが、本発明はこれに限らず、いずれか一方の電流注入領域の幅の方が電流ブロック層の幅よりも大きければ、電流ブロック層の幅は、約１００μｍ〜約３００μｍ、いずれか一方の電流注入領域の幅は、約２００μｍ〜約５００μｍの範囲内であればよい。 In the above embodiment, an example is shown in which the width of the current blocking layer is about 250 μm and the width of one of the current injection regions is about 340 μm. However, the present invention is not limited to this, and If the width of one current injection region is larger than the width of the current blocking layer, the width of the current blocking layer is about 100 μm to about 300 μm, and the width of one current injection region is about 200 μm to about 500 μm. It may be within the range.

本発明の一実施形態による半導体レーザ素子の平面図である。It is a top view of the semiconductor laser element by one Embodiment of this invention. 図１に示した一実施形態による半導体レーザ素子の１００−１００線に沿った断面図である。FIG. 2 is a cross-sectional view of the semiconductor laser device according to the embodiment shown in FIG. 1 taken along line 100-100. 半導体レーザ素子の溝長さ（Ｌ２）／素子長さ（Ｌ１）と不良発生率との関係を示した相関図である。It is the correlation figure which showed the relationship between the groove length (L2) / element length (L1) of a semiconductor laser element, and a defect incidence. 半導体レーザ素子の溝深さ（Ｄ）／基板厚み（ｔ）と不良発生率との関係を示した相関図である。It is the correlation figure which showed the relationship between the groove depth (D) / substrate thickness (t) of a semiconductor laser element, and a defect incidence. 半導体レーザ素子の溝深さ（Ｄ）／基板厚み（ｔ）と不良発生率との関係を示した相関図である。It is the correlation figure which showed the relationship between the groove depth (D) / substrate thickness (t) of a semiconductor laser element, and a defect incidence. 溝深さ（Ｄ）／基板厚み（ｔ）および溝長さ（Ｌ２）／素子長さ（Ｌ１）と不良発生率との関係を示した相関図である。It is the correlation figure which showed the relationship between groove depth (D) / substrate thickness (t) and groove length (L2) / element length (L1), and defect incidence. 半導体レーザ素子に生じる段差部を越える大きさの欠け４０の個数と５００時間後の光出力（規格値）との関係を示した相関図である。FIG. 6 is a correlation diagram showing the relationship between the number of chips 40 having a size exceeding a step portion generated in a semiconductor laser element and the light output (standard value) after 500 hours. 図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor laser element by one Embodiment of this invention shown in FIG. 図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor laser element by one Embodiment of this invention shown in FIG. 図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor laser element by one Embodiment of this invention shown in FIG. 図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための平面図である。It is a top view for demonstrating the manufacturing method of the semiconductor laser element by one Embodiment of this invention shown in FIG. 図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための平面図である。It is a top view for demonstrating the manufacturing method of the semiconductor laser element by one Embodiment of this invention shown in FIG. 半導体レーザ素子の信頼性試験の結果を示した図である。It is the figure which showed the result of the reliability test of a semiconductor laser element.

Explanation of symbols

１ＧａＡｓ基板
２ｎ型クラッド層
３、５光ガイド層
４活性層
６ｐ型クラッド層
７ｐ型コンタクト層
８電流ブロック層
８ａＡｌＧａＡｓ層
８ｂＧａＡｓ層
８ｃ開口部
９ｎ側電極
１０ｐ側電極
２０素子分離溝
２０ａ段差部
３０溝部（スクライブ傷）
４０欠け
５０素子部
６０共振器面
７０電流注入領域 Reference Signs List 1 GaAs substrate 2 n-type cladding layer 3, 5 light guide layer 4 active layer 6 p-type cladding layer 7 p-type contact layer 8 current blocking layer 8a AlGaAs layer 8b GaAs layer 8c opening 9 n-side electrode 10 p-side electrode 20 element Separation groove 20a Step part 30 Groove part (scribe scratch)
40 chip 50 element part 60 resonator face 70 current injection region

Claims

A substrate having a pair of end faces facing each other and side end portions extending in a direction perpendicular to the end faces ;
Look including an active layer formed on a surface of the substrate, and an element portion having a cavity surface to a pair of surfaces facing each other,
A step provided on the side end of the substrate ;
A groove portion provided on the bottom surface of the step portion so as to extend in parallel with the step portion ,
The pair of end faces of the substrate are flush with the resonator face;
The step portion is provided over the entire length between the pair of end surfaces of the substrate,
The groove portion is a semiconductor laser element provided in a region excluding both end portions of the step portion .

The ratio of the depth of the groove to the thickness of the substrate is 0.01 or more and 0.045 or less,
2. The semiconductor laser device according to claim 1, wherein a ratio of a length of the groove portion to a length in a direction orthogonal to the resonator surface of the element portion is 0.5 or more and 0.95 or less.

The ratio of the depth of the groove to the thickness of the substrate is 0.015 or more and 0.035 or less,
2. The semiconductor laser device according to claim 1 , wherein a ratio of a length of the groove portion to a length of the element portion in a direction orthogonal to the resonator surface is 0.7 or more and 0.9 or less.

The element portion includes a current blocking layer having an opening corresponding to an elongated current injection region formed on the surface of the active layer,
The active layer includes a GaAs layer;
It said current blocking layer comprises two layers of the AlGaAs layer and the GaAs layer from the active layer side, the semiconductor laser device according to any one of claims 1-3.

The current blocking layer is formed at both end portions of the element portion so as to be adjacent to the current injection region,
The semiconductor laser device according to claim 4 , wherein a width of the current injection region is larger than a width of the current block layer adjacent to the current injection region.