JP4763918B2 - System and method for time dithering digitally controlled oscillator tuning input - Google Patents

Description

典型的には、ＤＣＯ伝達関数ｆ(…)は、発振の周波数ｆ_DCOまたは周期Ｔ_DCOがＤ（一般的には、オフセット）と線形になるように定義される。例えば周波数が線形であるＤＣＯ伝達関数は典型的には次式で表わされる。
【数２】

ここで、ｆ_offsetは一定のオフセット周波数であり、ｆ_stepは周波数量子化ステップである。同様に、周期が線形であるＤＣＯ伝達関数は典型的には次式で表わされる。
【数３】

ここで、Ｔ_offsetは一定のオフセット周期であり、Ｔ_stepは周期量子化ステップである。ＤＣＯ周期Ｔ(Ｄ)は量子化デジタル入力Ｄの関数であるため、ＤＣＯは連続範囲の周波数を発生することはできず、有限数の離散周波数を発生することはもちろん明白である。
【００１０】
１つの一般的タイプの従来のＤＣＯは、ダイナミックにプログラマブルな分周器と組み合わせた高周波発振器を含んでいる。このタイプのＤＣＯの一例を図１ａに示す。この例では、プログラマブル分周器２は、高周波発振器４の出力信号ＨＦＣＬＫの周波数がＤＣＯ出力信号ＣＬＫを発生するのに分割される除数値を示すｎビットデジタル語Ｄを受信する。この従来の装置では、周期量子化ステップＴ_stepしたがってタイミングジッタの下限は、高周波発振器４の周期に限定される。したがって、低ジッタ動作では、発振器４は極端に高い周波数で作動する必要があり、例えば、周期間０．２ｎｓｅｃステップでは高周波発振器４およびプログラマブルカウンタ２は５ＧＨｚで作動する必要がある。
【００１１】
この制限により、従来の他のＤＣＯでは、高周波源から分周するのではなく信号を直接合成する方法がとられている。従来の直接合成ＤＣＯの一例を図１ｂに示し、それは可変長リング発振器として構成されている。この例では、２ⁿ個の遅延段６が直列に接続されており、最下位段６₀は、反転段であり、ラインＣＬＫ上の出力信号を駆動する。復号器８はｎビットデジタル制御語Ｄを２ⁿ制御線に符号する。２ⁿ制御線の各々は、対応する段６をショートするように作動することができ、また、２ⁿ制御線の１つはデジタル制御語Ｄの値に応答して表明（アサート）される。したがって、発振周期Ｔは、リング内のこれらの遅延段６の遅延の和の２倍となる。例えば、各段６の遅延がＴ₆であるならば、リング内に段６₀しかないようなＤ＝０である場合には、発振周期Ｔは２Ｔ₆に等しく、また、Ｄ＝２ⁿ−１（Ｄは最大）である場合には、２ⁿ段６の全てがリング内で接続されるため、発振周期Ｔは２（２ⁿ）Ｔ₆に等しい。したがって、この従来の方法では、周期量子化ステップ（ジッタの下限を設定する）は２Ｔ₆、すなわち、段６の伝播遅延の２倍となり、それは典型的には図１ａの従来のＤＣＯのそれを改善するものではあるが、それでも多くの応用にとって粗すぎることがある。しかしながら、段６の数は制御語Ｄのビット数と指数関係にあり、かつ、典型的な遅延段は極めて複雑となることがあり、段当たり２０個以上のトランジスタを必要とする実施例さえ報告されていることを考慮すれば、図１ｂの可変遅延リング発振器の実現に必要な集積回路チップ面積は十分である。さらに、復号器８の複雑度もｎと指数関係にあり、それ自体（ｎ＋６）２ⁿ程度のユニットサイズトランジスタを必要とする。したがって、回路の全体複雑度は比較的大きく、ｎと共に（ｎ＋３０）２ⁿ程度変化するチップ面積となる。したがって、このように構成された高分解能ＤＣＯはチップ面積を途方もなく大きく占有してしまうことがある。
【００１２】
デジタルＰＬＬを実現する別の公知の方法がジェー・ダニング等の論文“An All-Digital Phase-Locked Loop with 50-Cycle Lock Time Suitable for High-Performance Microprocessors”, J. Solid State Circ. (IEEE, 1995年4月), 第412-422頁に記載されている。この従来の方法によれば、８段電流枯渇（current-starved）リング発振器の動作により所望する出力周波数が直接合成され、このような１つの段を図１ｃに示し、各反転遅延段は並列２進重付けトランジスタ９のプルアップ脚と並列２進重付けトランジスタ１１のプルダウン脚とを含んでいる。各トランジスタ９_I，１１_Iは制御語ｄの対応するビットｄ_Iによってターンオンされ、また、スイッチングトランジスタ９_I，１１_IはラインＩＮおよび共通ドレインノードの駆動ラインＯＵＴの状態によって制御される。容認できる周波数分解能はこの方法に従って得られるが、このＰＬＬを実現するのに必要な集積回路チップの量は極端に大きい。２ⁱ倍だけ重み付けされたＮＭＯＳ各トランジスタ１１_Iは、一般的に、並列な２ⁱ個の最小サイズトランジスタ１１₀として実現されるため、図１ｃに示すような遅延段のユニットサイズＮＭＯＳトランジスタ１１₀の数は２（２ⁿ）−１となる。ＰＭＯＳトランジスタ９が対応するＮＭＯＳトランジスタ１１の２倍のサイズであるものとすると、図１ｃの遅延段を実現するのに必要なユニットサイズトランジスタの総数は次のようになる。
【数４】

したがって、８つの遅延段を有するこの構造のＤＣＯについては、実現するのに必要な面積はｎと共に４８（２ⁿ）程度変動する。
【００１３】
さらに、背景として、従来のデジタル制御発振器の別の例がエフ・リュー・エッチ・サミュエリ，ジェー・ユアンおよびシー・スベンソンの論文“A 700-MHz 24-b Pipelined Accumulator in 1.2-μm CMOS for Applications as a Numerically Controlled Oscillator”，IEEE Journal of Solid-State Circuits, Vol.28, No.8 (IEEE, 1993年8月), 第878-886頁に記載されている。
【００１４】
従来のデジタル制御発振器に関連する上記欠点を克服するようにされたこの分野で公知の１つのＤＣＯが、2000年2月22日にランドマン等に発行された米国特許第6,028,488号，“Digitally-controlled oscillator with switched-capacitor frequency selection”に開示されている。‘４８８特許に開示されたＤＣＯは、発振器内にドライバをロードするスイッチトキャパシタアレイにより実現される。スイッチトキャパシタアレイはキャパシタの２進重付けセットを含み、その各々は、デジタルループフィルタからのデジタル制御語の１ビットによって制御される容量を有する。隣接発振周期間のステップサイズしたがってジッタは、ドライバの強さと組み合わせた最下位キャパシタ（制御語のＬＳＢに対応する）の容量によって規定される。
【００１５】
タイプＩの完全デジタル位相同期ループ（ＰＬＬ）を利用するデジタル制御発振器（すなわち、ＤＣＯ周波数対位相変換により１つの積分極しかない）は、一般的に、より高速のダイナミクスを特徴とし、また、高速周波数／位相取得が必要とされるか直接送信変調が使用される場合に使用される。しかしながら、定常状態位相誤差が一定の周波数オフセット（すなわち、実際のＤＣＯ周波数と中心ＤＣＯ周波数との間の周波数偏移）にもかかわらずゼロとなるタイプＩＩＰＬＬループとは異なり、タイプＩＰＬＬループの位相誤差は周波数オフセットに比例する。ループダイナミクスはループフィルタリングの解消により改善することができるが、これは、位相検出器更新イベントが転送されてＤＣＯ出力を周波数変調するいわゆる基準フィードスルーの増加をもたらす。これは、ＲＦ出力におけるスプリアストーンとして現れる。
【００１６】
【発明が解決しようとする課題】
上述したことから、スプリアストーンがＤＣＯＲＦ出力において実質的に完全に除去されるように位相検出器更新イベントに応答してＤＣＯ出力の周波数変調を実質的に排除するために、デジタル制御発振器（ＤＣＯ）同調制御語入力をタイムディザリングする方法を提供することが望ましくかつ必要とされている。
【００１７】
【課題を解決するための手段】
本発明の一態様では、したがって、ＲＦ出力におけるスプリアストーンを実質的に除去しながら低電源電圧で作動できるＤＣＯが提供される。
【００１８】
本発明のもう１つの態様では、ＲＦ出力におけるスプリアストーンを実質的に除去しながら極端に低レベルのジッタで作動するＤＣＯがさらに提供される。
【００１９】
本発明のさらにもう１つの態様では、ＲＦ出力におけるスプリアストーンを実質的に除去できながら従来のＤＣＯ回路に対して比較的妥当なチップ面積を必要とするＤＣＯも提供される。
【００２０】
本発明のさらにもう１つの態様では、デジタル位相同期ループ（ＰＬＬ）に関連して機能してＲＦ出力におけるスプリアストーンを実質的に除去することができるＤＣＯが提供される。
【００２１】
本発明のさらにもう１つの態様では、ＲＦ出力におけるスプリアストーンが実質的に除去されるように、可変負荷を用いて遅延帰還を利用する公知のＤＣＯによって発生されるものよりも発振器位相ノイズが著しく小さいＤＣＯが提供される。
【００２２】
本発明のさらにもう１つの態様では、実質的に任意の負抵抗帰還ソース（コルピッツ発振器やガンダイオードなど）で作動してＲＦ出力におけるスプリアストーンを実質的に除去するように安定した発振を達成するＤＣＯが提供される。
【００２３】
本発明のさらにもう１つの態様では、ＲＦ出力におけるスプリアストーンを実質的に除去しながら「BLUETOOTH」標準に関連する変調およびチャネル選択要求に適合するＤＣＯが提供される。
【００２４】
一実施例によるデジタル制御発振器はＬＣタンク発振器（すなわち、デジタル同調可能タンク回路）として構成することができ、発振器内部の共振周波数が変化される。ＬＣタンク発振器は、共振器を安定発振させるために実質的に任意の負抵抗ソース（たとえば、コルピッツ発振器，ガンダイオードなど）から定式化される共振器である。２進重付けキャパシタバンクは、２つの状態間で高速に切り換えられてＬＳＢをディザーすなわち変調する（このディザリングがデジタル／アナログ変換ではなくデジタル／周波数変換であることを除けば、従来のＤ／Ａコンバータに使用されるディザリングと同じ）とともにデジタル同調可能タンク回路のＱをローパス機能として使用する単位最小サイズキャパシタの小バンクと関連して利用される。本発明のタンク回路は高いＱで設計することができるため、このようなタンク回路を使用するＤＣＯは、可変負荷を使用してフィードバックが遅延される従来のＤＣＯに比べて位相ノイズが著しく低減される。したがって、ＤＣＯは、他の既知のＤＣＯアーキテクチュアを使用して達成することができない「BLUETOOTH」無線周波数通信を達成するのに必要な変調条件およびチャネル選択条件の両方に適合するように周波数分解能を調節することができるＬＣタンク回路を使用して実現される。ここで使用される無線周波数とは、利用されている通信媒体を介して通信することができる任意の周波数を意味する。
【００２５】
本発明の一実施例によれば、前記したＤＣＯに使用するのに適したタイムディザリング方式が図面に示されている。同調制御語は、デジタル語であり、位相検出器の比較周波数に同期している。図３に示す位相ドメイン全デジタル同期ＰＬＬ出力シンセサイザに示されているように、ループフィルタが使用されない場合には、同調制御語は、通常、利得段を介してデジタル制御発振器入力に接続される。同調制御語の正確な離散タイムディザリングは、高周波オーバサンプリングクロックでそれを再クロッキングするとともに遅延シフタレジスタにそれを通すことによって得られる。マルチビット入力マルチプレクサは、遅延レジスタチェーンの適切な出力を同期的に選択する。この技術により、周波数基準レートで行われる実際のＤＣＯ更新タイミングをオーバサンプリングクロックで離散的にダイナミックにオフセットする手段が提供される。シンセサイザのデジタル化されたＲＦ出力は、直接に、または、例えば図１４に示すようなエッジ分割器によって適切に分周されたのちに、高周波オーバサンプリングクロックとして使用される。ＤＣＯは、その全体が本開示の一部としてここに組み入れられている２０００年６月２６日に出願されたロバート・ビー・スタチェウスキおよびダークレイポルドによる米国特許出願番号０９／６０３０２３号「Digital Phase-Domain PLL Frequency Synthesizer」，ドケット番号ＴＩ−３０６７７に開示されているような方法でデジタルＰＬＬからデジタル入力語を受信することができる。
【００２６】
さまざまな実施例が図示されるが、本発明の他の実施例も考えられる。いずれにしても、本開示は本発明の代表的な実施例を示すもので制約的意味合いはない。当業者ならば本発明の原理の精神および範囲に入る他のさまざまな修正および実施例を考案することができる。
【００２７】
【発明の実施の形態】
図２を見ると、ＤＣＯ２００のハイレベルブロック図は等重付けスイッチトキャパシタのバンク（サーモメータバンク（ＴＢ）／ＬＳＢディザリングシステム）２０６と組み合わせた２つの２進重付けスイッチトキャパシタバンク（ハイバンク（ＨＢ）２０２およびローバンク（ＬＢ）２０４）を含み、また、それらはインダクタ２０８と集積されてデジタル同調可能ＶＣＯシステムを実現する。ＤＣＯ２００はデジタル信号プロセッサのようなまたは図３に示すデジタル位相ドメインＰＬＬ周波数シンセサイザ３００のような集積回路で使用するのに適した多くの異なるタイプのデジタルＰＬＬと集積することができることが分かる。シンセサイザ３００の詳細な検討は、前記した‘０２３特許でなされており、ここではＤＣＯ２００のそのような１つの使用を例示するに留める。図２を参照し続けると、ＨＢ２０２ビット，ＬＢ２０４ビットおよびＴＢ２０６ビットは、終局的に、例えば、図３に示す利得素子３０２から到来して、発振器同調語（ＯＴＷ）とも呼ばれるＤＣＯ同調制御語（ＴＣＷ）を発生する。‘０２３特許にもっと詳細に記載されている利得素子３０２は、ＤＣＯ２００およびＰＬＬループ挙動の制御された周波数応答を得るために必要である。ＨＢ２０２ビット，ＬＢ２０４ビットおよびＴＢ２０６ビットは、利用される技術およびアーキテクチュアによってのみ制限される任意の簡便なまたは所望のビット数により定式化することができる。したがって、制御語は、本開示の一部としてここに組み入れられている‘０２３特許に記載されたプロセスを使用して発生することができる。本発明者は、ＨＢ２０２ビットをプログラマブルに維持することによりワーカブル(workable) ＤＣＯを実現することができる結果、ユーザまたはＡＲＭコントローラは例えばそれらを所望の操作バンドの中心に適切にセットできることを確認した。ＴＢ２０６ビットは、ＬＢ２０４ビットを含む同じ制御語の下位部から来るサーモメータ符号化ビットである。次に、ＴＢ２０６ビットの１つ以上は、後でもっと詳しく述べる方法でディザーすなわちデルタ−シグマ変調されて、発生された側波帯が非常に小さくなるように非常に高い変調速度と組み合わせて非常に小さい変調指数を有する小さな周波数変調を発生する。このようにして、スイッチトキャパシタバンクを使用して得られる分解能は前記したように最下位キャパシタ（制御語のＬＳＢに対応する）の容量に基本的に制限されるため、単純にスイッチトキャパシタバンクを使用するＤＣＯアーキテクチュアとは対照的により高い分解能を達成することができる。一実施例によれば、次に、ディザリングプロセスは、最も好ましくは、“BLUETOOTH”変調およびチャネル選択要求条件に適合するために１．２Ｖ給電を使用して少なくとも２２ビットの分解能が得られるように制御可能ＬＢＳの分解能を高める。ＤＣＯ２００は、中心タップ変圧器状インダクタ２０８を含むことができ、また、ハイバンク（ＨＢ）２０２，ローバンク（ＬＢ）２０４およびサーモメータバンク（ＴＢ）２０６を含む複数のバラクタバンクを介して容量が決定される同調可能ＬＣタンク回路を含む。ＤＣＯ２００を実現するのに他の多くのＬＣタンク回路アーキテクチュアを利用できることが分かるであろう。バラクタバンク２０２，２０４，２０６は、上記した‘４８８特許に開示されているＤＣＯに関して説明された制御可能キャパシタの２進重付けアレイとして実現することができるが、前記したように、図２の実施例に例示した１つ以上のＬＳＢキャパシタのディザリングに適合するように修正されている。ＴＢバラクタバンク２０６内の１つ以上のＬＳＢキャパシタを選択的にディザーすることができるため、ＬＣタンク回路は、本ディザリングプロセスにより修正すなわち変更することができる共振周波数を有する。ＬＣタンク回路のＱは時間平均操作を実施することが分かるであろう。このようにして、非常に高速なシグマ−デルタ変調デジタル／周波数変換を実現するのに必要なものと同等なローパスフィルタリング機能は、スプリアス放射が関心のある周波数帯域の外側でしか発生されずかつアンテナフィルタを介して容易に抑止できるように実現される。
【００２８】
最も好ましくは、デジタル／周波数変換は、関心のある帯域の外側に周波数更新がシフトされるように従来のＤＣＯにより一般的に使用されるものよりも遥かに高い周波数（＞＞ｆ_ref）で更新される。ここで、シグマ−デルタ処理利得は、アンテナフィルタに関連する周波数帯域内で実現される。次に、スプリアス応答も、シグマ−デルタ処理によって抑止される遥かに高い周波数にシフトされ、また、残っている任意の残存トーンがアンテナフィルタ（不図示）によって除去される。このシグマ−デルタ処理アーキテクチュアは制御電圧なしで作動して達成可能な分解能をおよそ１ｋＨｚまで高めることが本発明者により確認されており、それに対して、従来のＤＣＯはおよそ２０ｋＨｚの最大分解能で機能する。
【００２９】
バラクタバンク２０２，２０４，２０６内の各キャパシタは、最も好ましくは、バラクタバンクに通信される制御語の１ビットによって駆動される。ここで、制御語の各ビットは２つの電圧状態（Ｖ_tunehighおよびＶ_tunelow） 間で変化することができる。最も好ましくは、２つの電圧状態（Ｖ_tunehighおよびＶ_tunelow）は、関連するＬＣ回路同調特性（周波数対電圧）がゼロ局部周波数依存性を有するように、選択される。ノイズは２つの電圧状態（Ｖ_tunehighおよびＶ_tunelow）においてＬＣ回路を“ウォークスルー”することができず、また、ＬＣ回路はディザリングプロセス中にノイズに対してロバストであることが分かるであろう。本発明者は、１ＭＨｚと１０ＭＨｚとの間にＰＳＲＲを有するスイッチトキャパシタバンク技術を使用する従来のＤＣＯに比べて、このディザリングプロセスが数１０ｋＨｚ程度の非常に強い電力供給リジェクション比ＰＳＲＲ（power supply rejection ratio）を有することを確認した。このディザリングプロセスはノイズに対して不感性であるため、ＤＣＯ２００は、電圧調整器を使用せずに有利に駆動することができ、従来のＤＣＯに比べて重要な利点である。
【００３０】
図４は、“BLUETOOTH”またはＧＳＭのガウス周波数シフトキーイングＧＦＳＫ（Gaussian frequency shift keying）変調方式に適合するのに適した図２に示すＤＣＯハイ，ローおよびサーモメータバラクタバンク２０２，２０４，２０６に関連するハイバンク，ローバンクおよびサーモメータバンク制御範囲および粒度を示す（対数目盛り）線図である。各キャパシタバンク２０２，２０４，２０６は電圧制御キャパシタ（バラクタ）を含む。ここで、各バンクは、異なる発振周波数範囲および粒度を制御するように、互いに異なってセットされた関連するキャパシタ値を有する。また、それらは制御語符号化方式が異なる。
【００３１】
ハイバンク（ＨＢ）２０２は、最も好ましくは、プロセス，供給電圧および／または温度のばらつきによるＤＣＯ２００の動作周波数範囲の中心を粗く決めるように実現される。ＨＢ２０２ビットはまた、最も好ましくは、始動または任意の他の「必要性」に基づいてのみ校正される。このバンク２０２は、最大周波数範囲を制御し、極めて粗い粒度を有する。したがって、ハイバンク２０２は、キャパシタバンク２０２，２０４，２０６間の最大値バラクタを含む。ハイバンク２０２バラクタは２進重付けされるため、制御語は、２進符号化されて、（ｎ＋１）次バラクタの値がｎ次バラクタの２倍であるスイッチング制御に適合する。
【００３２】
一実施例によれば、ローバンク（ＬＢ）２０４はチャネルホッピング（チャネル選択）に使用される。ＬＢ２０４は、送信チャネルに対する中心周波数を設定し、また、最も好ましくは、全許容周波数チャネル（例えば、“BLUETOOTH”に対しては７８）をカバーするのに十分な範囲を有する。ローバンク２０４の粒度は、最も好ましくは、サーモメータキャパシタバンク２０６がデータ変調中に隣接周波数範囲をカバーできるように、選択される。ＨＢ２０２バラクタに関連して上述したように、ＬＢ２０４バラクタも、最も好ましくは、２進符号化される。
【００３３】
一実施例によれば、サーモメータキャパシタバンク（ＴＢ）２０６はＧＦＳＫデータ変調用に使用される。したがって、ＴＢ２０６がカバーしなければならない範囲はｈ＊Ｒ周波数範囲である。ここで、ｈ＝変調指数であり、Ｒ＝データレートである。本発明者は、プロセスばらつきにより実際のＴＢ２０６粒度が予期したものよりも小さい場合には、特別な「ガード範囲」が最も好ましくは付加されるべきであることを確認した。最小ＴＢ２０６粒度は、ＤＣＯ２００粒度（非ディザリングの場合）に対応し、また、前記した単位バラクタの達成可能な最小サイズに関連している。やはり上述したように、ＴＢ２０６は単位バラクタの集まりで構成される。その目的は、ＬＣタンク電圧のゼロ交差の近傍でこの更新が実施されるときに基準ビートを最小限に抑えるように、全ＴＢ２０６バラクタ上の制御可能な「更新」タイミングを整合させることである。ＴＢ２０６バラクタが２進重付けされているならば、更新は異なる制御ビットに対して異なる時間に行われ、それによって、データ依存スプリアストーンを生じさせる。ＴＢ２０６ビットは、最も好ましくは、制御入力値Ｎに対してＮバラクタが「イネーブルされる」ように、サーモメータ符号化される。これは最小数のバラクタが入力制御語への小さな更新に対して更新されることを可能とし、それは変調に当てはまる。
【００３４】
一実施例による単位バラクタの周波数粒度は１０ｋＨｚであることが本発明者によって確認された。２ｘマージンに適合させるために、“BLUETOOTH”無線周波数通信に必要なＴＢ範囲は、図４に４０２として示すように、次式で表わされる。
ＴＢ＿範囲＝２＊ｈ＊Ｒ=２＊０．３２＊１ＭＨｚ=［６４０ｋＨｚ］
表現するのに必要なビットは、ＴＢ=ｌｏｇ₂(６４０ｋＨｚ／１０ｋＨｚ)＝６ビットとなる。すると、ＬＢ２０４範囲は次式で表わされる。
ＬＢ＿１ｓｂ＝ＴＢ＿範囲−ｈ＊Ｒ＝３２０ｋＨｚ
それは、チャネル選択に必要なビットが次式で求められることを意味する。
ｌｏｇ₂((Ｎｃｈ＊Ｒ)／(ｈ＊Ｒ))＝７８／０．３２＝２４３
それは、８ビットが必要であることを意味し、図４に４０４として示すように、
ＬＢ＿範囲＝２５５＊ＬＢ＿１ｓｂ＝２５５＊３２０ｋＨｚ＝［８１．６ＭＨｚ］
となる。ＨＢ２０２範囲は、
ＨＢ＿１ｓｂ＜ＬＢ＿範囲−Ｎｃｈ＊Ｒ=８１．６ＭＨｚ−７８ＭＨｚ＝３．６ＭＨｚ
であり、それはＨＢ＿１ｓｂを３ＭＨｚとして選択できることを意味する。ＨＢを表現するために８ビットを使用すると、図４に４０６として示すように、
ＨＢ＿範囲＝２５５＊ＨＢ＿１ｓｂ＝［７６５ＭＨｚ］
となる。
【００３５】
図５は、図２に示したＤＣＯ２００に使用するのに適した詳細なハイキャパシタバンク（ＨＢ）アーキテクチュア５００を示す回路図である。ＨＢ５００は、制御可能キャパシタの２進重付けアレイとして構成された複数のバラクタ５０２〜５４８を含んでいる。バラクタ／キャパシタの数は制御語内のビット数によって決まる。ここで、制御語の幅は、前記したように、所望の周波数範囲および分解能に応じて変動することがある。本実施例では、ＨＢ５００に対して８ラインＨＬ７／ＨＲ７〜ＨＬ０／ＨＲ０が提供される。任意のイベントにおいて、制御可能バラクタ５０２〜５４８の累積容量は、それらの対応する制御線ＨＬ／ＨＲ対の状態によってセットされるそれらの各状態において、ハイキャパシタバンク（ＨＢ）５００によって同調可能ＬＣ発振器に与えられる容量を決定する。本実施例では、各制御線ＨＬ／ＨＲ対の状態は電位Ｖ_tunehigh５５０およびＶ_tunelow５５２の経路を定める。ここで、Ｖ_tunehigh５５０およびＶ_tunelow５５２は、各制御線対ＨＬ／ＨＲに関連する容量を最小値と最大値との間で切り替えるように動作することができる。Ｖ_tunehigh５５０およびＶ_tunelow５５２は、最も好ましくは、電力線および接地線に関連するノイズ寄与を最小限に抑えるためには、所望の周波数範囲に対する周波数の変化により電圧摂動が最小限に抑えられるように、選択される。ＨＢ５００アーキテクチュアは各制御線に関連する複数のバラクタを有することが分かるであろう。これは、ＨＢ５００を使用してタンク回路容量の少なくとも一部を形成する同調可能ＬＣタンク回路に対して所望の周波数範囲および分解能を適合させることができるように特定のＣＭＯＳ製作プロセスを実現するときに所望の容量値を達成するのに重要である。ＨＢ５００を使用する同調可能ＬＣタンク回路については、図９を参照して後でもっと詳しく述べる。上述したように、ＨＢ５００に関連するバラクタ（したがって、キャパシタ）の物理的サイズは、３ＭＨｚの粒度で７６５ＭＨｚの周波数範囲にわたって同調を実現するように選択される。
【００３６】
図６は、図２に示したＤＣＯ２００に使用するのに適したローキャパシタバンクアーキテクチュア６００を示す回路図である。ローキャパシタバンク（ＬＢ）６００のアーキテクチュアおよび動作は、ＬＢ６００に関連するバラクタの物理的サイズ（したがって、容量）がもっと小さくて上述したように３２０ｋＨｚの粒度で８１．６ＭＨｚの周波数範囲にわたって同調を実現するためには同調可能ＬＣタンク回路のもっと細密な同調を行うことができる点を除けば、ハイキャパシタバンク５００に関して上述したものと同じである。
【００３７】
図７は、図２に示したＤＣＯ２００に使用するのに適したサーモメータキャパシタバンク（ＴＢ）アーキテクチュア７００の同じ１／８を示す回路図である。ＴＢブロック７００は、１０ｋＨｚの粒度で６４０ｋＨｚの周波数範囲にわたって同調を実現するために、したがってＤＣＯ２００が“BLUETOOTH”無線周波数通信に適合することを可能にするために、ＨＢ５００およびＬＢ６００キャパシタバンクと組み合わせて同調可能ＬＣタンク回路のさらに細密な同調を行うことができるようにする８対のユニットサイズバラクタ７０２〜７１６を有する。ユニットサイズバラクタ７０２〜７１６の各対は、ＨＢ５００およびＬＢ６００キャパシタアレイを参照して前記したように、制御語ビット（例えば、Ｄ０〜Ｄ７）によって切替可能に制御される。
【００３８】
サーモメータキャパシタバンク（ＴＢ）７００に対するキャパシタ対を形成する一対のユニットサイズバラクタ８００の詳細図を図８に示す。バラクタ８００はキャパシタバァッファドライバ８０２を介して駆動されることが分かるであろう。バァッファドライバ８０２は、電圧摂動が容量変化を生じないＣ−Ｖ（容量対電圧）特性の最適領域で動作する。一方の部分はＶ_tunelowと呼ばれ、他方の部分はＶ_tunehighと呼ばれる。次に、前記したように、これらの電圧レベルは、各バラクタを最小容量値と最大容量値との間で切り替える電圧レベルとして選択される。次に、一方のバラクタ８０４がインダクタ９０６の一方の側９０２に接続され、他方のバラクタ８０６がインダクタの他方の側９０４に接続されて、図９を参照して以下に述べる同調可能ＬＣタンク回路９００を実現する。
【００３９】
図９は、図５〜図７にそれぞれ示したハイキャパシタバンク回路５００，ローキャパシタバンク回路６００およびサーモメータキャパシタバンク回路７００を内蔵する同調可能ＬＣタンク回路９００を示す回路図である。必要な周波数制御語は、制御（データ入力）線９０８〜９１８を介してキャパシタバンク５００，６００，７００にそれぞれ送信される。上述したように、インダクタ９０６は中心タップ変圧器状インダクタであり、ここで、インダクタ９０６の一方の側はバラクタの左バンクアレイに連結されインダクタ９０６の右側はバラクタの右バンクアレイに連結されて同調可能ＬＣタンク回路９００を実現する。他のＬＣ構成も、周波数範囲および分解能を制御するのに別々（左，右）のバンクを必要としないＤＣＯを実現するために使用することができる。
【００４０】
図１０は、ＲＦ出力信号およびデジタル出力信号の両方を発生することができる図２に示したＤＣＯ２００のもっと詳細な回路図である。
【００４１】
図１１は、個別のＴＢ７００バラクタ間の物理的な違いをＲＦ通信中に平均化できるようにランダムパターンでスイッチするように構成された複数１１００のバラクタキャパシタアレイバンク７００を示す。
【００４２】
図１２は、図２に示したＤＣＯ２００に対して上述したディザリングシステムがどのように実現されるかを示す単純化されたブロック図である。所望の機能を実現するのに必要な任意の数の所望ビットとすることができる同調制御語（ＴＣＷ）１２００が受信される。本実施例に対する同調制御語１２００は６整数ビットおよび５分数ビットを有するものとして示されている。５分数ビットは、デジタルシグマ−デルタ変調器１２０２を介してディザーされて分数時間平均値を発生する。次に、この分数平均値は、和素子１２０４を介して６整数ビットと加算されて、サーモメータエンコーダ１２０６に通信されるディザーされた６整数ビットを発生する。サーモメータエンコーダ１２０６は、サーモメータエンコーダ制御入力値に応答してＮバラクタをイネーブルするように動作する。実際のディザリング周波数は、ＤＣＯ２００デジタル出力信号を受信し、所望の分解能を与えるには基準周波数１２１０よりも著しく大きいが所望の電力消費を与えるには十分低い周波数値にそれを分割するクロック分割器１２０８によってセットされる。使用されるディザリング周波数が所望の周波数分解能および所望の電力消費の両方を与えるのに十分である限り、他の多くのディザリング周波数を使用することができるけれども、ディザリング周波数は図１２に示す実施例に対しては６００ＭＨｚであることが分かるであろう。
【００４３】
図１３は、ＤＣＯ同調入力１２００をタイムディザリングする図１２に示したディザリングシステムに関連して使用するのに適したタイムディザリング技術１３００の一実施例を示す単純化されたブロック図である。通常は、同調制御語（ＴＣＷ）１３０２は、ループフィルタが使用されないならば、図３に示したような利得段３０２を介してデジタル制御発振器（ＤＣＯ）入力に接続される。同調制御語１３０２の正確な離散タイムディザリングは、それを高周波オーバーサンプリングクロック１３０４によって再クロックするとともに遅延シフトレジスタ１３０６に通すことによって得られる。マルチビット入力マルチプレクサ１３０８は遅延レジスタ１３０６チェーンの適切な出力を同期的に選択する。このようにして、周波数基準レートで行われる実際のＤＣＯ２００更新タイミングをオーバーサンプリングクロック１３０４によって離散的にダイナミックにオフセットする手段が提供される。
【００４４】
ＤＣＯ２００のデジタル化されたＲＦ出力１４００は、高周波オーバーサンプリングクロックとして直接に、または、図１４に示すようにエッジ分割器１４０２によって適切に分周された後に、使用することができる。図１４は、本発明の一実施例による、図３に示したシンセサイザ３００のデジタル化されたＲＦ出力をエッジ分割器１４０２によって適切に分周された後に高周波オーバーサンプリングクロックとして使用するようにされた図１３に示したタイムディザリング技術を示す単純化されたブロック図である。
【００４５】
図１５は、本発明の一実施例による、位相検出操作１５０４が再クロックされた周波数基準１５００と同期的に実行され、かつ、オーバーサンプリングＤＣＯクロック１３０４によって同期的に再クロックされる図１３および図１４に示したタイムディザリング技術を示す単純化されたブロック図である。図１５は、図３に示した全デジタルＰＬＬアーキテクチュア内のインプリメンテーション詳細をさらに示す。位相検出操作は、再クロックされた周波数基準（ＣＫＲ）と同期的に実行され、かつ、オーバーサンプリングＤＣＯクロック１３０４によって同期的に再クロックされる。ΔまたはΣΔ変調器１５０２は、比較−周波数形跡（spur）が背景ノイズに十分ぼやかされるように小さな離散タイミング偏移をＤＣＯ２００の実際の繰返し更新にランダム化する。変調器１５０２の特性は、最も好ましくは、混合信号技術の当業者には馴染のある方法で所望の量子化ノイズ特性に基づいて選択される。
【００４６】
図１６は、本発明の一実施例による、タイムディザリングが制御遅延ＤＣＯ同期同調入力および周波数基準リタイミングにより実現される図１３〜図１５に示したタイムディザリング技術を示す単純化されたブロック図である。図１６は、図３に示した全デジタルＰＬＬアーキテクチュア内のインプリメンテーション詳細も示している。ＤＣＯ２００同調入力１２００に与えられる実際のサンプリング更新インスタンスは、最小摂動モーメントにおいて（すなわち、ＬＣタンクの容量部の電圧および電荷が最低であるときに）ＤＣＯ２００バラクタ摂動が生じるように制御される。これは、発振器位相ノイズの最小化をもたらすが、最適ＤＣＯ２００遅延を見つけ出すために精密なタイミング制御および付加制御１６００の複雑性を必要とする。
【００４７】
図１７は、本発明の特定の実施例による基本的な発振器タイムディザリング原理を示す単純化されたフロー図１７００である。特に、ブロック１７０２に示すように次のクロックエッジが到着しているかどうかを確認するために、更新クロックが最初に連続的にチェックされる。新しい更新クロックエッジが受信されると、前記した同調制御語（ＴＣＷ）のランダム遅延サンプルがブロック１７０４に示すようにＤＣＯ２００に印加される。ＴＣＷは、ブロック１７０６およびブロック１７０８にそれぞれ示すように、１）ＴＣＷの遅延サンプルをランダムにピックするか、２）ＴＣＷの計算に使用されるクロックをランダムに遅延させることによって、ランダムに遅延させることができる。周波数基準クロックによって従来定義されているように、均一間隔の決定的時間間隔でＤＣＯ２００へ入力される同調語を計算し印加する代わりに、各更新ごとの“ランダム”タイムスタンプ偏移が行われる。これらのタイムシフト偏移の統計的特性は、どれだけのスペクトル形跡エネルギーが背景に拡散されるかを決定するであろう。次に、ＤＣＯ同調入力のタイムディザリングが、上述したように、発振器同調語自体のタイムディザリングまたは発振器同調語が計算され印加される実際の時間のタイムディザリングの２つの方法の１つで基本的に実現することができる。
【００４８】
図１８は、図１３〜図１６に示したような発振器同調語入力の代わりに更新クロック１８０２のサンプリングエッジがランダム化される他のタイムディザリング技術１８００を示す単純化されたブロック図である。更新クロック１８０２はＤＣＯ２００同調入力の発生およびサンプリングをトリガーするのに使用される。したがって、同調語およびタイムディザリングを計算する操作順は逆になる。これは、単一ビットをとるクロック１８０２の遅延がマルチビット同調語を遅延させるのに好ましいため、実質的なハードウェア節減をもたらす。デジタル集約的システムである場合の他の明らかな利点は、複雑な同調制御語（発振器同調語）計算操作が時間的にもっとランダムに引き延ばされるとともに少ない時間的相関を示すことである。したがって、これは周波数形跡の低減をさらにもたらす。
【００４９】
最新のＲＦトランシーバがしばしばそうであるようにシリコンチップダイが同じ基板上にマイクロプロセッサおよびデジタル信号プロセッサ（ＤＳＰ）も含むならば、タイムディザリングされた更新クロックＣＫＵ１８０２に同期してそれをクロックすることが有利である。このようにして、２つの重要な利点が得られる。第１に、クロック周期をランダムに変調することにより、デジタルベースバンドからＲＦ部分に結合する強い周期的相関を有する基板ノイズが防止される。第２に、プロセッサクロックがシンセサイザ更新クロックから十分な遅延を示すならば、ＤＳＰの「静止」期間中に位相検出および同調語調節操作が起こる。
【００５０】
図１９は、図１３〜図１７に示したような高周波オーバーサンプリングクロック１３０４の使用を回避するために全クロックエッジスキッピングが利用されるさらに別のタイムディザリング技術１９００を示す単純化されたブロック図である。タイムディザリング技術１９００は、１）同調語計算操作をそれをＤＣＯ２００に印加することからデカップル（decouple）し、２）全クロックエッジスキッピング手順を実行して高周波オーバーサンプリングクロックに対処するのを回避するように動作する。ランダムストリーム発生器は、最も好ましくは、計算クロックエッジがブロックされるときにしか更新クロックエッジが通過しないように、利用される。これは、デジタル論理アクティビティどころではなくＤＣＯ２００周波数が更新されることを保証するであろう。
【００５１】
要約すると、ＤＣＯ同調入力をタイムディザリングする方法に従って２つだけの周波数独立電位間で切り替えられる２進重付けキャパシタおよび／または等重付けキャパシタのバンクを使用する完全デジタル制御ＬＣタンク発振器（ＤＣＯ）について説明してきた。ＬＳＢキャパシタの分解能は２つの状態間の高速スイッチング（ディザリング）を用いて変調される。ここで、平均化は、変調速度に比べて非常に小さい結果的に生じる周波数変調の変調指数に関連するＬＣ発振器タンクのＱファクタによって達成される。スプリアス放出はシグマ−デルタ変調技術を用いて低減され、また、残存トーンはアンテナフィルタによってさらに抑止することができる。
【００５２】
デジタル同調制御語（ＴＣＷ）入力は位相検出器の比較周波数に同期している。ＴＣＷの正確な離散タイムディザリングは、高周波オーバーサンプリングクロックでそれを再クロッキングするとともに遅延シフトレジスタにそれを通すことによって得られる。マルチビット入力マルチプレクサは遅延レジスタチェーンの適切な出力を同期的に選択する。この技術は、実際のＤＣＯ更新タイミングをダイナミックにオフセットする手段を提供し、それは周波数基準レートでオーバーサンプリングクロックで離散的に行われる。関連するシンセサイザのデジタル化されたＲＦ出力は、例えば、高周波オーバーサンプリングクロックとして直接に、または、エッジ分割器によって適切に分周された後に、使用することができる。ＴＣＷ同調は、再クロックされた周波数基準と同期的に実行されるとともに、オーバーサンプリングＤＣＯクロックで同期的に再クロックされる。ΔまたはΣΔ変調器は、比較周波数形跡が背景ノイズ中に十分にぼやかされるように、小さな離散タイミング偏移をＤＣＯ発振器の実際の繰返し更新にランダム化する。変調器の特性は、最も好ましくは、所望の量子化ノイズ特性に基づいている。
【００５３】
新しい原理を応用するのに必要な情報と必要な特殊化されたコンポーネントを作って使用するのに必要な情報とをデジタル制御ＶＣＯ（ＤＣＯ）技術の当業者に提供するために、本発明を詳細に説明してきた。前記説明から、本発明は構造および動作において従来技術から著しくかけ離れたものであることが自明であろう。しかしながら、本発明の特定の実施例について詳細に説明してきたが、特許請求の範囲に明記された本発明の精神および範囲を逸脱することなくさまざまな変更，修正および置換を行えることを理解願いたい。例えば、ある実施例はさまざまなハードウェアインプリメンテーションについて述べているが、本発明は特許請求の範囲に記載されているソフトウェアインプリメンテーションを使用する並列構造および方法にも適用されることを理解願いたい。
【００５４】
関連特許出願
本出願は、３５Ｕ．Ｓ．Ｃ．§１１９（ｅ）（１）の下で、ロバート・ビー・スタツェウスキ，ケネスマジオおよびダークレイポルドによる２０００年４月２０日出願の米国仮出願第６０／１９８，９０１号、TIME DITHERING METHOD OF THE VCO CONTROL INPUTの利点を請求するものである。また、本出願はロバート・ビー・スタツェウスキ，ケネスマジオおよびダークレイポルドによる２０００年４月２０日出願の米国仮出願第６０／１９９，０１７号の利点を請求するものである。さらに、本出願はダークレイポルドおよびロバート・ビー・スタツェウスキにより２０００年１０月５日に出願された米国特許出願Ｓ／Ｎ０９／６７９，７９３、Digitally-Controlled L-C Oscillatorに関連している。
【図面の簡単な説明】
【図１ａ】従来のデジタル制御発振器のブロック形式での電気回路図である。
【図１ｂ】従来のデジタル制御発振器のブロック形式での電気回路図である。
【図１ｃ】従来のデジタル制御発振器のブロック形式での電気回路図である。
【図２】デジタル制御ＶＣＯ（ＤＶＣＯ／ＤＣＯ）を示すハイレベルブロック図である。
【図３】図２に示したＤＣＯを内蔵するのに適したデジタル位相ドメインＰＬＬ周波数シンセサイザを示す図である。
【図４】図２に示したＤＣＯハイ，ローおよびサーモメータキャパシタバンクに関連するとともに「BLUETOOTH」すなわちＧＳＭのガウス周波数偏移変調（ＧＦＳＫ）に適したハイバンク，ローバンクおよびサーモメータバンク制御範囲および粒度を示す図である。
【図５】図２に示したＤＣＯに使用するのに適したハイキャパシタバンクアーキテクチュアを示す略図である。
【図６】図２に示したＤＣＯに使用するのに適したローキャパシタバンクアーキテクチュアを示す略図である。
【図７】図２に示したＤＣＯに使用するのに適したサーモメータキャパシタバンクアーキテクチュアを示す略図である。
【図８】図７に示したサーモメータキャパシタに対するキャパシタ対のより詳しい略図である。
【図９】図５〜図７にそれぞれ示したハイキャパシタバンク，ローキャパシタバンクおよびサーモメータキャパシタバンクを内蔵する同調可能なＬＣタンク回路を示す略図である。
【図１０】ＲＦ出力信号およびデジタル出力信号を発生することができるシステムの一部として構成されたＤＣＯを示す略図である。
【図１１】個別バラクタキャパシタ間の物理的な違いによるスイッチング誤差を最小限に抑えるように構成された図７に示したような複数のサーモメータキャパシタアレイバンクを示す図である。
【図１２】図２に示したＤＣＯに使用するのに適した振幅ディザリングシステムの一実施例を示す単純化されたブロック図である。
【図１３】ＤＣＯ同期入力をタイムディザリングする図１２に示す振幅ディザリングシステムに関連して使用するのに適したタイムディザリング技術の一実施例を示す単純化されたブロック図である。
【図１４】一実施例に従ってエッジ分割器による適切な分周後にシンセサイザのデジタル化されたＲＦ出力を高周波オーバーサンプリングクロックとして使用するようにされた図１３に示したタイムディザリング技術を示す単純化されたブロック図である。
【図１５】一実施例に従って位相検出操作が再クロックされた周波数基準と同期して実行されるとともにオーバーサンプリングＤＣＯクロックで同期的に再クロックされる図１３および図１４に示したタイムディザリング技術を示す単純化された略図である。
【図１６】本発明の一実施例に従って制御遅延ＤＣＯ同期同調入力および周波数基準リタイミングによりタイムディザリングが実現される図１３〜図１５に示したタイムディザリング技術を示す単純化された略図である。
【図１７】本発明の特定の実施例による発振器タイムディザリング原理を示すフロー図である。
【図１８】図１３〜図１６に示したような発振器同調語入力の代わりに更新クロックのサンプリングエッジがランダム化される他のタイムディザリング技術を示す単純化された略図である。
【図１９】図１３〜図１７に示したような高周波オーバーサンプリングクロックの使用を回避するために全クロックエッジ−スキッピングが利用されるさらに他のタイムディザリング技術を示す単純化された略図である。
【図２０】単純化されたブロック図である。
【符号の説明】
２ プログラマブル分周器
４ 発振器
６ 遅延段
８ 復号器
９，１１ ２進重付けトランジスタ
２００ ＤＣＯ
２０２ ハイバンク
２０４ ローバンク
２０６ サーモメータバンク
２０８，９０６ インダクタ
３００ シンセサイザ
３０２ 利得素子
５００ ハイキャパシタバンクアーキテクチュア
５０２−５４８，７０２−７１７，８００，８０４，８０６ バラクタ
６００ ローキャパシタバンクアーキテクチュア
７００ サーモメータキャパシタバンクアーキテクチュア
８０２ バァッファドライバ
９００ ＬＣタンク回路
９０８−９１８ 制御線
１１００ バラクタキャパシタアレイバンク
１２００，１３０２ 同調制御語
１２０２ シグマ−デルタ変調器
１２０４ 和素子
１２０６ サーモメータエンコーダ
１２０８ クロック分割器
１２１０ 基準周波数
１３００，１８００，１９００ タイムディザリング技術
１３０４ オーバーサンプリングクロック
１３０６ 遅延レジスタ
１３０８ マルチビット入力マルチプレクサ
１４００ デジタル化されたＲＦ出力
１４０２ エッジ分割器
１５００ 再クロックされた周波数基準
１５０２ ΔまたはΣΔ変調器
１５４０ 位相検出操作
１６００ 付加制御
１８０２ 更新クロック[0001]
BACKGROUND OF THE INVENTION
The present invention relates generally to voltage controlled oscillators, and more particularly to a method for time dithering of an all digitally controlled oscillator (DCO) tuning input.
[0002]
[Prior art]
The operating clock rate of modern VLSI circuits such as microprocessors and digital signal processors (DSPs) has increased significantly in recent years. With these clock rates currently reaching GHz, and the corresponding increase in the number of operations that VLSI circuits can perform over time, electronic computing systems including mobile battery powered systems such as notebook computers and wireless phones The function of has been dramatically enhanced. In order to provide such high speed functionality, on-chip clock generation and clock recovery (ie, generation of timing information from the serial bitstream) must of course also operate at such high frequencies.
[0003]
With respect to clock generation, time constraints in communication between various integrated circuits have become more severe due to the increase in clock frequency. In particular, in systems utilizing synchronous operation and data communication between multiple integrated circuits, the timing distortion between the external system clock and the internal clock that controls the operation of the integrated circuit must be reduced to a very small margin.
[0004]
Conventional systems generally utilize an on-chip generation analog PLL and synchronization of an internal clock signal from a system reference clock. A typical analog PLL includes a phase detector that compares the phase relationship of a reference clock with an internal clock, a charge pump and loop filter that sets an analog voltage corresponding to this phase relationship, and an analog voltage from the charge pump and loop filter. And a voltage controlled oscillator (VCO) that generates an output clock signal in response. In recent years, digital phase detectors have been used in on-chip PLLs in combination with analog charge pumps and filters, and such PLLs have been referred to as “digital”, but of course these PLLs are actually Hybrid digital and analog circuits.
[0005]
In recent years, efforts have been made to develop fully digital PLLs. In combination with a digital phase detector, a fully digital PLL includes a digital loop filter instead of a conventional analog filter, and a digitally controlled oscillator instead of a voltage controlled oscillator. In theory, these fully digital PLLs have several advantages over analog PLLs. First, digital logic is much more resistant to noise than analog circuitry. Second, analog components are susceptible to DC offset and drift phenomena that do not exist in digital equivalent components. In addition, analog PLL loop dynamics are very sensitive to process technology scaling, but the behavior of digital logic is invariant to scaling. Therefore, relocating an analog PLL to a new technology node requires a redesign effort that is much more important than that required for a digital PLL.
[0006]
Furthermore, since power consumption is directly related to battery life, power consumption is of greatest concern for portable battery powered computer systems. As a result, many manufacturers have relaxed the power supply voltage requirements of integrated circuits, particularly integrated circuits specifically adapted for portable computing systems, to reduce the power consumed by these devices. However, it has been observed that reducing the power supply voltage applied to an analog circuit such as an analog PLL or a hybrid PLL does not necessarily reduce the power consumed by these circuits. Aggressive voltage scaling has been observed with increasing power consumption. Therefore, when the “headroom” that can be used for the analog circuit is reduced, the design of the robust circuit becomes more difficult if the power supply voltage to the analog circuit is reduced.
[0007]
For these reasons, PLLs that use digital technology not only for phase detectors but also for loop filters and controllable oscillators are very attractive to designers. In particular, as described above, the realization of a fully digital PLL including a digitally controlled oscillator (DCO), which is an oscillator that operates at a frequency controlled by the value of a digital control word applied thereto, is particularly attractive.
[0008]
As is known in the art, high frequency circuits other than clock generation circuits also benefit from the realization of a fully digital PLL. For example, as described above, the function of clock recovery (ie, extraction of timing information and synchronization from a serial bitstream) is well known for high frequency data communication between integrated circuits and systems. Of course, it is desirable to communicate data so that the frequency at which the clock recovery circuit operates is as high as possible and continues to increase. In addition, in many battery-powered systems such as wireless telephones and portable computer wireless modems, communication is a key feature, reducing power consumption and thus the supply voltage required to implement a clock recovery circuit. However, it is desirable to increase the operating frequency. Thus, the many advantages provided by a fully digital PLL and its associated DCO are advantageous not only for other applications in modern integrated circuits, but also for clock recovery circuits. However, the usefulness of DCO is not limited to PLL applications. Indeed, any application that requires a frequency programmable oscillator would benefit from an efficient implementation of the DCO.
[0009]
The basic function of the DCO is the oscillation frequency f which is a function of the binary weighted digital input word D. _DCO To provide an output waveform having the following equation:
[Expression 1]

Typically, the DCO transfer function f (...) Is the oscillation frequency f. _DCO Or period T _DCO Is defined to be linear with D (generally offset). For example, a DCO transfer function having a linear frequency is typically expressed by the following equation.
[Expression 2]

Where f _offset Is a constant offset frequency and f _step Is a frequency quantization step. Similarly, a DCO transfer function with a linear period is typically expressed by the following equation:
[Equation 3]

Where T _offset Is a constant offset period and T _step Is a periodic quantization step. Since the DCO period T (D) is a function of the quantized digital input D, it is obvious that the DCO cannot generate a continuous range of frequencies and that it generates a finite number of discrete frequencies.
[0010]
One common type of conventional DCO includes a high frequency oscillator in combination with a dynamically programmable divider. An example of this type of DCO is shown in FIG. In this example, the programmable frequency divider 2 receives an n-bit digital word D indicating a divisor value that is divided by the frequency of the output signal HFCLK of the high-frequency oscillator 4 to generate the DCO output signal CLK. In this conventional device, the periodic quantization step T _step Therefore, the lower limit of the timing jitter is limited to the period of the high frequency oscillator 4. Therefore, in the low jitter operation, the oscillator 4 needs to operate at an extremely high frequency. For example, in the step of 0.2 nsec during the period, the high frequency oscillator 4 and the programmable counter 2 need to operate at 5 GHz.
[0011]
Due to this limitation, other conventional DCOs use a method of directly synthesizing signals instead of dividing them from a high frequency source. An example of a conventional direct synthesis DCO is shown in FIG. 1b, which is configured as a variable length ring oscillator. In this example, 2 ⁿ Delay stages 6 are connected in series, and the lowest stage 6 ₀ Is the inverting stage and drives the output signal on line CLK. The decoder 8 converts the n-bit digital control word D to 2 ⁿ Code control lines. 2 ⁿ Each of the control lines can act to short the corresponding stage 6 and 2 ⁿ One of the control lines is asserted in response to the value of the digital control word D. Therefore, the oscillation period T is twice the sum of the delays of these delay stages 6 in the ring. For example, the delay of each stage 6 is T ₆ If so, step 6 in the ring ₀ In the case where D = 0, which is only available, the oscillation period T is 2T. ₆ And D = 2 ⁿ -1 (D is maximum), 2 ⁿ Since all of the stages 6 are connected in the ring, the oscillation period T is 2 (2 ⁿ ) T ₆ be equivalent to. Therefore, in this conventional method, the periodic quantization step (setting the lower limit of jitter) is 2T. ₆ That is, twice the propagation delay of stage 6, which typically improves that of the conventional DCO of FIG. 1a, but may still be too coarse for many applications. However, the number of stages 6 is exponentially related to the number of bits of control word D, and typical delay stages can be quite complex, even reporting embodiments requiring more than 20 transistors per stage. In view of this, the integrated circuit chip area required to implement the variable delay ring oscillator of FIG. 1b is sufficient. Furthermore, the complexity of the decoder 8 is also exponentially related to n, which itself is (n + 6) 2 ⁿ Requires about a unit size transistor. Therefore, the overall complexity of the circuit is relatively large, with (n + 30) 2 with n ⁿ The chip area varies to some extent. Therefore, a high resolution DCO configured in this way may occupy a tremendously large chip area.
[0012]
Another known method for realizing a digital PLL is J. Dunning et al., “An All-Digital Phase-Locked Loop with 50-Cycle Lock Time Suitable for High-Performance Microprocessors”, J. Solid State Circ. (IEEE, 1995). April), pp. 412-422. According to this conventional method, the desired output frequency is directly synthesized by the operation of an eight-stage current-starved ring oscillator, and one such stage is shown in FIG. It includes the pull-up leg of the weighting transistor 9 and the pull-down leg of the parallel binary weighting transistor 11. Each transistor 9 _I , 11 _I Is the corresponding bit d of the control word d _I Turned on by the switching transistor 9 _I , 11 _I Is controlled by the state of the line IN and the drive line OUT of the common drain node. An acceptable frequency resolution is obtained according to this method, but the amount of integrated circuit chips required to implement this PLL is extremely large. 2 ⁱ NMOS transistors 11 weighted by a factor of 2 _I Is generally 2 in parallel ⁱ Minimum size transistor 11 ₀ Therefore, the delay stage unit size NMOS transistor 11 as shown in FIG. ₀ Is 2 (2 ⁿ ) -1. Assuming that the PMOS transistor 9 is twice the size of the corresponding NMOS transistor 11, the total number of unit size transistors required to implement the delay stage of FIG.
[Expression 4]

Thus, for a DCO of this structure with 8 delay stages, the area required to achieve 48 (2 ⁿ ) Fluctuate degree.
[0013]
In addition, as a background, another example of a traditional digitally controlled oscillator is the paper “A 700-MHz 24-b Pipelined Accumulator in 1.2-μm CMOS for Applications as a Numerically Controlled Oscillator ", IEEE Journal of Solid-State Circuits, Vol. 28, No. 8 (IEEE, August 1993), pages 878-886.
[0014]
One DCO known in the art that has been designed to overcome the above disadvantages associated with conventional digitally controlled oscillators is disclosed in US Pat. No. 6,028,488, issued to Landman et al. It is disclosed in “controlled oscillator with switched-capacitor frequency selection”. The DCO disclosed in the '488 patent is implemented by a switched capacitor array that loads drivers into an oscillator. The switched capacitor array includes a binary weighted set of capacitors, each having a capacitance controlled by one bit of the digital control word from the digital loop filter. The step size between adjacent oscillation periods, and hence the jitter, is defined by the capacitance of the lowest capacitor (corresponding to the control word LSB) combined with the strength of the driver.
[0015]
Digitally controlled oscillators that utilize Type I fully digital phase-locked loops (PLLs) (ie, have only one integrating pole due to DCO frequency-to-phase conversion) are typically characterized by faster dynamics and are faster Used when frequency / phase acquisition is required or direct transmit modulation is used. However, unlike a type II PLL loop where the steady state phase error is zero despite a constant frequency offset (ie, frequency shift between the actual DCO frequency and the center DCO frequency), the phase error of the type IPLL loop Is proportional to the frequency offset. Loop dynamics can be improved by eliminating loop filtering, which results in an increase in so-called reference feedthrough in which a phase detector update event is forwarded to frequency modulate the DCO output. This appears as a spurious stone at the RF output.
[0016]
[Problems to be solved by the invention]
From the foregoing, a digitally controlled oscillator (DCO) is used to substantially eliminate frequency modulation of the DCO output in response to a phase detector update event so that spurious stones are substantially completely removed at the DCORF output. It would be desirable and necessary to provide a method for time dithering tuning control word inputs.
[0017]
[Means for Solving the Problems]
In one aspect of the invention, therefore, a DCO is provided that can operate at a low power supply voltage while substantially eliminating spurious stones at the RF output.
[0018]
In another aspect of the invention, there is further provided a DCO that operates with extremely low levels of jitter while substantially removing spurious stones at the RF output.
[0019]
In yet another aspect of the present invention, a DCO is also provided that requires a relatively reasonable chip area relative to a conventional DCO circuit while substantially eliminating spurious stones at the RF output.
[0020]
In yet another aspect of the invention, a DCO is provided that can function in conjunction with a digital phase locked loop (PLL) to substantially eliminate spurious stones at the RF output.
[0021]
In yet another aspect of the invention, oscillator phase noise is significantly higher than that generated by known DCOs using variable feedback and utilizing delayed feedback so that spurious stones at the RF output are substantially eliminated. A small DCO is provided.
[0022]
In yet another aspect of the invention, operating with virtually any negative resistance feedback source (such as a Colpitts oscillator or Gunn diode) to achieve stable oscillation to substantially eliminate spurious stones at the RF output. A DCO is provided.
[0023]
In yet another aspect of the invention, a DCO is provided that meets the modulation and channel selection requirements associated with the “BLUETOOTH” standard while substantially eliminating spurious stones at the RF output.
[0024]
The digitally controlled oscillator according to one embodiment can be configured as an LC tank oscillator (ie, a digital tunable tank circuit), and the resonant frequency inside the oscillator is changed. An LC tank oscillator is a resonator that is formulated from virtually any negative resistance source (eg, Colpitts oscillator, Gunn diode, etc.) to oscillate the resonator stably. A binary weighted capacitor bank can be switched quickly between two states to dither or modulate the LSB (except that this dithering is a digital / frequency conversion rather than a digital / analog conversion). Used in conjunction with a small bank of unit minimum size capacitors that use the Q of the digital tunable tank circuit as a low pass function. Since the tank circuit of the present invention can be designed with a high Q, a DCO using such a tank circuit has a significantly reduced phase noise compared to a conventional DCO in which feedback is delayed using a variable load. The Thus, the DCO adjusts the frequency resolution to meet both the modulation and channel selection requirements necessary to achieve “BLUETOOTH” radio frequency communication that cannot be achieved using other known DCO architectures. Can be realized using an LC tank circuit. The radio frequency used here means any frequency that can be communicated through a communication medium being used.
[0025]
According to one embodiment of the present invention, a time dithering scheme suitable for use in the DCO described above is shown in the drawings. The tuning control word is a digital word and is synchronized with the comparison frequency of the phase detector. As shown in the phase domain all-digital synchronous PLL output synthesizer shown in FIG. 3, when a loop filter is not used, the tuning control word is typically connected to the digitally controlled oscillator input via a gain stage. Accurate discrete time dithering of the tuning control word is obtained by reclocking it with a high frequency oversampling clock and passing it through a delay shifter register. A multi-bit input multiplexer synchronously selects the appropriate output of the delay register chain. This technique provides a means to discretely and dynamically offset the actual DCO update timing performed at the frequency reference rate with an oversampling clock. The digitized RF output of the synthesizer is used as a high frequency oversampling clock either directly or after being appropriately divided, for example by an edge divider as shown in FIG. DCO is a US patent application Ser. No. 09/603030 “Digital Phase-” filed Jun. 26, 2000, filed Jun. 26, 2000, by Robert B. Stacheowski and Darklaypold, which is incorporated herein in its entirety as part of this disclosure. A digital input word can be received from a digital PLL in a manner as disclosed in "Domain PLL Frequency Synthesizer", Docket No. TI-30677.
[0026]
While various embodiments are illustrated, other embodiments of the invention are also contemplated. In any case, this disclosure presents representative examples of the present invention and is not limiting. Those skilled in the art can devise various other modifications and embodiments that fall within the spirit and scope of the principles of the invention.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Referring to FIG. 2, a high level block diagram of the DCO 200 shows two binary weighted switched capacitor banks (high bank (HB)) combined with a bank of equal weight switched capacitors (thermometer bank (TB) / LSB dithering system) 206. 202 and row bank (LB) 204), which are also integrated with inductor 208 to implement a digitally tunable VCO system. It can be seen that the DCO 200 can be integrated with many different types of digital PLLs suitable for use in an integrated circuit such as a digital signal processor or the digital phase domain PLL frequency synthesizer 300 shown in FIG. A detailed review of the synthesizer 300 is made in the aforementioned '023 patent, and here only illustrates one such use of the DCO 200. Continuing to refer to FIG. 2, the HB 202, LB 204, and TB 206 bits eventually arrive, for example, from the gain element 302 shown in FIG. 3, and the DCO tuning control word (TCW), also referred to as the oscillator tuning word (OTW). ). The gain element 302, described in more detail in the '023 patent, is necessary to obtain a controlled frequency response of the DCO 200 and PLL loop behavior. The HB 202 bits, LB 204 bits and TB 206 bits can be formulated with any convenient or desired number of bits limited only by the technology and architecture utilized. Thus, control words can be generated using the process described in the '023 patent incorporated herein as part of this disclosure. As a result of the ability to implement a workable DCO by keeping the HB 202 bits programmable, the inventor has confirmed that the user or ARM controller can, for example, set them appropriately at the center of the desired operating band. The TB 206 bits are thermometer encoded bits that come from the lower part of the same control word including the LB 204 bits. Next, one or more of the TB 206 bits are dithered or delta-sigma modulated in a manner that will be described in more detail later, combined with a very high modulation rate so that the generated sidebands are very small. Generate a small frequency modulation with a small modulation index. In this way, the resolution obtained using the switched capacitor bank is basically limited to the capacity of the lowest capacitor (corresponding to the control word LSB) as described above, so that the DCO using the switched capacitor bank is simply used. Higher resolution can be achieved as opposed to architecture. According to one embodiment, the dithering process is then most preferably such that a resolution of at least 22 bits is obtained using 1.2V power supply to meet “BLUETOOTH” modulation and channel selection requirements. Increase the resolution of the controllable LBS. The DCO 200 can include a center tap transformer-like inductor 208 and the capacitance is determined via a plurality of varactor banks including a high bank (HB) 202, a low bank (LB) 204, and a thermometer bank (TB) 206. Including a tunable LC tank circuit. It will be appreciated that many other LC tank circuit architectures can be utilized to implement the DCO 200. The varactor banks 202, 204, 206 can be implemented as a binary weighted array of controllable capacitors as described with respect to the DCO disclosed in the above-mentioned '488 patent, but as mentioned above, the implementation of FIG. It has been modified to match the dithering of one or more LSB capacitors illustrated in the examples. Since one or more LSB capacitors in the TB varactor bank 206 can be selectively dithered, the LC tank circuit has a resonant frequency that can be modified or changed by the present dithering process. It will be appreciated that the Q of the LC tank circuit performs a time averaging operation. In this way, a low-pass filtering function equivalent to that required to achieve very fast sigma-delta modulation digital-to-frequency conversion results in spurious radiation being generated only outside the frequency band of interest and the antenna. It is realized so that it can be easily suppressed through a filter.
[0028]
Most preferably, the digital / frequency conversion is much higher in frequency (>> f) than is typically used by conventional DCOs so that frequency updates are shifted outside the band of interest. _ref ). Here, the sigma-delta processing gain is realized in the frequency band associated with the antenna filter. The spurious response is then also shifted to a much higher frequency that is suppressed by the sigma-delta process, and any remaining tones remaining are removed by an antenna filter (not shown). This sigma-delta processing architecture has been confirmed by the inventor to operate without a control voltage to increase the achievable resolution to approximately 1 kHz, whereas conventional DCOs function at a maximum resolution of approximately 20 kHz. .
[0029]
Each capacitor in the varactor banks 202, 204, 206 is most preferably driven by one bit of a control word communicated to the varactor bank. Here, each bit of the control word has two voltage states (V _tunehigh And V _tunelow ) Can vary between. Most preferably, two voltage states (V _tunehigh And V _tunelow ) Is selected such that the associated LC circuit tuning characteristics (frequency vs. voltage) have zero local frequency dependence. Noise is in two voltage states (V _tunehigh And V _tunelow It will be appreciated that the LC circuit cannot be “walked through” at the same time), and the LC circuit is robust to noise during the dithering process. The present inventor has found that this dithering process is a very strong power supply rejection ratio PSRR (power supply rejection) of about several tens of kHz compared to a conventional DCO using a switched capacitor bank technology having a PSRR between 1 MHz and 10 MHz. ratio). Since this dithering process is insensitive to noise, the DCO 200 can be advantageously driven without the use of a voltage regulator, which is an important advantage over conventional DCOs.
[0030]
FIG. 4 relates to the DCO high, low and thermometer varactor banks 202, 204, 206 shown in FIG. 2 suitable for conforming to “BLUETOOTH” or GSM Gaussian frequency shift keying (GFSK) modulation schemes. It is a (logarithmic scale) diagram which shows a high bank, a low bank, and a thermometer bank control range to be performed, and a granularity. Each capacitor bank 202, 204, 206 includes a voltage controlled capacitor (varactor). Here, each bank has an associated capacitor value set differently to control different oscillation frequency ranges and granularities. Moreover, they differ in the control word encoding system.
[0031]
High bank (HB) 202 is most preferably implemented to coarsely center the operating frequency range of DCO 200 due to process, supply voltage and / or temperature variations. The HB 202 bits are also most preferably calibrated only based on startup or any other “need”. This bank 202 controls the maximum frequency range and has a very coarse granularity. Accordingly, the high bank 202 includes a maximum value varactor between the capacitor banks 202, 204, and 206. Since the high bank 202 varactor is binary weighted, the control word is binary encoded to match switching control where the (n + 1) th order varactor value is twice that of the nth order varactor.
[0032]
According to one embodiment, row bank (LB) 204 is used for channel hopping (channel selection). The LB 204 sets the center frequency for the transmission channel and most preferably has sufficient range to cover all allowed frequency channels (eg, 78 for “BLUETOOTH”). The granularity of the row bank 204 is most preferably selected so that the thermometer capacitor bank 206 can cover adjacent frequency ranges during data modulation. As described above in connection with the HB 202 varactor, the LB 204 varactor is also most preferably binary encoded.
[0033]
According to one embodiment, a thermometer capacitor bank (TB) 206 is used for GFSK data modulation. Therefore, the range that TB 206 must cover is the h * R frequency range. Here, h = modulation index and R = data rate. The inventor has determined that a special “guard range” should most preferably be added if the actual TB206 granularity is smaller than expected due to process variations. The minimum TB206 granularity corresponds to the DCO 200 granularity (in the case of non-dithering) and is related to the minimum achievable size of the unit varactor described above. As described above, the TB 206 is composed of a group of unit varactors. Its purpose is to match the controllable “update” timing on all TB 206 varactors so that the reference beat is minimized when this update is performed near the zero crossing of the LC tank voltage. If the TB206 varactor is binary weighted, updates are made at different times for different control bits, thereby causing data dependent spurious stones. The TB 206 bits are most preferably thermometer encoded so that the N varactor is “enabled” for the control input value N. This allows the minimum number of varactors to be updated for small updates to the input control word, which is true for modulation.
[0034]
The inventor has confirmed that the frequency granularity of the unit varactor according to one embodiment is 10 kHz. The TB range required for “BLUETOOTH” radio frequency communication to adapt to the 2x margin is represented by the following equation, as shown as 402 in FIG.
TB_range = 2 * h * R = 2 * 0.32 * 1 MHz = [640 kHz]
The bits needed to represent are TB = log ₂ (640 kHz / 10 kHz) = 6 bits. Then, the LB204 range is expressed by the following equation.
LB_1sb = TB_range-h * R = 320 kHz
That means that the bits necessary for channel selection are obtained by the following equation.
log ₂ ((Nch * R) / (h * R)) = 78 / 0.32 = 243
That means 8 bits are needed, and as shown as 404 in FIG.
LB_range = 255 * LB_1sb = 255 * 320 kHz = [81.6 MHz]
It becomes. HB202 range is
HB_1sb <LB_range-Nch * R = 81.6 MHz-78 MHz = 3.6 MHz
Which means that HB_1sb can be selected as 3 MHz. Using 8 bits to represent HB, as shown as 406 in FIG.
HB_range = 255 * HB_1sb = [765 MHz]
It becomes.
[0035]
FIG. 5 is a circuit diagram illustrating a detailed high capacitor bank (HB) architecture 500 suitable for use in the DCO 200 shown in FIG. HB 500 includes a plurality of varactors 502-548 configured as a binary weighted array of controllable capacitors. The number of varactors / capacitors depends on the number of bits in the control word. Here, as described above, the width of the control word may vary depending on the desired frequency range and resolution. In this embodiment, eight lines HL7 / HR7 to HL0 / HR0 are provided for the HB500. In any event, the cumulative capacity of the controllable varactors 502-548 is tuned by the high capacitor bank (HB) 500 in each of those states set by the state of their corresponding control line HL / HR pair. Determine the capacity given to. In this embodiment, the state of each control line HL / HR pair is the potential V _tunehigh 550 and V _tunelow 552 routes are defined. Where V _tunehigh 550 and V _tunelow 552 can operate to switch the capacity associated with each control line pair HL / HR between a minimum value and a maximum value. V _tunehigh 550 and V _tunelow Most preferably, 552 is selected such that voltage perturbations are minimized by frequency changes for the desired frequency range to minimize noise contributions associated with power and ground lines. It will be appreciated that the HB500 architecture has a plurality of varactors associated with each control line. This is when implementing a particular CMOS fabrication process so that the desired frequency range and resolution can be adapted to a tunable LC tank circuit that uses the HB500 to form at least part of the tank circuit capacity. It is important to achieve the desired capacity value. A tunable LC tank circuit using HB500 will be described in more detail later with reference to FIG. As mentioned above, the physical size of the varactor (and hence the capacitor) associated with the HB 500 is selected to achieve tuning over a 765 MHz frequency range with a 3 MHz granularity.
[0036]
FIG. 6 is a circuit diagram illustrating a low capacitor bank architecture 600 suitable for use in the DCO 200 shown in FIG. The architecture and operation of the low-capacitor bank (LB) 600 allows tuning over the 81.6 MHz frequency range with a granularity of 320 kHz as described above with a smaller physical size (and hence capacity) of the varactor associated with the LB 600. This is the same as described above with respect to the high capacitor bank 500 except that a finer tuning of the tunable LC tank circuit can be performed.
[0037]
FIG. 7 is a circuit diagram illustrating the same 1/8 of a thermometer capacitor bank (TB) architecture 700 suitable for use in the DCO 200 shown in FIG. The TB block 700 is tuned in combination with the HB500 and LB600 capacitor banks to achieve tuning over a frequency range of 640 kHz with a granularity of 10 kHz and thus to allow the DCO 200 to adapt to “BLUETOOTH” radio frequency communication. It has 8 pairs of unit size varactors 702-716 that allow finer tuning of the possible LC tank circuit. Each pair of unit size varactors 702-716 is switchably controlled by control word bits (eg, D0-D7) as described above with reference to the HB500 and LB600 capacitor arrays.
[0038]
A detailed view of a pair of unit size varactors 800 forming a capacitor pair for a thermometer capacitor bank (TB) 700 is shown in FIG. It will be appreciated that the varactor 800 is driven via a capacitor buffer driver 802. The buffer driver 802 operates in an optimum region of CV (capacitance versus voltage) characteristics in which voltage perturbation does not cause a capacitance change. One part is V _tunelow The other part is V _tunehigh Called. Next, as described above, these voltage levels are selected as voltage levels that switch each varactor between a minimum capacitance value and a maximum capacitance value. Next, one varactor 804 is connected to one side 902 of the inductor 906 and the other varactor 806 is connected to the other side 904 of the inductor tuned LC tank circuit 900 described below with reference to FIG. To realize.
[0039]
FIG. 9 is a circuit diagram showing a tunable LC tank circuit 900 incorporating the high capacitor bank circuit 500, the low capacitor bank circuit 600, and the thermometer capacitor bank circuit 700 shown in FIGS. The necessary frequency control words are transmitted to the capacitor banks 500, 600 and 700 via control (data input) lines 908 to 918, respectively. As described above, inductor 906 is a center tap transformer-like inductor, where one side of inductor 906 is coupled to the left bank array of varactors and the right side of inductor 906 is coupled to the right bank array of varactors for tuning. A possible LC tank circuit 900 is realized. Other LC configurations can also be used to implement DCOs that do not require separate (left, right) banks to control frequency range and resolution.
[0040]
FIG. 10 is a more detailed circuit diagram of the DCO 200 shown in FIG. 2 that can generate both RF and digital output signals.
[0041]
FIG. 11 shows a plurality of 1100 varactor capacitor array banks 700 configured to switch in a random pattern so that physical differences between individual TB 700 varactors can be averaged during RF communications.
[0042]
FIG. 12 is a simplified block diagram illustrating how the dithering system described above is implemented for the DCO 200 shown in FIG. A tuning control word (TCW) 1200 is received, which can be any number of desired bits necessary to implement a desired function. The tuning control word 1200 for this example is shown as having 6 integer bits and 5 fractional bits. The five fractional bits are dithered through the digital sigma-delta modulator 1202 to generate a fractional time average. This fractional average value is then summed with 6 integer bits via summing element 1204 to generate dithered 6 integer bits that are communicated to thermometer encoder 1206. Thermometer encoder 1206 operates to enable the N varactor in response to the thermometer encoder control input value. The actual dither frequency is a clock divider that receives the DCO 200 digital output signal and divides it to a frequency value significantly higher than the reference frequency 1210 to give the desired resolution but low enough to give the desired power consumption. Set by 1208. Many other dithering frequencies can be used as long as the dithering frequency used is sufficient to provide both the desired frequency resolution and the desired power consumption, although the dithering frequency is shown in FIG. It will be seen that for the example it is 600 MHz.
[0043]
FIG. 13 is a simplified block diagram illustrating one embodiment of a time dithering technique 1300 suitable for use in connection with the dithering system shown in FIG. 12 that time dithers the DCO tuning input 1200. . Typically, the tuning control word (TCW) 1302 is connected to a digitally controlled oscillator (DCO) input via a gain stage 302 as shown in FIG. 3 if a loop filter is not used. Accurate discrete time dithering of the tuning control word 1302 is obtained by reclocking it through the high frequency oversampling clock 1304 and passing it through the delay shift register 1306. Multi-bit input multiplexer 1308 synchronously selects the appropriate output of the delay register 1306 chain. In this way, a means for discretely and dynamically offsetting the actual DCO 200 update timing performed at the frequency reference rate by the oversampling clock 1304 is provided.
[0044]
The digitized RF output 1400 of the DCO 200 can be used directly as a high frequency oversampling clock or after being appropriately divided by the edge divider 1402 as shown in FIG. FIG. 14 is adapted to use the digitized RF output of synthesizer 300 shown in FIG. 3 as a high frequency oversampling clock after being appropriately divided by edge divider 1402, according to one embodiment of the present invention. FIG. 14 is a simplified block diagram illustrating the time dithering technique shown in FIG. 13.
[0045]
FIG. 15 illustrates the phase detection operation 1504 performed synchronously with the reclocked frequency reference 1500 and synchronously reclocked by the oversampling DCO clock 1304, according to one embodiment of the present invention. FIG. 15 is a simplified block diagram illustrating the time dithering technique shown in FIG. FIG. 15 further shows implementation details within the all-digital PLL architecture shown in FIG. The phase detection operation is performed synchronously with the reclocked frequency reference (CKR) and is reclocked synchronously by the oversampling DCO clock 1304. The Δ or ΣΔ modulator 1502 randomizes a small discrete timing shift to the actual repetitive update of the DCO 200 so that the comparison-frequency signature (spur) is sufficiently blurred by background noise. The characteristics of the modulator 1502 are most preferably selected based on the desired quantization noise characteristics in a manner familiar to those skilled in the mixed signal art.
[0046]
FIG. 16 is a simplified block diagram illustrating the time dithering technique shown in FIGS. 13-15 in which time dithering is implemented with a control delay DCO synchronous tuning input and frequency reference retiming, according to one embodiment of the present invention. FIG. FIG. 16 also shows implementation details within the all-digital PLL architecture shown in FIG. The actual sampling update instance applied to the DCO 200 tuning input 1200 is controlled such that the DCO 200 varactor perturbation occurs at the minimum perturbation moment (ie, when the voltage and charge of the LC tank capacitance is lowest). This results in minimization of oscillator phase noise but requires precise timing control and additional control 1600 complexity to find the optimal DCO 200 delay.
[0047]
FIG. 17 is a simplified flow diagram 1700 illustrating the basic oscillator time dithering principle according to a particular embodiment of the present invention. In particular, the update clock is first continuously checked to see if the next clock edge has arrived, as shown in block 1702. When a new update clock edge is received, a random delay sample of the tuning control word (TCW) described above is applied to the DCO 200 as shown in block 1704. The TCW is randomly delayed by 1) randomly picking TCW delay samples or 2) randomly delaying the clock used to calculate the TCW, as shown in block 1706 and block 1708, respectively. Can do. Instead of calculating and applying a tuning word that is input to the DCO 200 at uniformly spaced deterministic time intervals, as conventionally defined by the frequency reference clock, a “random” time stamp shift is performed for each update. The statistical characteristics of these time shift deviations will determine how much spectral signature energy is diffused into the background. Next, time dithering of the DCO tuning input can be done in one of two ways, as described above, time dithering of the oscillator tuning word itself or time dithering of the actual time when the oscillator tuning word is calculated and applied. Basically it can be realized.
[0048]
FIG. 18 is a simplified block diagram illustrating another time dithering technique 1800 in which the sampling edge of the update clock 1802 is randomized instead of the oscillator tuning word input as shown in FIGS. Update clock 1802 is used to trigger the generation and sampling of the DCO 200 tuning input. Therefore, the order of operations for calculating the synonyms and time dithering is reversed. This results in substantial hardware savings because the delay of the clock 1802 taking a single bit is preferred to delay the multi-bit tuning word. Another obvious advantage in the case of a digital intensive system is that complex tuning control word (oscillator tuning word) calculation operations are extended more randomly in time and exhibit less temporal correlation. This thus further reduces the frequency signature.
[0049]
If the silicon chip die also contains a microprocessor and a digital signal processor (DSP) on the same substrate, as is often the case with modern RF transceivers, clock it synchronously with the time dithered update clock CKU1802. Is advantageous. In this way, two important advantages are obtained. First, by randomly modulating the clock period, substrate noise with strong periodic correlation coupling from the digital baseband to the RF portion is prevented. Second, if the processor clock exhibits sufficient delay from the synthesizer update clock, phase detection and tuning word adjustment operations occur during the DSP "quiesce" period.
[0050]
FIG. 19 is a simplified block diagram illustrating yet another time dithering technique 1900 in which full clock edge skipping is utilized to avoid the use of a high frequency oversampling clock 1304 as shown in FIGS. It is. Time dithering technique 1900 1) decouples the tune word calculation operation from applying it to DCO 200, and 2) avoids performing a full clock edge skipping procedure to deal with high frequency oversampling clocks. To work. The random stream generator is most preferably utilized so that the update clock edge only passes when the computational clock edge is blocked. This will ensure that the DCO 200 frequency is updated rather than digital logic activity.
[0051]
In summary, a fully digitally controlled LC tank oscillator (DCO) using a binary weighted capacitor and / or a bank of equal weighted capacitors that are switched between only two frequency independent potentials according to a method of time dithering the DCO tuning input. Have explained. The resolution of the LSB capacitor is modulated using fast switching (dithering) between the two states. Here, the averaging is achieved by the Q factor of the LC oscillator tank related to the modulation index of the resulting frequency modulation which is very small compared to the modulation rate. Spurious emissions are reduced using sigma-delta modulation techniques, and residual tones can be further suppressed by antenna filters.
[0052]
The digital tuning control word (TCW) input is synchronized to the comparison frequency of the phase detector. Accurate discrete time dithering of the TCW is obtained by reclocking it with a high frequency oversampling clock and passing it through a delay shift register. A multi-bit input multiplexer synchronously selects the appropriate output of the delay register chain. This technique provides a means to dynamically offset the actual DCO update timing, which is done discretely with an oversampling clock at a frequency reference rate. The digitized RF output of the associated synthesizer can be used, for example, directly as a high frequency oversampling clock or after being appropriately divided by an edge divider. TCW tuning is performed synchronously with the reclocked frequency reference and is reclocked synchronously with the oversampling DCO clock. The Δ or ΣΔ modulator randomizes small discrete timing shifts to the actual repetitive update of the DCO oscillator so that the comparison frequency signature is sufficiently blurred in the background noise. The characteristics of the modulator are most preferably based on the desired quantization noise characteristics.
[0053]
The present invention is detailed to provide those skilled in the art of digital control VCO (DCO) technology with the information needed to apply the new principles and the information needed to create and use the specialized components needed. Explained. From the foregoing description, it will be apparent that the invention is significantly different from the prior art in structure and operation. However, while specific embodiments of the invention have been described in detail, it should be understood that various changes, modifications and substitutions can be made without departing from the spirit and scope of the invention as set forth in the appended claims. . For example, although one embodiment describes various hardware implementations, it is understood that the present invention also applies to parallel structures and methods using the software implementations recited in the claims. I want to wish.
[0054]
Related patent applications
This application is filed in 35U. S. C. Under §119 (e) (1), US Provisional Application No. 60 / 198,901, filed April 20, 2000, by Robert Be Statzowski, Kenneth Maggio and Darkley Poldo, TIME DITHERING METHOD OF THE VCO CONTROL It claims the benefits of INPUT. This application also claims the benefit of US Provisional Application No. 60 / 199,017 filed Apr. 20, 2000, by Robert B. Starzewski, Kenneth Maggio and Darklaypold. In addition, this application is related to US Patent Application S / N09 / 679,793, Digitally-Controlled LC Oscillator, filed Oct. 5, 2000 by Darkley Pold and Robert B. Starzewski.
[Brief description of the drawings]
FIG. 1a is an electrical circuit diagram in block form of a conventional digitally controlled oscillator.
FIG. 1b is a block diagram of a conventional digitally controlled oscillator in block form.
FIG. 1c is a block diagram of a conventional digitally controlled oscillator in block form.
FIG. 2 is a high level block diagram showing a digitally controlled VCO (DVCO / DCO).
FIG. 3 is a diagram showing a digital phase domain PLL frequency synthesizer suitable for incorporating the DCO shown in FIG. 2;
4 is a high bank, low bank and thermometer bank control range and granularity associated with the DCO high, low and thermometer capacitor banks shown in FIG. 2 and suitable for “BLUETOOTH” or GSM Gaussian Frequency Shift Keying (GFSK). FIG.
FIG. 5 is a schematic diagram illustrating a high capacitor bank architecture suitable for use in the DCO shown in FIG.
6 is a schematic diagram illustrating a low capacitor bank architecture suitable for use in the DCO shown in FIG.
7 is a schematic diagram showing a thermometer capacitor bank architecture suitable for use in the DCO shown in FIG.
8 is a more detailed schematic diagram of a capacitor pair for the thermometer capacitor shown in FIG.
FIG. 9 is a schematic diagram illustrating a tunable LC tank circuit incorporating the high capacitor bank, the low capacitor bank, and the thermometer capacitor bank shown in FIGS.
FIG. 10 is a schematic diagram illustrating a DCO configured as part of a system capable of generating an RF output signal and a digital output signal.
FIG. 11 illustrates a plurality of thermometer capacitor array banks as shown in FIG. 7 configured to minimize switching errors due to physical differences between individual varactor capacitors.
12 is a simplified block diagram illustrating one embodiment of an amplitude dithering system suitable for use with the DCO shown in FIG.
13 is a simplified block diagram illustrating one embodiment of a time dithering technique suitable for use in connection with the amplitude dithering system shown in FIG. 12 for time dithering a DCO synchronization input.
FIG. 14 is a simplification illustrating the time dithering technique shown in FIG. 13 adapted to use the digitized RF output of the synthesizer as a high frequency oversampling clock after appropriate division by the edge divider according to one embodiment. FIG.
FIG. 15 illustrates the time dithering technique shown in FIGS. 13 and 14 in which the phase detection operation is performed synchronously with the reclocked frequency reference and synchronously reclocked with the oversampling DCO clock according to one embodiment. FIG.
FIG. 16 is a simplified schematic diagram illustrating the time dithering technique shown in FIGS. 13-15 in which time dithering is implemented with a control delay DCO synchronous tuning input and frequency reference retiming in accordance with one embodiment of the present invention. is there.
FIG. 17 is a flow diagram illustrating the oscillator time dithering principle according to a particular embodiment of the invention.
FIG. 18 is a simplified schematic diagram illustrating another time dithering technique in which the sampling edge of the update clock is randomized instead of the oscillator tuning word input as shown in FIGS.
FIG. 19 is a simplified schematic diagram illustrating yet another time dithering technique in which full clock edge-skipping is utilized to avoid the use of high frequency oversampling clocks as shown in FIGS. 13-17. .
FIG. 20 is a simplified block diagram.
[Explanation of symbols]
2 Programmable frequency divider
4 Oscillator
6 Delay stage
8 Decoder
9,11 Binary weighted transistor
200 DCO
202 high bank
204 low bank
206 Thermometer Bank
208,906 Inductor
300 Synthesizer
302 Gain element
500 High Capacitor Bank Architecture
502-548, 702-717, 800, 804, 806 Varactor
600 Low Capacitor Bank Architecture
700 Thermometer Capacitor Bank Architecture
802 Buffer driver
900 LC tank circuit
908-918 control line
1100 Varactor capacitor array bank
1200, 1302 Tuning control word
1202 sigma-delta modulator
1204 Sum elements
1206 Thermometer encoder
1208 Clock divider
1210 Reference frequency
1300, 1800, 1900 Time dithering technology
1304 Oversampling clock
1306 Delay register
1308 Multibit input multiplexer
1400 Digitized RF output
1402 Edge divider
1500 Reclocked frequency reference
1502 Δ or ΣΔ modulator
1540 Phase detection operation
1600 Additional control
1802 Update clock

Claims (19)

A digitally controlled oscillator (DCO) tuning input circuit,
A shift register having a plurality of delay registers, the shift register having an input operable to receive a digital tuning control word, each delay register having a digital input , a digital output, and a clocking input the clocking input of each delay register is responsive to the high-frequency oversampling clock, so that the digital output at different discrete time delays tuning control word of each delay register is generated, is received at the input of the shift register A shift register for delaying the digital tuning control word
A plurality of digital inputs, a multiplexer further having a digital output, the plurality of digital input of the multiplexer receives the different discrete time delays tuning control word is generated in the digital output of each delay register A multiplexer, configured as
Including
Said multiplexer is responsive to the synchronization pseudo-random modulation delay control, as digital output different discrete time delays tuning control words of said multiplexer, to minimize spurious tones generated by the DCO tuning input circuit, DCO to be able to modulate the tuning input, a digitally controlled oscillator (DCO) tuning input circuit in which a plurality of said different discrete time delays tuning control words received at the digital input selectively pass the digital output of the multiplexer of the multiplexer . The digitally controlled oscillator (DCO) tuned input circuit of claim 1, wherein the synchronous pseudorandom modulation delay control is a sigma-delta modulation delay control. The digitally controlled oscillator (DCO) of claim 1, further comprising an edge divider configured to receive and divide the digital clock generated by the DCO tuning input circuit and generate the high frequency oversampling clock therefrom. ) Tuning input circuit. A tuning control word generation circuit;
A frequency reference reclocked to a digital clock generated by the DCO tuning input circuit , the reclocked frequency reference operating to clock the synchronous pseudo-random modulation delay control and the digital tuning A frequency reference that operates to clock the tuning control word generation circuit such that a control word is synchronized to it;
The digitally controlled oscillator (DCO) tuned input circuit of claim 1 further comprising: In response to a digital clock generated by the DCO tuning input circuit and in response to an input delay control signal, a frequency reference retiming signal and a DCO synchronous tuning input signal are selected so that DCO perturbation is minimized. 5. The digitally controlled oscillator (DCO) tuned input circuit of claim 4, further comprising a delay control circuit that is periodically delayed. A method for time dithering a digitally controlled oscillator (DCO) tuning input comprising:
Providing a DCO tuning input circuit having a shift register, a multiplexer clocked via a sigma-delta modulation delay control, and a frequency reference reclocked to the high frequency oversampling clock;
Generating a digital tuning control word that is synchronized to the reclocked frequency reference;
Synchronizing the shift register to a high frequency oversampling clock;
Shifting the synchronized digital tuning control word through the shift register to generate a stream of delayed tuning control words;
As the DCO tuning input circuit so as to suppress spurious tones to the minimum can be generated an output signal, the sigma - said delayed tuning control word stream DCO tuning input via the clocked multiplexer delta modulation delay control Selectively passing through,
Including methods. 7. The digitally controlled oscillator (DCO) tuning input according to claim 6 , further comprising the step of dividing a DCO output signal through an edge divider to generate the high frequency oversampling clock that synchronizes the shift register. How to ring. Wherein the divided frequency oversampling clock, said spurious tones associated with DCO output signal to minimize DCO tuning synchronizes the shift register and the high-frequency oversampling clock to reclocking said frequency reference 8. The digitally controlled oscillator (DCO) tuning input of claim 7, further comprising the step of delaying the edge divided DCO output signal in response to a delay control element to operate to time dither the input. How to time dither. A digitally controlled oscillator (DCO) tuning input circuit,
A shift register having a plurality of delay registers, the shift register having an input operable to receive a digital tuning control word, each delay register having a digital input , a digital output, and a clocking input the clocking input of each delay register is responsive to the divided frequency oversampling clock, such that different discrete time delays tuning control word is generated in the digital output of each delay register, the input of the shift register A time register for delaying the digital tuning control word received at a shift register;
An edge divider configured to divide the digital signal and generate the divided high frequency oversampling clock therefrom;
A frequency reference that is synchronized to and reclocked from the high frequency oversampling clock; and
A sigma-delta modulation multiplexer having a plurality of digital inputs and further having a digital output, wherein the plurality of digital inputs of the multiplexer are responsive to the reclocked frequency reference and are sigma-delta modulation delay control in response to said sigma - delta modulation multiplexer the different discrete time delays tuning control words received at the plurality of digital input the sigma - to pass selectively to the digital output of the delta modulation multiplexer, each delay register of the is configured to receive the digital output the to the generated different discrete time delays tuning control word, the sigma - said different discrete time delays tuning control word of the digital output of the delta modulation multiplexer, the DCO tuning input to minimize the spurious tones that will be generated by the circuit Can modulate the urchin DCO tuning input sigma - delta modulator multiplexer,
A digitally controlled oscillator (DCO) tuning input circuit. A digitally controlled oscillator (DCO) tuning input circuit,
Delay means for receiving and shifting the digital tuning control word to generate a stream of different tuning control words in response to the divided high frequency oversampling clock;
As multiplexed different tuning control word stream, to minimize spurious tones the DCO tuning input circuit is associated with DCO output signal, so as to be able to modulate the DCO tuning input, a high-frequency oversampling clock Means for multiplexing the different tuning control word streams in response to:
A digitally controlled oscillator (DCO) tuning input circuit.   The digitally controlled oscillator (DCO) tuned input circuit of claim 10, further comprising means for edge-dividing the DCO output signal and generating a high frequency clock therefrom.   12. The digitally controlled oscillator (DCO) tuned input circuit of claim 11 further comprising means for dividing the high frequency clock and generating the divided high frequency oversampling clock therefrom. The digitally controlled oscillator (DCO) tuned input circuit of claim 12, further comprising means for synchronizing a reference clock for generating the high frequency oversampling clock therefrom in response to the high frequency clock. 12. A means for sigma-delta modulating the means for multiplexing such that the frequency reference retiming signal and the DCO synchronization tuning signal are delayed to minimize perturbations associated with the DCO output signal. A digitally controlled oscillator (DCO) tuning input circuit as described. A digitally controlled oscillator (DCO) tuning input circuit,
A shift register having a plurality of delay registers, the shift registers having inputs that operate to receive a reclocked frequency reference, each delay register having a digital input , a digital output, and a clocking input has, as the clocking input of each delay register is responsive to the high-frequency oversampling clock, frequency reference that is different discrete time delays re clock is generated in the digital output of each delay register, said shift register A time delay for the reclocked frequency reference received at the input of the shift register;
A multiplexer having a plurality of digital inputs and further having a digital output, wherein each digital input of the multiplexer receives a different discrete time delay reclocked frequency reference generated at the digital output of each delay register. The multiplexer is configured to output the different discrete time delay reclocked frequency references received at the plurality of digital inputs of the multiplexer in response to synchronous pseudo-random modulation delay control. A multiplexer that selectively passes through,
To receive the different discrete time delays reclocked frequency reference response was passed to a digital output of the multiplexer to update clock, to so that minimizes spurious tones the Ru generated by DCO tuning input circuit An oscillator tuning word generation circuit operative to provide a random delay sample of an oscillator tuning word to the DCO tuning input circuit , wherein the update clock is responsive to the high frequency oversampling clock;
A digitally controlled oscillator (DCO) tuning input circuit. The digitally controlled oscillator (DCO) tuning input circuit of claim 15, wherein the synchronous pseudorandom modulation delay control is a sigma-delta modulation delay control. 16. The digitally controlled oscillator of claim 15, further comprising an edge divider configured to receive and divide a digital clock generated by the DCO tuning input circuit and generate the high frequency oversampling clock therefrom. DCO) Tuning input circuit. The reclocked frequency reference is reclocked to a digital clock generated by the DCO tuning input circuit , and the reclocked frequency reference is operative to clock the synchronous pseudo-random modulation delay control. Item 16. A digitally controlled oscillator (DCO) tuning input circuit according to Item 15. A delay that selectively delays the frequency delay reference retiming signal in response to a digital clock generated by the DCO tuning input circuit and in response to an input delay control signal so that DCO output perturbation is minimized. The digitally controlled oscillator (DCO) tuned input circuit of claim 18 further comprising a control circuit.

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