JP4760063B2

JP4760063B2 - Method for laminating organic compound layer, method for producing electroluminescent display panel, electroluminescent display panel

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Publication number: JP4760063B2
Application number: JP2005065761A
Authority: JP
Inventors: 稔熊谷
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2005-03-09
Filing date: 2005-03-09
Publication date: 2011-08-31
Anticipated expiration: 2025-03-09
Also published as: JP2006252876A

Description

本発明は、電極上に有機化合物層を積層する有機化合物層の積層方法及びエレクトロルミネッセンスディスプレイパネルの製造方法に関するとともに、その製造方法によって製造されたエレクトロルミネッセンスディスプレイパネルに関する。 The present invention relates to a method for laminating an organic compound layer on an electrode and a method for producing an electroluminescence display panel, and also relates to an electroluminescence display panel produced by the production method.

有機エレクトロルミネッセンス素子はアノードとカソードとの間に有機化合物層が介在した積層構造を為しており、アノードとカソードの間に正バイアス電圧が印加されると有機化合物層において発光する。このような複数の有機エレクトロルミネッセンス素子を赤、緑、青の何れかに発光させるサブピクセルとして基板上にマトリクス状に配列し、画像表示を行うエレクトロルミネッセンスディスプレイパネルが実現化されている。 The organic electroluminescence element has a laminated structure in which an organic compound layer is interposed between an anode and a cathode, and emits light in the organic compound layer when a positive bias voltage is applied between the anode and the cathode. An electroluminescence display panel that realizes image display by arranging a plurality of such organic electroluminescence elements in a matrix on a substrate as sub-pixels that emit light in any of red, green, and blue has been realized.

また、有機化合物層の中にはインクジェット法といった湿式塗布法によって電極に積層されることが可能なものもあり、電極に対して酸素プラズマ処理を行うことによって電極を親液化し、その後電極に有機化合物含有液を塗布すると、電極に塗布した有機化合物含有液がアノード全体に広がり、均一な膜厚の有機化合物層を形成することができる（例えば、特許文献１参照。）。 In addition, some organic compound layers can be laminated on the electrode by a wet coating method such as an ink jet method, and the electrode is made lyophilic by performing oxygen plasma treatment on the electrode, and then the electrode is organically coated. When the compound-containing liquid is applied, the organic compound-containing liquid applied to the electrode spreads over the entire anode, and an organic compound layer having a uniform film thickness can be formed (see, for example, Patent Document 1).

また、隣り合う電極の間で有機化合物含有液が混ざらないように、電極の間に隔壁を凸設させることも行われている（例えば、特許文献１参照。）。隔壁を凸設させた場合でも、塗布した有機化合物含有液の量が多ければ、隣り合う電極の間で有機化合物含有液が混ざってしまう。そこで、隔壁自体に撥液性を持たせることで、それを防止している。
特開２０００−３５３５９４号公報 In addition, partition walls are provided between the electrodes so that the organic compound-containing liquid is not mixed between the adjacent electrodes (see, for example, Patent Document 1). Even when the partition walls are protruded, if the amount of the applied organic compound-containing liquid is large, the organic compound-containing liquid is mixed between adjacent electrodes. Therefore, this is prevented by imparting liquid repellency to the partition wall itself.
JP 2000-353594 A

ところで、アノードとカソードの間の有機化合物層は、一般的に発光層を含む複数の電荷輸送層の積層構造となっている。有機エレクトロルミネッセンス素子の電荷輸送特性を向上させるため、電荷輸送層の成膜後、電荷輸送層を熱処理することが行われているが、電荷輸送層の熱処理時に隔壁の撥液性が低下してしまう。そのため、電荷輸送層の上にさらに電荷輸送層を湿式塗布法により成膜しようとすると、隣り合う電極の間でこの有機化合物含有液が混ざってしまう。 Incidentally, the organic compound layer between the anode and the cathode generally has a laminated structure of a plurality of charge transport layers including a light emitting layer. In order to improve the charge transport characteristics of the organic electroluminescence device, the charge transport layer is heat-treated after the formation of the charge transport layer. However, the liquid repellency of the partition walls is lowered during the heat treatment of the charge transport layer. End up. Therefore, when an additional charge transport layer is formed on the charge transport layer by a wet coating method, the organic compound-containing liquid is mixed between adjacent electrodes.

そこで、本発明は、上記問題点を解決しようとしてなされたものであり、電荷輸送層となる有機化合物層を積層する場合において、上層側の有機化合物層を湿式塗布法により成膜するときに隣り合う電極の間で有機化合物含有液が混ざってしまうことを防止することを目的とする。 Therefore, the present invention has been made in order to solve the above-described problems. In the case where an organic compound layer serving as a charge transport layer is laminated, the organic compound layer on the upper layer side is formed adjacently when the organic compound layer is formed by a wet coating method. It aims at preventing that an organic compound containing liquid mixes between the electrodes which fit.

以上の課題を解決するために、請求項１に係る発明は、パネル上に配列された電極上に有機化合物層を積層する積層方法において、前記電極の間に配置された絶縁膜上に形成された金属層に第一撥液性溶液を塗布することによって前記金属層の表面処理を行い、前記電極に第一有機化合物含有液を塗布することによって第一有機化合物層を成膜してから熱処理し、前記第一有機化合物層に対し溶解性の低い溶剤にトリアジンチオール化合物またはトリアジンチオール誘導体を溶解した溶液である第二撥液性溶液を前記金属層に塗布することによって前記金属層の表面処理を再び行い、前記第一有機化合物層上にさらに第二有機化合物含有液を塗布することによって第二有機化合物層を成膜することを特徴とする。 In order to solve the above problems, an invention according to claim 1 is formed on an insulating film disposed between the electrodes in a laminating method in which an organic compound layer is laminated on electrodes arranged on a panel. The metal layer is surface-treated by applying a first liquid repellent solution to the metal layer, and the first organic compound layer is formed by applying a first organic compound-containing liquid to the electrode, followed by heat treatment. And applying a second liquid repellent solution, which is a solution in which a triazine thiol compound or a triazine thiol derivative is dissolved in a solvent having low solubility to the first organic compound layer, to the surface of the metal layer. The second organic compound layer is formed by applying again a second organic compound-containing liquid on the first organic compound layer.

前記第一撥液性溶液が、トリアジンチオール化合物またはトリアジンチオール誘導体をアルカリ金属の水酸化物とともに溶かした水溶液であることが好ましい。 The first liquid repellent solution is preferably an aqueous solution in which a triazine thiol compound or a triazine thiol derivative is dissolved together with an alkali metal hydroxide.

前記第一有機化合物含有液が、前記第一有機化合物層となる材料を含む水溶液であることが好ましい。 The first organic compound-containing liquid is preferably an aqueous solution containing a material that becomes the first organic compound layer.

前記第二撥液性溶液が、トリアジンチオール化合物またはトリアジンチオール誘導体を疎水性の溶剤に溶解した溶液であることが好ましい。 The second liquid repellent solution is preferably a solution in which a triazine thiol compound or a triazine thiol derivative is dissolved in a hydrophobic solvent.

前記第一有機化合物層は、親水性の溶剤に対して溶解性があり、疎水性の溶剤に対して溶解性が低いことが好ましい。 The first organic compound layer is preferably soluble in a hydrophilic solvent and low in solubility in a hydrophobic solvent.

前記第一撥液性溶液及び前記第二撥液性溶液の少なくとも一方は、フッ素を含んだ置換基を有するトリアジンジチオール誘導体を含むことが好ましい。 At least one of the first liquid repellent solution and the second liquid repellent solution preferably contains a triazine dithiol derivative having a fluorine-containing substituent.

前記金属層の金属として銅、銀、アルミ又はそれらを主成分とする合金を用いることが好ましい。 It is preferable to use copper, silver, aluminum, or an alloy containing them as a main component as the metal of the metal layer.

前記電極が金属酸化物であることが好ましい。 The electrode is preferably a metal oxide.

前記金属層の表面処理を再び行った後、前記第一有機化合物層上にインタレイヤ層を湿式塗布法により成膜し、そのインタレイヤ層を不活性ガス雰囲気下において熱処理し、そのインタレイヤ層上に前記第二有機化合物含有液を塗布することが好ましい。 After the surface treatment of the metal layer is performed again, an interlayer layer is formed on the first organic compound layer by a wet coating method, and the interlayer layer is heat-treated in an inert gas atmosphere. It is preferable to apply the second organic compound-containing liquid thereon.

請求項１０に係る発明は、パネル上に配列された電極の間に配置された絶縁膜上に形成された金属層に第一撥液性溶液を塗布することによって前記金属層の表面処理を行い、前記電極に第一有機化合物含有液を塗布することによって第一有機化合物層を成膜してから熱処理し、前記第一有機化合物層に対し溶解性の低い溶剤にトリアジンチオール化合物またはトリアジンチオール誘導体を溶解した溶液である第二撥液性溶液を前記金属層に塗布することによって前記金属層の表面処理を再び行い、前記第一有機化合物層上にさらに第二有機化合物含有液を塗布して第二有機化合物層を成膜した後、前記第二有機化合物層上に対向電極を形成することを特徴とすることを特徴とする。 The invention according to claim 10 is to perform a surface treatment of the metal layer by applying a first liquid repellent solution to the metal layer formed on the insulating film disposed between the electrodes arranged on the panel. The first organic compound layer is applied to the electrode to form a first organic compound layer and then heat-treated, and the triazine thiol compound or triazine thiol derivative is dissolved in a solvent having low solubility in the first organic compound layer. The surface treatment of the metal layer is performed again by applying a second liquid repellent solution, which is a solution in which the second organic compound is dissolved, and a second organic compound-containing liquid is further applied on the first organic compound layer. After forming the second organic compound layer, a counter electrode is formed on the second organic compound layer.

請求項１１に記載のエレクトルミネッセンスディスプレイパネルは、請求項１０に記載の製造方法によって製造されたことを特徴とする。 An electroluminescent display panel according to an eleventh aspect is manufactured by the manufacturing method according to the tenth aspect.

本発明によれば、表面処理が行った金属層間の電極上に第一有機化合物層を成膜してからパネルを加熱したために金属層の表面の特性が劣化しても、再び表面処理を行うので、金属層の表面の特性が良好になり、容易に第二有機化合物含有液を塗布することができる。 According to the present invention, even if the surface property of the metal layer deteriorates because the panel is heated after the first organic compound layer is formed on the electrode between the metal layers subjected to the surface treatment, the surface treatment is performed again. Therefore, the surface characteristics of the metal layer are improved, and the second organic compound-containing liquid can be easily applied.

以下に、本発明を実施するための最良の形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。また、以下の説明において、エレクトロルミネッセンス（Electro Luminescence）という用語をＥＬと略称する。 The best mode for carrying out the present invention will be described below with reference to the drawings. However, although various technically preferable limitations for implementing the present invention are given to the embodiments described below, the scope of the invention is not limited to the following embodiments and illustrated examples. Further, in the following description, the term electroluminescence is abbreviated as EL.

図１は、ＥＬディスプレイパネルの四画素分の平面図である。図１に示すように、このＥＬディスプレイパネルにおいては、赤、青及び緑のサブピクセルＰによって１ドットの画素が構成され、このような画素がマトリクス状に配列されている。水平方向の配列に着目すると赤のサブピクセルＰ、青のサブピクセルＰ、緑のサブピクセルＰの順に繰り返し配列され、垂直方向の配列に着目すると同じ色が一列に配列されている。 FIG. 1 is a plan view of four pixels of an EL display panel. As shown in FIG. 1, in this EL display panel, one-dot pixels are constituted by red, blue, and green sub-pixels P, and such pixels are arranged in a matrix. When attention is paid to the arrangement in the horizontal direction, red subpixels P, blue subpixels P, and green subpixels P are repeatedly arranged in this order. When attention is paid to the arrangement in the vertical direction, the same colors are arranged in a line.

このＥＬディスプレイパネルにおいては、サブピクセルＰに各種の信号を出力するために、複数の走査線Ｘ、信号線Ｙ及び供給線Ｚが設けられている。走査線Ｘ及び供給線Ｚは水平方向に延在し、信号線Ｙは垂直方向に延在している。ここでｍドットのサブピクセルＰが水平方向に配列されている場合（但し、Ｍは３の倍数）、Ｍ本の信号線Ｙが互いに平行となるように設けられ、ＮドットのサブピクセルＰが垂直方向に配列されている場合（但し、Ｎは２以上の整数）、Ｎ本の走査線Ｘ及びＮ本の供給線Ｚが互いに平行となるように設けられている。走査線Ｘと供給線Ｚは交互に配列されている。 In this EL display panel, a plurality of scanning lines X, signal lines Y, and supply lines Z are provided in order to output various signals to the subpixels P. The scanning lines X and the supply lines Z extend in the horizontal direction, and the signal lines Y extend in the vertical direction. Here, when the m-dot sub-pixels P are arranged in the horizontal direction (where M is a multiple of 3), the M signal lines Y are provided in parallel to each other, and the N-dot sub-pixels P are When arranged in the vertical direction (where N is an integer of 2 or more), the N scanning lines X and the N supply lines Z are provided so as to be parallel to each other. The scanning lines X and the supply lines Z are alternately arranged.

図２は、サブピクセルＰの等価回路図である。サブピクセルＰは、３つのｎチャネル型トランジスタ２１〜２３と、キャパシタ２４と、有機ＥＬ素子２０とを有し、サブピクセルＰの色が有機ＥＬ素子２０の発光色で決まる。以下では、トランジスタ２１をスイッチトランジスタ２１と称し、トランジスタ２２を保持トランジスタ２２と称し、トランジスタ２３を駆動トランジスタ２３と称する。 FIG. 2 is an equivalent circuit diagram of the sub-pixel P. The subpixel P includes three n-channel transistors 21 to 23, a capacitor 24, and the organic EL element 20, and the color of the subpixel P is determined by the emission color of the organic EL element 20. Hereinafter, the transistor 21 is referred to as a switch transistor 21, the transistor 22 is referred to as a holding transistor 22, and the transistor 23 is referred to as a drive transistor 23.

スイッチトランジスタ２１においては、ソース２１ｓが信号線Ｙに導通し、ドレイン２１ｄが有機ＥＬ素子２０のアノード、駆動トランジスタ２３のソース２３ｓ及びキャパシタ２４の電極２４ｂに導通し、ゲート２１ｇが保持トランジスタ２２のゲート２２ｇ及び走査線Ｘに導通している。 In the switch transistor 21, the source 21 s is conducted to the signal line Y, the drain 21 d is conducted to the anode of the organic EL element 20, the source 23 s of the driving transistor 23 and the electrode 24 b of the capacitor 24, and the gate 21 g is the gate of the holding transistor 22. 22g and the scanning line X are conducted.

保持トランジスタ２２においては、ソース２２ｓが駆動トランジスタ２３のゲート２３ｇ及びキャパシタ２４の電極２４ａに導通し、ドレイン２２ｄが駆動トランジスタ２３のドレイン２３ｄ及び供給線Ｚに導通し、ゲート２２ｇがスイッチトランジスタ２１のゲート２１ｇ及び走査線Ｘに導通している。 In the holding transistor 22, the source 22 s is connected to the gate 23 g of the drive transistor 23 and the electrode 24 a of the capacitor 24, the drain 22 d is connected to the drain 23 d of the drive transistor 23 and the supply line Z, and the gate 22 g is the gate of the switch transistor 21. 21g and the scanning line X are conducted.

駆動トランジスタ２３においては、ソース２３ｓが有機ＥＬ素子２０のアノード、スイッチトランジスタ２１のドレイン２１ｄ及びキャパシタ２４の電極２４ｂに導通し、ドレイン２３ｄが保持トランジスタ２２のドレイン２２ｄ及び供給線Ｚに導通し、ゲート２３ｇが保持トランジスタ２２のソース２２ｓ及びキャパシタ２４の電極２４ａに導通している。 In the driving transistor 23, the source 23 s is electrically connected to the anode of the organic EL element 20, the drain 21 d of the switch transistor 21 and the electrode 24 b of the capacitor 24, and the drain 23 d is electrically connected to the drain 22 d and the supply line Z of the holding transistor 22. 23 g is electrically connected to the source 22 s of the holding transistor 22 and the electrode 24 a of the capacitor 24.

垂直方向に沿って一列に配列された何れのサブピクセルＰのスイッチトランジスタ２１のソース２１ｓも共通の信号線Ｙに導通している。一方、水平方向に沿って一列に配列された何れのサブピクセルＰのスイッチトランジスタ２１のゲート２１ｇも共通の走査線Ｘに導通している。 The sources 21s of the switch transistors 21 of any subpixel P arranged in a line along the vertical direction are electrically connected to the common signal line Y. On the other hand, the gate 21g of the switch transistor 21 of any subpixel P arranged in a line along the horizontal direction is electrically connected to the common scanning line X.

なお、図２において、スイッチトランジスタ２１、保持トランジスタ２２、駆動トランジスタ２３をｎチャネル型としたが、ｐチャネル型でもよい。この場合、ソースとドレインの関係が逆となる。 In FIG. 2, the switch transistor 21, the holding transistor 22, and the drive transistor 23 are n-channel type, but may be p-channel type. In this case, the relationship between the source and the drain is reversed.

図３は、図１の切断線III−IIIに沿ってＥＬディスプレイパネルを厚さ方向に切断した矢視断面図である。図３に示すように、スイッチトランジスタ２１、保持トランジスタ２２及び駆動トランジスタ２３は絶縁基板２の上に設けられ、これらスイッチトランジスタ２１、保持トランジスタ２２及び駆動トランジスタ２３が共通の保護絶縁膜３２によって被覆されている。 FIG. 3 is a cross-sectional view of the EL display panel cut in the thickness direction along the cutting line III-III in FIG. As shown in FIG. 3, the switch transistor 21, the holding transistor 22 and the driving transistor 23 are provided on the insulating substrate 2, and the switching transistor 21, the holding transistor 22 and the driving transistor 23 are covered with a common protective insulating film 32. ing.

スイッチトランジスタ２１、保持トランジスタ２２及び駆動トランジスタ２３は、何れも逆スタガ構造の薄膜トランジスタである。つまり、スイッチトランジスタ２１は、絶縁基板２上に形成されたゲート２１ｇと、ゲート絶縁膜３１を挟んでゲート２１ｇに対向した半導体膜２１ｃと、半導体膜２１ｃの中央部上に形成されたチャネル保護膜２１ｐと、半導体膜２１ｃの両端部上において互いに離間するよう形成され、チャネル保護膜２１ｐに一部重なった不純物半導体膜２１ａ，２１ｂと、不純物半導体膜２１ａ上に形成されたドレイン２１ｄと、不純物半導体膜２１ｂ上に形成されたソース２１ｓと、から構成されている。駆動トランジスタ２３も、絶縁基板２上に形成されたゲート２３ｇと、ゲート絶縁膜３１を挟んでゲート２３ｇに対向した半導体膜２３ｃと、半導体膜２３ｃの中央部上に形成されたチャネル保護膜２３ｐと、半導体膜２３ｃの両端部上において互いに離間するよう形成され、チャネル保護膜２３ｐに一部重なった不純物半導体膜２３ａ，２３ｂと、不純物半導体膜２３ａ上に形成されたドレイン２３ｄと、不純物半導体膜２３ｂ上に形成されたソース２３ｓと、から構成されている。保持トランジスタ２２も、スイッチトランジスタ２２及び駆動トランジスタ２３と同様に構成されている。 Each of the switch transistor 21, the holding transistor 22, and the driving transistor 23 is a thin film transistor having an inverted staggered structure. That is, the switch transistor 21 includes a gate 21g formed on the insulating substrate 2, a semiconductor film 21c opposed to the gate 21g with the gate insulating film 31 interposed therebetween, and a channel protective film formed on the central portion of the semiconductor film 21c. Impurity semiconductor films 21a and 21b formed to be spaced apart from each other on both ends of the semiconductor film 21c and partially overlap the channel protective film 21p, a drain 21d formed on the impurity semiconductor film 21a, and an impurity semiconductor And a source 21s formed on the film 21b. The driving transistor 23 also includes a gate 23g formed on the insulating substrate 2, a semiconductor film 23c opposed to the gate 23g with the gate insulating film 31 interposed therebetween, and a channel protective film 23p formed on the central portion of the semiconductor film 23c. The impurity semiconductor films 23a and 23b are formed on both ends of the semiconductor film 23c so as to be separated from each other and partially overlap the channel protective film 23p, the drain 23d formed on the impurity semiconductor film 23a, and the impurity semiconductor film 23b. And a source 23s formed on the top. The holding transistor 22 is configured similarly to the switch transistor 22 and the drive transistor 23.

スイッチトランジスタ２１のゲート２１ｇ、保持トランジスタ２２のゲート２２ｇ、駆動トランジスタ２３のゲート２３ｇ、キャパシタ２４の電極２４ａは、気相成長法（例えば、スパッタリング、イオンプレーティング、真空蒸着等のＰＶＤ法やＣＶＤ法）によって絶縁基板２上に成膜された導電性のゲートレイヤーをフォトリソグラフィー法及びエッチング法を用いてパターニングすることによって形成されたものである。走査線Ｘ及び供給線Ｚは、ゲートレイヤーのパターニングによってゲート２１ｇ〜２３ｇと同時に形成されたものである。そして、ゲート２１ｇ〜２３ｇ、電極２４ａ、走査線Ｘ及び供給線Ｚは、共通のゲート絶縁膜３１によって被覆されている。 The gate 21g of the switch transistor 21, the gate 22g of the holding transistor 22, the gate 23g of the driving transistor 23, and the electrode 24a of the capacitor 24 are formed by a vapor phase growth method (for example, PVD method such as sputtering, ion plating, vacuum deposition, or CVD method). ) Is formed by patterning the conductive gate layer formed on the insulating substrate 2 using a photolithography method and an etching method. The scanning line X and the supply line Z are formed simultaneously with the gates 21g to 23g by patterning the gate layer. The gates 21g to 23g, the electrode 24a, the scanning line X, and the supply line Z are covered with a common gate insulating film 31.

スイッチトランジスタ２１のドレイン２１ｄ及びソース２１ｓ、保持トランジスタ２２のドレイン２２ｄ及びソース２２ｓ、駆動トランジスタ２３のドレイン２３ｄ及びソース２３ｓ並びにキャパシタ２４の電極２４ｂは、気相成長法によってゲート絶縁膜３１上に成膜された導電性のドレインレイヤーをフォトリソグラフィー法及びエッチング法を用いてパターニングすることによって形成されたものである。信号線Ｙは、ドレインレイヤーのパターニングによってソース２１ｓ〜２３ｓ及びドレイン２１ｄ〜２３ｄと同時に形成されたものである。そして、ソース２１ｓ〜２３ｓ、電極２４ｂ、ドレイン２１ｄ〜２３ｄ及び信号線Ｙは、窒化シリコン又は酸化シリコン等を有する共通の保護絶縁膜３２によって被覆されている。 The drain 21d and source 21s of the switch transistor 21, the drain 22d and source 22s of the holding transistor 22, the drain 23d and source 23s of the driving transistor 23, and the electrode 24b of the capacitor 24 are formed on the gate insulating film 31 by vapor deposition. The conductive drain layer is formed by patterning using a photolithography method and an etching method. The signal line Y is formed simultaneously with the sources 21s to 23s and the drains 21d to 23d by patterning the drain layer. The sources 21s to 23s, the electrodes 24b, the drains 21d to 23d, and the signal line Y are covered with a common protective insulating film 32 including silicon nitride or silicon oxide.

保護絶縁膜３２には、樹脂を硬化させた平坦化膜３３が積層されている。平坦化膜３３の表面が平坦となり、スイッチトランジスタ２１、保持トランジスタ２２、駆動トランジスタ２３、走査線Ｘ、信号線Ｙ及び供給線Ｚによる凹凸が平坦化膜３３によって解消されている。なお図示しないが、供給線Ｚ上には供給線Ｚの配線の抵抗による信号遅延を解消するために、銅、銀、金、アルミ又はそれらを主成分とした合金を含む低抵抗の配線が形成されていてもよい。この配線は、平坦化膜３３及び保護絶縁膜３２に設けられた溝に埋設されている。この低抵抗配線は、後述する絶縁膜３４によって信号線Ｙ及び金属隔壁Ｗと絶縁されている。 On the protective insulating film 32, a planarizing film 33 obtained by curing a resin is laminated. The surface of the planarization film 33 is flattened, and unevenness due to the switch transistor 21, the holding transistor 22, the drive transistor 23, the scanning line X, the signal line Y, and the supply line Z is eliminated by the planarization film 33. Although not shown, a low-resistance wiring containing copper, silver, gold, aluminum, or an alloy containing them as a main component is formed on the supply line Z in order to eliminate signal delay due to the resistance of the wiring of the supply line Z. May be. This wiring is embedded in a groove provided in the planarizing film 33 and the protective insulating film 32. The low resistance wiring is insulated from the signal line Y and the metal partition wall W by an insulating film 34 described later.

なお、絶縁基板２から平坦化膜３３までの積層構造がトランジスタアレイパネル５０である。 The stacked structure from the insulating substrate 2 to the planarizing film 33 is the transistor array panel 50.

平坦化膜３３上には、有機ＥＬ素子２０のアノードであるサブピクセル電極２０ａがマトリクス状に配列されている。図１において、矩形状のサブピクセルＰの位置は、サブピクセル電極２０ａ（図２等に図示）の位置を表したものである。即ち、隣り合う信号線Ｙの間ではサブピクセル電極２０ａが垂直方向に一列に配列され、走査線Ｘとその下隣りの供給線Ｚの間ではサブピクセル電極２０ａが水平方向に一列に配列されている。なお、これらサブピクセル電極２０ａは、気相成長法によって平坦化膜３３上に成膜された導電性膜（例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ₂Ｏ₃）、酸化スズ（ＳｎＯ₂）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ））をフォトリソグラフィー法及びエッチング法を用いてパターニングすることによって形成されたものである。それぞれのサブピクセルＰにおいてコンタクトホール９１が平坦化膜３３及び保護絶縁膜３２を貫通するよう形成され、コンタクトホール９１に埋められた導電性パッド９２によってサブピクセル電極２０ａと駆動トランジスタ２３のソース２３ｓが接続されている。 On the planarizing film 33, subpixel electrodes 20a that are anodes of the organic EL elements 20 are arranged in a matrix. In FIG. 1, the position of the rectangular subpixel P represents the position of the subpixel electrode 20a (shown in FIG. 2 and the like). That is, the subpixel electrodes 20a are arranged in a line in the vertical direction between the adjacent signal lines Y, and the subpixel electrodes 20a are arranged in a line in the horizontal direction between the scanning line X and the adjacent supply line Z below the scanning line X. Yes. Note that these subpixel electrodes 20a are conductive films (for example, tin-doped indium oxide (ITO), zinc-doped indium oxide, indium oxide (In ₂ O ₃ )) formed on the planarizing film 33 by vapor phase growth. ), Tin oxide (SnO ₂ ), zinc oxide (ZnO), or cadmium-tin oxide (CTO)) is formed by patterning using a photolithography method and an etching method. In each subpixel P, a contact hole 91 is formed so as to penetrate the planarization film 33 and the protective insulating film 32, and the subpixel electrode 20 a and the source 23 s of the driving transistor 23 are formed by the conductive pad 92 buried in the contact hole 91. It is connected.

平坦化膜３３上には、サブピクセル電極２０ａの他に絶縁膜３４が形成されている。絶縁膜３４はサブピクセル電極２０ａの間を縫うように網目状に形成されるとともにサブピクセル電極２０ａの一部外縁部に重なり、サブピクセル電極２０ａが絶縁膜３４によって囲繞されている。 On the planarizing film 33, an insulating film 34 is formed in addition to the subpixel electrode 20a. The insulating film 34 is formed in a mesh shape so as to sew between the subpixel electrodes 20 a and overlaps with a part of the outer edge of the subpixel electrode 20 a, and the subpixel electrode 20 a is surrounded by the insulating film 34.

絶縁膜３４上には、銅、銀、金、アルミ又はそれらを主成分とした合金を含む金属隔壁Ｗが形成されている。図１に示すように、金属隔壁Ｗは垂直方向のサブピクセル電極２０ａの列とその隣りのサブピクセル電極２０ａの列との間において垂直方向に延在し、信号線Ｙと金属隔壁Ｗが平行となっているとともに平面視して重なっている。金属隔壁Ｗは、メッキ法により形成されたものであるので、トランジスタ２１〜２３の各電極、走査線Ｘ、信号線Ｙ及び供給線Ｚよりも十分に厚い。また、これら金属隔壁Ｗは、サブピクセルＰが配列されている領域の外側において互いに接続され、後述する対向電極２０ｃと導通している。金属隔壁Ｗは各対向電極２０ｃと導通して共通電圧を供給するとともに、各対向電極２０ｃが十分低抵抗でなくても、全体として電極のシート抵抗を下げる作用をもたらす。なお、金属隔壁Ｗの表面に金メッキが施されていても良い。 On the insulating film 34, a metal partition wall W including copper, silver, gold, aluminum, or an alloy containing them as a main component is formed. As shown in FIG. 1, the metal barrier W extends in the vertical direction between the column of the subpixel electrodes 20a in the vertical direction and the column of the adjacent subpixel electrode 20a, and the signal line Y and the metal barrier W are parallel to each other. And overlap in plan view. Since the metal partition wall W is formed by a plating method, the metal partition wall W is sufficiently thicker than the respective electrodes of the transistors 21 to 23, the scanning line X, the signal line Y, and the supply line Z. These metal barriers W are connected to each other outside the region where the subpixels P are arranged, and are electrically connected to a counter electrode 20c described later. The metal partition wall W is electrically connected to each counter electrode 20c to supply a common voltage, and has an effect of reducing the sheet resistance of the electrode as a whole even if each counter electrode 20c does not have a sufficiently low resistance. Note that the surface of the metal partition wall W may be plated with gold.

なお、図１において、信号線Ｙと金属隔壁Ｗとを区別しやすくするために、金属隔壁Ｗの幅が信号線Ｙの幅よりも狭くなっているが、実際には図３に示すように、金属隔壁Ｗは信号線Ｙとほぼ同じ幅となっていてもよいし、金属隔壁Ｗを信号線Ｙより幅広としてもよい。また、図１では複数の金属隔壁Ｗがライン状に形成されて絶縁膜３４の一部に重なっているが、金属隔壁Ｗが網目状に形成され、その網目状の金属隔壁Ｗが絶縁膜３４の全体に重なっていても良い。 In FIG. 1, the width of the metal partition wall W is narrower than that of the signal line Y in order to make it easy to distinguish the signal line Y from the metal partition wall W. However, as shown in FIG. The metal partition wall W may have substantially the same width as the signal line Y, or the metal partition wall W may be wider than the signal line Y. In FIG. 1, a plurality of metal partition walls W are formed in a line shape and overlap a part of the insulating film 34, but the metal partition walls W are formed in a mesh shape, and the mesh-shaped metal partition walls W are formed in the insulating film 34. It may be overlapped with the whole.

金属隔壁Ｗの表面には、撥液性を有した撥液性導通層３６が成膜されている。撥液性導通層３６は、次の化学式（１）に示されたトリアジルトリチオールのメルカプト基（−ＳＨ）の水素原子（Ｈ）が還元離脱し、硫黄原子（Ｓ）が選択的に金属隔壁Ｗの表面に酸化吸着したものである。なお、或る液体に対して接触角が５０°以上になる状態を撥液性といい、或る液体に対して接触角が４０°以下になる状態を親液性という。 On the surface of the metal partition wall W, a liquid repellent conductive layer 36 having liquid repellency is formed. In the liquid repellent conductive layer 36, the hydrogen atom (H) of the mercapto group (—SH) of triazyltrithiol represented by the following chemical formula (1) is reduced and released, and the sulfur atom (S) is selectively metal It is one that is oxidized and adsorbed on the surface of the partition wall W. A state where the contact angle with respect to a certain liquid is 50 ° or more is called liquid repellency, and a state where the contact angle with respect to a certain liquid is 40 ° or less is called lyophilic.

撥液性導通層３６は極めて薄い分子層構造である。つまり、撥液性導通層３６は、トリアジルトリチオール分子が金属隔壁Ｗの表面に極薄い膜であるから、非常に低抵抗であるため、厚さ方向に電気的に導通することができる。トリアジルトリチオール分子は、選択的に金属と結合するが、ＩＴＯ等の金属酸化物や、有機物には撥液性を示すほど被膜することはない。なお、撥液性を顕著にするためにトリアジルトリチオールに代えて、次の化学式（２）に示すようにトリアジルトリチオールのメルカプト基（−ＳＨ）がフッ化アルキルを含む撥液性官能基に置換された誘導体でも良い。撥液性官能基は化学式（２）に示したもの以外でも良い。なお、化学式（２）の化合物はメルカプト基の水素原子（Ｈ）が還元離脱し、硫黄原子（Ｓ）が金属隔壁Ｗの表面に酸化吸着することで、撥液性導通層３６が形成される。 The liquid repellent conductive layer 36 has a very thin molecular layer structure. That is, since the liquid repellent conductive layer 36 is a very thin film of triazyltrithiol molecules on the surface of the metal partition wall W, the liquid repellent conductive layer 36 has a very low resistance and can be electrically conducted in the thickness direction. The triazyltrithiol molecule selectively binds to the metal, but does not coat the metal oxide such as ITO or the organic substance so as to exhibit liquid repellency. In order to make liquid repellency remarkable, instead of triazyltrithiol, a liquid repellent functional group in which the mercapto group (-SH) of triazyltrithiol contains alkyl fluoride as shown in the following chemical formula (2) A derivative substituted with a group may be used. The liquid repellent functional group may be other than that represented by the chemical formula (2). In the compound of the chemical formula (2), the hydrogen atom (H) of the mercapto group is reduced and released, and the sulfur atom (S) is oxidized and adsorbed on the surface of the metal partition wall W, whereby the liquid repellent conductive layer 36 is formed. .

ただし、ｍは１以上の整数であり、好ましくは２であり、ｎは１以上の整数であり、好ましくは３である。

However, m is an integer greater than or equal to 1, Preferably it is 2, n is an integer greater than or equal to 1, Preferably it is 3.

サブピクセル電極２０ａ上には有機ＥＬ層２０ｂが積層されている。有機ＥＬ層２０ｂは、有機化合物含有層を二層以上積層したものである。ここでは、有機ＥＬ層２０ｂは、サブピクセル電極２０ａから順に正孔輸送層２０ｄ、発光層２０ｅの順に積層した二層構造である。正孔輸送層は、導電性高分子であるＰＥＤＯＴ（ポリチオフェン）及びドーパントであるＰＳＳ（ポリスチレンスルホン酸）からなり、発光層は、ポリフルオレン系発光材料からなる。なお、有機ＥＬ層２０ｂが、サブピクセル電極２０ａから順に正孔輸送層、発光層、電子輸送層となる三層構造であっても良いし、サブピクセル電極２０ａから順に発光層、電子輸送層となる二層構造であっても良いし、サブピクセル電極２０ａをカソードとし、サブピクセル電極２０ａから順に発光層、正孔輸送層としてもよいし、サブピクセル電極２０ａから順に電子輸送層、発光層としてもよいし、電荷輸送層と発光層との組合せは任意に設定できる。また、これらの層構造において適切な層間に電荷輸送を制限するインタレイヤ層が介在した積層構造であっても良いし、その他の積層構造であっても良い。 An organic EL layer 20b is stacked on the subpixel electrode 20a. The organic EL layer 20b is formed by stacking two or more organic compound-containing layers. Here, the organic EL layer 20b has a two-layer structure in which a hole transport layer 20d and a light emitting layer 20e are sequentially stacked from the subpixel electrode 20a. The hole transport layer is made of PEDOT (polythiophene) which is a conductive polymer and PSS (polystyrene sulfonic acid) which is a dopant, and the light emitting layer is made of a polyfluorene-based light emitting material. The organic EL layer 20b may have a three-layer structure including a hole transport layer, a light emitting layer, and an electron transport layer in order from the subpixel electrode 20a, or a light emitting layer, an electron transport layer, and the like in order from the subpixel electrode 20a. The subpixel electrode 20a may be a cathode, the light emitting layer and the hole transport layer may be sequentially formed from the subpixel electrode 20a, or the electron transport layer and the light emitting layer may be sequentially formed from the subpixel electrode 20a. Alternatively, the combination of the charge transport layer and the light emitting layer can be arbitrarily set. In these layer structures, a laminated structure in which an interlayer that restricts charge transport is interposed between appropriate layers may be used, or another laminated structure may be used.

有機ＥＬ層２０ｂは、撥液性導通層３６の形成後に湿式塗布法（例えば、インクジェット法）によって成膜される。この場合、正孔輸送層２０ｄとなるＰＥＤＯＴ及びＰＳＳを含有する有機化合物含有液をサブピクセル電極２０ａに塗布して成膜し、その後、発光層２０ｅとなるポリフルオレン系発光材料を含有する有機化合物含有液を塗布するが、厚膜の金属隔壁Ｗが設けられているので、更には金属隔壁Ｗの表面に撥液性導通層３６が形成されているので、隣り合うサブピクセル電極２０ａに塗布された有機化合物含有液が金属隔壁Ｗを越えて混ざり合うことを防止することができる。 The organic EL layer 20b is formed by a wet coating method (for example, an ink jet method) after the liquid repellent conductive layer 36 is formed. In this case, an organic compound-containing liquid containing PEDOT and PSS to be the hole transport layer 20d is applied to the subpixel electrode 20a to form a film, and thereafter, an organic compound containing a polyfluorene-based luminescent material to be the light-emitting layer 20e. Although the containing liquid is applied, since the thick metal partition wall W is provided, the liquid repellent conductive layer 36 is further formed on the surface of the metal partition wall W, so that it is applied to the adjacent subpixel electrode 20a. It is possible to prevent the organic compound-containing liquid from mixing over the metal partition wall W.

なお、サブピクセルＰが赤の場合には有機ＥＬ層２０ｂ（特に、発光層２０ｅ）が赤色に発光し、サブピクセルＰが緑の場合には有機ＥＬ層２０ｂが緑色に発光し、サブピクセルＰが青の場合には有機ＥＬ層２０ｂが青色に発光するように、それぞれの発光層２０ｅの材料を設定する。 When the subpixel P is red, the organic EL layer 20b (particularly, the light emitting layer 20e) emits red light. When the subpixel P is green, the organic EL layer 20b emits green light, and the subpixel P When blue is blue, the material of each light emitting layer 20e is set so that the organic EL layer 20b emits blue light.

有機ＥＬ層２０ｂ上には、有機ＥＬ素子２０のカソードである対向電極２０ｃが成膜されている。対向電極２０ｃは、全てのサブピクセルＰに共通して形成された共通電極であり、べた一面に成膜されている。対向電極２０ｃがべた一面に成膜されることで、対向電極２０ｃが撥液性導通層３６を挟んで金属隔壁Ｗを被覆している。撥液性導通層３６は極めて薄い膜であるので対向電極２０ｃと金属隔壁Ｗは撥液性導通層３６を介して導通しており、低抵抗で張り巡らされた金属隔壁Ｗが出力する共通電位によって、対向電極２０ｃの電位はどのサブピクセルにおいても均等になっている。 On the organic EL layer 20b, a counter electrode 20c which is a cathode of the organic EL element 20 is formed. The counter electrode 20c is a common electrode formed in common for all the subpixels P, and is formed on the entire surface. Since the counter electrode 20c is formed on the entire surface, the counter electrode 20c covers the metal partition wall W with the liquid repellent conductive layer 36 interposed therebetween. Since the liquid repellent conductive layer 36 is an extremely thin film, the counter electrode 20c and the metal partition wall W are electrically connected via the liquid repellent conductive layer 36, and a common potential output from the metal partition wall W stretched with low resistance. Thus, the potential of the counter electrode 20c is equal in all subpixels.

対向電極２０ｃは、サブピクセル電極２０ａよりも仕事関数の低い材料で形成されており、例えば、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属の少なくとも一種を含む単体又は合金で形成されている。また、対向電極２０ｃは、上記各種材料の層が積層された積層構造となっていても良いし、以上の各種材料の層に加えて金属層が堆積した積層構造となっていても良い。具体的には、対向電極２０ｃは、ＥＬディスプレイパネルをボトムエミッション構造の場合、有機ＥＬ層２０ｂ側に設けられた低仕事関数の高純度のバリウム層と、バリウム層を被覆するように設けられたアルミニウム層とからなる積層構造であるか、又は、有機ＥＬ層２０ｂ側に設けられたリチウム層と、バリウム層を被覆するように設けられたアルミニウム層とからなる積層構造であり、トップエミッション構造の場合、上述した仕事関数の低い単体又は合金を含む層と、上述したＩＴＯ等の透明電極の積層構造でよい。また対向電極２０ｃをアノードとする場合は、上述したＩＴＯ等の透明電極で構成すればよい。 The counter electrode 20c is formed of a material having a work function lower than that of the subpixel electrode 20a. For example, the counter electrode 20c is formed of a simple substance or an alloy containing at least one of indium, magnesium, calcium, lithium, barium, and a rare earth metal. The counter electrode 20c may have a stacked structure in which layers of the various materials are stacked, or may have a stacked structure in which a metal layer is deposited in addition to the layers of the various materials described above. Specifically, when the EL display panel has a bottom emission structure, the counter electrode 20c is provided so as to cover the barium layer with a low-work-function high-purity barium layer provided on the organic EL layer 20b side. It is a laminated structure comprising an aluminum layer, or a laminated structure comprising a lithium layer provided on the organic EL layer 20b side and an aluminum layer provided so as to cover the barium layer, and has a top emission structure. In this case, the above-described laminated structure of the layer containing a simple substance or alloy having a low work function and the transparent electrode such as ITO described above may be used. When the counter electrode 20c is used as an anode, the counter electrode 20c may be composed of the above-described transparent electrode such as ITO.

なお、サブピクセル電極２０ａ、有機ＥＬ層２０ｂ、対向電極２０ｃの順に積層されたものが有機ＥＬ素子２０である。 The organic EL element 20 is formed by laminating the subpixel electrode 20a, the organic EL layer 20b, and the counter electrode 20c in this order.

次に、ＥＬディスプレイパネルの製造方法について説明する。 Next, a method for manufacturing an EL display panel will be described.

スパッタリング、蒸着といった気相成長法によってゲートレイヤーを絶縁基板２上にべた一面に成膜する。次に、そのゲートレイヤーに対してフォトリソグラフィー法・エッチング法を順に施すことによって、ゲート２１ｇ、ゲート２２ｇ、ゲート２３ｇ及び電極２４ａを形成するとともに、同時に複数の走査線Ｘ及び供給線Ｚをパターニングする。 A gate layer is formed on the entire surface of the insulating substrate 2 by vapor deposition such as sputtering or vapor deposition. Next, a gate 21g, a gate 22g, a gate 23g, and an electrode 24a are formed by sequentially performing photolithography and etching on the gate layer, and simultaneously patterning a plurality of scanning lines X and supply lines Z. .

次に、気相成長法によってゲート絶縁膜３１をべた一面に成膜する。 Next, the gate insulating film 31 is formed on the entire surface by vapor phase growth.

次に、気相成長法・フォトリソグラフィー法・エッチング法を適宜何回か行うことによって、スイッチトランジスタ２１、保持トランジスタ２２、駆動トランジスタ２３の半導体膜、チャネル保護膜及び不純物半導体膜をパターニングする。 Next, the semiconductor film, the channel protective film, and the impurity semiconductor film of the switch transistor 21, the holding transistor 22, and the driving transistor 23 are patterned by appropriately performing vapor deposition, photolithography, and etching several times.

次に、気相成長法によってドレインレイヤーをゲート絶縁膜３１上にべた一面に成膜する。次に、そのドレインレイヤーに対してフォトリソグラフィー法・エッチング法を順に施すことによって、ドレイン２１ｄ，２２ｄ，２３ｄ、ソース２１ｓ，２２ｓ，２３ｓ及び電極２４ｂを形成するとともに、同時に複数の信号線Ｙをパターニングする。 Next, a drain layer is formed on the entire surface of the gate insulating film 31 by vapor deposition. Next, the drain layer 21d, 22d, 23d, the source 21s, 22s, 23s, and the electrode 24b are formed by sequentially performing photolithography and etching on the drain layer, and simultaneously patterning a plurality of signal lines Y. To do.

次に、気相成長法によって保護絶縁膜３２をべた一面に成膜する。次に、保護絶縁膜３２全体に樹脂を塗布し、その樹脂を乾燥させることで、平坦化膜３３をべた一面に成膜する。 Next, a protective insulating film 32 is formed on the entire surface by vapor deposition. Next, the planarizing film 33 is formed on the entire surface by applying a resin to the entire protective insulating film 32 and drying the resin.

次に、コンタクトホール９１を保護絶縁膜３２及び平坦化膜３３に形成し、メッキ法等によってコンタクトホール９１の導電性パッド９２を形成する。このとき、走査線Ｘ、信号線Ｙ及び供給線Ｚの端子部を露出するようにコンタクトホールを形成してもよい。 Next, the contact hole 91 is formed in the protective insulating film 32 and the planarizing film 33, and the conductive pad 92 of the contact hole 91 is formed by plating or the like. At this time, the contact holes may be formed so as to expose the terminal portions of the scanning lines X, the signal lines Y, and the supply lines Z.

次に、気相成長法によって導電性膜を平坦化膜３３の表面べた一面に成膜し、その導電性膜に対してフォトリソグラフィー法・エッチング法を順に施すことによって、サブピクセル電極２０ａをパターニングする。 Next, a conductive film is formed on the entire surface of the planarizing film 33 by vapor phase growth, and the conductive film is sequentially subjected to photolithography and etching, thereby patterning the subpixel electrode 20a. To do.

次に、気相成長法によって絶縁膜を成膜後、絶縁膜に対してフォトリソグラフィー法・エッチング法を順次行うことで、その絶縁膜を網目状の下地層となる絶縁膜３４にパターニングする。これにより、サブピクセル電極２０ａが露出される。次に、水平方向に隣り合うサブピクセル電極２０ａの間であってその絶縁膜３４の上に金属隔壁Ｗをメッキ法によって成長させる。 Next, after an insulating film is formed by vapor deposition, the insulating film is sequentially subjected to a photolithography method and an etching method, thereby patterning the insulating film into an insulating film 34 serving as a network-like base layer. Thereby, the subpixel electrode 20a is exposed. Next, a metal partition wall W is grown by plating on the insulating film 34 between the subpixel electrodes 20a adjacent in the horizontal direction.

次に、紫外線／オゾン洗浄法によってトランジスタアレイパネル５０を洗浄する。 Next, the transistor array panel 50 is cleaned by an ultraviolet / ozone cleaning method.

次に、表面全体にトリアジンチオール化合物またはトリアジンチオール誘導体（化学式（１）又は化学式（２））の水溶液をトランジスタアレイパネル５０に塗布することによって、或いは、トランジスタアレイパネル５０をトリアジンチオール化合物またはトリアジンチオール誘導体の水溶液に浸漬することによって、金属隔壁Ｗの表面処理を行う。トリアジンチオール化合物またはトリアジンチオール誘導体の性質により、金属隔壁Ｗの表面にはトリアジンチオール水溶液が塗布されて、金属隔壁Ｗの表面には撥液性導通層３６が形成されるが、サブピクセル電極２０ａのような金属酸化物や絶縁膜の表面には撥液性導通層がほとんど形成されない。 Next, an aqueous solution of a triazine thiol compound or a triazine thiol derivative (chemical formula (1) or chemical formula (2)) is applied to the entire surface of the transistor array panel 50, or alternatively, the transistor array panel 50 is applied to the triazine thiol compound or triazine thiol. Surface treatment of the metal partition wall W is performed by immersing in an aqueous solution of the derivative. Due to the properties of the triazine thiol compound or the triazine thiol derivative, an aqueous triazine thiol solution is applied to the surface of the metal partition wall W, and the liquid repellent conductive layer 36 is formed on the surface of the metal partition wall W. A liquid repellent conductive layer is hardly formed on the surface of such a metal oxide or insulating film.

ここで、化学式（２）のフッ素系トリアジンジチオール誘導体は、水に難溶又は不溶であるが、同モル量のＮａＯＨ又はＫＯＨの水溶液に溶解し、フッ素系トリアジンジチオール誘導体水溶液を調製することができる。水溶液の濃度は、１×１０^-4〜１×１０^-2ｍｏｌ／Ｌの範囲とする。フッ素系トリアジンジチオール誘導体水溶液を用いる場合には、水溶液の温度を２０〜３０℃とし、浸漬時間を１〜１０分とすることが好ましい。フッ素系トリアジンジチオール誘導体のフッ素は多い程、撥水性を示すが溶媒に溶解しにくくなるので多すぎないことが好ましい。
なお、化学式（１）、化学式（２）のトリアジンチオール水溶液の代わりに、6-ジメチルアミノ-1,3,5-トリアジン-2,4-ジチオール−ナトリウム塩の水溶液を用いても良い。この水溶液の濃度を１×１０^-3ｍｏｌ／Ｌに調整し、その水溶液の温度を２０〜３０℃とし、浸漬時間を１〜３０分とした。
また、トリアジンチオール水溶液として、6-ジドデシルアミノ-1,3,5-トリアジン-2,4-ジチオール−ナトリウム塩の水溶液を用いても良い。この水溶液の濃度を１×１０^-3ｍｏｌ／Ｌに調整し、その水溶液の温度を３０〜５０℃とし、浸漬時間を１〜３０分とした。
なお、上述のトリチオールやジチオールに限らず、モノチオールとしてもよく、モノチオールの場合、フッ化アルキルを含む撥液性官能基を一つまたは二つ設けてもよい。 Here, the fluorine-based triazine dithiol derivative of the chemical formula (2) is hardly soluble or insoluble in water, but can be dissolved in an aqueous solution of the same molar amount of NaOH or KOH to prepare a fluorine-based triazine dithiol derivative aqueous solution. . The concentration of the aqueous solution is in the range of 1 × 10 ⁻⁴ to 1 × 10 ⁻² mol / L. When using a fluorine-based triazinedithiol derivative aqueous solution, it is preferable that the temperature of the aqueous solution is 20 to 30 ° C. and the immersion time is 1 to 10 minutes. The more fluorine in the fluorine-based triazine dithiol derivative, the more water-repellent it is, but it is difficult for it to dissolve in the solvent.
An aqueous solution of 6-dimethylamino-1,3,5-triazine-2,4-dithiol-sodium salt may be used in place of the triazine thiol aqueous solution of chemical formulas (1) and (2). The concentration of this aqueous solution was adjusted to 1 × 10 ⁻³ mol / L, the temperature of the aqueous solution was set to 20 to 30 ° C., and the immersion time was set to 1 to 30 minutes.
Further, as the aqueous triazine thiol solution, an aqueous solution of 6-didodecylamino-1,3,5-triazine-2,4-dithiol-sodium salt may be used. The concentration of this aqueous solution was adjusted to 1 × 10 ⁻³ mol / L, the temperature of the aqueous solution was 30 to 50 ° C., and the immersion time was 1 to 30 minutes.
The trithiol and dithiol described above are not limited to monothiol, and in the case of monothiol, one or two liquid repellent functional groups containing alkyl fluoride may be provided.

化学式（１）、化学式（２）等のトリアジンチオール水溶液にトランジスタアレイパネル５０を浸漬した後、そのトランジスタアレイパネル５０を取り出し、アルコールによってそのトランジスタアレイパネル５０をすすぐ。これにより、余分なトリアジンチオールを洗い流す。 After immersing the transistor array panel 50 in an aqueous triazine thiol solution of chemical formula (1), chemical formula (2), etc., the transistor array panel 50 is taken out and the transistor array panel 50 is rinsed with alcohol. This flushes away excess triazine thiol.

次に、そのトランジスタアレイパネル５０を水で二次洗浄した後、不活性ガス（例えば、窒素ガス（Ｎ₂））をトランジスタアレイパネル５０に吹き付けることにより、トランジスタアレイパネル５０を乾燥させる。 Next, after the transistor array panel 50 is secondarily washed with water, an inert gas (for example, nitrogen gas (N ₂ )) is blown onto the transistor array panel 50 to dry the transistor array panel 50.

次に、親水性の溶剤に対して溶解性を示し且つ疎水性の溶剤に対して難溶性又は不溶性である正孔注入材料（例えば導電性高分子であるＰＥＤＯＴ及びドーパントとなるＰＳＳ）を水に溶解した有機化合物含有液をサブピクセル電極２０ａに塗布する。塗布方法としては、インクジェット法（液滴吐出法）、その他の印刷方法を用いても良いし、ディップコート法、スピンコート法といったコーティング法を用いても良い。サブピクセル電極２０ａごとに独立して正孔輸送層２０ｄを成膜するためには、インクジェット法等の印刷方法が好ましい。 Next, a hole injection material that is soluble in a hydrophilic solvent and hardly soluble or insoluble in a hydrophobic solvent (for example, PEDOT as a conductive polymer and PSS as a dopant) in water. The dissolved organic compound-containing liquid is applied to the subpixel electrode 20a. As an application method, an inkjet method (droplet discharge method) or other printing methods may be used, or a coating method such as a dip coating method or a spin coating method may be used. In order to form the hole transport layer 20d independently for each subpixel electrode 20a, a printing method such as an inkjet method is preferable.

このように湿式塗布法により正孔輸送層２０ｄを形成した場合、厚膜の金属隔壁Ｗが設けられているから、更には金属隔壁Ｗの表面に撥液性導通層３６がコーティングされているから、隣り合うサブピクセル電極２０ａに塗布された有機化合物含有液が金属隔壁Ｗを越えて混ざり合わない。そのため、サブピクセル電極２０ａごとに独立して正孔輸送層２０ｄを形成することができる。 When the hole transport layer 20d is formed by the wet coating method as described above, the thick metal partition wall W is provided, and the liquid repellent conductive layer 36 is further coated on the surface of the metal partition wall W. The organic compound-containing liquid applied to the adjacent subpixel electrodes 20a does not mix beyond the metal partition wall W. Therefore, the hole transport layer 20d can be formed independently for each subpixel electrode 20a.

更に、撥液性導通層３６の撥液性によって、サブピクセル電極２０ａに塗布された有機化合物含有液がサブピクセル電極２０ａの外縁部で厚くならないので、正孔輸送層２０ｄを均一な膜厚で成膜することができる。 Furthermore, due to the liquid repellency of the liquid repellent conductive layer 36, the organic compound-containing liquid applied to the subpixel electrode 20a does not thicken at the outer edge of the subpixel electrode 20a, so that the hole transport layer 20d has a uniform film thickness. A film can be formed.

正孔輸送層２０ｄを形成した後、正孔輸送層２０ｄを大気に曝露した状態で、ホットプレートを用いてトランジスタアレイパネル５０を１６０〜１８０℃の温度で熱処理する。正孔輸送層２０ｄが１６０〜１８０℃に加熱されると、発光特性及び寿命が向上するが、撥液性導通層３６の撥液性が低下してしまう。 After forming the hole transport layer 20d, the transistor array panel 50 is heat-treated at a temperature of 160 to 180 ° C. using a hot plate with the hole transport layer 20d exposed to the atmosphere. When the hole transport layer 20d is heated to 160 to 180 ° C., the light emission characteristics and the lifetime are improved, but the liquid repellency of the liquid repellent conductive layer 36 is lowered.

次に、化学式（１）、化学式（２）等のトリアジンチオールの溶液を調整する。ここでは、溶媒を疎水性の芳香族系の有機溶剤（例えば、トルエン）とし、トリアジンチオール溶液の濃度を１×１０^-4〜１×１０^-2ｍｏｌ／Ｌとする。２０〜３０℃のトリアジンチオール溶液にトランジスタアレイパネル５０を１０〜６０秒間浸漬することによって、金属隔壁Ｗの表面処理を再び行う。これにより、金属隔壁Ｗにトリアジンチオール溶液が塗布されて、撥液性導通層３６の撥液性が向上する。トリアジンチオールの溶剤を有機溶剤とすることで、正孔輸送層２０ｄがその溶液に溶けない。更に、トリアジンチオール化合物は、選択的に金属と結合するが、ＩＴＯ等の金属酸化物や、有機物には撥液性を示すほど被膜することはないため、正孔輸送層２０ｄの表面にはトリアジン化合物の膜がほとんど形成されず、正孔輸送層２０ｄの表面の親液性が確保される。 Next, a solution of triazine thiol such as chemical formula (1) and chemical formula (2) is prepared. Here, the solvent is a hydrophobic aromatic organic solvent (for example, toluene), and the concentration of the triazine thiol solution is 1 × 10 ⁻⁴ to 1 × 10 ⁻² mol / L. The surface treatment of the metal partition wall W is performed again by immersing the transistor array panel 50 in a triazine thiol solution at 20 to 30 ° C. for 10 to 60 seconds. Thereby, the triazine thiol solution is applied to the metal partition wall W, and the liquid repellency of the liquid repellent conductive layer 36 is improved. By using the solvent of triazine thiol as the organic solvent, the hole transport layer 20d does not dissolve in the solution. Furthermore, although the triazine thiol compound selectively binds to a metal, it does not coat the metal oxide such as ITO or the organic substance so as to exhibit liquid repellency, so that the surface of the hole transport layer 20d is triazine. Almost no compound film is formed, and the lyophilicity of the surface of the hole transport layer 20d is ensured.

トリアジンチオール溶液にトランジスタアレイパネル５０を浸漬した後、そのトランジスタアレイパネル５０を取り出し、トルエンによってそのトランジスタアレイパネル５０をすすぐ。これにより、余分なトリアジンチオールを洗い流す。 After immersing the transistor array panel 50 in the triazine thiol solution, the transistor array panel 50 is removed and the transistor array panel 50 is rinsed with toluene. This flushes away excess triazine thiol.

次に、不活性ガス（例えば、窒素ガス）をトランジスタアレイパネル５０に吹き付けることにより、トランジスタアレイパネル５０を乾燥させる。 Next, the transistor array panel 50 is dried by blowing an inert gas (for example, nitrogen gas) onto the transistor array panel 50.

次に、発光色が赤、緑、青のポリフルオレン系発光材料をそれぞれ疎水性の有機溶剤（例えば、テトラリン、テトラメチルベンゼン、メシチレン）に溶かし、赤、緑、青それぞれの有機化合物含有液を準備する。そして、赤のサブピクセルＰの正孔輸送層２０ｄ上には赤の有機化合物含有液を塗布し、緑のサブピクセルＰの正孔輸送層２０ｄ上には緑の有機化合物含有液を塗布し、青のサブピクセルＰの正孔輸送層２０ｄ上には青の有機化合物含有液を塗布する。これにより、正孔輸送層２０ｄ上に発光層２０ｅを成膜する。塗布方法としてはインクジェット法（液滴吐出法）、その他の印刷方法を用いて、色ごとに塗り分けを行う。 Next, the polyfluorene-based luminescent materials whose emission colors are red, green, and blue are dissolved in hydrophobic organic solvents (for example, tetralin, tetramethylbenzene, and mesitylene), and the organic compound-containing liquids for red, green, and blue are respectively added. prepare. Then, a red organic compound-containing liquid is applied on the hole transport layer 20d of the red subpixel P, and a green organic compound-containing liquid is applied on the hole transport layer 20d of the green subpixel P, On the hole transport layer 20d of the blue subpixel P, a blue organic compound-containing liquid is applied. Thereby, the light emitting layer 20e is formed on the hole transport layer 20d. As an application method, an ink-jet method (droplet discharge method) or other printing method is used, and coating is performed for each color.

このように湿式塗布法により発光層２０ｅを形成した場合、厚膜の金属隔壁Ｗが設けられているから、更には金属隔壁Ｗの表面に活性な撥液性導通層３６がコーティングされているから、隣り合うサブピクセルＰに塗布された有機化合物含有液が金属隔壁Ｗを越えて混ざり合わない。そのため、サブピクセルＰごとに独立して正孔輸送層２０ｄを形成することができる。 When the light emitting layer 20e is formed by the wet coating method in this way, the thick metal partition wall W is provided, and further, the active liquid repellent conductive layer 36 is coated on the surface of the metal partition wall W. The organic compound-containing liquid applied to the adjacent subpixels P does not mix beyond the metal partition wall W. Therefore, the hole transport layer 20d can be formed independently for each subpixel P.

次に、不活性ガス雰囲気（例えば、窒素ガス雰囲気）下でホットプレートによってトランジスタアレイパネル５０を乾燥させ、残留溶媒の除去を行う。なお、真空中でシーズヒータによる乾燥を行っても良い。 Next, the transistor array panel 50 is dried by a hot plate under an inert gas atmosphere (for example, a nitrogen gas atmosphere), and the residual solvent is removed. In addition, you may dry with a sheathed heater in a vacuum.

次に、気相成長法により対向電極２０ｃをべた一面に成膜する。具体的には、真空蒸着法によってＣａ又はＢａの薄膜をべた一面に成膜し、その上にＡｌをべた一面に成膜する。 Next, the counter electrode 20c is formed on the entire surface by vapor deposition. Specifically, a thin film of Ca or Ba is formed on the entire surface by vacuum deposition, and Al is formed on the entire surface.

次に、封止基板（例えば、メタルキャップ、ガラス基板）に紫外線硬化性又は熱硬化性の接着剤を塗布し、その接着剤によって封止基板を対向電極２０ｃに接着する。これにより、ＥＬディスプレイパネルが完成する。 Next, an ultraviolet curable or thermosetting adhesive is applied to a sealing substrate (for example, a metal cap or a glass substrate), and the sealing substrate is bonded to the counter electrode 20c with the adhesive. Thereby, an EL display panel is completed.

以上のように、本実施形態によれば、各サブピクセルＰの間において凸設された金属隔壁Ｗがトランジスタ２１〜２３の電極とにメッキ法により成長したものであるから、金属隔壁Ｗを厚膜にすることができ、金属隔壁Ｗを低抵抗化することができる。そして、金属隔壁Ｗが対向電極２０ｃに導通しているから、対向電極２０ｃ自体が薄膜化してより高抵抗になっても対向電極２０ｃの電圧を面内で一様にすることができる。従って、サブピクセルＰごとの発光強度のバラツキを防止することができ、面内の発光強度を一様することができる。例えば、全てのサブピクセル電極２０ａに同じ電位を印加した場合でも、どのサブピクセルＰにおいても有機ＥＬ層２０ｂの発光強度もほぼ等しくなる。 As described above, according to the present embodiment, the metal partition wall W protruding between the sub-pixels P is grown on the electrodes of the transistors 21 to 23 by the plating method. A film can be formed, and the resistance of the metal partition wall W can be reduced. Since the metal partition wall W is electrically connected to the counter electrode 20c, the voltage of the counter electrode 20c can be made uniform in the plane even when the counter electrode 20c itself is thinned to have a higher resistance. Therefore, variation in the light emission intensity for each subpixel P can be prevented, and the light emission intensity in the surface can be made uniform. For example, even when the same potential is applied to all the subpixel electrodes 20a, the light emission intensity of the organic EL layer 20b is almost equal in any subpixel P.

また、正孔輸送層２０ｄ、発光層２０ｅのそれぞれの形成前に、トリアジンチオール溶液によって金属隔壁Ｗの表面を撥液性にしたため、正孔輸送層２０ｄ、発光層２０ｅの塗り分けを容易に行うことができる。特に、正孔輸送層２０ｄの形成後に、トルエンを溶媒としたトリアジンチオール溶液を用いたので、正孔輸送層２０ｄを溶解することなく、金属隔壁Ｗの撥液処理が可能となる。 In addition, since the surface of the metal partition wall W is made liquid repellent with a triazine thiol solution before the formation of the hole transport layer 20d and the light emitting layer 20e, the hole transport layer 20d and the light emitting layer 20e are easily applied separately. be able to. In particular, since the triazine thiol solution using toluene as a solvent is used after forming the hole transport layer 20d, the liquid repellent treatment of the metal partition wall W can be performed without dissolving the hole transport layer 20d.

なお、本発明は、上記実施の形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良並びに設計の変更を行っても良い。 The present invention is not limited to the above embodiment, and various improvements and design changes may be made without departing from the spirit of the present invention.

例えば、正孔輸送層２０ｄと発光層２０ｅとの間に疎水性の溶剤に対して溶解性を示し且つ親水性の溶剤に対して難溶性又は不溶性である材料で構成されるインタレイヤ層を形成する場合には、有機ＥＬ層２０ｂの形成方法は次のような順序になる。上述の場合と同様に、金属隔壁Ｗの表面に撥液性導通層３６を形成してから正孔輸送層２０ｄを形成した後、トルエンを溶媒としたトリアジンチオール溶液にトランジスタアレイパネル５０を浸漬する。その後、湿式塗布法（例えば、インクジェット法、スピンコート法、ディップコート法、印刷法）によって正孔輸送層２０ｄの上にインタレイヤ層を形成する。その後、トランジスタアレイパネル５０を熱処理するが、不活性ガス雰囲気（例えば、窒素ガス雰囲気）において熱処理を行えば、金属隔壁Ｗの表面の撥液性が低下しない。その後、上述した場合と同様に、発光層２０ｅを形成する。 For example, an interlayer layer made of a material that is soluble in a hydrophobic solvent and hardly soluble or insoluble in a hydrophilic solvent is formed between the hole transport layer 20d and the light emitting layer 20e. In this case, the organic EL layer 20b is formed in the following order. As in the case described above, after forming the liquid repellent conductive layer 36 on the surface of the metal partition wall W and then forming the hole transport layer 20d, the transistor array panel 50 is immersed in a triazine thiol solution using toluene as a solvent. . Thereafter, an interlayer layer is formed on the hole transport layer 20d by a wet coating method (for example, an inkjet method, a spin coating method, a dip coating method, or a printing method). Thereafter, the transistor array panel 50 is heat-treated. If the heat treatment is performed in an inert gas atmosphere (for example, a nitrogen gas atmosphere), the liquid repellency of the surface of the metal partition wall W is not lowered. Thereafter, in the same manner as described above, the light emitting layer 20e is formed.

また上記実施形態では、第一層となる電荷輸送層として、親水性の溶剤に対して溶解性があり且つ疎水性の溶剤に対して溶解性が低い材料を用い、第二層となる電荷輸送層として、親水性の溶剤に対して溶解性が低く且つ疎水性の溶剤に対して溶解性がある材料を用いたが、第一層となる電荷輸送層として、親水性の溶剤に対して溶解性が低く且つ疎水性の溶剤に対して溶解性がある材料を用い、第二層となる電荷輸送層として、親水性の溶剤に対して溶解性があり且つ疎水性の溶剤に対して溶解性が低い材料を用いてもよい。
そして、金属隔壁Ｗの表面にトリアジンチオール化合物またはトリアジンチオール誘導体による第一撥液処理を行ってから、第一層となる電荷輸送層の疎水性溶液をサブピクセル電極２０ａ上に付して乾燥させて第一層を成膜後、第一層に対して溶解性の低い親水性溶剤でトリアジンチオール化合物またはトリアジンチオール誘導体を溶解したトリアジンチオール溶液を金属隔壁Ｗの表面に付して第二撥液処理を行えば、このトリアジンチオール溶液によって第一層が溶解されることがほとんどない。さらに第一層上に成膜される第二層は、親水性溶剤に第二層となる材料が溶解された溶液によって成膜されれば、この第二層溶液によって第一層が溶解されることはない。 In the above embodiment, the charge transport layer serving as the first layer is made of a material that is soluble in a hydrophilic solvent and low in solubility in a hydrophobic solvent. As a layer, a material having low solubility in a hydrophilic solvent and soluble in a hydrophobic solvent was used. However, as a charge transport layer serving as a first layer, the layer was soluble in a hydrophilic solvent. Material that is low in solubility and soluble in hydrophobic solvents, as a charge transport layer as the second layer, soluble in hydrophilic solvents and soluble in hydrophobic solvents May be used.
Then, the surface of the metal partition wall W is subjected to a first liquid repellent treatment with a triazine thiol compound or a triazine thiol derivative, and then a hydrophobic solution of a charge transport layer serving as a first layer is applied onto the subpixel electrode 20a and dried. After the first layer is formed, the triazine thiol solution in which the triazine thiol compound or the triazine thiol derivative is dissolved with a hydrophilic solvent having low solubility in the first layer is applied to the surface of the metal partition wall W, and the second liquid repellent When the treatment is performed, the first layer is hardly dissolved by the triazine thiol solution. Furthermore, if the second layer formed on the first layer is formed by a solution in which the material to be the second layer is dissolved in a hydrophilic solvent, the first layer is dissolved by the second layer solution. There is nothing.

以下、実施例を挙げることにより本発明について更に具体的に説明する。
銅を成膜した基板をトリアジンチオール水溶液に浸漬した。トリアジンチオール水溶液としては、化学式（２）に示したフッ素系トリアジンジチオール誘導体（ｍは２、ｎは３）とＮａＯＨをそれぞれ２．０×１０^-3ｍｏｌ／Ｌの濃度にて一緒に純水に溶解させたものを用いた。トリアジンチオール水溶液の温度を２３℃とし、浸漬時間を３分とした。その後、その基板をエタノールにて洗浄し、更に純水で洗浄し、その基板に窒素ガスを吹き付けて乾燥させた。その後、銅の膜に対する純水やメシチレンの接触角を測定した。その結果を図４に示す。図４において、「純水接触角初期値」は、上述の通り、基板を一度トリアジンチオール水溶液に浸漬して撥液性導通層を被膜してから常温で測定した純水の接触角であり、「メシチレン接触角初期値」は、基板を一度トリアジンチオール水溶液に浸漬して撥液性導通層を被膜してから常温で測定したメシチレンの接触角である。 Hereinafter, the present invention will be described more specifically with reference to examples.
The substrate on which the copper film was formed was immersed in an aqueous triazine thiol solution. As the triazine thiol aqueous solution, the fluorine-based triazine dithiol derivative (m is 2 and n is 3) represented by the chemical formula (2) and NaOH at a concentration of 2.0 × 10 ⁻³ mol / L together with pure water. What was dissolved was used. The temperature of the aqueous triazine thiol solution was 23 ° C., and the immersion time was 3 minutes. Thereafter, the substrate was washed with ethanol, further washed with pure water, and dried by blowing nitrogen gas onto the substrate. Thereafter, contact angles of pure water and mesitylene with respect to the copper film were measured. The result is shown in FIG. In FIG. 4, “initial value of pure water contact angle” is a contact angle of pure water measured at room temperature after the substrate was once immersed in an aqueous triazine thiol solution to coat the liquid repellent conductive layer, as described above. “Initial value of mesitylene contact angle” is a contact angle of mesitylene measured at room temperature after the substrate is once immersed in a triazine thiol aqueous solution to coat the liquid repellent conductive layer.

その後、その基板を熱処理したが、その加熱時間を１５分とした。その後、常温での銅の膜に対する水やメシチレンの接触角を測定した。その結果を図４及び表１に示す。図４、表１の「純水接触角」及び「メシチレン接触角」から明らかなように、熱処理をした後、基板における純水やメシチレンの接触角が低下することがわかる。特に、熱処理温度が高くなるにつれて、接触率が低下しやすくなる。 Thereafter, the substrate was heat-treated, and the heating time was 15 minutes. Then, the contact angle of water and mesitylene to the copper film at room temperature was measured. The results are shown in FIG. As apparent from the “pure water contact angle” and “mesitylene contact angle” in FIG. 4 and Table 1, it can be seen that the contact angle of pure water and mesitylene on the substrate decreases after the heat treatment. In particular, the contact rate tends to decrease as the heat treatment temperature increases.

その後、溶媒であるトルエンにフッ素系トリアジンジチオール誘導体を溶かし、濃度２．０×１０^-3ｍｏｌ／Ｌのフッ素系トリアジンジチオール誘導体溶液を調製した。熱処理後の基板をフッ素系トリアジンジチオール誘導体溶液に浸漬した。ここで、フッ素系トリアジンジチオール誘導体溶液の温度を２３℃とし、浸漬時間を３０秒とした。その後、銅の膜に対するメシチレンの接触角を測定した。その結果を図４及び表１に示す。図４及び表１において、「再処理後」が、上述のような熱処理の後、再びフッ素系トリアジンジチオール誘導体溶液に浸漬して乾燥した基板の常温でのメシチレンの接触角である。なお、図４及び表１中の温度は、一度目のトリアジンチオール誘導体水溶液に浸漬した後の乾燥温度であって、二度目の浸漬後は高温乾燥していない。図４、表１から明らかなように、再び、フッ素系トリアジンジチオール誘導体溶液に浸漬して撥液性導通層を被膜した基板の常温での接触角が向上し、撥液性が向上したことがわかる。 Thereafter, the fluorine-based triazine dithiol derivative was dissolved in toluene as a solvent to prepare a fluorine-based triazine dithiol derivative solution having a concentration of 2.0 × 10 ⁻³ mol / L. The substrate after heat treatment was immersed in a fluorine-based triazine dithiol derivative solution. Here, the temperature of the fluorine-based triazine dithiol derivative solution was 23 ° C., and the immersion time was 30 seconds. Thereafter, the contact angle of mesitylene with the copper film was measured. The results are shown in FIG. In FIG. 4 and Table 1, “after reprocessing” is the contact angle of mesitylene at room temperature on the substrate dried again by immersion in the fluorine-based triazine dithiol derivative solution after the heat treatment as described above. The temperature in FIG. 4 and Table 1 is the drying temperature after the first immersion in the aqueous triazine thiol derivative solution, and is not dried at high temperature after the second immersion. As is clear from FIG. 4 and Table 1, the contact angle at room temperature of the substrate coated with the liquid repellent conductive layer by dipping again in the fluorine-based triazine dithiol derivative solution was improved, and the liquid repellency was improved. Recognize.

ディスプレイパネルの概略平面図である。It is a schematic plan view of a display panel. サブピクセルの等価回路図である。It is an equivalent circuit diagram of a subpixel. 図１の切断線III−IIIに沿った面の矢視断面図である。It is arrow sectional drawing of the surface along the cutting line III-III of FIG. 純水及びメシチレンの接触角と乾燥温度との関係を示したグラフである。It is the graph which showed the relationship between the contact angle of pure water and mesitylene, and drying temperature.

Explanation of symbols

２０ａサブピクセル電極（電極）
２０ｄ正孔輸送層（有機化合物層）
２０ｅ発光層（有機化合物層）
３６撥液性導通層
５０トランジスタアレイパネル（基板）
Ｗ金属隔壁 20a Subpixel electrode (electrode)
20d hole transport layer (organic compound layer)
20e Light emitting layer (organic compound layer)
36 Liquid repellent conductive layer 50 Transistor array panel (substrate)
W Metal bulkhead

Claims

In a laminating method of laminating an organic compound layer on an electrode arranged on a panel,
The surface treatment of the metal layer is performed by applying a first liquid repellent solution to the metal layer formed on the insulating film disposed between the electrodes,
A first organic compound layer is formed by applying a first organic compound-containing liquid to the electrode and then heat-treated,
The surface treatment of the metal layer is performed again by applying a second liquid repellent solution, which is a solution in which a triazine thiol compound or a triazine thiol derivative is dissolved in a solvent having low solubility to the first organic compound layer, to the metal layer. Done
A method of laminating an organic compound layer, wherein a second organic compound layer is formed by further applying a second organic compound-containing liquid onto the first organic compound layer.

The method for laminating an organic compound layer according to claim 1, wherein the first liquid repellent solution is an aqueous solution obtained by dissolving a triazine thiol compound or a triazine thiol derivative together with an alkali metal hydroxide.

The method for laminating an organic compound layer according to claim 1 or 2, wherein the first organic compound-containing liquid is an aqueous solution containing a material to be the first organic compound layer.

The lamination of the organic compound layer according to any one of claims 1 to 3, wherein the second liquid repellent solution is a solution in which a triazine thiol compound or a triazine thiol derivative is dissolved in a hydrophobic solvent. Method.

The first organic compound layer, it is soluble in hydrophilic solvents, organic according to claims 1, wherein the low solubility in hydrophobic solvents in any one of 4 Method for stacking compound layers.

6. At least one of said 1st liquid repellent solution and said 2nd liquid repellent solution contains the triazine dithiol derivative which has a substituent containing a fluorine, It is any one of Claim 1 to 5 characterized by the above-mentioned. The organic compound layer lamination method.

The method for laminating an organic compound layer according to any one of claims 1 to 6 , wherein copper, silver, aluminum, or an alloy containing them as a main component is used as a metal of the metal layer.

The method of laminating an organic compound layer according to any one of claims 1 to 7, wherein the electrode is a metal oxide.

After the surface treatment of the metal layer is performed again, an interlayer layer is formed on the first organic compound layer by a wet coating method, and the interlayer layer is heat-treated in an inert gas atmosphere. The method for laminating an organic compound layer according to any one of claims 1 to 8 , wherein the second organic compound-containing liquid is applied thereon.

The surface treatment of the metal layer is performed by applying a first liquid repellent solution to the metal layer formed on the insulating film disposed between the electrodes arranged on the panel,
A first organic compound layer is formed by applying a first organic compound-containing liquid to the electrode and then heat-treated,
The surface treatment of the metal layer is performed again by applying a second liquid repellent solution, which is a solution in which a triazine thiol compound or a triazine thiol derivative is dissolved in a solvent having low solubility to the first organic compound layer, to the metal layer. Done
After applying a second organic compound-containing liquid on the first organic compound layer to form a second organic compound layer,
A method of manufacturing an electroluminescent display panel, comprising forming a counter electrode on the second organic compound layer.

An electroluminescence display panel manufactured by the manufacturing method according to claim 10 .