JP4759085B2 - クリプトプロセッサを有する集積回路を備えたコンポーネントおよびその設置方法 - Google Patents

Description

本発明の目的は、全体的にまたは部分的に集積回路の形で製造されクリプトプロセッサを備えたコンポーネントならびにその設置方法にある。本発明のコンポーネントには、その暗号化の秘密の暴露を予防するための手段が備わっている。本発明は、より特定的にはクリプトプロセッサコンポーネントを目的としているが、集積回路が不適切な形で機能するおそれを妨げることが目指されているあらゆるタイプの集積回路にも関する可能性があり、前記不適切な機能とは、その機能を変質させようという強い意志による試みの結果であるか、または外部の攻撃（電気的、電磁波的、熱的、粒子的、その他）の不測事態の発生の結果として生じるものである。

電子コンポーネント内に記憶されたデータの保護は、かなり以前から、鍵を用いた暗号化により行なわれている。この鍵は、必然的に秘密状態にとどまらなければならないのである。

電子コンポーネントにおいて、クリプトプロセッサは暗号処理のためのプロセッサである。これはそのメモリ部分の中に、一つまたは複数の鍵を収納し、この鍵を秘密状態にとどめなければならず、かつこの鍵で受信する情報を暗号化し、および／または、暗号を元に戻し解読復号するのに役立てている。このクリプトプロセッサは、なかでも、電圧を印加されていない場合でも恒常的に鍵を記憶する不揮発性メモリ、電圧印加の際にオペレーティングシステム（存在する場合）により鍵がロードされる揮発性バッファメモリ（例えばＳＲＡＭまたはＤ型フリップフロップタイプのもの）、および秘密鍵を用いてメッセージの暗号化作業および復号作業を実施する能力をもつマイクロコントローラまたはマイクロプロセッサタイプの論理回路で構成されている。

電子コンポーネントにおいて、情報は、電界作用によって半導体材料すなわちシリコンの内部に捕捉されるかまたは導かれる電荷の形で記憶されるか、そこを通過する。大部分の論理回路およびデジタル回路の基本となるＭＯＳトランジスタは、実際、ゲート上に印加された電圧に応じて、ソースとドレインの間で電荷を通過させるかまたはさせないスイッチである。

エラーを注入することにより得られた動作を解析しながらクリプトプロセッサコンポーネントの中に収納された情報を引き出すことをねらった新たな種類の脅威が近年になって出現している。利用できるエラーの注入方法はさまざまである（コンポーネントの温度の上昇、コンポーネントの電源電圧の上昇、過渡的パルス、粒子など）。今日最も危険なものと分析されている方法は、例えば暗号化鍵が記憶されているスタティックランダムアクセスメモリＳＲＡＭの一部分内といった、制御された局限的場所でコンポーネント内にエラーを注入することのできる方法である。それがレーザーまたはイオンマイクロビームによる攻撃の場合である。

エラー注入によるクリプトプロセッサへの攻撃は、記憶された情報または通過状態の情報を改変またはマスキングするような形で局所的に電荷を注入することから成る。エラー注入後のクリプトプロセッサの応答を解析することによってハッカーは、組合せ数を減少させ、つめて、より迅速に鍵を識別できるようにする標示を入手する。このような解析は、この攻撃が空間的にも時間的にも規則的なものであるためになお一層攻撃が容易になっている。したがって、様々なエラー注入の攻撃技術が存在しているが、攻撃実行の難しさもまちまちであり、幸いにも最も効果的である攻撃技術は最も実行が困難なものである。参考として、集積回路に対して考えられる攻撃については、Ｍｉｃｈａｅｌ Ｎｅｖｅ， Ｅｒｉｃ Ｐｅｅｔｅｒｓ， Ｄａｖｉｄ ＳａｍｙｄｅおよびＪｅａｎ−Ｊａｃｑｕｅｓ Ｑｕｉｓｑｕａｔｅｒ著 “Ｍｅｍｏｒｉｅｓ： ａ ｓｕｒｖｅｙ ｏｆ ｔｈｅｉｒ ｓｅｃｕｒｅ ｕｓｅｓ ｉｎ ｓｍａｒｔ ｃａｒｄｓ”（「メモリ：スマートカードにおけるその安全な使用についての調査」；ｈｔｔｐ：／／ｗｗｗ．ｄｉｃｅ．ｕｃｌ．ａｃ．ｂｅ／ｃｒｙｐｔｏ、Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＩＥＥＥ Ｓｅｃｕｒｉｔｙ ｉｎ Ｓｔｏｒａｇｅ編集，Ｗｏｒｋｓｈｏｐ−Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＳＩＳＷ２００３の（２００３年ＳＩＳＷ議事録）編の文書「メモリ：スマートカードにおけるその安全な使用についての調査」中で言及され喚起されている。

最も簡単な攻撃技術は、コンポーネント内にランダムにエラーを注入する。すなわち、温度上昇による攻撃の場合または電磁波（レーダー、マイクロ波、無線）による攻撃の場合、または粒子（イオン、中性子または陽子）による攻撃の場合がそれである。これら三つのケースでは、攻撃はコンポーネント全体を擾乱させ、一つのゾーンを決定することは可能であっても、一ビットさらには複数ビットすら標的とすることは不可能である。しかしながら、非常に高度のソフトウェア処理および数学的処理を用いると、攻撃の結果を悪用することが可能であるものと思われる。攻撃は、特別なアクセスを全く必要とせず、おそらくは遠隔誘導できることから、非常に容易に実行できる。

次に挙げられるのは、電圧発生器を用いて定格電圧を擾乱させることによる、回路の入力端子／出力端子を介した攻撃である。これらの攻撃は、回路のクロックの機能サイクルとの関係において（時間的に）一致して行なわれ得る。攻撃の結果はつねにかなりランダムであり、このことはすなわち、鍵を抽出するために試みるべき組合せの数は多いままであるということを意味しているが、この技術は、回路にアクセスできる場合、かなり容易に実行できるものである。

最後に、複数の技術が、選択された時間で、完全に制御された（理論的には１ビットの誤差で）局所的場所にエラーを注入することを可能にし、このことはすなわち、この場合例えば鍵を含むビットを一つずつ改変し、次に後続するもの、等々というふうに改変すること、さらには復号作業を中断させることができる、ということを意味している。レーザーまたはイオンマイクロビームによる攻撃の場合がそれである。これらの攻撃技術は、コンポーネントへのアクセスつまりコンポーネントのケースの開放を行いチップの集積回路を露出させる必要があるため、攻撃実行がむずかしい。これらの攻撃から身を守るために、メーカーは、皮膜剥奪を妨げるための、多少の差こそあれ効果的な対抗手段を設置している。

本発明の目的は、コンポーネントをこのような攻撃から保護することにある。

ラッチアップと呼ばれる寄生サイリスタのトリガ、ならびにスナップバックと呼ばれる寄生バイポーラトランジスタのトリガはそれぞれ、相補型注入タイプＣＭＯＳ、または非相補型注入タイプの集積回路型のあらゆるコンポーネント中に固有の形で存在するメカニズムである。これらは、コンポーネント内への電荷の局所的導入の後に寄生のサイリスタあるいは寄生の水平バイポーラトランジスタを導通状態にすることの結果である。このとき、コンポーネントの電源電流は急激に増大し、その中を流れる電流および／またはその結果としての電源電圧の降下のため、コンポーネントはもはや機能しなくなる。電流制限がなければ、熱作用により回路は破壊される可能性があり、回路の電源に電流制限を具備することが好ましい。いずれにせよ、回路は、電源の停止とその後の電圧再印加の後に初めて機能状態に復帰する。以下では、寄生サイリスタのトリガつまりラッチアップ、および寄生バイポーラトランジスタのトリガつまりスナップバックという現象のいずれか一方のトリガに言及するときには、寄生トリガについて記載する。これら二つの現象は、Ｆａｉｒｃｈｉｌｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐｏｒａｔｉｏｎにより１９９９年に出版された、“Ｕｎｄｅｒｓｔａｎｄｉｎｇ Ｌａｔｃｈ−ｕｐ ｉｎ Ａｄｖａｎｃｅｄ ＣＭＯＳ Ｌｏｇｉｃ”（「最新のＣＭＯＳ論理におけるラッチアップの理解」）という題の文書の中で記述されている。

コンポーネント内の接点の位置に応じて、寄生構造体をトリガする電荷レベル（ラッチアップの閾値またはスナップバックの閾値と呼ばれる）は大きく変動する可能性がある。したがって、コンポーネントのメーカーは、一般に、天然放射環境（粒子）、または静電気放電、またさらには入力端上または出力端上のノイズによりメカニズムがトリガされ得るかぎりにおいて、このレベルを最大限に高めようとしている。それでも、ファウンダー（コンポーネントのメーカー）にとっては、ラッチアップ／スナップバックに対して高感度な技術を構想することの方が低感度の技術より容易であると思われる。

一般的には、世代の飛躍毎に、最初に製造されるロットはラッチアップに対して感度を有することがわかっている。ファウンダーはその後、コンポーネントがより高いトリガの閾値を有するように、コンポーネントの回路の製造方法またはアーキテクチャを修正する。このようにして、ラッチアップに対して高感度である数多くのコンポーネントが市販されており、このために、厳しい放射環境内（例えば宇宙環境といったような）でのこれらのコンポーネントのユーザーは、市販のコンポーネントの徹底的な選別を行なわざるを得なくなっている。

集積回路がラッチアップの影響を受ける感応度に関する調査が、以下の文献中で公表されてきた。
− Ｔｈｏｍａｓ Ｅ． ＰａｇｅおよびＪｏｓｅｐｈ Ｍ． Ｂｅｎｅｄｅｔｔｏ著、Ｒａｄｉａｔｉｏｎ Ｅｆｆｅｃｔｓ Ｄａｔａ Ｗｏｒｋｓｈｏｐ， ２００５．ＩＥＥＥ、２００５年７月１１〜１５日、１〜７ページ中で公表された“Ｅｘｔｒｅｍｅ ｌａｔｃｈｕｐ ｓｕｓｃｅｐｔｉｂｉｌｉｔｙ ｉｎ ｍｏｄｅｒｎ ｃｏｍｍｅｒｃｉａｌ ｏｆｆ ｔｈｅ ｓｈｅｌｆ （ＣＯＴＳ） ｍｏｎｏｌｉｔｈｉｃ １Ｍ ａｎｄ ４Ｍ ＣＭＯＳ ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓ ｍｅｍｏｒｙ （ＳＲＡＭ） ｄｅｖｉｃｅｓ”（「最新型市販既製（ＣＯＴＳ）モノリシック１Ｍおよび４ＭＣＭＯＳスタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスにおける極限ラッチアップ感応度」）という題の論文中。
− ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｎｕｃｌｅａｒ Ｓｃｉｅｎｃｅ、第５０巻、第３号、２００３年６月による、Ｆｒｅｄ Ｗ． Ｓｅｘｔｏｎ著、“Ｄｅｓｔｒｕｃｔｉｖｅ ｓｉｎｇｌｅ ｅｖｅｎｔ ｅｆｆｅｃｔ ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅｓ ａｎｄ ＩＣｓ”（「半導体デバイスおよびＩＣにおける破壊的シグナルイベント効果」）という題の論文中。
− ならびに、Ａ． Ｇａｂｒｉｅｌｌｉ著、２００５年５月２６日付けＥｌｅｃｔｒｏｎｉｃ Ｌｅｔｔｅｒｓ、第４１巻、第１１号中で公表された“Ｐｒｏｐｏｓａｌ ｆｏｒ ｓｏｌｉｄ ｓｔａｔｅ ｐａｒｔｉｃｌｅ ｄｅｔｅｃｔｉｏｎ ｂａｓｅｄ ｏｎ ｌａｔｃｈｕｐ ｅｆｆｅｃｔ”（「ラッチアップ効果に基づく固体粒子検出のための提案」）中。

エラー注入は、機能を擾乱させようとしている回路内への電荷の局所的な注入である。擾乱のトリガに必要な最小電荷量を、回路の擾乱の閾値として定義づけることができる。ラッチアップまたはスナップバックの閾値は、ラッチアップまたはスナップバックのメカニズムをトリガするために局所的に注入すべき最小電荷量として定義づけされる。

本発明においては、クリプトプロセッサ付き集積回路型のコンポーネントの保護の問題を解決するために、エラー注入に対して、コンポーネント内に収納された情報を保護するように、この効果を活用することが選択されている。実際、クリプトプロセッサ付きコンポーネント全体（または少なくとも一時的に鍵を収納する部分）が、ラッチアップまたはスナップバックに対して意図的に高感度であるように選択された回路で構成されている場合には、エラー注入による回路の擾乱の閾値よりも低いトリガの閾値で、コンポーネントは自動防御する。いかなる手段によるものであれエラー注入（すなわち電荷注入）の場合には、寄生構造体はトリガされる。このトリガは、回路の電源電流の急激な増加を導く。

この非常に大きな電流は、集積回路型コンポーネントを決定的に劣化させ得る。このような不都合を避けるため、この場合、（コンポーネントの電源電流のこの増加の測定による）ラッチアップの検出用の単純な回路を具備する。例えば、この検出回路は、以上で最後に引用した論文中で記述されているタイプのものである。このときこの検出回路は、コンポーネントを破壊しないように限流回路を働かせることができる。限流回路は、この回路の内部部分の電源電圧を、それを機能させるのに必要なものよりも低い電圧に維持する。したがって、コンポーネントはもはや、再度初期化されるまで機能状態ではなくなり、データの抽出を全て不可能にする。このような解決法は、実際には、クリプトプロセッサコンポーネント自体を攻撃の瞬間的検出器として利用することと同じになる。

したがって、本発明の対象物は、クリプトプロセッサを有する集積回路型のコンポーネントにおいて、トリガされる感応度のある寄生サイリスタおよび／または寄生バイポーラトランジスタの一つまたは複数の内部寄生構造体を有することを特徴とするコンポーネントにある。

本発明は、同様に、クリプトプロセッサ付き集積回路型コンポーネントの設置方法において、一コンポーネントロット内のコンポーネントの選択作業を含み、この選択の基準が、寄生サイリスタのトリガ（ラッチアップ）または寄生バイポーラトランジスタのトリガ（スナップバック）に対するコンポーネントの特別な感応度であり、この感応度は一つのトリガの閾値との関係において定義されていることを特徴とする、設置方法にも関する。

本発明は、以下の記述を読み、付随する図面を検討することで、より良く理解できるものである。これらの図面は、一例として提示されているにすぎず、本発明を限定するものでは全くない。
本発明に係る集積回路の備わったコンポーネントの概略図 寄生サイリスタのトリガ現象の従来例の図 寄生トリガ回路の従来例の断面図 図３ａの寄生トリガ回路の概略図、 寄生バイポーラトランジスタのトリガ現象の従来例の図 エラー注入による寄生構造体のトリガおよびフリップフロップの状態変化に関するエネルギー閾値レベルが異なっている場合のコンポーネントの保護レベルの例示である。

図１は、本発明に係る電子集積回路の備わったコンポーネント１を示す。コンポーネントはモノリシックまたはハイブリッドであり得る。コンポーネント１全体またはその各々の部分は、半導体結晶（さらにはアモルファス半導体材料プレート）において、全て選択的なものである、不純物注入、メタライゼーション拡散および酸化により、この集積回路技術にしたがって製造される。半導体材料は、主としてシリコンであるが、ゲルマニウムまたはその他の材料とすることもできる。注入ゾーン、メタライゼーションゾーンおよび酸化ゾーンのアーキテクチャは、異なる機能性をもつ電子回路を形成する。かくして、本発明のコンポーネント１は、本質的にクリプトプロセッサ回路２を有する。本発明の本質的な特徴によると、コンポーネント１は寄生サイリスタＬＵ（ラッチアップの略）の寄生構造体および／または寄生バイポーラトランジスタ（スナップバックを略してＳＢ）の寄生構造体を有する。ここでは、それらがコンポーネント１内で占める局限的場所に応じて３ａ〜６ｂで識別された、このタイプの四つの寄生構造体が示されている。実際には、トリガゾーン３ａ〜６ｂは、集積回路のトランジスタのレベルに局在化した状態にある。標準的には、寄生サイリスタおよび／または寄生バイポーラトランジスタのこれらの寄生構造体５ａ、５ｂは、コンポーネント１のスタティックランダムアクセスメモリＳＲＡＭタイプのメモリゾーン７の基本パターン自体の内部とすることができる。

あるいは、また、寄生サイリスタおよび／または寄生バイポーラトランジスタのこれらの寄生構造体４ａ、４ｂは、コンポーネント１のバッファメモリゾーン８の基本パターン自体の内部にすることができる。バッファゾーンは一般に、クリプトプロセッサ２のレジスタであり、それにきわめて近接している。あるいは、また、寄生サイリスタおよび／または寄生バイポーラトランジスタのこれらの寄生構造体３ａ、３ｂは、コンポーネントの組合せゾーンのセル自体の内部にすることができる。標準的には、この場合、回路３ａおよび／または３ｂは、クリプトプロセッサ２の回路ゾーン内に位置づけされる。

そうでなければ、寄生サイリスタおよび／または寄生バイポーラトランジスタのこれらの寄生構造体６ａ、６ｂは、コンポーネント１の入力および／または出力回路ゾーン９内にすることができる。局所化された形またはそれ以外の形での全てのエラー注入の手段は、それをトリガするのがエラーの出現（電荷の導入）であることから充分に高感度であるコンポーネントの中で、寄生サイリスタ（ラッチアップのメカニズム）および／または寄生バイポーラトランジスタ（スナップバックのメカニズム）を固有の形でトリガする。しかしながら、メカニズムがノイズに対して折あしくトリガされることがないように、ちょうど真ん中を見出す必要があり、ここでは理想的コンポーネントを定義するものとする。

寄生サイリスタのトリガすなわちラッチアップは、ＣＭＯＳ技術（特にＣＭＯＳインバータ）に固有の寄生サイリスタ（ｐ−ｎ−ｐ−ｎ接合）を導通状態に置いた結果としてもたらされる。基板内および逆バイアスされたウェル／基板接合部の近くに充分な量の電荷が被着されたならば、この寄生構造体はロックし、電源とアースとの間の強い大電流の通過に有利に作用し得る。このとき、この電流の通過は、コンポーネントの寄生構造体の内部で往々にして不可逆的な損害をひき起こす。このような場合には、コンポーネントは最終的に動作不能となる。

寄生バイポーラトランジスタのトリガすなわちスナップバックは、ラッチアップのものとかなり類似した結果をもたらす。この場合、過剰な導通は、寄生サイリスタを導通状態にしたためではなく電界効果ＭＯＳトランジスタつまりＭＯＳＦＥＴの寄生水平バイポーラトランジスタを導通状態にしたことに起因する。それらの拡散は、ＭＯＳＦＥＴのドレイン、ソースおよび基板に対応する。かかる現象は、特に、（ＰＭＯＳが存在しないために）サイリスタが見られないＮＭＯＳコンポーネント内で、および逆も同様に（ＮＭＯＳが存在しないために）ＰＭＯＳコンポーネント内で相互に、ならびに絶縁性基板上のコンポーネント内で（ＳＯＩ技術）発生する。

これらの現象は、中性子、陽子、重イオンタイプの粒子（ここで、これらは寄生サイリスタの唯一のトリガ事象についてはＳＥＬつまりシングルイベントラッチアップ（Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｌａｔｃｈｕｐ）そして寄生バイポーラトランジスタの唯一のトリガ事象についてはＳＥＳつまりシングルイベントスナップバック（Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｓｎａｐｂａｃｋ）と呼ばれる）、またさらにはガンマ線による、電子コンポーネントへの自然の攻撃または自然でない攻撃の場合において、特に検討され観察されてきた。それでも、最も高感度のコンポーネントについては、これらの現象は、静電放電の後、電源のやや急激な変動の後、または擾乱を受けた電磁波環境においても発生しうる。

トリガの閾値を、ラッチアップ（寄生サイリスタのトリガ）またはスナップバックの現象をトリガするために局所的に導入すべき電荷の量として定義するならば、クリプトプロセッサは、ラッチアップまたはスナップバックのトリガの閾値が、フリップフロップ内の保護すべきビットの状態変化閾値またはより一般的に回路のあらゆる基本セルまたは基本機能の擾乱の閾値よりもわずかに低いかまたはこれに等しい場合に、保護されたとみなされることができるものである。

かくして、本発明、好ましくは図４によると、寄生構造体（ラッチアップまたはスナップバック）のトリガのエネルギー（または電荷量）閾値１０は、フリップフロップがＳＲＡＭメモリまたはバッファメモリ内にあろうが、クリプトプロセッサのレジスタ内にあろうが、クリプトプロセッサ２の組合せ論理部分内にあろうが、入出力回路９内にあろうが、或いは他のどこにあろうとも、コンポーネントのフリップフロップの状態を変化させるのに必要なエネルギー（または電荷）量１１よりも低い。寄生構造体のトリガ現象は、コンポーネント１がその回路の電気的状態に何らかの改変を受ける前にも発生し、コンポーネント１の機能を阻止する、というのが本発明の考え方である。換言すると、全てのエラー注入は、保護すべきそのメモリーセルの状態を改変する前にすでにコンポーネントを阻止してそれを非機能状態とすることで始まる。寄生トリガ閾値１０がフリップフロップの状態変化の閾値１１より大きい場合には、寄生構造体をトリガせずにフリップフロップの状態を改変することが可能なエネルギーレベルが存在することから、コンポーネントは保護されていない。寄生トリガ閾値１０がフリップフロップの状態変化閾値１１より小さい場合、コンポーネントは、そのフリップフロップの状態を改変できないうちにその機能が阻止されることから、保護されている。

本発明によると、好ましくは、コンポーネント１は、寄生構造体のトリガ回路に結合された電源電流の電流制限回路１２を有する。例えば、きわめて概略的には、電流制限回路１２は、複数の寄生構造体のうちの一つのトリガが検出される場合、電源回路内で直列に置かれた抵抗１３を有する。このために、電流検出器１４が、回路３ａ〜６ｂに対し、何らかの形で結合された状態で接続されている。検出器１４は、検出しない場合、電源１６をコンポーネント１の回路２、７およびその他に直列接続するトランジスタ１５の導通を誘発する。寄生構造体に係るトリガが検出された場合、トランジスタ１５と相補型のトランジスタ１７が、電源経路内で抵抗１３を働かせる。これは二つの効果を生じさせる。一方の効果としては、コンポーネント内を流れる電流は抵抗１３により制限されることから、コンポーネント１は破壊されないことになる。他方の効果としては、抵抗１３の下流側の有効電圧は非常に低くなるため、コンポーネント１はもはや機能しなくなるのである。

電流制限回路１２は、トリガ回路がひとたびトリガされると、コンポーネントがもはや機能せず、コンポーネントが再び機能するためにはその電源を再度初期化しなければならないというようなものである。

このようなコンポーネント１の製造は難しいものではない。ファウンダーは、設置方法のパラメータ、ひいては電源電圧のパラメータを調節してそれを任意に構想することができる。しかしながら、それを段層的に見出すことも可能である。すなわち電子コンポーネントが衛星に搭載される前に重イオンでテストされ、粒子加速器下でのテスト結果のデータベースが利用可能であるならば、閾値１０が閾値１１より小さいコンポーネントを選択するだけ、さらにはコンポーネントがこの特性を呈するようにコンポーネントの電源電圧を選択するだけで充分である。もう一つの手段は、それらを識別するためにレーザーテストベンチを利用することである。いずれの場合でも、例えばレーザーによって、コンポーネントの高感度なゾーンを識別し、情報の保護が充分に確保されていることを確認することが有用であり得る。

ラッチアップまたはスナップバックに対し高感度にすることが有利であり得るゾーンは、特に、メモリゾーン７、バッファメモリゾーン８、組合せゾーン２、入出力端ゾーン９である。

ＳＲＡＭメモリについては、先に引用した第１の論文「Ｅｘｔｒｅｍｅ…」中に、この特徴を呈するさまざまな技術のコンポーネントの参考例が見出される。同様にして、これらの条件を満たすマイクロコントローラも見出すことができるものである。なお、現在のところ、０．１８μｍおよび０．１３μｍの技術について、市場にあるコンポーネントの約１０％がこの特徴を呈すると考えられる。本発明においては、マザーボード１８、ＩＣカード１８またはその他のあらゆるデバイス１８の中に、かくして選択されたコンポーネント１を設置することを選択することでこの状況を利用している。コンポーネント１は、寄生構造体（寄生サイリスタまたは寄生バイポーラトランジスタ）のそのトリガ閾値１０が臨界閾値１１より低くなるように選択される。例えば、コンポーネントの候補を臨界的攻撃エネルギーレベルでのエラーテストに付し、これらのコンポーネントのうちから機能不能となることを示したコンポーネントのみを選別する。臨界閾値が低くなればなるほどコンポーネントは、より完璧に自己防御される（ただし一時的停止のおそれの頻度は高くなる）。好ましい例においては、この閾値はそれ自体、コンポーネント１の電気的状態のフリップフロップ動作を可能にする閾値１１より低い。

図３ａ、図３ｂおよび図３ｃは、寄生サイリスタのトリガの場合において、ｎ型基板内で作り出されたｎ−ｐ−ｎ−ｐ接合の寄生サイリスタの存在を、そして寄生バイポーラトランジスタのトリガの場合において、ＭＯＳトランジスタ内のバイポーラトランジスタの寄生構造体の存在を示している。

本発明においては、製造の際に、寄生構造体（寄生サイリスタおよび／または寄生バイポーラトランジスタ）のトリガに対するコンポーネントの感度に有利に作用する感応性のある、製造パラメータ、注入持続時間、温度、不純物の性質、注入電圧、を選択する。好ましくは、選択は、これらの寄生構造体のトリガのエネルギー閾値がコンポーネントのフリップフロップの状態を変化させるために必要なエネルギー量よりも低くなるようなものである。必要に応じて、製造の際または利用の際に、これらの機能パラメータ（例えばバイアス電圧）を調節する。この調節の基準は、寄生サイリスタのトリガ（ラッチアップ）および／または寄生バイポーラトランジスタのトリガに対するコンポーネントの感応度であり、この感応度は一つの閾値よりも高い。

コンポーネントのフリップフロップの状態変化を可能にするエネルギー閾値１１が寄生サイリスタのトリガおよび／または寄生バイポーラトランジスタのトリガのエネルギー閾値１０よりも低い場合、そしてコンポーネントのフリップフロップの状態変化を可能にするエネルギー閾値１１よりも低いエネルギーについては、寄生構造体をトリガすることも、コンポーネントのフリップフロップの状態変化を誘発することも不可能である。コンポーネントのフリップフロップの状態変化を可能にするエネルギー閾値１１と寄生サイリスタのトリガおよび／または寄生バイポーラトランジスタのトリガのエネルギー閾値１０との間のエネルギーについては、コンポーネントのフリップフロップの状態変化は発生し得る。寄生構造体はトリガされない。したがってコンポーネントは保護されていない。寄生サイリスタのトリガおよび／または寄生バイポーラトランジスタのトリガのエネルギー閾値１０よりも高いエネルギーレベルについては、寄生構造体はトリガされる。

コンポーネントのフリップフロップの状態変化を可能にするエネルギー閾値１１が、寄生サイリスタのトリガおよび／または寄生バイポーラトランジスタのトリガのエネルギー閾値１０より高い場合、および寄生サイリスタのトリガおよび／または寄生バイポーラトランジスタのトリガのエネルギー閾値１０より低いエネルギーレベルについては、寄生構造体をトリガすることもコンポーネントのフリップフロップの状態変化を誘発することも不可能である。コンポーネントは保護されている。寄生サイリスタのトリガおよび／または寄生バイポーラトランジスタのトリガのエネルギー閾値１０と、コンポーネントのフリップフロップの状態変化を可能にするエネルギー閾値１１との間に含まれるエネルギーについては、寄生構造体はトリガされるが、コンポーネントのフリップフロップの状態変化は不可能である。コンポーネントは保護されている。コンポーネントのフリップフロップの状態変化を可能にするエネルギー閾値１１よりも高いエネルギーレベルについては、寄生構造体はトリガされ、またフリップフロップは状態変化するが、コンポーネントはもはや機能しない。

１ コンポーネント
２ クリプトプロセッサ
７ メモリゾーン
９ 入出力回路
１０ 寄生サイリスタのトリガおよび／または寄生バイポーラトランジスタのトリガのエネルギー閾値
１１ コンポーネントのフリップフロップの状態変化を可能にするエネルギー閾値
１２ 電流制限回路
１４ 電流検出器

Ｔｈｏｍａｓ Ｅ． ＰａｇｅおよびＪｏｓｅｐｈ Ｍ． Ｂｅｎｅｄｅｔｔｏ著、Ｒａｄｉａｔｉｏｎ Ｅｆｆｅｃｔｓ Ｄａｔａ Ｗｏｒｋｓｈｏｐ， ２００５．ＩＥＥＥ、２００５年７月１１〜１５日、１〜７ページ中で公表された"Ｅｘｔｒｅｍｅ ｌａｔｃｈｕｐ ｓｕｓｃｅｐｔｉｂｉｌｉｔｙ ｉｎ ｍｏｄｅｒｎ ｃｏｍｍｅｒｃｉａｌ ｏｆｆ ｔｈｅ ｓｈｅｌｆ （ＣＯＴＳ） ｍｏｎｏｌｉｔｈｉｃ １Ｍ ａｎｄ ４Ｍ ＣＭＯＳ ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓ ｍｅｍｏｒｙ （ＳＲＡＭ） ｄｅｖｉｃｅｓ"（「最新型市販既製（ＣＯＴＳ）モノリシック１Ｍおよび４ＭＣＭＯＳスタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスにおける極限ラッチアップ感度」） ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｎｕｃｌｅａｒ Ｓｃｉｅｎｃｅ、第５０巻、第３号、２００３年６月による、Ｆｒｅｄ Ｗ． Ｓｅｘｔｏｎ著、"Ｄｅｓｔｒｕｃｔｉｖｅ ｓｉｎｇｌｅ ｅｖｅｎｔ ｅｆｆｅｃｔ ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅｓ ａｎｄ ＩＣｓ"（「半導体デバイスおよびＩＣにおける破壊的シグナルイベント効果」） Ａ． Ｇａｂｒｉｅｌｌｉ著、２００５年５月２６日付けＥｌｅｃｔｒｏｎｉｃ Ｌｅｔｔｅｒｓ、第４１巻、第１１号中で公表された"Ｐｒｏｐｏｓａｌ ｆｏｒ ｓｏｌｉｄ ｓｔａｔｅ ｐａｒｔｉｃｌｅ ｄｅｔｅｃｔｉｏｎ ｂａｓｅｄ ｏｎ ｌａｔｃｈｕｐ ｅｆｆｅｃｔ"（「ラッチアップ効果に基づく固体粒子検出のための提案」）

Claims (7)

1. クリプトプロセッサ（２）を有する集積回路型のコンポーネント（１）において、寄生サイリスタのトリガ（ラッチアップ）タイプおよび／または寄生バイポーラトランジスタのトリガ（スナップバック）タイプの一つまたは複数のトリガ用の寄生構造体（３ａ−６ｂ）を内部に有すること、および、前記寄生構造体、すなわち寄生サイリスタおよび／または寄生バイポーラトランジスタ、のトリガのエネルギー閾値（１０）が、コンポーネントのフリップフロップの状態変化をさせるのに必要なエネルギー量（１１）よりも少ないことを特徴とする、コンポーネント。
2. 前記寄生サイリスタのトリガ回路および／または寄生バイポーラトランジスタのトリガ回路に結合された電源電流の電流制限回路（１２）を有し、かくしてひとたびこの回路がトリガされた場合にコンポーネントがもはや機能せず、それが再び機能するにはその電源を再度初期化しなくてはならないようになっていることを特徴とする、請求項１に記載のコンポーネント。
3. 前記寄生サイリスタのトリガおよび／または寄生バイポーラトランジスタのトリガ用寄生構造体がコンポーネントのＳＲＡＭメモリゾーン（７）内に位置づけされていることを特徴とする、請求項１または請求項２に記載のコンポーネント。
4. 前記寄生サイリスタのトリガおよび／または寄生バイポーラトランジスタのトリガ用寄生構造体が、コンポーネントのバッファメモリゾーン（８）内に位置づけされていることを特徴とする、請求項１〜３のいずれか一つに記載のコンポーネント。
5. 前記寄生サイリスタのトリガおよび／または寄生バイポーラトランジスタのトリガ用寄生構造体が、コンポーネントの組合せゾーン（２）内に位置づけされていることを特徴とする、請求項１〜４のいずれか一つに記載のコンポーネント。
6. 前記寄生サイリスタのトリガおよび／または寄生バイポーラトランジスタのトリガ用寄生構造体が、コンポーネントの入力回路および／または出力回路のゾーン（９）内に位置づけされていることを特徴とする、請求項１〜５のいずれか一つに記載のコンポーネント。
7. クリプトプロセッサ（２）付き集積回路型コンポーネント（１）の設置方法において、コンポーネントロット内のコンポーネントの選択作業、および／またはその機能パラメータ特にそのバイアス電圧の調節作業を含み、この選択および／または調節の基準が、寄生サイリスタのトリガ（ラッチアップ）および／または寄生バイポーラトランジスタのトリガに対するコンポーネントの感応度であり、この感応度が閾値（１０）を上回っていること、製造の際、前記寄生サイリスタのトリガ（ラッチアップ）および／または寄生バイポーラトランジスタのトリガに対するコンポーネントの感度に有利に作用する感応性のあるパラメータの選択を含むこと、および、この選択が、前記寄生サイリスタのトリガ（ラッチアップ）および／または寄生バイポーラトランジスタのトリガのエネルギー閾値（１０）が、コンポーネントのフリップフロップの状態変化をさせるのに必要なエネルギー量（１１）より少なくなるようなものであるように選択されることを特徴とする、設置方法。

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