JP4745445B2 - 変換係数ブロックを符号化するための装置と方法 - Google Patents

Description

本発明は、例えば、ＪＰＥＧ２０００規格に従ったデジタル画像圧縮技術の課程において発生する画像のような変換係数ブロックを符号化することに関する。
に関する。

ＪＰＥＧ２０００符号化処理のステップは、いわゆる「タイル」、すなわち、長方形の画像領域への画像の任意の副分割、ＤＣ信号部分レベルシフト、色成分の任意の変換、離散的ウェーブレット変換の実行、ウェーブレット係数のスカラー量子化、２次元アレイ、いわゆる「符号ブロック」の量子化されたウェーブレット係数の配列、いわゆる「係数ビットモデル化処理」を含むブロック符号化、および符号化された符号ブロックデータを、規格に従う符号化ストリームの中に配列することと同様の算術符号化処理を含む。例えば、ステップは、クリストポーラス他：ＪＰＥＧ２０００静止画像符号化システム：概要、ＩＥＥＥ消費者エレクトロニクスの処理、Ｖｏｌ．４６、Ｎｏ．４、１１０３頁〜１１２７頁、２０００年１１月（Ｃｈｒｉｓｔｏｐｏｕｌｏｓ ｅｔ ａｌ．：Ｔｈｅ ＪＰＥＧ２０００ Ｓｔｉｌｌ Ｉｍａｇｅ Ｃｏｄｉｎｇ Ｓｙｓｔｅｍ：Ａｎ Ｏｖｅｒｖｉｅｗ，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｃｏｎｓｕｍｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｖｏｌ．４６，ｐｐ１１０３−１１２７，Ｎｏｖｅｍｂｅｒ ２０００）に記載されている。

前記ステップの中で、計算上最も集中的な部分は、係数ビットモデル化である。このステップでは、符号ブロックはいわゆる「マグニチュードビット面」に分解される。マグニチュードビット面は、ＭＳＢｓ（最も重要なビット）〜ＬＳＢｓ（最も重要でないビット）、および関連したサインビットで始まる数列で、配列または生産される。そして、マグニチュードビット面は別々に扱われたり、または熟考されたりする。それぞれのマグニチュードビット面は、１つの符号化パスだけでモデル化される第１のビット面を除いて、連続した３つの符号化パスでモデル化される。前記符号化パスは、特定の数列のマグニチュードビット面のビットを縦断する。左上位置におけるビットは、スタートのビットである。それから、１行だけ右にジャンプする前に、下部に置かれた３つのビットが来る。これは、符号ブロックの幅と４つの係数の高さとを持つ、いわゆる「縞（ｓｔｒｉｐｅ）」をもたらす。符号ブロックが水平方向でいったん処理されると、次の縞は下の４つの係数位置などを処理する。

ＩＳＯ／ＩＥＣ１５４４４−１は、符号体系が、そして、仮にそうだとすれば、どの符号体系が、符号化パスの間、適用されるか否かをさらに詳細に説明する。特に、この決定は係数ごとに行われる。言い換えれば、特定の係数だけが第１の符号化パスでモデル化される。また、第２の符号化パスは、残りの係数のいくつかを符号化する。 残りは第３の符号化パスによってモデル化される。どの係数がどの符号化パスに属するかは、特に、それぞれの係数が重要であるか否かに依存する、または、すぐ隣の係数の重要性に依存する。ＩＳＯ／ＩＥＣ１５４４４−１（以下、略して規格と称する）は、符号ブロックの中の各係数のために２進の状態変数、いわゆる「重要性状態」を定義する。始めは「非重要」に初期化される前記状態変数は、係数のセットビットが初めてモデル化されるべきそのマグニチュードビット面で、「重要」に変わる。その結果、それは、前記符号ブロックのモデル化の終わりまで設定され続ける。

データビットは、各場合において、係数のビットために、１つのコンテキストインデックスと共に発生する。係数のビットは、符号化パスの間、特定のビット面の中で、符号体系によってモデル化される。前記コンテキストインデックスは、主として係数およびその隣の係数の重要状態変数から生じる。特定の符号化パスのために、すなわち、第１および第３の符号化パスのために、現在の係数のサインビットもまた、コンテキストインデックスと共にモデル化されるということが起きる。コンテキストインデックスは、再び重要状態変数およびその隣のサインに依存する。いわゆる「マグニチュード改良（ＭＲ）」符号体系、または第２の符号化パスは、この体系が前のビット面の中でモデル化された係数に既に適用されたか否か、または、この体系が初めて適用されるか否かを、最初に評価する。川下に接続された算術符号器は、上で説明したように、設定された数列でビットコンテキストペアを予測する。

仮に、ビットコンテキストペアが、規格に従って算術符号器によって符号化される数列に従うならば、これは、上で説明したように、そして、従うように、特に、ソフトウェアの実行によって、符号化パスに関して連続した継承をもたらす。ハードウェアの中での実行によって、より高い符号化速度が達成される。例えば、数個の符号ブロックは、数個のブロック符号器を並列に配置することにより、互いに独立して同時に符号化される。しかしながら、これは、例えば集積回路に必要なトランジスタに関して、または、ＦＰＧＡ（電界プログラマブルゲートアレイ）のゲート同等物に関して、資源の大規模な消費を構成する。

ライアン他：ＪＰＥＧ２０００のＥＢＣＯＴのためのブロック符号化エンジンの分析と構成設計、ＩＥＥＥ画像技術のための回路とシステムの処理、Ｖｏｌ．１３、Ｎｏ．３、２００３年３月、２１９頁〜２３０頁、（Ｌｉａｎ ｅｔ ａｌ．：Ａｎａｌｙｓｉｓ ａｎｄ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｄｅｓｉｇｎ ｏｆ Ｂｌｏｃｋ−Ｃｏｄｉｎｇ Ｅｎｇｉｎｅ ｆｏｒ ＥＢＣＯＴ ｉｎ ＪＰＥＧ ２０００，ＩＥＥＥ Ｔｒａｎａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍ ｆｏｒ Ｖｉｄｅｏ Ｔｅｃｈｎｏｌｏｇｙ，Ｖｏｌ．１３，Ｎｏ．３，Ｍａｒｃｈ ２００３，ｐｐ２１９−２３０）には、例えば、ＪＰＥＧ２０００のブロック符号器のハードウェア設計が記述されている。そこでは、それぞれのパスの間、それぞれの係数がそれぞれのパスに属するか否かに関して、係数ごとに要求された検証によって、省資源化が達成されている。その中では、メンバー資格検証が並行して行われ、それぞれのパスに属するビットがないか、または、一つあるか、または、数個あるか否かによって、１パス当たり４つの行または４つの行のグループが飛び越される。ガンガダハーとブハティア：ＦＰＥＧ２０００のためのＥＢＣＯＴ構成に基づいたＦＰＧＡ、フィールドプログラマブルの技術（ＦＰＴ）、２００３、会報２００３、ＩＥＥの国際コンファレンス、２２８頁〜２３３頁（Ｇａｎｇａｄｈａｒ ａｎｄ Ｂｈａｔｉａ：ＦＰＧＡ ｂａｓｅｄ ＥＢＣＯＴ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ ＦＰＥＧ２０００，Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｔｅｃｎｏｌｏｇｙ（ＦＰＴ），２００３，Ｐｒｏｃｅｅｄｉｎｇｓ ２００３，ＩＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ２２８−２３３）に提示されたＪＰＥＧ２０００ブロック符号器のハードウェア解決策は、さらに一歩進めて、パスを並列して行うことを提示する。その結果、より少ないクロックサイクルが符号ブロックを符号化するために要求される。マグニチュードビットとサインビットを格納するためのメモリに加えて、更新された重要状態変数を一時的に格納するためのバッファが、第１の符号化パスの世話をする処理装置と、符号化パス２と３に責務がある第２の処理装置との間に設けられている。

クリストポーラス他：ＪＰＥＧ２０００静止画像符号化システム：概要、ＩＥＥＥ消費者エレクトロニクスの処理、Ｖｏｌ．４６、Ｎｏ．４、１１０３頁〜１１２７頁、２０００年１１月（Ｃｈｒｉｓｔｏｐｏｕｌｏｓ ｅｔ ａｌ．：Ｔｈｅ ＪＰＥＧ２０００ Ｓｔｉｌｌ Ｉｍａｇｅ Ｃｏｄｉｎｇ Ｓｙｓｔｅｍ：Ａｎ Ｏｖｅｒｖｉｅｗ，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｃｏｎｓｕｍｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｖｏｌ．４６，ｐｐ１１０３−１１２７，Ｎｏｖｅｍｂｅｒ ２０００） ライアン他：ＪＰＥＧ２０００のＥＢＣＯＴのためのブロック符号化エンジンの分析と構成設計、ＩＥＥＥ画像技術のための回路とシステムの処理、Ｖｏｌ．１３、Ｎｏ．３、２００３年３月、２１９頁〜２３０頁、（Ｌｉａｎ ｅｔ ａｌ．：Ａｎａｌｙｓｉｓ ａｎｄ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｄｅｓｉｇｎ ｏｆ Ｂｌｏｃｋ−Ｃｏｄｉｎｇ Ｅｎｇｉｎｅ ｆｏｒ ＥＢＣＯＴ ｉｎ ＪＰＥＧ ２０００，ＩＥＥＥ Ｔｒａｎａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍ ｆｏｒ Ｖｉｄｅｏ Ｔｅｃｈｎｏｌｏｇｙ，Ｖｏｌ．１３，Ｎｏ．３，Ｍａｒｃｈ ２００３，ｐｐ２１９−２３０） ガンガダハーとブハティア：ＦＰＥＧ２０００のためのＥＢＣＯＴ構成に基づいたＦＰＧＡ、フィールドプログラマブルの技術（ＦＰＴ）、２００３、会報２００３、ＩＥＥの国際コンファレンス、２２８頁〜２３３頁（Ｇａｎｇａｄｈａｒ ａｎｄ Ｂｈａｔｉａ：ＦＰＧＡ ｂａｓｅｄ ＥＢＣＯＴ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ ＦＰＥＧ２０００，Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｔｅｃｎｏｌｏｇｙ（ＦＰＴ），２００３，Ｐｒｏｃｅｅｄｉｎｇｓ ２００３，ＩＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ２２８−２３３）

しかしながら、変換係数ブロックの符号化は、例えば、ＪＰＥＧ２０００符号化の中で起きるので、ハードウェアの中で効果的に構成される、解決策を見つけることが望ましい。

本発明の目的は、より効率的なハードウェアの中での実行を供給する変換係数（例えば画像の変換係数）のブロックを符号化するための方法と装置を提供することである。

本目的は、請求項１、５または１２に記載の装置、請求項３３または３４に記載の方法によって達成される。

第１の態様によれば、変換係数のブロックを符号化するための装置であって、変換係数のそれぞれは、マグニチュードビットがマグニチュードビット面の数列を定義するように、数個のマグニチュードビットによって表され、各場合において多数の隣接マグニチュードビットの組の中のマグニチュードビット面のうちの事前決定マグニチュードビット面のマグニチュードビットを縦断するための、そして、事前決定マグニチュードビットが、データワードのうちの１つの中に、関連サインビットと共に符号化され、もしくは、事前決定マグニチュードビットが、データワードのうちの１つの中に、同じ組の他の事前決定マグニチュードビットと共に符号化されるように、組のマグニチュードビットのうちの事前決定マグニチュードビットをデータワードの中に符号化するための前置符号器と、データワードを一時的に格納するためのデータワードバッファと、データワードバッファからのデータワードを符号化データストリームの中に符号化するためのエントロピー符号器と、を含むことを特徴とする、装置である。

第１の態様の中心となる着想は、より速い完了または符号化が、前置符号器を利用することによって達成される。前置符号器は、多くの隣接マグニチュードビットの組の中の事前決定マグニチュードビット面のマグニチュードビットを縦断するとき、組のマグニチュードビットのうちの事前決定マグニチュードビットを、データワードに符号化する。しかし、各場合において、サインビット、またはそれらの数個のグループと共に、一方の側の前置符号器と他方の側のエントロピー符号器との間に接続される、データワードのためのバッファを利用する。エントロピー符号器動作の符号器動作の独立性は、前置符号器が既に次のマグニチュードビット面を縦断する間、エントロピー符号器は、例えば、他の事前決定マグニチュードビットに対して責務がある、他の前置符号器のデータワードを符号化することを可能にする。

本実施形態によれば、前置符号器は、事前決定マグニチュードビットと共に、関連サインビットをデータワードの中に符号化する。その結果、データワードは、例えば、マグニチュードビットのためのパートデータワードと、関連サインビットのためのパートデータワードを含む。従って、両方の処理は、クロックサイクルの中で並列して前符号化される。エントロピー符号器は、バッファの中のデータワードからビットマグニチュードを再構築して、エントロピー符号化する。そして、その後、エントロピー符号器は、ちょうど符号化されたマグニチュードビットの重要性によって、サインビットのエントロピー符号化を実行し、または、実行しない。

さらなる実施形態によれば、前置符号器は、事前決定マグニチュードビットを縦断している間、符号化を実行する。従って、組の中の少なくとも２つの事前決定マグニチュードビットは、データワードに符号化される。このために、前置符号器は、例えば組の中の各マグニチュードのために、それぞれのマグニチュードビットをパートデータワードに符号化するための前符号化ユニットを含む。それらは、組のためのデータワードの中に含まれている。その結果、再び、処理動作が並行して実行される。さらに、エントロピー符号化のためのそれぞれのマグニチュードビットと関連コンテキストとが専用状態を持つために採用されるパートデータワードが供給される。専用状態は、それぞれの組のそれぞれのマグニチュードビットが、事前決定マグニチュードビットに属さないことを示す。その結果、エントロピー符号器は、データストリームの中に符号化されるべきマグニチュードビットと、データストリームの中に符号化されるべきでないマグニチュードビットとを区別する。

第２の態様によれば、変換係数のブロックを符号化するための装置であって、変換係数のそれぞれは、マグニチュードビットがマグニチュードビット面の数列を定義するように、数個のマグニチュードビットによって表され、マグニチュードビット面のうちの事前決定マグニチュードビット面のマグニチュードビットを縦断するための、および、組のマグニチュードビットのうちの事前決定マグニチュードビットを符号化データストリームの中に符号化するための符号化手段を含み、符号器は、バッファ１０６と、マグニチュードビットを縦断する間、事前決定マグニチュードビット面に関連して、パス数列に従って最も早く次に処理されるべき、事前決定マグニチュードビット面のマグニチュードビットによって表される変換係数のために、最も早く次に処理されるべきであるが、しかし、前者より重要なビット面内に位置しているマグニチュードビットと同じ変換係数を表すマグニチュードビットから、重要性を示す第１の状態ビットを決定するための、そして、決定された第１の状態ビットでバッファを満たすためのビット抽出器１０４と、バッファ内の第１の状態ビットを使用する間、事前決定マグニチュードビットを符号化データストリームの中に符号化するための符号器と、を含むことを特徴とする、装置。

第２の態様の１つの発見は、符号器が、ビット抽出器によって満たされたバッファの中の状態ビットを利用する間、最も早く次に処理されるべきであるが、しかし、前者より重要なビット面の中に位置しているマグニチュードビットと同じ変換係数を表すマグニチュードビットを含む情報に基づいて、事前決定マグニチュードビットを符号化データストリームの中に符号化するとき、変換係数ブロック符号器の、より効果的、またはより効率的な装置を作製することができることである。

このように、マグニチュードビットが縦断されている間、現在処理されているマグニチュードビットの近傍に、一時的に、および／または、局所的に、重要情報を格納することが可能である。重要情報は、事前決定マグニチュードビット面のマグニチュードビットが、そして、仮にそうだとすれば、事前決定マグニチュードビット面のどのマグニチュードビットが、事前決定マグニチュードビットに属するか否かを決定するために、符号化手段によって要求される。それは、重要情報を格納するための比較的大きいメモリが不要になるという結果を生じる。同様に、これは、必要なメモリが小さく保たれるという結果を生じる。この結果、逆により複雑な、しかし、逆により速いメモリ技術が、これらの状態ビットを格納するために使用される。状態情報が一時的にバッファに格納されるだけであっても、符号化処理の間、バッファが満たされる内容は、前記更新された内容を使用するために更新される。すべてのビット面に渡って、格納と回復の代わりに絶えず状態情報を抽出する論理のための追加費用は、メモリ費用によって達成される省資源化と比べて、比較的わずかである。また、抽出は実際の符号化処理と並列して実行されるので、抽出は少しのロスタイムも構成しない。

第３の態様によれば、変換係数のブロックを符号化するための装置であって、変換係数のそれぞれは、マグニチュードビットがマグニチュードビット面の数列を定義するように、数個のマグニチュードビットによって表され、各場合において、多数の隣接マグニチュードビットの組の中のマグニチュードビット面のうちの事前決定マグニチュードビット面のマグニチュードビットを縦断するための、そして、組のマグニチュードビットのうちの事前決定マグニチュードビットを、符号化データストリームの中に符号化するための符号化手段と、パス数列に従って最も早く次に処理されるべき、組の事前決定マグニチュードビット面の隣接マグニチュードビットの中のマグニチュードビットが、そして、仮にそうだとすれば、隣接マグニチュードビットの中のどのマグニチュードビットが、事前決定マグニチュードビットに属するか否かを予測するための予測手段と、を含み、符号化ユニットは、予測によって符号化を実行するように構成されていること、を特徴とする、装置である。

第３の態様の中心となる着想は、例えば、ハードウェアにおいて、そうだとすれば、パス数列に従って最も早く次に処理されるべき組の事前決定マグニチュードビット面の隣接マグニチュードビットの中のマグニチュードビットが、そして、仮にそうだとすれば、隣接マグニチュードビットの中のどのマグニチュードビットが、事前決定マグニチュードビットに属するか否かを予測する予測手段が提供されるとき、変換係数ブロック符号化の、より効果的、またはより効率的な装置が達成される。

本実施形態によれば、予測は、パス数列に従って、処理されるべき最新の組であった組に続く組の中の現在のマグニチュードビット面のマグニチュードビットに基づいている。例えば、これらのマグニチュードビットは、処理されるべき最新の組であった組に続く組のマグニチュードビットのために、現在のマグニチュードビット面に関して、マグニチュードビットによって表される変換係数の重要性を指示する、そのような重要情報を変更または更新するために使用される。その結果、仮想数列が維持されるならば、仮想数列に従って、後で処理されるべきどんなパスも、他の重要性を持つことを考慮に入れる間、パスの中の現在のマグニチュードビット面のマグニチュードビットのうちの異なるマグニチュードビットのために、組の中の現在のマグニチュードビット面のマグニチュードビットのパスの、仮想期間の中で要求される連続した実行を終了することは、可能である。また、仮に、パスの仮想数列の完成が一度で実行されるならば、その結果、前記重要情報に依存する予測が可能である。

しかしながら、これは仮想数列の方法で実行されるパスの並列完成の場合に適用されるだけではない。仮に、組のマグニチュードビットの中で、パスが仮想的に行われるべきパスの仮想数列が指定されるならば、および／または、仮に、特定のマグニチュードビットのメンバー資格が隣のマグニチュードビットの重要性に依存するならば、パス数列に従って、処理されるべき最新の組であったその組に続く組の中の現在のマグニチュードビット面のマグニチュードビットの利用は、仮に、それぞれの仮想のインター組数列、および／または、インナー組数列が維持されるならば、異なるメンバー資格は、仮想のインター組数列、および／または、インナー組数列に従って、後で処理されるべきどんなマグニチュードビットに対しても本当であるということを考慮に入れることを許容する。

一般に、予測は、符号化手段が現在の組の中の事前決定マグニチュードを直ぐに処理し始めることを可能にする。または、符号化手段は、事前決定マグニチュードビットに属する組の中のマグニチュードビットを処理するために処理サイクルだけを必要とすると予測される。従って、符号化手段は、それぞれの組の中の事前決定マグニチュードビットを連続して符号化するように構成される。そして、この目的のために、それは処理サイクルの最低限の数だけを要求する。しかしながら、並列に組の中の全てのマグニチュードビットを処理することに適した符号化手段は可能であるが、しかし、予測の結果として、全く同じ処理サイクルの中で、マグニチュードビット値だけでなく、それぞれのマグニチュードビットが事前決定マグニチュードビットに属するか否かも、考慮に入れることができる。その結果、後者の場合において、同じ処理サイクル中で、それぞれのマグニチュードビットをデータ値と関連符号化コンテキストの１ペアに変換する。前記ペアは、承認できない符号化コンテキストを調整するなどして、事前決定マグニチュードビットに属さないマグニチュードビットに対して生じない状態を示す。その結果、予測手段は、より少ない処理サイクルを要求する符号化の高速装置を可能にする。

本発明によれば、より効率的なハードウェア装置を供給する変換係数（例えば画像の変換係数）のブロックを符号化することができる。

本発明のさらなる実施例は、図面を参照して以下においてさらに詳細に説明される。

本発明に係る変換係数ブロック符号化が適用される画像圧縮器を示すブロック図である。 マグニチュードビットおよびサインビットへの変換係数の副分割を示す概略図である。 本発明の一実施形態に係るブロック符号器を示すブロック図である。 本発明の一実施形態に係る図３の符号化パス１のビットモデル化ユニットを示すブロック図である。 本発明の一実施形態に係る図３の符号化パス２のビットモデル化ユニットを示すブロック図である。 本発明の一実施形態に係る図３の符号化パス３のビットモデル化ユニットを示すブロック図である。 本発明の一実施形態に係る図３のパス決定器を示すブロック図である。 図３のシフトレジスタユニットのサイズと時間内にそれぞれのポイントに収納された内容のサイズとを例証するための概略図である。 本発明の別の実施形態に係るブロック符号器を示すブロック図である。 本発明の別の実施形態に係るブロック符号器を示すブロック図である。 本発明の別の実施形態に係るブロック符号器を示すブロック図である。

図１は、以下で説明される実施形態が有利に使用される応用ケースの例として、画像圧縮器１０を示す。図１の画像圧縮器１０は、例えば、列と行に配置したサンプルまたは画素値からなる元の画像１２を、符号化データストリームまたは符号ストリーム１４の中に圧縮するように構成されている。この目的のため、図１の画像圧縮器１０は、例えば任意のタイル副分割器１６、ＤＣ信号レベルシフタ１８、任意のカラー変換器２０、空間スペクトル分解のための変換器２２、任意の量子化器２４、ブロック符号器２６、およびデータ配列器２８の直列接続を含む。タイル副分割器１６は、画像１２を例えば長方形の画像領域に、いわゆるタイルに副分割する。さらに、処理がタイルごとに実行され、その結果、個々のタイル内で更なる圧縮が個別に行われる。ＤＣ信号レベルシフタ１８は、各タイル内で、それぞれのタイルのすべての画素にわたって一定である直流信号シフトを実行する。その結果、例えば、輝度値などの画素値の平均が、その後、ゼロに達する。カラー変換器２０は任意に画素値をカラー変換させる。カラー変換は任意であり、当然にカラー画像１２の場合にだけ行われる。次に、変換器２２が、１タイル当たり１つの空間スペクトル分解を実行する。ＪＰＥＧ２０００符号ストリーム１４が発生する場合、変換はウェーブレット変換であり、例えば、より明確には、個別に各タイルに適用される離散的ウェーブレット変換である。このように、各タイルは、それぞれのタイルのローカル領域の周波数特性を説明する変換係数の副帯域からなる、異なる溶解レベルまたは分解レベルに分解される。変換係数は既に整数である。任意に、量子化器２４が変換係数をスカラー量子化させて、それを符号ブロックに、すなわち、例えば、変換係数の矩形配列に結合する。ブロック符号器２６は、符号ブロック内の変換係数を、ビット面ごとにデータストリームにエントロピー符号化する。データ配列器２８は、算術的に符号化された符号ブロックデータストリームを適当に配列する。その結果、ＪＰＥＧ２０００に従う符号ストリームのような符号ストリーム１４が、形成される。

特に、図１に示されているように、ブロック符号器２６は、下流に接続された算術符号器３２を有する係数ビットモデラー３０を含む。係数ビットモデラー３０は、算術符号化のために算術符号器３２によって使用されるコンテキストを、係数のマグニチュードビットと関連づける。特に、算術符号器３２は、コンテキストによって動作し、かつ現在の間隔を副分割するように構成されている、２進の算術符号器である。２進の算術符号器は、算術符号器の瞬時の状態を、符号化されるべき次のビットのためにそれぞれのビット値の発生に関して推定確率によって二つの半分の中に表す。前記半分のうち、符号化されるべき現在のビットの実際のビット値によっている現在の間隔をこの間隔に制限するために、一つの半分が選択される。前記推定確率は、それぞれのコンテキストに対して異なる。そして、コンテキストは、隣接重要性、および／または、マグニチュードビット値および多数の可能なコンテキストによって、係数ビットモデラー３０によって決定される。さらに、算術符号器３２は、符号化処理の間、予め初期化した推定確率を、コンテキストごとに実際の確率に適応させるように、適応的に作動する。

本発明の実施形態の以下の説明は、初めは、ＪＰＥＧ２０００に従う圧縮に焦点を合わせる。それは、ブロック符号器２６の仕事が、この従来技術に対抗して、以下でさらに詳細に説明される理由である。特に、ブロックの中の変換係数の個々のマグニチュードビットは、ブロック符号器２６によって、事前決定または事前定義された数列における算術符号器３２の算術で符号化されたデータストリームに符号化される。すなわち、特に、初めは、ビット面ごとに、最高重要ビット面から最低重要ビット面まで、そして、前記ビット面の中で、事前定義されたスキャン数列の中の３つのパスの中の係数マグニチュードビットをスキャンすることによって、そのようなマグニチュードビットだけが、特定の評価基準を満たす各パスで符号化される。その結果、前記三つのパスとともに、マグニチュードビット全てが、算術的符号化データストリームから再構築される。ビット面への副分割および前記ビット面の中のスキャン数列を図示するために、一例として図２は３×８のサイズの符号ブロックを示す。

特に、図２の符号３４において、一例として、３×８の変換係数のａからｘを持つ３×８符号ブロックを示す。矢印３６によって示されるように、ａからｘの各係数は、ｎ個のマグニチュードビットａ₂…ａ_n，…,ｘ₁…ｘ_nとそれぞれのサインビットａ_vz…ｘ_vzとで表される。マグニチュードビットとサインビットへの分離化３６は、離散的ウェーブレット変換２２または量子化２４（図１）から本質的に生じる。ＭＳＢｓ（最も重要なマグニチュードビット）が、例えば、ビットａ₁…ｘ₁であり、第１のマグニチュードビット面３８₁を形成する。同様に、他のマグニチュードビットはそれぞれのビット面３８₂…３８_nに結合される。その結果、サインビット４０と同様にそれぞれのビット面３８₁…３８_nはそれぞれ３×８ビットアレイを形成する。

前記のスキャン数列は、ビット面３８₁…３８_nのビットがスキャンされることを提供する。四つの行において、または、各場合において、行方向に互いに隣接する四つのマグニチュードビットの組において、一つの列から別の列に終わる、すなわちストライプ（縞）ごとに、次の列の中の次の縞がスキャンされる。そして、マグニチュードビットは４つの行の各ベクトル内で、または、各組の中で、上から下までスキャンされる。その結果、ビット面３８₁…３８_nに対して、スキャンパターンが、以下のように表される。
ａ_i，ｂ_i，ｃ_i，ｄ_i，ｉ_i，ｊ_i，ｋ_i，ｌ_i，ｑ_i，ｒ_i，ｓ_i，ｔ_i，ｅ_i，ｆ_i，ｇ_i，ｈ_i，ｍ_i，ｎ_i，ｏ_i，ｐ_i，ｕ_i，ｖ_i，ｗ_i，ｘ_i，
ｉ＝１...ｎ
ここで、前記スキャンパターンは、一例として、４つの６行、または、組、および二つの縞を含む。

個々のビット面のマグニチュードビットの三重スキャンは、ブロック符号器２６について以下に説明した実施形態に従って、避けられる。この場合、それぞれのパスに関連したマグニチュードビットが、スキャンによって認識され、そして、ビット値と関連コンテキストが結果として生じるデータワードに符号化される。それらはバッファの中に一時的に格納された後、適した数列で算術的符号化データストリームの中に符号化される。このコンテキストにおいては、マグニチュードビットとサインビットが一時的に格納されるメモリを常に調べることが避けられる。

図３は、本発明の実施形態に係るブロック符号器１００を示す。それはメモリユニット１０２、ビット抽出器１０４、シフトレジスタユニット１０６、係数ビットモデル化ステージ１０８、バッファ１１０、および算術符号化手段１１２を含む。メモリユニット１０２は、例えばＲＡＭのようなランダムアクセスメモリーであり、符号化するための符号ブロック、例えば図２の符号ブロック３４の量子化され、符号化された変換係数を得るためのインタフェースとして機能する。ビット抽出器１０４は、メモリユニット１０２と結合してメモリユニット１０２の記憶内容へのアクセス１１４を実行し、メモリユニット１０２からマグニチュードビットとサインビットとを読み取る。以下のことは、ビット抽出器１０４が、マグニチュードビット、および／または、サインビットにアクセスする時の、より詳細な記述である。いずれにせよ、ビット抽出器１０４はシフトレジスタユニット１０６をビットでいっぱいにする責務がある、そのビットは、メモリユニット１０２から読み出された情報に基づいて、必要なコンテキスト発生動作、または必要な事前の符号化を実行するために係数ビットモデラーステージ１０８によって要求される。より具体的には、ビット抽出器１０４は、以下により詳細に提示されるように、スキャンされる。現在のマグニチュードビット面のマグニチュードビットは、マグニチュードビット面ごとに、指定された縞に沿って永久に、スキャンの間、情報でシフトレジスタユニット１０６を満たす。そして、シフトレジスタユニット１０６は、シフトレジスタ長のために、縞に沿って現在のマグニチュードビット面の現在のセクションに関する情報ビットを含む。縞は、現在、そのコンテキスト発生または前符号化のために、係数ビットモデル化ステージ１０８によって要求される。後で提示されるより詳細な記述を予測して、ビット抽出器１０４は、単なる接収によって、新たに受け入れられるべき、現在のビット面のマグニチュードビット１０８を形成する。例えば、係数マグニチュードビットおよびサインビットから、単なる接収によって、新たに受け入れるべきサインビット１１８を形成し、そして、適当に結合することによって、関連状態ビット１２０を形成する。それらは、シフトレジスタユニット１０６に送られ、さらに詳細に以下で説明されるように、それぞれの適当な数のシフトステージまたはランクの深さの中に、個々のビット１０８、１１０、１１２を持つように次元化される。従って、符号ブロックの縁に位置するどんな隣接ビットも、図３に一例として示すように、上側の隣接ビットユニットに対して、ゼロで満たされる。

図３は、シフトレジスタ１０６が、１４個の隣接レジスタと共に、特に係数ビット１０８、サインビット１１８、および状態ビット１２０のための４つのレジスタ（斜線で示されている）をそれぞれ供給することを簡素な方法で示す。従って、シフトレジスタユニット１０６は、マグニチュードビット、サインビットおよび２つの異なる状態ビット（さらに詳細に以下で説明される）のためのそれぞれの数個のシフトレジスタ１０６_1,2,3,4を含むと考えられる。前記個々のシフトレジスタ１０６₁〜₄は互いに同期している。その結果、レジスタ内容のすべてが、１シフトパルス当たり、水平方向の１つの位置だけ、または１つのシフトレジスタランクだけ、すなわち、図３の６のベクトルだけ、同時に進められる。

本質的に、係数ビットモデル化ステージ１０８は、数個のビットモデル化ユニット１０８₁、１０８₂、および１０８₃に副分割される。以下でさらに詳細に説明されるが、第１のビットモデル化ユニットはパス１に対応し、第２のビットモデル化ユニットはパス２に対応し、第３のビットモデル化ユニットはパス３に対応する。個々のユニット１０８₁〜１０８₃はそれぞれ、それぞれのレジスタ内容を分析し、シフトレジスタ１０６₁〜１０６₄のそれぞれのビットレジスタに結合される。従って、ユニット１０８₁〜１０８₃は、図３の中で斜線で示したレジスタに対応するマグニチュードビットの現在の組の中でモデル化されるべきそれぞれのビットに対して、それぞれのパスに従って、モデル化されるべきか否かを確立する。そして、仮に、これがそうであるならば、どちらかの結果となる。ビットモデル化ユニット１０８₁〜１０８₃は、特に、それぞれのパスに属する組ごとに、またはマグニチュードビットごとに、それに従って前符号化されるデータワードを、さらに詳細に以下で説明される制御ビットを包んで、発生させるように、そして、バッファステージ１１０のそれぞれのバッファ１１０₁、１１０₂および１１０₃の中にそれを格納するように構成される。それぞれのパスに属するマグニチュードビットを全く含まない組に属するデータワードは、以下で説明されるように、ちょうどそれぞれのパスに属さないマグニチュードビットのためのデータワードのように捨てられる。

特に、ビットモデル化ユニット１０８₁〜１０８₃は、以下により詳細に説明するように、適当な数列の中で、そして、正しいコンテキストを使用する間、または、クリアテキストモードのような異なったモードの中の算術的符号化を中断する間、バッファ１１０₁〜１１０₃の中に格納されるデータワード、または、バッファ１１０₁〜１１０₃で符号化されたマグニチュードビットを、データストリームの中に挿入するため、データワードの中で、後続算術符号化手段１１２によって使用される制御ビットを調整するように構成される。このために、算術符号化手段１１２は特に、下流に接続された算術符号器１２４を持つパス決定器１２２を含む。パス決定器１２２は、バッファ１１０₁〜１１０₃の中の前符号化データワードの符号器として機能し、この端はバッファ１１０₁〜１１０₃に結合される。前記データワードから、パス決定器１２２は、パス１、２、および３の中のコンテキストに従ってモデル化されるビットを、関連コンテキストと共に再構築する。そして、これらのペアを適当な数列で算術符号器１２４に転送する。すなわち、パス１は、パス３によって支えられたパス２によって支えられる。また、送られた情報は、ビット値と関連コンテキストインデックスに加えて、算術符号器１２４によって使用されるべき符号化モードの情報、または同様のものを含むことが可能である。決定器１２２から算術符号器１２４までの制御信号は、一般に図３の符号１２６によって指定される。言い換えれば、パス決定器１２２は、バッファ１１０の中の読み出したデータワードを符号化して、ビット／コンテキストペア１２６に戻して、指定された方法と適当な表現で、下流の算術符号器１２４にビット／コンテキストペア１２６を供給する。

前記では、図３のブロック符号器１００の構造の大まかな記述が与えられた。そして、個々のユニットの任務と機能性について概説した。ビットモデル化ユニット１０８₁〜１０８₃とパス決定器１２２とその上に基づいた詳しい記述の前に、ブロック符号器１００の動作モードの詳しい記述が与えられ、図３のユニットの相互作用の一般的な目標が、もう一度簡潔に概説される。その結果、以下の詳細な記述の理解に役立つ概観が提供される。既に言及されているように、ビット抽出器１０４は、シフトレジスタユニット１０６を満たすように世話をする。このような関係において、ビット抽出器１０４は、縞毎に現在のマグニチュードビット面をスキャンする。したがって、まず得られた近似の結果が、サインビット面４０（図２）の対応する窓の同期運動を伴って、そして、前記窓の内容のための関連状態ビットを一時的に格納している間、スキャン数列に沿って現在のマグニチュードビット面を縦断して動く窓として、シフトレジスタユニット１０６を考える。それらの仕事のために、ビットモデル化ユニット１０８₁〜１０８₃は、シフトレジスタユニット１０６内に含まれた情報より多い情報を必要としない。なぜなら、メモリユニット１０２へのつまらないメモリアクセス１１４は要求されないからである。さらに、現在のマグニチュードビット面を通る１つのパスだけが要求される。そうであっても、上で既に議論したように、３つのパスが、マグニチュードビットがデータストリームの中に符号化される数列を定義するための規格によって特定される。後者を達成するために、それぞれのビットモデル化ユニット１０８₁〜１０８₃だけが、それら自身のそれぞれのパスに属する４つの組において、それらのマグニチュードビットの世話をする。一般に、パス１は、まだ重要でなく、すなわち、より重要なマグニチュードビット面の中のマグニチュードビットがゼロ（非重要）であるが、しかし、重要である変換係数に隣接している、変換係数のマグニチュードビットの世話をすると主張する。混乱を排除するために、仮に、より重要なマグニチュードビット面の中のマグニチュードビットの少なくとも一つが１であるならば、特定のマグニチュードビット面の中の変換係数が重要であると述べられ、そして、仮に、より重要なマグニチュードビット面の中のマグニチュードビットのいずれもが１でないならば、特定のマグニチュードビット面の中の変換係数が「重要になる」と称される。しかし、１のマグニチュードビットによって、現在のビット面の符号化の間、まだ前記面の中で、重要になる。マグニチュードビットは、それが１であれば重要であると称される。パス２は現在のマグニチュードビット面の中に既に重要である変換係数の世話をする。最終的に、パス３は、残っているマグニチュードビット、すなわち、非重要であり、パス１に該当しなかった変換係数のマグニチュードビットをアドレス化する。

現在符号化されるべきマグニチュードビット面内の変換係数の重要性は、ビットモデル化ユニット１０８₁〜１０８₃によって実行されたモデルまたはコンテキスト形式において、重要な役割を演じる。なぜなら、コンテキストが自身に基づいて決定され、そして、この情報が、解読の間、デコーダに既に存在し、それ故、前記デコーダがコンテキストモデル化を再生させるからである。このポイントにおいて、特定のマグニチュードビットがパス３に属するかどうかに関する決定に依存していることは、特に既に注意するべきである。中でも、隣接マグニチュードビットの１つが実際に、パス１の前の論理的数列において、非重要な変換係数に属するが、しかし、パス１に属して、それ故、パス１の端の前でさえ重要になるかどうかに関する決定に依存していることは、特に既に注意するべきである。おそらく、仮想の方法で、または、規格において特定された数列に従って、パスが次々と実行される。その場合、それぞれのマグニチュードビットは、実際にパス３に属するのではなく、パス１に属する。しかしながら、当然に重要になる隣接マグニチュードビットの問題は、マグニチュードビットスキャン数列に従って、現在熟考されているマグニチュードビットの前に位置している隣接マグニチュードビットに関連するだけである。

ビットモデル化ユニット１０８₁〜１０８₃は、パス決定器１２２によって次々と読み出される連続したデータワードで、それらのそれぞれのバッファ１１０₁〜１１０₃を満たす。特に、マグニチュードビット面ごとの方法で、すなわち、バッファ１１０₁で始まり、現在のマグニチュードビット面の最後のデータワードが読み出されるまでの時間中続く。次に、バッファ１１０₂で、最後のデータワードが、現在のマグニチュードビット面から読み出されるまでの時間中続く。そして、最後のデータワードが読み出されるまでの時間中、バッファ１１０₃よって再び後に続く。例外として、スタートが、直接に、第１の、または、最も重要なマグニチュードビット面の中においてバッファ１１０₃で成される。なぜなら、前記マグニチュードビット面の中において、どんな変換係数もまだ重要でなく、また、それ故、この面のどんなマグニチュードビットも、パス３より他のパスに属さないからである。パス決定器１２２の中では、データワードが解読されて、算術符号器１２４のためのそれぞれの制御信号に変換される。算術符号器１２４は、それから符号ブロックのための符号化データストリームを形成する。

ビットモデル化ユニット１０８₁〜１０８₃および図３のパス決定器１２２の内部構造は、以下でさらに詳細に説明される。図４は、ビットモデル化ユニット１０８₁の構造を示す。それはパス１、すなわち第１の符号化パス（また「重要伝播パス」と称す）に対応する。なぜなら、それは、既に重要な変換係数の近傍に位置し、かつ、既に重要な変換係数から大きく離れて位置している変換係数よりもっと重要になりそうである変換係数のマグニチュードビットに関連するからでる。上に言及したように、それぞれのマグニチュードビットが、符号化パス１においてモデル化されるかどうかに関する決定は、それぞれの係数がまだ現在のビット面に非重要であるかどうかに基づき、かつ、直接隣接係数の少なくとも１つが、重要であるか、または、第１のパスの過程の間に重要になるかどうかに基づく。

ビットモデル化ユニット１０８₁は、分析／予測ユニット２００、マグニチュードビット前符号化ユニット２０２、マグニチュードビット前符号化ユニット２０２の入力側から上流へ接続されるマルチプレクサ２０４、２０６、サインビット前符号化ユニット２０８、サインビット前符号化ユニット２０８の入力側から上流へ接続されるマルチプレクサ２１０、２１２、更新デマルチプレクサ２１４、正当性ビットマルチプレクサ２１６、４ビットレジスタ２１８、クロックカウンタ２２０、係数セレクタ２２２、および制御ビットコントローラ２２４を含む。また、バッファ１１０₁が、理解の容易さのために、シフトレジスタユニット１０６と同様に、図４に表現されている。

分析／予測ユニット２００は、予め、すなわち、ビットモデル化ユニット１０８₁が処理されるべき組（図４で位置が斜線で表現されている）を予想する、シフトレジスタ１０６のその部分の中に、処理されるべき次の組をシフトさせることを予測して、これらのマグニチュードビットのどれがパス１に属するかを確立するために考えられる。分析／予測ユニット２００は、例えば、ビット抽出器１０４（図３）によってシフトレジスタユニット１０６が詰め替えられるときはいつも、すなわち、各シフトパルスで、この決定をする。例えば、図４で、分析／予測ユニット２００が、４つのベクトルｑ_m、ｒ_m、ｓ_m、ｔ_mのマグニチュードビットのメンバー資格または非メンバー資格を決定する。４つのベクトルｑ_m、ｒ_m、ｓ_m、ｔ_mは、レジスタユニット１０６における次のシフト動作の間に現在の組になるか、または、マグニチュードビットｉ_m、ｊ_m、ｋ_m、およびｌ_mが現在位置している、斜線がなされたレジスタ領域に移動する。予測ができるように、分析／予測ユニット２００は、レジスタユニット１０６のレジスタセルに結合される。特に、矢印２２６によって示されるように、マグニチュードビットに関連するパート１０６₂、および、矢印２２８によって示されるように、第１の状態ビットに関連するパート１０６₃に結合される。第１の状態ビットは、以下でさらに詳細に議論するように、現在のビット面に関してそれぞれの係数の重要性を示す。

分析／予測ユニット２００の出力は、４ビットのベクトルの形式で予測の結果を分析／予測ユニット２００から得るために、レジスタ２１８によって支持される。４ビットのベクトルは、現在となるべき次の組である組のマグニチュードビットごとに、それぞれのビットｉ_ae、ｊ_ae、ｋ_ae、およびｌ_aeによって構成される。ビットｉ_ae、ｊ_ae、ｋ_ae、およびｌ_aeは、それぞれのマグニチュードビットｑ_m、ｒ_m、ｓ_m、またはｔ_mが、その後のシフトサイクルの間、ビットモデル化ユニット１０８₁によって処理されなければならないか否かを示す。

マルチプレクサ２１６の入力と係数セレクタ２２２の入力の両方は、レジスタ２１８に結合される。係数セレクタ２２２は、レジスタ２１８のレジスタ内容に基づいて、モデル化されるべき、および／または、前符号化されるべき、パス１のマグニチュードビットを選択するように、そして、この選択をマルチプレクサ制御信号の形で、マルチプレクサ２１０、２１２、２０４、２０６、２１６、および／または、デマルチプレクサ２１４に伝えるように構成される。分析／予測ユニット２００は、更に、次に処理されるべき組の中のパス１に属するマグニチュードビットの数に関する予測を、特にクロックカウンタ２２０に出力する。クロックカウンタ２２０は、シフトレジスタ１０６の中のそれぞれのシフトサイクルの開始、または、シフト動作の後において、パス１に属する現在のマグニチュードビット組の中のマグニチュードビットの数に対応する値に予め初期化される。次に、クロックカウンタ２２０は、例えば、係数セレクタ２２２から得られる処理時間に基づいて、カウンタ内容を減少させる。クロックカウンタ２２０は、レジスタ２１８で示されるように、処理時間内に、マルチプレクサ信号を、パス１に属しているマグニチュードビットに対して上手く調節する。

マルチプレクサ２１６は、係数セレクタ２２２からのマルチプレクサ信号によって、レジスタ２１８からの正当性ビットとして、マルチプレクサ信号によって示されたビットを、バッファ１１０₁に出力するように構成されている。マルチプレクサ２０４は、入力側では、マグニチュードビットのためのパート１０６₂のシフトレジスタユニットの特定のレジスタセルまたはレジスタ位置に結合され、そして、係数セレクタ２２２からのマルチプレクサ制御信号によって、マルチプレクサ信号によって示されたビットを格納するマグニチュードビットレジスタセルの１つを、マグニチュードビット前符号化ユニット２０２の入力に、そして、任意にサインビット前符号化ユニット２０８の入力に結合するように構成されている。従って、マルチプレクサ２０４の入力のそれぞれの１つがマルチプレクサ２０４のそれぞれの出力に誘導される。同じことはマルチプレクサ２１０、２１２、および２０６にも適用される。例えば、マルチプレクサ２１０は、入力側で、シフトレジスタユニット１０６のパート１０６₁の特定のサインビットセルに結合され、そして、マルチプレクサ信号によって、マルチプレクサ２１０の出力を介して、前記レジスタ内容またはサインビットのそれぞれの副セットを、サインビット前符号化ユニット２０８の別の入力に出力するように構成されている。同様に、マルチプレクサ２１２は、シフトレジスタユニット１０６の第１の状態ビットのためのパート１０６₃の特定のレジスタセルと、サインビット前符号化ユニット２０８の別の入力との間に接続されている。そして、マルチプレクサ２０６は、シフトレジスタユニット１０６のパート１０６₃の特定のレジスタセルと、マグニチュードビット前符号化ユニット２０２の別の入力との間に接続されている。従って、マルチプレクサ２１２は、マルチプレクサ信号によって、前記特定のレジスタセルの第１の状態ビットのいくつかを、それぞれのユニットに出力する。

このようにして入る信号は、それぞれデータビット２３０、２３２および２ビットからなるコンテキストインデックス２３４、２３６の１組を出力するために、前符号化ユニット２０８と２０２によって使用される。データビットは、マルチプレクサ信号によって示され、現在処理されるべき変換係数のサインビットまたはマグニチュードビットのビット値を示す。一方、コンテキストインデックスはそれぞれの場合ごとに使用されるべき関連コンテキストを示す。

図４において矢印２３８によって示されているように、その符号化またはコンテキスト形式において、バイパスモードビット２４０をさらに使用するために、サインビット前符号化ユニット２０８が供給される。バイパスモードビット２４０は、エンドオブパスビット２４２とともに、制御ビットコントローラ２２４によって出力される。前記制御ビット２４０と２４２の意味は、以下でさらに詳細に説明される。ビット２３０、２４２は共に、バッファ１１０₁の中に入力される１２ビットワード２４４を形成する。バッファ１１０₁は、データワード２４４だけをバッファリングするように構成される。そのため、同時に入って、マルチプレクサ２１６によって出力される正当性ビット２４６は、現在のマルチプレクサ信号がパス１に属するマグニチュードビットを指示することを示す。

また、図４で見られるように、マグニチュードビット前符号化ユニット２０２によって出力されたデータビット２３２は、デマルチプレクサ２１４の入力にフィードバックされる。デマルチプレクサ２１４は、出力側で領域１０６₃のレジスタセルに結合される。すなわち、それらは、現在のマグニチュードビット（斜線で示されている）ための第１の状態ビットを含む。そのために、マルチプレクサ信号によって、マグニチュードビット前符号化ユニット２０２によってちょうどモデル化されたマグニチュードビットに関連している第１の状態ビットを更新するためにデータビット２３２を使う。このようにして、対応する係数の重要性が更新される。

前の記述はビットモデル化ユニット１０８₁の個々の部品の構造と動作モードを荒く記述しただけである。これは、以下に、図８と図３を参照しながら、ビットモデル化ユニット１０８₁の個々の部品の相互作用が、シフトレジスタユニット１０６、バッファ１１０₁、およびビット抽出器１０４との相互作用に関して、さらに詳細に説明される理由である。図８は、メモリユニット１０２（図３）のセクション、明確には、現在、符号化されるべき符号ブロックの変換係数のマグニチュードビットとサインビットのセクションを表す。特に、個々のサインビットとマグニチュードビットは、立方体２５０と２５２によってそれぞれ表されている。特に、サインビット２５０は、符号化されるべき符号ブロックのそれぞれの変換係数に対応して、列と行で隣接して配列されるように表現される。サインビット２５０の１つのセクションだけが、現在の縞２５４に加えてその縞の上下に隣接する列２５６と２５８のサインビット２５０のセクションを明確に示している。また、現在のビット面のマグニチュードビット２５２は、列と行において互いに隣接するように表現されている。また、現在のビット面の単にパートまたはセクションが表されている。前記パートまたはセクションは、サインビット面のパートに、すなわち、上下に位置している列２６２と２６４のマグニチュードビット２５２を有するそれぞれの縞２６０のパートに対応している。単に、完全性の目的によって、互いに図８における列２５４−２６４に対応して、互いに垂直方向に並べられた、マグニチュードビットとサインビットが、恒等変換係数に属することに気づく。

現在のビット面より重要でないビット面のマグニチュードビットは、図８に表現されない。より重要で、その結果、既に符号化された、より重要なビット面の、そのようなマグニチュードビットは、図８の中に認識されるが、しかし、現在のビット面の後ろに次々と位置する。

上で既に説明したように、図３において、シフトレジスタユニット１０６のそれぞれのシフト動作において、ビット抽出器１０４は、メモリアクセス１１４によって、メモリユニット１０２からのサインビット２５０またはマグニチュードビット２５２で、シフトレジスタユニット１０６を詰め替える。その結果、サインビット面または現在のマグニチュードビット面のセクションが、いつでもシフトレジスタ１０６に位置している。これらのセクションは、図８の２６６と２６８で強調された方法で表現されている。熟考された時間内のあるポイントで見られるように、５つの連続した行と６つの重ねられた列のサインビットアレイのセクション、すなわち、現在の縞２５４の４つの列と隣接列２５６と２５８は、シフトレジスタユニット１０６のパート１０６₁に位置している。従って、それぞれ６つの列２６０〜２６４を含む４つの行の長さの現在のマグニチュードビット面のセクションは、シフトレジスタユニット１０６のパート１０６₂の中に位置している。

図８で見られるように、シフトレジスタユニット１０６の列１０６₁と１０６₂に格納されたサインビット２５０またはマグニチュードビット２５２のセクション２６６と２６８は、互いに配列される。従って、変換係数に対して、瞬時のマグニチュードビット２５２が、パート１０６₂の中に一時的に格納される。また、それぞれの変換係数のそれぞれのサインビット２５０が、パート１０６₁の中に一時的に格納される。特に、レジスタセルは、格納されるべきそれぞれのビットのために、シフトレジスタユニットの中に供給される。また、レジスタセルは、図８において、それぞれのパート２６６と２６８の立方体で表されると考えられる。パート１０６₁と１０６₂のレジスタセルは、相互接続されている。その結果、図８のレジスタ内容は、右から左にシフトされる。そのため、それぞれのシフト動作で、サインビット２５０またはマグニチュードビット２５２の行が、シフトレジスタユニット１０６の一方の側、特に図８の左側に残る。そして、シフトレジスタの他方の端では、対応するパート１０６₁と１０６₂が、サインビット２５０またはマグニチュードビット２５２の次の行２７０または２７２で満たされる。図８では、これは実際には、サインビット面またはマグニチュードビット面の中に一時的に格納された部分２６６または２６８を、１シフト動作ごとに１行だけ右にシフトさせることに対応している。ビット抽出器１０４は、変換係数の互いに関係した行に関連するサインビット２５０またはマグニチュードビット２５２で、パート１０６₁と１０６₂を満たすことを実行するように構成されている。その結果、シフトレジスタユニット１０６のサインビットの内容（パート）１０６₁とマグニチュードビットの瞬時の内容（パート）１０６₂との間のオフセットが、リアシフトレジスタエンドでもたらされる。そこでは、サインビットはパート１０６₁に一時的に格納され、次のシフト動作のときに前記パート１０６₁を出る。そして、もはやマグニチュードビットはパート１０６₂の中に一時的に格納されない。

また、既に上に述べたように、ビットモデル化ユニット１０８₁と１０８₂は、それらの処理のために状態ビット、明確には第１のおよび第２の状態ビットを必要とする。第１の状態ビットは、変換係数のために各場合において、現在のマグニチュードビット面に関してそれが重要であるか否かを示す。変換係数のための現在のマグニチュードビット面の需要な状態が、仮想の第１のパス１の後または間に変化するということにもう一度注意する。シフトレジスタユニット１０６のパート１０６₃は次元化され、その結果、立方体として図８に記載される列２６０〜２６４に対応する列において、変換係数の６つの連続した行のために１つの状態ビット２７４を格納する。特に、時間内はいつでも、シフトレジスタユニット１０６は、パート１０６₃の中で、各場合において６つの列を含む６つの隣接する行の変換係数のための第１の状態ビット２７４を格納する。５つの行は、サインビット２５０がパート１０６₁のセクション２６６に含まれる変換係数のための第１の状態ビットを含む。さらに、変換係数のための第１の状態ビットは、変換係数の６つの行に含まれる。現在のビット面のサインビット２５０またはマグニチュードビットで、シフトレジスタユニット１０６のパート１０６₁と１０６₂は次のシフト動作まで満たされない。

また、図８の表現において、立方体２７４は、同時に、相互接続された対応するレジスタセルであると考えられる。従って、それらは図８において、自己の内容を行ごとに基づいて、また、右から左へ、そして、他のパート１０６₁と１０６₂と同じ時刻に、明確に移動する。また、満たす動作はビット抽出器１０４によって、明確には、重要な方向に一列に配置されているビットの間の論理ＯＲなどのビット結合手段によって実行される。斜線で目立たせたマグニチュードビット２７６に基づいて、行２７２の位置に位置している変換係数のための現在のマグニチュードビット面より重要なマグニチュードビット面の中に、レジスタセルは、次のシフトパルスの前でなく、シフトレジスタユニット１０６のパート１０６₂のフロントエンドにて、現在のビット面のマグニチュードビットで満たされる。第１の状態ビットパート１０６₃の中の最新の入口に導かれる満たす動作は、図８の矢印２７８によって示される。

最終的に、シフトレジスタ１０６もパート１０６₄を持つ。パート１０６₄は、そこに第２の状態ビットが格納され、その重要性と関連性が以下の記述から明らかになる。いずれにせよ、パート１０６₄は１行だけの、明確には、縞２６０または２５４の列に対応する４列だけの変換係数のための第２の状態ビットを格納する。また、第２の状態ビットは、参照符号２８０で指定される立方体として表される。シフトレジスタユニット１０６の中のそれぞれのシフト動作の間、第２の状態ビット２８０は、更新される。従って、それらは、マグニチュードビットが縞２６０の中の出力側の行の中に格納される変換係数のために常に定義される。そのため、次のシフト動作の間、シフトレジスタユニット１０６のパート１０６₂から置き換えられる。ビット抽出器１０４は、シフトレジスタ１０６のそれぞれのシフト動作で、縞２６０の中でちょうど言及された変換係数のために、斜線によって目立たされ、現在のマグニチュードビット面より重要なマグニチュードビット面の中のマグニチュードビット２８２から、第２の状態ビット２８０を更新する。ビット抽出器１０４は、各変換係数に対して、少なくとも前記マグニチュードビットの少なくとも２つが1（重要）であるか否かに関して、それぞれのマグニチュードビットを確かめる。

図４に戻って、分析／予測ユニット２００は、シフトレジスタユニット１０６のパート１０６₂と１０６₃に結合される。従って、分析／予測ユニット２００は、それぞれ点線によって示され、参照符号２８２と２８４によって指定されるシフトレジスタユニット１０６のパート１０６₃のそれらのレジスタセルの中の第１の状態ビットと同様に、モデル化されるべき次のマグニチュードビット組のマグニチュードビットメンバー資格を予測するために、パート１０６₂からレジスタセルの内容を得る。もう少し詳細にこれを説明するために、パート１０６₁〜１０６₄の中の明確にアドレス化されたレジスタセルまたはビットが、それぞれ以下のインデックスペア＃，＃を備えている。インデックスペア＃，＃は、左上隅から、行数と列数に関して、符号化される方法で、レジスタセル位置またはビット位置を示す。例えば、領域２８２は、マグニチュードビット２５２_3,2〜２５２_4,5の領域に広がる。そして、領域２８４は、ビット２７４_4,1〜２７４_6,6の領域に広がる。分析／予測ユニット２００は、第１のパスの位置２５２_4,2〜２５２_4,5にてマグニチュードビットのメンバー資格を予測するために、それに供給された情報を使用する。そして、マグニチュードビットは、次に処理されるべき組を形成する。それは、少なくともマグニチュードビットが、パス１に属しているマグニチュードビットを含む場合には、前符号化ユニット２０２、２０８によって処理される。

領域２８２のマグニチュードビットは、分析／予測ユニット２００によって使用される。そして、パス１の解読の間、それらが同じ位置のデコーダの中で解読されている場合と同様の方法で、第２の領域２８４の状態ビットの全てが更新されないということを考慮に入れることができる。その予測に加えて、分析／予測ユニット２００は、それによってレジスタ２１８に出力される、最新の予測結果を使用する。図８のシフトレジスタメモリ状態は、パート１０６₃の二点鎖線２８６によってマークされた変換係数位置に関連する。また同時に、現在モデル化されるべき組に対応する変換係数位置をマークする。例えば、分析／予測ユニット２００は、マグニチュードビット２５２_3,2と共に、最新の予測結果のビットｉ_aeのＡＮＤ演算の機能として、まだ更新されていない第１の状態ビット２７４_4,2の状態を考慮に入れる。その場合、分析／予測ユニット２００は、このＡＮＤ演算と第１の状態ビット２７４_4,2との結果に基づいてＯＲ演算を実行する。

第１の状態ビット２７４_5,2に対して、分析／予測ユニット２００は、まだ更新されていない状態をアドレス化する。その場合、分析／予測ユニット２００は、マグニチュードビット２５２_4,2と共に、状態ビット２７４_4,2および２７４_4,3の特定の更新補償で、８つの直接隣接ビット２７４のＯＲ演算の結果に基づいて、ＡＮＤ演算を実行する。実際にそのような方法で更新された第１の制御ビットと共に、分析／予測ユニット２００は、例えば、マグニチュードビット２５２_4,3のメンバー資格を、次に、状態ビット２７４_5,3の逆（否定）でＡＮＤ演算を実行する間、８つの直接隣接係数の第１の８つの制御ビットのＯＲ演算を実行することによって決定する。このように、分析／予測ユニット２００は、結果的に、モデル化されるべきそれぞれのマグニチュードビット２５２_4,2〜２５２_4,5に対して、それらが表すそれぞれの変換係数がまだ非重要であるか否か、そして、直接隣接係数が既に重要である、または、仮に少なくとも直接隣接係数の１つが既に、明確には、現在モデル化されるべき行２５２_3,2〜２５２_3,5の前の行と同じくらい早く、そして、２５２_3,2〜２５２_3,5のそれぞれのマグニチュードビットに引き上げるパス１の適切な縦断の場合の中でもたらされるとして、重要性のレベルを考慮に入れる間、重要であるか否かを確かめる。

次に、分析結果は、ユニット２００によって、既に説明したように４ビットのベクトルとしてレジスタ２１８に出力され、シフトレジスタユニット１０６への次のシフト動作の後に、マルチプレクサ２１６の入力または係数セレクタ２２２の入力に提供される。１つの追加算術付加動作だけで、ビット値がユニット２００によってレジスタ２１８に出力され、また、分析／予測ユニット２００は予測結果を提供して、それをシフトレジスタユニット１０６への次のシフト動作の開始の前に、ビットカウンタ２２０に出力する。予測結果は、パス１に属する次にモデル化されるべき組の中のマグニチュードビットの数を示す。仮に、レジスタ２１８が、現在の組２５２_3,2〜２５２_3,5のマグニチュードビットのいずれもパス１に属さないということを示すならば、係数セレクタ２２２は、無作為にマルチプレクサ信号を、例えば、レジスタ２１８のレジスタ内容に依存しない事前決定値に調整する。その結果、マルチプレクサ２１６は、レジスタ２１８の非セットビットの１つを、正当性ビット２４６としてバッファ２１０₁に出力する。したがって、前符号化ユニット２０２、２０８とコントロールビットコントローラ２２４が共に、１２ビットワード２４４を形成して、それをバッファ１１０₁に出力したとしても、バッファ１１０₁は、例えば、前記データワード２４４の一時的な格納を実行しない。正当性ビット２４６が設定されていないからである。しかしながら、電力を節約するために、例えば、前符号化ユニット２０２、２０８の動作が、一例として、図４の矢印２８８によって示されるような場合に抑制されるということが提供される。もちろん、バッファ１１０₁が、１２ビットワードと共に正当性ビットを、単に一時的にバッファリングする場合において、正当性ビット２４６が設定されるか否かにかかわらず、バッファ１１０₁がデータワード２４４の格納を実行することは可能である。しかしながら、このアプローチは、バッファ１１０₁の中により大きなメモリスペースを必要とする。

さもなければ、しかしながら、すなわち、少なくとも１ビットがレジスタ２１８の中に設定される場合には、現在モデル化されるべきマグニチュードビット２５２_３，２〜２５２_３，５の中で、対応するマグニチュードビットがパス１に属することを示す。係数セレクタ２２２は、連続した動作サイクルの中で、マルチプレクサ信号を、レジスタ２１８のセットビットに従って、パス１に属する係数に連続して調整する。処理時刻において、制御ビットコントローラ２２４と前符号化ユニット２０２と２０８は、パス１に属するこれらのマグニチュードビットのそれぞれのために、１２ビットデータワード２４４を発生する。１２ビットデータワード２４４は、セット正当性ビット２４６と共にバッファ１１０_１へ出力される。バッファ１１０_１は、セット正当性ビット２４６に基づいて、それらの到着の順に前記データワードを格納する。特に、係数セレクタ２２２は、スキャン数列に従ってデコーダによって予想されるように、行２５２_３，２〜２５２_３，５の中で上から下まで、パス１に属するマグニチュードビットを通す。

それぞれの処理サイクルにおいて、前符号化ユニット２０２と２０８は、それぞれの符号体系に従って、それらに利用可能な情報を処理して、それぞれデータビット２３０と２３２、並びに、関連コンテキストインデックス２３４と２３６を決定する。前符号化ユニット２０２は、いわゆる重要性伝播（ＳＰ）符号体系を実行する。前記体系によると、コンテキストインデックス２３６は、隣接係数の重要性の論理演算を実行する手段によって形成される。すなわち、例えば、仮に、現在のマルチプレクサ信号がマグニチュードビット２５２_3,3を示すならば、マルチプレクサ２０６は第１の状態ビット２７４_3,2〜２７４_5,2、２７４_3,4〜２７４_5,4、２７４_3,3、および２７４_5,3を転送する。全体的に見て、その結果、マルチプレクサ２０６は、入力側で、図８の点線２９０によって囲まれるレジスタセルに結合される。入力側では、マルチプレクサ２０４は、現在モデル化されるべき組に対応し、かつ、点線２９２によってマークされる領域１０６₂のレジスタ位置に結合される。マルチプレクサ２０４は、マルチプレクサ信号によって示されるマグニチュードビット値を前符号化ユニット２０２に出力する。その結果、前符号化ユニット２０２が、それに従って、データビット２３２を調整する。

図４で点接続線２９４によって示されているように、また、サインビット前符号化ユニット２０８は、マルチプレクサ信号によって示されたマグニチュードビットのマグニチュードビット値を得る。そうして、それによって処理を抑制または実行する。デコーダ側では、初めて重要になるときだけ、すなわち、このマグニチュード係数の対応するデータビットを得た後すぐに、デコーダが変換係数のサインビットの符号化を予想する。この場合、データワード２４４の中のそれぞれのビット２３０と２３４は重要でない。言い換えれば、マグニチュード前符号化ユニット２０２によって出力されるデータビット２３２が重要である、またはセットされるときだけ、ユニット２０８によって出力されるデータビットとコンテキストインデックス２３０、２３４は関連している。また、マルチプレクサ２０４の出力と前符号化ユニット２０８との間の接続２９４もなくなる。しかしながら、その場合、データビット２３０、および／または、コンテキストインデックス２３４によって引き受けられた値は、その後の改正のためには非重要である。

いずれにせよ、サインビット前符号化ユニット２０８は、いわゆるサイン符号化（ＳＣ）体系を実行する。サイン符号化体系に従って、データビット２３０は、マルチプレクサ信号によって示される変換係数のサインの値に調整される。そして、関連コンテキストインデックス２３４は、隣接係数、明確には、ここに一例としてアドレス化されるＪＰＥＧ２０００規格に従って、行と列の方向の隣接係数だけの重要性とサインの論理的な相互接続に依存するコンテキストに調整される。例えば、仮に、マルチプレクサ信号がマグニチュードビット２５２_3,3を示すならば、前符号化ユニット２０８は、サインビット２５０_4,3から、そして、それに隣接するサインビット２５０_3,3、２５０_5,3、２５０_4,2、および２５０_4,4から、データビット２３０を決定する。一方、まだサインビットのすべてがデコーダに知られていないことを考慮に入れる。ここで、隣接ビットの第１の制御ビットつまり２７４_3,3、および２７４_4,2が評価されることを考慮に入れる。従って、マルチプレクサ２１０は、入力側で、点線２９４によってマークされた領域の中のレジスタセルに結合される。マルチプレクサ２１２は、入力側で、領域２９０の中のいくつかのレジスタセルに結合される。そうして、少なくともいくつかの前記レジスタセルを、係数セレクタ２２２からのマルチプレクサ信号によって、各場合においてサインビット前符号化ユニット２０８に結合する。

前符号化ユニット２０２と２０８のそれぞれの処理サイクルにおいて、制御ビットコントローラ２２４は、制御ビット２４０と２４２をセットする。それは、例えば、データワード２４４のそれぞれの変換係数のためのバイパスモードがアクティブであるか否か、ならびに、現在の符号化パスが完成しているか否かについて、後続算術符号化手段１１２（図３）を知らせるためである。より明確には、制御ビットコントローラ２２４は、現在モデル化されるべき組が、現在のマグニチュードビット面の中の最後のマグニチュードビット、例えば、図２の例で、現在のビット面ｉの中のマグニチュードビットｕ_i、ｖ_i、ｗ_i、およびｘ_iを、取り囲む場合において、エンドオブパスビット２４２をセットする。制御ビットコントローラ２２４は例えば、現在のマグニチュードビット面の深さによって、バイパスモードビット２４０を調整する。その結果、例えば、第４の符号化ビット面の後に、ビット２４０がバイパスモードを示す。バイパスモードは、この瞬間からパス１データが、算術符号化手段１１２の出力にて、データストリームの中に、そのままの状態で（非圧縮の状態で）導入されることを示す。

また、最終的に、バッファ１１０₁は、特に、それが正当性ビット２４６に依存したデータワード２４４を、一時的に格納するように、または捨てるように構成されることに注意する。その結果、仮に対応する正当性ビット２４６が設定されなくても、バッファ１１０₁は、エンドオブパスビット２４２が設定される場合、一時的にデータワード２４４を格納する。この場合、様々な尺度が、データワード２４４の残りを、エンドオブパスビットを除いて、そうでなければ無効の状態に符号化するように、データワードが実際の非設定正当性ビット２４６を反映するために提供される。それは、パス１に属するマグニチュードビットと共に来ないからである。

既に言及したように、クロックカウンタ２２０は、それぞれのシフト動作の後に、行の中のいくつの係数がモデル化され、またはモデル化されるかに関する予測のために、プレ初期化される。この予測は、現在モデル化されるべき行の一つ前の行に既に実行されるので、結果は、シフト動作自体と同様に早く、既にクロックカウンタ２２０に利用可能である。仮に、結果またはプレ初期化が、０または１であれば、シフトレジスタユニット１０６の次のシフト動作はすぐに、次のクロックで開始される。クロックカウンタ２２０はそれに従って促す。より大きいプレ初期化値で、クロックカウンタ２２０は遅延し、従って、シフトパルス２９６はシフトレジスタユニット１０６に出力される。また、以下に言及するように、この関係において、クロックカウンタ２２０は、それぞれビットモデル化ユニット１０８_２と１０８_３による並列処理が十分進んでいるか否かを考慮に入れる。関連マグニチュードビットの数に関する予測結果は、上で言及したように、レジスタ２１８のための４ビットのベクトルおよび重要状態変数から、論理的相互接続によって形成される。

これは上で既に言及したが、デマルチプレクサ２１４による第１の状態ビットの更新はどのように作用するかを、もう一度強調する。既に言及したように、第１の状態ビット２７４は、現在のビット面と関連して、問題の変換係数が既に重要であるか否かを示す。したがって、また、更新は非重要から重要への転移を意味する。データビット２３２をデマルチプレクサ２１４を介して、シフトレジスタユニット１０６のパート１０６₃の領域２８６の中のそれぞれのレジスタセルに結合することは、それ故、望ましく構成される。そのため、フィードバックは、データビット２３２に対応する第１の状態ビットの瞬時のレジスタセル状態を、データビット２３２と現在の状態との論理的ＯＲ相互接続に対応する値で、更新することをもたらす。さらに、対応する尺度は、仮に正当性ビット２４６が設定されないならば、データビット２３２が０になるように、採用されるべきである。言い換えれば、デマルチプレクサ２１４は、出力側で、領域２８６の中のレジスタセルに結合され、そして、係数セレクタ２２２からのマルチプレクサ信号によって、前符号化ユニット１０２のデータビット出力を、以前に説明したＯＲ演算の方法で、マルチプレクサ信号によって示された変換係数のそれぞれの第１の状態ビットレジスタセルに結合するように構成される。

さて、第１の符号化パスに責務があるビットモデル化ユニット１０８₁の動作モードが説明された。以下に、第２の符号化パスに責務があるビットモデル化ユニット１０８₂の動作モードについての記述を提供する。その目的のため、図５を参照する。第１の符号化パス１と異なって、第２の符号化パス２は、既に重要な変換係数に属するマグニチュードビットに責務がある。また、ＪＰＥＧ２０００符号化体系によると、第２の符号化パスはマグニチュード改良パスと称されて、現在のマグニチュードビット面の符号化パスの前に既に重要である係数に属するマグニチュードビットに関連している。しかし、第２の符号化パスは、正確には第１のパスのためだけで重要にならない。これは、第２の符号化パスのマグニチュードビットのメンバー資格の決定が、デマルチプレクサ２１４を介して、メモリ２８６の中に、すなわち、図８の観点から見られるように、第１の状態ビットに基づいて、メモリ２８６の右手側のレジスタセルの中に、フィードバックすることによってまだ更新されていない、シフトレジスタユニット１０６のパート１０６₃の中の状態ビット基づいてなされることを意味する。しかしながら、逆に、第２のパスに属するマグニチュードビットのコンテキストが、以下でさらに詳細に説明されるように、第１の更新された状態ビットに基づいて決定される。それは、ビットモデル化ユニット１０８₂とビットモデル化ユニット１０８₃（次に、同様に記載される）が、十分な距離で、時間的な期間内に、シフトレジスタランクのユニットの中の、現在モデル化されているビットモデル化ユニット１０８₁のマグニチュードビットの後に来るそのようなマグニチュードビットに関してモデル化を実行する理由である。いま説明した模範的な場合において、２つのシフトパルスの固定オフセットが、一例として、このオフセットが、最小距離に保たれている間、２つのシフトレジスタランクのように可変であっても、想定される。

図５は、本発明の実施形態に係るビットモデル化ユニット１０８₂の構造を示す。図４との類似で、それは再びシフトレジスタユニット１０６と関連バッファ１１０₂とを共に示している。ビットモデル化ユニット１０８₂は、アプリケーション決定器３００、前置符号器３０２、制御ビットコントローラ３０４、４ビットレジスタ３０６、および合計閾値決定器３０８を含む。アプリケーション決定器３００は、入力側で、シフトレジスタユニット１０６のパート１０６₃に結合され、出力側で、４ビットレジスタ３０６に結合される。前置符号器３０２の入力と合計閾値決定器３０８の入力の両方は、レジスタ３０６に結合される。また、前置符号器３０２は、入力側で、シフトレジスタユニット１０６のパート１０６₂、１０６₃、および１０６₄に結合される。本質的に、前置符号器３０２は、現在の組のそれぞれのマグニチュードビットの１つに、互いに対応するように設計されている、４つのマグニチュードビット前符号化ユニット３０２₁〜３０２₄を含む。前記ユニットは、図５の中で斜線で表されている。前符号化ユニット３０２₁〜３０２₄のそれぞれは、データビットのための出力３１０とコンテキストインデックスのための２ビット出力３１２を含む。制御ビットコントローラ３０４は、エンドオブパスビットのための出力３１４とバイパスモードビットのための出力３１６を含む。出力３１０〜３１６は共に、１４ビットワード３１８のための１４ビット出力を定義する。前記出力はバッファ１１０₂の入力に結合される。また、合計閾値決定器３０８の出力は、バッファ１１０₂の別の入力に結合されて、正当性ビット３２０をバッファ１１０₂に出力する。

さて、ビットモデル化ユニット１０８₂の構造を説明したので、その動作モードを以下で説明する。アプリケーション決定器３００は、レジスタ３０６の中の入力情報に基づいて、現在、モデル化されるべき各マグニチュードビットのための情報ビットｉ_ae、ｊ_ae、ｋ_ae、およびｌ_aeを形成するように構成される。前記情報ビットｉ_ae、ｊ_ae、ｋ_ae、およびｌ_aeは、それぞれのマグニチュードビットがパス２に属するか否かを示す。そのため、シフトレジスタユニットの適当な数のシフトパルスによって遅延される方法で、レジスタ３０６の中に情報ビットｉ_ae、ｊ_ae、ｋ_ae、およびｌ_aeを書く。遅延は、前置符号器３０２が、入力側で、アプリケーション決定器３００が現在第１の制御ビットを評価するためのマグニチュードビットのレジスタ位置から下流に接続されているシフトレジスタユニット１０６のマグニチュードビットパート１０６₂のレジスタセルに結合されているという事実のためである。パート１０６₂の中の前記レジスタ位置は、一点鎖線３２２によってマークされる。特に、前符号化ユニット３０２₁は、入力側で、レジスタセル２５２_1，2およびレジスタ３０６の中のエントリービットｉ_aeに結合される。前符号化ユニット３０２₂は、レジスタセル２５２_1，3およびレジスタ３０６の中のビットｊ_aeに結合される。したがって、前符号化ユニット３０２₁〜３０２₄のそれぞれは、現在モデル化されるべき４つの行３２２のマグニチュードビットの異なる１つに対して責務がある。

前符号化ユニット３０２₁〜３０２₄のそれぞれは、セル３２２のマグニチュードビットに従って、データビットを調整する。それらは、隣接係数の更新された重要性によってコンテキストインデックスを決定する。その目的のために、前置符号器３０２は、図８の中で一点鎖線３２４でマークされた、シフトレジスタユニット１０６のパート１０６₃のレジスタセルに結合する。特に、例えば、前符号化ユニット３０２₁は、マグニチュードビット２５２_1,2の１つを囲む係数に関連する、レジスタセル２７４_1,1〜２７４_3,1、２７４_1,3〜２７４_3,3、２７４_1,2、および２７４_3,2に結合される。特に、各符号化ユニット３０２₁〜３０２₄は、これらの隣接係数の第１の制御ビット２７４の論理的相互接続からの形式によって、そのコンテキストインデックス３１２を指定する。しかしながら、仮に、それぞれの前符号化ユニット３０２₁〜３０２₄のレジスタ３０６の中の関連エントリーが、それぞれのマグニチュードビットが全くパス２に属さないことを示すならば、前記前符号化ユニット３０２₁〜３０２₄は、コンテキストインデックスビット３１２をビット結合に設定する。ビット結合は、どんな意味のあるコンテキストインデックスにも対応しない、そして、その結果、それに従って関連しているデータビット３１０が無効であることを、独りでに明らかにする。

さらに、前置符号器３０２は、シフトレジスタユニットのパート１０６₄のレジスタセル２８０に結合する。特に、各前符号化ユニット３０２₁〜３０２₄は、それぞれのマグニチュードビットに関連している第２の状態ビットのためのそれぞれのレジスタセルに結合する。この関係において、前符号化ユニット３０２₁〜３０２₄は、それらによって出力された自分達のコンテキストインデックス３１２が、ちょうど説明された論理的相互接続に依存するだけではなく、それぞれの第２の状態ビットにも依存するように、すなわち、問題の変換係数が、マグニチュードビットが第２の符号化パス２を縦断する、前の、より重要なマグニチュードビット面の中のマグニチュードビットを既に有しているか否かに依存するように構成される。前置符号器３０２をパート１０６₄のレジスタセルに結合することは、図８で一点鎖線３２６によって示される。

例えば、制御ビットコントローラ３０４は、上でコントローラ２２４を参照して説明したのと同様の方法で、バイパスモードビット３１６を調整する。同じ方法は、エンドオブパスビット３１４に適用される。また、制御ビットコントローラ３０４も、その結果、制御ビット３１４と３１６を設定して、後置算術符号化手段に、いわゆるバイパスモードがアクティブであるか否か、または現在の符号化パスが完成されているか否かを示す情報を提供する。

既に言及したように、ビット３１０〜３１６は、データワード３１８を形成する。例えば、バッファ３１０₂は、エンドオブパスビット３１４が設定される場合を除いて、正当性ビット３２０が設定されるときだけ、１４ビットワード３１８をバッファの中に受け取るように構成される。その場合、１４ビットワード３１８が、いずれにせよバッファ３１０₂の中に格納される。もちろん、代替手段として、既に図４を参照して説明したように、格納を含むより大きいデータワードの中に、正当性ビットおよび１４ビットワード３１８を結合することも、いずれにせよ可能である。

合計閾値決定器３０８は、レジスタ３０６のビットをまとめて、合計が１以上であるか否かを確かめる。検証結果に応じて正当性ビット３２０を調整して、その結果、仮に少なくとも現在変更されるべき現在の組の中のマグニチュードビットの１つがパス２に属するならば、正当性ビットを設定する。

その結果、ビットモデル化ユニット１０８₂は、１処理サイクルの間に、パス２に属する現在の組３２２の中のそれらのマグニチュードビットを、データワード３１８の中に前符号化できる。前記組自体が、１４ビットデータワード３１８の中の実際に正当である、および／または、算術符号器１２４（図３）の出力にて符号化されるべきデータストリームの中に導入されるべき、データビットとコンテキストインデックスのペアの数を明らかにする。前記ペアは、否定的な場合において、データビットとコンテキストインデックスの正当な結合でない、または、正当なコンテキストでない、特定のビット結合を有する。その観点から、ビットモデル化ユニット１０８₂は、シフトパルス出力能力を全く必要としない。ビットモデル化ユニット１０８₂は、パス１に属する１マグニチュード当たり少なくとも１処理サイクルを必要とする、説明されたビットモデル化ユニット１０８₁と少なくとも同じくらい速いからである。

以下は、第３の符号化パスのためのビットモデル化ユニット１０８₃の構造と動作モードの記述である。この関係については図６を参照してなされる。ブロックとそれらの相互結合に関して、構造は図４のビットモデル化ユニット１０８₁の場合と同様である。不要な反復を避けるために、図６において、基本的に図４の要素と同じ仕事を持つ要素は、最初の桁（百の位）だけが図４のそれらと異なる、明確には、２の代わりに４を有する参照符号を付けて提供される。特に、図４の要素のすべてが図６に表現されている。ただし、図６に示されたバッファは当然バッファ１１０₃であることを除き、エンドオブパスビット４４２と、エンドオブバイパスビットよりむしろ、エンドオブブロックビット４４０とを加えた、制御ビットコントローラ出力を除き、サインビット前符号化ユニット４０８が、制御ビットコントローラ４２４に結合しないことを除く。図４と６の互いに対応する要素のシフトレジスタユニット１０６の機能性と正確な配線の違いは、以下の記述から集められる。従って、以下で説明される機能性の記述は、図４を参照して、対応する要素に関連する機能性のそれぞれの記述を置き換えることである。さらに、機能性と配線に関する限り、図４の記述を参照する。

上で述べた要素に加えて、ビットモデル化ユニット１０８₃は、レジスタ４１８に結合される入力を持つランレングス符号化ユニット５００を含む。そして、レジスタ４１８の入力は、分析／予測ユニット４００の別の出力に結合される。ランレングス符号化ユニット５００の出力は、３ビットを持つランレングスシンボル５０２を出力するために供給される。その結果、他の出力ビット４３０〜４３６、および４４０、４４２と共に、１５ビットのデータワード４４４である、バッファ１１０₃に入るデータワード４４４を形成する。

モデル化されるべき係数が、まだ現在のビット面に対して非重要で、第１のパスによってまだ得られていないとき、ビットモデル化ユニット１０８_３が対応する第３の符号化パスが重要になる。したがって、それは「クリーンアップパス」とも称される。コンテキスト形式と前符号化に関して、第３の符号化パスの動作モードは、第１のパスと同様であるが、しかし、いわゆるランレングス（ＲＬ）によって原始的に広げられる。言い換えれば、第３の符号化パスは、第１のまたは第２の符号化パスのどちらにも属さない、残っているマグニチュードビットに対応する。パス３のマグニチュードビットの符号化は、４つの現在の行の中で、ちょうどパス１の場合のように、４つの現在の行の中のマグニチュードビットの全てが、まだ重要でなく、そして、非重要隣接係数だけを含む変換係数に関連している場合を除いて、実行される。ランレングスモードが、上から下まで、非重要の状態で残っている現在の組の中のそのようなマグニチュードビットの稼動を示し、この結果、中断されるように設定する。仮に、現在のビット面の中の４つの現在の行のマグニチュードビットの１つが、重要になる、または１のマグニチュードビット値を示す場合にだけ、この４つの行の中のその後のマグニチュードビットは、パス１の場合のように、さらに符号化される。そして、原始的にラングレス（ＲＬ）を中断する係数のサインが符号化される。

パス３のこの簡潔な概観に従って、ユニット１０８_３の動作モードが、もう一度図６と８を結合することによって説明される。定義上、パス３は連続したパスの中の最後のものであるので、重要性検証はそれぞれ、ビットモデル化ユニット１０８_１によって既に更新されたそれらの第１の状態ビット、すなわち、図８の領域２８６の左側の第１の状態ビットを参照する。隣接係数重要性の検証を考慮に入れる間、４つの現在の行の領域は、ビットモデル化ユニット１０８_１の現在の領域２８２の後ろの少なくとも２つのシフトレジスタランクに位置している。図６の実施形態によると、現在の領域は、前記領域の後ろの２つのシフトレジスタランクに正確に位置している。しかしながら、上でパス２に関して説明したように、可変オフセットを可能にするために、図８と比べて、変更されるべきシフトレジスタユニットの構造が準備される。その結果、２つのユニット１０８_１と１０８_３の処理速度は切り離される。

ビットモデル化ユニット１０８₃の作動モードを例証するために、以下に図６と８を組み合わせて参照する。再び、分析／予測ユニット４００が、ユニット１０８₃の中で次にモデル化されるために供給される、４つのマグニチュードビット２５２_2,2〜２５２_2,5の組を予め確かめる。その組は、パス３に属し、すなわち、パス１または２に属さない。そして、このエンドは、カップリング４２８を介して、シフトレジスタユニット１０６のパート１０６₃のレジスタセルに結合される。前記シフトレジスタセルは、図８の３点鎖線５０４によって囲まれる。領域５０４の中のこれらの第１の状態ビットの中で、領域２８６の中に位置した状態ビットは、更新される必要がある。または、状態ビットが、ことによると第１のパスの間、重要になるという事実の考慮が必要である。この目的のために、分析／予測ユニットは、関連領域２９２のマグニチュードビットと同様に、ビットモデル化ユニット１０８₁の分析／予測ユニット２００の前の予測結果（前のシフトサイクルに関して得られた予測結果）を使用する。この目的のために、分析／予測ユニット４００は、カップリング４４６を介して、領域２９２のレジスタセルに結合される。さらに、分析／予測ユニット４００は、図４の場合との類似で、現在の予測のために、現在モデル化されるべき領域の中のマグニチュードビットに明らかに関連する、予測のための最新の予測結果を使用する。そのため、明確に、専用符号化パス、すなわち、シフトサイクルの稼動の前に生じない符号化パス３のために位置２７４_2,2〜２７４_2,5の中の重要性の更新を考慮に入れる。それは、分析／予測ユニット４００が、シフトレジスタ１０６の領域１０６₂の中の別のマグニチュードビットレジスタセルに、すなわち、三点鎖線５０６でマークされた領域の中の現在の４つの行のそれらに結合される理由である。ちょうど、図４の場合と同じように、分析／予測ユニット４００は、次のシフトサイクルのために、レジスタ４１８に予測結果を出力する。

シフトサイクルの始めにおいて、すなわち、パス３のそれらのメンバー資格に関して予測されたシフトレジスタユニット１０６のパート１０６₂の中のマグニチュードビットが、前に進んで、レジスタ４１８の中の予測が参照されて、それが図６の例に応じて分析／予測ユニット４００から得られる現在のマグニチュードビットと共に、現在のマグニチュードビット組を表すときに、ランレングス符号化ユニット５００は、レジスタ４１８の中の４ビットのベクトルを評価する。従って、一つには、ランレングス原始が適用されるか否か、すなわち、現在の組の４つのマグニチュードビットの全てが第３の符号化パスに関連しているか否か、そして、仮にそうであるならば、それらの中で重要になるビットマグニチュードのために、それがどんな場所でも中断されるか否か、を確立する。そして、この評価によってランレングスシンボル５０２を調整する。それから、重要になるマグニチュードビット、すなわち、底の端まで下がって、重要になるものを含む、重要になるものを支持するマグニチュードビットは、係数セレクタ４２２によって対応するマルチプレクサ信号に変換される。後者のために、サインは符号化データストリームの中に符号化されるためにまだ残っているからである。その結果、符号化ユニット４０２と４０８は、上で説明された方法で、データビットとコンテキストビット４３０〜４３６のそれぞれのペアを前記マグニチュードビットのために発生させる。既に上に言及したように、前符号化ユニット４０２と４０８は、この終わりに、マグニチュードビットごとに１つの処理サイクルを必要とする。したがって、重要になる４つの現在のマグニチュードビットのうち１つより多いマグニチュードビットが存在しない限り、４つの行のための１つのデータワード４４４だけが、ランレングス符号化の場合に、ビットモデル化ユニット１０８₃によって発生する。さもなければ、数個の１５ビットのデータワード４４４が発生し、ランレングスシンボル５０２はランレングス原始が適用された第１のデータワード４４４の中にだけ示され、そして、さもなければ、ランレングスシンボル５０２はそれが非重要であることを示す。

パス３は最後のパスですが、前符号化ユニット４０２の出力におけるマグニチュードデータビット４３２は、デマルチプレクサ４１４を介して、シフトレジスタユニット１０６のパート１０６₃に、フィードバックされる。明確には、係数セレクタ４２２からのマルチプレクサ信号によって、レジスタセル２７４_2,2〜２７４_2,5の４行の中のそれぞれのレジスタセルに、フィードバックされる。この理由は、次のシフト動作において、図８の中のこの４行が１つの位置だけ左に移動し、重要性に関して更新するつもりであるからである。デマルチプレクサ４１４は、出力側で、レジスタセル２７４_2,2〜２７４_2,5に結合される。マルチプレクサ４０４は、入力側で、領域５０６の中のレジスタセルに結合される。マルチプレクサ４０６は、入力側で、領域５０８の中のレジスタセルに結合される。領域５０８は、隣りの係数を含むマグニチュードビット５０６の現在の４行によって囲まれた領域のために第１の状態ビットを含む。マルチプレクサ４１０は、シフトレジスタユニット１０６の領域１０６₁の中のレジスタセルのそれぞれの領域に結合される。領域１０６₁は図８の５１０で強調される。マルチプレクサ４１２は、入力側で、領域５０８の中のレジスタセルに、明確には、例えば、レジスタセル２７４_1,2〜２７４_1,5、および２７４_2,1〜２７４_2,4に結合される。

明確な方法で、ビットモデル化ユニット１０８₃は、結果的に、モデル化されるべき係数が、それらがまだ非重要であるか否かに関して分析され、そして、直接隣接係数が、それらが既に重要であるか否かに関して分析されるように見える。そのような方法で、分析が、現在モデル化されるべき行の前の１つの行について既に行われる。分析の結果は、再び４ビットのベクトルとして、特にレジスタ４１８に出力される。４ビットのベクトルは、ラングレス原始が４つの現在の係数に適用されるか否かを決めるための基礎として使用される。また、仮に、ランレングス符号化ユニット５００によって確かめられる条件が満たされるならば、レジスタ４１８の各ビットが設定されるので、正当性ビットはマルチプレクサ５１６によって当然に設定される。そして、符号化ユニット５００が、ラングレス原始が適用されるか否かを表すシンボル５０２を指定しながら取り囲む、ランレングス符号体系を実行する。そして、多分、その位置で、係数は重要になる。仮に、現在の組の中の少なくとも１つの係数が重要になるならば、関連サインビットはさらに、前符号化ユニット４０８によって符号化される。そのため、マグニチュードビットは、稼動を中断する（ビット４３２と４３６は、この処理サイクルの中で非重要である）。ラングレス原始を中断するマグニチュードビットを支持するビット位置のために、前符号化ユニット４０２は、現在の行のそれぞれの次の係数のために、上で既に説明したＳＰ符号化体系を実行する。それは、データビットとマッチングコンテキストインデックスを指定しながら取り囲む。それは、隣接係数の重要性を論理的に相互接続することによって形成される。それぞれのビット位置に設定されるＳＰ符号体系のデータビット、またはそれぞれのマグニチュードビットが、接続４９４を介して確かめられるとき、ＳＣ体系は前符号化ユニット４０８によってと合うコンテキストインデックスによって前記その後のビット位置のために実行される。それはデータビットとマッチングコンテキストインデックスを指定しながら取り囲む。それは、隣接係数の重要性とサインを論理的に相互接続することによって形成される。制御ビット４４０と４４２は、制御ビットコントローラ４２４によって設定される。制御ビットコントローラ４２４は、現在の符号化パスまたは現在の符号ブロックが完成したか否かを、後置算術符号化手段に通信する。後者は、図２の例で例えば、組ｕ_n、ｖ_n、ｗ_n、ｘ_nに適用される。シンボル５０２と制御ビット４４０と４２４と同様に、ＳＰ体系とＳＣ体系のデータビットとコンテキストインデックスは、１５ビットのデータワード４４４に結合される。仮に、正当性ビットが設定されるならば、そして、どのような場合でも、エンドオブパスビット４４２が設定されるならば、データワード４４４は、バッファ１１０₃の中に格納される。

また、当然、分析／予測ユニット４００は、いくつの係数が１つの行の中でモデル化されるかを予測する。前記予測は、現在モデル化されるべき行の前の行に既になされる。そのため結果は、シフト動作の中に既に存在している。結果が「０」または「１」であれば、次のシフト動作はすぐに、次のクロックで続く。クロックカウンタ４２６はシフトレジスタユニット１０６にそれを伝える。予測結果は４ビットのベクトルと重要性状態変数からの論理的な相互接続によって形成される、上で説明されたように、両方のユニット１０８₁と１０８₃がそれらのシフトパルスをシフトレジスタユニット１０６に送ったときだけ、シフト動作が実際に実行されるという効果に対応する尺度が、シフトレジスタユニット１０６の中に採用される。従って、シフト動作があまりに早く始められないことを確実にする。

さて、３つのビットモデル化ユニット１０８₁〜１０８₃を説明したので、本発明の実施形態に係るパス決定器１２２の内部構造の詳細な記述の前に、再び簡潔に図３を参照する。上で説明したように、３つのビットモデル化ユニット１０８₁〜１０８₃は、互いの如何にかかわらず、できるだけ、そして、何よりも互いに並列して、わずかな互いのオフセットによる一般的なスキャンで、現在のマグニチュードビット面のマグニチュードビットを処理する。データワードは、各々の場合に相次いで、バッファ１１０₁〜１１０₃のひたむきな１つに格納される。バッファ１１０₁〜１１０₃は、格納されたそれぞれのデータワードの数列が、読み取られる間、維持されるように設計されている。このため、バッファ１１０₁〜１１０₃は例えば、ＦＩＦＯ（先入れ先出し）記憶法として構成される。もちろん、リング記憶法などのようなほかの方法も可能である。また、適当な読み取り数列に採用される対応する尺度の場合には、直接アドレス可能な、または内容アドレス可能な記憶法も可能である。記憶法は、それぞれのモデル化ユニットごとに別々に提供される必要はない。

パス決定器１２２は、適当な数列の中のデータワードを解読して、それらを算術符号器１２４のために対応する制御信号に変換する。特に、パス決定器１２２は初め、前記パスが完成するまで第１のパスのデータワードを読み出す。それは、エンドオブパスビットによって指示される。そして、パス決定器１２２は、エンドオブパスビットがそこで設定されるまでのそのような時間中、バッファ１１０₂から第２の符号化パスのデータワードを読む。次に、パス決定器１２２は、バッファ１１０₃からデータワードを読む。このようにして、実際にデコーダによって予想される符号配列が保たれる。

図７は、本発明の実施形態に係るパス決定器１２２の内部構造を示す。パス決定器１２２は、一端側で算術符号器１２４に結合され、他端側でバッファ１１０₁〜１１０₃に結合される。特に、図７のパス決定器１２２は、３つのデータワードデコーダ６００₁、６００₂、および６００₃を含む。データワードデコーダ６００₁〜６００₃は、一端側でバッファ１１０₁〜１１０₃のそれぞれの１つに結合され、他端側でマルチプレクサ６０２の対応する入力に結合される。さらに、パス決定器１２２はコントローラ６０４を含む。

それぞれのデータワードライン６０６₁、６０６₂、および６０６₃は、バッファ１１０₁〜１１０₃とデータワードデコーダ６００₁〜６００₃のそれぞれのペアの間に設けられる。そして、次のデータワードをそれぞれのバッファから読み出す。また、要求および確認信号ライン６０８₁、６０８₂および６０８₃が、前記組の間に設けられる。そして、ハンドシェイク処理の中でデータワードを読み出す。それぞれのデータワードデコーダ６００₁〜６００₃は、出力側で、マルチプレクサ６０２のそれぞれの入力との５つの信号接続６１０₁、６１０₂および６１０₃を含む。信号接続６１０₁〜６１０₃はそれぞれデータビット、コンテキストインデックス、正当性ビット、バイパスモードビット、およびエンドオブパスビット接続を含む。データワードデコーダ６００₃の場合において、バイパスモードビット接続だけが、エンドオブブロックビット接続によって取り換えられる。コントローラ６０４は、入力側で、それぞれデータワードデコーダ６００₁〜６００₃のエンドオブパスビット出力およびにデータワードデコーダ６００₃のエンドオブブロックビット出力に結合される。コントローラ６０４は、さらにマルチプレクサ６０２の制御入力に結合された出力を含む。さらに、データワードデコーダ６００₁〜６００₃は、コントローラ６０４と制御信号を交換する。例えば、制御信号は、ハンドシェイク処理を実現するために役立つ。マルチプレクサ６０２は、出力側で、算術符号器１２４との６つの信号接続６１２、すなわち、データビット、コンテキストインデックス、正当性ビット、バイパスモードビット、エンドオブパスビット、およびエンドオブブロックビットのための前に言及した信号接続を含む。さらに、算術符号器１２４は、フィードバックパス６１４を介してコントローラ６０４に結合される。従って、それが信号接続６１２の別のデータを処理するために再び受容的であるか否かコントローラ６０４に伝えることができる。

動作の間、データワードデコーダ６００₁〜６００₃は、相次ぐ３つのバッファ１１０₁〜１１０₃のそれぞれの１つからデータワードを読み出して、データワードを解読する。データワードデコーダ６００₁は、各場合において、１２ビットのデータワードを、１つまたは２つのデータバーストに符号化する。そして、１つまたは２つの連続したクロック内に、それらを信号接続６１０₁でマルチプレクサ６０２に転送する。つまり、マグニチュードデータビットが設定されたとき、別の信号バーストと同様に、係数ビットのためのマグニチュードデータビットと関連コンテキストインデックスと共に信号バーストがモデル化される。次に、データビットで、サイン、および関連コンテキストインデックスを指示する。仮にデータビットが正当であるならば、デコーダ６００₁は正当性ビットを設定する。デコーダ６００₁は、直接に１２ビットデータワードから、信号ライン６１０₁上のバイパスモードビットとエンドオブパスビットとを引き出す。

デコーダ６００₂は同様に振舞う。デコーダ６００₂も、最大４つの係数をモデル化するために、バッファ１１０₂からのデータワードを、データビットとコンテキストインデックスに戻して解読する。そのため、信号ライン６１０₂上の最大４つの連続した信号バーストの形式で、それぞれの１４ビットデータワードを、マルチプレクサ６０２に転送する。データワードコーダ６００₃は同様に振舞う。デコーダ６００₃は、係数モデル化のために、バッファ１１０₃からのインカム１５ビットデータワードを、ランレングスシンボル、データビット、およびコンテキストインデックスに戻して変換する。そして、仮にデータビットが、サインビットモデル化のために設定されるならば、信号ライン６１０₃上の１つまたは２つの連続した信号バーストの形式で、インカム１５ビットデータワードを、マルチプレクサ６０２に転送する。しかしながら、仮にラングレスシンボルから集められるラングレス原始が重要であれば、組の中で先端から第２の位置で、パス３ビットだけの中のランレングス全体が重要になる（またはマグニチュードビットが重要にならない）場合には、データワードデコーダ６００₃が１つの信号バーストへの変換を実行する。また、パス３だけの中のマグニチュードビットが重要になる場合には、データワードデコーダ６００₃が最大４つの信号バーストへの変換を実行する。コントローラ６０４は、エンドオブパスビットを評価する。そのために、先ず、信号ライン６１０₁を、信号ライン６１２のそれぞれの信号ラインに連続して接続する。次に、信号ライン６１０₂を、次に信号ライン６１０₃を連続して接続する。このようにして、算術符号器１２４は、バイパスモードがそれぞれの係数のために使用されるべきであるか否か、および、現在の符号化パスまたは符号ブロックが完成しているか否かに関して、それぞれのデータビットとコンテキストインデックスの情報を得る。１番目に言及した場合において、算術符号器１２４は、算術間隔の副分割を中断して、対応するデータビットを、バイパスモードビットが設定されている状態で、クリアテキストの中の算術データストリームの中に挿入する。そして、２番目の場合において、算術符号器１２４は、現在の間隔を、ちょうど個々のコンテキストの確率推定値のような事前決定値に戻してリセットする。この場合、算術符号器は適応型になるように構成される。上で説明したハンドシェイク接続によって、パス決定器１２２の中の情報の流れは、バッファ１１０₁〜１１０₃がデータを含むか否か、および／または、算術符号器がデータを受け入れる準備ができているか否かによって、制御される。

上で説明した図３〜図８のブロック符号器はハードウェアで実現される。その場合、それはハードウェアベースのＪＰＥＧ２０００ブロック符号器を表す。そこでは、コンテキストモデル化の中で要求される処理ステップの数が、上に図示した並列処理とパスメンバー資格予測のため減少する。符号化パスによって、係数ビットはサインビットと共に同時にワンステップでモデル化されるか、または、最大４係数ビットの行が同時にワンステップでモデル化されるか、または、最大４係数ビットの行がいわゆるランレングス原始に、ワンステップでモデル化される。前記同じステップは、サインビットと共にモデル化することを含む。その係数は重要になる。

さらに、いくつの係数がワンステップで１行の中でモデル化されるかの予測を提供した。時間の過程で、これらは、同じクロック周波数で、より短い時間量で符号化パスを符号化するという効果を測定する。レジスタセット処理のための待ち期間が省略されるからである。最大４つの係数が同時にモデル化されるからである。最大４つのモデル化動作がワンステップで行われるからである。それは、１行のモデル化動作の始めに、いくつの係数がワンステップでモデル化されるかが既に知られているからである。その結果として、モデル化の間の時間がかかる検証機能が省略される。

さらに、ビット抽出は離散的な状態変数の減少を可能にした。離散的な状態変数は、符号ブロックの各係数に対して登録され、更新される。その結果として、追加の読み書き動作が省略されるので、一方では、必要メモリ量が減少し、他方では、符号化パスの符号化が加速される。

図３〜８のブロック符号器の利点は、特に、符号化パスによって、縞の中の別の下に置かれた最大４つの係数ビットが、同時にモデル化されることにある。そのため、最大４つのビット／コンテキストペアに対して圧縮された情報を含むことさえできる情報ワードを発生する。前記情報ワードは、一時的に格納され、デコーダでの適当な評価によって、適当な表現と上で説明した方法の正しい数列とで、下流の算術符号器に提供される。上の尺度によって、係数ビットモデル化が改良され、それは簡素なハードウェア装置を可能にする。

上で説明したように、ビット抽出器は、メモリユニットから係数のベクトルを得て、符号化されるべきビット面ｍのためのベクトルの各係数ｋから、マグニチュードビットｋ_ｍ、サインビットｋ_ｖｚ、および状態ビットｋ_ｓｔを含む情報を得る。状態ビットは、ビット面ｍの中の係数が既に重要であるか否かを示すビットから順番に成る。その目的のため、ビットが設定されているか否かの検証が、現在の面の前記マグニチュードビットのすべてに対して実行される。仮に少なくとも１つのビットが設定されたならば、前記ビット面の係数は重要であり、ＭＲ符号体系が初めてこの係数に適用されるか、または以前に既に適用されたかのいずれかを示すビットから成る。それは、現在のビット面の前記マグニチュードビットのすべてに対して、前記ビットの１つが設定されているか否かの検証が、実行される理由である。そして、仮に少なくとも２つのビットが設定されるならば、ＭＲ符号体系が一度既に係数に適用されている。前述の抽出によって、符号化ブロックの各係数のための離散的な状態変数は、上に言及したように、省略される。前記情報は、各縞に対して新たに決定するために必要であり、符号化の持続時間だけ維持するために必要であるからである。その結果、追加の読み書き動作が省略されるので、一方では、必要メモリ量が減少し、他方では、符号化パスの符号化が加速される。

したがって、図３〜図８に従ったハードウェア装置は、同じクロック周波数における時間過程において、符号化パスの符号化は、実質的により速く実行されるという期待をもたらす。なぜなら、上に言及したように、レジスタセット動作待機期間が省略され、最大４つの係数が同時にモデル化され、最大５つのモデル化動作がワンステップで行われ、１行のモデル化動作の始めに、いくつの係数がワンステップでモデル化されるかが既に知られているからである。その結果、モデル化の間の時間がかかる検証機能は省略される。そして、状態変数のための追加の読み書き動作が省略される。これらの利点は、図１に示されているコンプレッサーに対して、非常に貴重である。そこでは、図３の符号器が使われる。いくつかの研究で、ブロック符号器と上のすべての係数ビットモデル化がＪＰＥＧ２０００符号化の過程の中で最も高価な動作を表すことが既に認められる。本出願の記述の序論で既に言及したライアン他による非特許文献２の中に、研究の結果が示されている。たとえば、それによれば、コンピュータの演算処理パワーの約５２％が、３つの符号化パスのすべての合計のために要求される。その結果、係数ビットモデル化動作の加速は、全体の符号化の過程において重要な効果をもつ。より高い符号化速度がブロック符号器の複数の実施形態によって達成される装置では、資源が節約される。その結果、図３〜図８の実施形態では、より少ない符号化ユニットが、同じ符号化速度を達成するために要求される。

ちょうど言及した装置は、例えば、ＦＰＧＡｓ（電界プログラマブル論理アレイ）で実現される。しかし、集積回路またはＡＳＩＣ（特定用途向ＩＣ）でも実現される。ＦＰＧＡに関して、ハードウェア装置は既に実行に移されている。このため、それぞれの機能的なユニットは、ＶＨＤＬによって説明され、適当なツールを使用することで翻訳され、目標プラットホームに統合される。

様々な変更は、図３〜図８の実施形態に実行される。例えば、シフトレジスタ１０６は異なった構成でもよい。特に、それはより多くのシフトレジスタランクを含んでもよい。例えば、すなわち、それは図８の左側に向かって広げてもよい。さらに、現在の４つのベクトルの間のオフセット２９２、３２２、および５０６は、図８に示されているように、２つのシフトレジスタランクより大きくてもよい。また、オフセットが可変であることも可能である。このために、例えば、図８に示されているように、シフトレジスタユニットは、一定の方法ではなく、２つのシフトレジスタとして構成される。一つはビットモデル化ユニット１０８₁のために、別の一つはビットモデル化ユニット１０８₂と１０８₃のためである。ＦＩＦＯ（先入れ先出し）メモリは、それらの間に配置され、シフトレジスタの間の変数バッファとして機能する。

サインビット前符号化ユニットは、隣接係数のそれぞれのサインビットがデコーダ側で知られているか否かを、第１の制御ビットに基づいて確立することは、前記した。通常、問題の現在の係数に先端で隣接する変換係数の第１の制御ビットは、デマルチプレクサ２１４または４１４を介して更新されると見做される。しかしながら、これは、信号ランタイムを考慮するため、処理サイクルが遅延になるという結果をもたらす。また、サインビット前符号化ユニットは、前記隣接係数の対応するマグニチュードビットによって、次の隣接係数の第１の制御ビット（まだ更新されていない）を実際に更新することも可能である。

また、表現を簡単にするために、ビット面の縁や、縞の始めや終わりなどの縁に関連した問題は、不必要に前の記述を複雑にしないように、上で詳細に議論していない。デコーダに存在していない、または利用できないどんなデータも、望ましくは、デコーダ側で知られている方法で、同意される限りにおいて、事前決定値に調整される。さらに、図３のブロック符号器の中で、縞のマグニチュードビットを符号化するとき、隣接縞のそれぞれの隣接列は、無視される。この場合、例えば、シフトレジスタも、より小さくなり、従って、それぞれのパート１０６₁〜１０６₃の中において、縞の４つの列だけを含む。

図９はブロック符号器の少し一般的な例を示す。一般に７００によって指定された図９のブロック符号器は、前置符号器７０２、バッファ７０４、およびエントロピー符号器７０６を含む。符号化されるべき変換係数ブロックは、図９の７０８で例証される。ちょうど上に記載されたビットモデル化ユニットは、前置符号器７０２が、組７１２の中の、列と行に配列された変換係数７１０を縦断するように構成される。４つの変換係数７１０に属する組７１２は、ここで一例として、行方向に隣接する。特に、前置符号器７０２は、ビット面ごとに、変換係数７１０がいくつかのビット面を定義するために表される数個のマグニチュードビットを縦断するように構成される。そのため、特に、それぞれの面の中の組７１２の中のマグニチュードビットを縦断する。この関係においては、前置符号器７０２は、ビットモデル化ユニット１０８₂でそうであったように、重要な変換係数のマグニチュードビットのみなどのマグニチュードビットの事前決定の１つを前符号化する。または、前置符号器７０２は、ビットモデル化ユニット１０８₁と１０８₃でそうであったように、非重要な変換係数のマグニチュードビットだけを前符号化する。この関係においては、前置符号器７０２は、前記の符号化と同様に、組ごとに、事前決定マグニチュードビットを、データワード７１４に、すなわち、図９の事例では最４つに前符号化する。または、マグニチュードビットごとの方法で前符号化する。しかし、この場合、関連サインが、マグニチュードビットと共にデータワード７１４に符号化される方法で、前符号化する。

したがって、バッファ７０４は、非常に圧縮された形式で、事前決定マグニチュードビットの符号化を、多分関連サインと共に収容する。逆に、前置符号器７０２は、１データワード当たり１動作クロック、または１動作サイクルだけを要求する。その結果、縦断動作が速い。

エントロピー符号器７０６は、データワードが格納された順にバッファ７０４からデータワードを得て、データワードをエントロピー符号化するように構成される。バッファ７０４のサイズが十分である限り、処理速度は、バッファ７０４の中の一時的な格納量において前置符号器７０２の処理速度から独立することが可能である。

当然、組のサイズは、４マグニチュードビットに制限されない。また、組７１２の中で隣接しているマグニチュードビットの行配列にも制限されない。図９の実施形態においてさえ、マグニチュードビットのうちの事前決定マグニチュードビットだけが、前置符号器７０２よって得られる、そして、したがって、変換係数データの損失性圧縮は作用しているけれども、前置符号器とバッファの別のペアは、前の実施形態との類似で、前置符号器７０２とバッファ７０４のペアに並列に接続される。したがって、さらに、他の事前決定マグニチュードビットを、エントロピー符号化手段１１２と同様に、データワードの中の前符号化されるマグニチュードビットを符号化するために、適当な数列の中のエントロピー符号器の出力にてデータストリームの中に、サインビットによって、符号化する。その場合、決定器が、エントロピー符号器７０６の中に提供される。別の変更によると、図３の実施形態と同様に、前置符号器７０２は、付加的に、または、択一的に、それから上流に接続したビット抽出器とシフトレジスタユニットを持つ。その結果、前置符号器が、このシフトレジスタユニットの中に含まれた情報に基づいて、例えば並列に接続された前置符号器と共に作動する。

図１０は、ブロック符号器の別の少し一般的な例を示す。一般に８００によって指定された図１０のブロック符号器は、ちょうど前の実施形態のように、変換係数のブロックを符号化するために提供される。変換係数のそれぞれは、マグニチュードビット面の数列を定義する数個のマグニチュードビットによって表される。図１０では、これらのマグニチュードビット２５２は、同じ参照数字、同じ形および配列、すなわち、立方体として配列された列、行、および深さで、マグニチュードビット面で例証される。マグニチュードビット２５２の結果としての３次元のブロック８０１は、断面図で見られる。従って、現在のマグニチュードビット面８０４は可視できる。既に符号化された、それほど重要でないマグニチュードビット面は、さらに後に位置し、より重要なビット面は可視できない。ブロック符号器８００は、マグニチュードビット２５２を、マグニチュードビット面ごとに、特に、それぞれの現在のマグニチュードビット面８０２を個別に、事前決定数列の中で、または、前の実施形態との類似で一例として図１０に表現されるように、隣接マグニチュードビット２５２の組の中で縦断することによって、縦断するために提供された符号化手段８０２を含む。現在のマグニチュードビット面８０２の中で、符号化手段は、縦断の数列の中で、事前決定マグニチュードビットを、符号化データストリーム８０６の中に符号化する。従って、現在のマグニチュードビット面８０４のマグニチュードビット２５２の縦断が、個別にまたは組ごとに、前の実施形態の場合と同様に、実行される。特に、現在符号化されるべき組は、図１０の８０８で斜線によって強調される。

符号化手段８０２は、バッファ８１０、ビット抽出器８１２、および符号器８１４を含む。ビット抽出器８１２は、マグニチュードビット２５２の縦断の間、変換係数のために第１の状態ビット８１６を決定する。変換係数は、パス数列に従って、最も早く次に処理されるべき現在のマグニチュードビット面８０２のマグニチュードビットによって表される。そして、そのため、表現方法によって、可能性のあるマグニチュードビットが、図１０で矩形８１８によって強調される。第１の状態ビット８１６は、現在のマグニチュードビット面８０４に関連した重要性を示す。特に、ビット抽出器８１２は、マグニチュードビット８１８と同じ変換係数を表すが、しかし、前者より重要なビット面の中に位置しているマグニチュードビットから、これらの状態ビットを決定する。これらの第１の状態ビット８１６で、ビット抽出器８１２は、主に第１の状態ビットが符号器８１４によって要求される限り、前記第１の状態ビットを一時的に格納する記憶装置８１０を絶え間なく満たす。すなわち、アクセスしやすくて、更新可能でなければならない。例えば、バッファ８１０は、先入れ先出しメモリとして構成される。符号器８１４は、バッファ８１０の中の第１の状態ビットを使用している間、マグニチュードビット２５２のうちの事前決定マグニチュードビットを、符号化データストリーム８０６の中に符号化する。

マグニチュードビット面は、マグニチュードのビット面ごとに縦断される。全ての変換係数のために、従って、個々のマグニチュードビット面の全体の符号化にわたって、第１の状態ビットが格納されなければならないことは、結果的に必要ない。

図１０の実施形態では、現在のマグニチュードビット面１０４のマグニチュードビットの縦断は、組的な縦断のアプローチに制限されない。むしろ、マグニチュードビット２５２は１つごとに、または２つごとなどで縦断される。バッファ８１０は、前の実施形態のように、第１の状態ビットに加えて別の情報を格納するために提供される。例は、マグニチュードビット２５２、および／または、関連サインビット、および、多分、第２の状態ビットの一時的な格納である。図１０の実施形態でさえ、マグニチュードビットのうち事前決定マグニチュードビットだけが、符号器８１４によって得られる。したがって、変換係数の非可逆圧縮は実行される。また、別の符号器は、前の実施形態との類似で、符号器８１４に並列に接続される。従って、さらに他の事前決定マグニチュードビットを符号化する。この場合、適当なエントロピー符号化手段はマルチプレクサを含む。または、マルチプレクサ／決定器だけが、前記２つの符号器から下流に配置される。従って、様々な異なった事前決定マグニチュードビットが符号化データストリーム８０６に統合される数列を決定する。付加的に、または、択一的に、予測手段が、バッファと符号器８１４の間に接続される。前記予測手段は、前の実施形態の中の予測ユニットと同様に、まだ処理されていないマグニチュードビットが、事前決定マグニチュードビットに属するか否かを予測する。

図１１はブロック符号器の、別のわずかに一般的な例を示す。一般に９００によって示される図１１のブロック符号器は、符号化手段９０２と予測手段９０４を含む。両方の手段９０２と９０４は、符号化されるべき変換係数ブロック９０６にアクセスする。この関係において、符号化手段９０２は、ちょうど上で議論したビットモデル化ユニットのように、シフトレジスタユニット１０６、ビット抽出器１０４および隣接算術符号化手段１１２とそれらとの相互作用で、変換係数９１０を縦断するように構成される。変換係数９１０は、それぞれ、４つの変換係数９１０に属する組９１２の中の行と列に配列される。変換係数９１０は、ここに、一例として、行方向に隣接する。特に、符号化手段９０２は、数個のマグニチュードビットをビット面ごとに縦断するように構成される。数個のマグニチュードビットは、変換係数９１０によって表され、数個のビット面を定義する。従って、特に、それぞれのビット面の中で、組９０２の中のマグニチュードビットを縦断する。 この関係において、符号化手段９０２は、ビットモデル化ユニット１０８₂に関する場合は、重要な変換係数のマグニチュードビットだけのように、または、ビットモデル化ユニット１０８₁と１０８₃に関する場合は、非重要な変換係数のマグニチュードビットだけのように、マグニチュードビットのうちの事前決定マグニチュードビットを前符号化する。事前決定マグニチュードビットは、例えば、符号化手段９０２によって符号化データストリーム９１４の中に符号化される。その結果、事前決定マグニチュードビットが符号化データストリーム９１４の中に符号化される順序が、一例として、前の実施形態の場合のように、例えば上から下までの各組９１２の中の内部マグニチュードビット数列で、組９１２の中のマグニチュード係数を縦断する順序に対応する。符号化は、そうする必要はないが、上の場合のように算術符号化でもよい。しかしながら、また、例えば、フフマ（Ｈｕｆｆｍａ）符号化やランレングス符号化などのような異なるエントロピー符号化も可能である。

予測手段９０４は、パス数列に従って、最も早く次に処理されるべき組の事前決定マグニチュードビット面の隣接マグニチュードビットのうちのマグニチュードビットが、そして、仮にそうだとすれば、どのマグニチュードビットが、事前決定マグニチュードビットに属するか否かを予測するように構成される。符号化手段９０２は、この予測結果９１６を使用して、予測によって事前決定マグニチュードビットを符号化データストリームの中に符号化する。

この関係においては、符号化手段９０２は、特に、例えば、図４のマグニチュードビット前符号化ユニット２０２と同様に、ユニット、例えばハードワイヤユニットを含む。このユニットによって、符号化手段９０２は、前に言及した、指定された数列の中の現在の組９１２の中のマグニチュードビットのうちから選択されたマグニチュードビットを連続して符号化できる。予測手段９０４は、処理サイクルの間に符号化手段によって、現在処理されるべき前記組の前の組に対して、既に予測結果９１６を提供するので、符号化手段９０２は、符号化回路が連続して動作し、クロック遅延なしで、現在の組９１２の中の事前決定マグニチュードビットを連続して処理する。 これはビットモデル化ユニット１０８₁と１０８₃の場合であった。

他方、符号化手段９０２は、図５のマグニチュードビット前符号化ユニット３０２₁〜₄と同様に、並列に動作する数個の符号化ユニットを含む。従って、符号化手段９０２は、処理サイクルの間に並列して、現在の組９１２の中の数個のマグニチュードビットを処理できる。しかしながら、この場合、符号化手段９０２は、予測結果９１６のために、この非常に処理するクロックまたは処理サイクルにおいて、現在の組のマグニチュードビットの全てが、要求した数列の中の符号化データストリーム９１４に入ることを防ぐ。しかし、むしろ、並列処理で、符号化手段９０２は、現在の組の個々のマグニチュードビットのメンバー資格を考慮に入れることができる。この結果、事前決定マグニチュードビットだけが、符号化データストリームの中に符号化される。この目的のために、符号化手段９０２は、ビットモデル化ユニット１０８₂の前の実施形態に従って、前置符号器として、バッファから上流に接続される。個々の符号化ユニットまたはマグニチュードビット前符号化ユニットは、それぞれの前置符号器のデータワードを共に形成するパートデータワードを、バッファの中に書く。そして、後続のエントロピー符号化ユニットが、それ自体として、個別のパートデータワードから、それぞれのパートデータワードが事前決定マグニチュードビットに属するか否かを個別に認識する。

もちろん、組のサイズは、４つのマグニチュードビットに制限されないで、また組９１２の中で隣接しているマグニチュードビットの行状配列に制限されない。図１１の実施形態では、マグニチュードビットのうちの事前決定マグニチュードビットだけが、符号化手段９０２によって得られ、そして、したがって、変換係数データの非可逆圧縮が実行されるけれども、別の符号化手段が、さらに他の事前決定マグニチュードビットを符号化するために、符号化手段９０２の前の実施形態との類似で、並列に接続される。仮に、例えば、規格または同様のものは、他の符号化手段の事前決定マグニチュードビットが、初めは符号化データストリーム９１４の中に、その後は、符号化手段９０２の事前決定マグニチュードビットだけが、符号化データストリーム９１４の中に、符号化されるということを明らかにする。決定器は、２つの符号化手段から下流に接続されたデータストリーム９１４へのそれぞれの統合を実行する。さらに、符号化手段９０２は、前の実施形態と同様に、付加的にまたは択一的に、それから上流に接続したビット抽出器またはシフトレジスタユニットをもつ。従って、符号化手段９０２は、このシフトレジスタユニットの中に含まれた情報に基づいて、例えば並列に接続されたデータストリーム９１４の中の指定された符号化手段と共に作動する。

予測手段９０４は、例えば、組の中のマグニチュードビットを縦断する方向において、最も早く、現在処理されるマグニチュードビットに基づいて予測を実行する。このように、予測手段９０４は、予測手段９０４の予測のために決定的である重要性が、例えば、符号化手段９０２による符号化のために、まだ変化するということを考慮に入れることができる。すなわち、その場合、符号化手段９０２は、上のビットモデル化ユニットのように、重要性を更新するように構成される。その場合、符号化手段９０２は、現在の組の中の事前決定マグニチュードビットを符号化する。マグニチュードビットは明らかに非重要な変換係数を表すが、しかし、現在のマグニチュードビット面内は１である。しかしながら、予測手段９０４は、対応するマグニチュードビットを評価することによって、重要になる変換係数がまだ現れていないどんな場合も考慮に入れる。しかしながら、その場合は、現在の重要性を変更することによって、予測に関連している。同様に、予測手段９０４は、対応するマグニチュードビットを評価することによって、並列に接続される符号化手段が、まだ重要になる場合の引き金となり、どの場合が符号化手段９０２の予測結果に影響を及ぼすかを考慮に入れる。

条件によって、変換係数ブロック符号化に関連して説明されたどんな処理も、ハードウェアで構成されるだけではなく、当然、ソフトウェアでも構成される。プログラマブルコンピュータシステムと協力して、電子的に読み込み可能な制御信号で、デジタル格納媒体、例えば、ディスク、ＣＤまたはＤＶＤ上に実現される。その結果、対応する方法が実行される。一般に、本発明は、コンピュータプログラム製品がコンピュータで動くとき、上の方法のどれかを実行するための機械読み取り可能なキャリアに格納されたプログラム符号を持つコンピュータプログラム製品の中で成る。言い換えれば、本発明は、コンピュータプログラムがコンピュータで動くとき、上の方法のどれかを実行するためのプログラム符号を持つコンピュータプログラムとして実現される。この関係において、コンピュータは、プログラムまたはプログラム符号を実行するように構成されたプロセッサ、すなわち、特にマイクロコントローラまたは同様のもののどんな形式を意味することが理解される。

Claims (35)

1. 変換係数（７１０）のブロック（３４、７０８）を符号化するための装置であって、前記変換係数のそれぞれは、マグニチュードビット（２５２）がマグニチュードビット面（３８_１…３８_ｎ）の数列を定義するように、数個のマグニチュードビット（２５２）によって表され、
   各場合において多数の隣接マグニチュードビットの組（２９２、３２２、５０６、７１２）の中の前記マグニチュードビット面（３８_１…３８_ｎ）のうちの事前決定マグニチュードビット面のマグニチュードビットを縦断するための、そして、事前決定マグニチュードビットが、データワード（２４４、４４４、７１４）のうちの１つの中に、関連サインビットと共に符号化され、もしくは、事前決定マグニチュードビットが、データワード（３１８、４４４、７１４）のうちの１つの中に、同じ組の他の事前決定マグニチュードビットと共に符号化されるように、前記組の前記マグニチュードビットのうちの事前決定マグニチュードビットをデータワードの中に符号化するための、そして、他のマグニチュードビットのうちの１つが、関連サインビットと共に、別のデータワード（２４４、４４４、７１４）のうちの１つに符号化される、もしくは、前記他のマグニチュードビットのうちの１つが、同じ組の前記他のマグニチュードビットのうちの別のマグニチュードビットと共に、前記別のデータワード（３１８、４４４、７１４）のうちの１つに符号化されるように、前記事前決定マグニチュードビットと異なる前記組の他のマグニチュードビットを、他のデータワードの中に符号化する、前置符号器（１０８_１、１０８_２、１０８_３、７０２）と、
   データワード（２４４、３１８、４４４、７１４）を一時的に格納するためのデータワードバッファ（１１０_１）と、
   別のデータワードを一時的に格納するための別のデータワードバッファ（１１０ _２ ）と、
   前記データワードバッファおよび別のデータワードバッファからの前記データワードおよび別のデータワード（２４４、３１８、４４４、７１４）を符号化データストリームの中に、特に、初めに前記データワードを前記バッファに符号化し、次に前記別のデータワードを前記別のバッファに符号化することによって、符号化するためのエントロピー符号器（１１２、７０６）と、
   を含むことを特徴とする、装置。
2. 前記変換係数はそれぞれ、前記数個のマグニチュードビット（２５２）およびそれに属するサインビット（２５０）によって表され、前記事前決定マグニチュードビットの符号化は、この事前決定マグニチュードビットに属するサインビットに依存するように、前記前置符号器（１０８_１、１０８_３、７０２）が構成されていることを特徴とする、請求項１に記載の装置。
3. 前記前置符号器（１０８_１、１０８_３、７０２）は、前記事前決定マグニチュードビットの符号化が、前記事前決定マグニチュードビットに隣接しているマグニチュードビットに属するサインビットに依存するように構成されていることを特徴とする、請求項２に記載の装置。
4. 前記前置符号器（１０８_１、１０８_３、７０２）は、前記事前決定マグニチュードビットの符号化が、前記事前決定マグニチュードビット面に関連して、前記事前決定マグニチュードビットおよび前記事前決定マグニチュードビットに隣接しているマグニチュードビットによって表される変換係数のために、重要性を示す第１の状態ビット（２７４）に依存するように構成されていることを特徴とする、請求項３に記載の装置。
5. 変換係数のブロック（３４）を符号化するための装置であって、前記変換係数のそれぞれは、マグニチュードビット（２５２）がマグニチュードビット面（３８_１…３８_ｎ）の数列を定義するように、数個のマグニチュードビット（２５２）によって表され、
   前記マグニチュードビット面（３８_１…３８_ｎ）のうちの事前決定マグニチュードビット面のマグニチュードビットを縦断するための、および、前記マグニチュードビットのうちの事前決定マグニチュードビットを符号化データストリームの中に符号化するための符号化手段を含み、前記符号器は、
   バッファ（１０６、８１０）と、
   マグニチュードビットを縦断する間、前記事前決定マグニチュードビット面に関連して、パス数列に従って最も早く次に処理されるべき、前記事前決定マグニチュードビット面のマグニチュードビットによって表される変換係数のために、最も早く次に処理されるべきであるが、しかし、前者より重要なビット面内に位置している前記マグニチュードビットと同じ変換係数を表すマグニチュードビットから、重要性を示す第１の状態ビットを決定するための、そして、決定された前記第１の状態ビットで前記バッファを満たすためのビット抽出器（１０４、８１２）と、
   前記バッファ（１０６）内の前記第１の状態ビットを使用する間、前記事前決定マグニチュードビットを前記符号化データストリームの中に符号化するための符号器（１１２、１０８_１、１０８_２、１０８_３、８１４）と、を含み、
   前記バッファは、バッファがいつも前記変換係数のセクションのみのために第１の状態ビットを格納するように構成され、前記符号化手段は、前記事前決定マグニチュードビット面を縦断する際に、それほど重要でないマグニチュードビット面を縦断するように、そして、特に、前記第１の状態ビットを決定して前記ビット抽出器によって前記バッファを満たす間、前記それほど重要でないマグニチュードビット面の事前決定マグニチュードビットを、データストリームの中に符号化するように構成されること、
   を特徴とする、装置。
6. 前記ビット抽出器と前記符号器は、前記第１の状態ビットが前記変換係数のための重要性を示すように構成され、前記ビット抽出器は前記第１の状態ビットで前記バッファを満たし、前記変換係数は現在のマグニチュードビット面のマグニチュードビットによって表され、前記マグニチュードビットは前記パス数列に従って一定のオフセットで前記符号器によって処理され、その結果、前記現在のマグニチュードビット面の前記マグニチュードビットの中で前記事前決定マグニチュードビットを符号化することを特徴とする、請求項５に記載の装置。
7. 前記バッファはシフトレジスタとして構成され、前記ビット抽出器は、前記シフトレジスタのフロントエンドで前記シフトレジスタを満たすように構成され、そして、前記符号器は、前記シフトレジスタのレジスタ内容を使用する間は少なくとも、前記事前決定マグニチュードビットを前記符号化データストリームに符号化することを実行するように構成され、前記レジスタ内容は前記シフトレジスタのフロントエンドの後ろの少なくとも１つのシフトランクに位置し、そして、また、前記符号化の工程の間、前記シフトレジスタのレジスタ内容の更新を実行するように構成され、前記レジスタ内容は符号化のために使用される前記レジスタ内容の前の少なくとも１つのシフトランクに位置していることを特徴とする、請求項５または請求項６に記載の装置。
8. 前記符号化手段は、各場合において多数の隣接マグニチュードビットの組（２９２、３２２、５０６）の中の前記事前決定マグニチュードビット面（３８_１…３８_ｎ）のマグニチュードビットを縦断するように構成され、前記符号器は、
   前記マグニチュードビットを縦断する間、事前決定マグニチュードビットが、関連サインビットと共に、データワード（２４４、４４４）のうちの1つの中に符号化されるように、もしくは、事前決定マグニチュードビットが、同じ組の別の事前決定マグニチュードビットと共に、データワード（３１８、４４４）のうちの1つの中に符号化されるように、前記組の前記マグニチュードビットのうちの事前決定マグニチュードビットをデータワードの中に符号化するための前置符号器と、
   前記データワード（２４４、３１８、４４４）を一時的に格納するためのデータワードバッファ（１１０_１、１１０_２、１１０_３）と、
   前記データワードバッファからの前記データワード（２４４、３１８、４４４）を前記符号化データストリームの中に符号化するためのエントロピー符号器（１１２）と、
   を含むことを特徴とする、請求項７に記載の装置。
9. 前記変換係数はそれぞれ、数個の前記マグニチュードビット（２５２）および関連サインビット（２５０）によって表され、前記前置符号器（１０８_１、１０８_３）は、前記事前決定マグニチュードビットの符号化が、前記事前決定マグニチュードビットに属する前記サインビットに依存するように構成されていることを特徴とする、請求項８に記載の装置。
10. 前記前置符号器（１０８_１、１０８_３）は、前記事前決定マグニチュードビットの符号化が、前記事前決定マグニチュードビットに隣接しているマグニチュードビットに属するサインビットに依存するように構成されていることを特徴とする、請求項９に記載の装置。
11. 前記前置符号器（１０８_１、１０８_３）は、前記事前決定マグニチュードビットの符号化が、前記事前決定マグニチュードビットおよび前記事前決定マグニチュードビットに隣接しているマグニチュードビットによって表される前記変換係数のために、前記事前決定マグニチュードビット面に関連して、重要性を示す第１の状態ビット（２７４）に依存するように構成されていることを特徴とする、請求項１０に記載の装置。
12. 前記前置符号器（１０８_１、１０８_３、７０２）は、バッファ（１０６）、および、組の中の前記マグニチュードビットが縦断される間、前記バッファ（１０６）を満たすためのビット抽出器（１０４）を持ち、
    組がパス数列に従って最も早く次に処理されるべき、前記事前決定マグニチュードビット面の多数の隣接マグニチュードビットの組と、
    最も早く次に処理されるべき前記組の前記マグニチュードビットに属するサインビットと、
    パス数列に従って最も早く次の組の後に処理されるべき組の前記事前決定マグニチュードビット面の多数の隣接マグニチュードビットによって表される前記変換係数のために、前記事前決定マグニチュードビット面に関連して、重要性を示す第１の状態ビットと、を含み、
    前記バッファは前記前置符号器から上流に接続され、前記前置符号器は前記バッファの内容に基づいて符号化を実行するように構成されていること、
    を特徴とする、請求項１ないし請求項４、および請求項９ないし請求項１１のいずれかに記載の装置。
13. 前記ビット抽出器（１０４）は、バッファ（１０６）を満たすために、最も早く次の組の後に処理されるべき前記組の前記マグニチュードビットと同じ変換係数を表すが、しかし、前者より重要なマグニチュードビット面の中に位置しているマグニチュードビット（２７６）から、第１の状態ビット（２７４）を決定するように構成されていることを特徴とする、請求項１２に記載の装置。
14. 前記ビット抽出器（１０４）は、バッファ（１０６）を満たすために、マグニチュードビットおよびサインビットを格納するメモリ（１０２）へのメモリアクセス（１１４）によって、最も早く次に符号化されるべき前記組の多数の隣接マグニチュードビット、および、前記多数の隣接マグニチュードビットに属する前記サインビットを得るように構成されていることを特徴とする、請求項１２または請求項１３に記載の装置。
15. 前記バッファは、５回以内のシフト動作で、前記バッファ（１０６）が満たされる第１の状態ビット（２７４）を失い、そして／または、３回以内のシフト動作で、前記バッファ（１０６）が満たされるマグニチュードビット（２５２）を失い、そして／または、４回以内のシフト動作で、前記バッファ（１０６）が満たされるサインビット（２５０）を失うシフトレジスタ（１０６）を含むことを特徴とする、請求項１３または請求項１４に記載の装置。
16. 前記前置符号器（１０８_１）は、マグニチュードビット前符号化ユニット（２０２）およびサインビット前符号化ユニット（２０８）を含み、
    前記マグニチュードビット前符号化ユニット（２０２）は、パス数列に従って、現在処理されている組（２８２）の前記隣接マグニチュードビットの中の供給マグニチュードビット、および、前記供給マグニチュードビットに隣接している、前記事前決定マグニチュードビット面の第１の多数のマグニチュードビットによって表される前記変換係数のための第１の状態ビット（２９０）に基づいて、前記供給マグニチュードビット（２３２）および関連マグニチュードビットコンテキスト（２３６）が決定される第１のパートデータワードを発生するように構成され、
    前記サインビット前符号化ユニット（２０８）は、前記供給マグニチュードビットに属する前記サインビット（２５０）、供給された前記マグニチュードビットに隣接している前記事前決定マグニチュードビット面の第２の多数のマグニチュードビットに属するサインビット（２９４）、および、前記事前決定マグニチュードビット面の前記第２の多数のマグニチュードビットによって表される前記変換係数のための前記第１の状態ビット（２９０）に基づいて、前記供給マグニチュードビットに属する前記サインビット（２３４）および関連サインビットコンテキスト（２３６）が決定される第２のパートデータワードを発生するように構成され、
    前記前置符号器（１０８_１）は、前記供給マグニチュードビットの前記データワード（２４４）が、前記第１のパートデータワードおよび前記第２のパートデータワードを含むように構成され、
    前記エントロピー符号器（１１２）は、前記第１のパートデータワードから、前記供給マグニチュードビットおよび前記関連マグニチュードビットコンテキストを決定するように、そして、コンテキストに依存する方法で、前記供給マグニチュードビットコンテキストを使用する間、前記供給マグニチュードビットを前記データストリームの中に算術的に符号化するように構成され、そして、仮に、供給された前記マグニチュードビットが重要であるならば、前記第２のパートデータワードから、前記供給マグニチュードビットに属するサインビットおよび同じ前記供給マグニチュードビットに属する前記サインビットコンテキストを決定するように、そして、コンテキストに依存する方法で、前記関連サインビットコンテキストを使用する間、前記供給マグニチュードビットに属する前記サインビットを、前記データストリームの中に算術的に符号化するように構成されていること、
    を特徴とする、請求項４、請求項１１、および請求項１２ないし請求項１５のいずれかに記載の装置。
17. 前記前置符号器（１０８）は多重化回路を含み、前記多重化回路は、
    現在処理されている前記組（２８２）の前記マグニチュードビットのいずれかが制御信号によって示され、前記供給マグニチュードビットとして、マグニチュードビット前符号化ユニット（２０２）に指示された前記マグニチュードビットを供給するように構成された第１のマルチプレクサ回路（２０４）と、
    前記制御信号によって、前記指示マグニチュードビットに隣接している前記事前決定マグニチュードビット面の第３の多数のマグニチュードビットによって表される変換係数のための前記第１の状態ビット（２９０）を、前記第１の多数のマグニチュードビットによって表される前記変換係数のための前記第１の制御ビットとして、前記マグニチュードビット前符号化ユニット（２０２）に供給するように制御され、そして、前記指示されたマグニチュードに隣接している前記事前決定マグニチュードビット面の第４の多数のマグニチュードビットによって表される変換係数のための第１の状態ビット（２９０）を、前記第２の多数のマグニチュードビットによって表される前記変換係数のための前記第１の制御ビットとして、前記サインビット前符号化ユニット（２０８）に供給するように制御された第２のマルチプレクサ回路（２０６、２１２）と、
    前記制御信号によって、前記指示マグニチュードおよび前記事前決定マグニチュードビット面の前記第４の多数のマグニチュードビットに属する前記サインビット（２９４）を、前記事前決定マグニチュードビットに属するサインビットおよび前記第２の多数のマグニチュードビットに属するサインビットとして、前記サインビット前符号化ユニット（２０８）に供給するように制御された第３のマルチプレクサユニット（２１０）と、
    を含むことを特徴とする、請求項１６に記載の装置。
18. 前記前置符号器（１０８_１、１０８_３）は、
    前記パス数列に従って次に処理されるべき組（２７４_５，２〜２７４_５，５、２７４_３，２〜２７４_３，５）の前記事前決定マグニチュードビット面の前記隣接マグニチュードビットの中のマグニチュードビットが、そして、仮にそうだとすれば、隣接マグニチュードビットの中のどのマグニチュードビットが、前記事前決定マグニチュードビットに属するか否かを予測するための予測手段（２００、４００）を含み、
    前記予測手段（２００、４００）は、次に処理されるべき前記組および現在処理されている前記組の前記事前決定マグニチュードビット面の前記マグニチュードビット（２８２）に基づいて、および、次に処理されるべき組、現在処理される組、および次に処理される組の後に処理されるべき前記組の前記事前決定マグニチュードビット面のマグニチュードビットによって表される前記変換係数のための前記第１の状態ビット（２８４、５０４）に基づいて前記予測をするように構成されていること、
    を特徴とする、請求項４、請求項１１、および請求項１２ないし請求項１７のいずれかに記載の装置。
19. 前記予測手段（２００）は、前記パス数列に従って、次に処理されるべき組の前記事前決定マグニチュードビット面の前記隣接マグニチュードビットの中のマグニチュードビットが、そして、仮にそうだとすれば、隣接マグニチュードビットの中のどのマグニチュードビットが前記事前決定マグニチュードビットに属するか否かの前記予測が、前記パス数列に従って、現在処理されている組の前記事前決定マグニチュードビット面の前記隣接マグニチュードビットの中のマグニチュードビットが、そして、仮にそうだとすれば、隣接マグニチュードビットの中のどのマグニチュードビットが前記事前決定マグニチュードビットに属するか否かに関する前記予測手段による前の予測（２１８）に依存するように構成されていることを特徴とする、請求項１８に記載の装置。
20. 前記予測手段（２００）は、前記パス数列に従って、次に処理されるべき組の前記事前決定マグニチュードビット面の前記隣接マグニチュードビットの中のマグニチュードビットが、そして、仮にそうだとすれば、隣接マグニチュードビットの中のどのマグニチュードビットが前記事前決定マグニチュードビットに属するか否かの前記予測が、前記パス数列に従って、処理されるべき前記最新の組であった前記組の前記事前決定マグニチュードビット面の前記マグニチュードビットよって表される前記変換係数のための第１状態ビット（２７４_３，２〜２７４_３，５）に依存するように構成されていることを特徴とする、請求項１８に記載の装置。
21. 前記予測手段（２００）は、次に処理されるべき前記組のマグニチュードビット当たり1ベクトルビット（ｉ_ａｅ、ｊ_ａｅ、ｋ_ａｅ、ｌ_ａｅ）を含むビットベクトル（２１８）の形式で、前記予測の結果を出力するように構成され、前記ベクトルビットは、次に処理されるべき前記組のそれぞれのマグニチュードビットのメンバー資格もしくは非メンバー資格を指示することを特徴とする、請求項１８ないし請求項２０のいずれかに記載の装置。
22. 前記前置符号器（１０８_１）はさらにシフトパルス発生器（２００、２２０）を含み、前記シフトパルス発生器（２００、２２０）は、次に処理されるべき前記組および現在処理されている前記組の前記事前決定マグニチュードビット面の前記マグニチュードビットに基づいて、そして、次に処理されるべき前記組、現在処理されている前記組、および、次に処理されるべき組の後に処理されるべき前記組の前記事前決定マグニチュードビット面のマグニチュードビットによって表される変換係数のための前記第１の制御ビットに基づいて、次に処理されるべき前記組の前記事前決定マグニチュードビット面の前記隣接マグニチュードビットの中のいくつのマグニチュードビットが、前記事前決定マグニチュードビットに属するかを予測するように構成され、そして、データワードへの前記事前決定マグニチュードビットの前記符号化が実行されるユニット内で、予測された数と処理クロックに基づいて、遅延することなく、または、前記処理クロックの１クロックサイクルもしくは数クロックサイクル遅延させて、シフトレジスタ（１０６）にシフトパルスを出力するように構成されていることを特徴とする、請求項１８ないし請求項２１のいずれかに記載の装置。
23. 前記前置符号器（１０８_１、１０８_３）はさらにマルチプレクサコントローラ（４２２、２２２）を含み、前記マルチプレクサコントローラ（４２２、２２２）は、前記事前決定マグニチュードビットに属する、現在処理されている組の前記隣接マグニチュードビットの中の前記マグニチュードビットを、事前決定の順序で、連続して指示する制御信号を、マルチプレクサ回路（２０４、２０６、２１０、２１２）に出力するように構成されていることを特徴とする、請求項４、請求項１１、および請求項１２ないし請求項２２のいずれかに記載の装置。
24. 前記前置符号器（１０８_１、１０８_２、１０８_３）は、パスの間、前記隣接マグニチュードビットのいずれも前記事前決定マグニチュードビットに属さない組のために、１つのデータワードをそれぞれ発生させるように構成され、そして、前記パス数列に従って、現在処理されている組の中の前記マグニチュードビットが、事前決定マグニチュードビットを含むか否かによって、正当性ビット（２４６、３２０、４４６）を設定するように構成され、そして、前記データワードバッファ（１１０_１、１１０_２、１１０_３）は、正当性ビットが設定された場合のみに、もしくは、前記事前決定マグニチュードビット面の中の最後の前記組のためのそれぞれのデータワード（２４４、３１８、４４４）が発生したときのみ、一時的にそれぞれの前記データワード（２４４、３１８、４４４）を格納するように構成されることを特徴とする、請求項１ないし請求項４および請求項８ないし請求項２３のいずれかに記載の装置。
25. 前記前置符号器（１０８_１、１０８_２、１０８_３）は、前記事前決定マグニチュードビット面の前記マグニチュードビットが縞ごとに縦断され、それぞれの組の前記隣接ビットが前記ブロックの行の中に位置し、そして、直接に連続した組が、前記ブロックの行同士、もしくは直接に隣接した縞、もしくは列の中で互いに隣接して、すぐ隣の縞の一方の端に、前記２つの組のうちの一方の組と共に、および、すぐ隣の縞の他方の反対の端に、前記２つの組のうちの他方の組と共に、位置していることを特徴とする、請求項１ないし請求項４および請求項９ないし請求項２４のいずれかに記載の装置。
26. 前記前置符号器（１０８_１、１０８_２、１０８_３）は、前記事前決定マグニチュードビット面を縦断している、それほど重要でないマグニチュードビット面を縦断するように、そして、前記それほど重要でないマグニチュードビット面の前記事前決定マグニチュードビットをデータワードの中に符号化するように構成されていることを特徴とする、請求項１ないし請求項４および請求項９ないし請求項２５のいずれかに記載の装置。
27. 前記前置符号器（１０８_１、１０８_３）は、それぞれの事前決定マグニチュードビットのために、前記事前決定マグニチュードビット面に関連したビット深さによって、それぞれの前記データワードのバイパスモードビット（２４０、４４０）を調節するように構成されていることを特徴とする、請求項１ないし請求項４および請求項９ないし請求項２６のいずれかに記載の装置。
28. 前記前置符号器は、多数の隣接マグニチュードビットのそれぞれの組の符号化が、第１の状態ビット（２７４）と第２の状態ビット（２８０）に依存するように構成され、前記第１の状態ビット（２７４）は、前記事前決定マグニチュードビットおよび前記事前決定マグニチュードビットに隣接しているマグニチュードビットによって表される前記変換係数のために、前記事前決定マグニチュードビット面に関連して重要性を指示し、前記第２の状態ビット（２８０）は、事前決定マグニチュードビットによって表される前記変換係数のために、それぞれの前記変換係数を表し、前記事前決定マグニチュードビット面より重要なマグニチュードビット面の中に位置している前記マグニチュードビットの中に、それぞれの前記変換係数のための２つ以上の重要なマグニチュードビットが、存在しているか否かを指示することを特徴とする、請求項４、請求項１１、および請求項１２のいずれかに記載の装置。
29. 前記前置符号器（１０８_２）は、前記組の前記多数の隣接マグニチュードビットのマグニチュードビットごとに、マグニチュードビット前符号化ユニット（３０２_＃）を含み、
    前記マグニチュードビット前符号化ユニット（３０２_＃）は、パス数列に従って、現在処理されている組（３２２）の隣接マグニチュードビットの中のそれぞれのマグニチュードビット、それぞれの前記マグニチュードに隣接している前記事前決定マグニチュードビット面の第７の多数のマグニチュードビットによって表される前記変換係数のための前記第１の状態ビット（３２４）、および、それぞれの前記マグニチュードによって表される前記変換係数のための前記第２の状態ビット（２８０）に基づいて、それぞれの前記マグニチュードビット（３１０）および関連マグニチュードビットコンテキスト（３１２）が決定されるそれぞれのパートデータワードを発生するように構成されていること、
    前記前置符号器（１０８_２）は、前記パートデータワードが、現在処理されている前記組の前記事前決定データビットの前記データワード（３１８）を共同してもたらすように、そして、前記データワード（３１８）は、どのパートデータワードが、前記事前決定マグニチュードビットに属するマグニチュードビットのために発生されるかが、前記データワードによって排他的に決定されるように構成され、
    前記エントロピー符号器は、どのパートデータワードが前記事前決定マグニチュードビットに属するマグニチュードビットのために発生されるかが、前記パートデータワードから決定されるように、そして、前記パートデータワードから、それぞれのマグニチュードビットおよび前記関連マグニチュードビットコンテキストを決定するように、そして、前記関連マグニチュードビットコンテキストを使用している間、それぞれの前記マグニチュードビットを、コンテキストに依存する方法で、前記データストリームの中に算術的に符号化するように構成されていること、
    を特徴とする、請求項２８に記載の装置。
30. 前記前置符号器は、前記パス数列に従って最も早く次の組の後に処理されるべき組の前記事前決定マグニチュードビット面の前記隣接マグニチュードビットの中のマグニチュードビットが、そして、仮にそうだとすれば、隣接マグニチュードビットの中のどのマグニチュードビットが、前記事前決定マグニチュードビットに属するか否かを予測するための予測手段（３００）を含み、前記予測手段は、最も早く次の組の後に処理されるべき組の前記事前決定マグニチュードビット面の前記マグニチュードビットによって表される前記変換係数のための前記第１の状態ビットに基づいて予測するように構成されていることを特徴とする、請求項２９に記載の装置。
31. 前記前置符号器（１０８_３）は、ランレングス符号化ユニット（５００）、係数セレクタユニット（４２２）、マグニチュードビット前符号化ユニット（４０２）およびサインビット前符号化ユニット（４０８）を含み、
    前記ランレングス符号化ユニット（５００）は、次に処理されるべき前記組が処理され始めている状態の前記予測手段（４００）の予測結果（４１８）に基づいて、ランレングスパートデータワード（４４６）を発生させ、前記ランレングスパートデータワード（４４６）から事前決定マグニチュードビット数列の中で処理され始めている前記組の前記マグニチュードビットのいくつが、前記マグニチュードビットの中で、絶えず非重要であるかを決定し、そして、仮に、処理され始める前記組の前記マグニチュードビットの１つが存在しているならば、それは重要であり、前記マグニチュードビット数列の中の、この組の中の前記第１のマグニチュードビットではなく、前記マグニチュードビット数列の中の前記第１の重要なマグニチュードビットはその位置に位置し、
    前記係数セレクタユニット（４２２）は、次に処理されるべき前記組が処理され始めている状態の前記予測手段（４００）の予測結果（４１８）に基づいて、前記マグニチュードビット数列の中で、前記マグニチュードビット数列の中の前記第１の重要なマグニチュードビット、および、処理され始める前記組の前記マグニチュードビット数列の中の前記第１の重要なマグニチュードビットに続く前記マグニチュードビットを連続して特定する制御信号を出力するように構成され、
    前記マグニチュードビット前符号化ユニット（４０２）は、前記制御信号によって、処理され始める前記組の前記隣接マグニチュードビットの中のそれぞれの事前決定マグニチュードビット、および、前記それぞれ事前決定マグニチュードビットに隣接している前記事前決定マグニチュードビット面の第１の多数のマグニチュードビットによって表される前記変換係数のための第１の状態ビット（５１０）に基づいた各場合において、それぞれ事前決定マグニチュードビット（４３２）および関連マグニチュードビットコンテキスト（４３６）がそれから決定される第１のパートデータワードを発生するように構成され、
    前記サインビット前符号化ユニット（４０８）は、前記制御信号によって、それぞれ前記事前決定マグニチュードビットに属する前記サインビット、それぞれ前記事前決定マグニチュードビットに隣接している事前決定マグニチュードビット面の第２の多数のマグニチュードビットに属するサインビット（５１０）、および、前記事前決定マグニチュードビット面の前記第２の多数のマグニチュードビットによって表される前記変換係数のための前記第１の状態ビット（５０８）に基づいて、それぞれ前記事前決定マグニチュードビットに属する前記サインビット（４３４）および関連サインビットコンテキスト（４３６）がそれから決定される第２のパートデータワードを発生するように構成され、
    前記前置符号器（１０８_１）は、前記データワード（４４４）の１つが、前記第１のパートデータワード、前記第２のパートデータワード、および前記ランレングスデータワードを含むように構成され、そして、前記エントロピー符号器（１１２）は、前記ランレングスデータワード（４４６）から、前記事前決定マグニチュードビット数列の中で、常に非重要な前記マグニチュードビットについての情報を決定するように、そして、それらを算術的に前記データストリームの中に符号化して、前記マグニチュードビット数列の中の前記第１の重要なマグニチュードビットの場合を除いて、前記第１のパートデータワードから、各場合において事前決定される前記マグニチュードビットおよび前記関連マグニチュードビットコンテキストを決定するように、そして、前記供給マグニチュードビットコンテキストを使用している間、コンテキスト依存する方法で、それぞれ前記事前決定マグニチュードを前記データストリームの中に算術的に符号化するように、そして、仮に、それぞれ前記事前決定マグニチュードビットが重要であるならば、前記マグニチュードビット数列の中の前記第１の重要なマグニチュードビットの場合においてさえ、前記第２のパートデータワードから、それぞれ前記事前決定マグニチュードビットに属する前記サインビットおよびそれぞれ前記事前決定マグニチュードビットに属するサインビットコンテキストとを決定するように、そして、前記関連サインビットコンテキストを使用している間、コンテキスト依存する方法で、それぞれ前記事前決定マグニチュードに属する前記サインビットを前記データストリームの中に算術的に符号化するように構成されていること、
    を特徴とする、請求項１８に記載の装置。
32. 前記前置符号器はさらに、パスの間、前記事前決定マグニチュードビットと異なる前記組の他のマグニチュードビットを、別のデータワードの中に符号化するように構成され、その結果、前記他のマグニチュードビットのうちの１つが、関連サインビットと共に、前記データワード（２４４、４４４、７１４）のうちの１つに符号化される、もしくは、前記他のマグニチュードビットのうちの１つが、同じ組の前記他のマグニチュードビットのうちの別の関連サインビットと共に、前記データワード（３１８、４４４、７１４）のうちの１つに符号化され、
    さらに、一時的に前記別のデータワードを格納するための別のバッファと、初め、前記バッファの中の前記データワードを符号化し、次に、前記別のバッファの中の前記別のデータワードを前記符号化データストリームの中に符号化するように構成されている前記エントロピー符号器とを備えたこと、
    を特徴とする、請求項９ないし請求項３１のいずれかに記載の装置。
33. 変換係数（７１０）のブロック（３４、７０８）を符号化する方法であって、それぞれの前記変換係数は数個のマグニチュードビット（２５２）によって表され、前記マグニチュードビット（２５２）はマグニチュードビット面（３８_１…３８_ｎ）の数列を定義し、
    各場合において、多数の隣接マグニチュードビットの組（２９２、３２２、５０６，７１２）の中のマグニチュードビット面（３８_１…３８_ｎ）のうちの事前決定マグニチュードビット面の前記マグニチュードビットを縦断し、前記組の前記マグニチュードビットのうちの事前決定マグニチュードビットをデータワードに符号化し、従って、事前決定マグニチュードビットは、関連サインビットと共に、データワード（２４４、４４４、７１４）のうちの１つに符号化され、もしくは、事前決定マグニチュードは、同じ組の他の事前決定マグニチュードビットのいくつかと共に、データワード（３１８、４４４、７１４）のうちの1つに符号化され、
    そして、他のマグニチュードビットのうちの１つが、関連サインビットと共に、別のデータワード（２４４、４４４、７１４）のうちの１つに符号化される、もしくは、前記他のマグニチュードビットのうちの１つが、同じ組の前記他のマグニチュードビットのうちの別のマグニチュードビットと共に、前記別のデータワード（３１８、４４４、７１４）のうちの１つに符号化されるように、前記事前決定マグニチュードビットと異なる前記組の他のマグニチュードビットを、他のデータワードの中に符号化し、
    データワードバッファの中に一時的に前記データワード（２４４、３１８、４４４、７１４）を格納し、
    別のデータワードバッファの中に別のデータワード（２４４、３１８、４４４、７１４）を一時的に格納し、
    前記データワードバッファおよび別のデータワードバッファからの前記一時的に格納されたデータワードおよび別のデータワード（２４４、３１８、４４４、７１４）を、符号化データストリームの中に、特に、初めに前記データワードを前記バッファに符号化し、次に前記別のデータワードを前記別のバッファに符号化することによって、符号化すること、
    を含むこと特徴とする、方法。
34. 変換係数のブロック（３４）を符号化する方法であって、それぞれの前記変換係数は数個のマグニチュードビット（２５２）によって表され、前記マグニチュードビット（２５２）はマグニチュードビット面（３８_１…３８_ｎ）の数列を定義し、
    前記マグニチュードビット面（３８_１…３８_ｎ）のうちの事前決定マグニチュードビット面の前記マグニチュードビットを縦断し、そして、以下のステップ、すなわち、
    前記マグニチュードビットを縦断している間、パス数列に従って最も早く次に処理されるべき前記事前決定マグニチュードビット面のマグニチュードビットによって表される前記変換係数のために、前記事前決定マグニチュードビット面に関連して、次に最も早く処理されるべき、しかし、前者より重要なビット面の中に位置している前記マグニチュードビットと同じ変換係数を表すマグニチュードビットから、重要性を指示する第１の状態ビットを決定するステップと、
    決定された前記第１の状態ビットでバッファを満たすステップと、
    前記バッファ（１０６）の中の前記第１の状態ビットを使用している間、前記事前決定マグニチュードビットを前記符号化データストリームの中に符号化するステップと、
    を実行している間、前記マグニチュードビットの事前決定マグニチュードビットをデータワードの中に符号化し、
    前記バッファは、バッファがいつも前記変換係数のセクションのみのために第１の状態ビットを格納するように構成され、前記事前決定マグニチュードビット面を縦断する際に、それほど重要でないマグニチュードビット面が、特に、前記それほど重要でないマグニチュードビット面の事前決定マグニチュードビットを、データストリームの中に符号化する間、前記第１の状態ビットを再決定する間、および前記バッファを満たす間に、縦断されること、
    を特徴とする、方法。
35. プログラムがプロセッサで動くとき、請求項３３または請求項３４の方法を実行するためのプログラム符号を含むことを特徴とするプログラム。

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