JP4182426B2 - 画像処理装置、画像処理方法及び画像処理プログラム - Google Patents

画像処理装置、画像処理方法及び画像処理プログラム Download PDF

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Description

本発明は、符号化装置及び方法、復号化装置及び方法並びにプログラムに関し、例えばＪＰＥＧ（Joint Photographic Experts Group）２０００規格に準拠した符号化装置及び復号化装置に適用して好適なものである。
近年、新しいデータ圧縮方式として、ＪＰＥＧ２０００規格と呼ばれる圧縮方式が規格化されている。
図４６は、かかるＪＰＥＧ２０００規格に準拠した符号化装置１の構成を示すものであり、供給される画像データＤ１に対して入力画像処理部２においてＤＣレベルシフト処理及び色変換処理等の所定の入力画像処理を施した後、得られた信号処理画像データＤ２をＤＷＴ（Discrete Wavelet Transform）部３に送出する。
ＤＷＴ部３は、供給される信号処理画像データＤ２に対してウェーブレット変換処理を施す。具体的には、図４７に示すように、信号処理画像データＤ２を低域周波数通過型及び高域周波数通過型の２分割フィルタを通すことにより、当該信号処理画像データＤ２に基づく画像を例えばこの図４７のように水平方向と垂直方向とに帯域（サブバンド）分割する。
なおこの図４７は、分割数が３レベルのものを示したものであり、図中『ＬＬ』は信号処理画像データＤ２における水平方向及び垂直方向が共に低域周波数側の成分、『ＬＨ』は信号処理画像データＤ２における水平方向が低域周波数側で垂直方向が高域周波数側の成分、『ＨＬ』は信号処理画像データＤ２における水平方向が高域周波数側で垂直方向が低域周波数側の成分、『ＨＨ』は信号処理画像データＤ２における水平方向及び垂直方向が共に高域周波数側の成分をそれぞれ示す。
そしてＤＷＴ部３は、このようなウェーブレット変換処理により得られたウェーブレット係数をＤＷＴデータＤ３として量子化部４に送出する。
量子化部４は、供給されるＤＷＴデータＤ３を順次量子化し、得られた量子化係数を、所定サイズのコードブロックに切り分けて、当該コードブロック単位のコードブロックデータＤ４として、ＥＢＣＯＴ（Embedded Block Coding with Optimized Truncation）ブロック５のビットモデル部６に送出する。
ビットモデル部６は、供給されるコードブロックデータＤ４を、ビットプレーンごとにデータをスキャンしながらＣＢＭ（Coefficient Bit Modeling）処理により係数ビットモデル化し、かくして得られたシンボル（Symbol）及びコンテクスト（Context）の各データＤ５、Ｄ６を算術符号化（Arithmetic Coder）部７に送出する。
算術符号化部７は、供給されるシンボルデータＤ５及びコンテクストデータＤ６を入力として所定の算術符号化演算処理を実行することにより符号化列を生成し、これを符号化データＤ７としてパケタイズストリーム生成部８に送出する。
パケタイズストリーム生成部８は、供給される符号化データＤ７をＪＰＥＧ２０００規格に応じたパケットフォーマットにパケット化する。これによりＪＰＥＧ２０００規格のシンタクスに合った符号化パケットデータＤ８を得ることができる。
一方、図４８は、ＪＰＥＧ２０００規格に準拠した復号化装置１０の構成を示すものである。
この復号化装置１０においては、上述のようにして生成されたＪＰＥＧ２０００規格のシンタクスに合った符号化パケットデータＤ１０から画像情報部分である符号化データＤ１１を抽出し、これをＥＢＣＯＴブロック１２の算術復号化部１３に送出する。
算術復号化部１３は、符号化データＤ１１及び後段のビットデモデル部１４から与えられるコンテクストデータＤ１２を入力とした所定の算術復号化演算処理を実行し、かくして得られたシンボルデータＤ１３をビットデモデル部１４に送出する。
ビットデモデル部１４は、供給されるシンボルデータＤ１３をＣＢＭ処理により係数ビットモデル化し、かくして得られた復号されたコードブロックデータＤ１４を逆量子化部１５に送出すると共に、このとき得られたコンタクスをコンタクスデータＤ１２として算術復号化部１３に送出する。
逆量子化部１５は、供給される復号量子化データＤ１４に対して逆量子化処理を施すことによりウェーブレット係数を得、これを復号ＤＷＴデータＤ１６としてＩＤＷＴ部１６に送出する。
ＩＤＷＴ部１６は、供給される復号ＤＷＴデータＤ１６に対してウェーブレット逆変換処理を施し、かくして得られたウェーブレット逆変換画像データＤ１６を入力画像処理部１７に送出する。
そして入力画像処理部１７は、このウェーブレット逆変換画像データＤ１６に対して所定の信号処理を施す。これにより符号化装置１（図４６）において符号化された画像データＤ１（図４６）を復号した画像データＤ１７を得ることができる。
なお、ＪＰＥＧ２０００規格に準拠した符号化装置及び復号化装置に関する文献としては、以下の特許文献１や非特許文献１がある。
特開２００２−１５９００９公報 特願２００３−１３０７９３号
ところが、かかるＪＰＥＧ２０００規格による符号化処理及び復号化処理は、処理内容が煩雑で、高速化を図り難い問題があった。
本発明は以上の点を考慮してなされたもので、符号化処理又は復号化処理を高速化させ得る符号化装置及び方法、復号化装置及び方法並びにプログラムを提案しようとするものである。
かかる課題を解決するため本発明においては、コードブロックデータから形成されたビットプレーンのうち、上位の桁のビットプレーンから順に当該ビットプレーン上のビットを所定数でなるストライプに区切り、一のストライプに属するビットを読み出した後に次のストライプに属するビットを読み出すことにより処理対象となる処理ビットを所定の順序で読み出し、処理ビットの存在する処理ビットプレーンよりも上位となる上位プレーンにおいて１であるビットが存在する場合が有意であり、１であるビットが存在しない場合を有意でないとし当該上位プレーンにおける各ビットの有意性をＳＩＧビットからなるＳＩＧプレーンとして記憶する際、ストライプごとの処理ビットから少なくとも１ビットずらした単位ごとに所定数のＳＩＧビットを記憶し、第１のメモリから単位ごとに供給されるＳＩＧビットのうち、ストライプごとの処理ビットに対応するＳＩＧビット、及び当該対応するＳＩＧビットの上下に存在するＳＩＧビットを保持し、ＳＩＧプレーンにおいて、処理ビットに対応するＳＩＧビットが有意でなく、処理ビットに対応するＳＩＧビットの周囲近傍に存在するＳＩＧ近傍ビットが有意である場合には、ＳＩＧプレーンを参照して当該処理ビットをモデル化する第１の処理を実行すると共に、当該処理ビットの値をＳＩＧプレーンに反映させるようにした。
この結果本発明によれば、記憶手段にアクセスする回数を格段的に低減させることができる。
また本発明においては、所定の画素数でなる画像データにおける各画素を所定の桁数のビットで表すことにより形成されたコードブロックデータから桁ごとに平面化されてなるビットプレーンを生成するために、ビットとして供給されるシンボルデータのうち処理対象となる処理ビットを所定数ごとに読み出し、処理ビットの存在する処理ビットプレーンよりも上位となる上位プレーンにおいて１であるビットが存在する場合が有意であり、１であるビットが存在しない場合を有意でないとし当該上位プレーンにおける各ビットの有意性をＳＩＧビットからなるＳＩＧプレーンとして記憶する際、ストライプごとの処理ビットから少なくとも１ビットずらした単位ごとに所定数のＳＩＧビットを記憶し、第１のメモリから単位ごとに供給されるＳＩＧビットのうち、ビットプレーン上のビットが所定数ごとに区切られてなるストライプごとの処理ビットに対応するＳＩＧビット、及び当該対応するＳＩＧビットの上下に存在するＳＩＧビットを保持し、ＳＩＧプレーンにおいて、処理ビットに対応するＳＩＧビットが有意でなく、処理ビットに対応するＳＩＧビットの周囲近傍に存在するＳＩＧ近傍ビットが有意である場合には、ＳＩＧプレーンを参照して当該処理ビットをモデル化する第１の処理を実行すると共に、当該処理ビットの値をＳＩＧプレーンに反映させるようにした。
この結果本発明によれば、記憶手段にアクセスする回数を格段的に低減させることができる。
本発明によれば、記憶手段にアクセスする回数を格段的に低減させることができ、処理を高速化し得る画像処理装置、画像処理方法及び画像処理プログラムを実現できる。
以下図面について、本発明の一実施の形態を詳述する。
（１）ＣＢＭ処理の内容
本願発明は上述したＪＰＥＧ２０００規格に準拠した符号化装置１のビットモデル部６（図４６）や復号化装置１０のビットデモデル部１３（図４８）において行われるＣＢＭ処理に関するものである。そこで、まずＣＢＭ処理の具体的処理内容について詳説する。
（１−１）１コードブロックとコードブロックサイズ
図４６について上述したように、例えばＪＰＥＧ２０００規格に準拠した符号化装置１の量子化部４では、ウェーブレット係数を量子化したものをコードブロックと呼ばれる単位で切り出してビットモデル部６に与える。そしてビットモデル部６では、図１に示すように、このコードブロック２０を単位としてＣＢＭ処理を行い、シンボルとコンテクストを生成することになる。
ここでコードブロック２０のサイズは、図２に示すように、大枠が定められている。従って、コードブロック２０のサイズは、エンコード時にこのルールに従って選択することになる。
この場合、コードブロック２０は基本的にはサブバンドの左上境界から始まって位置付けられるので、図３に示すように、画像サイズとコードブロックサイズとの関係によっては不整合を生じる。このようにエンコード時に決定したものを通常サイズと呼び、不整合が生じたものを例外サイズと呼ぶ。
例外サイズは必ず通常サイズよりも小さいものであり、基本的に格納しているデータの量が異なるだけであるので、例外サイズについて触れるのはここだけに留め、以下においては通常サイズのコードブロック２０を取り上げて説明する。
（１−２）ビットプレーン
上述のように、ＣＢＭ処理ではコードブロック２０を単位として処理（モデル化、シンボル・コンテクスト出力）を行うわけであるが、この処理はコードブロック２０のデータをビットプレーンに分けて順に行われる。ビットプレーンはその名のとおり、『ｂｉｔ（０／１）』を表現するものが集まった平面である。
図４に示すように、コードブロック２０に分割されてきたデータは『Sign-Magnitude表現』、すなわち正負符号と絶対値による数値表現により表されている。最上位のビットプレーン２２に各画素の正負符号が格納され、これを正負符号ビットプレーン２２Ｓと呼ぶ。そしてこれよりも下位のビットプレーン２２に各画素の絶対値データがビットごとに順に格納される。
ここで仮に各画素のデータが１６ビットで表現されているとすると、コードブロックデータ２０は、各画素の最上位ビット（ｂｉｔ１５）が集まって構成するプレーンから最下位ビット（ｂｉｔ０）が集まって構成するプレーンまでの１６枚のビットプレーン２２に分割されることになる。
上位のビットプレーン２２から順に眺めていくと、上述のように最上位ビットが集まって構成するビットプレーン２２が正負符号ビットプレーン２２Ｓであり、各画素の正負符号が格納される。
各画素のその次のビットが集まって構成するビットプレーン２２から最下位ビットが集まって構成するビットプレーン２２までの合計１５枚の各ビットプレーン２２に、各画素のデータの絶対値がビットごとに分割されて格納されていることになる。この場合、統計的に上位のいくつかのビットプレーン２２では全てのビット値が０であるということが多い。このようなものをゼロビットプレーン２２０と呼ぶ。
かかる１５枚のビットプレーン２２を上から順に見ていくと、やがて初めてゼロビットプレーン２２０ではないビットプレーン２２にたどりつく。それをトップビットプレーン２２Ｔと呼び、ここではそれが各画素の最下位ビット（ｂｉｔ０）から数えて１０番目のビット（ｂｉｔ９）が集まって構成しているビットプレーン２２だったとする。これよりも下位のビットプレーン２２（それぞれ各画素の９番目以下のビットが集まって構成される各ビットプレーン２２）は、データがあったり無かったりしてもここでは特に分類はしない。
ここまでの話しをまとめると、この例では、各画素の最上位ビット（ｂｉｔ１５）が集まって構成しているものが正負符号ビットプレーン２２Ｓ、各画素の次のビット（ｂｉｔ１４）が集まって構成しているビットプレーン２２から１１番目のビット（ｂｉｔ１０）が集まって構成しているビットプレーン２２がゼロビットプレーン２２０（１０枚）、１０番目のビット（ｂｉｔ９）が集まって構成しているビットプレーン２２がトップビットプレーン２２Ｔ、９番目（ｂｉｔ８）のビットが集まって構成しているビットプレーン２２から最下位ビットが集まって構成しているビットプレーン２２までが残りの処理すべきビットプレーン２２（９枚）というビットプレーン構成となっている。
このようなビットプレーン構成のコードブロック２０に対し、上述のビットモデル部６（図４６）やビットデモデル部１３（図４８）では次のようにＣＢＭ処理を行う。
1. 符号ビットプレーン２２Ｓに対する処理は、後回しにする。
2. ゼロビットプレーン２２０に対してはＣＢＭ処理を行わない。
3. トップビットプレーン２２Ｔで初めてＣＢＭ処理を行う。このＣＢＭ処理は“Clean-up Pass”（以下、これをＣＵパスと呼ぶ）と呼ばれる。
4. 残りの処理すべきビットプレーン２２に対し、上位のビットプレーン２２から順に、“Ｓignificance Ｐropagation Ｐass”（以下、これをＳＰパスと呼ぶ）、“Magnitude
Refinement Pass”（以下、これをＭＲパスと呼ぶ）及びＣＵパスをビットプレーン２２ごとにそれぞれ行う。
なお、ＳＰパス、ＭＲパス及びＣＵパスの詳細については後述する。
（１−３）ビットプレーン内スキャン順序
コードブロック２０内の各ビットプレーン２２に対するアクセス順序はこれまでに説明した通りであるが、ビットプレーン２２内において、各画素のデータにどういう順序でアクセスするかを示したのが図５である。この図５では、ビットプレーン２２として８画素×８画素のものを例示している。
ビットプレーン２２は、縦４画素ずつ横方向に区切った場合の各行であるストライプ２３に分けられる。ストライプ２３中の縦１列をストライプカラム２３Ａと呼ぶ。ビットプレーン２２の最上段のストライプ２３における左端のストライプカラム２３Ａから処理を始め、１つのストライプカラム２３Ａを処理したら隣のストライプカラム２３Ａに移り、それをそのストライプ２３中繰り返す。１ストライプ２３の処理が完了したら下段のストライプ２３に移動し、ビットプレーン２２内の全ての画素を処理し終えるまでこれを繰り返すというのがビットプレーン２２内でのスキャン順序（以下、これをビットプレーン内スキャン順序と呼ぶ）である。
さらに、ビットプレーン２２内におけるスキャンと３つのパス（ＳＰパス、ＭＲパス及びＣＵパス）との関係について以下に説明する。
上述のようにトップビットプレーン２２Ｔに対してＣＵパスのみを行い、それよりも下位のビットプレーン２２に対しては、ＳＰパス、ＭＲパス及びＣＵパスの３つのパスを処理する。これとビットプレーン２２内におけるスキャンとの関係を図６〜図９に示す。
まず新たにビットプレーン２２をＣＢＭ処理しようという場合において、まだひとつのデータも処理されておらずこれから処理を開始しようとしている状態が図６である。ＳＰパスの処理が必要な画素に対して行われ、このＳＰパス処理の終了した状態が図７となる。ＳＰパスはビットプレーン内スキャン順序を守って行われる。
次のＭＲパスは、ＳＰパスで処理した画素は避け、該当する画素に対してのみ処理を行う。このＭＲパスの終了した状態が図８である。このＭＲパスにおいてもビットプレーン内スキャン順序は守る。
さらに未処理で残った画素に対してもやはりビットプレーン内スキャン順序を守りながらＣＵパスで処理を行う。このＣＵパスの完了した状態が図９である。この結果、すべての画素が処理済みになったので、このビットプレーン２２のビットモデル化は完了したことになる。
なお『トップビットプレーン２２Ｔ』については、ＣＵパスの処理のみを全ての画素に対して行う。
（１−４）“Significance”について
次に各コーディング・パス（ＳＰパス、ＭＲパス及びＣＵパス）の説明に入る前に、“Significance”という状態量について説明する。“Significance”とは該当画素が『有意である（Significant）／有意でない（Insignificant）』ということを意味する。
『有意である（Significant）』とは、「これまでのＣＢＭ処理によって該当画素が０ではないとわかっている状態」のことをいい、換言すれば「値が『１』である画素（ビット）をすでにモデル化（符号化）し終えた」ということを意味する。
また『有意でない（Insignificant）』とは、「該当画素の画素値が０であるか、又は０の可能性がある状態」のことをいい、換言すれば「（今のところ）値が『１』である画素（ビット）を未だモデル化（符号化）し終えていない」ということを意味する。
さらに『該当画素』とは、ビットプレーン２２上のある着目している画素のことをいう。
なお、“Significance”はコードブロック２０（図１）の全体に渡って更新されながら記憶保持される。従ってこれまで例示した８画素×８画素のビットプレーン２２が１６枚からなるコードブロック２０においていえば、６４画素（８画素×８画素）分の“Significance”状態量をコードブロック２０に渡って記憶保持することになる。
ＣＢＭ処理では、時間的にトップビットプレーン２２Ｔから順に、ビットプレーン２２内ではビットプレーン内スキャン順序に従って３つのコーディング・パス（トップビットプレーン２２ＴではＣＵパスのみ）を処理（モデル化、シンボル・コンテクスト出力）するが、ある画素の係数（正確にはウェーブレット変換係数を量子化したもの）の状態をこの“Significance”で表していることになる。
因みに、ＣＢＭ処理が行われていないコードブロック２０においては、すべてのＳＩＧプレーン上の値が“Insignificant”で始まり、各ビットプレーン２２を処理していく過程において該当するものが“Significant”に転じていく。一度“Significant”になったものがＣＢＭ処理の途中で“Insignificant”に戻ることはない。
（１−５）３つのコーディング・パス
次に、ＳＬパス（Ｓignificance Ｐropagation Ｐass）、ＭＲパス（Ｍagnitude Ｒefinement Ｐass ）、ＣＵパス（Ｃlean−up Ｐass）について説明する。
この３つのコーディング・パスに従ってビットモデル化の処理を行う場合には、図１０に示すように、これから処理しようとするビットプレーン２２（以下、これを処理ビットプレーン２２と呼ぶ）以外に、正負符号ビットプレーン２２Ｓ（図４）のデータを記憶保持するプレーン（以下、これを正負符号プレーンと呼ぶ）３０と、“Significance”を記録するプレーン（以下、これをＳＩＧプレーンと呼ぶ３１）と、最初の“Refinement pass”であるか否か示すプレーン（以下、これをＲＥＦプレーンと呼ぶ）３２と、処理ビットプレーン中で着目ビットが処理済みであるか否かを表すプレーン（以下、これをＤＯＮＥプレーンと呼ぶ）３３とを状態量の記録用ＲＡＭとして用意するのが一般的である。
これら正負符号プレーン３０、ＳＩＧプレーン３１、ＲＥＦプレーン３２及びＤＯＮＥプレーン３３は、処理ビットプレーン２２と同じ大きさを持つ（これまでの例では８画素×８画素）プレーンである。
この場合、正負符号プレーン３０は、コードブロック２２を処理している間はその値が変化せず記憶保持される。ＳＩＧプレーン３１は、ＳＰパス、ＣＵパスで値を変化させられる可能性がある。ＲＥＦプレーン３２は、ＭＲパスで値を変化させられる可能性がある。ＤＯＮＥプレーン３３は、各コーディング・パスの処理が完了した画素に対応させて処理済のフラグを立てる状態量で、その処理ビットプレーン２２に対する処理が完了した段階でリセットされる。
（１−５−１）ＳＰパスの処理
ＳＰパスは、トップビットプレーン２２Ｔ（図４）を除く処理ビットプレーン２２において、最初に実施されるコーディング・パスである。このＳＰパスは、処理ビットプレーン２２上の該当画素と同じ座標位置にあるＳＩＧプレーン３１上のデータを参照しながら処理が進められる。
すなわち図１１に示すように、例えば処理ビットプレーン２２上における該当画素の座標が（２，１）であったとき（図１１（Ｂ））、ＳＩＧプレーン３１上のこの該当画素に対応するビット（図１１（Ｃ）における座標（２，１）のビット）と、その８近傍のビットとを合わせた（１，０）、（２，０）、（３，０）、（１，１）、（２，１）、（３，１）、（１，２）、（２，２）、（３，２）の各座標位置のデータを参照することになる。なお参照する８近傍のビットうち、処理ビットプレーン２２の外側に位置してしまったビットはすべて“Insignificant”とされる。
ＳＰパスの処理を行うに際しては、上述したビットプレーン内スキャン順序に従って、処理ビットプレーン２２の左上を起点に、当該処理ビットプレーン２２上の画素ごとに当該処理を行うことができるかどうかを調べる。具体的には、「『該当画素が“Significant”ではない（Insignificant）』かつ『該当画素の８近傍に“Significant”である画素が少なくともひとつ存在する』」という条件を満たすか否かを調査する。
そしてこの条件を満たすときにその該当画素に対してＳＰパス
の処理を行い、満たさないときにはＳＰパスの処理を行わずにビットプレーン内スキャン順序に従って次の画素を評価する。
次に、ＳＰパスの処理に入った場合の流れを説明する。
ＳＰパスに入った場合、シンボルとして図１２（Ａ）に示す処理ビットプレーン２２の該当画素の値（０／１）を出力する。同時に、処理ビットプレーン２２上の該当画素と対応する図１２（Ｂ）に示すＳＩＧプレーン３１上のビットを囲む８近傍のビットのうち、“Significant”であるビットの数を数え、図１３に示すルールに従ってコンテクストを出力する。
なおこの図１３において、『ΣＨ』、『ΣＶ』、『ΣＤ』及び『ΣＨ＋ΣＶ』は、それぞれ処理ビットプレーン２２上の該当画素と対応するＳＩＧプレーン３１上のビットの８近傍における左右２つのビット、上下２つのビット、斜め４つのビット、又は上下左右４つのビットうちの“Significant”であるビットの合計値を表す。
また『ＣＸ』は、そのような状態のときのコンテクストを表す。例えば、その処理ビットプレーン２２を含むコードブロック２０（図１）が画像のＬＬ成分（図４７）であり、このとき『ΣＨ』、『ΣＶ』及び『ΣＤ』がそれぞれ０、０及び１であった場合のコンテクストは１となり、『ΣＨ』、『ΣＶ』及び『ΣＤ』がそれぞれ１、０及び０であった場合のコンテクストは５となる。
シンボルの値が０である場合は、その該当画素に対するＳＰパスの処理がこれで完了し、この該当画素とＤＯＮＥプレーン３３（図１０）上の同じ座標位置にビットモデル化が完了した旨のフラグを立てる。
これに対してシンボルの値が１（すなわち該当画素の値が１）だった場合は、この該当画素は初めて１が現れた画素であることになり、いままで“Insignificant”であったが、ここで初めて“Significant”に転じ、ＳＩＧプレーン３１上の同じ座標位置にフラグを立てる。このときＲＥＦプレーン３２（図１０）上の同座標位置にもフラグを立てる。これは次のＭＲパスのための処理である。
さらに、その該当画素と同じ座標位置にある正負符号プレーン３０上のビット（すなわち該当画素に対応する正負符号）の上下左右４近傍のビットを参照し、図１４に示すルールに従ってコンテクストを出力する。
またこれと同時にＸＯＲ信号も出力され、これと当該コンテクストの排他的論理和を取ったものを、正負符号のシンボルとして出力することにより該当画素に対応する正負符号のビットモデル化を完了し、この段階でこの該当画素についてのＳＰパスの処理も完了となる。このときＤＯＮＥプレーン３３（図１０）上の該当画素と同じ座標位置にビットモデル化が完了したことを表すフラグを立てる。
なお、上述のことからも明らかなように、スキャン順序によっては、ＳＰパスによって“Significant”に新たに転じたものが他の（近傍）画素のＳＩＧプレーン３１上の８近傍参照時に影響を与えることがある。
（１−５−２）ＭＲパスの処理
ＭＲパスは、トップビットプレーン２２Ｔ（図４）を除く処理ビットプレーン２２について、ＳＰパスに続いて実施されるコーディング・パスである。図１５に処理の概略を示す。
このＭＲパスの処理を行うに際しては、上述したビットプレーン内スキャン順序に従って、処理ビットプレーン２２の左上を起点に、当該処理を行うことができるかどうかを各画素について調べる。具体的には、「『未処理（ＤＯＮＥプレーン３３上の該当画素と同じ座標位置にフラグが立っていない）の処理ビットプレーン２２上の該当画素』であって『その該当画素が“Significant”である』」という条件を満たすか否かを調査する。
そしてこの条件を満たすときにその該当画素に対してＭＲパスの処理を行い、満たさないときにはＭＲパスの処理を行わずに上述のビットプレーン内スキャン順序に従って処理ビットプレーン２２上の次の画素を評価する。
そしてＭＲパスの処理に入った場合、該当画素とＳＩＧプレーン３１上の同じ座標位置にあるビットの８近傍のビットを参照し、図１６に示すルールに従ってコンテクストを出力し、同時に該当画素の値（０／１）をシンボル（図１６において『Ｘ』）として出力する。
図１６において、『該当画素を最初に本パス（ＭＲパス）で符号化』しているのかどうかという状態は、ＲＥＦプレーン３２（図１０）の該当画素と同じ座標位置のフラグを参照する。このフラグが立っていれば、その該当画素が、ＳＰパスで処理が行われた直後の処理ビットプレーン２２上の画素であるということがわかる。ただし、これ以降の下位のビットプレーン２２の処理時に誤って参照しないように、参照後にこのフラグをクリアする。
（１−５−３）ＣＵパスの処理
トップビットプレーン２２Ｔに対しては唯一これのみ、トップビットプレーン２２Ｔを除く他の処理対象のビットプレーン２２に対しては最後に実施されるコーディング・パスである。
ＣＵパスでは、上述したビットプレーン内スキャン順序に従って、処理ビットプレーン２２の左上を起点に、ＣＵパスの処理を行うことができるかどうかを各画素について調べるが、この段階で「未処理（ＤＯＮＥプレーン３３上で該当画素と同じ座標位置にフラグが立っていない）の処理ビットプレーン２２上の画素」、すなわち処理ビットプレーン２２上のＳＰパス及びＭＲパスの処理対象とならない残りの画素がすべてＣＵパスの処理対象となる。
ＣＵパスでは、図１７に示すように、上述したＳＰパスやＭＲパスのように該当画素と同じ座標位置にあるＳＩＧプレーン３１上のビットの８近傍の値を参照するものに加えて、もう少し大きいランレングス符号化を行う。
ＣＵパスの処理は、まず処理ビットプレーン２２の左上を起点に、ランレングス処理を行うことができるかどうかを調べる。具体的には、ストライプカラム２３Ａ単位で、「『当該ストライプカラム２３Ａ内の４画素すべてがＣＵパスで処理すべき画素である』かつ『当該ストライプカラム２３Ａ内の４画素すべてが“Insignificant”である』かつ『当該ストライプカラム２３Ａ内の４画素とそれぞれ同じ座標位置にあるＳＩＧプレーン３１上の４つのビットの各８近傍に“Significance”が存在しない』」という条件を満たすか否かを調査する。
そしてこの条件を満たすときにランレングス処理に入り、コンテクストとして“run”を出力する。その上で、『当該ストライプカラム２３Ａ内の４画素の値がすべて０である』ときにはシンボルとして０を出力し、これに対して『当該ストライプカラム２３Ａの４画素の値がすべて０ではない』とき、すなわち４画素の中にひとつでも１が存在する場合には、（“run”を出力した上で）シンボルとして１を出力し、それに引き続いて２回“uniform”というコンテクストと対応するシンボルを出力する。
この際“uniform”コンテクストに対応するシンボルは、図１８に示すようなルールでエンコードを行う。この図１８で説明すると、ストライプカラム２３Ａ内の４画素が上から順に０、０、１、０で、初めて１が出てきたその位置を表現する『１、０』なる列がその順でシンボルとなる。“Insignificant”な画素において初めて１が現れたことになるので、その座標は“Significant”に転じ、図１７（Ｂ）に示すように、かかる値が１の画素と同じＳＩＧプレーン３１上の座標位置にフラグを立てる。同時にＲＥＦプレーン３２（図１０）の同じ座標位置にもフラグを立てておくことはいうまでもない。
続いてその該当画素の正負符号をモデル化するが、そのやり方は図１４について上述したＳＰパスにおける正負符号のモデル化のそれと同じものである。さらにこの例ではストライプカラム２３Ａ内の４番目の画素がモデル化されずに残っているが、この画素についてはＳＰパスと同様のモデル化を行うことになる。
（１−６）３つのコーディング・パスの依存関係
ＣＢＭ処理では３つのコーディング・パスを処理する。一度あるコーディング・パスでモデル化を行った処理ビットプレーン２２上の画素がその処理ビットプレーン２２中の他のコーディング・パスで再評価されることはない。ＤＯＮＥプレーン３３を用いて処理済・未処理を管理しているためである。
しかしながら、上述のように“Significance”は８近傍から影響を受けるため、一般的に “Significance”の依存関係がある。すなわち“Significance”に転じた画素があれば、近傍の画素がモデル化される際にその影響を受ける。
（１−７）従来のＣＢＭ処理の問題
これまでＣＢＭ処理の概略を示してきたが、ポイントは、
1. ひとつのビットプレーン２２について３つのコーディング・パスを処理しなければならない
2. ３つのコーディング・パスにはビットプレーン２２内で依存関係がある
3. 上位のビットプレーン２２で生成されたＳＩＧプレーン３１の値を評価しながら下位のビットプレーン２２のビットモデル化が行われる
ということである。
そのような制約のもと、上述した従来手法によるＣＢＭ処理では、
1. 上位のビットプレーン２２から順番に処理を行う。
2. トップビットプレーン２２ＴではＣＵパスの処理を行う。このときＳＩＧプレーン３１が生成される。
3. トップビットプレーン２２Ｔに対する処理の完了後、ひとつ下のビットプレーン２２に移り、ＳＰパスの処理を行いつつＳＩＧプレーン３１をアップデートする。
4. ＳＰ パスの処理を完了後、ＭＲパスの処理を行う。処理に際してＳＩＧプレーン３１を参照する。
5. ＭＲパスの処理を完了後、ＣＵパスの処理を行う。ＳＩＧプレーン３１を参照しつつ、あらたにモデル化されたビットを取り込みつつＳＩＧプレーン３１をアップデートする。これでひとつのビットプレーン２２の処理を完了する。
6. 次のビットプレーン２２に移る。
7. …
といった流れのシーケンシャルな処理となっていた。
また従来手法におけるビットプレーン２２（例えば８画素×８画素）についてのＣＢＭ処理では、各コーディング・パスごとにビットプレーン内スキャン順序に従って、１画素ずつ順に評価している。
しかしながら、３つのコーディング・パスを処理するビットプレーン２２（主にこれが支配的である）では、６４画素を評価するのに少なくともＳＰパス処理時に６４回、ＭＲパス処理時に６４回の合わせて１９２回の係数参照を要する。また実際上は、これに加えて正負符号を評価する分も必要となる。
ところがさらに同時にアクセスするＳＩＧプレーン３１に至っては、該当画素と同座標のビット及びその８近傍のビットの値を参照する必要があり、１９２回×（８＋１）＝１７２８回、すなわち処理すべき６４画素の２７倍のデータアクセスが必要となり、それが回路の動作速度に限界を与えている。
一方、これまでビットプレーン２２が８画素×８画素である場合のＣＢＭ処理について説明してきたが、ウェーブレット変換して量子化された係数に対してコードブロックを切り出す際に、実際には３２画素×３２画素や６４画素×６４画素といったコードブロックサイズが使われることが多い。
この場合、例えば３２画素×３２画素×１６ビットのコードブロックサイズでは、３２×３２×１６＝１６３８４〔bit〕＝１６〔Kbit〕というデータ量となり、６４画素×６４画素×１６ビットのコードブロックサイズでは６４×６４×１６＝６５５３６〔bit〕＝６４〔Kbit〕というデータ量となる。
従って、例えは図４６に示すＪＰＥＧ２０００規格に準拠した符号化装置１や図４８に示す復号化装置１０をＩＣ（Ｉntegrated Ｃircuit）化しようと考えた場合、実際上用いられることが多い３２画素×３２画素×１６ビットや６４画素×６４画素×１６ビットのコードブロックサイズは、ＩＣ内部のＳＲＡＭ（Static ＲＡＭ）に記憶保持するには大きいと言わざるを得ない。
そこで本願特許請求人は、上述した特願２００３−１３０７９３号において、
1. ＩＣ化した符号化装置及び復号化装置の外部にコードブロックデータを記憶保持するＤＲＡＭ（Dynamic ＲＡＭ）を設ける一方、係数ビットモデリングに必要な処理ビットプレーンデータを記憶保持するＳＲＡＭをＩＣ内部に設け、さらに処理に必要なデータ部分のみを順次切り取りながらＳＲＡＭからビットモデル部に読み込んで、ＣＢＭ処理をした後にＳＲＡＭに書き戻すRead−Modify−Write形態をとる
2. 従来１画素ずつ処理していたＣＢＭ処理を、処理ビットプレーン２２内のストライプカラム２３Ａの大きさにあたる４画素まとめて演算子として構成し、処理を行う
3. ４画素拡張した演算子をすべてシフトレジスタを用いた演算子として構成することにより、処理ビットプレーンデータ、ＳＩＧプレーンデータ、ＲＥＦプレーンデータ、正負符号プレーンデータ及びＤＯＮＥプレーンデータの５つの情報が同期したパイプライン処理を行う
などの構成上の工夫を加えることによって、従来のＣＢＭ処理において存在した無駄時間を大幅に短縮し、処理時間の低減を図ることを提案している。
しかしながら、この特願２００３−１３０７９３号において提案した発明では、ＳＩＧプレーン３１のデータを記憶保持するメモリの構成によっては当該メモリからのＳＩＧプレーン３１上の必要なデータの読み出しで処理が待たされ、「４画素拡張演算」の効果を十分に発揮できないことがある。
例えば上述の特願２００３−１３０７９３号に開示した符号化装置や復号化装置においてＳＩＧプレーン３１のデータを記憶保持するメモリの構成として、従来のようにＳＩＧプレーン３１上の１ビットについてメモリ語長（１ワード）を割り当てるという構成を採用した場合を考える。
この場合、図１９に示すように、処理ビットプレーン２２上の１つのストライプカラム（図１９（Ａ−１））をＣＢＭ処理するためには、ＳＩＧプレーン３１については１８回（図１９（Ａ−２））、正負符号プレーン３０については１４回（図１９（Ａ−３））のメモリアクセスが必要となる。
このため例え処理ビットプレーン２２の１ストライプカラム２３Ａを構成する４画素を１クロックで一括してメモリから読み出した場合（図１９（Ｂ−１））でも、これら４画素をＣＢＭ処理するのに必要なＳＩＧプレーン３１上のデータや正負符号プレーン３０上のデータを読み出し終えるまでＣＢＭ処理が待たされることとなる（図１９（Ｂ−２）、図１９（Ｂ−３））。
また図２０に示すように、処理ビットプレーン２２、正負符号プレーン３０、ＳＩＧプレーン３１、ＲＥＦプレーン３２及びＤＯＮＥプレーン３３の各データをひとまとめにマルチプレクスして、ひとつのアドレスを指定することでこれらのデータを一括して取り出せるようなメモリ構成（たて串方式）を採用することも提案されているものの、この手法もメモリアクセス頻度の観点から考えれば上述の手法と全く変わりがない。
そこで本願発明においては、上述のように従来１ビットずつ行っていたメモリからのＳＩＧプレーン３１のデータの読み出しを縦４ビットをひとつの単位（語長、ワード）とすることによって、かかる従来手法に比してＳＩＧプレーン３１上のデータの読み出しのためのメモリアクセス頻度を低減させようとするものである。以下、本実施の形態について説明する。
（２）第１の実施の形態
（２−１）第１の実施の形態による符号化装置４０の構成
（２−１−１）符号化装置４０の全体構成
図４６との対応部分に同一符号を付して示す図２１は、ＪＰＥＧ２０００規格に準拠した本実施の形態による符号化装置４０を示し、全体として一体にＩＣ化（集積回路化）されて構成されている点と、ＩＣの外部に量子化部４から出力されるコードブロックデータＤ４を記憶保持するＤＲＡＭ４１が設けられている点と、ＥＢＣＯＴブロック４２の構成が異なる点とを除いて図４６に示す符号化装置１と同様に構成されている。
実際上、ＥＢＣＯＴブロック４２においては、図２２に示すように、それぞれＳＲＡＭからなる正負符号プレーンバッファ５０及び処理ビットプレーンバッファ５１Ａ、５１Ｂが入力段に設けられており、ＤＲＡＭ４１（図２１）に記憶保持されたコードブロックデータＤ４のうち、正負符号ビットプレーン２２Ｓのデータ（以下、これを単に正負符号プレーンデータと呼ぶ）Ｄ２０と、必要な処理ビットプレーン２２のデータ（以下、これを単に処理ビットプレーンデータと呼ぶ）Ｄ２１とを読み出し、これらをそれぞれＳＲＡＭでなる正負符号バッファ５０又はビットプレーンバッファ５１Ａ、５１Ｂに記憶保持し得るようになされている。
この場合処理ビットプレーンバッファ５１Ａ、５１Ｂは２つ設けられており、これにより一方の処理ビットプレーンバッファ５１Ａ、５１Ｂに記憶保持した処理ビットプレーンデータＤ２１をＣＢＭ処理しながら、他方の処理ビットプレーンバッファ５１Ｂ、５１Ａに次の処理ビットプレーンデータＤ２１を書き込み得るようになされている。
またＥＢＣＯＴブロック４２には、それぞれ少なくとも１ビットプレーン分のデータ及び２ビットプレーン分のデータの記憶容量を有するＳＲＡＭ５２Ａ、５２Ｂが設けられており、これによりＣＢＭ処理時に利用するＳＩＧプレーン３１（図１０）のデータ（以下、これをＳＩＧプレーンデータと呼ぶ）Ｄ２２をＳＲＡＭ５２Ａに記憶保持し、ＲＥＦプレーン３２（図１０）のデータ（以下、これをＲＥＦプレーンデータと呼ぶ）Ｄ２３及びＤＯＮＥプレーン３３（図１０）のデータ（以下、これをＤＯＮＥプレーンデータと呼ぶ）Ｄ２４をＳＲＡＭ５２Ｂに記憶保持することができるようになされている。
一方、処理ビットプレーンバッファ５１Ａ、５１Ｂに記憶保持された処理ビットプレーンデータＤ２１は、スイッチャ５３を介してビットモデル部５４により所定単位で順次読み出される。そしてビットモデル部５４は、この読み出した処理ビットプレーンデータＤ２１を、正負符号プレーンバッファ５０に記憶保持された正負符号プレーンデータＤ２０と、ＳＲＡＭ５２Ａ、５２Ｂに記憶保持されたＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４とを利用しながらＣＢＭ処理し、かくして得られたシンボルＳＢ及びコンテクストＣＸを算術符号化部５５に送出する。
算術符号化部５５は、供給されるシンボルＳＢ及びコンテクストＣＸを入力として算術符号化処理を行いながら符号化列を生成し、かくして得られた符号化データＤ２５をコードブロック２０ごとに第１又は第２のビットストリームバッファ５６Ａ、５６Ｂに順次交互に格納する。
そしてこの第１又は第２のビットストリームバッファ５６Ａ、５６Ｂに格納された符号化データＤ２５は、この後スイッチャ５７を介して後段のパケッタイズ・ストリーム生成部８（図２１）に送出される。
このようにしてこの符号化装置４０においては、ＤＲＡＭ４１に格納されたコードブロックデータＤ４から必要な処理ビットプレーンデータＤ２１のみを読み出してビットプレーンバッファ５１Ａ、５１Ｂに記憶保持しながら、当該記憶保持した処理ビットプレーンデータＤ２１に対して順次ＣＢＭ処理を施し得るようになされている。
（２−１−２）ビットモデル部５４の構成
ここでビットモデル部５４は、図２３に示すように、シグナルスイッチャ６０、ＳＰパス符号化処理部６１、ＭＲパス符号化処理部６２、ＣＵパス符号化処理部６３、出力スイッチャ６４及び制御部６５から構成されている。
この場合シグナルスイッチャ６０は、トップビットプレーン２２Ｔ以外の処理ビットプレーン２２に対するＣＢＭ処理時、シーケンサ及びタイミングジェネレータとしての機能を有する制御部６５の制御のもとに、処理ビットプレーンデータＤ２１を、図２４（Ａ）に示す１ストライプカラム２３Ａを構成する４画素分を１ワードとして、ビットプレーン内スキャン順序に従って処理ビットプレーンバッファ５１Ａ、５１Ｂから１ワードずつ順次読み出し、これをまずＳＰパス符号化処理部６１に送出する。
またシグナルスイッチャ６０は、これと同期して、処理ビットプレーンバッファ５１Ａ、５１Ｂから読み出された４画素分の処理ビットプレーンデータＤ２１に対してＳＰパスによる符号化処理（以下、これをＳＰパス符号化処理と呼ぶ）をする際に必要となる、当該４画素とそれぞれ同座標にある正負符号プレーン３０上の４ビット及びその上下の各ビット（合わせて６ビット、図２４（Ｃ）参照）の正負符号プレーンデータＤ２０を正負符号プレーンバッファ５０から順次読み出し、これをＳＰパス符号化処理部６１に送出する。
この場合正負符号プレーンバッファ５０は、処理ビットプレーン２２の各ストライプカラム２３Ａとそれぞれ対応する４画素分を単位（ワード）として正負符号プレーンデータＤ２０を記憶しており、このワード単位で正負符号プレーンデータＤ２０を読書きし得るように構成されている。従って、このときシグナルスイッチャ６０は、かかる処理ビットプレーンバッファ５１Ａ、５１Ｂから読み出された４画素分の処理ビットプレーンデータＤ２１をＳＰパス符号化処理する際に必要となる合計６ビットの正負符号プレーンデータＤ２０に対して、図２５に示すように、実際には当該４画素とそれぞれ同座標にある正負符号プレーン３０上の４画素分の正負符号プレーンデータＤ２０と、その上下のストライプカラム２３Ａをそれぞれ構成する各４画素分の正負符号プレーンデータＤ２０とを正負符号プレーンバッファ３０から３クロックかけて順次読み出し、これをＳＰパス符号化処理部６１に送出することとなる。
さらにシグナルスイッチャ６０は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ２１をＳＰパス符号化処理する際に必要となる、当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビット及びその上下の各ビット（合計６ビット、図２４（Ｂ）参照）分のＳＩＧプレーンデータＤ２２をＳＲＡＭ５２Ａから順次読み出し、これをＳＰパス符号化処理部６１に送出する。
この場合ＳＲＡＭ５２Ａも、処理ビットプレーン２２の各ストライプカラム２３Ａとそれぞれ対応する４画素分を単位（ワード）としてＳＩＧプレーンデータＤ２２を記憶しており、このワード単位でＳＩＧプレーンデータＤ２２を読書きし得るように構成されている。従って、このときシグナルスイッチャ６０は、かかる処理ビットプレーンバッファ５１Ａ、５１Ｂから読み出された４画素分の処理ビットプレーンデータＤ２１をＳＰパス符号化処理する際に必要となる合計６ビット分のＳＩＧプレーンデータＤ２２に対して、実際には当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビットのＳＩＧプレーンデータＤ２２と、その上下の各４ビット分のＳＧＩプレーンデータＤ２２とをＳＲＡＭ５２Ａから３クロックかけて順次読み出し（図２５）、これをＳＰパス符号化処理部６１に送出することとなる。
さらにシグナルスイッチャ６０は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ２１をＳＰパス符号化処理する際に必要となる、当該４画素とそれぞれ同座標にあるＲＥＦプレーン３２上の４ビット（図２４（Ｅ）参照）分のＲＥＦプレーンデータＤ２３と、当該４画素と同座標にあるＤＯＮＥプレーン３３上の４ビット（図２４（Ｄ）参照）分のＤＯＮＥプレーンデータＤ２４とをＳＲＡＭ５２Ｂから順次読み出し、これをＳＰパス符号化処理部６１に送出する。
この場合ＳＲＡＭ５２Ｂも、処理ビットプレーン２２の各ストライプカラム２３Ａとそれぞれ対応する４画素分を単位（ワード）としてＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２３を記憶しており、このワード単位でＲＥＦプレーンデータＤ２３やＤＯＮＥプレーンデータＤ２３を読書きし得るように構成されている。従って、シグナルスイッチャ６０は、かかる４ビット分のＲＥＦプレーンデータＤ２３又はＤＯＮＥプレーンデータＤ２４をそれぞれ１クロックでＳＲＡＭ５２Ｂから読み出し、これをＳＰパス符号化処理部６１に送出することとなる。
このときＳＰパス符号化処理部６１は、シグナルスイッチャ６０から順次供給される処理ビットプレーンデータＤ２１と、これと対応する正負符号プレーンデータＤ２０、ＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４とを、それぞれ少なくとも過去３サンプル分だけ記憶保持し得るようになされている。
因みに、ここでは処理ビットプレーンデータＤ２１、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４については１ワードが１サンプルに該当し、正負符号プレーンデータＤ２０及びＳＩＧプレーンデータＤ２２については縦方向に並ぶ３ワードが１サンプルに該当する。
そしてＳＰパス符号化処理部６１は、シグナルスイッチャ６０から次のサンプルの処理ビットプレーンデータＤ２１等が与えられると、その１つ前のサンプルの処理ビットプレーンデータＤ２１（図２４（Ａ）において太枠で囲んだ４画素分）について、そのとき記憶保持している図２４（Ｂ）〜（Ｅ）においてそれぞれ太枠で囲まれたＳＩＧプレーンデータＤ２２、正負符号プレーンデータＤ２０、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４を利用して、ＳＰパス符号化処理できるか否かの検出と、できる場合のＳＰパス符号化処理とを実行する。
そしてＳＰパス符号化処理部６１は、ＳＰパス符号化処理を行った場合、これにより得られたその画素についてのシンボルＳＢ及び正負符号についての各シンボルＳＢをシンボルデータＤ２６Ｓとして出力スイッチャ６４に送出すると共に、その画素についてのコンテクストＣＸ及び正負符号についてのコンテクストＣＸをコンテクストデータＤ２７Ｓとして出力スイッチャ６４に送出する。
またＳＰパス符号化処理部６１は、ＳＰパス符号化処理を行ったときは、かかるＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及び又はＤＯＮＥプレーンデータＤ２４をこれに応じて更新し、その後これらをシグナルスイッチ６０を介して対応するＳＲＡＭ５２Ａ、５２Ｂに与えることにより、これらＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４をそれぞれＳＲＡＭ５２Ａ、５２Ｂにおけるもとのアドレス位置に書き戻させる（Read-Modify-Write）。
一方、シグナルスイッチャ６０は、このようにして処理ビットプレーンバッファ５１Ａ、５１Ｂに格納された１ビットプレーン分のデータ（処理ビットプレーンデータＤ２１）に対するＳＰパス符号化処理を終了すると、この後これと同様にして、制御部６５の制御のもとに、同じ処理ビットプレーンデータＤ２１を、図２４（Ａ）に示す１ストライプカラム２３Ａを構成する４画素分を１ワードとして、ビットプレーン内スキャン順序に従って処理ビットプレーンバッファ５１Ａ、５１Ｂから１ワードずつ順次読み出し、これをＭＲパス符号化処理部６２に送出する。
またシグナルスイッチャ６０は、これと同期して、処理ビットプレーンバッファ５１Ａ、５１Ｂから読み出された４画素分の処理ビットプレーンデータＤ２１に対してＭＲパスによる符号化処理（以下、これをＭＲパス符号化処理と呼ぶ）をする際に必要となる、当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビット及びその上下の各ビット（合わせて６ビット、図２４（Ｂ）参照）のＳＩＧプレーンデータＤ２２をＳＲＡＭ５２Ａから順次読み出し、これをＭＲパス符号化処理部６２に送出する。
この際シグナルスイッチャ６０は、上述のＳＰパス符号化処理部６１の場合と同様に、かかる処理ビットプレーンバッファ５１Ａ、５１Ｂから読み出された４画素分の処理ビットプレーンデータＤ２１をＭＲパス符号化処理する際に必要となる合計６ビット分のＳＩＧプレーンデータに対して、実際には当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビット分のＳＩＧプレーンデータＤ２２と、その上下の各４ビット分のＳＩＧプレーンデータＤ２２とをＳＲＡＭ５２Ａから３クロックかけて順次読み出し（図２５）、これをＭＲパス符号化処理部６２に送出することとなる。
さらにシグナルスイッチャ６０は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ２１をＭＲパス符号化処理する際に必要となる、当該４画素と同座標にあるＲＥＦプレーン３２上の１ワード（図２４（Ｅ）参照）分のＲＥＦプレーンデータＤ２３と、当該４画素と同座標にあるＤＯＮＥプレーン３３上の１ワード（図２４（Ｄ）参照）分のＤＯＮＥプレーンデータＤ２４とをＳＲＡＭ５２Ｂから順次読み出し、これをＭＲパス符号化処理部６１に送出する。
このときＭＲパス符号化処理部６２は、シグナルスイッチャ６０から順次供給される４画素分の処理ビットプレーンデータＤ２１と、これと対応するＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４とを、それぞれ少なくとも過去３サンプル分だけ記憶保持し得るようになされている。
因みに、この場合も処理ビットプレーンデータＤ２１、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４については１ワードが１サンプルに該当し、正負符号プレーンデータＤ２０及びＳＩＧプレーンデータＤ２２については縦方向に並ぶ３ワードが１サンプルに該当する。
そしてＭＲパス符号化処理部６２は、シグナルスイッチャ６０から次のサンプルの処理ビットプレーンデータＤ２１等が与えられると、その１つ前のサンプルの処理ビットプレーンデータＤ２１（図２４（Ａ）において太枠で囲んだ４画素分）について、そのとき記憶保持している図２４（Ｂ）、（Ｄ）及び（Ｅ）においてそれぞれ太枠で囲まれた必要なＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４を利用して、ＭＲパス符号化処理できるか否かの検出と、できる場合のＭＲパス符号化処理とを実行する。
そしてＭＲパス符号化処理部６２は、ＭＲパス符号化処理を行った場合、これにより得られたその画素についてのシンボルＳＢ及び正負符号についてのシンボルＳＢをシンボルデータＤ２６Ｒとして出力スイッチャ６４に送出すると共に、その画素についてのコンテクストＣＸ及び正負符号についてのコンテクストＣＸをコンテクストデータＤ２７Ｒとして出力スイッチャ６４に送出する。
またＭＲパス符号化処理部６２は、ＭＲパス符号化処理を行ったときは、ＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及び又はＤＯＮＥプレーンデータＤ２４をこれに応じて更新し、その後これらをシグナルスイッチ６０を介して対応するＳＲＡＭ５２Ａ、５２Ｂに与えることにより、これらＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４をそれぞれＳＲＡＭ５２Ａ、５２Ｂにおけるもとのアドレス位置に書き戻させる（Read-Modify-Write）。
他方、シグナルスイッチャ６０は、このようにして処理ビットプレーンバッファ５１Ａ、５１Ｂに格納された１ビットプレーン分のデータ（処理ビットプレーンデータＤ２１）に対するＭＲパス符号化処理を終了すると、この後これと同様にして、制御部６５の制御のもとに、同じ処理ビットプレーンデータＤ２１を、図２４（Ａ）に示す１ストライプカラム２３Ａを構成する４画素分を１ワードとして、ビットプレーン内スキャン順序に従って処理ビットプレーンバッファ５１Ａ、５１Ｂから１ワードずつ順次読み出し、これをＣＵパス符号化処理部６３に送出する。
またシグナルスイッチャ６０は、これと同期して、処理ビットプレーンバッファ５１Ａ、５１Ｂから読み出された４画素分の処理ビットプレーンデータＤ２１に対してＣＵパスによる符号化処理（以下、これをＣＵパス符号化処理と呼ぶ）をする際に必要となる、当該４画素とそれぞれ同座標にある正負符号プレーン３０上の４ビット及びその上下の各ビット（合わせて６ビット、図２４（Ｃ）参照）分の正負符号プレーンデータＤ２０を正負符号プレーンバッファ５０から順次読み出し、これをＣＵパス符号化処理部６３に送出する。
この際シグナルスイッチャ６０は、上述のＳＰパス符号化処理部６１と同様に、かかる処理ビットプレーンバッファ５１Ａ、５１Ｂから読み出された４画素分の処理ビットプレーンデータＤ２１をＣＵパス符号化処理する際に必要となる合計６ビットの正負符号プレーンデータＤ２１に対して、実際には当該４画素とそれぞれ同座標にある正負符号プレーン３０上の１ストライプカラム２３Ａを構成する４ビット分の正負符号プレーンデータＤ２０と、その上下のストライプカラム２３Ａをそれぞれ構成する各４ビットの正負符号プレーンデータＤ２０とを正負符号プレーンバッファ５０から３クロックかけて順次読み出し、これをＣＵパス符号化処理部６２に送出することとなる。
さらにシグナルスイッチャ６０は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ２１をＣＵパス符号化処理する際に必要となる、当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビット及びその上下の各ビット（合計６ビット、図２４（Ｂ）参照）分のＳＩＧプレーンデータＤ２２をＳＲＡＭ５２Ａから順次読み出し、これをＣＵパス符号化処理部６３に送出する。
この場合においても、シグナルスイッチャ６０は、かかる処理ビットプレーンバッファ５１Ａ、５１Ｂから読み出された４画素分の処理ビットプレーンデータＤ２１をＣＵパス符号化処理する際に必要となる合計６ビット分のＳＩＧプレーンデータに対して、実際には当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビットのＳＩＧプレーンデータＤ２２と、その上下の各４ビット分のＳＩＧプレーンデータＤ２２とをＳＲＡＭ５２Ａから３クロックかけて順次読み出し（図２５）、これをＣＵパス符号化処理部６３に送出することとなる。
さらにシグナルスイッチャ６０は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ２１をＣＵパス符号化処理する際に必要となる、当該４画素とそれぞれ同座標にあるＲＥＦプレーン３２上の１ワード（図２４（Ｅ）参照）分のＲＥＦプレーンデータＤ２３と、当該４画素と同座標にあるＤＯＮＥプレーン３３上の１ワード（図２４（Ｄ）参照）分のＤＯＮＥプレーンデータＤ２４とをＳＲＡＭ５２Ｂから読み出し、これをＣＵパス符号化処理部６３に送出する。
このときＣＵパス符号化処理部６３は、シグナルスイッチャ６０から順次供給される４画素分の処理ビットプレーンデータＤ２１と、これと対応する正負符号プレーンデータＤ２０、ＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４とを、それぞれ少なくとも過去３サンプル分だけ記憶保持し得るようになされている。
因みに、この場合も処理ビットプレーンデータＤ２１、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４については１ワードが１サンプルに該当し、正負符号プレーンデータＤ２０及びＳＩＧプレーンデータＤ２２については縦方向に並ぶ３ワードが１サンプルに該当する。
そしてＣＵパス符号化処理部６３は、シグナルスイッチャ６０から次のサンプルの処理ビットプレーンデータＤ２１等が与えられると、その１つ前のサンプルの処理ビットプレーンデータＤ２１（図２４（Ａ）において太枠で囲んだ４画素分）について、そのとき記憶保持している図２４（Ｂ）〜（Ｅ）においてそれぞれ太枠で囲まれたＳＩＧプレーンデータＤ２２、正負符号プレーンデータＤ２０、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４を利用して、ＣＵパス符号化処理できるか否かの検出と、できる場合のＣＵパス符号化処理とを実行する。
そしてＣＵパス符号化処理部６３は、ＣＵパス符号化処理を行った場合、これにより得られたその画素についてのシンボルＳＢ及び正負符号についてのシンボルＳＢをシンボルデータＤ２６Ｃとして出力スイッチャ６４に送出すると共に、その画素についてのコンテクストＣＸ及び正負符号についてのコンテクストＣＸをコンテクストデータＤ２７Ｃとして出力スイッチャ６４に送出する。
またＣＵパス符号化処理部６３は、ＣＵパス符号化処理を行ったときは、かかるＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及び又はＤＯＮＥプレーンデータＤ２４をこれに応じて更新し、その後これらをシグナルスイッチ６０を介して対応するＳＲＡＭ５２Ａ、５２Ｂに与えることにより、これらＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４をそれぞれＳＲＡＭ５２Ａ、５２Ｂにおけるもとのアドレス位置に書き戻させる（Read-Modify-Write）。
出力スイッチャ６４においては、制御部６５の制御のもとに、ＳＰパス符号化処理部６１、ＭＲパス符号化処理部６２及びＣＵパス符号化処理部６３のそれぞれから与えられるシンボルデータＤ２６Ｓ、Ｄ２６Ｒ、Ｄ２６Ｃと、コンテクストデータＤ２７Ｓ、Ｄ２７Ｒ、Ｄ２７ＣとをそれぞれシンボルデータＤ２６及びコンテクストデータＤ２７として算術符号化部５５に送出する。
このようにしてこのビットモデル部５４においては、処理ビットプレーン２２上のストライプカラム２３Ａを構成する４画素を単位としてＳＰパス符号化処理、ＭＲパス符号化処理及びＣＵパス符号化処理を行うと共に、このとき正負符号プレーンデータＤ２０及びＳＩＧプレーンデータＤ２２についても当該ストライプカラム２３Ａと同位相の１ストライプカラム２３Ａを構成する４ビットをメモリワードとすることにより、メモリアクセス回数を格段的に低減させて、ＣＢＭ処理を確実に高速に行い得るようになされている。
（２−１−３）各コーディング・パス処理部の具体的構成
次に、ＳＰパス符号化処理部６１、ＭＲパス符号化処理部６２及びＣＵパス符号化処理部６３の各構成についてそれぞれ順番に説明する。
（２−１−３−１）ＳＰパス符号化処理部６１の構成
ＳＰパス符号化処理部６１は、図２６に示すように、いずれもハードウェア構成の処理ビットシフトレジスタ部７０、正符号シフトレジスタ部７１、ＳＩＧシフトレジスタ部７２、ＲＥＦシフトレジスタ部７３、ＤＯＮＥシフトレジスタ部７４及びセレクタ７５と、後述のようなセレクタ７５に対する出力切替え制御等を行う制御部７６とから構成されている。
また処理ビットシフトレジスタ部７０には３段のシフトレジスタ７０Ａが設けられると共に、正符号シフトレジスタ部７１、ＳＩＧシフトレジスタ部７２、ＲＥＦシフトレジスタ部７３及びＤＯＮＥシフトレジスタ部７４には、それぞれ４段のシフトレジスタ７１Ａ〜７４Ａが設けられている。
これによりＳＰパス符号化処理部６１は、上述のようにシグナルスイッチャ６０（図２３）から順次与えられる各１サンプル分の処理ビットプレーンデータＤ２１、正負符号プレーンデータＤ２０、ＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４を、それぞれ処理ビットシフトレジスタ部７０、正符号シフトレジスタ部７１、ＳＩＧシフトレジスタ部７２、ＲＥＦシフトレジスタ部７３及びＤＯＮＥシフトレジスタ部７４の各シフトレジスタ７０Ａ〜７４Ａにおいて順次シフトさせながら３サンプル分又は４サンプル分ずつ記憶保持し得るようになされている。
そして処理ビットシフトレジスタ部７０は、シグナルスイッチャ６０から１サンプル分の処理ビットプレーンデータＤ２１が与えられると、このとき自己のシフトレジスタ７０Ａの２段目にシフトされた１サンプル分の処理ビットプレーンデータＤ２１をセレクタ７５に出力する。
またこのときＳＩＧシフトレジスタ部７２は、これと同期して、自己のシフトレジスタ７２Ａに記憶保持したＳＩＧプレーンデータＤ２２を用いて、このとき処理ビットシフトレジスタ部７０のシフトレジスタ７０Ａの２段目にシフトされた４画素について、それぞれ上述のＳＰパス符号化処理を行うための条件を満たしているか否かの検出処理を画素ごとに並行して行い、検出結果をセレクタ７５に出力する。
さらにＳＩＧシフトレジスタ部７２は、これと同期して、当該処理ビットシフトレジスタ部７０のシフトレジスタ７０Ａの２段目にシフトされた４画素について、図１３について上述したルールに従って、当該４画素ごとのコンテクストＣＸをそれぞれ演算し、演算結果をセレクタ７５に出力する。
そして、このときＳＩＧシフトレジスタ部７２により検出された、処理ビットシフトレジスタ部７０のシフトレジスタ７０Ａの２段目にシフトされた４画素についてのＳＰパス符号化処理を行うための条件を満たしているか否かの検出結果が全て否定的であった場合には、セレクタ７５からは何も出力されず、処理ビットシフトレジスタ部７０のシフトレジスタ７０Ａの２段目にシフトされた１サンプル（４画素）分の処理ビットプレーンデータＤ２１に対する処理が終了する。
これに対して、処理ビットシフトレジスタ部７０のシフトレジスタ７０Ａの２段目にシフトされた１サンプルのうちのいずれかの画素（以下、これをＳＰパス符号化処理対象画素と呼ぶ）についての検出結果が肯定的であった場合には、処理ビットシフトレジスタ部７０から出力された当該ＳＰパス符号化処理対象画素のデータ値（０／１）と、これに同期してＳＩＧシフトレジスタ部７２から出力された当該ＳＰパス符号化処理対象画素についてのコンテクストＣＸの演算結果とが、それぞれそのＳＰパス符号化処理対象画素のシンボルＳＢ及びコンテクストＣＸとしてセレクタ７５から出力される。
また、このシンボルＳＢの値が『０』であった場合、この後セレクタ７５からＤＯＮＥシフトレジスタ部７４に与えられる更新情報に基づいて、当該ＤＯＮＥシフトレジスタ部７４のシフトレジスタ７４Ａに記憶保持されたＤＯＮＥプレーンデータＤ２４のうち、ＳＰパス符号化処理対象画素と同座標のビットの値が、ビットモデル化が完了したことを表す『１』に更新されて、このＳＰパス符号化処理対象画素に対するＳＰパス符号化処理が完了する。
これに対して、このシンボルＳＢの値が『１』であった場合には、その情報がＳＩＧシフトレジスタ部７２、ＲＥＦシフトレジスタ部７３及び正負符号シフトレジスタ部７１にそれぞれ与えられる。
このときＳＩＧシフトレジスタ部７２では、自己のシフトレジスタ７２Ａに記憶保持されたＳＩＧプレーンデータＤ２２におけるＳＰパス符号化処理対象画素と同座標のビットの値が“Significant”であることを表す『１』に更新される。またＲＥＦシフトレジスタ部７３では、自己のシフトレジスタ７３Ａに記憶保持されたＲＥＦプレーンデータＤ２３におけるＳＰパス符号化処理対象画素と同座標のビットの値が、“Significant”となったことを表す『１』に更新される。
さらにこのとき正負符号シフトレジスタ部７１は、このＳＰパス符号化処理対象画素の正負符号のシンボルＳＢ及びコンテクストＣＸを図１４について上述したルールに従って演算し、その演算結果をセレクタ７５に送出する。かくしてこのシンボルＳＢ及びコンテクストＣＸがセレクタ７５を介して出力される。
そして、この後セレクタ７５からＤＯＮＥシフトレジスタ部７４に更新情報与えられ、当該更新情報に基づき、ＤＯＮＥシフトレジスタ部７４のシフトレジスタ７４Ａに記憶保持されたＤＯＮＥプレーンデータＤ２４におけるＳＰパス符号化処理対象画素と同座標のビットの値が『１』に更新されて、当該ＳＰパス符号化処理対象画素に対するＳＰパス符号化処理が完了する。
またＳＰパス符号化処理部６１は、この後同じサンプル（このとき処理ビットシフトレジスタ部７０のシフトレジスタ７０Ａの２段目に記憶保持された１サンプル）内の当該ＳＰパス符号化処理対象画素よりもビットプレーン内スキャン順序が後の各画素について、ＳＰパス符号化処理を行うための条件を満たしていない場合にはスキップし、ＳＰパス符号化処理を行うための条件を満たしている場合には上述のＳＰパス符号化処理対象画素と同様にしてＳＰパス符号化処理を行う。そしてＳＰパス符号化処理部６１は、このような処理を当該サンプル内の全ての画素に対して行い終えると、当該サンプルに対する処理を終了する。
そして、ＳＰパス符号化処理部６１は、この後制御部７６から制御部６５（図２３）に与えられる次の１サンプル分の処理ビットプレーンデータＤ２１等の転送要求に応じて、シグナルスイッチャ６０から当該次の１サンプル分の処理ビットプレーンデータＤ２１等が与えられるごとに同様の処理を順次繰り返す。
またこの際ＳＰパス符号化処理部６１は、次の１サンプル分の処理ビットプレーンデータＤ２１等が与えられるごとに、ＳＩＧシフトレジスタ部７２、ＲＥＦシフトレジスタ部７３及びＤＯＮＥシフトレジスタ部７４の各シフトレジスタ７２Ａ〜７４Ａの４段目にそれぞれ記憶保持されたＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４をそれぞれシグナルスイッチ６０を介して対応するＳＲＡＭ５２Ａ、５２Ｂに与えることにより、これらをＳＲＡＭ５２Ａ、５２Ｂのもとの位置に書き戻させる。
このようにしてＳＰパス符号化処理部６１においては、ビットプレーンバッファ５１Ａ、５１Ｂに格納された処理ビットプレーンデータＤ２１に対するＳＰパス符号化処理を行い得るようになされている。
（２−１−３−２）ＭＲパス符号化処理部６２の構成
一方、ＭＲパス符号化処理部６２は、図２７に示すように、いずれもハードウェア構成の処理ビットシフトレジスタ部８０、ＳＩＧシフトレジスタ部８２、ＲＥＦシフトレジスタ部８３、ＤＯＮＥシフトレジスタ部８４及びセレクタ８５と、後述のようなセレクタ８５に対する出力切替え制御等を行う制御部８６とから構成されている。
また処理ビットシフトレジスタ部８０には３段のシフトレジスタ８０Ａが設けられると共に、ＳＩＧシフトレジスタ部８２、ＲＥＦシフトレジスタ部８３及びＤＯＮＥシフトレジスタ部８４には、それぞれ４段のシフトレジスタ８２Ａ〜８４Ａが設けられている。
これによりＭＲパス符号化処理部６２は、上述のようにシグナルスイッチャ６０（図２３）から順次与えられる各１サンプル分の処理ビットプレーンデータＤ２１、ＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４を、それぞれ処理ビットシフトレジスタ部８０、ＳＩＧシフトレジスタ部８２、ＲＥＦシフトレジスタ部８３及びＤＯＮＥシフトレジスタ部８４のシフトレジスタ８０Ａ、８２Ａ〜８４Ａにおいて順次シフトさせながら３サンプル分又は４サンプル分ずつ記憶保持し得るようになされている。
そして処理ビットシフトレジスタ部８０は、シグナルスイッチャ６０から１サンプル分の処理ビットプレーンデータＤ２１が与えられると、このとき自己のシフトレジスタ８０Ａの２段目にシフトした１サンプル分の処理ビットプレーンデータＤ２１をセレクタ８５に出力する。
またこのときＲＥＦシフトレジスタ部８３及びＤＯＮＥシフトレジスタ部８４は、これに同期して、自己のシフトレジスタ８３Ａ、８４Ａの２段目にシフトされた１サンプル分のＲＥＦプレーンデータＤ２３又はＤＯＮＥプレーンデータＤ２４をセレクタ８５に出力する。
そしてＳＩＧシフトレジスタ部８２は、自己のシフトレジスタ８２Ａに記憶保持したＳＩＧプレーンデータＤ２２を用いて、処理ビットシフトレジスタ部８０の２段目にシフトした４画素について、ＲＥＦシフトレジスタ部８３の出力を参照しながら図１６について上述したルールに従ってコンテクストＣＸを演算し、演算結果をセレクタ８５に出力する。
そして、このときＤＯＮＥプレーンデータＤ２４の値が全て『１』（すなわち処理済）であった場合には、セレクタ８５からは何も出力されずに、当該処理ビットシフトレジスタ部８０のシフトレジスタ８０Ａの２段目にシフトされた１サンプル分の処理ビットプレーンデータＤ２１に対する処理が終了する。
またかかる１サンプル分のＤＯＮＥプレーンデータＤ２４のうち、いずれかのデータ値が『０』（すなわち未処理）であり、かつそのＤＯＮＥプレーンデータＤ２４と対応する処理ビットシフトレジスタ部８０のシフトレジスタ８０Ａの２段目にシフトされた画素が“Significant”でなかった場合にも、セレクタ８５からは何も出力されずに、当該処理ビットシフトレジスタ部８０のシフトレジスタ８０Ａの２段目にシフトされた１サンプル分の処理ビットプレーンデータＤ２１に対する処理が終了する。
これに対して、かかる１サンプル分のＤＯＮＥプレーンデータＤ２４のうち、いずれかのデータ値が『０』であり、かつそのＤＯＮＥプレーンデータＤ２４と対応する処理ビットシフトレジスタ部８０のシフトレジスタ８０Ａの２段目にシフトされた画素が“Significant”であった場合には、当該画素（以下、これをＭＲパス符号化処理対象画素と呼ぶ）がＭＲパス符号化処理すべき画素であることを意味する。
かくして、このときセレクタ８５は、処理ビットシフトレジスタ部８０から出力されたこのＭＲパス符号化処理対象画素のデータ値（０／１）をシンボルＳＢとして出力する共に、これと併せてＳＩＧシフトレジスタ部８２から出力された、このＭＲパス符号化処理対象画素のコンテクストＣＸを出力する。
またこのときＲＥＦシフトレジスタ部８３では、そのＭＲパス符号化処理対象画素と同座標のビットが『１』である場合（すなわちフラグが立っている場合）にはこれがクリアされ、またＤＯＮＥシフトレジスタ部８４では、そのＭＲパス符号化処理対象画素と同座標のビットが、当該ＭＲパス符号化処理対象画素が処理済みとなったことを意味する『１』に更新される。
そして、ＭＲパス符号化処理部６２は、この後そのとき処理ビットシフトレジスタ部８０のシフトレジスタ８０Ａの２段目にシフトされた残りの画素についても、当該画素がＭＲパス符号化処理すべき画素であった場合には、上述と同様にＭＲパス符号化処理する。
さらにＭＲパス符号化処理部６２は、この後制御部８６から制御部６５（図２３）に与えられる次の１サンプル分の処理ビットプレーンデータＤ２１等の転送要求に応じて、シグナルスイッチャ６０から当該次の１サンプル分の処理ビットプレーンデータＤ２１等が与えられるごとに同様の処理を順次繰り返す。
またこの際ＭＲパス符号化処理部６２は、次の１サンプル分の処理ビットプレーンデータＤ２１等が与えられるごとに、ＳＩＧシフトレジスタ部８２、ＲＥＦシフトレジスタ部８３及びＤＯＮＥシフトレジスタ部８４の各シフトレジスタ８２Ａ〜８４Ａの４段目にそれぞれ記憶保持されたＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４をシグナルスイッチ６０を介して対応するＳＲＡＭ５２Ａ、５２Ｂに与えることにより、それぞれＳＲＡＭ５２Ａ、５２Ｂのもとの位置に書き戻させる。
このようにしてＭＲパス符号化処理部６２においては、ビットプレーンバッファ５１Ａ、５１Ｂに格納された処理ビットプレーンデータＤ２１に対するＭＲパス符号化処理を行い得るようになされている。
（２−１−３−３）ＣＵパス符号化処理部６３の構成
ＣＵパス符号化処理部６３は、図２８に示すように、いずれもハードウェア構成の処理ビットシフトレジスタ部９０、正符号シフトレジスタ部９１、ＳＩＧシフトレジスタ部９２、ＲＥＦシフトレジスタ部９３、ＤＯＮＥシフトレジスタ部９４及びセレクタ９５と、後述のようなセレクタ９５に対する出力切替え制御等を行う制御部９６とから構成されている。
また処理ビットシフトレジスタ部９０には３段のシフトレジスタ９０Ａが設けられると共に、正符号シフトレジスタ部９１、ＳＩＧシフトレジスタ部９２、ＲＥＦシフトレジスタ部９３及びＤＯＮＥシフトレジスタ部９４には、それぞれ４段のシフトレジスタ９１Ａ〜９４Ａが設けられている。
これによりＣＵパス符号化処理部６３は、上述のようにシグナルスイッチャ６０から順次与えられる各１サンプル分の処理ビットプレーンデータＤ２１、正負符号プレーンデータＤ２０、ＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４を、それぞれ処理ビットシフトレジスタ部９０、正符号シフトレジスタ部９１、ＳＩＧシフトレジスタ部９２、ＲＥＦシフトレジスタ部９３及びＤＯＮＥシフトレジスタ部９４の各シフトレジスタ９０Ａ〜９４Ａにおいて順次シフトさせながら３サンプル分又は４サンプル分ずつ記憶保持し得るようになされている。
そして処理ビットシフトレジスタ部９０は、シグナルスイッチャ６０（図２３）から１サンプル分の処理ビットプレーンデータＤ２１が与えられると、このとき自己のシフトレジスタ９０Ａの２段目にシフトされた１サンプル分の処理ビットプレーンデータＤ２１をセレクタ９５に出力する。
またこのときＳＩＧシフトレジスタ部９２は、これと同期して、自己のシフトレジスタ９２Ａに記憶保持したＳＩＧプレーンデータＤ２２を用い、ＤＯＮＥシフトレジスタ部９４のシフトレジスタ９４Ａに記憶保持されたＤＯＮＥプレーンデータＤ２４を参照しながら、処理ビットシフトレジスタ部９０のシフトレジスタ９０Ａの２段目にシフトされた４画素についてランレングス処理を行い得るか否かを検出する。
そしてランレングス処理できない場合には、これら４画素について、それぞれ上述したＳＰパス符号化処理が順次行われることとなる。
これに対してランレングス処理できる場合、ＳＩＧシフトレジスタ部９２は、図１７及び図１８について上述したルールに従って、まずコンテクストとして“run”を出力する。その上でＳＩＧシフトレジスタ部９２は、そのサンプル内の４画素の値が全て『０』であるときにはシンボルＳＢとして０を出力する。かくしてこれらコンテクストＣＸ及びシンボルＳＢがセレクタ９５を介して出力スイッチャ６４（図２３）に送出される。
またＳＩＧシフトレジスタ部９２は、当該サンプル内の４画素の値が全て０ではないとき、すなわち４画素の中にひとつでも値が１の画素が存在する場合には、シンボルＳＢとして１を出力し、それに引き続いて図１８について上述したルールに従って２回“uniform”というコンテクストＣＸと対応するシンボルＳＢを出力する。かくしてこれらコンテクストＣＸ及びシンボルＳＢがセレクタ９５を介して出力スイッチャ６４（図２３）に送出される。
このときＳＩＧシフトレジスタ部９２では、自己のシフトレジスタ９２Ａに記憶保持されたＳＩＧプレーンデータＤ２２における当該値が１の画素と同座標のビットの値が
“Significant”であることを表す『１』に更新される。またＲＥＦシフトレジスタ部９３では、自己のシフトレジスタ９３Ａに記憶保持されたＲＥＦプレーンデータＤ２３における当該画素と同座標のビットの値が“Significant”となったことを表す『１』に更新される。
さらにこの後正負符号シフトレジスタ部９１は、当該画素の正負符号のシンボルＳＢ及びコンテクストＣＸを図１４について上述したルールに従って演算し、その演算結果をセレクタ９５に送出する。かくしてこのシンボルＳＢ及びコンテクストＣＸが上述の“uniform”というコンテクストＣＸ及び当該画素に対応するシンボルＳＢに続けてセレクタ９５を介して出力スイッチャ６４（図２３）に送出される。
そして、この後セレクタ９５からＤＯＮＥシフトレジスタ部９４に更新情報与えられ、当該更新情報に基づき、ＤＯＮＥシフトレジスタ部９４のシフトレジスタ９４Ａに記憶保持されたＤＯＮＥプレーンデータＤ２４における当該画素と同座標のビットの値が『１』に更新されて、当該画素に対するＣＵパス符号化処理が完了する。
さらにＣＵパス符号化処理部６３は、この後同じサンプル（このとき処理ビットシフトレジスタ部９０のシフトレジスタ９０Ａの２段目に記憶保持された１サンプル）内の当該画素よりもビットプレーン内スキャン順序が遅い各画素について、それぞれＳＩＧシフトレジスタ部９２、ＲＥＦシフトレジスタ部９３及びＤＯＮＥシフトレジスタ部９４の各シフトレジスタ９０Ａ〜９４Ａに記憶保持されたＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４を必要に応じて順次更新しながら上述したＳＰパス符号化処理を施す。そしてＣＵパス符号化処理部６３は、このような処理を当該サンプル内の全ての画素に対して行い終えると、当該サンプルに対する処理を終了する。
そして、ＣＵパス符号化処理部６３は、この後制御部９６から制御部６５（図２３）に与えられる次の１サンプル分の処理ビットプレーンデータＤ２１等の転送要求に応じて、シグナルスイッチャ６０から当該次の１サンプル分の処理ビットプレーンデータＤ２１等が与えられるごとに同様の処理を順次繰り返す。
またこの際ＣＵパス符号化処理部６３は、次の１サンプル分の処理ビットプレーンデータＤ２１等が与えられるごとに、ＳＩＧシフトレジスタ部９２、ＲＥＦシフトレジスタ部９３及びＤＯＮＥシフトレジスタ部９４の各シフトレジスタ９２Ａ〜９４Ａの４段目にそれぞれ記憶保持されたＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４をそれぞれシグナルスイッチ６０を介して対応するＳＲＡＭ５２Ａ、５２Ｂに与えることにより、これらをＳＲＡＭ５２Ａ、５２Ｂのもとの位置に書き戻させる。
このようにしてＣＵパス符号化処理部６３においては、ビットプレーンバッファ５１Ａ、５１Ｂに格納された処理ビットプレーンデータＤ２１に対するＣＵパス符号化処理を行い得るようになされている。
（２−２）第１の実施の形態による復号化装置１００の構成
（２−２−１）復号化装置１００の全体構成
図４８との対応部分に同一符号を付して示す図２９は、ＪＰＥＧ２０００規格に準拠した本実施の形態による復号化装置１００を示し、全体として一体にＩＣ化（集積回路化）されて構成されている点と、ＥＢＣＯＴブロック１０１の構成が異なる点と、ＩＣの外部に当該ＥＢＣＯＴブロック１０１から出力されるコードブロックデータＤ１４を記憶保持するＤＲＡＭ１０２が設けられている点とを除いて図４８に示す復号化装置１０と同様に構成されている。
実際上、ＥＢＣＯＴブロック１０１においては、図３０に示すように、それぞれＳＲＡＭからなるストリームバッファ１１０Ａ、１１０Ｂが入力段に設けられており、パケタイズストリーム分解部１１から与えられる符号化データＤ１１をこのストリームバッファ１１０Ａ、１１０Ｂに記憶保持し得るようになされている。
この場合ストリームバッファ１１０Ａ、１１０Ｂは２つ設けられており、これにより一方のストリームバッファ１１０Ａ、１１０Ｂに記憶保持したビットプレーン２２の１枚分の符号化データＤ１１をＣＢＭ処理しながら、他方のストリームバッファ１１０Ｂ、１１０Ａに次のビットプレーン２２の１枚分の符号化データＤ１１を書き込み得るようになされている。
またＥＢＣＯＴブロック１０１には、それぞれ少なくとも１ビットプレーン分のデータ記憶容量を有するＳＲＡＭ１１１Ａと、２ビットプレーン分のデータ記憶容量を有するＳＲＡＭ１１１Ｂとが設けられており、これによりＣＢＭ処理時に利用するＳＩＧプレーンデータＤ３０をＳＲＡＭ５２Ａに記憶保持し、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２をＳＲＡＭ５２Ｂに記憶保持することができるようになされている。
一方、ストリームバッファ１１０Ａ、１１０Ｂに記憶保持された符号化データＤ１１は、スイッチャ１１２を介して算術復号化部１１３により所定単位で順次読み出される。そして算術復号化部１１３は、この読み出した符号化データＤ１１と後段のビットデモデル部１１４から与えられるコンテクストデータＤ３３とを入力とした所定の算術復号化演算処理を実行し、かくして得られたシンボルデータＤ３４をビットデモデル部１１４に送出する。
ビットデモデル部１１４は、供給されるシンボルデータＤ３４をＣＢＭ処理により係数ビットデモデル化する。この際ビットモデル部１１４は、ＳＰパスによる復号化処理（以下、これをＳＰパス復号化処理と呼ぶ）、ＭＲパスによる復号化処理（以下、これをＭＲパス復号化処理と呼ぶ）及びＣＵパスによる復号化処理（以下、これをＣＵパス復号化処理と呼ぶ）により順次復号されていく処理ビットプレーンデータＤ３５及び正負符号プレーンデータＤ３６をそれぞれ後段のそれぞれＳＲＡＭでなるビットプレーンバッファ１１６Ａ、１１６Ｂ又は正負符号プレーンバッファ１１５における対応する位置に順次格納する。
またビットデモデル部１１４は、これと併せてＳＲＡＭ１１１Ａ、１１１Ｂに記憶保持されたＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２を必要に応じて順次更新しつつ、さらにこれら一部が復号等された処理ビットプレーンデータＤ３５、正負符号プレーンデータＤ３６、ＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２を利用しながらＣＢＭ処理を進める。さらにこのときビットデモデル部１１４は、かかる処理ビットプレーンデータＤ３５と併せて得られたコンテクストデータＤ３３を上述のように順次算術復号化部１１３に送出する。
そしてこのようなＣＢＭ処理により最終的に復号された処理ビットプレーンデータＤ３５が第１又は第２のビットプレーンバッファ１１６Ａ、１１６Ｂに記憶保持されると共に、最終的に復号された正負符号プレーンデータＤ３６が正負符号プレーンバッファ１１５に記憶保持され、これらがその後所定のタイミングで読み出されて、スイッチャ１１７を介してコードブロックデータＤ１４として上述のＤＲＡＭ１０２（図２９）に与えられて記憶保持される。
さらにこのＤＲＡＭ１０２に記憶保持されたコードブロックデータＤ１４は、この後逆量子化部１４（図２９）に読み出されて所定の逆量子化処理が施される。
このようにしてこの復号化装置１００においては、パケタイズストリーム分解部１１から与えられる符号化データＤ１１を順次ＣＢＭ処理することによりコードブロックデータＤ３５を復号し、これをＩＣの外部に設けられたＤＲＡＭ４１に記憶保持しながら、後段の処理を行い得るようになされている。
（２−２−２）ビットデモデル部１１４の構成
ここでビットデモデル１１４部は、図３１に示すように、シグナルスイッチャ１２０、ＳＰパス復号化処理部１２１、ＭＲパス復号化処理部１２２、ＣＵパス復号化処理部１２３、出力スイッチャ１２４及び制御部１２５から構成されている。
この場合上述の算術復号化部１１３（図３０）は、ストリームバッファ１１０Ａ、１１０Ｂから読み出した符号化データＤ１１と、ＳＰパス復号化処理部１２１、ＭＲパス復号化処理部１２２又はＣＵパス復号化処理部１２３から与えられるコンテクストデータＤ３３とに基づいて所定の算術復号化演算処理を実行する。そして算術復号化部１１３は、この結果として得られたシンボルデータＤ３４のうち、符号化装置４０（図１９）においてＳＰパス符号化処理することにより得られた符号化データＤ１１に対して上述のような算術復号化処理を施すことにより得られたものについてはＳＰパス復号化処理部１２１に送出する。
このときシグナルスイッチャ１２０は、シーケンサ及びタイミングジェネレータとしての機能を有する制御部１２５の制御のもとに、ビットプレーンバッファ１１６Ａ、１１６Ｂに記憶保持されている復号前又は一部が復号された処理ビットプレーンデータＤ３５を、図２２（Ａ）に示す１ストライプカラム２３Ａを構成する４画素分を１ワードとして、ビットプレーン内スキャン順序に従ってビットプレーンバッファ１１６Ａ、１１６Ｂから１ワードずつ順次読み出し、これをまずＳＰパス復号化処理部１２１に送出する。
またシグナルスイッチャ１２０は、これと同期して、ビットプレーンバッファ１１６Ａ、１１６Ｂから読み出された４画素分の処理ビットプレーンデータＤ３５をＳＰパス復号化処理により復号する際に必要となる、当該４画素とそれぞれ同座標にある正負符号プレーン３０上の４ビット及びその上下の各ビット（合わせて６ビット、図２４（Ｃ）参照）分の復号前又は一部が復号された正負符号プレーンデータＤ３６を正負符号プレーンバッファ１１５から順次読み出し、これをＳＰパス復号化処理部１２１に送出する。
この場合正負符号プレーンバッファ１１５は、処理ビットプレーン２２の各ストライプカラム２３Ａとそれぞれ対応する４画素分を単位（１ワード）として正負符号プレーンデータＤ３６を記憶しており、このワード単位で正負符号プレーンデータＤ３６を読書きし得るように構成されている。従って、このときシグナルスイッチャ１２０は、かかるビットプレーンバッファ１１６Ａ、１１６Ｂから読み出された４ビット分の処理ビットプレーンデータＤ３５をＳＰパス復号化処理する際に必要となる合計６ビットの正負符号プレーンデータＤ３６に対して、実際には当該４画素とそれぞれ同座標にある正負符号プレーン上の１ストライプカラム２３Ａを構成する４ビットの正負符号プレーンデータＤ３６と、その上下のストライプカラム２３Ａをそれぞれ構成する各４ビットの正負符号プレーンデータＤ３６とを正負符号プレーンバッファ１１５から３クロックかけて順次読み出し（図２５）、これをＳＰパス復号化処理部１２１に送出することとなる。
さらにシグナルスイッチャ１２０は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ３５をＳＰパス復号化処理により復号する際に必要となる、当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビット及その上下のビット（合わせて６ビット、図２２（Ｂ）参照）のＳＩＧプレーンデータＤ３０をＳＲＡＭ１１１Ａから順次読み出し、これをＳＰパス復号化処理部１２１に送出する。
この場合ＳＲＡＭ５２Ａも、処理ビットプレーン２２の各ストライプカラム２３Ａとそれぞれ対応する４画素分を単位（ワード）としてＳＩＧプレーンデータＤ３０を記憶しており、このワード単位でＳＩＧプレーンデータＤ３０を読書きし得るように構成されている。従って、このときシグナルスイッチャ１２０は、かかるビットプレーンバッファ１１６Ａ、１１６Ｂから読み出された４画素分の処理ビットプレーンデータＤ３５をＳＰパス復号化処理する際に必要となる合計６ビット分のＳＩＧプレーンデータＤ３０に対して、実際には当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビットのＳＩＧプレーンデータＤ３０と、その上下の各４ビットのＳＧＩプレーンデータＤ３０とをＳＲＡＭ１１１Ａから３クロックかけて順次読み出し、これをＳＰパス復号化処理部１２１に送出することとなる。
さらにシグナルスイッチャ１２０は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ３５をＳＰパス復号化処理により復号する際に必要となる、当該４画素とそれぞれ同座標にあるＲＥＦプレーン３２上の４ビット（図２４（Ｅ）参照）分のＲＥＦプレーンデータＤ３１と、当該４画素と同座標にあるＤＯＮＥプレーン３３上の４ビット（図２４（Ｄ）参照）分のＤＯＮＥプレーンデータＤ３２とをＳＲＡＭ１１１Ｂから順次読み出し、これをＳＰパス復号化処理部１２１に送出する。
この場合ＳＲＡＭ１１１Ｂも、処理ビットプレーン２２の各ストライプカラム２３Ａとそれぞれ対応する４画素分を単位（ワード）としてＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２を記憶しており、このワード単位でＲＥＦプレーンデータＤ３１やＤＯＮＥプレーンデータＤ３２を読書きし得るように構成されている。従って、シグナルスイッチャ１２０は、かかる４ビット分のＲＥＦプレーンデータＤ３１又はＤＯＮＥプレーンデータＤ３２をそれぞれ１クロックでＳＲＡＭ１１１Ｂから読み出してＳＰパス復号化処理部１２１に送出することとなる。
このときＳＰパス復号化処理部１２１は、シグナルスイッチャ１２０から順次供給される４画素分の処理ビットプレーンデータＤ３５と、これと対応する正負符号プレーンデータＤ３６、ＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２とを、それぞれ少なくとも過去３サンプル分だけ記憶保持し得るようになされている。
因みに、処理ビットプレーンデータＤ３５、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２については１ワードが１サンプルに該当し、正負符号プレーンデータＤ３６及びＳＩＧプレーンデータＤ３０については縦方向に並ぶ３ワードが１サンプルに該当する。
そしてＳＰパス復号化処理部１２１は、算術復号化部１１３から１シンボル分のシンボルデータＤ３４が与えられると、図２４（Ａ）において太枠で囲んだそのとき記憶保持している１サンプル分のシンボルデータＤ３４（４画素分）について、そのとき記憶保持している図２４（Ｂ）〜（Ｅ）においてそれぞれ太枠で囲まれたＳＩＧプレーンデータＤ３０、正負符号プレーンデータＤ３６、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２とを利用して、ＳＰパス復号化処理できるか否かの検出と、できる場合のＳＰパス復号化処理とを実行する。
またＳＰパス復号化処理部１２１は、ＳＰパス復号化処理を行ったときは、この際に得られたコンテクストＣＸを上述のように出力スイッチャ１２４を介してコンテクストデータＤ３３として算術復号化部１１３（図３０）に送出する一方、これと併せて得られた復号された処理ビットプレーンデータＤ３５及び復号された正負符号プレーンデータＤ３６をそれぞれビットプレーンバッファ１１６Ａ、１１６Ｂ又は正負符号バッファ１１５における対応する位置に格納する。
さらにＳＰパス復号化処理部１２１は、ＳＰパス復号化処理を行ったときには、これに応じてＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及び又はＤＯＮＥプレーンデータＤ３２を更新し、その後これらをシグナルスイッチ１２０を介して対応するＳＲＡＭ１１１Ａ、１１１Ｂに与えることにより、これらＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２をそれぞれＳＲＡＭ１１１Ａ、１１１Ｂのもとの位置に書き戻させる（Read-Modify-Write）。
一方、算術復号化部１１３（図３０）は、ストリームバッファ１１０Ａ、１１０Ｂから読み出した符号化データＤ１１のうち、符号化装置４０（図２１）においてＭＲパス符号化処理することにより得られた符号化データＤ１１に対して上述のような算術復号化演算処理を施すことにより得られたシンボルデータＤ３４についてはＭＲパス復号化処理部１２２に送出する。
このときシグナルスイッチャ１２０は、制御部１２５の制御のもとに、ビットプレーンバッファ１１６Ａ、１１６Ｂに記憶保持されている先行するＳＰパス復号化処理により一部が復号された処理ビットプレーンデータＤ３５を、図２４（Ａ）に示す１ストライプカラム２３Ａを構成する４画素分を１ワードとして、ビットプレーン内スキャン順序に従ってビットプレーンバッファ１１６Ａ、１１６Ｂから１ワード分ずつ順次読み出し、これをＭＲパス復号化処理部１２２に送出する。
またシグナルスイッチャ１２０は、これと同期して、ビットプレーンバッファ１１６Ａ、１１６Ｂから読み出された４画素分の処理ビットプレーンデータＤ３５をＭＲパス復号化処理により復号する際に必要となる、当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビット及その上下のビット（合わせて６ビット、図２４（Ｂ）参照）のＳＩＧプレーンデータＤ３０をＳＲＡＭ１１１Ａから順次読み出し、これをＭＲパス復号化処理部１２２に送出する。
この際シグナルスイッチャ１２０は、かかるビットプレーンバッファ１１６Ａ、１１６Ｂから読み出された４画素分の処理ビットプレーンデータＤ３５をＭＲパス復号化処理する際に必要となる合計６ビット分のＳＩＧプレーンデータＤ３０に対して、実際には当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビット分のＳＩＧプレーンデータＤ３０と、その上下の各４ビット分のＳＩＧプレーンデータＤ３０とをＳＲＡＭ１１１Ａから３クロックかけて順次読み出し、これをＭＲパス復号化処理部１２２に送出することとなる。
さらにシグナルスイッチャ１２０は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ３５をＭＲパス復号化処理する際に必要となる、当該４画素と同座標にあるＲＥＦプレーン３２上の１ワード（図２４（Ｅ）参照）分のＲＥＦプレーンデータＤ３１と、当該４画素と同座標にあるＤＯＮＥプレーン３３上の１ワード（図２２（Ｄ）参照）分のＤＯＮＥプレーンデータＤ３２とをＳＲＡＭ１１１Ｂから順次読み出し、これをＭＲパス復号化処理部１２２に送出する。
このときＭＲパス復号化処理部１２２は、シグナルスイッチャ１２０から順次供給される４画素分の処理ビットプレーンデータＤ３５と、これと対応するＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２とを、それぞれ少なくとも過去３サンプル分だけ記憶保持し得るようになされている。
因みに、この場合も処理ビットプレーンデータＤ３５、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２については１ワードが１サンプルに該当し、正負符号プレーンデータＤ３６及びＳＩＧプレーンデータＤ３０については縦方向に並ぶ３ワードが１サンプルに該当する。
そしてＭＲパス復号化処理部１２２は、算術復号化部１１３から１シンボル分のシンボルデータＤ３４が与えられると、図２４（Ａ）において太枠で囲んだそのとき記憶保持している１サンプル分のシンボルデータＤ３４（４画素分）について、そのとき記憶保持している図２４（Ｂ）、（Ｄ）及び（Ｅ）においてそれぞれ太枠で囲まれたＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２と、そのとき算術復号化部１１３から与えられたシンボルデータＤ３４とを利用して、ＭＲパス復号化処理できるか否かの検出と、できる場合のＭＲパス復号化処理とを実行する。
またＭＲパス復号化処理部１２２は、ＭＲパス復号化処理を行ったときは、この際に得られたコンテクストＣＸを上述のように出力スイッチャ１２４を介してコンテクストデータＤ３３として算術復号化部１１３（図３０）に送出する一方、これと併せて得られた復号された処理ビットプレーンデータＤ３５をビットプレーンバッファ１１６Ａ、１１６Ｂの対応する位置に格納する。
さらにＭＲパス復号化処理部１２２は、ＭＲパス復号化処理を行ったときには、これに応じてＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及び又はＤＯＮＥプレーンデータＤ３２を更新し、その後これらをシグナルスイッチ１２０を介して対応するＳＲＡＭ１１１Ａ、１１１Ｂに与えることにより、これらＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２をそれぞれＳＲＡＭ１１１Ａ、１１１Ｂのもとの位置に書き戻させる（Read-Modify-Write）。
これと同様にして、算術復号化部１１３（図３０）は、ストリームバッファ１１０Ａ、１１０Ｂから読み出した符号化データＤ１１のうち、符号化装置４０（図２１）においてＣＵパス符号化処理することにより得られた符号化データＤ１１に対して所定の算術復号化演算処理を施すことにより得られたシンボルデータＤ３４についてはＣＵパス復号化処理部１２３に送出する。
このときシグナルスイッチャ１２０は、制御部１２５の制御のもとに、ビットプレーンバッファ１１６Ａ、１１６Ｂに記憶保持されている先行するＳＰパス復号化処理及びＭＲパス復号化処理（トップビットプレーン２２Ｔに対する復号化処理の場合を除く）により一部が復号された処理ビットプレーンデータＤ３５を、図２４（Ａ）に示す１ストライプカラム２３Ａを構成する４画素分を１ワードとして、ビットプレーン内スキャン順序に従ってビットプレーンバッファ１１６Ａ、１１６Ｂから１ワードずつ順次読み出し、これをＣＵパス復号化処理部１２３に送出する。
またシグナルスイッチャ１２０は、これと同期して、ビットプレーンバッファ１１６Ａ、１１６Ｂから読み出された４画素分の処理ビットプレーンデータＤ３５をＣＵパス復号化処理により復号する際に必要となる、当該４画素とそれぞれ同座標にある正負符号プレーン３０上の４ビット及びその上下の各ビット（合わせて６ビット、図２４（Ｃ）参照）分の復号前又は一部が復号された正負符号プレーンデータＤ３６を正負符号プレーンバッファ１１５から順次読み出し、これをＣＵパス復号化処理部１２３に送出する。
この際シグナルスイッチャ１２０は、上述のＳＰパス復号化処理部１２１と同様に、かかるビットプレーンバッファ１１６Ａ、１１６Ｂから読み出された４画素分の処理ビットプレーンデータＤ３５をＣＵパス復号化処理する際に必要となる合計６ビットの正負符号プレーンデータＤ３６に対して、実際には当該４画素とそれぞれ同座標にある正負符号プレーン３０上の１ストライプカラム２３Ａを構成する４ビットの正負符号プレーンデータＤ３６と、その上下のストライプカラム２３Ａをそれぞれ構成する各４ビットの正負符号プレーンデータＤ３６とを正負符号プレーンバッファ１１５から３クロックかけて順次読み出し、これをＣＵパス復号化処理部１２３に送出することとなる。
さらにシグナルスイッチャ１２０は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ３５をＣＵパス復号化処理により復号する際に必要となる、当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビット及その上下のビット（合わせて６ビット、図２４（Ｂ）参照）のＳＩＧプレーンデータＤ３０をＳＲＡＭ１１１Ａから順次読み出し、これをＣＵパス復号化処理部１２３に送出する。
この場合においても、シグナルスイッチャ１２０は、かかるビットプレーンバッファ１１６Ａ、１１６Ｂから読み出された４画素分の処理ビットプレーンデータＤ３５をＣＵパス復号化処理する際に必要となる合計６ビット分のＳＩＧプレーンデータＤ３０に対して、実際には当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビット分のＳＩＧプレーンデータＤ３０と、その上下の各４ビット分のＳＩＧプレーンデータＤ３０とをＳＲＡＭ１１１Ａから３クロックかけて順次読み出し、これをＣＵパス復号化処理部１２３に送出することとなる。
さらにシグナルスイッチャ１２０は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ３５をＣＵパス復号化処理する際に必要となる、当該４画素とそれぞれ同座標にあるＲＥＦプレーン３２上の１ワード（図２４（Ｅ）参照）分のＲＥＦプレーンデータＤ３１と、当該４画素と同座標にあるＤＯＮＥプレーン３３上の１ワード（図２４（Ｄ）参照）分のＤＯＮＥプレーンデータＤ３２とをＳＲＡＭ１１１Ｂから順次読み出し、これをＣＵパス復号化処理部１２３に送出する。
このときＣＵパス復号化処理部１２３は、シグナルスイッチャ１２０から順次供給される４画素分の処理ビットプレーンデータＤ３５と、これと対応する正負符号プレーンデータＤ３６、ＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２とを、それぞれ少なくとも過去３サンプル分だけ記憶保持し得るようになされている。
因みに、この場合も処理ビットプレーンデータＤ３５、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２については１ワードが１サンプルに該当し、正負符号プレーンデータＤ３６及びＳＩＧプレーンデータＤ３０については縦方向に並ぶ３ワードが１サンプルに該当する。
そしてＣＵパス復号化処理部１２３は、算術復号化部１１３から１シンボル分のシンボルデータＤ３４が与えられると、図２４（Ａ）において太枠で囲んだそのとき記憶保持している１サンプル分のシンボルデータＤ３４（４画素分）について、そのとき記憶保持している図２４（Ｂ）〜（Ｅ）においてそれぞれ太枠で囲まれたＳＩＧプレーンデータＤ３０、正負符号プレーンデータＤ３６、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２と、そのとき算術復号化部１１３からシンボルデータＤ３４が与えられるとを利用して、ＣＵパス復号化処理できるか否かの検出と、できる場合のＣＵパス復号化処理及びできない場合のＳＰパス復号化処理とを実行する。
またＣＵパス復号化処理部１２３は、ＣＵパス復号化処理又はＳＰパス復号化処理を行ったときは、この際に得られたコンテクストＣＸを上述のように出力スイッチャ１２４を介してコンテクストデータＤ３３として算術復号化部１１３（図３０）に送出する一方、これと併せて得られた復号された処理ビットプレーンデータＤ３５及び復号された正負符号プレーンデータＤ３６をそれぞれビットプレーンバッファ１１６Ａ、１１６Ｂ又は正負符号バッファ１１５の対応する位置に格納する。
さらにＣＵパス復号化処理部１２３は、ＣＵパス復号化処理又はＳＰパス復号化処理を行ったときには、これに応じてＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及び又はＤＯＮＥプレーンデータＤ３２を更新し、その後これらをシグナルスイッチ１２０を介して対応するＳＲＡＭ１１１Ａ、１１１Ｂに与えることにより、これらＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２をそれぞれＳＲＡＭ１１１Ａ、１１１Ｂのもとの位置に書き戻させる（Read-Modify-Write）。
このようにしてこのビットデモデル部１１４においては、上述した符号化装置４０（図２１）のビットモデル部５４（図２３）と同様に、復号対象のビットプレーン２２上のストライプカラム２３Ａを構成する４画素を単位としてＳＰパス復号化処理、ＭＲパス復号化処理及びＣＵパス復号化処理を行うと共に、このとき正負符号プレーンデータＤ３６及びＳＩＧプレーンデータＤ３０についてもストライプカラム２３Ａを構成する４ビットをメモリワードとすることにより、メモリアクセス回数を格段的に低減させて、ＣＢＭ処理を確実に高速に行い得るようになされている。
（２−２−３）各コーディング・パス処理部の具体的構成
次に、ＳＰパス復号化処理部１２１、ＭＲパス復号化処理部１２２及びＣＵパス復号化処理部１２３の各構成についてそれぞれ順番に説明する。
（２−２−３−１）ＳＰパス復号化処理部１２１の構成
ＳＰパス復号化処理部１２１は、図３２に示すように、いずれもハードウェア構成の処理ビットシフトレジスタ部１３０、正符号シフトレジスタ部１３１、ＳＩＧシフトレジスタ部１３２、ＲＥＦシフトレジスタ部１３３、ＤＯＮＥシフトレジスタ部１３４及びセレクタ１３５と、後述のようなセレクタ１３５に対する出力切替え制御等を行う制御部１３６とから構成されている。
また処理ビットシフトレジスタ部１３０には３段のシフトレジスタ１３０Ａが設けられると共に、正符号シフトレジスタ部１３１、ＳＩＧシフトレジスタ部１３２、ＲＥＦシフトレジスタ部１３３及びＤＯＮＥシフトレジスタ部１３４には、それぞれ４段のシフトレジスタ１３１Ａ〜１３４Ａが設けられている。
これによりＳＰパス復号化処理部１３１は、上述のようにシグナルスイッチャ１２０（図３１）から順次与えられる各１サンプル分の処理ビットプレーンデータＤ３５、正負符号プレーンデータＤ３６、ＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２を、それぞれビットシフトレジスタ部１３０、正負符号シフトレジスタ部１３１、ＳＩＧシフトレジスタ部１３２、ＲＥＦシフトレジスタ部１３３及びＤＯＮＥシフトレジスタ部１３４の各シフトレジスタ１３０Ａ〜１３４Ａにおいて順次シフトさせながら３サンプル分又は４サンプル分ずつ記憶保持し得るようになされている。
そしてＳＩＧシフトレジスタ部１３２は、算術復号化部１１３から１シンボル分のシンボルデータＤ３４が与えられると、そのとき自己のシフトレジスタ１３２Ａに記憶保持したＳＩＧプレーンデータＤ３０を用いて、処理ビットシフトレジスタ部１３０のシフトレジスタ１３０Ａの２段目にシフトされた４画素について、それぞれ上述のＳＰパス復号化処理を行うための条件を満たしているか否かの検出処理を画素ごとに並行して行い、検出結果をセレクタ１３５に出力する。
またＳＩＧシフトレジスタ部１３２は、これと同期して、処理ビットシフトレジスタ部１３０のシフトレジスタ１３０Ａの２段目にシフトされた４画素について、図１３について上述したルールに従って、当該４画素ごとのコンテクストＣＸをそれぞれ演算し、演算結果をセレクタ１３５に出力する。
そして、このときＳＩＧシフトレジスタ部１３２により検出された、処理ビットシフトレジスタ部１３０のシフトレジスタ１３０Ａの２段目にシフトされた４画素についてのＳＰパス復号化処理を行うための条件を満たしているか否かの検出結果が全て否定的であった場合には、セレクタ１３５からは何も出力されず、処理ビットシフトレジスタ部１３０のシフトレジスタ１３０Ａの２段目にシフトされた１サンプル（４画素）分の処理ビットプレーンデータＤ３５に対する処理が完了する。
そして、この後制御部１３６からビットデモデル部１１４全体の制御部１２５（図３１）に与えられる転送要求に応じて、当該制御部１２５の制御のもとに、シグナルスイッチャ１２０（図３１）から次の１サンプル分の処理ビットプレーンデータＤ３５等がＳＰパス復号化処理部１２１に与えられる。かくしてＳＰパス復号化処理部１２１は、これにより新たに処理ビットシフトレジスタ部１３０の２段目にシフトされた１サンプル（４画素）分の処理ビットプレーンデータＤ３５について、同様の処理を開始する。
これに対して、処理ビットシフトレジスタ部１３０のシフトレジスタ１３０Ａの２段目にシフトされた１サンプルのうちのいずれかの画素（以下、これをＳＰパス復号化処理対象画素と呼ぶ）についての検出結果が肯定的であった場合には、このとき算術復号化部１１３から与えられたシンボルデータＤ３４のデータ値（０／１）が処理ビットシフトレジスタ部１３０のシフトジレスタ１３０Ａにおける当該ＳＰパス復号化処理対象画素と対応するビットに格納される。またこれと併せて、ＳＩＧシフトレジスタ部１３２から出力された当該ＳＰパス復号化処理対象画素についてのコンテクストＣＸの演算結果がセレクタ１３５から出力されて算術復号化部１１３に与えられる。
さらに、このときのシンボルデータＤ３４のデータ値（ＳＰパス復号化処理対象画素の復号値）が『０』であった場合、この後セレクタ１３５からＤＯＮＥシフトレジスタ部１３４に与えられる更新情報に基づいて、当該ＤＯＮＥシフトレジスタ部１３４のシフトレジスタ１３４Ａに記憶保持されたＤＯＮＥプレーンデータＤ３２のうち、ＳＰパス復号化処理対象画素と同座標のビットの値が、ビットデモデル化が完了したことを表す『１』に更新されて、このＳＰパス復号化処理対象画素に対するＳＰパス復号化処理が完了する。
これに対して、このシンボルデータＤ３４のデータ値が『１』であった場合、その情報がＳＩＧシフトレジスタ部１３２、ＲＥＦシフトレジスタ部１３３及び正負符号シフトレジスタ部１３１にそれぞれ与えられる一方、これに続けて算術復号化部１１３（図３１）から与えられる１シンボル分のシンボルデータＤ３４が正負符号シフトレジスタ部１３１Ａに与えられる。
このときＳＩＧシフトレジスタ部１３２では、自己のシフトレジスタ１３２Ａに記憶保持されたＳＩＧプレーンデータＤ３０におけるＳＰパス復号化処理対象画素と同座標のビットの値が“Significant”であることを表す『１』に更新される。またＲＥＦシフトレジスタ部１３３では、自己のシフトレジスタ１３３Ａに記憶保持されたＲＥＦプレーンデータＤ３１におけるＳＰパス復号化処理対象画素と同座標のビットの値が、“Significant”となったことを表す『１』に更新される。
さらにこのとき正負符号シフトレジスタ部１３１は、供給されるシンボルデータＤ３４のデータ値（０／１）に基づいてＳＰパス復号化処理対象画素の正負符号を復号化し、得られた正負符号ビットを自己のシフトレジスタ１３１ＡにおけるＳＰパス復号化処理対象画素と対応する位置に格納する一方、当該ＳＰパス復号化処理対象画素の正負符号ビットのコンテクストＣＸを図１４について上述したルールに従って演算し、その演算結果をセレクタ１３５に送出する。かくしてこのコンテクストＣＸがセレクタ１３５を介して算術復号化部１１３に与えられる。
そして、この後セレクタ１３５からＤＯＮＥシフトレジスタ部１３４に更新情報が与えられ、当該更新情報に基づき、ＤＯＮＥシフトレジスタ部１３４のシフトレジスタ１３４Ａに記憶保持されたＤＯＮＥプレーンデータＤ３２におけるＳＰパス復号化処理対象画素と同座標のビットの値が『１』に更新されて、当該ＳＰパス復号化処理対象画素に対するＳＰパス復号化処理が完了する。
そして、ＳＰパス復号化処理部１２１は、この後算術復号化部１１３から１シンボル分のシンボルデータＤ３４が与えられるごとに同様の処理を順次繰り返す。
またこの際ＳＰパス復号化処理部１２１は、シグナルスイッチャ１２０から１サンプル分の処理ビットプレーンデータＤ３５等が与えられるごとに、処理ビットシフトレジスタ部１３０のシフトレジスタ１３０Ａの３段目に記憶保持されていた処理ビットプレーンデータＤ３５と、正負符号シフトレジスタ部１３１のシフトレジスタ１３１Ａの４段目に記憶保持されていた正負符号プレーンデータＤ３６とを、それぞれシグナルスイッチャ１２０を介して対応するビットプレーンバッファ１１６Ａ、１１６Ｂ又は正負符号バッファ１１５に与えてもとのアドレス位置に書き戻させる一方、ＳＩＧシフトレジスタ部１３２、ＲＥＦシフトレジスタ部１３３及びＤＯＮＥシフトレジスタ部１３４の各シフトレジスタ１３２Ａ〜１３４Ａの４段目にそれぞれ記憶保持されたＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２を、それぞれシグナルスイッチ１２０を介して対応するＳＲＡＭ１１１Ａ、１１１Ｂに与えてもとのアドレス位置に書き戻させる。
このようにしてＳＰパス復号化処理部１２１においては、算術復号化部１１３から順次与えられるシンボルデータＤ３４に基づいて、ＳＰパス復号化処理を行い得るようになされている。
（２−２−３−２）ＭＲパス復号化処理部１２２の構成
一方、ＭＲパス復号化処理部１２２は、図３３に示すように、いずれもハードウェア構成の処理ビットシフトレジスタ部１４０、ＳＩＧシフトレジスタ部１４２、ＲＥＦシフトレジスタ部１４３、ＤＯＮＥシフトレジスタ部１４４及びセレクタ１４５と、後述のようなセレクタ１４５に対する出力切替え制御等を行う制御部１４６とから構成されている。
また処理ビットシフトレジスタ部１４０には３段のシフトレジスタ１４０Ａが設けられると共に、ＳＩＧシフトレジスタ部１４２、ＲＥＦシフトレジスタ部１４３及びＤＯＮＥシフトレジスタ部１４４には、それぞれ４段のシフトレジスタ１４２Ａ〜１４４Ａが設けられている。
これによりＭＲパス復号化処理部１２２は、上述のようにシグナルスイッチャ１２０（図３１）から順次与えられる各１サンプル分の処理ビットプレーンデータＤ３５、ＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２を、それぞれ処理ビットシフトレジスタ部１４０、ＳＩＧシフトレジスタ部１４２、ＲＥＦシフトレジスタ部１４３及びＤＯＮＥシフトレジスタ部１４４のシフトレジスタ１４０Ａ、１４２Ａ〜１４４Ａにおいて順次シフトさせながら３サンプル分又は４サンプル分ずつ記憶保持し得るようになされている。
そしてＲＥＦシフトレジスタ部１４３及びＤＯＮＥシフトレジスタ部１４４は、算術復号化部１１３から１シンボル分のシンボルデータＤ３４が与えられると、そのとき自己のシフトレジスタ１４３Ａ、１４４Ａの２段目にシフトされた１サンプル分のＲＥＦプレーンデータＤ３１又はＤＯＮＥプレーンデータＤ３２をセレクタ１４５に出力する。
またこのときＳＩＧシフトレジスタ部１４２は、自己のシフトレジスタ１４２Ａに記憶保持したＳＩＧプレーンデータＤ３０を用いて、処理ビットシフトレジスタ部１４０の２段目にシフトした４画素について、ＲＥＦシフトレジスタ部１４３の出力を参照しながら図１６について上述したルールに従ってコンテクストＣＸを演算し、演算結果をセレクタ１４５に出力する。
そして、このときＤＯＮＥプレーンデータＤ３２の値が全て『１』（すなわち処理済）であった場合には、セレクタ１４５からは何も出力されずに、当該処理ビットシフトレジスタ部１４０のシフトレジスタ１４０Ａの２段目にシフトされた１サンプル分の処理ビットプレーンデータＤ３５に対する処理が終了する。
またかかる１サンプル分のＤＯＮＥプレーンデータＤ３２のうち、いずれかのデータ値が『０』（すなわち未処理）であり、かつそのＤＯＮＥプレーンデータＤ３２と対応する処理ビットシフトレジスタ部１４０のシフトレジスタ１４０Ａの２段目にシフトされた画素が“Significant”でなかった場合にも、セレクタ１４５からは何も出力されずに、当該処理ビットシフトレジスタ部１４０のシフトレジスタ１４０Ａの２段目にシフトされた１サンプル分の処理ビットプレーンデータＤ３５に対する処理が終了する。
そしてこれらの場合には、この後制御部１４６からビットデモデル部１１４全体の制御部１２５（図３１）に与えられる転送要求に応じて、当該制御部１２５の制御のもとに、シグナルスイッチャ１２０（図３１）から次の１サンプル分の処理ビットプレーンデータＤ３５等がＭＲパス復号化処理部１２２に与えられる。かくしてＭＲパス復号化処理部１２１は、これにより新たに処理ビットシフトレジスタ部１３０の２段目にシフトされた１サンプル（４画素）分の処理ビットプレーンデータＤ３５について、同様の処理を開始する。
これに対して、かかる１サンプル分のＤＯＮＥプレーンデータＤ３２のうち、いずれかのデータ値が『０』であり、かつそのＤＯＮＥプレーンデータＤ３２と対応する処理ビットシフトレジスタ部１４０のシフトレジスタ１４０Ａの２段目にシフトされた画素が“Significant”であった場合には、当該画素（以下、これをＭＲパス復号化処理対象画素と呼ぶ）がＭＲパス復号化処理すべき画素であることを意味する。
かくして、このとき算術復号化部１１３（図３１）から与えられたシンボルデータＤ３４のデータ値（０／１）が処理ビットシフトレジスタ部１４０のシフトジレスタ１４０ＡにおけるＭＲパス復号化処理対象画素と対応するビットに格納される一方、ＳＩＧシフトレジスタ部１４２から出力された当該ＭＲパス復号化処理対象画素についてのコンテクストＣＸの演算結果がセレクタ１４５から出力されて算術復号化部１１３に与えられる。
またこのときＲＥＦシフトレジスタ部１４３では、そのＭＲパス復号化処理対象画素と同座標のビットが『１』である場合（すなわちフラグが立っている場合）にはこれがクリアされ、またＤＯＮＥシフトレジスタ部１４４では、そのＭＲパス復号化処理対象画素と同座標のビットが、当該ＭＲパス復号化処理対象画素が処理済みとなったことを意味する『１』に更新されて、このＭＲパス復号化処理対象画素に対するＭＲパス復号化処理が完了する。
そして、ＭＲパス復号化処理部１２２は、この後そのとき処理ビットシフトレジスタ部１４０のシフトレジスタ１４０Ａの２段目にシフトされた残りの画素についても、当該画素がＭＲパス復号化処理すべき画素であった場合には、上述と同様にＭＲパス復号化処理を実行する。
そして、ＭＲパス復号化処理部１２２は、この後算術復号化部１１３から１シンボル分のシンボルデータＤ３４が与えられるごとに同様の処理を順次繰り返す。
またこの際ＭＲパス復号化処理部１２２は、処理ビットシフトレジスタ部１４０のシフトレジスタ１４０Ａに新たな４画素分の処理ビットプレーンデータＤ３５が与えられるごとに、処理ビットシフトレジスタ部１４０のシフトレジスタ１４０Ａの３段目に記憶保持されていた処理ビットプレーンデータＤ３５をシグナルスイッチャ１２０を介して対応するビットプレーンバッファ１１６Ａ、１１６Ｂに与えてもとのアドレス位置に書き戻させる一方、ＳＩＧシフトレジスタ部１４２、ＲＥＦシフトレジスタ部１４３及びＤＯＮＥシフトレジスタ部１４４の各シフトレジスタ１４２Ａ〜１４４Ａの４段目にそれぞれ記憶保持されたＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２を、それぞれシグナルスイッチ１２０を介して対応するＳＲＡＭ１１１Ａ、１１１Ｂに与えてもとのアドレス位置に書き戻させる。
このようにしてＭＲパス復号化処理部１２２においては、算術復号化部１１３から与えられるシンボルデータＤ３４に基づいてＭＲパス復号化処理を行い得るようになされている。
（２−２−３−３）ＣＵパス復号化処理部１２３の構成
ＣＵパス復号化処理部１２３は、図３４に示すように、いずれもハードウェア構成の処理ビットシフトレジスタ部１５０、正符号シフトレジスタ部１５１、ＳＩＧシフトレジスタ部１５２、ＲＥＦシフトレジスタ部１５３、ＤＯＮＥシフトレジスタ部１５４及びセレクタ１５５と、後述のようなセレクタ１５５に対する出力切替え制御等を行う制御部１５６とから構成されている。
また処理ビットシフトレジスタ部１５０には３段のシフトレジスタ１５０Ａが設けられると共に、正符号シフトレジスタ部１５１、ＳＩＧシフトレジスタ部１５２、ＲＥＦシフトレジスタ部１５３及びＤＯＮＥシフトレジスタ部１５４には、それぞれ４段のシフトレジスタ１５１Ａ〜１５４Ａが設けられている。
これによりＣＵパス復号化処理部１２３は、上述のようにシグナルスイッチャ１２０（図３１）から順次与えられる各１サンプル分の処理ビットプレーンデータＤ３５、正負符号プレーンデータＤ３６、ＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２を、それぞれ処理ビットシフトレジスタ部１５０、正符号シフトレジスタ部１５１、ＳＩＧシフトレジスタ部１５２、ＲＥＦシフトレジスタ部１５３及びＤＯＮＥシフトレジスタ部１５４の各シフトレジスタ１５０Ａ〜１５４Ａにおいて順次シフトさせながら３サンプル分又は４サンプル分ずつ記憶保持し得るようになされている。
そしてＳＩＧシフトレジスタ部１５２は、算術復号化部１１３から１シンボル分のシンボルデータＤ３４が与えられると、そのとき自己のシフトレジスタ１５２Ａに記憶保持したＳＩＧプレーンデータＤ３０と、ＤＯＮＥシフトレジスタ部１５４のシフトレジスタ１５４Ａに記憶保持されたＤＯＮＥプレーンデータＤ３２を用いて、処理ビットシフトレジスタ部１３０のシフトレジスタ１３０Ａの２段目にシフトされた４画素が上述したランレングス処理を行うための条件を満たしているか否かを検出する。
そしてかかる４画素がランレングス処理を行うための条件を満たしていない場合には、これら４画素のそれぞれについて、上述したＳＰパス復号化処理が順次行われる。
これに対してかかる４画素がランレングス処理を行うための条件を満たしている場合であって、このとき算術復号化部１１３（図３１）から与えられた１シンボル分のシンボルデータＤ３４のデータ値が『０』であったときには、処理ビットシフトレジスタ１５０のシフトレジスタ１５０Ａにおける２段目の１番目〜４番目の各ビットにそれぞれ『０』が格納される。またこれと併せてＳＩＧシフトレジスタ部１５２からこれに応じたコンテクストＣＸ（“run”）が出力され、このコンテクストＣＸがセレクタ１５５を介して算術復号化部１１３（図２８）に与えられて、この処理ビットシフトレジスタ部１５０のシフトレジスタ１５０Ａの２段目にシフトされた１サンプル（４画素）分の処理ビットプレーンデータＤ３５に対する処理が完了する。
またかかる４画素がランレングス処理を行うための条件を満たしている場合であって、このとき算術復号化部１１３から与えられた１シンボル分のシンボルデータＤ３４のデータ値が『１』であったときには、その後算術復号化部１１３から与えられる２シンボル分のシンボルデータＤ３４のデータ値に応じて、図１８について上述した処理と逆の処理が行われる。
具体的には、算術復号化部１１３から与えられた２シンボル分のシンボルデータＤ３４のデータ値が『０、０』であった場合には、処理ビットシフトレジスタ部１５０のシフトレジスタ１５０Ａにおける２段目の一番上のビットに『０』が格納され、当該データ値が『０、１』であった場合には、処理ビットシフトレジスタ部１５０のシフトレジスタ１５０Ａにおける２段目の１番目及び２番目のビットにそれぞれ『０』又は『１』が格納される。また、算術復号化部１１３から与えられた２シンボル分のシンボルデータＤ３４のデータ値が『１、０』であった場合には、処理ビットシフトレジスタ部１５０のシフトレジスタ１５０Ａにおける２段目の１番目〜３番目のビットにそれぞれ『０』、『０』又は『１』が格納され、当該データ値が『１、１』であった場合には、処理ビットシフトレジスタ部１５０のシフトレジスタ１５０Ａにおける２段目の１番目〜４番目のビットにそれぞれ『０』、『０』、『０』又は『１』が格納される。さらに、これと併せてＳＩＧシフトレジスタ部１５２から２回“uniform”というコンテクストＣＸが出力され、これがセレクタ１５５を介して算術復号化部１１３に与えられる。
さらにこのときＳＩＧシフトレジスタ部１５２では、自己のシフトレジスタ１５２Ａの２段目における、このとき処理ビットシフトレジスタ部１５０のシフトレジスタ１５０Ａの『１』が格納された画素（以下、これをＣＵパス復号化処理対象画素と呼ぶ）と同座標のビットの値が“Significant”であることを表す『１』に更新される。またＲＥＦシフトレジスタ部１５３では、自己のシフトレジスタ１５３Ａに記憶保持されたＲＥＦプレーンデータＤ３１における当該ＣＵパス復号化処理対象画素と同座標のビットの値が“Significant”となったことを表す『１』に更新される。
さらにこの後、算術復号化部１１３から与えられる１シンボル分のシンボルデータＤ３４が正負符号シフトレジスタ部１５１に与えられる。そして正負符号シフトレジスタ部１５１では、かかるＣＵパス復号化処理対象画素の正負符号がこのシンボルデータＤ３４に基づいて演算されると共に当該ＣＵパス復号化処理対象画素のコンテクストＣＸが図１４について上述したルールに従って演算され、算出された正負符号が当該正負符号シフトレジスタ部１５１のシフトレジスタ１５１ＡにおけるＣＵパス復号化処理対象画素と同座標のビットに格納され、コンテクストＣＸがセレクタ１５５を介して算術復号化部１１３に出力される。
そして、この後セレクタ１５５からＤＯＮＥシフトレジスタ部１５４に更新情報与えられ、当該更新情報に基づき、ＤＯＮＥシフトレジスタ部１５４のシフトレジスタ１５４Ａに記憶保持されたＤＯＮＥプレーンデータＤ３２における当該ＣＵパス復号化処理対象画素と同座標のビットの値が『１』に更新されて、当該ＣＵパス復号化処理対象画素に対するＣＵパス復号化処理が完了する。
さらにＣＵパス復号化処理部１２３は、この後同じサンプル（このとき処理ビットシフトレジスタ部１５０のシフトレジスタ１５０Ａの２段目に記憶保持された１サンプル）内の当該ＣＵパス復号化処理対象画素よりもビットプレーン内スキャン順序が後の各画素について、それぞれＳＩＧシフトレジスタ部１５２、ＲＥＦシフトレジスタ部１５３及びＤＯＮＥシフトレジスタ部１５４の各シフトレジスタ１５０Ａ〜１５４Ａに記憶保持されたＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２を必要に応じて順次更新しながら上述したＣＵパス復号化処理を実行する。そしてＣＵパス復号化処理部１２３は、このような処理を当該サンプル内の全ての画素に対して行い終えると、当該サンプルに対するＣＵパス復号化処理を完了する。
そして、ＣＵパス復号化処理部１２３は、この後算術復号化部１１３から１シンボル分のシンボルデータＤ３４が与えられるごとに同様の処理を順次繰り返す。
またこの際ＣＵパス復号化処理部１２３は、シグナルスイッチャ１２０から１サンプル分の処理ビットプレーンデータＤ３５等が与えられるごとに、処理ビットシフトレジスタ部１５０のシフトレジスタ１５０Ａの３段目に記憶保持されていた処理ビットプレーンデータＤ３５と、正負符号シフトレジスタ部１５１のシフトレジスタ１５１Ａの４段目に記憶保持されていた正負符号プレーンデータＤ３６とを、それぞれシグナルスイッチャ１２０を介して対応するビットプレーンバッファ１１６Ａ、１１６Ｂ又は正負符号バッファ１１５に与えてもとのアドレス位置に書き戻させる一方、ＳＩＧシフトレジスタ部１５２、ＲＥＦシフトレジスタ部１５３及びＤＯＮＥシフトレジスタ部１５４の各シフトレジスタ１５２Ａ〜１５４Ａの４段目にそれぞれ記憶保持されたＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２を、それぞれシグナルスイッチ１２０を介して対応するＳＲＡＭ１１１Ａ、１１１Ｂに与えてもとのアドレス位置に書き戻させる。
このようにしてＣＵパス復号化処理部１２３においては、算術復号化部１１３から順次与えられるシンボルデータＤ３４に基づいて、ＣＵパス復号化処理を行い得るようになされている。
（２−３）第１の実施の形態の動作及び効果
以上の構成において、本実施の形態による符号化装置４０及び復号化装置１００では、ビットモデル部５４又はビットデモデル部１１４において、処理ビットプレーン２２上のストライプカラム２３Ａを構成する４画素を単位としてＣＢＭ処理を行うと共に、このとき正負符号プレーンデータＤ２０、Ｄ３５及びＳＩＧプレーンデータＤ２２、Ｄ３０についても処理ビットプレーン２２上のストライプカラム２３Ａと同位相の４ビットを単位（１ワード）として、正負符号プレーンバッファ５０、１１５又はＳＲＡＭ５２Ａ、１１１Ａから読み出す。
従って、この符号化装置４０及び復号化装置１００では、正負符号プレーンデータＤ２０、Ｄ３５やＳＩＧプレーンデータＤ２２、Ｄ３０の１ビットをメモリワードとする従来手法に比して、ＣＢＭ処理時における正負符号プレーンバッファ５０、１１５やＳＲＡＭ５２Ａ、１１１Ａに対するアクセス回数を格段的に低減させることができる。
実際上、例えば64×64サイズのビットプレーン２２を処理する際にメモリからＳＩＧプレーンデータＤ２２、Ｄ３０を読み出す回数を計算すると、従来の１画素ずつアクセスする手法の場合、直前の画素を処理する際に読み出した流用可能なＳＩＧプレーンデータＤ２２、Ｄ３０を次の画素を処理する際に利用することなく、画素ごとに必要なＳＩＧプレーンデータＤ２２、Ｄ３０を１ビットずつ読み出す構成（以下、これをオーバラップ読出し構成と呼ぶ）では36100回のメモリアクセスが必要となり、直前の画素を処理する際に読み出した流用可能なＳＩＧプレーンデータＤ２２、Ｄ３０を次の画素を処理する際に利用し、足りないＳＩＧプレーンデータＤ２２、Ｄ３０のみを１ビットずつ読み出す構成（以下、これを更新部分限定読出し構成と呼ぶ）では、17860回のメモリアクセスが必要となる。
これに対してＳＩＧプレーンデータＤ２２、Ｄ３０を４ビット分ずつ一括して読み出す本実施の形態の手法によれば、オーバラップ読出し構成とした場合であっても8740回のメモリアクセスで足り、また本実施の形態のように更新部分限定読出し構成とした場合に至っては2944回のメモリアクセスで足りる。
よって、かかるＪＰＥＧ２０００規格に準拠した符号化装置４０及び復号化装置１００におけるビットモデル部５４又はビットデモデル部１１４の構成として上述のような第１の実施の形態の構成を採用することによって、これらビットモデル部５４又はビットデモデル部１１４におけるＣＢＭ処理の高速化を図ることができ、またこれに伴ってビットモデル部５４又はビットデモデル部１１４の低消費電力化を図ることもできる。
以上の構成によれば、処理ビットプレーン２２上のストライプカラム２３Ａを構成する４画素を単位としてＣＢＭ処理を行うと共に、このとき正負符号プレーンデータＤ２０、Ｄ３６及びＳＩＧプレーンデータＤ２２、Ｄ３０についても処理ビットプレーン２２上のストライプカラム２３Ａと同じ位相の４ビットを単位（１ワード）として取り扱うようにしたことにより、ＣＢＭ処理時における正負符号プレーンバッファ５０、１１５やＳＲＡＭ５２Ａ、１１１Ａに対するアクセス回数を格段的に低減させることができ、かくして符号化処理又は復号化処理を高速化させ得る符号化装置及び復号化装置を実現できる。
（３）第２の実施の形態
（３−１）第２の実施の形態による符号化装置４０のＥＢＣＯＴブロック１６０の構成
図２２との対応部分に同一符号を付して示す図３５は、上述したＪＰＥＧ２０００規格に準拠した符号化装置４０（図２１）に適用される第２の実施の形態によるＥＢＣＯＴブロック１６０を示し、処理ビットプレーンデータＤ２２のストライプカラム２３Ａに対して正負符号プレーンバッファ５０又はＳＲＡＭ５２Ａにおける正負符号プレーンデータＤ２０及びＳＩＧプレーンデータＤ２２のワードの位相がずれている点を除いて第１の実施の形態による符号化装置４０のＥＢＣＯＴブロック４２とほぼ同様に構成されている。
すなわちこのＥＢＣＯＴブロック１６０の場合、図３６に示すように、正負符号プレーンバッファ１６１（図３５）は、正負符号プレーンデータＤ２０に対する記憶領域が、それぞれ実際の正負符号プレーンデータＤ２０の記憶に使用する領域に対して上下方向にそれぞれ２ビット分ずつ拡張されており、処理ビットプレーン２２上の１ストライプカラム２３Ａを構成する４画素に対して２ビット分だけ上下に位相がずれた、縦方向に並ぶ４ビット分の正負符号プレーンデータＤ２０を単位（１ワード）として、これらを１クロックで一括して読書きし得るようになされている。
またＥＢＣＯＴブロック１６０においては、ＳＲＡＭ１６２（図３５）についても、図３６のようにＳＩＧプレーンデータＤ２２に対する記憶領域が、それぞれ実際のＳＩＧプレーンデータＤ２２の記憶に使用する領域に対して、上下方向にそれぞれ２ビット分ずつ拡張されており、処理ビットプレーン２２上の１ストライプカラム２３Ａを構成する４画素と２ビット分だけ上下方向に位相がずれた、縦方向に並ぶ４ビット分のＳＩＧプレーンデータＤ２２を単位（１ワード）として、これらを１クロックで一括して読書きし得るようになされている。
一方、図３７に示すように、このＥＢＣＯＴブロック１６０のビットモデル部１６３は、シグナルスイッチャ１６４の構成を除いて第１の実施の形態による符号化装置４０のビットモデル部５４とほぼ同様に構成されている。
そしてシグナルスイッチャ１６４は、トップビットプレーン２２Ｔ以外の処理ビットプレーン２２に対するＣＢＭ処理時、制御部６５の制御のもとに、処理ビットプレーンデータＤ２１を、図２４（Ａ）に示す１ストライプカラム２３Ａを構成する４画素分を１ワードとして、ビットプレーン内スキャン順序に従って処理ビットプレーンバッファ５１Ａ、５１Ｂから１ワードずつ順次読み出し、これをまずＳＰパス符号化処理部１６５に送出する。
またシグナルスイッチャ１６４は、これと同期して、処理ビットプレーンバッファ５１Ａ、５１Ｂから読み出された４画素分の処理ビットプレーンデータＤ２１に対してＳＰパス符号化処理する際に必要となる、当該４画素とそれぞれ同座標にある正負符号プレーン３０上の４ビット及びその上下の各ビット（合わせて６ビット、図２４（Ｃ）参照）の正負符号プレーンデータＤ２０を正負符号プレーンバッファ１６１から順次読み出し、これをＳＰパス符号化処理部１６５に送出する。
この際シグナルスイッチャ１６４は、かかる処理ビットプレーンバッファ５１Ａ、５１Ｂから読み出された４画素分の処理ビットプレーンデータＤ２１をＳＰパス符号化処理する際に必要となる合計６ビットの正負符号プレーンデータＤ２０に対して、実際には当該４画素とそれぞれ同座標にある正負符号プレーン３０上の４ビットよりも上側に２ビットずれた１ワード（４ビット）分の正負符号プレーンデータＤ２０と、下側に２ビットずれた１ワード（４ビット）分の正負符号プレーンデータＤ２０とを正負符号プレーンバッファ１６１から２クロックかけて読み出し、これをＳＰパス符号化処理部１６５に送出することとなる。
さらにシグナルスイッチャ１６４は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ２１をＳＰパス符号化処理する際に必要となる、当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビット及びその上下の各ビット（合計６ビット、図２４（Ｂ）参照）分のＳＩＧプレーンデータＤ２２をＳＲＡＭ５２Ａから順次読み出し、これをＳＰパス符号化処理部６１に送出する。
この場合においても、シグナルスイッチャ１６４は、かかる処理ビットプレーンバッファ５１Ａ、５１Ｂから読み出された４画素分の処理ビットプレーンデータＤ２１をＳＰパス符号化処理する際に必要となる合計６ビットのＳＩＧプレーンデータＤ２２に対して、実際には当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビットよりも上側に２ビットずれた１ワード（４ビット）分のＳＩＧプレーンデータと、下側に２ビットずれた１ワード（４ビット）分のＳＩＧプレーンデータＤ２０とをＳＲＡＭ１６２から２クロックかけて読み出し、これをＳＰパス符号化処理部１６５に送出することとなる。
さらにシグナルスイッチャ１６４は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ２１をＳＰパス符号化処理する際に必要となる、当該４画素とそれぞれ同座標にあるＲＥＦプレーン３２上の４ビット（図２４（Ｅ）参照）分のＲＥＦプレーンデータＤ２３と、当該４画素と同座標にあるＤＯＮＥプレーン３３上の４ビット（図２４（Ｄ）参照）分のＤＯＮＥプレーンデータＤ２４とをＳＲＡＭ５２Ｂから順次読み出し、これをＳＰパス符号化処理部１６５に送出する。
この場合ＳＲＡＭ５２Ｂは、処理ビットプレーン２２上の各ストライプカラム２３Ａとそれぞれ対応する４ビット分を単位（１ワード）としてＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２を記憶しており、このワード単位でＲＥＦプレーンデータＤ３１やＤＯＮＥプレーンデータＤ３２を読書きし得るように構成されている。従って、シグナルスイッチャ１６４は、かかる４ビット分のＲＥＦプレーンデータＤ３１又はＤＯＮＥプレーンデータＤ３２をそれぞれ１クロックでＳＲＡＭ５２Ｂから読み出してＳＰパス符号化処理部１６５に送出することとなる。
このときＳＰパス符号化処理部１６５は、シグナルスイッチャ１６４から順次供給される４画素分の処理ビットプレーンデータＤ２１と、これと対応する正負符号プレーンデータＤ２０、ＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４とを、それぞれ少なくとも過去３サンプル分だけ記憶保持し得るようになされている。
因みに、ここでは処理ビットプレーンデータＤ２１、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４については１ワードが１サンプルに該当し、正負符号プレーンデータＤ２０及びＳＩＧプレーンデータＤ２２については縦方向に並ぶ２ワードが１サンプルに該当する。
そしてＳＰパス符号化処理部１６５は、シグナルスイッチャ１６４から次のサンプルの処理ビットプレーンデータＤ２１等が与えられると、第１の実施の形態による符号化装置４０（図２１）のＳＰパス符号化処理部６１と同様にして、必要に応じてＳＰパス符号化処理を実行し、そのとき得られたシンボルＳＢをシンボルデータＤ２６Ｓとして出力スイッチャ６４に、コンテクストＣＸをコンテクストデータＤ２７Ｓとして出力スイッチャ６４にそれぞれ送出すると共に、必要に応じてＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及び又はＤＯＮＥプレーンデータＤ２４を更新し、さらにこれら更新したＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４をＳＲＡＭ１６２、ＳＲＡＭ５２Ｂにおけるもとのアドレス位置に書き戻す。
一方、シグナルスイッチャ１６４は、このようにして処理ビットプレーンバッファ５１Ａ、５１Ｂに格納された１ビットプレーン分のデータ（処理ビットプレーンデータＤ２１）に対するＳＰパス符号化処理を終了すると、この後これと同様にして、制御部６５の制御のもとに、同じ処理ビットプレーンデータＤ２１をビットプレーン内スキャン順序に従って処理ビットプレーンバッファ５１Ａ、５１Ｂから１ワードずつ順次読み出し、これをＭＲパス符号化処理部１６６に送出する。
またシグナルスイッチャ１６４は、これと同期して、処理ビットプレーンバッファ５１Ａ、５１Ｂから読み出された４画素分の処理ビットプレーンデータＤ２１に対してＭＲパス符号化処理する際に必要となる、当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビット及びその上下の各ビット（合わせて６ビット、図２４（Ｂ）参照）のＳＩＧプレーンデータＤ２２をＳＲＡＭ１６２から順次読み出し、これをＭＲパス符号化処理部１６６に送出する。
この際シグナルスイッチャ１６４は、上述のＳＰパス符号化処理部の場合と同様に、かかる処理ビットプレーンバッファ５１Ａ、５１Ｂから読み出された４画素分の処理ビットプレーンデータＤ２１をＭＲパス符号化処理する際に必要となる合計６ビット分のＳＩＧプレーンデータＤ２２に対して、実際には当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビットよりも上側に２ビットずれた１ワード（４ビット）分のＳＩＧプレーンデータＤ２２と、下側に２ビットずれた１ワード（４ビット）分のＳＩＧプレーンデータＤ２２とをＳＲＡＭ１６２から２クロックかけて読み出し、これをＭＲパス符号化処理部１６６に送出することとなる。
さらにシグナルスイッチャ１６４は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ２１をＭＲパス符号化処理する際に必要となる、当該４画素と同座標にあるＲＥＦプレーン３２上の１ワード（図２４（Ｅ）参照）分のＲＥＦプレーンデータＤ２３と、当該４画素と同座標にあるＤＯＮＥプレーン３３上の１ワード（図２４（Ｄ）参照）分のＤＯＮＥプレーンデータＤ２４とをＳＲＡＭ５２Ｂから順次読み出し、これをＭＲパス符号化処理部１６６に送出する。
このときＭＲパス符号化処理部１６６は、シグナルスイッチャ１６４から順次供給される４画素分の処理ビットプレーンデータＤ２１と、これと対応するＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４とを、それぞれ少なくとも過去３サンプル分だけ記憶保持し得るようになされている。
因みに、この場合も処理ビットプレーンデータＤ２１、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４については１ワードが１サンプルに該当し、正負符号プレーンデータＤ２０及びＳＩＧプレーンデータＤ２２については縦方向に並ぶ２ワードが１サンプルに該当する。
そしてＭＲパス符号化処理部１６６は、シグナルスイッチャ１６４から次のサンプルの処理ビットプレーンデータＤ２１等が与えられると、第１の実施の形態による符号化装置４０（図２１）のＭＲパス符号化処理部６２と同様にして、必要に応じてＭＲパス符号化処理を実行し、そのとき得られたシンボルＳＢをシンボルデータＤ２６Ｒとして出力スイッチャ６４に、コンテクストＣＸをコンテクストデータＤ２７Ｒとして出力スイッチャ６４にそれぞれ送出する一方、必要に応じてＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及び又はＤＯＮＥプレーンデータＤ２４を更新し、さらにこれら更新したＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４をＳＲＡＭ１６２、５２Ｂにおけるもとのアドレス位置に書き戻す。
他方、シグナルスイッチャ１６４は、このようにして処理ビットプレーンバッファ５１Ａ、５１Ｂに格納された１ビットプレーン分のデータ（処理ビットプレーンデータＤ２１）に対するＭＲパス符号化処理を終了すると、この後これと同様にして、制御部６５の制御のもとに、同じ処理ビットプレーンデータＤ２１をビットプレーン内スキャン順序に従って処理ビットプレーンバッファ５１Ａ、５１Ｂから１ワードずつ順次読み出し、これをＣＵパス符号化処理部１６７に送出する。
またシグナルスイッチャ１６４は、これと同期して、処理ビットプレーンバッファ５１Ａ、５１Ｂから読み出された４画素分の処理ビットプレーンデータＤ２１に対してＣＵパス符号化処理する際に必要となる、当該４画素とそれぞれ同座標にある正負符号プレーン３０上の４ビット及びその上下の各ビット（合わせて６ビット、図２４（Ｃ）参照）分の正負符号プレーンデータＤ２０を正負符号プレーンバッファ１６１（図３５）から順次読み出し、これをＣＵパス符号化処理部１６７に送出する。
この際シグナルスイッチャ１６４は、上述のＳＰパス符号化処理部１６５と同様に、かかる処理ビットプレーンバッファ５１Ａ、５１Ｂから読み出された４画素分の処理ビットプレーンデータＤ２１をＣＵパス符号化処理する際に必要となる合計６ビットの正負符号プレーンデータＤ２０に対して、実際には当該４画素とそれぞれ同座標にある正負符号プレーン上の４ビットよりも上側に２ビットずれた１ワード（４ビット）分の正負符号プレーンデータＤ２０と、下側に２ビットずれた１ワード（４ビット）分の正負符号プレーンデータＤ２０とを正負符号プレーンバッファ１６１から２クロックかけて読み出し、これをＣＵパス符号化処理部１６７に送出することとなる。
さらにシグナルスイッチャ１６４は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ２１をＣＵパス符号化処理する際に必要となる、当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビット及びその上下の各ビット（合計６ビット、図２４（Ｂ）参照）分のＳＩＧプレーンデータＤ２２をＳＲＡＭ１６２から順次読み出し、これをＣＵパス符号化処理部１６７に送出する。
この場合においても、シグナルスイッチャ１６４は、かかる処理ビットプレーンバッファ５１Ａ、５１Ｂから読み出された４画素分の処理ビットプレーンデータＤ２１をＣＵパス符号化処理する際に必要となる合計６ビット分のＳＩＧプレーンデータＤ２２に対して、実際には当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビットよりも上側に２ビットずれた１ワード（４ビット）分のＳＩＧプレーンデータＤ２２と、下側に２ビットずれた１ワード（４ビット）分のＳＩＧプレーンデータＤ２２とをＳＲＡＭ１６２から２クロックかけて読み出し、これをＣＵパス符号化処理部１６７に送出することとなる。
さらにシグナルスイッチャ１６４は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ２１をＣＵパス符号化処理する際に必要となる、当該４画素とそれぞれ同座標にあるＲＥＦプレーン３２上の１ワード（図２４（Ｅ）参照）分のＲＥＦプレーンデータＤ２３と、当該４画素と同座標にあるＤＯＮＥプレーン３３上の１ワード（図２４（Ｄ）参照）分のＤＯＮＥプレーンデータＤ２４とをＳＲＡＭ５２Ｂから読み出し、これをＣＵパス符号化処理部１６７に送出する。
このときＣＵパス符号化処理部１６７は、シグナルスイッチャ１６４から順次供給される４画素分の処理ビットプレーンデータＤ２１と、これと対応する正負符号プレーンデータＤ２０、ＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４とを、それぞれ少なくとも過去３サンプル分だけ記憶保持し得るようになされている。
因みに、この場合も処理ビットプレーンデータＤ２１、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４については１ワードが１サンプルに該当し、正負符号プレーンデータＤ２０及びＳＩＧプレーンデータＤ２２については縦方向に並ぶ２ワードが１サンプルに該当する。
そしてＣＵパス符号化処理部１６７は、シグナルスイッチャ１６４から次のサンプルの処理ビットプレーンデータＤ２１等が与えられると、第１の実施の形態による符号化装置４０（図２１）のＣＵパス符号化処理部６３と同様にして、ＣＵパス符号化処理又はＳＰパス符号化処理を実行し、そのとき得られたシンボルＳＢをシンボルデータＤ２６Ｃとして出力スイッチャ６４に、コンテクストＣＸをコンテクストデータＤ２７Ｃとして出力スイッチャ６４にそれぞれ送出する一方、必要に応じてＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及び又はＤＯＮＥプレーンデータＤ２４を更新し、さらにこれら更新したＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４をＳＲＡＭ１６２、５２Ｂにおけるもとのアドレス位置に書き戻す。
このようにしてこのビットモデル部１６３においては、ＣＢＭ処理時における正負符号プレーンデータＤ２０及びＳＩＧプレーンデータＤ２２のアクセス単位（１ワード）の位相を処理ビットプレーン２２上のストライプカラム２３Ａに対して２ビット分ずらすことによって、処理ビットプレーンデータＤ２１の１ストライプカラム２３Ａを処理する際の正負符号プレーンバッファ１６１やＳＲＡＭ１６２へのアクセス回数を低減させ得るようになされている。
（３−２）第２の実施の形態による復号化装置１００のＥＢＣＯＴブロック１７０の構成
図３０との対応部分に同一符号を付して示す図３８は、上述のＪＰＥＧ２０００規格に準拠した復号化装置１００（図２９）に適用される第２の実施の形態によるＥＢＣＯＴブロック１７０を示し、処理ビットプレーンデータＤ２２のストライプカラム２３Ａに対して正負符号プレーンバッファ１７１又はＳＲＡＭ１７２における正負符号プレーンデータＤ２０及びＳＩＧプレーンデータＤ２２のワードの位相がずれている点を除いて第１の実施の形態による復号化装置１００のＥＢＣＯＴブロック４１０１とほぼ同様に構成されている。
すなわちこのＥＢＣＯＴブロック１７０の場合、図３６について上述した正負符号プレーンバッファ１６１（図３５）及びＳＲＡＭ１６２（図３５）と同様に、正負符号プレーンバッファ１７１における正負符号プレーンデータＤ３６に対する記憶領域と、ＳＲＡＭ１７２におけるＳＩＧプレーンデータＤ３０に対する記憶領域とが、それぞれ実際の正負符号プレーンデータＤ３６又はＳＩＧプレーンデータＤ３０の記憶に使用する領域に対して上下方向にそれぞれ２ビット分ずつ拡張されており、処理ビットプレーン２２上の１ストライプカラム２３Ａを構成する４画素に対して２ビット分だけ位相がずれた、縦方向に並ぶ４ビット分の正負符号プレーンデータＤ３６又はＳＩＧプレーンデータＤ３０をそれぞれ１ワードとして、これらを１クロックで一括して読書きし得るようになされている。
また図３９に示すように、このＥＢＣＯＴブロック１７０のビットデモデル部１７３は、シグナルスイッチャ１７４の構成を除いて第１の実施の形態による復号化装置１０１のビットデモデル部１１４とほぼ同様に構成されている。
実際上、シグナルスイッチャ１７４は、制御部１２５の制御のもとに、ビットプレーンバッファ１１６Ａ、１１６Ｂ（図３８）に記憶保持されている復号前又は一部が復号された処理ビットプレーンデータＤ３５を、図２４（Ａ）に示す１ストライプカラム２３Ａを構成する４画素分を１ワードとして、ビットプレーン内スキャン順序に従ってビットプレーンバッファ１１６Ａ、１１６Ｂから１ワードずつ順次読み出し、これをまずＳＰパス復号化処理部１７５に送出する。
またシグナルスイッチャ１７４は、これと同期して、ビットプレーンバッファ１１６Ａ、１１６Ｂから読み出された４画素分の処理ビットプレーンデータＤ３５をＳＰパス復号化処理により復号する際に必要となる、当該４画素とそれぞれ同座標にある正負符号プレーン３０上の４ビット及びその上下の各ビット（合わせて６ビット、図２４（Ｃ）参照）分の復号前又は一部が復号された正負符号プレーンデータＤ３６を正負符号プレーンバッファ１７１から順次読み出し、これをＳＰパス復号化処理部１７５に送出する。
この際シグナルスイッチャ１７４は、かかるビットプレーンバッファ１１６Ａ、１１６Ｂから読み出された４画素分の処理ビットプレーンデータＤ３５をＳＰパス復号化処理する際に必要となる合計６ビットの正負符号プレーンデータＤ３６に対して、実際には当該４画素とそれぞれ同座標にある正負符号プレーン３０上の４ビットよりも上側に２ビットずれた１ワード（４ビット）分の正負符号プレーンデータＤ３６と、下側に２ビットずれた１ワード（４ビット）分の正負符号プレーンデータＤ３６とを正負符号プレーンバッファ１７１から２クロックかけて読み出し、これをＳＰパス復号化処理部１７５に送出することとなる。
さらにシグナルスイッチャ１７４は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ３５をＳＰパス復号化処理により復号する際に必要となる、当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビット及その上下のビット（合わせて６ビット、図２４（Ｂ）参照）のＳＩＧプレーンデータＤ３０をＳＲＡＭ１７２から順次読み出し、これをＳＰパス復号化処理部１７５に送出する。
この場合においても、シグナルスイッチャ１７４は、かかるビットプレーンバッファ１１６Ａ、１１６Ｂ（図３８）から読み出された４画素分の処理ビットプレーンデータＤ２１をＳＰパス復号化処理する際に必要となる合計６ビットのＳＩＧプレーンデータＤ３０に対して、実際には当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビットよりも上側に２ビットずれた１ワード（４ビット）分のＳＩＧプレーンデータＤ３０と、下側に２ビットずれた１ワード（４ビット）分のＳＩＧプレーンデータＤ３０とをＳＲＡＭ１７２から２クロックかけて読み出し、これをＳＰパス復号化処理部１７５に送出することとなる。
さらにシグナルスイッチャ１７４は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ３５をＳＰパス復号化処理により復号する際に必要となる、当該４画素とそれぞれ同座標にあるＲＥＦプレーン３２上の４ビット（図２４（Ｅ）参照）分のＲＥＦプレーンデータＤ３１と、当該４画素と同座標にあるＤＯＮＥプレーン３３上の４ビット（図２４（Ｄ）参照）分のＤＯＮＥプレーンデータＤ３２とをＳＲＡＭ１１１Ｂから順次読み出し、これをＳＰパス復号化処理部１７５に送出する。
この場合ＳＲＡＭ１１１Ｂは、処理ビットプレーン２２上の各ストライプカラム２３Ａとそれぞれ対応する４ビット分を単位（１ワード）としてＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２を記憶しており、このワード単位でＲＥＦプレーンデータＤ３１やＤＯＮＥプレーンデータＤ３２を読書きし得るように構成されている。従って、シグナルスイッチャ１７４は、かかる４ビット分のＲＥＦプレーンデータＤ３１又はＤＯＮＥプレーンデータＤ３２をそれぞれ１クロックでＳＲＡＭ１１１Ｂから読み出してＳＰパス復号化処理部１７５に送出することとなる。
このときＳＰパス復号化処理部１７５は、シグナルスイッチャ１７４から順次供給される４画素分の処理ビットプレーンデータＤ３５と、これと対応する正負符号プレーンデータＤ３６、ＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２とを、それぞれ少なくとも過去３サンプル分だけ記憶保持し得るようになされている。
因みに、ここでは処理ビットプレーンデータＤ３５、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２については１ワードがそれぞれ１サンプルに該当し、正負符号プレーンデータＤ３６及びＳＩＧプレーンデータＤ３０については縦方向に並ぶ２ワードがそれぞれ１サンプルに該当する。
そしてＳＰパス復号化処理部１７５は、算術復号化部１１３から１シンボル分のシンボルデータＤ３４が与えられると、第１の実施の形態による復号化装置１０１（図２９）のＳＰパス復号化処理部１７５と同様にして、必要に応じてＳＰパス復号化処理を実行し、そのとき得られたコンテクストＣＸを出力スイッチャ１２４を介してコンテクストデータＤ３３として算術復号部１１３（図３８）に送出すると共に、これと併せて得られた復号された処理ビットプレーンデータＤ３５及び復号された正負符号プレーンデータＤ３６をそれぞれビットプレーンバッファ１１６Ａ、１１６Ｂ又は正負符号バッファ１７１の対応する位置に格納する。さらにＳＰパス復号化処理部１７５は、必要に応じてＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及び又はＤＯＮＥプレーンデータＤ２４を更新すると共に、これら更新したＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４をＳＲＡＭ１７２、５２Ｂにおけるもとのアドレス位置に書き戻す。
一方、算術復号化部１１３（図３８）は、ストリームバッファ１１０Ａ、１１０Ｂから読み出した符号化データＤ１１のうち、符号化装置４０（図２１）においてＭＲパス符号化処理することにより得られた符号化データＤ１１に対して上述のような算術復号化演算処理を施すことにより得られたシンボルデータＤ３４についてはＭＲパス復号化処理部１７６に送出する。
このときシグナルスイッチャ１７４は、制御部１２５の制御のもとに、ビットプレーンバッファ１１６Ａ、１１６Ｂに記憶保持されている先行するＳＰパス復号化処理により一部が復号された処理ビットプレーンデータＤ３５を、図２４（Ａ）に示す１ストライプカラム２３Ａを構成する４画素分を１ワードとして、ビットプレーン内スキャン順序に従ってビットプレーンバッファ１１６Ａ、１１６Ｂから１ワード分ずつ順次読み出し、これをＭＲパス復号化処理部１７６に送出する。
またシグナルスイッチャ１７４は、これと同期して、ビットプレーンバッファ１１６Ａ、１１６Ｂから読み出された４画素分の処理ビットプレーンデータＤ３５をＭＲパス復号化処理により復号する際に必要となる、当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビット及その上下のビット（合わせて６ビット、図２４（Ｂ）参照）のＳＩＧプレーンデータＤ３０をＳＲＡＭ１７２から順次読み出し、これをＭＲパス復号化処理部１７６に送出する。
この際シグナルスイッチャ１７４は、かかる処理ビットプレーンバッファ５１Ａ、５１Ｂから読み出された４画素分の処理ビットプレーンデータＤ２１をＭＲパス復号化処理する際に必要となる合計６ビット分のＳＩＧプレーンデータに対して、実際には当該４画素とそれぞれ同座標にあるＳＩＧプレーン上の４ビットよりも上側に２ビットずれた１ワード（４ビット）分のＳＩＧプレーンデータと、下側に２ビットずれた１ワード（４ビット）分のＳＩＧプレーンデータとをＳＲＡＭから２クロックかけて読み出し、これをＭＲパス復号化処理部１７６に送出することとなる。
さらにシグナルスイッチャ１７４は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ３５をＭＲパス復号化処理する際に必要となる、当該４画素と同座標にあるＲＥＦプレーン３２上の１ワード（図２４（Ｅ）参照）分のＲＥＦプレーンデータＤ３１と、当該４画素と同座標にあるＤＯＮＥプレーン３３上の１ワード（図２４（Ｄ）参照）分のＤＯＮＥプレーンデータＤ３２とをＳＲＡＭ１１１Ｂから順次読み出し、これをＭＲパス復号化処理部１７６に送出する。
このときＭＲパス復号化処理部１７６は、シグナルスイッチャ１７４から順次供給される４画素分の処理ビットプレーンデータＤ３５と、これと対応するＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２とを、それぞれ少なくとも過去３サンプル分だけ記憶保持し得るようになされている。
因みに、この場合も処理ビットプレーンデータＤ３５、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２については１ワードがそれぞれ１サンプルに該当し、正負符号プレーンデータＤＤ３６及びＳＩＧプレーンデータＤ３０については縦方向に並ぶ２ワード分が１サンプルに該当する。
そしてＭＲパス復号化処理部１１７６は、算術復号化部１１３（図３８）から１シンボル分のシンボルデータＤ３４が与えられると、第１の実施の形態による復号化装置１０１（図２９）のＭＲパス復号化処理部１２２（図３１）と同様にして、必要に応じてＭＲパス復号化処理を実行し、そのとき得られたコンテクストＣＸを出力スイッチャ１２４を介してコンテクストデータＤ３３として算術復号部１１３（図３８）に送出すると共に、これと併せて得られた復号された処理ビットプレーンデータＤ３５をビットプレーンバッファ１１６Ａ、１１６Ｂの対応する位置に格納する。さらにＭＲパス復号化処理部１７６は、必要に応じてＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及び又はＤＯＮＥプレーンデータＤ３２を更新すると共に、これら更新したＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２をＳＲＡＭ１７２、１１１Ｂにおけるもとのアドレス位置に書き戻す。
これと同様にして、算術復号化部１１３（図３８）は、ストリームバッファ１１０Ａ、１１０Ｂから読み出した符号化データＤ１１のうち、符号化装置４０（図２１）においてＣＵパス符号化処理することにより得られた符号化データＤ１１に対して所定の算術復号化演算処理を施すことにより得られたシンボルデータＤ３４についてはＣＵパス復号化処理部１７７に送出する。
このときシグナルスイッチャ１７４は、制御部１２５の制御のもとに、ビットプレーンバッファ１１６Ａ、１１６Ｂに記憶保持されている先行するＳＰパス復号化処理及びＭＲパス復号化処理（トップビットプレーン２２Ｔに対する復号化処理の場合を除く）により一部が復号された処理ビットプレーンデータＤ３５を、図２４（Ａ）に示す１ストライプカラム２３Ａを構成する４画素分を１ワードとして、ビットプレーン内スキャン順序に従ってビットプレーンバッファ１１６Ａ、１１６Ｂから１ワードずつ順次読み出し、これをＣＵパス復号化処理部１７７に送出する。
またシグナルスイッチャ１７４は、これと同期して、ビットプレーンバッファ１１６Ａ、１１６Ｂから読み出された４画素分の処理ビットプレーンデータＤ３５をＣＵパス復号化処理により復号する際に必要となる、当該４画素とそれぞれ同座標にある正負符号プレーン３０上の４ビット及びその上下の各ビット（合わせて６ビット、図２４（Ｃ）参照）分の復号前又は一部が復号された正負符号プレーンデータＤ３６を正負符号プレーンバッファ１７１から順次読み出し、これをＣＵパス復号化処理部１７７に送出する。
この際シグナルスイッチャ１７４は、かかるビットプレーンバッファ１１６Ａ、１１６Ｂから読み出された４画素分の処理ビットプレーンデータＤ３５をＣＵパス復号化処理する際に必要となる合計６ビットの正負符号プレーンデータＤ３６に対して、実際には当該４画素とそれぞれ同座標にある正負符号プレーン３０上の４ビットよりも上側に２ビットずれた１ワード（４ビット）分の正負符号プレーンデータＤ３６と、下側に２ビットずれた１ワード（４ビット）分の正負符号プレーンデータＤ３６とを正負符号プレーンバッファ１７１から２クロックかけて読み出し、これをＣＵパス復号化処理部１７７に送出することとなる。
さらにシグナルスイッチャ１７４は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ３５をＣＵパス復号化処理により復号する際に必要となる、当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビット及その上下のビット（合わせて６ビット、図２４（Ｂ）参照）のＳＩＧプレーンデータＤ３０をＳＲＡＭ１７２から順次読み出し、これをＣＵパス復号化処理部１７７に送出する。
この場合においても、シグナルスイッチャ１７４は、かかるビットプレーンバッファ１１６Ａ、５１Ｂから読み出された４画素分の処理ビットプレーンデータＤ３５をＣＵパス復号化処理する際に必要となる合計６ビット分のＳＩＧプレーンデータＤ３０に対して、実際には当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビットよりも上側に２ビットずれた１ワード（４ビット）分のＳＩＧプレーンデータＤ３０と、下側に２ビットずれた１ワード（４ビット）分のＳＩＧプレーンデータＤ３０とをＳＲＡＭ１７２から２クロックかけて読み出し、これをＣＵパス復号化処理部１７７に送出することとなる。
さらにシグナルスイッチャ１７４は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ３５をＣＵパス復号化処理する際に必要となる、当該４画素とそれぞれ同座標にあるＲＥＦプレーン３２上の１ワード（図２４（Ｅ）参照）分のＲＥＦプレーンデータＤ３１と、当該４画素と同座標にあるＤＯＮＥプレーン３３上の１ワード（図２４（Ｄ）参照）分のＤＯＮＥプレーンデータＤ３２とをＳＲＡＭ１１１Ｂから順次読み出し、これをＣＵパス復号化処理部１７７に送出する。
このときＣＵパス復号化処理部１７７は、シグナルスイッチャ１７４から順次供給される４画素分の処理ビットプレーンデータＤ３５と、これと対応する正負符号プレーンデータＤ３６、ＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２とを、それぞれ少なくとも過去３サンプル分だけ記憶保持し得るようになされている。
因みに、この場合も処理ビットプレーンデータＤ３５、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２については１ワードがそれぞれ１サンプルに該当し、正負符号プレーンデータＤ３６及びＳＩＧプレーンデータＤ３０については縦方向に並ぶ２ワード分が１サンプルに該当する。
そしてＣＵパス復号化処理部１７７は、算術復号化部１１３（図３８）から１シンボル分のシンボルデータＤ３４が与えられると、第１の実施の形態による復号化装置１０１（図２９）のＣＵパス復号化処理部１２３（図３１）と同様にして、必要に応じてＣＵパス復号化処理又はＳＰパス復号化処理を実行し、そのとき得られたコンテクストＣＸを出力スイッチャ１２４を介してコンテクストデータＤ３３として算術復号部１１３（図３８）に送出すると共に、これと併せて得られた復号された処理ビットプレーンデータＤ３５及び復号された正負符号プレーンデータＤ３６をそれぞれビットプレーンバッファ１１６Ａ、１１６Ｂ又は正負符号バッファ１７１の対応する位置に格納する。さらにＣＵパス復号化処理部１７７は、必要に応じてＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及び又はＤＯＮＥプレーンデータＤ３２を更新すると共に、これら更新したＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２をＳＲＡＭ１７２、５２Ｂにおけるもとのアドレス位置に書き戻す。
このようにしてこのビットデモデル部１７３においても、ＣＢＭ処理時における正負符号プレーンデータ及びＳＩＧプレーンデータのアクセス単位（１ワード）の位相を処理ビットプレーン２２上のストライプカラムに対して２ビット分ずらすことによって、処理ビットプレーンデータＤ３５の１ストライプカラム２３Ａを処理する際のメモリアクセス回数を低減させ得るようになされている。
（３−３）第２の実施の形態の動作及び効果
以上の構成において、本実施の形態によるビットモデル部１６３及びビットデモデル部１７３では、処理ビットプレーン２２上のストライプカラム２Ａを構成する４画素を単位としてＣＢＭ処理を行うと共に、このとき正負符号プレーンデータＤ２０、Ｄ３６及びＳＩＧプレーンデータＤ２２、Ｄ３０については、ストライプカラム２３Ａに対して縦方向に２ビットずれた４ビットをアクセス単位（１ワード）として、正負符号プレーンバッファ１６１、１７１又はＳＲＡＭ１６２、１７２から読み出す。
従って、図２５及び図３６を見比べてみても明らかなように、１ストライプカラム２３Ａ分の処理ビットプレーンデータＤ２１、Ｄ３５をＣＢＭ処理するに際して、第１の実施の形態のビットモデル部５４及びビットデモデル部１１４によれば、９ワード分の正負符号プレーンデータＤ２０、Ｄ３６やＳＩＧプレーンデータＤ２２、Ｄ３０の読み出し（メモリアクセス）が必要であったのに対し、この第２の実施の形態のビットモデル部１６３及びビットデモデル部１７３によれば、６ワード分の正負符号プレーンデータＤ２０、Ｄ３６やＳＩＧプレーンデータＤ２２、Ｄ３０の読み出し（メモリアクセス）で足りることとなり、より一層とＣＢＭ処理時における正負符号プレーンバッファ５０、１１５やＳＲＡＭ５２Ａ、１１１Ａに対するアクセス回数を格段的に低減させることができる。
実際上、例えば64×64サイズのビットプレーン２２を処理する際にメモリからＳＩＧプレーンデータＤ２２、Ｄ３０を読み出す回数を計算すると、第１の実施の形態の手法の場合、上述のようにオーバラップ読出し構成のときには8740回、更新部分限定読出し構成のときには2944回のメモリアクセスが必要となるのに対して、本実施の形態の手法によれば、オーバラップ読出し構成のときには6080回、本実施の形態のように更新部分限定読出し構成のときには2048回のメモリアクセスで足りる。
よって、かかるＪＰＥＧ２０００規格に準拠した符号化装置４０及び復号化装置１００におけるビットモデル部１６３又はビットデモデル部１７３の構成として上述のような第２の実施の形態の構成を採用することによって、これらビットモデル部１６３又はビットデモデル部１７３におけるＣＢＭ処理のより一層の高速化を図ることができ、またこれに伴ってビットモデル部１６３又はビットデモデル部１７３の低消費電力化を図ることもできる。
以上の構成によれば、処理ビットプレーン２２上のストライプカラム２Ａを構成する４画素を単位としてＣＢＭ処理すると共に、このとき正負符号プレーンデータＤ２０、Ｄ３６及びＳＩＧプレーンデータＤ２２、Ｄ３０については、ストライプカラム２３Ａに対して縦方向に２ビットずれた４ビットをアクセス単位（１ワード）として、正負符号プレーンバッファ１６１、１７１又はＳＲＡＭ１６２、１７２から読み出すようにしたことにより、第１の実施の形態に比してより一層とＣＢＭ処理時における正負符号プレーンバッファ５０、１１５やＳＲＡＭ５２Ａ、１１１Ａに対するアクセス回数を格段的に低減させることができ、かくして符号化処理又は復号化処理をより一層と高速化させ得る符号化装置及び復号化装置を実現できる。
（４）第３の実施の形態
（４−１）第３の実施の形態による符号化装置４０のＥＢＣＯＴブロックの構成
図３５との対応部分に同一符号を付して示す図４０は、図２１について上述のＪＰＥＧ２０００規格に準拠した符号化装置４０に適用される第３の実施の形態によるＥＢＣＯＴブロック１８０を示し、２ワード分の正負符号プレーンデータＤ２０及びＳＩＧプレーンデータＤ２２を１クロックで読み出し得るようになされた点を除いて第２の実施の形態によるＥＢＣＯＴブロック１６０（図３５）と同様に構成されている。
すなわちこのＥＢＣＯＴブロック１８０の場合、２つの正負符号プレーンバッファ１８１Ａ、１８１Ｂが設けられており、ビットプレーン内スキャン順序に従ってＤＲＡＭ４１（図２１）から読み出した正負符号プレーンデータＤ２０のうち、図４２に示すように、正負符号プレーン３０をストライプ単位で順次交互に分けた場合における一方のグループに属する正負符号プレーンデータＤ２０を一方の正負符号プレーンバッファ（以下、これを第１の正負符号プレーンバッファと呼ぶ）１８１Ａに記憶保持すると共に、他方のグループに属する正負符号プレーンデータＤ２０を他方の正負符号プレーンバッファ（以下、これを第２の正負符号プレーンバッファと呼ぶ）１８１Ｂに記憶保持するようになされている。
このときこれら第１及び第２の正負符号プレーンバッファ１８１Ａ、１８１Ｂは、図３６について上述したのと同様に、それぞれ自己に割り当てられた正負符号プレーンデータＤ２０に対する記憶領域が、実際の正負符号プレーンデータＤ２０の記憶に使用する領域に対して上下方向にそれぞれ２ビット分ずつ拡張されており、処理ビットプレーン２２上の１ストライプカラム２３Ａを構成する４画素に対して２ビット分だけ位相がずれた縦方向に並ぶ４ビット分の正負符号プレーンデータＤ２０を１ワードとして、これらを１クロックで一括して読書きし得るようになされている。
またこのＥＢＣＯＴブロック１８０では、ＳＩＧプレーンデータＤ２２を記憶保持するＳＲＡＭ１８２Ａ、１８２Ｂも２つ設けられており、ＳＩＧプレーンデータＤ２２のうちＳＩＧプレーン３１を図４１のようにストライプ単位で順次交互に分けた場合における一方のグループに属するＳＩＧプレーンデータＤ２２を一方のＳＲＡＭ（以下、これを第１のＳＲＡＭと呼ぶ）１８２Ａに記憶保持すると共に、他方のグループに属するＳＩＧプレーンデータＤ２２を他方のＳＲＡＭ（以下、これを第２のＳＲＡＭと呼ぶ）１８２Ｂに記憶保持するようになされている。
このときこれら第１及び第２のＳＲＡＭ１８２Ａ、１８２Ｂの場合も、図３６について上述したのと同様に、それぞれ自己に割り当てられたＳＩＧプレーンデータＤ２２に対する記憶領域が、実際のＳＩＧプレーンデータＤ２２の記憶に使用する領域に対して上下方向にそれぞれ２ビット分ずつ拡張されており、処理ビットプレーン２２上の１ストライプカラム２３Ａを構成する４画素に対して２ビット分だけ位相がずれた縦方向に並ぶ４ビット分のＳＩＧプレーンデータＤ２２を１ワードとして、これらを１クロックで一括して読書きし得るようになされている。
一方、図３７との対応部分に同一符号を付した図４２に示すように、このＥＢＣＯＴブロック１８０のビットモデル部１８３は、シグナルスイッチャ１８４の構成を除いて第２の実施の形態による符号化装置４０（図２１）のビットモデル部１６３と同様に構成されている。
そしてシグナルスイッチャ１８４は、トップビットプレーン２２Ｔ以外の処理ビットプレーン２２に対するＣＢＭ処理時、制御部６５の制御のもとに、処理ビットプレーンデータＤ２１を、図２４（Ａ）に示す１ストライプカラム２３Ａを構成する４画素分を１ワードとして、ビットプレーン内スキャン順序に従って処理ビットプレーンバッファ５１Ａ、５１Ｂから１ワードずつ順次読み出し、これをまずＳＰパス符号化処理部１６５に送出する。
またシグナルスイッチャ１８４は、これと同期して、処理ビットプレーンバッファ５１Ａ、５１Ｂから読み出された４画素分の処理ビットプレーンデータＤ２１に対してＳＰパス符号化処理する際に必要となる、当該４画素とそれぞれ同座標にある正負符号プレーン３０上の４ビット及びその上下の各ビット（合わせて６ビット、図２４（Ｃ）参照）の正負符号プレーンデータＤ２０を第１及び第２の正負符号プレーンバッファ１８１Ａ、１８１Ｂから順次読み出し、これをＳＰパス符号化処理部１６５に送出する。
この際シグナルスイッチャ１８４は、かかる処理ビットプレーンバッファ５１Ａ、５１Ｂから読み出された４画素分の処理ビットプレーンデータＤ２１をＳＰパス符号化処理する際に必要となる合計６ビットの正負符号プレーンデータに対して、実際には当該４画素とそれぞれ同座標にある正負符号プレーン３０上の４ビットよりも上側に２ビットずれた１ワード（４ビット）分の正負符号プレーンデータＤ２０と、下側に２ビットずれた１ワード（４ビット）分の正負符号プレーンデータＤ２０とをそれぞれ対応する第１又は第２の正負符号プレーンバッファ１８１Ａ、１８１Ｂから同時に１クロックで読み出し、これをＳＰパス符号化処理部１６５に送出することとなる。
さらにシグナルスイッチャ１８４は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ２１をＳＰパス符号化処理する際に必要となる、当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビット及びその上下の各ビット（合計６ビット、図２４（Ｂ）参照）分のＳＩＧプレーンデータＤ２２を第１及び第２のＳＲＡＭ１８２Ａ、１８２Ｂから順次読み出し、これをＳＰパス符号化処理部１６５に送出する。
この場合においても、シグナルスイッチャ１８４は、かかる処理ビットプレーンバッファ５１Ａ、５１Ｂから読み出された４画素分の処理ビットプレーンデータＤ２１をＳＰパス符号化処理する際に必要となる合計６ビットのＳＩＧプレーンデータＤ２２に対して、実際には当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビットよりも上側に２ビットずれた１ワード（４ビット）分のＳＩＧプレーンデータＤ２２と、下側に２ビットずれた１ワード（４ビット）分のＳＩＧプレーンデータＤ２２とをそれぞれ対応する第１又は第２のＳＲＡＭ１８２Ａ、１８２Ｂから同時に１クロックで読み出し、これをＳＰパス符号化処理部１６５に送出することとなる。
さらにシグナルスイッチャ１８４は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ２１をＳＰパス符号化処理する際に必要となる、当該４画素とそれぞれ同座標にあるＲＥＦプレーン３２上の１ワード（図２４（Ｅ）参照）分のＲＥＦプレーンデータＤ２３と、当該４画素と同座標にあるＤＯＮＥプレーン３３上の１ワード（図２４（Ｄ）参照）分のＤＯＮＥプレーンデータＤ２４とを、第２の実施の形態のシグナルスイッチャ１６４（図３７）と同様にしてＳＲＡＭ５２Ｂから順次読み出し、これをＳＰパス符号化処理部１６５に送出する。
かくしてビットモデル部１８３では、この後ＳＰパス符号化処理部１６５において、第２の実施の形態と同様にしてＳＰパス符号化処理が必要に応じて行われ、そのとき得られたシンボルＳＢがシンボルデータＤ２６Ｓとして出力スイッチャ６４に、コンテクストＣＸがコンテクストデータとして出力スイッチャにそれぞれ送出される。また必要に応じてＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及び又はＤＯＮＥプレーンデータＤ２４が更新され、さらにこれら更新されたＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４が第１若しくは第２のＳＲＡＭ１８２Ａ、１８２Ｂ又はＳＲＡＭ５２Ｂにおけるもとのアドレス位置に書き戻される。
一方、シグナルスイッチャ１８４は、このようにして処理ビットプレーンバッファ５１Ａ、５１Ｂに格納された１ビットプレーン分のデータ（処理ビットプレーンデータＤ２１）に対するＳＰパス符号化処理を終了すると、この後これと同様にして、制御部６５の制御のもとに、同じ処理ビットプレーンデータＤ２１を、図２４（Ａ）に示す１ストライプカラム２３Ａを構成する４画素分を１ワードとして、ビットプレーン内スキャン順序に従って処理ビットプレーンバッファ５１Ａ、５１Ｂから１ワードずつ順次読み出し、これをＭＲパス符号化処理部１６６に送出する。
またシグナルスイッチャ１８４は、これと同期して、処理ビットプレーンバッファ５１Ａ、５１Ｂから読み出された４画素分の処理ビットプレーンデータＤ２１に対してＭＲパス符号化処理する際に必要となる、当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビット及びその上下の各ビット（合わせて６ビット、図２４（Ｂ）参照）のＳＩＧプレーンデータＤ２２を第１及び第２のＳＲＡＭ１８２Ａ、１８２Ｂから順次読み出し、これをＭＲパス符号化処理部１６６に送出する。
この際シグナルスイッチャ１８４は、かかる合計６ビットのＳＩＧプレーンデータＤ２２に対して、実際には当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビットよりも上側に２ビットずれた１ワード（４ビット）分のＳＩＧプレーンデータＤ２２と、下側に２ビットずれた１ワード（４ビット）分のＳＩＧプレーンデータＤ２２とをそれぞれ対応する第１又は第２のＳＲＡＭ１８２Ａ、１８２Ｂから同時に１クロックで読み出し、これをＭＲパス符号化処理部１６６に送出することとなる。
さらにシグナルスイッチャ１８４は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ２１をＭＲパス符号化処理する際に必要となる、当該４画素とそれぞれ同座標にあるＲＥＦプレーン３２上の１ワード（図２４（Ｅ）参照）分のＲＥＦプレーンデータＤ２３と、当該４画素と同座標にあるＤＯＮＥプレーン３３上の１ワード（図２２（Ｄ）参照）分のＤＯＮＥプレーンデータＤ２４とを、第２の実施の形態のシグナルスイッチャ１６４（図３７）と同様にしてＳＲＡＭ５２Ｂから順次読み出し、これをＭＲパス符号化処理部１６６に送出する。
かくしてビットモデル部１８３では、この後ＭＲパス符号化処理部１６６において、第２の実施の形態と同様にしてＭＲパス符号化処理が必要に応じて行われ、そのとき得られたシンボルＳＢがシンボルデータＤ２６Ｓとして出力スイッチャ６４に、コンテクストＣＸがコンテクストデータとして出力スイッチャにそれぞれ送出される。また必要に応じてＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及び又はＤＯＮＥプレーンデータＤ２４が更新され、さらにこれら更新されたＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４が第１若しくは第２のＳＲＡＭ１８２Ａ、１８２Ｂ又はＳＲＡＭ５２Ｂにおけるもとのアドレス位置に書き戻される。
他方、シグナルスイッチャ１８４は、このようにして処理ビットプレーンバッファ５１Ａ、５１Ｂに格納された１ビットプレーン分のデータ（処理ビットプレーンデータＤ２１）に対するＭＲパス符号化処理を終了すると、この後これと同様にして、制御部６５の制御のもとに、同じ処理ビットプレーンデータＤ２１をビットプレーン内スキャン順序に従って処理ビットプレーンバッファ５１Ａ、５１Ｂから１ワードずつ順次読み出し、これをＣＵパス符号化処理部１６７に送出する。
またシグナルスイッチャ１８４は、これと同期して、処理ビットプレーンバッファ５１Ａ、５１Ｂから読み出された４画素分の処理ビットプレーンデータＤ２１に対してＣＵパス符号化処理する際に必要となる、当該４画素とそれぞれ同座標にある正負符号プレーン３０上の４ビット及びその上下の各ビット（合わせて６ビット、図２４（Ｃ）参照）分の正負符号プレーンデータＤ２０を第１及び第２の正負符号プレーンバッファ１８１Ａ、１８１Ｂから順次読み出し、これをＣＵパス符号化処理部１６７に送出する。
この際シグナルスイッチャ１８４は、上述のＳＰパス符号化処理部１６５と同様に、かかる合計６ビットの正負符号プレーンデータＤ２０に対して、実際には当該４画素とそれぞれ同座標にある正負符号プレーン３０上の４ビットよりも上側に２ビットずれた１ワード（４ビット）分の正負符号プレーンデータＤ２０と、下側に２ビットずれた１ワード（４ビット）分の正負符号プレーンデータＤ２０とをそれぞれ対応する第１又は第２の正負符号プレーンバッファ１８１Ａ、１８１Ｂから同時に１クロックで読み出し、これをＣＵパス符号化処理部１６７に送出することとなる。
さらにシグナルスイッチャ１８４は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ２１をＣＵパス符号化処理する際に必要となる、当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビット及びその上下の各ビット（合計６ビット、図２４（Ｂ）参照）分のＳＩＧプレーンデータＤ２２を第１及び第２のＳＲＡＭ１８２Ａ、１８２Ｂから順次読み出し、これをＣＵパス符号化処理部１６７に送出する。
この場合においても、シグナルスイッチャ１８４は、かかる合計６ビット分のＳＩＧプレーンデータＤ２２に対して、実際には当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビットよりも上側に２ビットずれた１ワード（４ビット）分のＳＩＧプレーンデータＤ２２と、下側に２ビットずれた１ワード（４ビット）分のＳＩＧプレーンデータＤ２２とをそれぞれ対応する第１又は第２のＳＲＡＭ１８２Ａ、１８２Ｂから同時に１クロックで読み出し、これをＣＵパス符号化処理部１６７に送出することとなる。
さらにシグナルスイッチャ１８５は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ２１をＣＵパス符号化処理する際に必要となる、当該４画素とそれぞれ同座標にあるＲＥＦプレーン３２上の１ワード（図２４（Ｅ）参照）分のＲＥＦプレーンデータＤ２３と、当該４画素と同座標にあるＤＯＮＥプレーン３３上の１ワード（図２４（Ｄ）参照）分のＤＯＮＥプレーンデータＤ２４とを第２の実施の形態のシグナルスイッチャ１６４（図３７）と同様にしてＳＲＡＭ５２Ｂから読み出し、これをＣＵパス符号化処理部１６７に送出する。
かくしてビットモデル部１８３では、この後ＣＵパス符号化処理部１６７において、第２の実施の形態と同様にしてＣＵパス符号化処理又はＳＰパス符号化処理が必要に応じて行われ、そのとき得られたシンボルＳＢがシンボルデータＤ２６Ｓとして出力スイッチャ６４に、コンテクストＣＸがコンテクストデータとして出力スイッチャにそれぞれ送出される。また必要に応じてＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及び又はＤＯＮＥプレーンデータＤ２４が更新され、さらにこれら更新されたＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４が第１若しくは第２のＳＲＡＭ５２Ａ又はＳＲＡＭ５２Ｂにおけるもとのアドレス位置に書き戻される。
このようにしてこのビットモデル部１８３においては、正負符号プレーンデータＤ２０を記憶保持するためのメモリとして２つの第１及び第２の正負符号プレーンバッファ１８１Ａ、１８１Ｂを設けると共に、ＳＩＧプレーンデータＤ２２を記憶保持するためのメモリとして２つの第１及び第２のＳＲＡＭ１８２Ａ、１８２Ｂを設けることによって、処理ビットプレーンデータＤ２１の１ストライプカラム２３Ａを処理する際のメモリアクセス回数をより一層と低減させ得るようになされている。
（４−２）第３の実施の形態による復号化装置１００のＥＢＣＯＴブロック１９０の構成 図３８との対応部分に同一符号を付して示す図４３は、図２９について上述のＪＰＥＧ２０００規格に準拠した復号化装置１００に適用される第３の実施の形態によるＥＢＣＯＴブロック１９０を示し、２ワード分の正負符号プレーンデータＤ３６及びＳＩＧプレーンデータＤ３０を１クロックで読み出し得るようになされた点を除いて第２の実施の形態による復号化装置１００（図２９）のＥＢＣＯＴブロック１７０（図３７）と同様に構成されている。
すなわちこのＥＢＣＯＴブロック１９０の場合、２つの正負符号プレーンバッファ１９１Ａ、１９１Ｂが設けられており、復号した正負符号プレーンデータＤ３６のうち、正負符号プレーン３０を図４１のようにストライプ単位で順次交互に分けた場合における一方のグループに属する正負符号プレーンデータＤ３６を一方の正負符号プレーンバッファ（以下、これを第１の正負符号プレーンバッファと呼ぶ）１９１Ａに記憶保持すると共に、他方のグループに属する正負符号プレーンデータＤ３６を他方の正負符号プレーンバッファ（以下、これを第２の正負符号プレーンバッファと呼ぶ）１９１Ｂに記憶保持するようになされている。
このときこれら第１及び第２の正負符号プレーンバッファ１９１Ａ、１９１Ｂは、図３６について上述したのと同様に、それぞれ自己に割り当てられた正負符号プレーンデータＤ３６に対する記憶領域が、実際の正負符号プレーンデータＤ３６の記憶に使用する領域に対して上下方向にそれぞれ２ビット分ずつ拡張されており、処理ビットプレーン２２上の１ストライプカラム２３Ａを構成する４画素に対して２ビット分だけ位相がずれた縦方向に並ぶ４ビット分の正負符号プレーンデータＤ３６を１ワードとして、これらを１クロックで一括して読書きし得るようになされている。
またこのＥＢＣＯＴブロック１９０では、ＳＩＧプレーンデータＤ３０を記憶保持するための２つのＳＲＡＭ１９２Ａ、１９２Ｂが設けられており、ＳＩＧプレーンデータＤ３０のうちＳＩＧプレーン３１を図４１のようにストライプ単位で順次交互に分けた場合における一方のグループに属するＳＩＧプレーンデータＤ３０を一方のＳＲＡＭ（以下、これを第１のＳＲＡＭと呼ぶ）１９２Ａに記憶保持すると共に、他方のグループに属するＳＩＧプレーンデータＤ３０を他方のＳＲＡＭ（以下、これを第２のＳＲＡＭと呼ぶ）１９２Ｂに記憶保持するようになされている。
このときこれら第１及び第２のＳＲＡＭ１９２Ａ、１９２Ｂの場合も、図３６について上述したのと同様に、それぞれ自己に割り当てられたＳＩＧプレーンデータＤ３０に対する記憶領域が、実際のＳＩＧプレーンデータＤ３０の記憶に使用する領域に対して上下方向にそれぞれ２ビット分ずつ拡張されており、処理ビットプレーン２２上の１ストライプカラム２３Ａを構成する４画素に対して２ビット分だけ位相がずれた縦方向に並ぶ４ビット分のＳＩＧプレーンデータＤ３０を１ワードとして、これらを１クロックで一括して読書きし得るようになされている。
一方、図３９との対応部分に同一符号を付した図４４に示すように、このＥＢＣＯＴブロック１９０のビットデモデル部１９３は、シグナルスイッチャ１９４の構成を除いて第２の実施の形態による復号化装置１００（図２９）のビットデモデル部１７３（図３９）と同様に構成されている。
そしてシグナルスイッチャ１９４は、制御部１２５の制御のもとに、ビットプレーンバッファ１１６Ａ、１１６Ｂに記憶保持されている復号前又は一部が復号された処理ビットプレーンデータＤ３５を、図２４（Ａ）に示す１ストライプカラム２３Ａを構成する４画素分を１ワードとして、ビットプレーン内スキャン順序に従ってビットプレーンバッファ１１６Ａ、１１６Ｂから１ワードずつ順次読み出し、これをまずＳＰパス復号化処理部１７５に送出する。
またシグナルスイッチャ１９４は、これと同期して、ビットプレーンバッファ１１６Ａ、１１６Ｂから読み出された４画素分の処理ビットプレーンデータＤ３５をＳＰパス復号化処理により復号する際に必要となる、当該４画素とそれぞれ同座標にある正負符号プレーン３０上の４ビット及びその上下の各ビット（合わせて６ビット、図２４（Ｃ）参照）分の復号前又は一部が復号された正負符号プレーンデータＤ３６を第１及び第２の正負符号プレーンバッファ１９１Ａ、１９１Ｂから順次読み出し、これをＳＰパス復号化処理部１７５に送出する。
この際シグナルスイッチャ１９４は、上述のように処理ビットプレーン２２のストライプカラム２３Ａに対して正負符号プレーン３０上において縦方向に２ビットだけ位相がずれた縦４ビット分の正負符号プレーンデータＤ３６をアクセス単位（１ワード）としているため、かかる合計６ビットの正負符号プレーンデータＤ３６に対して、実際には当該４画素とそれぞれ同座標にある正負符号プレーン３０上の４ビットよりも上側に２ビットずれた１ワード（４ビット）分の正負符号プレーンデータＤ３６と、下側に２ビットずれた１ワード（４ビット）分の正負符号プレーンデータＤ３６とをそれぞれ対応する第１又は第２の正負符号プレーンバッファ１９１Ａ、１９１Ｂから同時に１クロックで読み出し、これをＳＰパス復号化処理部１７５に送出することとなる。
さらにシグナルスイッチャ１９４は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ３５をＳＰパス復号化処理により復号する際に必要となる、当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビット及その上下のビット（合わせて６ビット、図２４（Ｂ）参照）のＳＩＧプレーンデータＤ３０を第１及び第２のＳＲＡＭ１９２Ａ、１９２Ｂから順次読み出し、これをＳＰパス復号化処理部１７５に送出する。
この場合においても、シグナルスイッチャ１９４は、かかる処理ビットプレーンバッファ５１Ａ、５１Ｂから読み出された４画素分の処理ビットプレーンデータＤ２１をＳＰパス復号化処理する際に必要となる合計６ビットのＳＩＧプレーンデータＤ３０に対して、実際には当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビットよりも上側に２ビットずれた１ワード（４ビット）分のＳＩＧプレーンデータＤ３０と、下側に２ビットずれた１ワード（４ビット）分のＳＩＧプレーンデータＤ３０とをそれぞれ対応する第１又は第２のＳＲＡＭ１９２Ａ、１９２Ｂから同時に１クロックで読み出し、これをＳＰパス復号化処理部１７５に送出することとなる。
さらにシグナルスイッチャ１９４は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ３５をＳＰパス復号化処理により復号する際に必要となる、当該４画素とそれぞれ同座標にあるＲＥＦプレーン３２上の１ワード（図２４（Ｅ）参照）分のＲＥＦプレーンデータＤ３１と、当該４画素と同座標にあるＤＯＮＥプレーン３３上の１ワード（図２４（Ｄ）参照）分のＤＯＮＥプレーンデータＤ３２とを、第２の実施の形態のシグナルスイッチャ１７４（図３９）と同様にしてＳＲＡＭ１１１Ｂから順次読み出し、これをＳＰパス復号化処理部１７５に送出する。
かくしてビットデモデル部９３では、この後ＳＰパス復号化処理部１７５において、第２の実施の形態と同様にしてＳＰパス復号化処理が必要に応じて行われ、そのとき得られたコンテクストＣＸが出力スイッチャ１２４を介してコンテクストデータＤ３３として算術復号部１１３（図４３）に送出され、これと併せて得られた復号された処理ビットプレーンデータＤ３５及び復号された正負符号プレーンデータＤ３６がそれぞれビットプレーンバッファ１１６Ａ、１１６Ｂ又は第１若しくは第２の正負符号バッファ１９１Ａ、１９１Ｂの対応する位置に格納される。また必要に応じてＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及び又はＤＯＮＥプレーンデータＤ３２が更新され、さらにこれら更新されたＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２が第１若しくは第２のＳＲＡＭ１９２Ａ、１９２Ｂ又はＳＲＡＭ１１１Ｂにおけるもとのアドレス位置に書き戻される。
一方、算術復号化部１１３（図４３）は、ストリームバッファ１１０Ａ、１１０Ｂから読み出した符号化データＤ１１のうち、符号化装置４０（図２１）においてＭＲパス符号化処理することにより得られた符号化データＤ１１に対して上述のような算術復号化演算処理を施すことにより得られたシンボルデータＤ３４についてはＭＲパス復号化処理部１７６に送出する。
このときシグナルスイッチャ１９４は、制御部１２５の制御のもとに、ビットプレーンバッファ１１６Ａ、１１６Ｂに記憶保持されている先行するＳＰパス復号化処理により一部が復号された処理ビットプレーンデータＤ３５を、図２４（Ａ）に示す１ストライプカラム２３Ａを構成する４画素分を１ワードとして、ビットプレーン内スキャン順序に従ってビットプレーンバッファ１１６Ａ、１１６Ｂから１ワード分ずつ順次読み出し、これをＭＲパス復号化処理部１７６に送出する。
またシグナルスイッチャ１９４は、これと同期して、ビットプレーンバッファ１１６Ａ、１１６Ｂから読み出された４画素分の処理ビットプレーンデータＤ３５をＭＲパス復号化処理により復号する際に必要となる、当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビット及その上下のビット（合わせて６ビット、図２４（Ｂ）参照）のＳＩＧプレーンデータＤ３０を第１及び第２のＳＲＡＭ１９２Ａ、１９２Ｂから順次読み出し、これをＭＲパス復号化処理部１７６に送出する。
この際シグナルスイッチャ１９４は、上述のＳＰパス復号化処理部１７５の場合と同様に、かかるビットプレーンバッファ１１６Ａ、１１６Ｂから読み出された４画素分の処理ビットプレーンデータＤ３５をＭＲパス復号化処理する際に必要となる合計６ビット分のＳＩＧプレーンデータＤ３０に対して、実際には当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビットよりも上側に２ビットずれた１ワード（４ビット）分のＳＩＧプレーンデータＤ３０と、下側に２ビットずれた１ワード（４ビット）分のＳＩＧプレーンデータＤ３０とをそれぞれ対応する第１又は第２のＳＲＡＭ１９２Ａ、１９２Ｂから同時に１クロックで読み出し、これをＭＲパス復号化処理部１７６に送出することとなる。
さらにシグナルスイッチャ１９４は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ３５をＭＲパス復号化処理する際に必要となる、当該４画素と同座標にあるＲＥＦプレーン３２上の１ワード（図２４（Ｅ）参照）分のＲＥＦプレーンデータＤ３１と、当該４画素と同座標にあるＤＯＮＥプレーン３３上の１ワード（図２４（Ｄ）参照）分のＤＯＮＥプレーンデータＤ３２とを、第２の実施の形態のシグナルスイッチャ１７４（図３９）と同様にしてＳＲＡＭ１１１Ｂから順次読み出し、これをＭＲパス復号化処理部１７６に送出する。
かくしてビットデモデル部１９３では、この後ＭＲパス復号化処理部１２１において、第２の実施の形態と同様にしてＳＰパス復号化処理が必要に応じて行われ、そのとき得られたコンテクストＣＸが出力スイッチャ１２４を介してコンテクストデータＤ３３として算術復号部１１３（図４３）に送出され、これと併せて得られた復号された処理ビットプレーンデータＤ３５及び復号された正負符号プレーンデータＤ３６がそれぞれビットプレーンバッファ１１６Ａ、１１６Ｂ又は第１若しくは第２の正負符号バッファ１９１Ａ、１９１Ｂの対応する位置に格納される。また必要に応じてＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及び又はＤＯＮＥプレーンデータＤ３２が更新され、さらにこれら更新されたＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２が第１若しくは第２のＳＲＡＭ１９２Ａ、１９２Ｂ又はＳＲＡＭ１１１Ｂにおけるもとのアドレス位置に書き戻される。
これと同様にして、算術復号化部１１３（図４３）は、ストリームバッファ１１０Ａ、１１０Ｂから読み出した符号化データＤ１１のうち、符号化装置４０（図２１）においてＣＵパス符号化処理することにより得られた符号化データＤ１１に対して所定の算術復号化演算処理を施すことにより得られたシンボルデータＤ３４についてはＣＵパス復号化処理部１７７に送出する。
このときシグナルスイッチャ１９４は、制御部１２５の制御のもとに、ビットプレーンバッファ１１６Ａ、１１６Ｂに記憶保持されている先行するＳＰパス復号化処理及びＭＲパス復号化処理（トップビットプレーン２２Ｔに対する復号化処理の場合を除く）により一部が復号された処理ビットプレーンデータＤ３５を、図２４（Ａ）に示す１ストライプカラム２３Ａを構成する４画素分を１ワードとして、ビットプレーン内スキャン順序に従ってビットプレーンバッファ１１６Ａ、１１６Ｂから１ワードずつ順次読み出し、これをＣＵパス復号化処理部１７７に送出する。
またシグナルスイッチャ１９４は、これと同期して、ビットプレーンバッファ１１６Ａ、１１６Ｂから読み出された４画素分の処理ビットプレーンデータＤ３５をＣＵパス復号化処理により復号する際に必要となる、当該４画素とそれぞれ同座標にある正負符号プレーン３０上の４ビット及びその上下の各ビット（合わせて６ビット、図２４（Ｃ）参照）分の復号前又は一部が復号された正負符号プレーンデータＤ３６を第１及び第２の正負符号プレーンバッファ１９１Ａ、１９１Ｂから順次読み出し、これをＣＵパス復号化処理部１７７に送出する。
この際シグナルスイッチャ１９４は、上述のＳＰパス復号化処理部１７５の場合と同様に、かかる処理ビットプレーンバッファ５１Ａ、５１Ｂから読み出された４画素分の処理ビットプレーンデータＤ３５をＣＵパス復号化処理する際に必要となる合計６ビットの正負符号プレーンデータＤ３６に対して、実際には当該４画素とそれぞれ同座標にある正負符号プレーン上の４ビットよりも上側に２ビットずれた１ワード（４ビット）分の正負符号プレーンデータＤ３６と、下側に２ビットずれた１ワード（４ビット）分の正負符号プレーンデータＤ３６とをそれぞれ対応する第１又は第２の正負符号プレーンバッファ１９１Ａ、１９１Ｂから同時に１クロックで読み出し、これをＣＵパス復号化処理部１７７に送出することとなる。
さらにシグナルスイッチャ１９４は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ３５をＣＵパス復号化処理により復号する際に必要となる、当該４画素とそれぞれ同座標にあるＳＩＧプレーン３１上の４ビット及その上下のビット（合わせて６ビット、図２４（Ｂ）参照）のＳＩＧプレーンデータＤ３０を第１及び第２のＳＲＡＭ１９２Ａ、１９２Ｂから順次読み出し、これをＣＵパス復号化処理部１７７に送出する。
この場合においても、シグナルスイッチャ１９４は、かかる処理ビットプレーンバッファ５１Ａ、５１Ｂから読み出された４画素分の処理ビットプレーンデータＤ３５をＣＵパス復号化処理する際に必要となる合計６ビット分のＳＩＧプレーンデータＤ３０に対して、実際には当該４画素とそれぞれ同座標にあるＳＩＧプレーン３０上の４ビットよりも上側に２ビットずれた１ワード（４ビット）分のＳＩＧプレーンデータＤ３０と、下側に２ビットずれた１ワード（４ビット）分のＳＩＧプレーンデータＤ３０とをそれぞれ対応する第１又は第２のＳＲＡＭ１９２Ａ、１９２Ｂから同時に１クロックで読み出し、これをＣＵパス復号化処理部１７７に送出することとなる。
さらにシグナルスイッチャ１９４は、これと同期して、かかる４画素分の処理ビットプレーンデータＤ３５をＣＵパス復号化処理する際に必要となる、当該４画素とそれぞれ同座標にあるＲＥＦプレーン３２上の１ワード（図２４（Ｅ）参照）分のＲＥＦプレーンデータＤ３１と、当該４画素と同座標にあるＤＯＮＥプレーン３３上の１ワード（図２４（Ｄ）参照）分のＤＯＮＥプレーンデータＤ３２とを第２の実施の形態のシグナルスイッチャ１７４（図３９）と同様にしてＳＲＡＭ１１１Ｂから読み出し、これをＣＵパス復号化処理部１７７に送出する。
かくしてビットデモデル部１９３では、この後ＣＵパス復号化処理部１７７において、第２の実施の形態と同様にしてＣＵパス復号化処理又はＳＰパス復号化処理が必要に応じて行われ、そのとき得られたコンテクストＣＸが出力スイッチャ１２４を介してコンテクストデータＤ３３として算術復号部１１３（図４３）に送出され、これと併せて得られた復号された処理ビットプレーンデータＤ３５及び復号された正負符号プレーンデータＤ３６がそれぞれビットプレーンバッファ１１６Ａ、１１６Ｂ又は第１若しくは第２の正負符号バッファ１９１Ａ、１９１Ｂの対応する位置に格納される。また必要に応じてＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及び又はＤＯＮＥプレーンデータＤ３２が更新され、さらにこれら更新されたＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２が第１若しくは第２のＳＲＡＭ１９２Ａ、１９２Ｂ又はＳＲＡＭ１１１Ｂにおけるもとのアドレス位置に書き戻される。
このようにしてこのビットデモデル部１９３においても、正負符号プレーンデータＤ３６を記憶保持するためのメモリとして２つの第１及び第２の正負符号プレーンバッファ１９１Ａ、１９１Ｂを設けると共に、ＳＩＧプレーンデータＤ３０を記憶保持するためのメモリとして２つの第１及び第２のＳＲＡＭ１９２Ａ、１９２Ｂを設けることによって、処理ビットプレーンデータＤ３５の１ストライプカラム２３Ａを処理する際のメモリアクセス回数をより一層と低減させ得るようになされている。
（４−３）第３の実施の形態の動作及び効果
以上の構成において、本実施の形態によるビットモデル部１８３及びビットデモデル部１９３では、正負符号プレーンデータＤ２０、Ｄ３６を正負符号プレーン３０のストライプ２３ごとに第１及び第２の正負符号プレーンバッファ１８１Ａ、１８１Ｂに順次交互に記憶保持すると共に、ＳＩＧプレーンデータＤ２２、Ｄ３０をＳＩＧプレーン３１のストライプ２３ごとに第１及び第２のＳＲＡＭプレーンバッファ１９２Ａ、１９２Ｂに順次交互に記憶保持し、ＣＢＭ処理時には、必要な２ワード分の正負符号プレーンデータＤ２０、Ｄ３０を第１及び第２の正負符号プレーンバッファ１８１Ａ、１８１Ｂのそれぞれから１クロックで同時に読み出すと共に、必要な２ワード分のＳＩＧプレーンデータＤ２２、Ｄ３０を第１及び第２のＳＲＡＭプレーンバッファ１９２Ａ、１９２Ｂのそれぞれから１クロックで同時に読み出す。
従って、１ストライプカラム２３Ａ分の処理ビットプレーンデータＤ２１、Ｄ３５をＣＢＭ処理するに際して、第２の実施の形態のビットモデル部１６３及びビットデモデル部１７３によれば、必要な正負符号プレーンデータＤ２０、Ｄ３０やＳＩＧプレーンデータＤ２２、Ｄ３０を読み出すのに６クロック必要となるのに対し、この第３の実施の形態のビットモデル部１６３及びビットデモデル部１７３によれば、３クロックで足りることとなり、より一層とＣＢＭ処理時におけるメモリアクセス回数を格段的に低減させることができる。
実際上、例えば64×64サイズのビットプレーン２２を処理する際にメモリからＳＩＧプレーンデータＤ２２、Ｄ３０を読み出す回数を計算すると、第２の実施の形態の手法の場合、上述のようにオーバラップ読出し構成のときには6080回、更新部分限定読出し構成のときには2048回のメモリアクセスが必要となるのに対して、本実施の形態の手法によれば、オーバラップ読出し構成のときには3040回、本実施の形態のように更新部分限定読出し構成のときには1024回のメモリアクセスで足りる。
因みに、図４５に示すように、この1024回という数は、ＳＩＧプレーンデータＤ２２、Ｄ３０を１ビット分ずつメモリから読み出す従来手法におけるオーバラップ読出し構成のほぼ１／３５の数である。
よって、かかるＪＰＥＧ２０００規格に準拠した符号化装置４０及び復号化装置１００におけるビットモデル部１８３又はビットデモデル部１９３の構成として上述のような第２の実施の形態の構成を採用することによって、これらビットモデル部１８３又はビットデモデル部１９３におけるＣＢＭ処理のより一層の高速化を図ることができ、またこれに伴ってビットモデル部１８３又はビットデモデル部１９３の低消費電力化を図ることもできる。
以上の構成によれば、第２の実施の形態の構成に加え、正負符号プレーンデータＤ２０、Ｄ３６を正負符号プレーン３０のストライプ２３ごとに第１及び第２の正負符号プレーンバッファ１８１Ａ、１８１Ｂに順次交互に記憶保持すると共に、ＳＩＧプレーンデータＤ２２、Ｄ３０をＳＩＧプレーン３１のストライプ２３ごとに第１及び第２のＳＲＡＭプレーンバッファ１９２Ａ、１９２Ｂに順次交互に記憶保持し、ＣＢＭ処理時には、必要な２ワード分の正負符号プレーンデータＤ２０、Ｄ３０を第１及び第２の正負符号プレーンバッファ１８１Ａ、１８１Ｂのそれぞれから１クロックで同時に読み出すと共に、必要な２ワード分のＳＩＧプレーンデータＤ２２、Ｄ３０を第１及び第２のＳＲＡＭプレーンバッファ１９２Ａ、１９２Ｂのそれぞれから１クロックで同時に読み出すようにしたことにより、第２の実施の形態に比べてより一層とＣＢＭ処理時におけるメモリアクセス回数を格段的に低減させることができ、かくして符号化処理又は復号化処理をより一層と高速化させ得る符号化装置及び復号化装置を実現できる。
（５）他の実施の形態
なお上述の第１〜第３実施の形態においては、本発明をＪＰＥＧ２０００規格に準拠した符号化装置４０（図２１）又は復号化装置１００（図２９）に適用するようにした場合について述べたが、本発明はこれに限らず、要は、画像情報に対する符号化処理の処理状況に応じて順次更新する所定の状態量を表す状態量情報を用いて符号化処理又は復号化処理するこの他種々の符号化装置及び復号化装置に広く適用することができる。
また上述の第１〜第３の実施の形態においては、１ストライプカラム２３Ａを構成する４画素を処理単位として、画像情報としての処理ビットプレーンデータＤ２１に対して当該ストライプカラム２３Ａごとに符号化処理を施す符号化手段としてのビットモデル部５４、１６３、１８３を図２３、図３７又は図４２のように構成するようにした場合について述べたが、本発明はこれに限らず、この他種々の構成を広く適用することができる。
さらに上述の第１〜第３の実施の形態においては、ビットモデル部５４、１６３、１８３がＣＢＭ処理を行うときに用いる状態量情報としての正負符号プレーンデータＤ２０や、ＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４を記憶する記憶手段として、ＳＲＡＭからなる正負符号プレーンバッファ５０、１１５や、ＳＲＡＭ５２Ａ、１１１Ａ、１９２Ａ、１９２Ｂを適用するようにした場合について述べたが、本発明はこれに限らず、ＳＲＡＭ以外のメモリ等を広く適用することができる。
さらに上述の第１〜第３の実施の形態においては、処理ビットプレーンデータＤ２１の１ストライプカラム２３Ａに対応させて、正負符号プレーン３０や、ＳＩＧプレーン３１、ＲＥＦプレーン３２及びＤＯＮＥプレーン３３上の縦方向に並ぶ４ビットを１ワードとして取り扱うようにした場合について述べたが、本発明はこれに限らず、これ（縦方向に並ぶ４ビット）以外を１ワードとして取り扱うようにしても良い。
さらに上述の第１〜第３の実施の形態においては、符号化処理をハードウェア処理により行うようにした場合について述べたが、本発明はこれに限らず、正負符号プレーンデータＤ２０や、ＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及びＤＯＮＥプレーンデータＤ２４を対応する正負符号プレーンバッファ５０、１６１、１８１Ａ、１８１Ｂ又はＳＲＡＭ５２Ａ、５２Ｂ、１６２、１８２Ａ、１８２Ｂに記憶させる第１の処理と、処理ビットプレーンデータＤ２１の１ストライプカラム２３Ａごとに、対応する正負符号プレーンデータＤ２０、ＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及び又はＤＯＮＥプレーンデータＤ２４をワード単位で正負符号プレーンバッファ５０、１６１、１８１Ａ、１８１Ｂ又はＳＲＡＭ５２Ａ、５２Ｂ、１６２、１８２Ａ、１８２Ｂから読み出し、当該読み出した正負符号プレーンデータＤ２０、ＳＩＧプレーンデータＤ２２、ＲＥＦプレーンデータＤ２３及び又はＤＯＮＥプレーンデータＤ２４を用いて符号化処理を行う第２の処理との全てをソフトウェア処理で行うようにしても良い。
さらに上述の実施の形態においては、１ストライプカラム２３Ａを構成する４画素を処理単位として、符号化された画像情報でなる符号化画像情報としての符号化データＤ１１に対して当該ストライプカラム２３Ａごとに復号化処理を施す復号化手段としてのビットデモデル部１１４、１６３、１９３を図３１、図３９又は図４４のように構成するようにした場合について述べたが、本発明はこれに限らず、この他種々の構成を広く適用することができる。
さらに上述の第１〜第３の実施の形態においては、ビットデモデル部１１４、１６３、１９３がＣＢＭ処理を行うときに用いる状態量情報としての正負符号プレーンデータＤ３６や、ＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２を記憶する記憶手段として、ＳＲＡＭからなる正負符号プレーンバッファ１１５、１７１、１９１Ａ、１９１Ｂや、ＳＲＡＭ１１１Ａ、１１１Ｂ、１７２、１９２Ａ、１９２Ｂを適用するようにした場合について述べたが、本発明はこれに限らず、ＳＲＡＭ以外のメモリ等を広く適用することができる。
さらに上述の第１〜第３の実施の形態においては、復号化処理をハードウェア処理により行うようにした場合について述べたが、本発明はこれに限らず、正負符号プレーンデータＤ３５や、ＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２を対応する正負符号プレーンバッファ１１５、１７１、１９１Ａ、１９１Ｂ又はＳＲＡＭ１１１Ａ、１１１Ｂ、１７２、１９２Ａ、１９２Ｂに記憶させる第１の処理と、処理ビットプレーンデータＤ３５の１ストライプカラム２３Ａごとに、対応する正負符号プレーンデータＤ３６、ＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及び又はＤＯＮＥプレーンデータＤ３２をワード単位で正負符号プレーンバッファ１１５、１７１、１９１Ａ、１９１Ｂ又はＳＲＡＭ１１１Ａ、１１１Ｂ、１７２、１９２Ａ、１９２Ｂから読み出し、当該読み出した正負符号プレーンデータＤ３５、ＳＩＧプレーンデータＤ３０、ＲＥＦプレーンデータＤ３１及びＤＯＮＥプレーンデータＤ３２を用いて符号化処理を行う第２の処理との全てをソフトウェア処理で行うようにしても良い。
本発明は、例えばＪＰＥＧ２０００規格に準拠した符号化装置及び復号化装置の他、これに類似する符号化又は復号化のアルゴリズムを有する符号化又は復号化規格に準拠した符号化装置及び復号化装置に適用することができる。
コードブロックとビットプレーンの説明に供する概念図である。 コードブロックサイズの説明に供する概念図である。 コードブロックサイズの説明に供する概念図である。 コードブロック内のビットプレーンの説明に供する概念図である。 ビットプレーン内スキャン順序の説明に供する概念図である。 ビットプレーン内スキャン順序の説明に供する概念図である。 ビットプレーン内スキャン順序の説明に供する概念図である。 ビットプレーン内スキャン順序の説明に供する概念図である。 ビットプレーン内スキャン順序の説明に供する概念図である。 各種状態量記録用プレーンの説明に供する概念図である。 ＳＰパスの説明に供する概念図である。 ＳＰパスの説明に供する概念図である。 ＳＰパスにおけるコンテクストエンコーディングルールの説明に供する概念図である。 ＳＰパスにおける正負符号のコンテクストエンコーディングルールの説明に供する概念図である。 ＭＲパスの説明に供する概念図である。 ＭＲパスにおけるコンテクストエンコーディングルールの説明に供する概念図である。 ＣＵパスの説明に供する概念図である。 uniformのコンテクストエンコーディングルールの説明に供する概念図である。 従来のメモリアクセス手法の説明に供する概念図及び波形図である。 従来のメモリアクセス手法の説明に供する概念図である。 第１の実施の形態によるＪＰＥＧ２０００符号化装置の構成を示すブロック図である。 図２１に示す符号化装置におけるＥＢＣＯＴブロックの構成を示すブロック図である。 図２２に示すＥＢＣＯＴブロックにおけるビットモデル部の構成を示すブロック図である。 本実施の形態によるビットプレーンアクセスの説明に供する概念図である。 第１の実施の形態によるメモリアクセス手法の説明に供する概念図である。 符号化装置におけるＳＰパス符号化処理部の概略構成を示すブロック図である。 符号化装置におけるＭＲパス符号化処理部の概略構成を示すブロック図である。 符号化装置におけるＣＵパス符号化処理部の概略構成を示すブロック図である。 第１の実施の形態によるＪＰＥＧ２０００復号化装置の構成を示すブロック図である。 図２９に示す復号化装置におけるＥＢＣＯＴブロックの構成を示すブロック図である。 図３０に示すＥＢＣＯＴブロックにおけるビットデモデル部の構成を示すブロック図である。 復号化装置におけるＳＰパス復号化処理部の概略構成を示すブロック図である。 復号化装置におけるＭＲパス復号化処理部の概略構成を示すブロック図である。 復号化装置におけるＣＵパス復号化処理部の概略構成を示すブロック図である。 第２の実施の形態による符号化装置のＥＢＣＯＴブロックの構成を示すブロック図である。 第２の実施の形態によるメモリアクセス手法の説明に供する概念図である。 図３５に示すＥＢＣＯＴブロックにおけるビットモデル部の構成を示すブロック図である。 第２の実施の形態による復号化装置のＥＢＣＯＴブロックの構成を示すブロック図である。 図３８に示すＥＢＣＯＴブロックにおけるビットデモデル部の構成を示すブロック図である。 第３の実施の形態による符号化装置のＥＢＣＯＴブロックの構成を示すブロック図である。 正負符号プレーンデータ又はＳＩＧプレーンデータの分配の説明に供する概念図である。 図４０に示すＥＢＣＯＴブロックにおけるビットモデル部の構成を示すブロック図である。 第３の実施の形態による復号化装置のＥＢＣＯＴブロックの構成を示すブロック図である。 図４３に示すＥＢＣＯＴブロックにおけるビットデモデル部の構成を示すブロック図である。 従来手法と、第１〜第３の実施の形態による手法とのメモリアクセス回数の比較の説明に供する図表である。 従来のＪＰＥＧ２０００符号化装置の構成を示すブロック図である。 ウェーブレット変換の説明に供する概念図である。 従来のＪＰＥＧ２０００復号化装置の構成を示すブロック図である。
符号の説明
２２……ビットプレーン、２３……ストライプ、２３Ａ……ストライプカラム、３０……正負符号プレーン、３１……ＳＩＧプレーン、３２……ＲＥＦプレーン、３３……ＤＯＮＥプレーン、４０……符号化装置、４２、１０１、１６０、１７０、１８０、１９０……ＥＢＣＯＴブロック、５０、１７１、１９１Ａ、１９１Ｂ……正負符号プレーンバッファ、５２Ａ、５２Ｂ、１１１Ａ、１１１Ｂ、１９２Ａ、１９２Ｂ……ＳＲＡＭ、５４、１６３、１８３……ビットモデル部、６１、１６５……ＳＰパス符号化処理部、６２、１６６……ＭＲパス符号化処理部、６３、１６７……ＣＵパス符号化処理部、６５、７６、８６、９６、１２５……制御部、１００……復号化装置、１１４、１７３、１９３……ビットデモデル部、１２１、１７５……ＳＰパス復号化処理部、１２２、１７６……ＭＲパス復号化処理部、１２３、１７７……ＣＵパス復号化処理部、Ｄ４……コードブロックデータ、Ｄ１１……符号化データ、Ｄ２０、Ｄ３６……正負符号プレーンデータ、Ｄ２１、Ｄ３５……処理ビットプレーンデータ、Ｄ２２、Ｄ３０……ＳＩＧプレーンデータ、Ｄ２３、Ｄ３１……ＲＥＦプレーンデータ、Ｄ２４、Ｄ３２……ＤＯＮＥプレーンデータ、Ｄ２６、Ｄ３４、Ｄ４０……シンボルデータ、Ｄ２７、Ｄ３３、Ｄ４１……コンテクストデータ。

Claims (15)

  1. コードブロックデータから形成されたビットプレーンのうち、上位の桁の上記ビットプレーンから順に当該ビットプレーン上のビットを所定数でなるストライプに区切り、一のストライプに属する上記ビットを読み出した後に次のストライプに属する上記ビットを読み出すことにより処理対象となる処理ビットを所定の順序で読み出す第１の読出部と、
    上記処理ビットの存在する処理ビットプレーンよりも上位となる上位プレーンにおいて１である上記ビットが存在する場合が有意であり、１である上記ビットが存在しない場合を有意でないとし当該上位プレーンにおける各ビットの有意性をＳＩＧビットからなるＳＩＧプレーンとして記憶する際、上記ストライプごとの上記処理ビットから少なくとも１ビットずらした単位ごとに上記所定数の上記ＳＩＧビットを記憶する第１のメモリと、
    上記第１のメモリから上記単位ごとに供給される上記ＳＩＧビットのうち、上記ストライプごとの上記処理ビットに対応するＳＩＧビット、及び当該対応するＳＩＧビットの上下に存在するＳＩＧビットを保持する第1のレジスタと、
    上記ＳＩＧプレーンにおいて、上記処理ビットに対応するＳＩＧビットが有意でなく、上記処理ビットに対応するＳＩＧビットの周囲近傍に存在するＳＩＧ近傍ビットが有意である場合には、上記ＳＩＧプレーンを参照して当該処理ビットをモデル化する第１の処理を実行すると共に、当該処理ビットの値を上記ＳＩＧプレーンに反映させる第１の処理部と
    を有する画像処理装置。
  2. 上記第１のメモリは、
    上記ストライプごとの上記処理ビットから上記所定数の半分だけずらした単位ごとに上記所定数の上記ＳＩＧビットを記憶する
    請求項１に記載の画像処理装置。
  3. 上記所定数は、
    ４である
    請求項２に記載の画像処理装置。
  4. 上記第１のメモリは、
    ２つの記憶領域を有し、当該２つの記憶領域に対し上記単位ごとでなる上記ＳＩＧビットを交互に記憶する
    請求項１に記載の画像処理装置。
  5. 上記第１のレジスタは、
    上記ストライプごとの上記処理ビットに対応する上記ＳＩＧビット及び当該対応するＳＩＧビットの上下に存在するＳＩＧビットを少なくとも３組保持するシフトレジスタでなる
    請求項１に記載の画像処理装置。
  6. 上記コードブロックにおける最上位となる正負符号プレーン上の符号ビットを所定数でなるストライプに区切り、一のストライプに属する上記ビットを読み出した後に次のストライプに属する上記ビットを読み出すことにより処理対象となる処理符号ビットを所定の順序で読み出す第２の読出部と、
    上記ストライプごとの上記処理ビットから少なくとも１ビットずらした上記所定数の上記符号ビットを単位として上記正負符号プレーンを記憶する第２のメモリと、
    上記第２のメモリから上記単位ごとに供給される上記符号ビットのうち、上記ストライプごとの上記処理ビットに対応する符号ビット、及び当該対応する符号ビットの近傍に存在する符号ビットを保持する第２のレジスタと、
    上記処理ビットに対応する符号ビット及び上記処理ビットに対応する上記ＳＩＧ近傍ビットを参照して上記処理ビットをモデル化する第２の処理を実行する第２の処理部と
    を有する請求項１に記載の画像処理装置。
  7. 上記第２のレジスタは、
    上記ストライプごとの上記処理ビットに対応する上記符号ビット及び当該対応する符号ビットの上下に存在する符号ビットを少なくとも３組保持するシフトレジスタでなる
    請求項６に記載の画像処理装置。
  8. 対応する上記処理ビットが上記ＳＩＧプレーンにおいて有意とされた直後であることを表すＲＥＦビットからなるＲＥＦプレーンを、上記処理ビットにおけるストライプに対応する所定数のＲＥＦビットを単位として記憶する第３のメモリと、
    上記ストライプごとの上記処理ビットに対応するＲＥＦビットを保持する第３のレジスタと、
    上記処理ビットが上記ＳＩＧプレーンにおいて有意とされた直後である場合には、上記ＳＩＧプレーンを参照して当該処理ビットをモデル化する第３の処理を実行する第３の処理部と、
    対応する処理ビットが上記第１及び第３の処理部によって既にモデル化されたことを表すＤＯＮＥビットからなるＤＯＮＥプレーンを、上記処理ビットにおけるストライプに対応する所定数のＤＯＮＥビットを単位として記憶する第４のメモリと、
    上記ストライプごとの上記処理ビットに対応するＤＯＮＥビットを保持する第４のレジスタと、
    上記処理ビットが上記第１及び第３の処理部によって未だモデル化されていない場合には、上記ＳＩＧプレーンを参照して当該処理ビットをモデル化する第４の処理を実行する第４の処理部と
    を有し、
    上記第１、第３及び第４のレジスタは、
    並列に設けられている
    請求項１に記載の画像処理装置。
  9. 第３及び第４のレジスタは、
    上記ストライプごと又は上記所定の単位ごとを１組とする上記ＲＥＦビット及びＤＯＮＥビットを、少なくとも３組以上保持するシフトレジスタでなる
    請求項８に記載の画像処理装置。
  10. 上記第１の処理部は、
    上記処理ビットをモデル化するか否かを上記ストライプごとに判別する
    請求項１に記載の画像処理装置。
  11. コードブロックデータから形成されたビットプレーンのうち、上位の桁の上記ビットプレーンから順に当該ビットプレーン上のビットを所定数でなるストライプに区切り、一のストライプに属する上記ビットを読み出した後に次のストライプに属する上記ビットを読み出すことにより処理対象となる処理ビットを所定の順序で読み出す第１の読出ステップと、
    上記処理ビットの存在する処理ビットプレーンよりも上位となる上位プレーンにおいて１である上記ビットが存在する場合が有意であり、１である上記ビットが存在しない場合を有意でないとし当該上位プレーンにおける各ビットの有意性をＳＩＧビットからなるＳＩＧプレーンとして記憶する際、上記ストライプごとの上記処理ビットから少なくとも１ビットずらした単位ごとに上記所定数の上記ＳＩＧビットを記憶する記憶ステップと、
    上記第１のメモリから上記単位ごとに供給される上記ＳＩＧビットのうち、上記ストライプごとの上記処理ビットに対応するＳＩＧビット、及び当該対応するＳＩＧビットの上下に存在するＳＩＧビットを保持する保持ステップと、
    上記ＳＩＧプレーンにおいて、上記処理ビットに対応するＳＩＧビットが有意でなく、上記処理ビットに対応するＳＩＧビットの周囲近傍に存在するＳＩＧ近傍ビットが有意である場合には、上記ＳＩＧプレーンを参照して当該処理ビットをモデル化する第１の処理を実行すると共に、当該処理ビットの値を上記ＳＩＧプレーンに反映させる第１の処理ステップと
    画像処理方法。
  12. コンピュータに対し、
    コードブロックデータから形成されたビットプレーンのうち、上位の桁の上記ビットプレーンから順に当該ビットプレーン上のビットを所定数でなるストライプに区切り、一のストライプに属する上記ビットを読み出した後に次のストライプに属する上記ビットを読み出すことにより処理対象となる処理ビットを所定の順序で読み出す第１の読出ステップと、
    上記処理ビットの存在する処理ビットプレーンよりも上位となる上位プレーンにおいて１である上記ビットが存在する場合が有意であり、１である上記ビットが存在しない場合を有意でないとし当該上位プレーンにおける各ビットの有意性をＳＩＧビットからなるＳＩＧプレーンとして表し、当該ＳＩＧプレーンを上記所定数の上記ＳＩＧビットを単位として記憶する際、上記ストライプごとの上記処理ビットから少なくとも１ビットずらした単位ごとに上記所定数の上記ＳＩＧビットを記憶する記憶ステップと、
    上記第１のメモリから上記単位ごとに供給される上記ＳＩＧビットのうち、上記ストライプごとの上記処理ビットに対応するＳＩＧビット、及び当該対応するＳＩＧビットの上下に存在するＳＩＧビットを保持する保持ステップと、
    上記ＳＩＧプレーンにおいて、上記処理ビットに対応するＳＩＧビットが有意でなく、上記処理ビットに対応するＳＩＧビットの周囲近傍に存在するＳＩＧ近傍ビットが有意である場合には、上記ＳＩＧプレーンを参照して当該処理ビットをモデル化する第１の処理を実行すると共に、当該処理ビットの値を上記ＳＩＧプレーンに反映させる第１の処理ステップと
    を実行させる画像処理プログラム。
  13. 所定の画素数でなる画像データにおける各画素を所定の桁数のビットで表すことにより形成されたコードブロックデータから桁ごとに平面化されてなるビットプレーンを生成するために、ビットとして供給されるシンボルデータのうち処理対象となる処理ビットを所定数ごとに読み出す第１の読出部と、
    上記処理ビットの存在する処理ビットプレーンよりも上位となる上位プレーンにおいて１である上記ビットが存在する場合が有意であり、１である上記ビットが存在しない場合を有意でないとし当該上位プレーンにおける各ビットの有意性をＳＩＧビットからなるＳＩＧプレーンとして記憶する際、上記ストライプごとの上記処理ビットから少なくとも１ビットずらした単位ごとに上記所定数の上記ＳＩＧビットを記憶する第１のメモリと、
    上記第１のメモリから上記単位ごとに供給される上記ＳＩＧビットのうち、上記ビットプレーン上の上記ビットが上記所定数ごとに区切られてなるストライプごとの上記処理ビットに対応するＳＩＧビット、及び当該対応するＳＩＧビットの上下に存在するＳＩＧビットを保持する第1のレジスタと、
    上記ＳＩＧプレーンにおいて、上記処理ビットに対応するＳＩＧビットが有意でなく、上記処理ビットに対応するＳＩＧビットの周囲近傍に存在するＳＩＧ近傍ビットが有意である場合には、上記ＳＩＧプレーンを参照して当該処理ビットをモデル化する第１の処理を実行すると共に、当該処理ビットの値を上記ＳＩＧプレーンに反映させる第１の処理部と
    を有する画像処理装置。
  14. 所定の画素数でなる画像データにおける各画素を所定の桁数のビットで表すことにより形成されたコードブロックデータから桁ごとに平面化されてなるビットプレーンを生成するために、ビットとして供給されるシンボルデータのうち処理対象となる処理ビットを所定数ごとに読み出す第１の読出ステップと、
    上記処理ビットの存在する処理ビットプレーンよりも上位となる上位プレーンにおいて１である上記ビットが存在する場合が有意であり、１である上記ビットが存在しない場合を有意でないとし当該上位プレーンにおける各ビットの有意性をＳＩＧビットからなるＳＩＧプレーンとして記憶する際、上記ストライプごとの上記処理ビットから少なくとも１ビットずらした単位ごとに上記所定数の上記ＳＩＧビットを記憶する記憶ステップと、
    上記第１のメモリから上記単位ごとに供給される上記ＳＩＧビットのうち、上記ビットプレーン上の上記ビットが上記所定数ごとに区切られてなるストライプごとの上記処理ビットに対応するＳＩＧビット、及び当該対応するＳＩＧビットの上下に存在するＳＩＧビットを保持する保持ステップと、
    上記ＳＩＧプレーンにおいて、上記処理ビットに対応するＳＩＧビットが有意でなく、上記処理ビットに対応するＳＩＧビットの周囲近傍に存在するＳＩＧ近傍ビットが有意である場合には、上記ＳＩＧプレーンを参照して当該処理ビットをモデル化する第１の処理を実行すると共に、当該処理ビットの値を上記ＳＩＧプレーンに反映させる第１の処理ステップと
    を有する画像処理方法。
  15. コンピュータに対し、
    所定の画素数でなる画像データにおける各画素を所定の桁数のビットで表すことにより形成されたコードブロックデータから桁ごとに平面化されてなるビットプレーンを生成するために、ビットとして供給されるシンボルデータのうち処理対象となる処理ビットを所定数ごとに読み出す第１の読出ステップと、
    上記処理ビットの存在する処理ビットプレーンよりも上位となる上位プレーンにおいて１である上記ビットが存在する場合が有意であり、１である上記ビットが存在しない場合を有意でないとし当該上位プレーンにおける各ビットの有意性をＳＩＧビットからなるＳＩＧプレーンとして表し、当該ＳＩＧプレーンを上記所定数の上記ＳＩＧビットを単位として記憶する際、上記ストライプごとの上記処理ビットから少なくとも１ビットずらした単位ごとに上記所定数の上記ＳＩＧビットを記憶する記憶ステップと、
    上記第１のメモリから上記単位ごとに供給される上記ＳＩＧビットのうち、上記ビットプレーン上の上記ビットが上記所定数ごとに区切られてなるストライプごとの上記処理ビットに対応するＳＩＧビット、及び当該対応するＳＩＧビットの上下に存在するＳＩＧビットを保持する保持ステップと、
    上記ＳＩＧプレーンにおいて、上記処理ビットに対応するＳＩＧビットが有意でなく、上記処理ビットに対応するＳＩＧビットの周囲近傍に存在するＳＩＧ近傍ビットが有意である場合には、上記ＳＩＧプレーンを参照して当該処理ビットをモデル化する第１の処理を実行すると共に、当該処理ビットの値を上記ＳＩＧプレーンに反映させる第１の処理ステップと
    を実行させる画像処理プログラム。
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