JP4739619B2 - Semiconductor nonvolatile memory device - Google Patents
Semiconductor nonvolatile memory device Download PDFInfo
- Publication number
- JP4739619B2 JP4739619B2 JP2001295252A JP2001295252A JP4739619B2 JP 4739619 B2 JP4739619 B2 JP 4739619B2 JP 2001295252 A JP2001295252 A JP 2001295252A JP 2001295252 A JP2001295252 A JP 2001295252A JP 4739619 B2 JP4739619 B2 JP 4739619B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- terminal
- switch circuit
- voltage switch
- high voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Read Only Memory (AREA)
Description
【0001】
【発明の属する技術分野】
この発明は電気的に書き込み消去する半導体不揮発性記憶素子で構成される半導体不揮発性記憶装置、更に詳しくは半導体不揮発性記憶装置を構成する半導体不揮発性記憶素子を書き込み消去するさいに使用する高電圧を制御する高電圧スイッチ回路に特徴があり、特に高速に半導体不揮発性記憶素子を書き込み消去を行なうシステムに適した半導体不揮発性記憶装置に関するものである。
【0002】
【従来の技術】
従来の電気的に書き込み消去する半導体不揮発性記憶装置では、半導体不揮発性記憶装置を構成する半導体不揮発性記憶素子の書き込み消去には電源電圧以上の高電圧を半導体不揮発性記憶素子の必要な端子、例えばソース端子とバルク端子に印加する必要がある。したがって半導体不揮発性記憶素子の各端子には高電圧と基準電圧を切り替える高電圧スイッチ回路が必要である。
【0003】
図6は従来の半導体不揮発性記憶装置にて、半導体不揮発性記憶素子を書き込み消去するさいに高電圧を制御する高電圧スイッチ回路の構成と動作を説明するための回路図であり、図7は従来の高電圧スイッチ回路と半導体不揮発性記憶素子を示す回路図であり、図8は従来の半導体不揮発性記憶装置にて、半導体不揮発性記憶素子を書き込みするさいの高電圧スイッチ回路と半導体不揮発性記憶素子の各端子における電位と時間の関係を説明する波形図であり、図9は従来の半導体不揮発性記憶装置にて、半導体不揮発性記憶素子を消去するさいの各端子の電位と時間の関係を説明するタイミング波形図である。
まず図6を用いて従来の半導体不揮発性記憶装置にて半導体不揮発性記憶素子を書き込み消去するさいに高電圧を制御する高電圧スイッチ回路の構成と動作を説明する。
【0004】
図6は説明を容易にするために一つの高電圧スイッチ回路63と一つの半導体不揮発性記憶素子32のゲート端子について図示している。
図6に示す高電圧スイッチ回路63の出力端子31は、半導体不揮発性記憶素子33のゲート端子に接続している。また高電圧スイッチ回路63には、基準電位の0V(以下VDD電位と記載する)を印加するVDD端子35と、半導体不揮発性記憶装置の電源電位(以下VSS電位と記載する)で例えば−1.55Vを印加するVSS端子37と、VSS電位もしくは負の高電位(以下VPP電位と記載する)で例えば−9Vが印加される端子(以下VM端子39と記載する)が接続される。
【0005】
まず高電圧スイッチ回路63の回路構成について説明する。高電圧スイッチ回路63の入力端子13は第1のPチャネルトランジスタ65の一端に接続し、この第1のPチャネルトランジスタ65の他端は、第2のPチャネルトランジスタ67のゲート端子と第1のNチャネルトランジスタ69のゲート端子と第2のNチャネルトランジスタ71のドレインに接続する。第2のPチャネルトランジスタ67と第1のNチャネルトランジスタ69でインバータ68を構成している。
【0006】
そして第1のPチャネルトランジスタ65のゲート端子はVSS端子37に接続しバルク端子はVDD端子35に接続している。
また第2のPチャネルトランジスタ67のソース端子とバルク端子はVDD端子35に接続し、第1のNチャネルトランジスタ69のソース端子とバルク端子と第2のNチャネルトランジスタ71のソース端子とバルク端子はVM端子39に接続する。
【0007】
さらに第2のPチャネルトランジスタ67のドレイン端子と第1のNチャネルトランジスタ69のドレイン端子と第2のNチャネルトランジスタ71のゲート端子とが接続され、この端子は高電圧スイッチ回路63の出力端子31として半導体不揮発性記憶素子31のゲート端子に接続している。
【0008】
つぎに上述のように構成された高電圧スイッチ回路63の動作について説明する。
第2のPチャネルトランジスタ67と第1のNチャネルトランジスタ69はインバータ68として動作し、第1のPチャネルトランジスタ65はVM端子39から印加されたVPP電圧が入力端子13に戻らないように動作し、第2のNチャネルトランジスタ71は上述のインバータ68の出力電位によりVM端子39の電位をインバータ68の入力にフィードバックするように動作する。
【0009】
まずVM端子39にはVSS電位が印加されている。そして高電圧スイッチ回路63の入力端子13にLレベルであるVSS電位を印加すると、第1のPチャネルトランジスタ65を介して第2のPチャネルトランジスタ67と第1のNチャネルトランジスタ69で構成されるインバータ68の入力である第2のPチャネルトランジスタ67のゲート端子と第1のNチャネルトランジスタのゲート端子(以下ノードPと称する)にLレベルが印加され、出力端子31にはHレベルのVDD電位が出力される。
【0010】
そして第2のNチャネルトランジスタ71のゲート端子にもHレベルのVDD電位が印加されるので、第2のNチャネルトランジスタ71を介してVM端子39からのVSS電位がノードPにフィードバックされて、高電圧スイッチ回路63の出力端子31はVDD電位に安定する。
【0011】
この状態にてVM端子39に印加されているVSS電位を高電圧であるVPP電位にすると、第2のNチャネルトランジスタ71を介してVM端子39からのVPP電位がノードPにフィードバックされ、ノードPの電位はVM端子39の電位変化に追従してVSS電位からVPP電位へと変化するが、インバータ68の論理は変化しないので、高電圧スイッチ回路63の出力端子31はVDD電位のまま変化しない。
【0012】
さらにこの状態よりVM端子39に印加されている高電圧であるVPP電位をVSS電位に戻すと、第2のNチャネルトランジスタ71を介してVM端子39からのVSS電位がノードPにフィードバックされ、ノードPの電位はVM端子39の電位変化に追従してVPP電位からVSS電位へと変化するが、インバータ68の論理は変化しないので、高電圧スイッチ回路63の出力端子31はVDD電位のまま変化しない。
【0013】
次にVM端子39にはVSS電位が印加されている状態で入力端子13にHレベルであるVDD電位を印加すると、第1のPチャネルトランジスタ65を介してノードPにはHレベルが印加され、出力端子31にはLレベルのVSS電位が出力される。
【0014】
そして第2のNチャネルトランジスタ71のゲート端子にもLレベルのVSS電位が印加されるので、第2のNチャネルトランジスタ71はオフし、高電圧スイッチ回路63の出力端子31はVSS電位に安定する。
【0015】
この状態でVM端子39に印加されているVSS電位を高電圧であるVPP電位へとゆっくりと変化させると、第1のNチャネルトランジスタ69を介して出力端子31はVM端子39の電位変化に追従してVSS電位からVPP電位へと変化し、第2のNチャネルトランジスタ71のゲート端子にもVPP電位が印加されるので、第2のNチャネルトランジスタ71はオフ状態のまま変化せず、高電圧スイッチ回路63の出力端子31はVPP電位に安定する。
【0016】
さらにこの状態からVM端子39に印加されている高電圧であるVPP電位をVSS電位へと戻すと、第1のNチャネルトランジスタ69を介して出力端子31はVM端子39の電位変化に追従してVPP電位からVSS電位へと変化し、第2のNチャネルトランジスタ71のゲート端子にもVSS電位が印加されるので、第2のNチャネルトランジスタ71はオフ状態のまま変化せず、高電圧スイッチ回路63の出力端子31はVSS電位に安定する。
【0017】
上述の回路構成と動作により、高電圧スイッチ回路63の入力端子13に印加したHレベルのVDD電位もしくはLレベルのVSS電位により、半導体不揮発性記憶素子33のゲート端子にVDD電位もしくはVPP電位を印加することができ、半導体不揮発性記憶素子33を書き込み消去することができる。
【0018】
次にこの従来の半導体不揮発性記憶装置の高電圧スイッチ回路63を使用して半導体不揮発性記憶素子33を書き込む場合のタイミングについて、図7と図8を用いて説明する。
【0019】
図7は半導体不揮発性記憶装置を示す回路図である。1つの半導体不揮発性記憶素子33と、該半導体不揮発性記憶素子33のゲート端子と、ソース端子と、バルク端子にはそれぞれ図6にて説明した高電圧スイッチ回路63と同じ構成の第1の高電圧スイッチ回路63aと、第2の高電圧スイッチ回路63bと、第3の高電圧スイッチ回路63cが接続している。
そしてそれぞれの高電圧スイッチ回路63a、63b、63cのVDD端子35、VSS端子37、VM端子39はそれぞれ共通に接続している。図7ではVDD端子35と、VSS端子37は図示を省略している。
【0020】
半導体不揮発性記憶素子33を書き込むには、半導体不揮発性記憶素子33のドレイン端子をオープンにして、ゲート端子はVDD電位、ソース端子とバルク端子はVPP電位にする必要がある。
【0021】
図8に示す波形図における波形79は図7に示す第1の高電圧スイッチ回路63aの入力端子波形79に対応し、図8に示す波形図における波形81は図7に示す第2の高電圧スイッチ回路63bの入力端子波形81に対応し、図8に示す波形図における波形83は図7に示す第3の高電圧スイッチ回路63cの入力端子波形83に対応し、図8に示す波形図における波形39は図7に示すVM端子波形39に対応し、図8に示す波形図における波形73は図7に示す第1の高電圧スイッチ回路63aの出力端子波形73で半導体不揮発性記憶素子33のゲート端子に印加される波形に対応し、図8に示す波形図における波形75は図7に示す第2の高電圧スイッチ回路63bの出力端子波形75で半導体不揮発性記憶素子33のソース端子に印加される波形に対応し、図8に示す波形図における波形77は図7に示す第3の高電圧スイッチ回路63cの出力端子波形77で半導体不揮発性記憶素子33のバルク端子に印加される波形に対応している。
【0022】
書き込み動作の最初の状態ではVM端子39はVSS電位となっており、第1の高電圧スイッチ回路63aの入力端子79はVDD電位、第2の高電圧スイッチ回路63bの入力端子81はVDD電位、第3の高電圧スイッチ回路63cの入力端子83はVDD電位とし、半導体不揮発性記憶素子33のゲート端子に接続する第1の高電圧スイッチ回路63aの出力端子73はVSS電位、半導体不揮発性記憶素子33のソース端子に接続する第2の高電圧スイッチ回路63bの出力端子75はVSS電位、半導体不揮発性記憶素子33のバルク端子に接続する第3の高電圧スイッチ回路63cの出力端子77はVSS電位となっている。
【0023】
まず第1の高電圧スイッチ回路63aの入力端子79をVDD電位からVSS電位にし、第2の高電圧スイッチ回路63bの入力端子81と第3の高電圧スイッチ回路63cの入力端子83はVDD電位のままとすると、第1の高電圧スイッチ回路63aの出力端子73はVSS電位からVDD電位となり、第2の高電圧スイッチ回路63bの出力端子75と第3の高電圧スイッチ回路63cの出力端子77はVSS電位を維持する。
【0024】
次にVM端子39の電位をVSS電位からVPP電位にすると第1の高電圧スイッチ回路63aの出力端子73はVDD電位を維持し、第2の高電圧スイッチ回路63bの出力端子75と第3の高電圧スイッチ回路63cの出力端子77はVSS電位からVPP電位となり半導体不揮発性記憶素子33は書き込み状態となる。
【0025】
そして半導体不揮発性記憶素子33の書き込みが終了した後、VM端子39の電位をVPP電位からVSS電位にもどすと、第1の高電圧スイッチ回路63aの出力端子73はVDD電位を維持し、第2の高電圧スイッチ回路63bの出力端子75と第3の高電圧スイッチ回路63cの出力端子77はVPP電位からVSS電位となる。
【0026】
そして最後に第1の高電圧スイッチ回路63aの入力端子79をVSS電位からVDD電位にし、第2の高電圧スイッチ回路63bの入力端子81と第3の高電圧スイッチ回路63cの入力端子83はVDD電位のままとすると、第1の高電圧スイッチ回路63aの出力端子73はVDD電位からVSS電位となり、第2の高電圧スイッチ回路63bの出力端子75と第3の高電圧スイッチ回路63cの出力端子77はVSS電位を維持する。
従来の高電圧スイッチ回路63を用いた半導体不揮発性記憶素子33の書き込みは上記のタイミングにて行う。
【0027】
次に図7と図9をもちいて半導体不揮発性記憶素子33の消去動作について説明する。半導体不揮発性記憶素子33を消去するには、半導体不揮発性記憶素子33のドレイン端子をオープンにして、ゲート端子はVPP電位、ソース端子とバルク端子はVDD電位にする必要がある。
【0028】
図9に示す波形図における波形79は図7に示す第1の高電圧スイッチ回路63aの入力端子波形79に対応し、図9に示す波形図における波形81は図7に示す第2高電圧スイッチ回路63bの入力端子波形81に対応し、図9に示す波形図における波形83は図7に示す第3の高電圧スイッチ回路63cの入力端子波形83に対応し、図9に示す波形図における波形39は図7に示すVM端子波形39に対応し、図9に示す波形図における波形73は図7に示す第1の高電圧スイッチ回路63aの出力端子波形73で半導体不揮発性記憶素子33のゲート端子に印加される波形に対応し、図9に示す波形図における波形75は図7に示す第2の高電圧スイッチ回路63bの出力端子波形75で半導体不揮発性記憶素子33のソース端子に印加される波形に対応し、図9に示す波形図における波形77は図7に示す第3の高電圧スイッチ回路63cの出力端子波形77で半導体不揮発性記憶素子33のバルク端子に印加される波形に対応している。
【0029】
消去動作の最初の状態ではVM端子39はVSS電位となっており、第1の高電圧スイッチ回路63aの入力端子79はVDD電位、第2の高電圧スイッチ回路63bの入力端子81はVDD電位、第3の高電圧スイッチ回路63cの入力端子83はVDD電位とし、第1の高電圧スイッチ回路63aの出力端子73はVSS電位、第2の高電圧スイッチ回路63bの出力端子75はVSS電位、第3の高電圧スイッチ回路63cの出力端子77はVSS電位となっている。
【0030】
まずはじめに第1の高電圧スイッチ回路63aの入力端子79はVDD電位のままとし、第2の高電圧スイッチ回路63bの入力端子81と第3の高電圧スイッチ回路63cの入力端子83はVDD電位からVSS電位にすると、第1の高電圧スイッチ回路63aの出力端子73はVSS電位のままとなり、第2の高電圧スイッチ回路63bの出力端子75と第3の高電圧スイッチ回路63cの出力端子77はVSS電位からVDD電位となる。
【0031】
次にVM端子39の電位をVSS電位からVPP電位にすると、第1の高電圧スイッチ回路63aの出力端子73はVSS電位からVPP電位となり、第2の高電圧スイッチ回路63bの出力端子75と第3の高電圧スイッチ回路63cの出力端子77はVDD電位を維持し半導体不揮発性記憶素子33は消去状態となる。
【0032】
そして半導体不揮発性記憶素子33の消去が終了した後、VM端子39の電位をVPP電位からVSS電位にもどすと第1の高電圧スイッチ回路63aの出力端子73はVPP電位からVSS電位となり、第2の高電圧スイッチ回路63bの出力端子75と第3の高電圧スイッチ回路63cの出力端子77はVDD電位を維持する。
【0033】
そして最後に第1の高電圧スイッチ回路63aの入力端子79はVDD電位のままにし、第2の高電圧スイッチ回路63bの入力端子81と第3の高電圧スイッチ回路63cの入力端子83をVSS電位からVDD電位にすると、第1の高電圧スイッチ回路63aの出力端子73はVSS電位のままとなり、第2の高電圧スイッチ回路63bの出力端子75と第3の高電圧スイッチ回路63cの出力端子77はVDD電位からVSS電位となる。
従来の高電圧スイッチ回路63を用いた半導体不揮発性記憶素子33の消去は上記のタイミングにて行う。
【0034】
【発明が解決しようとする課題】
従来技術の半導体不揮発性記憶装置にて、半導体不揮発性記憶素子33を書き込み消去するさいに使用する高電圧のVPP電位は、上述した高電圧スイッチ回路63の入力端子13の電位を固定しておいてVM端子39の電位をVSS電位からVPP電位にすることで、高電圧スイッチ回路63の出力端子31電位をVPP電位またはVDD電位に制御していた。
【0035】
この従来の高電圧スイッチ回路63では、高電圧スイッチ回路63の入力端子13の電位がVDD電位の場合に、VM端子39のVSS電位レベルを急速にVPP電位レベルにすると、高電圧スイッチ回路63の出力端子31の電位は第1のNチャネルトランジスタ69を介してVSS電位レベルからVPP電位レベルとなる。
【0036】
このため第2のNチャネルトランジスタ71はゲート端子がVSS電位レベルからVPP電位レベルになる前にソース電位が先にVSS電位レベルからVPP電位レベルとなり、第2のNチャネルトランジスタ71はオフの状態からオンしてしまう。そしてノードPの電位がVDD電位からVPP電位に変化して、第2のPチャネルトランジスタ67がオンして高電圧スイッチ回路63の出力端子31の電位がVPP電位レベルとはならず、VDD電位となってしまう誤動作をおこす。
この不具合が発生するため、VM端子39に印加するVPP電位はVSS電位からゆっくりとVPP電位に変化させる必要があった。
【0037】
またVM端子39にVPP電位を印加しておいて、高電圧スイッチ回路63の入力端子13に印加する信号レベルにて高電圧スイッチ回路63の出力端子31の出力電位を制御する駆動方法も考えられるが、以下に説明する不具合が発生する。
VM端子39にVPP電位を印加しておき、高電圧スイッチ回路63の入力端子13に印加する信号レベルがVDD電位の場合には、出力端子31の電位はVPP電位となる。
【0038】
しかし入力端子13に印加する信号レベルがVDD電位からVSS電位に変化しても第2のNチャネルトランジスタ71をオフにすることができないので、高電圧スイッチ回路63の出力端子31の電位はVDD電位に変化せず、VPP電位を維持したままとなる。
このためVM端子39にVPP電位を印加しておいて、高電圧スイッチ回路63の入力端子13の入力電位レベルをVDD電位またはVSS電位にすることにより、高電圧スイッチ回路63の出力端子31の電位レベルを制御する駆動方法は行うことができない。
【0039】
つまり従来の半導体不揮発性記憶装置にて、半導体不揮発性記憶素子33を書き込み消去するさいに使用する高電圧スイッチ回路63の出力電位は、VM端子39の電位レベルをVSS電位からVPP電位にするさいに、ある程度の立ち下がり時間が必要となり、短時間で書き込み消去を行なう必要があっても高速にVPP電圧の制御を行うことができなかった。
つまり高速に書き込み消去ができる半導体不揮発性記憶素子があっても短い時間でのVPP電圧制御を行うことができず、高速書き込み消去の半導体不揮発性装置を実現することはできなかった。
【0040】
[発明の目的]
そこで本発明の目的は、上記課題を解決して高速で書き込み消去可能な半導体不揮発性記憶装置を提供することである。
【0041】
【課題を解決するための手段】
前述した目的を達成するために、本発明の半導体不揮発性記憶装置は下記記載の手段を採用する。
【0042】
本発明の半導体不揮発性記憶装置は、電気的に書き込み消去を行う半導体不揮発性記憶素子と、該半導体不揮発性記憶素子の端子に印加する高電圧を制御する高電圧スイッチ回路と、を有する半導体不揮発性記憶装置であって、
前記高電圧スイッチ回路は、
入力端子と、出力端子と、基準電位を印加するVDD端子と、前記半導体不揮発性記憶素子の第1の電源電位を印加するVSS端子と、該第1の電源電位又は高電圧の第2の電源電位を印加するVM端子と、を備え、
前記入力端子に入力が接続され、前記VSS端子と前記VDD端子との間に接続される第1のインバータと、
前記出力端子に出力が接続され、前記VM端子と前記VDD端子との間に接続される第2のインバータと、
前記第1のインバータの出力と前記第2のインバータの入力との間に接続され、前記第1の電源電位又は前記第2の電源電位が前記第1のインバータの出力に戻らないようにする第1のトランジスタと、
前記VDD端子と前記第2のインバータの入力との間に接続され、前記第1のインバータの入力信号により前記第2のインバータの入力に前記基準電位を印加する第2のトランジスタと、
前記VM端子と前記第2のインバータの入力との間に接続され、前記第2のインバータの出力電位により前記第1の電源電位又は前記第2の電源電位を前記第2のインバータの入力へフィードバックさせる第3のトランジスタと、
前記VDD端子と前記第2のインバータの出力との間に接続され、前記第1のインバータの出力信号により前記第2のインバータの出力に前記基準電位を印加する第4のトランジスタと、を有し、
前記第1のインバータは、Pチャネル型の第5のトランジスタとNチャネル型の第6のトランジスタとにより構成され、
前記第2のインバータは、Pチャネル型の第7のトランジスタとNチャネル型の第8のトランジスタとにより構成され、
前記第2のトランジスタは、前記第3のトランジスタよりオン抵抗が小さく、
前記第4のトランジスタは、前記第8のトランジスタよりオン抵抗が小さいことを特徴とする。
【0044】
[作用]
そしてこの半導体不揮発性記憶装置において、半導体不揮発性記憶素子に印加する高電圧を制御する高電圧スイッチ回路の前記第2のインバータの第2の電源電位を高電圧にし、それから高電圧スイッチ回路の入力信号を第1の電源電圧電位または基準電圧電位にすることにより半導体不揮発性記憶素子の書き込み消去に必要な電位を、半導体不揮発性記憶素子の各端子に印加することにより、半導体不揮発性記憶素子の書き込み消去を行なう。
【0045】
上述の半導体不揮発性記憶装置の高電圧スイッチ回路により、高速で書き込み消去可能な半導体不揮発性記憶装置を提供することが可能となる。
【0046】
【発明の実施の形態】
以下図面を用いて本発明の最適な実施形態を説明する。図1は本発明の半導体不揮発性記憶装置にて、半導体不揮発性記憶素子を書き込み消去するさいに高電圧を制御する高電圧スイッチ回路の構成と動作を説明するための回路図であり、図2は高電圧スイッチ回路と半導体不揮発性記憶素子を示す回路図であり、図3と図4は本発明の半導体不揮発性記憶装置にて、半導体不揮発性記憶素子を書き込み消去するさいの高電圧スイッチ回路と半導体不揮発性記憶素子の各端子における電位と時間の関係を説明するタイミング波形図である。
【0047】
まず図1を用いて本発明の半導体不揮発性記憶装置にて半導体不揮発性記憶素子を書き込み消去するさいに高電圧を制御する高電圧スイッチ回路の構成と動作を説明する。
【0048】
図1では本発明の説明を容易にするため、1つの半導体不揮発性記憶素子33と、この半導体不揮発性記憶素子33のゲート端子に接続している1つの高電圧スイッチ回路11を示す。
実際の半導体不揮発性記憶装置では、複数の半導体不揮発性記憶素子33と、各半導体不揮発性記憶素子33のゲート端子と、ソース端子と、バルク端子に接続する高電圧スイッチ回路11や周辺回路から構成されている。
【0049】
高電圧スイッチ回路11は、入力端子13と出力端子31と基準電位の0V(以下VDD電位と記載する)を印加するVDD端子35と、半導体不揮発性記憶装置の第1の電源電位(以下VSS電位と記載する)で例えば−1.55Vを印加するVSS端子37と、第2の電源電位としてVSS電位もしくは負の高電位(以下VPP電位と記載する)で例えば−9Vが印加される端子(以下VM端子39と記載する)が接続される。
【0050】
半導体不揮発性記憶素子33を書き込み消去するさいには、VM端子39の電位をVSS電位からVPP電位にして、入力端子13の信号レベルをVDD電位レベルもしくはVSS電位レベルにすることにより出力端子31の電位をVDD電位もしくはVPP電位に制御することができる。
したがってこの高電圧スイッチ回路11の出力端子31を半導体不揮発性記憶素子33に接続することにより書き込み消去を行うことが可能となる。
【0051】
それではまず高電圧スイッチ回路11の構成を説明する。入力端子13に入力が接続される第1のインバータ18と、出力端子31に出力が接続される第2のインバータ24とを有する。第1のインバータ18の第1の電源電位はVSS端子37に接続し、第2のインバータ24の第2の電源電位はVM端子39に接続し、第1のインバータ18と第2のインバータ24の基準電位はともにVDD端子35に接続する。そして第1のインバータ18の出力端子(以下ノードNと記載する)にはPチャネルの第1のトランジスタ19の一端を接続し、このPチャネルの第1のトランジスタ19の他端には第2のインバータ24の入力端子(以下ノードMと記載する)を接続する。
さらにPチャネルの第1のトランジスタ19のゲート端子はVSS端子37に接続し、バルク端子はVDD端子35に接続する。そしてこのPチャネルの第1のトランジスタ19は、ノードMの電位がノードNに戻らないように動作する。
【0052】
またVDD端子35とノードMとの間にPチャネルの第2のトランジスタ25を接続する。さらにPチャネルの第2のトランジスタ25のゲート端子は入力端子13に接続し、Pチャネルの第2のトランジスタ25のバルク端子はVDD端子35に接続する。
そしてPチャネルの第2のトランジスタ25は、入力端子13の電位によりノードMにVDD電位を印加するように動作する。
【0053】
またVM端子39とノードMとの間にNチャネルの第3のトランジスタ29を接続する。さらにNチャネルの第3のトランジスタ29のゲート端子は出力端子31に接続し、Nチャネルの第3のトランジスタ29のバルク端子はVM端子39に接続する。
そしてNチャネルの第3のトランジスタ29は、VM端子39に印加されるVSS電位もしくはVPP電位を、出力端子31の電位によりノードMへフィードバックするように動作する。
【0054】
またVDD端子35と出力端子31の間にPチャネルの第4のトランジスタ27を接続する。さらにPチャネルの第4のトランジスタ27のゲート端子はノードNに接続し、Pチャネルの第4のトランジスタ27のバルク端子はVDD端子35に接続する。
そしてPチャネルの第4のトランジスタ27は、ノードNの電位により出力端子31にVDD電位を印加するように動作する。
【0055】
そして第1のインバータ18はPチャネルの第5のトランジスタ15とNチャネルの第6のトランジスタ17にて構成され、Pチャネルの第5のトランジスタ15のゲート端子とNチャネルの第6のトランジスタ17のゲート端子は共通に接続され入力端子13となり、Pチャネルの第5のトランジスタ15のドレイン端子とNチャネルの第6のトランジスタ17のドレイン端子は共通に接続されノードNとなる。
そしてPチャネルの第5のトランジスタ15のバルク端子はVDD端子35に接続し、Nチャネルの第6のトランジスタ17のバルク端子はVSS端子37に接続する。
【0056】
また第2のインバータ24はPチャネルの第7のトランジスタ21とNチャネルの第8のトランジスタ23にて構成され、Pチャネルの第7のトランジスタ21のゲート端子とNチャネルの第8のトランジスタ23のゲート端子は共通に接続されノードMとなり、Pチャネルの第7のトランジスタ21のドレイン端子とNチャネルの第8のトランジスタ23のドレイン端子は共通に接続され出力端子31となる。
そしてPチャネルの第7のトランジスタ21のバルク端子はVDD端子35に接続し、Nチャネルの第8のトランジスタ23のバルク端子はVM端子39に接続する。
【0057】
またPチャネルの第2のトランジスタ25のオン抵抗を、Nチャネルの第3のトランジスタ29のオン抵抗より50パーセント以上小さくなるように、第2のトランジスタ25は第3のトランジスタ29よりチャネル幅を大きくもしくはチャネル長を小さく設定されている。
このようにオン抵抗を設定することにより、ノードMの電位を瞬時にVDD電位にするように機能させることができる。
【0058】
またPチャネルの第4のトランジスタ27のオン抵抗を、Nチャネルの第8のトランジスタ23のオン抵抗より50パーセント以上小さくなるように、第4のトランジスタ27は第8のトランジスタ23よりチャネル幅を大きくもしくはチャネル長を小さく設定されている。
このようにオン抵抗を設定することにより、出力端子31の電位を瞬時にVDD電位にするように機能する。
【0059】
次に上述の図1のように構成された高電圧スイッチ回路11の動作について説明する。Pチャネルの第5のトランジスタ15とNチャネルの第6のトランジスタ17により第1のインバータ18として動作し、Pチャネルの第7のトランジスタ21とNチャンの第8のトランジスタ23により第2のインバータ24として動作する。
【0060】
またPチャネルの第1のトランジスタ19は、VM端子39から印加されたVPP電位が第1のインバータ18の出力端子であるノードNに戻らないように動作する。
そしてNチャネルの第3のトランジスタ29は、第2のインバータ24の出力電位によりVM端子39の電位を第2のインバータ24の入力端子であるノードMへフィードバックするように動作する。
【0061】
さらにPチャネルの第2のトランジスタ25は、第1のインバータ18の入力信号である入力端子13の入力電位により第2のインバータ24の入力端子であるノードMにVDD電位を印加するように動作する。
そしてPチャネルの第4のトランジスタ27は、第1のインバータ18の出力電位により第2のインバータ24の出力である出力端子31にVDD電位を印加するように動作する。
【0062】
まずはじめに、高電圧スイッチ回路11のVM端子39にはVSS電位が印加されており、入力端子13にはHレベルであるVDD電位の信号が印加されている。
これによりPチャネルの第5のトランジスタ15のドレイン端子と、Nチャネルの第6のトランジスタ17のドレイン端子との接続点である第1のインバータ18の出力であるノードNは、LレベルであるVSS電位となり、Pチャネルの第4のトランジスタ27はオンとなり、出力端子31の電位はVDD電位が出力される。
【0063】
またいっぽうでノードNのVSS電位はPチャネルの第1のトランジスタ19を介して第2のインバータ24の入力であるPチャネルの第7のトランジスタ21のゲート端子と、Nチャネルの第8のトランジスタ23のゲート端子であるノードMに入力され、第2のインバータ24の出力である出力端子31はHレベルであるVDD電位が出力される。
【0064】
このときPチャネルの第2のトランジスタ25のゲート端子には入力端子13よりHレベルであるVDD電位の信号が印加されているので第2のトランジスタ25はオフとなり、Nチャネルの第3のトランジスタ29のゲート端子にはVDD電位が印加されているのでNチャネルの第3のトランジスタ29はオンしてノードMの電位はVSS電位に安定する。
第2のインバータ24の出力電位はVDD電位となり、高電圧スイッチ回路11の出力端子31にはVDD電位が安定して出力される。
【0065】
次にVM端子39の電圧をVSS電位からVPP電位にする。このときノードMはVSS電位となっておりNチャネルの第3のトランジスタ29はオンしているので、Nチャネルの第3のトランジスタ29を介してノードMの電位はVM端子39が急速に電位変化しても追従してVPP電位となる。
【0066】
ノードMの電位がVPP電位に変化しても第2のインバータ24の出力電位は変化することなく、またPチャネルの第4のトランジスタ27も電位状態は変化することがないので、高電圧スイッチ回路11の出力端子31はVDD電位が維持される。
【0067】
次にVM端子39の電圧をVPP電位に維持したまま、高電圧スイッチ回路11の入力端子13に入力されているHレベルであるVDD電位の入力信号をLレベルであるVSS電位にする。
これによりPチャネルの第2のトランジスタ25はオフからオンとなり、Pチャネルの第4のトランジスタ27はオンからオフとなる。Pチャネルの第2のトランジスタ25のオン抵抗は前述のようにNチャネルの第3のトランジスタ29のオン抵抗より小さくなるように設定されているので、ノードMの電位はVPP電位よりVDD電位へと変化する。
【0068】
また第1のインバータ18の出力はHレベルであるVDD電位となるので、Pチャネルの第1のトランジスタ19を介して第2のインバータの入力であるノードMにはVDD電位が印加される。
そしてPチャネルの第4のトランジスタ27がオフとなり、ノードMの電位がVPP電位からVDD電位に変化すると即座に第2のインバータ24の出力である出力端子31はVDD電位からVPP電位に変化する。
【0069】
さらに、出力端子31の電位がVDD電位からVPP電位に変化すると、Nチャネルの第3のトランジスタ29がオフしてノードMの電位はVDD電位に安定し、高電圧スイッチ回路11の出力端子31にはVPP電位が安定して出力される。
これにより出力端子31に接続する半導体不揮発性記憶素子33のゲート端子に書き込み消去に必要なVPP電位が印加される。
【0070】
そして半導体不揮発性記憶素子33の書き込み消去が終了した後は、高電圧スイッチ回路11の入力端子13に入力されているLレベルであるVSS電位の入力信号をHレベルであるVDD電位にする。
これによりPチャネルの第2のトランジスタ25はオンからオフとなり、さらにノードNの電位がVSS電位となるので、Pチャネルの第4のトランジスタ27はオフからオンとなる。
【0071】
するとノードMの電位はVDD電位からVSS電位となり、前述のように、Pチャネルの第4のトランジスタ27のオン抵抗はNチャネルの第8のトランジスタ23のオン抵抗よりも小さくなるように設定されているので、第2のインバータ24の出力である出力端子31の電位はVPP電位からVDD電位へと変化する。
ノードNはLレベルであるVSS電位となりPチャネルの第4のトランジスタ27はオフからオンとなり出力端子31の電位はVDD電位が出力される。
【0072】
またいっぽうで第1のインバータ18のLレベルであるVSS電位の出力は、Pチャネルの第1のトランジスタ19を介して第2のインバータ24に入力され、第2のインバータ24の出力である出力端子31はHレベルであるVDD電位が出力される。
【0073】
さらに出力端子31の電位がVPP電位からVDD電位に変化すると、Nチャネルの第3のトランジスタ29がオンしてノードMの電位はVSS電位からVPP電位へと変化し、高圧スイッチ回路11の出力端子にはVDD電位が安定して出力される。
【0074】
最後にVM端子39の電位をVPP電位からVSS電位にもどすと、ノードMの電位もNチャネルの第3のトランジスタ29がオンしているので、Nチャネルの第3のトランジスタ29を介してVM端子39がVPP電位からVSS電位に急速に変化しても、VM端子39の電位は追従してVSS電位となり、高電圧スイッチ回路11の出力端子31の電位はVDD電位が維持される。
このようにVM端子39の電位を高速にVSS電位からVPP電位にしてから、入力端子13へ印加する電源電圧振幅の信号レベルにより出力端子31の振幅をVDD電位からVPP電位の振幅に高速にスイッチングすることができる。
【0075】
また、高電圧スイッチ回路11のVM端子39にはVSS電位が印加されており、入力端子13にはLレベルであるVSS電位の信号が印加されている場合には、Pチャネルの第2のトランジスタ25はオンとなり、ノードMはVDD電位となる。
【0076】
また第1のインバータ18の出力であるノードNはLレベルであるVDD電位となり、Pチャネルの第4のトランジスタ27はオフとなり、さらにPチャネルの第1のトランジスタ19を介してノードMはVDD電位となる。
これにより第2のインバータ24の出力である出力端子31の電位はVSS電位となる。
【0077】
さらに出力端子31の電位はVSS電位となるので、Nチャネルの第3のトランジスタ29はオフとなり、ノードMの電位はVDD電位に安定する。
これにより第2のインバータ24の出力である出力端子31はVSS電位が安定して出力される。
【0078】
次にVM端子39の電位をVSS電位からVPP電位に急速に変化すると、Nチャネルの第8のトランジスタ28は、ゲート端子がVSSレベルからVPPレベルになる前に、ソース電位であるVM端子39の電位が先にVSSレベルからVPPレベルとなる。
そしてNチャネルの第3のトランジスタ29はオフの状態からオン状態になろうとするが、前述のようにNチャネルの第3のトランジスタ29のオン抵抗よりもPチャネルの第2のトランジスタ25のオン抵抗が小さくなるように設定してある。
【0079】
このためノードMの電位がVDD電位からVPP電位へ変化する前に、Nチャネルの第3のトランジスタ29のゲート端子はVPP電位となり、Nチャネルの第3のトランジスタ29はオフとなり、ノードMの電位はVDD電位を維持するので、第2のインバータ24の出力である出力端子31はVPP電位が安定して出力される。
【0080】
このように、高電圧スイッチ回路11の入力端子13の信号レベルがHレベルのVDD電位であってもLレベルのVSS電位であっても、VM端子39の電位をVSS電位からVPP電位に急速に変化しても、高電圧スイッチ回路11の出力端子31の出力電圧が誤動作することがないので、VM端子39の電位をVSS電位からVPP電位に急速に変化することが可能である。
【0081】
さらにVM端子39の電位をVPP電位に設定してから高電圧スイッチ回路11の入力端子13の信号レベルをHレベルからLレベルへ、またはHレベルからLレベルへ急速に変化しても、高電圧スイッチ回路11の出力端子31の出力電圧が誤動作することがないので、VM端子39の電位をVSS電位からVPP電位に急速に変化することが可能である。
【0082】
上述のように図1に示す高電圧スイッチ回路11の構成では、VDD端子35に基準電位の0Vを印加し、VSS端子37に第1の電源電位の−1.55Vを印加し、VM端子39に第2の電源電位であるVSS電位もしくは負の高電位(例えば−9V)を印加する場合の回路構成である。いっぽうVSS端子37に基準電位の0Vを印加し、VDD端子35に第1の電源電位の+5Vを印加し、VM端子39に第2の電源電位であるVDD電位もしくは正の高電位(例えば+9V)を印加する場合の回路構成について次に説明する。
【0083】
図1に示す高電圧スイッチ回路11の構成において、第1のトランジスタ19をPチャネルからNチャネルの第1のトランジスタ19に置き換えて、第1のトランジスタ19のゲート端子をVDD端子35に接続し、第1のトランジスタ19のバルク端子をVSS端子37に接続する。
そしてノードMの電位をノードNの電位にもどらないように動作させる。
【0084】
またPチャネルの第2のトランジスタ25はNチャネルの第2のトランジスタ25に置き換えて、第2のトランジスタ25のソース端子とバルク端子をVSS端子39に接続し、入力端子13の信号電位によりVSS電位をノードMに印加するように動作させる。
【0085】
そしてNチャネルの第3のトランジスタ29はPチャネルの第3のトランジスタ29に置き換えて、第3のトランジスタ29のソース端子とバルク端子はVM端子39に接続し、出力端子31の信号電位によりVM電位をノードMにフィードバックするように動作させる。
【0086】
そしてPチャネルの第4のトランジスタ27はNチャネルの第4のトランジスタ27に置き換えて、第4のトランジスタ27のソース端子とバルク端子をVSS端子39に接続し、ノードNの信号電位によりVSS電位を出力端子31に印加するように動作させる。
【0087】
さらに第2のインバータ24を構成するPチャネルの第7のトランジスタ21のソース端子とバルク端子にはVM端子39を接続し、Nチャネルの第8のトランジスタ23のソース端子とバルク端子にはVSS端子37を接続して第2のインバータ24はVM端子39に印加される電圧によって動作するようにする。
【0088】
このように高電圧スイッチ回路11を構成することにより、VSS端子37に基準電位の0Vを印加し、VDD端子35に第1の電源電位の+5Vを印加し、VM端子39に第2の電源電位であるVDD電位もしくは正の高電位(例えば+9V)を印加する場合でも、図1に示す高電圧スイッチ回路11と同様な動作と作用となる
【0089】
次に図2と図3を用いて図1を用いて説明した高電圧スイッチ回路11をもちいた半導体不揮発性記憶素子への書き込みタイミングについて説明する。図2の回路図は半導体不揮発性記憶装置を示す。
【0090】
図2に示すように、1つの半導体不揮発性記憶素子33と、この半導体不揮発性記憶素子33のゲート端子には第1の高電圧スイッチ回路11aが接続し、ソース端子には第2の高電圧スイッチ回路11bが接続し、バルク端子には第3の高電圧スイッチ回路11cが接続している。
【0091】
そして第1の高電圧スイッチ回路11aと第2の高電圧スイッチ回路11bと第3の高電圧スイッチ回路11cのVDD端子35、VSS端子37、VM端子39はそれぞれ共通に接続している。図2ではVDD端子35と、VSS端子37は省略している。
【0092】
また図2では説明を容易にするためにひとつの半導体不揮発性記憶素子33と3つの高電圧スイッチ回路11a、11b、11cしか図示していないが、実際の半導体不揮発性記憶装置では複数の半導体不揮発性記憶素子33と複数の高電圧スイッチ回路11と周辺回路にて構成されている。半導体不揮発性記憶素子33の書き込みは、ドレイン端子をオープン、ゲート端子をVDD電位、ソース端子とバルク端子をVPP電位にすることにより行なわれる。
【0093】
まずはじめに書き込み動作について説明する。
図3に示す波形図における波形47は図2に示す第1の高電圧スイッチ回路11aの入力端子波形47に対応し、図3に示す波形図における波形49は図2に示す第2の高電圧スイッチ回路11bの入力端子波形49に対応し、図3に示す波形図における波形51は図2に示す第3の高電圧スイッチ回路11cの入力端子波形51に対応し、図3に示す波形図における波形39は図2に示すVM端子波形39に対応し、図3に示す波形図における波形41は図2に示す第1の高電圧スイッチ回路11aの出力端子波形41で半導体不揮発性記憶素子33のゲート端子の波形に対応し、図3に示す波形図における波形43は図2に示す第2の高電圧スイッチ回路11bの出力端子波形43で半導体不揮発性記憶素子33のソース端子の波形に対応し、図3に示す波形図における波形45は図2に示す第3の高電圧スイッチ回路11cの出力端子波形45で半導体不揮発性記憶素子33のバルク端子の波形に対応している。
【0094】
まずVM端子39にはVSS電位が印加されており、第1の高電圧スイッチ回路11aの入力端子47と第2の高電圧スイッチ回路11bの入力端子49と、第3の高電圧スイッチ回路11cの入力端子51にはVDD電位が入力されている。
これにより、第1の高電圧スイッチ回路11aの出力端子41からはVDD電位が半導体不揮発性記憶素子33のゲート端子に印加され、第2の高電圧スイッチ回路11bの出力端子43からはVDD電位が半導体不揮発性記憶素子33のソース端子に印加され、第3の高電圧スイッチ回路11cの出力端子45からはVDD電位が半導体不揮発性記憶素子33のバルク端子に印加される。
【0095】
次にVM端子39のVSS電位をVPP電位にする。このとき第1の高電圧スイッチ回路11aの出力端子41も、第2の高電圧スイッチ回路11bの出力端子43も、第3の高電圧スイッチ回路11cの出力端子45もVDD電位のまま変化しない。
【0096】
そして次に第1の高電圧スイッチ回路11aの入力端子47のVDD電位はそのまま維持し、第2の高電圧スイッチ回路11bの入力端子49と、第3の高電圧スイッチ回路11cの入力端子51にVSS電位の信号を入力する。
これにより第1の高電圧スイッチ回路11aの出力端子41はVDD電位を維持し、第2の高電圧スイッチ回路11bの出力端子43の電位はVDD電位からVPP電位となり半導体不揮発性記憶素子33のソース端子にVPP電位が印加され、第3の高電圧スイッチ回路11cの出力端子45の電位はVDD電位からVPP電位となり半導体不揮発性記憶素子33のバルク端子にVPP電位が印加される。
【0097】
この結果、半導体不揮発性記憶素子33のゲート端子はVDD電位で、ソース端子とバルク端子がVPP電位となり、ドレイン端子がオープンに設定されているので半導体不揮発性記憶素子33は書き込み状態となる。
【0098】
そして書き込みが終了した後、第1の高電圧スイッチ回路11aの入力端子47のVDD電位はそのまま維持し、第2の高電圧スイッチ回路11bの入力端子49と、第3の高電圧スイッチ回路11cの入力端子51の電位をVSS電位からVDD電位にする。
これにより、第2の高電圧スイッチ回路11bの出力端子43からはVDD電位が半導体不揮発性記憶素子33のソース端子に印加され、第3の高電圧スイッチ回路11cの出力端子45からはVDD電位が半導体不揮発性記憶素子33のバルク端子に印加されて書き込み状態が終了する。
【0099】
そして最後にVM端子39の電位をVPP電位からVSS電位にもどすと、第1の高電圧スイッチ回路11aの出力端子41と、第2の高電圧スイッチ回路11bの出力端子43と、第3の高電圧スイッチ回路11cの出力端子45の電位はVDD電位を維持する。
上述のタイミングで駆動することにより半導体不揮発性記憶素子33の書き込み時間を第2の高電圧スイッチ回路11bの入力端子49と、第3の高電圧スイッチ回路11cの入力端子51に入力したVSS電位レベルの信号時間により制御することができる。
【0100】
次に図2と図4を用いて、図1にて説明した高電圧スイッチ回路をもちいた半導体不揮発性記憶素子への別の実施形態における書き込みタイミングについて説明する。図3で説明した書き込み方法では、第1の高電圧スイッチ回路11aの入力端子47の電位を維持したまま第2の高電圧スイッチ回路11bの入力端子49と、第3の高電圧スイッチ回路11cの入力端子51の入力電位を変化させて書き込みを行なったが、図4は第2の高電圧スイッチ回路11bの入力端子49と、第3の高電圧スイッチ回路11cの入力端子51の入力電位を維持したまま第1の高電圧スイッチ回路11aの入力端子47の電位を変化させて書き込みをおこなうタイミングについて説明をする。
【0101】
図4に示す波形図における波形47は図2に示す第1の高電圧スイッチ回路11aの入力端子波形47に対応し、図4に示す波形図における波形49は図2に示す第2の高電圧スイッチ回路11bの入力端子波形49に対応し、図4に示す波形図における波形51は図2に示す第3の高電圧スイッチ回路11cの入力端子波形51に対応し、図4に示す波形図における波形39は図2に示すVM端子波形39に対応し、図4に示す波形図における波形41は図2に示す第1の高電圧スイッチ回路11aの出力端子波形41で半導体不揮発性記憶素子33のゲート端子の波形に対応し、図4に示す波形図における波形43は図2に示す第2の高電圧スイッチ回路11bの出力端子波形43で半導体不揮発性記憶素子33のソース端子の波形に対応し、図4に示す波形図における波形45は図2に示す第3の高電圧スイッチ回路11cの出力端子波形45で半導体不揮発性記憶素子33のバルク端子の波形に対応している
【0102】
まずVM端子39にはVSS電位が印加されており、第1の高電圧スイッチ回路11aの入力端子47と第2の高電圧スイッチ回路11bの入力端子49と、第3の高電圧スイッチ回路11cの入力端子51にはVSS電位が入力されている。
これにより、第1の高電圧スイッチ回路11aの出力端子41からはVSS電位が半導体不揮発性記憶素子33のゲート端子に印加され、第2の高電圧スイッチ回路11bの出力端子43からはVSS電位が半導体不揮発性記憶素子33のソース端子に印加され、第3の高電圧スイッチ回路11cの出力端子45からはVSS電位が半導体不揮発性記憶素子33のバルク端子に印加される。
【0103】
次にVM端子39のVSS電位をVPP電位にする。このとき第1の高電圧スイッチ回路11aの出力端子41と、第2の高電圧スイッチ回路11bの出力端子43と、第3の高電圧スイッチ回路11cの出力端子45はVSS電位からVPP電位に変化し、半導体不揮発性記憶素子33のゲート端子とソース端子とバルク端子にはVPP電位が印加されるが、ゲート端子もソース端子もバルク端子も同電位であるので書き込み状態とはならない。
【0104】
そして次に、第1の高電圧スイッチ回路11aの入力端子47にVDD電位の信号を入力し、第2の高電圧スイッチ回路11bの入力端子49と、第3の高電圧スイッチ回路11cの入力端子51はVSS電位を維持する。
これにより第1の高電圧スイッチ回路11aの出力端子41の電位はVPP電位からVDD電位となり、半導体不揮発性記憶素子33のゲート端子にVDD電位が印加される。
この結果、半導体不揮発性記憶素子33のゲート端子はVDD電位で、ソース端子とバルク端子がVPP電位となり、ドレイン端子がオープンに設定されているので半導体不揮発性記憶素子33は書き込み状態となる。
【0105】
そして書き込みが終了した後、第1の高電圧スイッチ回路11aの入力端子47の電位をVDD電位からVSS電位し、第2の高電圧スイッチ回路11bの入力端子49と、第3の高電圧スイッチ回路11cの入力端子51はVSS電位を維持する。
これにより第1の高電圧スイッチ回路11aの出力端子41の電位はVPP電位となり、半導体不揮発性記憶素子のゲート端子とソース端子とバルク端子にはVPP電位が印加されるが、ゲート端子もソース端子もバルク端子も同電位であるので書き込み状態とはならず書き込み状態が終了する。
【0106】
そして最後にVM端子の電位をVPP電位からVSS電位にもどすと、第1の高電圧スイッチ回路11aの出力端子41の電位と、第2の高電圧スイッチ回路11bの出力端子43の電位と、第3の高電圧スイッチ回路11cの出力端子45の電位はVSS電位となる。
上述のタイミングで駆動することにより半導体不揮発性記憶素子33の書き込み時間を、第1の高電圧スイッチ回路11aの入力端子49に入力したVDD電位レベルの信号時間により制御することができる。
【0107】
次に図2と図5を用いて、図1にて説明した高電圧スイッチ回路をもちいた半導体不揮発性記憶素子への実施形態における消去タイミングについて説明する。
【0108】
半導体不揮発性記憶素子33の消去は、ドレイン端子をオープン、ゲート端子をVPP電位、ソース端子とバルク端子をVDD電位にすることにより行なわれる。図5は図2で示した回路構成での消去タイミング例で、図5に示す波形図における波形47は図2に示す第1の高電圧スイッチ回路11aの入力端子波形47に対応し、図5に示す波形図における波形49は図2に示す第2の高電圧スイッチ回路11bの入力端子波形49に対応し、図5に示す波形図における波形51は図2に示す第3の高電圧スイッチ回路11cの入力端子波形51に対応し、図5に示す波形図における波形39は図2に示すVM端子波形39に対応し、図5に示す波形図における波形41は図2に示す第1の高電圧スイッチ回路11aの出力端子波形41で半導体不揮発性記憶素子33のゲート端子の波形に対応し、図5に示す波形図における43は図2に示す第2の高電圧スイッチ回路11bの出力端子波形43で半導体不揮発性記憶素子33のソース端子の波形に対応し、図5に示す波形図における波形45は図2に示す第3の高電圧スイッチ回路11cの出力端子波形45で半導体不揮発性記憶素子33のバルク端子の波形に対応している
【0109】
まずはじめにVM端子39にはVSS電位が印加されており、第1の高電圧スイッチ回路11aの入力端子47と、第2の高電圧スイッチ回路11bの入力端子49と、第3の高電圧スイッチ回路11cの入力端子51にはVSS電位が入力されている。
これにより、第1の高電圧スイッチ回路11aの出力端子41からはVSS電位が半導体不揮発性記憶素子33のゲート端子に印加され、第2の高電圧スイッチ回路11bの出力端子43からはVSS電位が半導体不揮発性記憶素子33のソース端子に印加され、第3の高電圧スイッチ回路11cの出力端子45からはVSS電位が半導体不揮発性記憶素子33のバルク端子に印加される。
【0110】
次にVM端子39のVSS電位をVPP電位にする。このとき第1の高電圧スイッチ回路11aの出力端子41と、第2の高電圧スイッチ回路11bの出力端子43と、第3の高電圧スイッチ回路11cの出力端子45はVSS電位からVPP電位に変化し、半導体不揮発性記憶素子のゲート端子とソース端子とバルク端子にはVPP電位が印加されるが、ゲート端子もソース端子もバルク端子も同電位であるので消去状態とはならない。
【0111】
そして次に、第2の高電圧スイッチ回路11bの入力端子49と、第3の高電圧スイッチ回路11cの入力端子51の電位をVSS電位からVDD電位の信号を入力する。
これにより第2の高電圧スイッチ回路11bの出力端子43の電位はVPP電位からVDD電位となり、半導体不揮発性記憶素子33のドレイン端子にVDD電位が印加される。
【0112】
また第3の高電圧スイッチ回路11cの出力端子45の電位はVPP電位からVDD電位となり、半導体不揮発性記憶素子33のバルク端子にVDD電位が印加される。第1の高電圧スイッチ回路11aの入力端子47はVSS電位のまま維持する。
これにより半導体不揮発性記憶素子33のゲート端子はVPP電位で、ソース端子とバルク端子がVDD電位となり、ドレイン端子がオープンに設定されているので半導体不揮発性記憶素子33は消去状態となる。
【0113】
そして消去が終了した後、第2の高電圧スイッチ回路11bの入力端子49と、第3の高電圧スイッチ回路11cの入力端子51の電位をVDD電位からVSS電位の信号を入力する。
これにより第2の高電圧スイッチ回路11bの出力端子43の電位はVDD電位からVPP電位となり、半導体不揮発性記憶素子33のドレイン端子にVPP電位が印加される。
【0114】
また第3の高電圧スイッチ回路11cの出力端子45の電位はVDD電位からVPP電位となり、半導体不揮発性記憶素子33のバルク端子にVPP電位が印加される。第1の高電圧スイッチ回路11aの入力端子47の電位はVSS電位のまま維持する。
これにより第1の高電圧スイッチ回路11aの出力端子41の電位はVPP電位を維持し、半導体不揮発性記憶素子のゲート端子とソース端子とバルク端子にはVPP電位が印加されるが、ゲート端子もソース端子もバルク端子も同電位であるので消去状態とはならず消去状態が終了する。
【0115】
そして最後にVM端子の電位をVPP電位からVSS電位にもどす。これにより第1の高電圧スイッチ回路11aの出力端子41と、第2の高電圧スイッチ回路11bの出力端子43と、第3の高電圧スイッチ回路11cの出力端子45の電位はVPP電位からVSS電位となる。
上述のタイミングで駆動することにより、半導体不揮発性記憶素子33の消去時間を、第2の高電圧スイッチ回路11bの入力端子49と第3の高電圧スイッチ回路11cの入力端子51に入力したVDD電位レベルの信号時間により制御することができる。
【0116】
したがって、本発明の半導体不揮発性装置は、電気的に書き込み消去を行う半導体不揮発性記憶素子に印加する高電圧を、半導体不揮発性装置の電源電圧振幅にて高速に高電圧を制御できる高電圧スイッチ回路により、VM端子に印加するVPP電位を従来よりも一桁以上早くVSS電位からVPP電位にすることが可能になるので、高速にVPP電圧を半導体不揮発性記憶素子に印加することができる。
このため高速な書き込み消去することが可能な半導体不揮発性装置を提供することが可能である。
【0117】
【発明の効果】
以上説明したように、電気的に書き込み消去する半導体不揮発性記憶素子で構成される本発明による半導体不揮発性記憶装置によれば、半導体不揮発性記憶素子に印加する高電圧を制御する高電圧スイッチ回路の構成は、第1の電源電圧で動作する第1のインバータと第2の電源電圧で動作する第2のインバータと、第1のインバータと第2のインバータはトランジスタを介して接続し、第2のインバータの入力には第2のインバータの第2の電源電圧をフィードバックするトランジスタと、第2のインバータの入力には基準電位を印加印加するためのトランジスタと、第2のインバータの出力には基準電位を印加するためのトランジスタとにより構成されているので、第2の電源電位を高速で高電圧にすることが可能になり、高速で書き込み消去可能な半導体不揮発性記憶装置を実現できるようになる。
【0118】
また本発明によれば、高電圧スイッチ回路の第2の電源電位を高速で高電圧にすることができるので、正確な書き込み消去時間を制御することができるようになり、半導体不揮発性記憶素子の信頼性も向上することになる。
【図面の簡単な説明】
【図1】本発明の実施形態における半導体不揮発性記憶装置の高電圧スイッチ回路の構成を示す回路図である。
【図2】本発明の実施形態における半導体不揮発性記憶装置の高電圧スイッチ回路の駆動タイミングを説明するための高電圧スイッチ回路と半導体不揮発性記憶素子の構成を示す回路図である。
【図3】本発明の実施形態における半導体不揮発性記憶装置の高電圧スイッチ回路の書き込みの駆動タイミングを示す波形図である。
【図4】本発明の実施形態における半導体不揮発性記憶装置の高電圧スイッチ回路の別の書き込みの駆動タイミングを示す波形図である。
【図5】本発明の実施形態における半導体不揮発性記憶装置の高電圧スイッチ回路の消去の駆動タイミングを示す波形図である。
【図6】従来技術の半導体不揮発性記憶装置の高電圧スイッチ回路の構成を示す回路図である。
【図7】従来技術の半導体不揮発性記憶装置の高電圧スイッチ回路の駆動タイミングを説明するための高電圧スイッチ回路と半導体不揮発性記憶素子の構成を示す回路図である。
【図8】従来技術の半導体不揮発性記憶装置の高電圧スイッチ回路の書き込みの駆動タイミングを示す波形図である。
【図9】従来技術の半導体不揮発性記憶装置の高電圧スイッチ回路の消去の駆動タイミングを示す波形図である。
【符号の説明】
11:高電圧スイッチ回路 13:入力端子
15:Pチャネルの第5のトランジスタ
17:Nチャネルの第6のトランジスタ
18:第1のインバータ
19:Pチャネルの第1のトランジスタ
21:Pチャネルの第7のトランジスタ
23:Nチャネルの第8のトランジスタ
24:第2のインバータ
25:Pチャネルの第2のトランジスタ
27:Pチャネルの第4のトランジスタ
29:Nチャネルの第3のトランジスタ
31:出力端子 33:半導体不揮発性記憶素子
35:VDD端子 37:VSS端子
39:VM端子 63:高電圧スイッチ回路
65:第1のPチャネルトランジスタ
67:第2のPチャネルトランジスタ
68:インバータ
69:第1のNチャネルトランジスタ
71:第2のNチャネルトランジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor nonvolatile memory device composed of a semiconductor nonvolatile memory element that electrically writes and erases, and more particularly, a high voltage used for writing and erasing a semiconductor nonvolatile memory element that constitutes the semiconductor nonvolatile memory device. In particular, the present invention relates to a semiconductor nonvolatile memory device suitable for a system in which a semiconductor nonvolatile memory element is written and erased at high speed.
[0002]
[Prior art]
In a conventional semiconductor nonvolatile memory device for electrically writing and erasing, a high voltage equal to or higher than the power supply voltage is applied to a necessary terminal of the semiconductor nonvolatile memory element for writing and erasing of the semiconductor nonvolatile memory element constituting the semiconductor nonvolatile memory device, For example, it is necessary to apply to the source terminal and the bulk terminal. Therefore, each terminal of the semiconductor nonvolatile memory element requires a high voltage switch circuit that switches between a high voltage and a reference voltage.
[0003]
FIG. 6 is a circuit diagram for explaining the configuration and operation of a high-voltage switch circuit for controlling a high voltage when writing and erasing a semiconductor nonvolatile memory element in a conventional semiconductor nonvolatile memory device. FIG. 8 is a circuit diagram showing a conventional high voltage switch circuit and a semiconductor nonvolatile memory element, and FIG. 8 shows a high voltage switch circuit and a semiconductor nonvolatile memory when the semiconductor nonvolatile memory element is written in the conventional semiconductor nonvolatile memory device. FIG. 9 is a waveform diagram for explaining the relationship between the potential at each terminal of the memory element and time, and FIG. 9 shows the relationship between the potential at each terminal and time when erasing the semiconductor nonvolatile memory element in a conventional semiconductor nonvolatile memory device. FIG.
First, the configuration and operation of a high voltage switch circuit for controlling a high voltage when writing and erasing a semiconductor nonvolatile memory element in a conventional semiconductor nonvolatile memory device will be described with reference to FIG.
[0004]
FIG. 6 illustrates one high
The
[0005]
First, the circuit configuration of the high
[0006]
The gate terminal of the first P-channel transistor 65 is connected to the
The source terminal and bulk terminal of the second P-
[0007]
Further, the drain terminal of the second P-
[0008]
Next, the operation of the high
The second P-
[0009]
First, the VSS potential is applied to the
[0010]
Since the H-level VDD potential is also applied to the gate terminal of the second N-
[0011]
In this state, when the VSS potential applied to the
[0012]
Further, when the VPP potential, which is a high voltage applied to the
[0013]
Next, when a VDD potential that is H level is applied to the
[0014]
Since the L-level VSS potential is also applied to the gate terminal of the second N-
[0015]
In this state, when the VSS potential applied to the
[0016]
Further, when the VPP potential that is a high voltage applied to the
[0017]
With the above circuit configuration and operation, the VDD potential or the VPP potential is applied to the gate terminal of the semiconductor
[0018]
Next, the timing when the semiconductor
[0019]
FIG. 7 is a circuit diagram showing a semiconductor nonvolatile memory device. One semiconductor
The
[0020]
In order to write the semiconductor
[0021]
The
[0022]
In the initial state of the write operation, the
[0023]
First, the
[0024]
Next, when the potential of the
[0025]
When the potential of the
[0026]
Finally, the
Writing into the semiconductor
[0027]
Next, the erase operation of the semiconductor
[0028]
The
[0029]
In the initial state of the erase operation, the
[0030]
First, the
[0031]
Next, when the potential of the
[0032]
After the erasure of the semiconductor
[0033]
Finally, the
Erase of the semiconductor
[0034]
[Problems to be solved by the invention]
In the prior art semiconductor nonvolatile memory device, the high voltage VPP potential used for writing and erasing the semiconductor
[0035]
In this conventional high
[0036]
Therefore, the source potential of the second N-
Since this problem occurs, the VPP potential applied to the
[0037]
A driving method is also conceivable in which the VPP potential is applied to the
When the VPP potential is applied to the
[0038]
However, even if the signal level applied to the
Therefore, by applying the VPP potential to the
[0039]
In other words, in the conventional semiconductor nonvolatile memory device, the output potential of the high
That is, even if there is a semiconductor nonvolatile memory element capable of writing / erasing at high speed, VPP voltage control cannot be performed in a short time, and a semiconductor nonvolatile device capable of high-speed writing / erasing cannot be realized.
[0040]
[Object of invention]
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor nonvolatile memory device that can solve the above-described problems and can be written and erased at high speed.
[0041]
[Means for Solving the Problems]
In order to achieve the above-described object, the semiconductor nonvolatile memory device of the present invention employs the following means.
[0042]
A semiconductor nonvolatile memory device according to the present invention includes a semiconductor nonvolatile memory element that electrically writes and erases, and a high voltage switch circuit that controls a high voltage applied to a terminal of the semiconductor nonvolatile memory element. A sex memory device,
The high voltage switch circuit is:
An input terminal, an output terminal, a VDD terminal for applying a reference potential, a VSS terminal for applying a first power supply potential of the semiconductor nonvolatile memory element, and a second power supply of the first power supply potential or high voltage A VM terminal for applying a potential;
A first inverter having an input connected to the input terminal and connected between the VSS terminal and the VDD terminal;
A second inverter having an output connected to the output terminal and connected between the VM terminal and the VDD terminal;
The first inverter is connected between the output of the first inverter and the input of the second inverter so that the first power supply potential or the second power supply potential does not return to the output of the first inverter. One transistor,
A second transistor connected between the VDD terminal and the input of the second inverter and applying the reference potential to the input of the second inverter according to an input signal of the first inverter;
Connected between the VM terminal and the input of the second inverter, and the first power supply potential or the second power supply potential is fed back to the input of the second inverter by the output potential of the second inverter. A third transistor to be
A fourth transistor connected between the VDD terminal and the output of the second inverter and applying the reference potential to the output of the second inverter according to the output signal of the first inverter;And
The first inverter includes a P-channel fifth transistor and an N-channel sixth transistor,
The second inverter includes a P-channel seventh transistor and an N-channel eighth transistor,
The second transistor has a lower on-resistance than the third transistor,
The fourth transistor has lower on-resistance than the eighth transistorIt is characterized by that.
[0044]
[Action]
In this semiconductor nonvolatile memory device, the second power supply potential of the second inverter of the high voltage switch circuit for controlling the high voltage applied to the semiconductor nonvolatile memory element is set to a high voltage, and then input to the high voltage switch circuit. By applying a potential necessary for writing and erasing of the semiconductor nonvolatile memory element to each terminal of the semiconductor nonvolatile memory element by setting the signal to the first power supply voltage potential or the reference voltage potential, Write and erase.
[0045]
With the above-described high voltage switch circuit of the semiconductor nonvolatile memory device, it is possible to provide a semiconductor nonvolatile memory device capable of writing and erasing at high speed.
[0046]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, an optimal embodiment of the present invention will be described using the drawings. FIG. 1 is a circuit diagram for explaining the configuration and operation of a high voltage switch circuit for controlling a high voltage when writing and erasing a semiconductor nonvolatile memory element in the semiconductor nonvolatile memory device of the present invention. FIG. 3 is a circuit diagram showing a high voltage switch circuit and a semiconductor nonvolatile memory element, and FIGS. 3 and 4 are high voltage switch circuits for writing and erasing the semiconductor nonvolatile memory element in the semiconductor nonvolatile memory device of the present invention. FIG. 6 is a timing waveform diagram illustrating the relationship between potential and time at each terminal of the semiconductor nonvolatile memory element.
[0047]
First, the configuration and operation of a high voltage switch circuit for controlling a high voltage when writing and erasing a semiconductor nonvolatile memory element in the semiconductor nonvolatile memory device of the present invention will be described with reference to FIG.
[0048]
FIG. 1 shows one semiconductor
An actual semiconductor nonvolatile memory device includes a plurality of semiconductor
[0049]
The high
[0050]
When the semiconductor
Therefore, writing and erasing can be performed by connecting the
[0051]
First, the configuration of the high
Further, the gate terminal of the P-channel
[0052]
A P-
The P-
[0053]
An N-channel
The N-channel
[0054]
A P-channel
The P-channel
[0055]
The
The bulk terminal of the P-channel fifth transistor 15 is connected to the
[0056]
The
The bulk terminal of the P-channel
[0057]
The
By setting the on-resistance in this manner, the potential of the node M can be functioned to instantaneously become the VDD potential.
[0058]
The
By setting the on-resistance in this way, it functions to instantaneously set the potential of the
[0059]
Next, the operation of the high
[0060]
The P-channel
The N-channel
[0061]
Further, the P-
The P-channel
[0062]
First, the VSS potential is applied to the
As a result, the node N, which is the output of the
[0063]
On the other hand, the VSS potential of the node N is connected to the gate terminal of the P-channel
[0064]
At this time, since the signal of the VDD potential which is H level is applied from the
The output potential of the
[0065]
Next, the voltage at the
[0066]
Even if the potential of the node M changes to the VPP potential, the output potential of the
[0067]
Next, while maintaining the voltage at the
Thus, the P-
[0068]
Further, since the output of the
When the P-channel
[0069]
Further, when the potential of the
As a result, the VPP potential necessary for writing and erasing is applied to the gate terminal of the semiconductor
[0070]
Then, after the writing and erasing of the semiconductor
As a result, the P-
[0071]
Then, the potential of the node M is changed from the VDD potential to the VSS potential, and the on-resistance of the P-channel
The node N becomes the VSS potential which is at the L level, the P-channel
[0072]
On the other hand, the output of the VSS potential which is the L level of the
[0073]
Further, when the potential of the
[0074]
Finally, when the potential of the
In this way, after the potential of the
[0075]
In addition, when the VSS potential is applied to the
[0076]
Further, the node N which is the output of the
As a result, the potential of the
[0077]
Further, since the potential of the
As a result, the VSS potential is stably output from the
[0078]
Next, when the potential of the
The N-channel
[0079]
Therefore, before the potential of the node M changes from the VDD potential to the VPP potential, the gate terminal of the N-channel
[0080]
As described above, regardless of whether the signal level of the
[0081]
Further, even if the signal level of the
[0082]
As described above, in the configuration of the high
[0083]
In the configuration of the high-
Then, the potential of the node M is operated so as not to return to the potential of the node N.
[0084]
Further, the P-
[0085]
The N-channel
[0086]
Then, the P-channel
[0087]
Further, the
[0088]
By configuring the high
[0089]
Next, a write timing to the semiconductor nonvolatile memory element using the high
[0090]
As shown in FIG. 2, the first high-
[0091]
The
[0092]
In FIG. 2, only one semiconductor
[0093]
First, the write operation will be described.
The
[0094]
First, the VSS potential is applied to the
As a result, the VDD potential is applied to the gate terminal of the semiconductor
[0095]
Next, the VSS potential of the
[0096]
Then, the VDD potential of the
As a result, the
[0097]
As a result, the gate terminal of the semiconductor
[0098]
After the writing is completed, the VDD potential of the
Thereby, the VDD potential is applied to the source terminal of the semiconductor
[0099]
Finally, when the potential of the
By driving at the timing described above, the write time of the semiconductor
[0100]
Next, the write timing in another embodiment of the semiconductor nonvolatile memory element using the high voltage switch circuit described in FIG. 1 will be described with reference to FIGS. In the writing method described with reference to FIG. 3, the
[0101]
The
[0102]
First, the VSS potential is applied to the
Thereby, the VSS potential is applied to the gate terminal of the semiconductor
[0103]
Next, the VSS potential of the
[0104]
Then, a VDD potential signal is input to the
As a result, the potential of the
As a result, the gate terminal of the semiconductor
[0105]
After the writing is completed, the potential of the
As a result, the potential of the
[0106]
Finally, when the potential of the VM terminal is returned from the VPP potential to the VSS potential, the potential of the
By driving at the timing described above, the writing time of the semiconductor
[0107]
Next, the erase timing in the embodiment of the semiconductor nonvolatile memory element using the high voltage switch circuit described in FIG. 1 will be described with reference to FIGS.
[0108]
The erasing of the semiconductor
[0109]
First, the VSS potential is applied to the
Thereby, the VSS potential is applied to the gate terminal of the semiconductor
[0110]
Next, the VSS potential of the
[0111]
Then, a signal of the VDD potential from the VSS potential is inputted as the potential of the
As a result, the potential of the
[0112]
The potential of the
As a result, the gate terminal of the semiconductor
[0113]
Then, after the erasure is completed, a signal of the VSS potential from the VDD potential is input to the
As a result, the potential of the
[0114]
The potential of the
As a result, the potential of the
[0115]
Finally, the potential of the VM terminal is returned from the VPP potential to the VSS potential. As a result, the potential of the
By driving at the above timing, the erase time of the semiconductor
[0116]
Therefore, the semiconductor non-volatile device of the present invention is a high-voltage switch capable of controlling a high voltage applied to a semiconductor non-volatile memory element for electrically writing and erasing at high speed with the power supply voltage amplitude of the semiconductor non-volatile device. The circuit makes it possible to change the VPP potential applied to the VM terminal from the VSS potential to the VPP potential one digit or more earlier than in the past, so that the VPP voltage can be applied to the semiconductor nonvolatile memory element at high speed.
Therefore, it is possible to provide a semiconductor nonvolatile device capable of high-speed writing / erasing.
[0117]
【The invention's effect】
As described above, according to the semiconductor nonvolatile memory device according to the present invention, which is composed of the semiconductor nonvolatile memory element that is electrically written and erased, the high voltage switch circuit that controls the high voltage applied to the semiconductor nonvolatile memory element. The first inverter operating with the first power supply voltage, the second inverter operating with the second power supply voltage, the first inverter and the second inverter are connected via a transistor, A transistor for feeding back the second power supply voltage of the second inverter to the input of the second inverter, a transistor for applying a reference potential to the input of the second inverter, and a reference to the output of the second inverter Since it is composed of a transistor for applying a potential, the second power supply potential can be increased to high voltage at high speed, and writing can be performed at high speed. It becomes possible to realize a semiconductor nonvolatile memory device erasable.
[0118]
Further, according to the present invention, the second power supply potential of the high voltage switch circuit can be increased to a high voltage at high speed, so that an accurate write / erase time can be controlled, and the semiconductor nonvolatile memory element can be controlled. Reliability will also be improved.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a high voltage switch circuit of a semiconductor nonvolatile memory device according to an embodiment of the present invention.
FIG. 2 is a circuit diagram showing a configuration of a high voltage switch circuit and a semiconductor nonvolatile memory element for explaining drive timing of the high voltage switch circuit of the semiconductor nonvolatile memory device in the embodiment of the present invention.
FIG. 3 is a waveform diagram showing write drive timing of a high-voltage switch circuit of a semiconductor nonvolatile memory device according to an embodiment of the present invention.
FIG. 4 is a waveform diagram showing another write drive timing of the high-voltage switch circuit of the semiconductor nonvolatile memory device according to the embodiment of the present invention.
FIG. 5 is a waveform diagram showing an erasing drive timing of a high voltage switch circuit of a semiconductor nonvolatile memory device according to an embodiment of the present invention.
FIG. 6 is a circuit diagram showing a configuration of a high voltage switch circuit of a conventional semiconductor nonvolatile memory device.
FIG. 7 is a circuit diagram showing a configuration of a high voltage switch circuit and a semiconductor nonvolatile memory element for explaining drive timing of a high voltage switch circuit of a semiconductor nonvolatile memory device according to a conventional technique.
FIG. 8 is a waveform diagram showing write drive timing of a high-voltage switch circuit of a conventional semiconductor nonvolatile memory device.
FIG. 9 is a waveform diagram showing drive timings for erasure of a high-voltage switch circuit in a conventional semiconductor nonvolatile memory device.
[Explanation of symbols]
11: High voltage switch circuit 13: Input terminal
15: P-channel fifth transistor
17: N-channel sixth transistor
18: First inverter
19: P-channel first transistor
21: P-channel seventh transistor
23: N-channel eighth transistor
24: Second inverter
25: P-channel second transistor
27: P-channel fourth transistor
29: N-channel third transistor
31: Output terminal 33: Semiconductor nonvolatile memory element
35: VDD terminal 37: VSS terminal
39: VM terminal 63: High voltage switch circuit
65: First P-channel transistor
67: Second P-channel transistor
68: Inverter
69: First N-channel transistor
71: Second N-channel transistor
Claims (1)
前記高電圧スイッチ回路は、
入力端子と、出力端子と、基準電位を印加するVDD端子と、前記半導体不揮発性記憶素子の第1の電源電位を印加するVSS端子と、該第1の電源電位又は高電圧の第2の電源電位を印加するVM端子と、を備え、
前記入力端子に入力が接続され、前記VSS端子と前記VDD端子との間に接続される第1のインバータと、
前記出力端子に出力が接続され、前記VM端子と前記VDD端子との間に接続される第2のインバータと、
前記第1のインバータの出力と前記第2のインバータの入力との間に接続され、前記第1の電源電位又は前記第2の電源電位が前記第1のインバータの出力に戻らないようにする第1のトランジスタと、
前記VDD端子と前記第2のインバータの入力との間に接続され、前記第1のインバータの入力信号により前記第2のインバータの入力に前記基準電位を印加する第2のトランジスタと、
前記VM端子と前記第2のインバータの入力との間に接続され、前記第2のインバータの出力電位により前記第1の電源電位又は前記第2の電源電位を前記第2のインバータの入力へフィードバックさせる第3のトランジスタと、
前記VDD端子と前記第2のインバータの出力との間に接続され、前記第1のインバータの出力信号により前記第2のインバータの出力に前記基準電位を印加する第4のトランジスタと、
を有し、
前記第1のインバータは、Pチャネル型の第5のトランジスタとNチャネル型の第6のトランジスタとにより構成され、
前記第2のインバータは、Pチャネル型の第7のトランジスタとNチャネル型の第8のトランジスタとにより構成され、
前記第2のトランジスタは、前記第3のトランジスタよりオン抵抗が小さく、
前記第4のトランジスタは、前記第8のトランジスタよりオン抵抗が小さいことを特徴とする半導体不揮発性記憶装置。 A semiconductor nonvolatile memory device comprising: a semiconductor nonvolatile memory element that electrically writes and erases; and a high voltage switch circuit that controls a high voltage applied to a terminal of the semiconductor nonvolatile memory element,
The high voltage switch circuit is:
An input terminal, an output terminal, a VDD terminal for applying a reference potential, a VSS terminal for applying a first power supply potential of the semiconductor nonvolatile memory element, and a second power supply of the first power supply potential or high voltage A VM terminal for applying a potential;
A first inverter having an input connected to the input terminal and connected between the VSS terminal and the VDD terminal;
A second inverter having an output connected to the output terminal and connected between the VM terminal and the VDD terminal;
The first inverter is connected between the output of the first inverter and the input of the second inverter so that the first power supply potential or the second power supply potential does not return to the output of the first inverter. One transistor,
A second transistor connected between the VDD terminal and the input of the second inverter and applying the reference potential to the input of the second inverter according to an input signal of the first inverter;
Connected between the VM terminal and the input of the second inverter, and the first power supply potential or the second power supply potential is fed back to the input of the second inverter by the output potential of the second inverter. A third transistor to be
A fourth transistor connected between the VDD terminal and the output of the second inverter, and applying the reference potential to the output of the second inverter by an output signal of the first inverter;
Have
The first inverter includes a P-channel fifth transistor and an N-channel sixth transistor,
The second inverter includes a P-channel seventh transistor and an N-channel eighth transistor,
The second transistor has a lower on-resistance than the third transistor,
The fourth transistor, the semi-conductor non-volatile memory device you wherein the on-resistance is smaller than the transistors of the eighth.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001295252A JP4739619B2 (en) | 2001-09-27 | 2001-09-27 | Semiconductor nonvolatile memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001295252A JP4739619B2 (en) | 2001-09-27 | 2001-09-27 | Semiconductor nonvolatile memory device |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2003100090A JP2003100090A (en) | 2003-04-04 |
JP2003100090A5 JP2003100090A5 (en) | 2008-10-02 |
JP4739619B2 true JP4739619B2 (en) | 2011-08-03 |
Family
ID=19116718
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001295252A Expired - Fee Related JP4739619B2 (en) | 2001-09-27 | 2001-09-27 | Semiconductor nonvolatile memory device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4739619B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6070114B2 (en) * | 2012-11-28 | 2017-02-01 | セイコーエプソン株式会社 | Integrated circuit device, vibration device and electronic equipment |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10510657A (en) * | 1995-07-28 | 1998-10-13 | マイクロン・クォンタム・デバイセズ・インコーポレイテッド | Memory system with programmable control parameters |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6226700A (en) * | 1985-07-26 | 1987-02-04 | Nec Corp | Driver circuit |
JP2905666B2 (en) * | 1992-05-25 | 1999-06-14 | 三菱電機株式会社 | Internal voltage generation circuit in semiconductor device and nonvolatile semiconductor memory device |
-
2001
- 2001-09-27 JP JP2001295252A patent/JP4739619B2/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10510657A (en) * | 1995-07-28 | 1998-10-13 | マイクロン・クォンタム・デバイセズ・インコーポレイテッド | Memory system with programmable control parameters |
Also Published As
Publication number | Publication date |
---|---|
JP2003100090A (en) | 2003-04-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20010021128A1 (en) | Word line driver having a divided bias line in a non-volatile memory device and method for driving word lines | |
TWI696999B (en) | Level shifters and semi-conductor devices | |
EP2091153A1 (en) | Voltage switching circuit | |
KR950020749A (en) | Semiconductor Nonvolatile Memory | |
KR930001654B1 (en) | Semiconductor memory integrated circuit | |
KR930001656B1 (en) | Integrated memory circuit | |
KR20030009101A (en) | High speed decoder for flash memory | |
KR900005460A (en) | Semiconductor memory | |
EP0377840A2 (en) | Nonvolatile semiconductor memory device having reference potential generating circuit | |
KR900005449A (en) | Semiconductor integrated circuit | |
JP3865238B2 (en) | Nonvolatile semiconductor memory | |
JP4739619B2 (en) | Semiconductor nonvolatile memory device | |
US5353249A (en) | Non-volatile semiconductor memory device | |
JP2510521B2 (en) | EEPROM device | |
JPH0785685A (en) | Semiconductor device | |
KR100449864B1 (en) | Boosting circuit | |
JPH08255491A (en) | Reset circuit of positive or negative high voltage | |
KR100293634B1 (en) | Erasing control circuit for flash memory device | |
KR20000006521A (en) | Nonvolatile semiconductor memory device | |
JP2003015753A (en) | Voltage switching circuit | |
JP3755967B2 (en) | Decoder circuit | |
JP3323539B2 (en) | Semiconductor device | |
KR100308120B1 (en) | Semiconductor memory device ahving static burn-in test circuit | |
JP3314818B2 (en) | Semiconductor nonvolatile memory device and erase / write method thereof | |
US7372308B2 (en) | High-voltage generation circuits and nonvolatile semiconductor memory device with improved high-voltage efficiency and methods of operating |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080820 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080820 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080820 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110222 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110404 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110426 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110428 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4739619 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140513 Year of fee payment: 3 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |