JP4725541B2 - データ転送制御装置及び電子機器 - Google Patents

Description

本発明は、データ転送制御装置及び電子機器に関する。

近年、ＥＭＩノイズの低減などを目的としたインターフェースとしてＬＶＤＳ（Low Voltage Differential Signaling）などの高速シリアル転送のインターフェースが脚光を浴びている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号（Differential Signals）により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。

一般的な携帯電話は、電話番号入力や文字入力のためのボタンが設けられる第１の機器部分と、メインＬＣＤ（Liquid Crystal Display）やサブＬＣＤやカメラ（ＣＣＤ）が設けられる第２の機器部分と、第１、第２の機器部分を接続するヒンジなどの接続部分により構成される。従って、第１の機器部分に設けられる第１の基板と、第２の機器部分に設けられる第２の基板との間のデータ転送を、差動信号を用いたシリアル転送により行えば、接続部分を通る配線の本数を減らすことができ、好都合である。

ところで、ＣＣＤやＣＭＯＳなどのカメラ（撮像デバイス）から出力されるカメラデータには、種々のフォーマットがある。具体的にはＹＵＶ４２２、ＹＵＶ４２０、ＲＧＢ８８８、ＲＧＢ５６５、ＲＧＢ４４４、ＲＡＷ６、ＲＡＷ７、ＲＡＷ８、ＲＡＷ１０、ＲＡＷ１２、ＪＰＥＧ８などのフォーマットがある。ここでＹＵＶ４２２及びＹＵＶ４２０は８ビットのデータ（１つのデータ単位が８ビットのデータ）として入力され、ＲＧＢ８８８は２４ビット、ＲＧＢ５６５は１６ビット、ＲＧＢ４４４は１２ビットのデータとして入力される。またＲＡＷ６、ＲＡＷ７、ＲＡＷ８、ＲＡＷ１０、ＲＡＷ１２は、各々、６、７、８、１０、１２ビットのデータとして入力され、ＪＰＥＧ８は８ビットのデータとして入力される。従って、カメラデータをパケット化して、カメラが設けられている第２の機器部分から、ホストデバイスが設けられている第１の機器部分へとシリアル転送する場合には、これらの多様なフォーマットをサポートできることが望ましい。

ところが、このような多様なフォーマットのカメラデータをパケット化する場合に、冗長データのビット数が多くなってしまうと、シリアルバスでのデータ転送量が大きくなってしまう。一方、冗長データのビット数を０にして上述の多様なフォーマットに対応しようとすると、回路規模の増大化などの問題を招く。
特開２００１−２２２２４９号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、回路の大規模化を抑えながらも多様なフォーマットのデータの効率的なシリアル転送を実現できるデータ転送制御装置及びこれを含む電子機器を提供することにある。

本発明は、データ転送を制御するデータ転送制御装置であって、１つのデータ単位がＫビット（Ｋは２以上の整数）となるデータがインターフェースバスを介して入力されるインターフェース回路と、シリアルバスを介して送信するパケットの生成を行うリンクコントローラとを含み、前記リンクコントローラは、Ｋビットの前記データに対してＬビット（Ｌは０以上の整数）のダミーデータを付加することで得られる（Ｋ＋Ｌ）ビットのデータが、Ｍ個（Ｍは１以上の整数）ずつ集まった（Ｎ×Ｉ）バイト（Ｎ、Ｉは１以上の整数）のパック化データを生成するデータフォーマッタと、前記シリアルバスを介して送信するパケットとして、前記パック化データがデータフィールドに挿入されるパケットを生成するパケット生成回路とを含み、前記データフォーマッタは、前記Ｋに応じて前記Ｌ及びＭが可変に設定される前記パック化データを生成するデータ転送制御装置に関係する。

本発明によれば、Ｋビットのデータに対してＬビットのダミーデータを付加することで得られる（Ｋ＋Ｌ）ビットのデータが、Ｍ個ずつ集まった（Ｎ×Ｉ）バイトのデータであって、Ｋに応じてＬ及びＭが可変に設定されるパック化データが生成される。そしてこのパック化データが、シリアルバスを介して送信されるパケットのデータフィールドに挿入（設定）される。このようにＫに応じてパック化データのＬを可変に設定することで、シリアルバスでのデータ転送量を低減することが可能になる。またＫに応じてパック化データのＭを可変に設定することで、回路の大規模化を抑えることが可能になる。従って本発明によれば、回路規模を抑えながらも、多様なフォーマットのデータの効率的なシリアル転送を実現できるようになる。

また本発明では、前記データフォーマッタは、Ｋ＝６、Ｉ＝１である場合にはＬ＝０、Ｍ＝４、Ｎ＝３となり、或いはＫ＝７、Ｉ＝１である場合にはＬ＝１、Ｍ＝２、Ｎ＝２となり、或いはＫ＝８、Ｉ＝１である場合にはＬ＝０、Ｍ＝２、Ｎ＝２となり、或いはＫ＝１０、Ｉ＝１である場合にはＬ＝２、Ｍ＝２、Ｎ＝３となり、或いはＫ＝１２、Ｉ＝１である場合にはＬ＝０、Ｍ＝２、Ｎ＝３となり、或いはＫ＝１６、Ｉ＝１である場合にはＬ＝０、Ｍ＝１、Ｎ＝２となり、或いはＫ＝２４、Ｉ＝１である場合にはＬ＝０、Ｍ＝１、Ｎ＝３となるパック化データを生成するようにしてもよい。なおこれら以外のフォーマットを採用してもよい。

また本発明では、前記データフォーマッタは、Ｋ＝６、Ｉ＝２である場合にはＬ＝０、Ｍ＝８、Ｎ＝３となり、或いはＫ＝７、Ｉ＝２である場合にはＬ＝１、Ｍ＝４、Ｎ＝２となり、或いはＫ＝８、Ｉ＝２である場合にはＬ＝０、Ｍ＝４、Ｎ＝２となり、或いはＫ＝１０、Ｉ＝２である場合にはＬ＝１、Ｍ＝３、Ｎ＝２となり、或いはＫ＝１２、Ｉ＝２である場合にはＬ＝０、Ｍ＝４、Ｎ＝３となり、或いはＫ＝１６、Ｉ＝２である場合にはＬ＝０、Ｍ＝２、Ｎ＝２となり、或いはＫ＝２４、Ｉ＝２である場合にはＬ＝０、Ｍ＝２、Ｎ＝３となるパック化データを生成するようにしてもよい。なおこれら以外のフォーマットを採用してもよい。

また本発明では、Ｎ×８×Ｉ＝（Ｋ＋Ｌ）×Ｍであってもよい。但し、例外的にＮ×８×Ｉ＝（Ｋ＋Ｌ）×Ｍとならない場合があってもよい。

また本発明では、前記パケット生成回路は、前記シリアルバスを介して送信するパケットのヘッダに、前記Ｍ、Ｎを設定するための設定情報を挿入するようにしてもよい。

このようにすれば、パケットの受信側が行うパック化データのフォーマット変換を容易化できる。

また本発明では、前記Ｍ、Ｎを設定するための設定情報を記憶する内部レジスタを含み、前記データフォーマッタは、前記設定情報に基づいて、前記ダミーデータを挿入するようにしてもよい。

このようにすれば、ダミーデータの挿入処理を簡素化できる。なお、データフォーマッタは、ビットカウンタでのカウント値やバイトカウンタでのカウント値に基づいて、ダミーデータの挿入位置等を判断できる。

また本発明は、上記のいずれかに記載のデータ転送制御装置と、前記インターフェースバスを介して前記データ転送制御装置に接続される１又は複数のデバイスとを含む電子機器に関係する。

また本発明は、データ転送を制御するデータ転送制御装置であって、システムバスを介して接続されるホストデバイスとの間でのインターフェース処理を行うインターフェース回路と、シリアルバスを介して受信したパケットの解析を行い、１つのデータ単位がＫビット（Ｋは２以上の整数）となるデータを前記インターフェース回路に出力するリンクコントローラとを含み、前記シリアルバスを介して受信したパケットのデータフィールドには、Ｋビットの前記データに対してＬビット（Ｌは０以上の整数）のダミーデータを付加することで得られる（Ｋ＋Ｌ）ビットのデータが、Ｍ個（Ｍは１以上の整数）ずつ集まった（Ｎ×Ｉ）バイト（Ｎ、Ｉは１以上の整数）のデータであって、前記Ｋに応じて前記Ｌ及びＭが可変に設定されるパック化データが挿入され、前記リンクコントローラは、前記パック化データからＫビットの前記データを抽出して前記インターフェース回路に出力するデータフォーマッタを含むデータ転送制御装置に関係する。

本発明によれば、Ｋビットのデータに対してＬビットのダミーデータを付加することで得られる（Ｋ＋Ｌ）ビットのデータが、Ｍ個ずつ集まった（Ｎ×Ｉ）バイトのデータであって、Ｋに応じてＬ及びＭが可変に設定されるパック化データが、シリアルバスを介して受信したパケットのデータフィールドに挿入される。そしてデータフォーマッタは、パケットのデータフィールドに挿入されたこのパック化データから、Ｋビットのデータを抽出してインターフェース回路に出力する。このようにＫに応じてパック化データのＬが可変に設定されることで、シリアルバスでのデータ転送量を低減することが可能になる。またＫに応じてパック化データのＭが可変に設定されることで、回路の大規模化を抑えることが可能になる。従って本発明によれば、回路規模を抑えながらも、多様なフォーマットのデータの効率的なシリアル転送を実現できるようになる。

また本発明では、パケットに挿入される前記パック化データは、Ｋ＝６、 Ｉ＝１である場合にはＬ＝０、Ｍ＝４、Ｎ＝３となり、或いはＫ＝７、 Ｉ＝１である場合にはＬ＝１、Ｍ＝２、Ｎ＝２となり、或いはＫ＝８、 Ｉ＝１である場合にはＬ＝０、Ｍ＝２、Ｎ＝２となり、或いはＫ＝１０、Ｉ＝１である場合にはＬ＝２、Ｍ＝２、Ｎ＝３となり、或いはＫ＝１２、Ｉ＝１である場合にはＬ＝０、Ｍ＝２、Ｎ＝３となり、或いはＫ＝１６、Ｉ＝１である場合にはＬ＝０、Ｍ＝１、Ｎ＝２となり、或いはＫ＝２４、Ｉ＝１である場合にはＬ＝０、Ｍ＝１、Ｎ＝３となるデータであってもよい。なおこれら以外のフォーマットを採用してもよい。

また本発明では、パケットに挿入される前記パック化データは、Ｋ＝６、 Ｉ＝２である場合にはＬ＝０、Ｍ＝８、Ｎ＝３となり、或いはＫ＝７、 Ｉ＝２である場合にはＬ＝１、Ｍ＝４、Ｎ＝２となり、或いはＫ＝８、 Ｉ＝２である場合にはＬ＝０、Ｍ＝４、Ｎ＝２となり、或いはＫ＝１０、Ｉ＝２である場合にはＬ＝１、Ｍ＝３、Ｎ＝２となり、或いはＫ＝１２、Ｉ＝２である場合にはＬ＝０、Ｍ＝４、Ｎ＝３となり、或いはＫ＝１６、Ｉ＝２である場合にはＬ＝０、Ｍ＝２、Ｎ＝２となり、或いはＫ＝２４、Ｉ＝２である場合にはＬ＝０、Ｍ＝２、Ｎ＝３となるデータであってもよい。なおこれら以外のフォーマットを採用してもよい。

また本発明では、Ｎ×８×Ｉ＝（Ｋ＋Ｌ）×Ｍであってもよい。但し、例外的にＮ×８×Ｉ＝（Ｋ＋Ｌ）×Ｍとならない場合があってもよい。

また本発明では、前記シリアルバスを介して受信したパケットのヘッダには、前記Ｍ、Ｎを設定するための設定情報が挿入され、前記リンクコントローラは、受信したパケットのヘッダを解析し、前記設定情報をパケットのヘッダから抽出するパケット解析回路を含み、前記データフォーマッタは、前記設定情報に基づいて、前記パック化データからＫビットの前記データを抽出するようにしてもよい。

このようにすれば、パック化データからＫビットのデータを抽出する処理を容易化できる。

また本発明では、前記シリアルバスを介して受信したパケットのヘッダには、前記Ｍ、Ｎを設定するための設定情報が挿入され、前記リンクコントローラは、受信したパケットのヘッダを解析し、前記設定情報をパケットのヘッダから抽出するパケット解析回路を含み、前記データフォーマッタは、前記設定情報に基づいて、前記ダミーデータを削除するようにしてもよい。

このようにすれば、ダミーデータの削除処理を簡素化できる。なお、データフォーマッタは、ビットカウンタでのカウント値やバイトカウンタでのカウント値に基づいて、ダミーデータの削除位置等を判断できる。

また本発明は、上記のいずれかに記載のデータ転送制御装置と、前記システムバスを介して前記データ転送制御装置に接続される前記ホストデバイスとを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．システム構成
図１に本実施形態のデータ転送制御装置（データ転送制御回路）及びそのシステム構成例を示す。本実施形態では図１のホスト側、ターゲット側のデータ転送制御装置１０、３０を用いることで、いわゆるシステムバス、インターフェースバス間のブリッジ機能を実現している。

なおデータ転送制御装置１０、３０は図１の構成に限定されず、図１の回路ブロックの一部を省略したり、回路ブロック間の接続形態を変更したり、図１とは異なる回路ブロックを追加してもよい。例えばホスト側データ転送制御装置１０においてトランシーバ２０の構成を省略したり、ターゲット側データ転送制御装置３０においてトランシーバ４０の構成を省略してもよい。またデータ転送制御装置３０と表示ドライバ６又はカメラ８（撮像デバイス、カメラデバイス）は２チップ（半導体チップ）で構成してもよいが、１チップで構成することもできる。ホストデバイス５（システムデバイス）とデータ転送制御装置１０についても同様に１チップで構成することもできる。

ホスト（ＴＸ）側データ転送制御装置１０とターゲット（ＲＸ）側データ転送制御装置３０は、差動信号(differential signals）のシリアルバスを介してパケット転送を行う。より具体的には、シリアルバスの差動信号線（differential signal lines）を電流駆動又は電圧駆動することによりパケットの送受信を行う。

ホスト側データ転送制御装置１０は、ホストデバイス５（ＣＰＵ、ベースバンドエンジン、表示コントローラ等）との間のインターフェース処理を行うインターフェース回路９２を含む。このインターフェース回路９２はシステムバス（ホストバス）を介してホストデバイス５に接続される。システムバスは、ＲＧＢインターフェースバスとして用いたり、ＭＰＵ(Micro Processor Unit）インターフェースバスとして用いたり、シリアルインターフェースバスとして用いたり、カメラインターフェースバスとして用いることができる。ＲＧＢインターフェースバスとして用いる場合には、システムバスは、水平同期信号、垂直同期信号、クロック信号、データ信号などの信号線を含むことができる。ＭＰＵインターフェースバスとして用いる場合には、システムバスは、データ信号、リード信号、ライト信号、アドレス０信号（コマンド／パラメータ識別信号）、チップセレクト信号などの信号線を含むことができる。シリアルインターフェースバスとして用いる場合には、システムバスは、シリアルインターフェース用のチップセレクト信号、リード／ライト信号、アドレス０信号、データ信号、クロック信号などの信号線を含むことができる。カメラインターフェースバスとして用いる場合には、システムバスは、カメラインターフェース用の水平同期信号、垂直同期信号、クロック信号、データ信号などの信号線を含むことができる。

ホスト側データ転送制御装置１０は、リンク層の処理を行うリンクコントローラ９０（リンク層回路）を含む。このリンクコントローラ９０は、シリアルバス（ＬＶＤＳ）を介してターゲット側データ転送制御装置３０に転送されるパケット（リクエストパケット、ストリームパケット等）を生成し、生成したパケットを送信する処理を行う。具体的には、送信トランザクションを起動して、生成したパケットの送信をトランシーバ２０に指示する。

ホスト側データ転送制御装置１０は、物理層の処理等を行うトランシーバ２０（ＰＨＹ）を含む。このトランシーバ２０は、リンクコントローラ９０により指示されたパケットを、シリアルバスを介してターゲット側データ転送制御装置３０に送信する。またトランシーバ２０はターゲット側データ転送制御装置３０からのパケットの受信も行う。この場合にはリンクコントローラ９０が、受信したパケットを解析して、リンク層（トランザクション層）の処理を行う。

ターゲット側データ転送制御装置３０は、物理層の処理等を行うトランシーバ４０（ＰＨＹ）を含む。このトランシーバ４０は、シリアルバスを介してホスト側データ転送制御装置１０からのパケットを受信する。またトランシーバ４０はホスト側データ転送制御装置１０へのパケットの送信も行う。この場合にはリンクコントローラ１００が、送信するパケットを生成し、生成したパケットの送信を指示する。

ターゲット側データ転送制御装置３０はリンクコントローラ１００（リンク層回路）を含む。このリンクコントローラ１００は、ホスト側データ転送制御装置１０からのパケットの受信処理を行い、受信したパケットを解析するリンク層（トランザクション層）の処理を行う。

ターゲット側データ転送制御装置３０は、表示パネル７（ＬＣＤ等）を駆動する表示ドライバ６や、カメラ８（広義には１又は複数のデバイス）との間のインターフェース処理を行うインターフェース回路１１０を含む。このインターフェース回路１１０は、各種のインターフェース信号を生成し、インターフェースバスを介して表示ドライバ７等に出力する。またインターフェースバスを介してカメラ８から各種のインターフェース信号を受ける。このインターフェース回路１１０は、ＲＧＢインターフェース回路、ＭＰＵインターフェース回路、シリアルインターフェース回路、或いはカメラインターフェース回路（広義には第１〜第Ｎのインターフェース回路）などを含むことができる。

ホスト側（ホストデバイス５）のシステムバスがＲＧＢインターフェースバスとして用いられる場合には、ターゲット側（表示ドライバ６）のインターフェースバスもＲＧＢインターフェースバスとして用いられる。そしてインターフェース回路１１０（ＲＧＢインターフェース回路）は、ＲＧＢ用のインターフェース信号を生成して表示ドライバ６（広義にはデバイス）に出力する。またホスト側のシステムバスがＭＰＵインターフェースバスとして用いられる場合には、ターゲット側のインターフェースバスもＭＰＵインターフェースバスとして用いられる。そしてインターフェース回路１１０（ＭＰＵインターフェース回路）は、ＭＰＵ用のインターフェース信号を生成して表示ドライバ６に出力する。またホスト側のシステムバスがカメラインターフェースバスとして用いられる場合には、ターゲット側のインターフェースバスもカメラインターフェースバスとして用いられる。そしてターゲット側のインターフェース回路１１０（カメラインターフェース回路）はカメラ８からインターフェース信号を受ける。一方、ホスト側のインターフェース回路９２（カメラインターフェース回路）は、カメラインターフェース信号を生成してホストデバイス５に出力する。なおシステムバスとインターフェースバスのインターフェース形式を異ならせてもよい。

以上のようなインターフェース回路９２、１１０を設けることで、本実施形態ではホスト側のシステムバスとターゲット側のインターフェースバスとの間のバスブリッジ機能を実現している。

即ちシステムバスがＲＧＢインターフェースバスとして用いられる場合には、ホストデバイス５が出力したＲＧＢインターフェース信号を、差動信号のシリアルバスを介したパケット転送によりターゲット側に伝える。そしてターゲット側のインターフェース回路１１０が、ホスト側からのＲＧＢインターフェース信号に応じたＲＧＢインターフェース信号を表示ドライバ６に出力する。またシステムバスがＭＰＵインターフェースバスとして用いられる場合には、ホストデバイス５が出力したＭＰＵインターフェース信号を、差動信号のシリアルバスを介したパケット転送によりターゲット側に伝える。そしてターゲット側のインターフェース回路１１０が、ホスト側からのＭＰＵインターフェース信号に応じたＭＰＵインターフェース信号を表示ドライバ６に出力する。

またシステムバスがカメラインターフェースバスとして用いられる場合には、カメラ８が出力したカメラインターフェース信号（データ信号、垂直同期信号、水平同期信号）を、差動信号のシリアルバスを介したパケット転送によりターゲット側がホスト側に伝える。そしてホスト側のインターフェース回路９２が、ターゲット側からのカメラインターフェース信号に応じたカメラインターフェース信号をホストデバイス５に出力する。

なお図１では、ホストデバイス５が接続されるデータ転送制御装置１０がホスト側（ＴＸ）となり、カメラ８が接続されるデータ転送制御装置３０がターゲット側（ＲＸ）になっているが、本実施形態はこれに限定されない。例えば図２に示すように、カメラ８が接続されるデータ転送制御装置１０をホスト側（ＴＸ）にして、ホストデバイス５が接続されるデータ転送制御装置３０をターゲット側（ＲＸ）にしてもよい。

即ち本実施形態ではホスト側のデータ転送制御装置がクロック生成回路（ＰＬＬ回路）を有しており、生成されたクロックをターゲット側のデータ転送制御装置に出力する。そして図１の場合には、ホスト側のデータ転送制御装置１０は、クロック生成回路により生成した差動のクロック信号ＣＬＫ＋／−をターゲット側のデータ転送制御装置３０に出力する。するとターゲット側のデータ転送制御装置３０は、このＣＬＫ＋／−に基づいて差動のストローブ信号ＳＴＢ＋／−を生成する。そしてターゲット側のデータ転送制御装置３０は、ＳＴＢ＋／−のエッジ（立ち上がりエッジ又は立ち下がりエッジ）に同期して、差動のデータ信号ＤＴＩ＋／−（カメラデータ）を、ホスト側のデータ転送制御装置１０に出力する。

一方、図２の場合には、ホスト側のデータ転送制御装置３０は、クロック生成回路により差動のクロック信号ＣＬＫ＋／−を生成する。そしてホスト側のデータ転送制御装置３０は、ＣＬＫ＋／−のエッジに同期して差動のデータ信号ＤＴＯ＋／−（カメラデータ）を、ターゲット側のデータ転送制御装置１０に出力する。

なお差動信号であるＤＴＯ＋／−、ＣＬＫ＋／−、ＤＴＩ＋／−、ＳＴＢ＋／−を用いたシリアル転送手法については、後述する図１３で詳細に説明する。

２．カメラデータのフォーマット変換
ＣＣＤやＣＭＯＳなどのカメラから出力されるカメラデータには、ＹＵＶ４２２、ＹＵＶ４２０、ＲＧＢ８８８、ＲＧＢ５６５、ＲＧＢ４４４、ＲＡＷ６、ＲＡＷ７、ＲＡＷ８、ＲＡＷ１０、ＲＡＷ１２、ＪＰＥＧ８などの種々のフォーマットがある。そしてこれらのフォーマットでは、入力データのデータ単位のビット数が、６、７、８、１０、１２、１６、２４ビット（広義にはＫビット）というように異なっている。

ところが、シリアルバスを介して転送されるパケットは、バイト単位又はワード単位（広義にはＩバイト単位）のデータで構成される。従って、カメラデータをパケット化してシリアル転送するためには、６、７、８、１０、１２、１６又は２４ビットのカメラデータをバイト単位又はワード単位（Ｉバイト単位）のデータにフォーマット変換する必要がある。

このようなフォーマット変換を実現する第１、第２の比較例の手法を図３（Ａ）（Ｂ）、図４（Ａ）（Ｂ）に示す。図３（Ａ）〜図４（Ｂ）は、フォーマット変換の対象となるデータ（カメラデータ）が１０ビット（ＲＡＷ１０）である場合の例である。そして図３（Ａ）（Ｂ）はこの１０ビット単位のデータをバイト単位のデータに変換する場合の例であり、図４（Ａ）（Ｂ）は、１０ビット単位のデータを２バイト単位（ワード単位）のデータに変換する場合の例である。

なお図３（Ａ）等において、（１０１）は、１個目のデータ（１０ビットデータ）の１ビット目を意味し、（１０２）は、１個目のデータの２ビット目を意味する。また（２０１）は、２個目のデータの１ビット目を意味し、（２０２）は、２個目のデータの２ビット目を意味する。従って、（１０１）〜（１１０）は１個目のデータの１〜１０ビットを表し、（２０１）〜（２１０）は２個目のデータの１〜１０ビットを表すことになる。（３０１）〜（３１０）、（３０１）〜（４１０）等も同様である。

第１の比較例では、図３（Ａ）、図４（Ａ）に示すように、冗長データが挿入されるアンパックド（unpacked)のフォーマット変換を行っている。即ち図３（Ａ）では（１０１
）〜（１０８）が１個目のバイトデータに設定され、（１０９）、（１１０）と６ビットの冗長データ（×）が２個目のバイトデータに設定される。また（２０１）〜（２０８）が３個目のバイトデータに設定され、（２０９）、（２１０）と６ビットの冗長データが４個目のバイトデータに設定される。

このように第１の比較例では、２個のバイトデータを転送する毎に６ビットの冗長データを転送する必要がある。従ってＶＧＡ画面のデータを転送する毎に、６４０×４８０×６／８／１０２４＝２２５Ｋバイトの冗長データを転送しなければならなくなる。このため、シリアルバスのデータ転送量（トラフィック量）が過大になり、データ転送が非効率化する。

一方、第２の比較例では図３（Ｂ）、図４（Ｂ）に示すように、冗長データが全く挿入されないパックド(packed)のフォーマット変換を行っている。この第２の比較例では、冗長データが挿入されないため、第１の比較例に比べるとシリアルバスのデータ転送量を低減できる。しかしながら、この第２の比較例では、データフォーマッタ（デコード回路）やカウンタの回路規模が大きくなり、データ転送制御装置の大規模化や処理の繁雑化の問題を招く。特に、前述した多様なフォーマットの全てをサポートしようとすると、データ転送制御装置の大規模化や処理の繁雑化の問題は更に深刻になる。

３．データ転送制御装置の構成例
以上のような問題を解決する本実施形態のデータ転送制御装置の構成例を図５、図６に示す。なお図５、図６の回路ブロックの一部を省略したり、回路ブロック間の接続形態を変更したり、図５、図６とは異なる他の回路ブロックを追加してもよい。

図５はターゲット側（図２の場合はホスト側）のデータ転送制御装置３０の構成例である。図５において、インターフェース回路１１０はカメラ８（広義にはデバイス）との間のインターフェース処理を行う。そしてインターフェース回路１１０には、１つのデータ単位がＫビットとなるデータがインターフェースバスを介して入力される。なお、Ｋは２（或いは６）以上の整数である。

具体的にはインターフェース回路１１０には、１つのデータ単位のビット数が６、７、８、１０、１２、１６又は２４ビット（以下、適宜、６〜２４ビットと表記する）となるカメラデータＣＭＤＡＴが入力される。また垂直同期信号、水平同期信号に相当するＣＭＶＲＥＦ、ＣＭＨＲＥＦや、ＣＭＤＡＴを取り込むためのクロック信号ＣＭＣＬＫＩＮが入力される。

図７（Ａ）（Ｂ）にカメラデータが８ビットのＹＵＶフォーマットである場合のＣＭＤＡＴ、ＣＭＶＲＥＦ、ＣＭＨＲＥＦ、ＣＭＣＬＫＩＮの信号波形例を示す。図７（Ａ）に示すように、ＣＭＶＲＥＦがアクティブ（ハイレベル）になった後、ＣＭＨＲＥＦがアクティブになる毎に１ライン分のＣＭＤＡＴがインターフェース回路１１０に入力される。また図７（Ｂ）に示すようにＣＭＤＡＴはＣＭＣＬＫＩＮの例えば立ち上がりエッジによりサンプリングできる。インターフェース回路１１０はこのようにサンプリングされて取り込まれたデータ（カメラデータ）をリンクコントローラ１００に出力する。なお図７（Ｃ）（Ｄ）はカメラデータがＪＰＥＧフォーマットである場合の信号波形例である。

リンクコントローラ１００は、データフォーマッタ３００、ビットカウンタ３１０、バイトカウンタ３１２、パケット生成回路３２０、パケットバッファ３３０、内部レジスタ３５０を含む。なおこれらの一部を省略した構成としてもよい。

データフォーマッタ３００はデータのフォーマット変換を行う。例えばインターフェース回路１１０から順次入力されるＫビット（６〜２４ビット）のデータを受けて、フォーマット変換を行い、パック化データ（packed data）を生成する。そして生成されたパッ
ク化データを例えば８ビット又は１６ビット（広義にはＩバイト）単位でパケット生成回路３２０に出力する。

より具体的にはデータフォーマッタ３００は、Ｋビットのデータ（Ｋビット単位のデータ）に対してＬビットのダミーデータを付加することで得られる（Ｋ＋Ｌ）ビットのデータが、Ｍ個ずつ集まった（Ｎ×Ｉ）バイトのパック化データを生成する。なおＬは０以上の整数であり、Ｍは１以上の整数であり、Ｎは１（或いは２）以上の整数である。またＩは１以上の整数である。

この場合に本実施形態ではデータフォーマッタ３００は、Ｋに応じてＬ及びＭが可変に設定される（Ｋに応じてＬ及びＭが変化する）パック化データを生成する。またデータフォーマッタ３００は、内部レジスタ３５０に記憶されるＰＣＳ、ＰＷ（Ｍ、Ｎ）の設定情報に基づき決められるビット位置にダミーデータを挿入する処理を行う。

図８、図９に、データフォーマッタ３００により生成されるパック化データの例を示す。図８は、生成されたパック化データを１バイト（８ビット）毎に出力する場合の例であり、図９は２バイト（１６ビット）毎に出力する場合の例である。

図８、図９において、ＤＡＴＡは、Ｋビット単位で入力されるデータ（カメラデータ）を表す。ＰＷはパック幅（パック化データのサイズ）である。このパック幅ＰＷはＮ×Ｉバイトと表すことができ、図８ではＰＷはＮバイトになり、図９ではＰＷはＮ×２バイト（Ｎワード）になる。またＰＣＳはパック内データ個数（パック化データ内におけるＫビットデータの個数）であり、ＰＣＳ＝Ｍと表すことができる。なお図８、図９におけるダミーデータ（冗長データ）のビット数（個数）はＬと表すことができる。

図８では、入力データ（カメラデータ）がＫ＝６、７、８、１０、１２、１６、２４ビットである場合に、各々、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７に示すようなパック化データが生成される。図９では、入力データがＫ＝６、７、８、１０、１２、１６、２４ビットである場合に、各々、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７に示すようなパック化データが生成される。そして図８、図９では、入力データのビット数Ｋに応じて、ダミーデータのビット数Ｌと、パック内データ個数ＰＣＳに相当するＭ（或いはパック幅ＰＷに相当するＮ）が可変に変化している。なお図８、図９の詳細については後述する。

データフォーマッタ３００は、データバッファ３０２、ダミーデータ挿入回路３０４を含む。データバッファ３０２には、Ｋビット（８〜２４ビット）単位のデータが入力され、８ビット又は１６ビット単位でパック化データを出力する。ダミーデータ挿入回路３０４は、冗長データであるダミーデータの挿入処理を行う。具体的には内部レジスタ３５０に記憶されるＰＣＳ、ＰＷ（Ｍ、Ｎ）の設定情報に基づき、ダミーデータのビット位置（データバッファ３０２上のビット位置）を決定（設定）し、そのビット位置にダミーデータ（０又は１のデータ）を挿入するための処理を行う。

ビットカウンタ３１０（ピクセルカウンタ）はデータのビット数のカウント処理を行う。バイトカウンタ３１２はデータのバイト数のカウント処理を行う。そしてデータフォーマッタ３００（ダミーデータ挿入回路３０４）は、ビットカウンタ３１０からのビット数のカウント値や、バイトカウンタ３１２からのバイト数のカウント値や、内部レジスタ３５０に記憶されるＰＣＳ、ＰＷ（Ｍ、Ｎ）の設定情報などに基づきデコード処理を行い、ダミーデータを挿入するビット位置を決める。

パケット生成回路３２０は、シリアルバスを介して送信するパケットの生成を行う。具体的には、送信するパケットのヘッダを生成し、ヘッダとデータを結合してパケットを組み立てる。そして生成されたパケットはパケットバッファ３３０に書き込まれて、トランシーバ４０に転送される。この場合に、パケットのヘッダの生成はヘッダ生成回路３２２により行われる。

そして本実施形態では図１０（Ａ）に示すように、パケット生成回路３２０は、シリアルバスを介して送信するパケットとして、データフォーマッタ３００により生成されたパック化データがデータフィールドに挿入（設定）されるパケットを生成する。図１０（Ａ）は、入力データのビット数がＫ＝１０であり図８のＡ４に示すパック化データがデータフィールドに挿入された場合の例である。

なおパケットのデータフィールドには、１個のパック化データだけを挿入してもよいし、複数個のパック化データを挿入してもよい。また図１０（Ａ）は、パケットのデータ幅が１バイトの場合の例を示しているが、パケットのデータ幅は２バイト以上（Ｉバイト）であってもよい。パケットのデータ幅を１バイトにする場合には、データフォーマッタ３００からパケット生成回路３２０に対して、パック化データを１バイト（８ビット）単位で出力すればよい。この場合には図８のＡ１〜Ａ７に示すようなパック化データを用いることになる。一方、パケットのデータ幅を２バイトにする場合には、データフォーマッタ３００からパケット生成回路３２０に対して、パック化データを２バイト（１６ビット）単位で出力すればよい。この場合には図９のＢ１〜Ｂ７に示すようなパック化データを用いることになる。

また図１０（Ｂ）に示すように、パケット生成回路３２０が、パケットのヘッダに、ＰＣＳ、ＰＷ（Ｍ、Ｎ）を設定するための設定情報を挿入するようにしてもよい。具体的には、パケットのヘッダにパック内データ個数ＰＣＳのフィールドと、パック幅ＰＷのフィールドを設ける。そしてこれらのＰＣＳフィールド、ＰＷフィールドに、ＰＣＳの設定情報とＰＷの設定情報を挿入する。例えば図８のＡ１の場合には、ＰＣＳ＝４、ＰＷ＝２４の設定情報を、ＰＣＳフィールド、ＰＷフィールドに挿入する。Ａ２の場合には、ＰＣＳ＝２、ＰＷ＝１６の設定情報を、ＰＣＳフィールド、ＰＷフィールドに挿入する。

なおパケットのヘッダに挿入する上述の設定情報は、パック内データ個数ＰＣＳやパック幅ＰＷの値そのものである必要はなく、少なくともＭ、Ｎを設定（特定）できる情報であればよい。例えばＰＷの値そのものではなく、Ｎ（或いはＮ×Ｉ）の値を設定情報として用いてもよい。或いは、Ｎの代わりにＬを設定情報として用い、ＭとＬによってＮを特定するようにしてもよい。

パケットバッファ３３０は、シリアルバスを介して送信するパケットが書き込まれる送信用のパケットバッファである。即ちシリアルバスを介して送信するパケットは、パケット生成回路３２０により生成されてパケットバッファ３３０に書き込まれ、トランシーバ４０に転送される。このパケットバッファ３３０は、例えばＦＩＦＯ（First In First Out）やＲＡＭにより構成できる。なおパケットバッファ３３０をリングバッファ構造とすることも可能である。また受信用のパケットバッファをリンクコントローラ１００内に更に設けてもよい。

内部レジスタ３５０は各種の制御レジスタやステータスレジスタを含む。この内部レジスタ３５０は、ＰＣＳ、ＰＷ（Ｍ、Ｎ）を設定するための設定情報を記憶する。具体的には、内部レジスタ３５０はＰＣＳレジスタ３５２とＰＷレジスタ３５４を含み、これらの各レジスタに、ＰＣＳ、ＰＷの設定情報が記憶される。データフォーマッタ３００は、これらのＰＣＳ、ＰＷに基づきダミーデータの挿入ビット位置を決定する。またパケット生成回路３２０は、これらのＰＣＳ、ＰＷをパケットのＰＣＳ、ＰＷフィールドに挿入する。なお、ＰＣＳ、ＰＷ（Ｍ、Ｎ）の設定情報は、シリアルバスを介して相手デバイス（ホストデバイス）から自デバイスに転送して、内部レジスタ３５０に書き込むことができる。

図６はホスト側（図２の場合にはターゲット側）のデータ転送制御装置１０の構成例である。図６に示すように、データ転送制御装置１０が含むリンクコントローラ９０は、データフォーマッタ２００、ビットカウンタ２１０、バイトカウンタ２１２、パケットバッファ２３０、パケット解析回路２４０、内部レジスタ２５０を含む。なおこれらの一部を省略する構成としてもよい。

パケットバッファ２３０は、シリアルバスを介して受信したパケットが書き込まれる受信用のパケットバッファである。即ちシリアルバスを介してトランシーバ２０が受信したパケットは、パケットバッファ２３０に書き込まれる。そして、書き込まれたパケットのデータフィールドに設定されたパック化データ（図１０（Ａ）（Ｂ）参照）は、データフォーマッタ２００に出力される。この場合に、パック化データは例えば８ビット又は１６ビット（Ｉバイト）単位でデータフォーマッタ２００に出力される。

パケットバッファ２３０は、例えばＦＩＦＯやＲＡＭにより構成できる。なおパケットバッファ２３０をリングバッファ構造とすることも可能である。またパケットバッファ２３０をダブルバッファ構成にしたり、送信用のパケットバッファをリンクコントローラ９０内に更に設けてもよい。

パケット解析回路２４０は、シリアルバスを介して受信したパケットの解析を行う。具体的には受信したパケットのヘッダとデータを分離して、ヘッダを抽出する。このヘッダの抽出は、ヘッダ抽出回路２４２により行われる。

例えばパケット解析回路２４０は、ヘッダのパケットタイプフィールドを解析して、受信したパケットのタイプ（リクエストパケット、レスポンスパケット、アクノリッジパケット）等を判断する。またヘッダの同期信号コードフィールドを解析して、受信したパケットが、同期信号（垂直同期信号、水平同期信号）の生成をインターフェース回路９２に指示する同期信号コードを含んでいるか否かを判断する。

例えば図５において、カメラ８が垂直同期信号ＣＭＶＲＥＦを出力した場合には、垂直同期信号の生成を指示する同期信号コードを含むパケットを、パケット生成回路３２０が生成する。またカメラ８が水平同期信号ＣＭＨＲＥＦを出力した場合には、水平同期信号の生成を指示する同期信号コードを含むパケットを生成する。そして生成されたパケットはシリアルバスを介して転送される。パケット解析回路２４０は、転送されて来たパケットを解析し、垂直同期信号のコードを検出すると、インターフェース回路９２に対して、垂直同期信号ＳＣＭＶＲＥＦの生成・出力を指示する。また水平同期信号のコードを検出すると、水平同期信号ＳＣＭＨＲＥＦの生成・出力を指示する。このようにしてインターフェースバスとシステムバスとの間のバスブリッジ機能が実現される。

またパケット解析回路２４０は、受信したパケットのヘッダを解析し、ＰＣＳ、ＰＷ（Ｍ、Ｎ）の設定情報を抽出する。具体的には図１０（Ｂ）に示すようにＰＣＳフィールド、ＰＷフィールドにＰＣＳ、ＰＷが設定されている場合に、これらのＰＣＳ、ＰＷの情報を抽出する。

内部レジスタ２５０は各種の制御レジスタやステータスレジスタを含む。この内部レジスタ２５０は、パケット解析回路２４０により抽出されたＰＣＳ、ＰＷ（Ｍ、Ｎ）の設定情報を記憶する。具体的には、内部レジスタ２５０が含むＰＣＳレジスタ２５２、ＰＷレジスタ２５４が、ＰＣＳ、ＰＷの情報を記憶する。

図１０（Ａ）（Ｂ）に示すように、シリアルバスを介して受信したパケットのデータフィールドにはパック化データが挿入されている。このパック化データは、Ｋビットのデータに対してＬビットのダミーデータを付加することで得られる（Ｋ＋Ｌ）ビットのデータが、Ｍ個ずつ集まった（Ｎ×Ｉ）バイトのデータである。そして、Ｋに応じてＬ及びＭ（或いはＮ）が可変に設定されるデータである。

そしてデータフォーマッタ２００（リンクコントローラ９０）は、このパック化データからＫビット（６〜２４ビット）のデータ（カメラデータ）を抽出してインターフェース回路９２に出力する。またデータフォーマッタ２００は、内部レジスタ２５０に記憶されるＰＣＳ、ＰＷ（Ｍ、Ｎ）の設定情報に基づき決められるビット位置から、ダミーデータを削除する処理を行う。

例えば図８のＡ１に示すパック化データがデータフィールドに挿入されていた場合は、データフォーマッタ２００は、Ｋ＝６ビットのデータ（１１）〜（１６）、（２１）〜（２６）、（３１）〜（３６）、（４１）〜（４６）をパック化データから抽出して、インターフェース回路９２に順次出力する。同様に、図８のＡ２、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７に示すパック化データが挿入されていた場合は、各々、Ｋ＝７、８、１０、１２、１６、２４ビットのデータを抽出して、インターフェース回路９２に順次出力する。また図９のＢ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７に示すパック化データが挿入されていた場合は、各々、Ｋ＝６、７、８、１０、１２、１６、２４ビットのデータを抽出して、インターフェース回路９２に順次出力する。

データフォーマッタ２００は、データバッファ２０２、ダミーデータ削除回路２０４を含む。データバッファ２０２には、８ビット又は１６ビット単位でパック化データが入力され、Ｋビット（８〜２４ビット）単位のデータを出力する。ダミーデータ削除回路２０４は、冗長データであるダミーデータの削除処理を行う。具体的には内部レジスタ２５０に記憶されるＰＣＳ、ＰＷ（Ｍ、Ｎ）の設定情報に基づき、ダミーデータのビット位置（データバッファ２０２上のビット位置）を決定（設定）し、そのビット位置からダミーデータ（０又は１のデータ）を削除するための処理を行う。

ビットカウンタ２１０はデータのビット数のカウント処理を行う。バイトカウンタ２１２はデータのバイト数のカウント処理を行う。そしてデータフォーマッタ２００（ダミーデータ削除回路２０４）は、ビットカウンタ２１０からのビット数のカウント値や、バイトカウンタ２１２からのバイト数のカウント値や、内部レジスタ２５０に記憶されるＰＣＳ、ＰＷ（Ｍ、Ｎ）の設定情報に基づきデコード処理を行い、ダミーデータを削除するビット位置を決める。

インターフェース回路９２は、データフォーマッタ２００からのＫビット（６〜２４ビット）のデータ（カメラデータ）を受ける。そしてこのデータをＳＣＭＤＡＴとしてホストデバイス５に出力する。そしてこの際に、図７（Ａ）〜（Ｄ）と同様な波形の垂直同期信号ＳＣＭＶＲＥＦ、水平同期信号ＳＣＭＨＲＥＦ、クロック信号ＳＣＭＣＬＫＩＮをホストデバイス５に出力する。このようにすることで、カメラ８から出力されたＣＭＤＡＴ、ＣＭＶＲＥＦ、ＣＭＨＲＥＦ等の再生処理が可能になる。

４．フォーマット変換手法
次に本実施形態のフォーマット変換手法について詳細に説明する。例えば図８のＡ１では、入力されるカメラデータのフォーマットがＲＡＷ６であり、Ｋ＝６ビットのデータ（１１）〜（１６）、（２１）〜（２６）、（３１）〜（３６）、（４１）〜（４６）が入力される。なお（１１）は１個目のデータ（６ビットデータ）の１ビット目を意味し、（１２）は１個目のデータの２ビット目を意味する。また（２１）は２個目のデータの１ビット目を意味し、（２２）は２個目のデータの２ビット目を意味する。また（×）はダミーデータ（冗長データ）を意味する。

そして図８のＡ１のようにビット数Ｋ＝６である場合には、パック幅ＰＷ＝２４、パック内データ個数ＰＣＳ＝４に設定される。またダミーデータのビット数Ｌ＝０になる。従ってこの場合には、６ビット（Ｋ＋Ｌビット）のデータがＰＣＳ＝４個（Ｍ個）集まった、ＰＷ＝２４ビット（Ｎ＝３）のパック化データが生成される。

また図８のＡ２ではカメラデータのフォーマットがＲＡＷ７であり、Ｋ＝７ビットのデータ（１１）〜（１７）、（２１）〜（２７）が入力される。そしてこのようにＫ＝７である場合には、ＰＷ＝１６、ＰＣＳ＝２に設定される。またダミーデータのビット数Ｌ＝１になる。従ってこの場合には、８ビット（Ｋ＋Ｌビット）のデータがＰＣＳ＝２個（Ｍ個）集まった、ＰＷ＝１６ビット（Ｎ＝２）のパック化データが生成される。

なお図８のＡ２の場合には、バイトカウンタのカウント値＝１でありビットカウンタのカウント値＝８である場合と、バイトカウンタのカウント値＝２でありビットカウンタのカウント値＝８である場合に、ダミーデータを挿入すればよい。

また図８のＡ３では、カメラデータのフォーマットがＹＵＶ４２２、ＹＵＶ４２０、ＲＡＷ８又はＪＰＥＧ８であり、Ｋ＝８ビットのデータ（１１）〜（１８）、（２１）〜（２８）が入力される。そしてこのようにＫ＝８である場合には、ＰＷ＝１６、ＰＣＳ＝２に設定される。またダミーデータのビット数Ｌ＝０になる。従ってこの場合には、８ビット（Ｋ＋Ｌビット）のデータがＰＣＳ＝２個（Ｍ個）集まった、ＰＷ＝１６ビット（Ｎ＝２）のパック化データが生成される。

なお図８のＡ３の場合には、バイトカウンタのカウント値＝２でありビットカウンタのカウント値＝３、４である場合と、バイトカウンタのカウント値＝３でありビットカウンタのカウント値＝７、８である場合に、ダミーデータを挿入すればよい。

また図８のＡ４ではカメラデータのフォーマットがＲＡＷ１０であり、Ｋ＝１０ビットのデータ（１０１）〜（１１０）、（２０１）〜（２１０）が入力される。そしてこのようにＫ＝１０である場合には、ＰＷ＝２４、ＰＣＳ＝２に設定される。またダミーデータのビット数Ｌ＝２になる。従ってこの場合には、１２ビット（Ｋ＋Ｌビット）のデータがＰＣＳ＝２個（Ｍ個）集まった、ＰＷ＝２４ビット（Ｎ＝３バイト）のパック化データが生成される。図８のＡ５〜Ａ７、図９のＢ１〜Ｂ７の場合も同様にしてパック化データが生成される。

図３（Ａ）、図４（Ａ）に示す第１の比較例では冗長データのビット数が多い。このためシリアルバスでのデータ転送量が大きくなってしまうという問題点がある。一方、図３（Ｂ）、図４（Ｂ）の第２の比較例では冗長データは無いが、全てのフォーマットのカメラデータをサポートしようとすると、データフォーマッタやカウンタが大規模化するという問題点がある。

これに対して本実施形態の手法では、冗長データは存在するが、そのビット数は第１の比較例に比べて十分に少ない。従ってシリアルバスでのデータ転送量がそれほど大きくならず、データ転送を効率化できる。また、図８、図９に示すように全てのフォーマットのカメラデータをサポートしようとした場合にも、データフォーマッタやカウンタの回路規模が、第２の比較例に比べるとそれほど大きくはならない。

次に図１１（Ａ）〜図１２（Ｃ）を用いて、第１、第２の比較例に対する本実施形態の手法の優位点について説明する。図１１（Ａ）〜（Ｃ）は、図８のパック化データが設定されるパケットの幅（バス幅）が８ビット（Ｉ＝１）である場合の例であり、図１２（Ａ）〜（Ｃ）は、図９のパック化データが設定されるパケットの幅が１６ビット（Ｉ＝２）である場合の例である。

そして図１１（Ａ）〜図１２（Ｃ）において、Ｎはパック化データのバイト数又はワード数であり、Ｌは冗長データ（ダミーデータ）のビット数である。またＫは入力データのビット数であり、Ｍはパック化データ内にある（Ｋ＋Ｌ）ビットデータの個数である。

フォーマット変換を行うためには、図１１（Ａ）〜図１２（Ｃ）のＮ、Ｍ、Ｋのそれぞれをカウントするカウンタ（バイトカウンタ、ビットカウンタ等）が必要になる。ここでＫについては、第１、第２の比較例及び本実施形態で条件は同じである。従って、Ｎ、Ｍをカウントするカウンタや、カウンタからのカウント値をマルチプレクスしてデコードする回路等が、回路規模を左右する。従って回路規模の削減のためには、Ｎ×Ｍをなるべく少なくする必要がある。なおＮ／Ｍの組み合わせの数が回路の個数に相当する。

一方、シリアルバスのデータ転送量を減らすためには、冗長データのビット数であるＬを少なくする必要がある。

従って、データ転送量の低減化と回路の小規模化を両立するためには、Ｎ×Ｍの最小化と、Ｌの最小化を両立できることが望まれる。

この点、図１１（Ａ）、図１２（Ａ）の第１の比較例では、Ｍ＝１に固定されている。従ってＮ×Ｍ（回路規模）については小さくできる。例えばＮ×Ｍの合計を計算すると、図１１（Ａ）では１２ポイントになり、図１２（Ａ）では８ポイントになる。

しかしながらこの第１の比較例では、冗長データのビット数Ｌ（データ転送量）が大きくなってしまう。例えばＬの合計を計算すると、図１１（Ａ）では１３ビットになり、図１２（Ａ）では４５ビットになり、非常に大きくなってしまう。

また図１１（Ｂ）、図１２（Ｂ）の第２の比較例では、Ｌ＝１に固定されている。従ってＬ（データ転送量）については小さくできる。例えばＬの合計を計算すると、図１１（Ｂ）、図１２（Ｂ）では共に０ビットになる。

しかしながらこの第２の比較例では、ＮやＭが大きいため、Ｎ×Ｍ（回路規模）が大きくなってしまう。例えばＮ×Ｍの合計を計算すると、図１１（Ｂ）では１００ポイントになり、図１２（Ｂ）では１９７ポイントになり、非常に大きくなってしまう。

これに対して図１１（Ｃ）、図１２（Ｃ）の本実施形態の手法では、Ｋに応じてＬ、Ｍを可変に設定している。即ちＫに応じてＬ、Ｍを適正な値に変化させている。

より具体的には、Ｉ＝１となる図１１（Ｃ）では、
（１）Ｋ＝６である場合には、Ｌ＝０、Ｍ＝４、Ｎ＝３
（２）Ｋ＝７である場合には、Ｌ＝１、Ｍ＝２、Ｎ＝２
（３）Ｋ＝８である場合には、Ｌ＝０、Ｍ＝２、Ｎ＝２
（４）Ｋ＝１０である場合にはＬ＝２、Ｍ＝２、Ｎ＝３
（５）Ｋ＝１２である場合にはＬ＝０、Ｍ＝２、Ｎ＝３
（６）Ｋ＝１６である場合にはＬ＝０、Ｍ＝１、Ｎ＝２、或いは
（７）Ｋ＝２４である場合にはＬ＝０、Ｍ＝１、Ｎ＝３となるように、
パック化データが生成されている。

またＩ＝２となる図１２（Ｃ）では、
（１１）Ｋ＝６、 Ｉ＝２である場合にはＬ＝０、Ｍ＝８、Ｎ＝３
（１２）Ｋ＝７、 Ｉ＝２である場合にはＬ＝１、Ｍ＝４、Ｎ＝２
（１３）Ｋ＝８、 Ｉ＝２である場合にはＬ＝０、Ｍ＝４、Ｎ＝２
（１４）Ｋ＝１０、Ｉ＝２である場合にはＬ＝１、Ｍ＝３、Ｎ＝２
（１５）Ｋ＝１２、Ｉ＝２である場合にはＬ＝０、Ｍ＝４、Ｎ＝３
（１６）Ｋ＝１６、Ｉ＝２である場合にはＬ＝０、Ｍ＝２、Ｎ＝２、或いは
（１７）Ｋ＝２４、Ｉ＝２である場合にはＬ＝０、Ｍ＝２、Ｎ＝３となるように、
パック化データが生成されている。

この場合に本実施形態の手法では、Ｎ×８×Ｉ＝（Ｋ＋Ｌ）×Ｍの式が成立する。例えばＩ＝１となる図１１（Ｃ）では、Ｎ×８＝（Ｋ＋Ｌ）×Ｍの式が成立する。またＩ＝２となる図１２（Ｃ）では、Ｎ×８×２＝（Ｋ＋Ｌ）×Ｍの式が成立する。但し図１２（Ｃ）のＫ＝１０の場合（上述の（１４）の場合）だけは例外である。

なお上述の（１）〜（７）、（１１）〜（１７）の全てを満たさなくても、（１）〜（７）、（１１）〜（１７）の一部だけを満たすようにパック化データを生成してもよい。即ちＹＵＶ４２２、ＹＵＶ４２０、ＲＧＢ８８８、ＲＧＢ５６５、ＲＧＢ４４４、ＲＡＷ６、ＲＡＷ７、ＲＡＷ８、ＲＡＷ１０、ＲＡＷ１２、ＪＰＥＧ８の一部のフォーマットだけをサポートできるようにしてもよい。

以上の本実施形態の手法によれば、図１１（Ｃ）、図１２（Ｃ）から明らかなように、Ｎ×Ｍ（回路規模）を第２の比較例に比べて小さくできる。例えばＮ×Ｍの合計を計算すると、図１１（Ｃ）では３７ポイントになり、図１２（Ｃ）では６８ポイントになる。従って、Ｎ×Ｍの合計が１００、１９７ポイントになる第２の比較例に比べて、回路規模を十分に小さくできる。

また本実施形態の手法では、冗長データのビット数が第１の比較例に比べて少ないため、Ｌ（データ転送量）も小さくできる。例えばＬの合計を計算すると、図１１（Ｃ）では３ビットになり、図１２（Ｃ）では２ビットになる。従って、Ｌの合計が１３、４５ビットになる第１の比較例に比べて、データ転送量を十分に小さくできる。

このように本実施形態の手法によれば、Ｎ×Ｍの最小化とＬの最小化を両立できる。従って、回路規模をそれほど大きくすることなく、多様なフォーマットのデータの効率的なシリアル転送を実現できるという効果がある。

５．差動信号によるデータ転送方式
次に図１３を用いて本実施形態のシリアル転送手法について説明する。図１３においてＤＴＯ＋、ＤＴＯ−はホスト側（データ転送制御装置１０）がターゲット側（データ転送制御装置３０）に出力するデータ（ＯＵＴデータ）である。ＣＬＫ＋、ＣＬＫ−は、ホスト側がターゲット側に供給するクロックである。ホスト側はＣＬＫ＋／−のエッジ（例えば立ち上がりエッジ。立ち下がりエッジでもよい）に同期してＤＴＯ＋／−を出力する。従ってターゲット側は、ＣＬＫ＋／−を用いてＤＴＯ＋／−をサンプリングして取り込むことができる。更に図１３では、ターゲット側はホスト側から供給されたクロックＣＬＫ＋／−に基づいて動作する。即ちＣＬＫ＋／−はターゲット側のシステムクロックになる。このためＰＬＬ（Phase Locked Loop）回路１２は（広義にはクロック生成回路）はホスト側に設けられ、ターゲット側には設けられていない。

ＤＴＩ＋、ＤＴＩ−はターゲット側がホスト側に出力するデータ（ＩＮデータ）である。ＳＴＢ＋、ＳＴＢ−は、ターゲット側がホスト側に供給するストローブ（広義にはクロック）である。ターゲット側はホスト側から供給されたＣＬＫ＋／−に基づいてＳＴＢ＋／−を生成して出力する。そしてターゲット側はＳＴＢ＋／−のエッジ（例えば立ち上がりエッジ。立ち下がりエッジでもよい）に同期してＤＴＩ＋／−を出力する。従ってホスト側は、ＳＴＢ＋／−を用いてＤＴＩ＋／−をサンプリングして取り込むことができる。

ＤＴＯ＋／−、ＣＬＫ＋／−、ＤＴＩ＋／−、ＳＴＢ＋／−の各々は、トランスミッタ回路（ドライバ回路）がこれらの各々に対応する差動信号線（Differential Signal Lines）を例えば電流駆動（又は電圧駆動）することにより送信される。なお、より高速な転送を実現するためには、ＤＴＯ＋／−、ＤＴＩ＋／−の各差動信号線を２ペア以上設ければよい。

ホスト側のトランシーバ２０は、ＯＵＴ転送用（広義にはデータ転送用）、クロック転送用のトランスミッタ回路２２、２４や、ＩＮ転送用（広義にはデータ転送用）、ストローブ転送用（広義にはクロック転送用）のレシーバ回路２６、２８を含む。ターゲット側のトランシーバ４０は、ＯＵＴ転送用、クロック転送用のレシーバ回路４２、４４や、ＩＮ転送用、ストローブ転送用のトランスミッタ回路４６、４８を含む。なおこれらの回路ブロックの一部を含まない構成としてもよい。

ＯＵＴ転送用、クロック転送用のトランスミッタ回路２２、２４は、各々、ＤＴＯ＋／−、ＣＬＫ＋／−の差動信号線を電流駆動することでＤＴＯ＋／−、ＣＬＫ＋／−を送信する。ＯＵＴ転送用、クロック転送用のレシーバ回路４２、４４は、各々、ＤＴＯ＋／−、ＣＬＫ＋／−の差動信号線に流れる電流に基づいて電流・電圧変換を行い、電流・電圧変換により得られた差動電圧信号（第１、第２の電圧信号）の比較処理（差動増幅処理）を行うことで、ＤＴＯ＋／−、ＣＬＫ＋／−を受信する。

ＩＮ転送用、クロック転送用のトランスミッタ回路４６、４８は、各々、ＤＴＩ＋／−、ＳＴＢ＋／−の差動信号線を電流駆動することでＤＴＩ＋／−、ＳＴＢ＋／−を送信する。ＩＮ転送用、ストローブ転送用のレシーバ回路２６、２８は、各々、ＤＴＩ＋／−、ＳＴＢ＋／−の差動信号線に流れる電流に基づいて電流・電圧変換を行い、電流・電圧変換により得られた差動電圧信号（第１、第２の電圧信号）の比較処理（差動増幅処理）を行うことで、ＤＴＩ＋／−、ＳＴＢ＋／−を受信する。

６．電子機器
図１４に本実施形態の電子機器の構成例を示す。この電子機器は本実施形態で説明したデータ転送制御装置５０２、５１２、５１４、５２０、５３０を含む。またベースバンドエンジン５００（広義には通信デバイス）、アプリケーションエンジン５１０（広義にはプロセッサ）、カメラ５４０（広義には撮像デバイス）、或いはＬＣＤ５５０（広義には表示デバイス）を含む。なおこれらの一部を省略する構成としてもよい。この構成によればカメラ機能とＬＣＤ（Liquid Crystal Display）の表示機能を有する携帯電話などを実現できる。但し本実施形態の電子機器は携帯電話には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、或いは携帯型情報端末など種々の電子機器に適用できる。

図１４に示すようにベースバンドエンジン５００に設けられたホスト側のデータ転送制御装置５０２と、アプリケーションエンジン５１０（グラフィックエンジン）に設けられたターゲット側のデータ転送制御装置５１２との間で、本実施形態で説明したシリアル転送が行われる。またアプリケーションエンジン５１０に設けられたホスト側のデータ転送制御装置５１４と、カメラインターフェース回路５２２を含むデータ転送制御装置５２０や、ＬＣＤインターフェース回路５３２を含むデータ転送制御装置５３０との間でも、本実施形態で説明したシリアル転送が行われる。なおベースバンドエンジン５００とアプリケーションエンジン５１０を同一のハードウェア（ＣＰＵ等）で実現してもよい。

図１４の構成によれば、従来の電子機器に比べて、ＥＭＩノイズを低減できる。またデータ転送制御装置の小規模化、省電力化を実現することで、電子機器の更なる省電力化を図れる。また電子機器が携帯電話である場合には、携帯電話の接続部分（ヒンジ部分）に通る信号線をシリアル信号線にすることが可能になり、実装の容易化を図れる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（デバイス、Ｉバイト等）と共に記載された用語（カメラ・表示ドライバ、８・１６ビット等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。

またデータ転送制御装置や電子機器の構成や動作も本実施形態で説明した構成や動作に限定に限定されず、種々の変形実施が可能である。またフォーマット変換手法も図８、図１２（Ｃ）等で説明したものに限定されない。例えばＫも６、７、８、１０、１２、１６、２４に限定されず、Ｉも１、２には限定されない。またカメラデータ以外のフォーマット変換に本発明の手法を用いることも可能である。

本実施形態のデータ転送制御装置及びそのシステム構成例。 本実施形態のデータ転送制御装置及びそのシステム構成例。 図３（Ａ）（Ｂ）は比較例の手法の説明図。 図４（Ａ）（Ｂ）は比較例の手法の説明図。 本実施形態のデータ転送制御装置の構成例。 本実施形態のデータ転送制御装置の構成例。 図７（Ａ）〜（Ｄ）は、カメラインターフェース信号の波形例。 本実施形態のフォーマット変換手法の説明図。 本実施形態のフォーマット変換手法の説明図。 図１０（Ａ）（Ｂ）は本実施形態で使用されるパケットの説明図。 図１１（Ａ）（Ｂ）（Ｃ）は本実施形態の優位点を説明する図。 図１２（Ａ）（Ｂ）（Ｃ）は本実施形態の優位点を説明する図。 本実施形態のシリアル転送の説明図。 電子機器の構成例。

符号の説明

５ ホストデバイス、６ 表示ドライバ、７ 表示パネル、８ カメラ、
１０ データ転送制御装置（ホスト側）、２０ トランシーバ、
３０ データ転送制御装置（ターゲット側）、４０ トランシーバ、
９０、１００ リンクコントローラ、９２、１１０ インターフェース回路、
２００ データフォーマッタ、２０２ データバッファ、
２０４ ダミーデータ削除回路、２１０ ビットカウンタ、２１２ バイトカウンタ、
２３０ パケットバッファ、２４０ パケット解析回路、２４２ ヘッダ抽出回路、
２５０ 内部レジスタ、２５２ ＰＣＳレジスタ、２５４ ＰＷレジスタ、
３００ データフォーマッタ、３０２ データバッファ、
３０４ ダミーデータ挿入回路、３１０ ビットカウンタ、３１２ バイトカウンタ、
３２０ パケット生成回路、３２２ ヘッダ生成回路、３３０ パケットバッファ、
３５０ 内部レジスタ、３５２ ＰＣＳレジスタ、３５４ ＰＷレジスタ

Claims (6)

1. データ転送を制御するデータ転送制御装置であって、
   システムバスを介して接続されるホストデバイスとの間でのインターフェース処理を行うインターフェース回路と、
   シリアルバスを介して受信したパケットの解析を行い、１つのデータ単位がＫビット（Ｋは２以上の整数）であり前記Ｋがそのデータフォーマットにより異なるデータを前記インターフェース回路に出力するリンクコントローラとを含み、
   前記シリアルバスを介して受信したパケットのデータフィールドには、
   Ｋビットの前記データに対してＬビット（Ｌは０以上の整数）のダミーデータを付加することで得られる（Ｋ＋Ｌ）ビットのデータが、Ｍ個（Ｍは１以上の整数）ずつ集まった（Ｎ×Ｉ）バイト（Ｎ、Ｉは１以上の整数）のデータであって、前記Ｋに応じて前記Ｌ及びＭが可変に設定されるパック化データが挿入され、
   前記リンクコントローラは、
   前記パック化データからＫビットの前記データを抽出して前記インターフェース回路に出力するデータフォーマッタと、
   前記Ｍ、Ｎを設定するための設定情報を記憶する内部レジスタと、
   データのビット数のカウント処理を行うビットカウンタと、
   データのバイト数のカウント処理を行うバイトカウンタとを含み、
   前記データフォーマッタは、
   前記ビットカウンタからのビット数のカウント値と前記バイトカウンタからのバイト数のカウント値と前記内部レジスタの前記設定情報とに基づいてデコード処理を行って、前記ダミーデータを削除するビット位置を決定し、決定された前記ビット位置から前記ダミーデータを削除するための処理を行い、
   パケットに挿入される前記パック化データは、
   Ｋ＝６、 Ｉ＝１である場合にはＬ＝０、Ｍ＝４、Ｎ＝３となり、或いは
   Ｋ＝７、 Ｉ＝１である場合にはＬ＝１、Ｍ＝２、Ｎ＝２となり、或いは
   Ｋ＝８、 Ｉ＝１である場合にはＬ＝０、Ｍ＝２、Ｎ＝２となり、或いは
   Ｋ＝１０、Ｉ＝１である場合にはＬ＝２、Ｍ＝２、Ｎ＝３となり、或いは
   Ｋ＝１２、Ｉ＝１である場合にはＬ＝０、Ｍ＝２、Ｎ＝３となり、或いは
   Ｋ＝１６、Ｉ＝１である場合にはＬ＝０、Ｍ＝１、Ｎ＝２となり、或いは
   Ｋ＝２４、Ｉ＝１である場合にはＬ＝０、Ｍ＝１、Ｎ＝３となるデータであることを特徴とするデータ転送制御装置。
2. データ転送を制御するデータ転送制御装置であって、
   システムバスを介して接続されるホストデバイスとの間でのインターフェース処理を行うインターフェース回路と、
   シリアルバスを介して受信したパケットの解析を行い、１つのデータ単位がＫビット（Ｋは２以上の整数）であり前記Ｋがそのデータフォーマットにより異なるデータを前記インターフェース回路に出力するリンクコントローラとを含み、
   前記シリアルバスを介して受信したパケットのデータフィールドには、
   Ｋビットの前記データに対してＬビット（Ｌは０以上の整数）のダミーデータを付加することで得られる（Ｋ＋Ｌ）ビットのデータが、Ｍ個（Ｍは１以上の整数）ずつ集まった（Ｎ×Ｉ）バイト（Ｎ、Ｉは１以上の整数）のデータであって、前記Ｋに応じて前記Ｌ及びＭが可変に設定されるパック化データ（但しＫ＝１０の場合には（Ｋ＋Ｌ）ビットのデータが２個とＫビットのデータが１個ずつ集まったパック化データ）が挿入され、
   前記リンクコントローラは、
   前記パック化データからＫビットの前記データを抽出して前記インターフェース回路に出力するデータフォーマッタと、
   前記Ｍ、Ｎを設定するための設定情報を記憶する内部レジスタと、
   データのビット数のカウント処理を行うビットカウンタと、
   データのバイト数のカウント処理を行うバイトカウンタとを含み、
   前記データフォーマッタは、
   前記ビットカウンタからのビット数のカウント値と前記バイトカウンタからのバイト数のカウント値と前記内部レジスタの前記設定情報とに基づいてデコード処理を行って、前記ダミーデータを削除するビット位置を決定し、決定された前記ビット位置から前記ダミーデータを削除するための処理を行い、
   パケットに挿入される前記パック化データは、
   Ｋ＝６、 Ｉ＝２である場合にはＬ＝０、Ｍ＝８、Ｎ＝３となり、或いは
   Ｋ＝７、 Ｉ＝２である場合にはＬ＝１、Ｍ＝４、Ｎ＝２となり、或いは
   Ｋ＝８、 Ｉ＝２である場合にはＬ＝０、Ｍ＝４、Ｎ＝２となり、或いは
   Ｋ＝１０、Ｉ＝２である場合にはＬ＝１、Ｍ＝３、Ｎ＝２となり、或いは
   Ｋ＝１２、Ｉ＝２である場合にはＬ＝０、Ｍ＝４、Ｎ＝３となり、或いは
   Ｋ＝１６、Ｉ＝２である場合にはＬ＝０、Ｍ＝２、Ｎ＝２となり、或いは
   Ｋ＝２４、Ｉ＝２である場合にはＬ＝０、Ｍ＝２、Ｎ＝３となるデータであることを特徴とするデータ転送制御装置。
3. 請求項１又は２において、
   Ｎ×８×Ｉ＝（Ｋ＋Ｌ）×Ｍであることを特徴とするデータ転送制御装置。
4. 請求項１乃至３のいずれかにおいて、
   前記シリアルバスを介して受信したパケットのヘッダには、前記Ｍ、Ｎを設定するための設定情報が挿入され、
   前記リンクコントローラは、
   受信したパケットのヘッダを解析し、前記設定情報をパケットのヘッダから抽出するパケット解析回路を含み、
   前記データフォーマッタは、
   前記設定情報に基づいて、前記パック化データからＫビットの前記データを抽出することを特徴とするデータ転送制御装置。
5. 請求項１乃至４のいずれかにおいて、
   前記シリアルバスを介して受信したパケットのヘッダには、前記Ｍ、Ｎを設定するための設定情報が挿入され、
   前記リンクコントローラは、
   受信したパケットのヘッダを解析し、前記設定情報をパケットのヘッダから抽出するパケット解析回路を含み、
   前記データフォーマッタは、
   前記設定情報に基づいて、前記ダミーデータを削除することを特徴とするデータ転送制御装置。
6. 請求項１乃至５のいずれかに記載のデータ転送制御装置と、
   前記システムバスを介して前記データ転送制御装置に接続される前記ホストデバイスとを含むことを特徴とする電子機器。

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