JP4706043B2 - Equalizer circuit - Google Patents
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Description
本発明はイコライザ回路に関するものであり、特に構成が簡単で雑音が小さく、パラメータの調整が容易なイコライザ回路に関するものである。 The present invention relates to an equalizer circuit, and more particularly to an equalizer circuit having a simple configuration, low noise, and easy parameter adjustment.
有線データ伝送の分野においては、従来、伝送路の周波数特性による受信波形劣化を補償するために受信回路においてイコライザ回路が備えられている。そして、伝送路の周波数特性は低域通過型フィルタと同様の特性であるので、イコライザ回路としは高域通過型のフィルタ回路が使用されていた。下記の特許文献1には、高域通過型のフィルタ回路を使用したイコライザ回路の例が開示されている。
上記したような従来の回路において、例えばイコライザ回路の周波数特性を変更しようとした場合には、信号の通過する抵抗やコンデンサ、コイル等の素子の値をスイッチング素子により切り替える必要があるが、切り替えるための回路の回路規模や面積が大きくなってしまうという問題点があった。また、高域通過型フィルタ回路を使用しているために回路特性が高域信号成分を透過しやすく、素子の値を切り替えるためのスイッチング素子などから信号に雑音が混入し易くなってしまうという問題点もあった。 In the conventional circuit as described above, for example, when trying to change the frequency characteristics of the equalizer circuit, it is necessary to switch the value of the element through which the signal passes, such as a resistor, a capacitor, and a coil, by the switching element. There was a problem that the circuit scale and area of the circuit of this would become large. In addition, since a high-pass filter circuit is used, the circuit characteristics are likely to transmit high-frequency signal components, and noise is likely to be mixed into the signal from a switching element for switching the element value. There was also a point.
更に、イコライザ回路の周波数特性を連続的に変更するためには、切り替えの分解能を上げるために多くの素子が必要であり、低雑音化がより困難であるという問題点もあった。本発明の目的は、前記のような従来技術の問題点を解決し、特に構成が簡単で雑音が小さく、かつ周波数特性の調整が容易なイコライザ回路を提供することにある。 Furthermore, in order to continuously change the frequency characteristics of the equalizer circuit, many elements are required to increase the switching resolution, and there is a problem that it is more difficult to reduce the noise. An object of the present invention is to solve the above-described problems of the prior art, and to provide an equalizer circuit that is particularly simple in structure, has low noise, and can easily adjust frequency characteristics.
本発明のイコライザ回路は、入力信号を増幅して出力する第1の増幅回路と、前記入力信号が印加されるフィルタ回路と、前記フィルタ回路の出力信号が入力される第2の増幅回路と、前記第1の増幅回路の出力信号と前記第2の増幅回路の出力信号とを逆相で加算する加算回路とを備えたことを主要な特徴とする。 The equalizer circuit of the present invention includes a first amplifier circuit that amplifies and outputs an input signal, a filter circuit to which the input signal is applied, a second amplifier circuit to which the output signal of the filter circuit is input, The main feature is that an addition circuit for adding the output signal of the first amplifier circuit and the output signal of the second amplifier circuit in opposite phases is provided.
また、前記したイコライザ回路において、前記第1および第2の増幅回路は、それぞれ差動増幅回路であり、前記フィルタ回路は積分回路である点にも特徴がある。 In the equalizer circuit described above, the first and second amplifier circuits are each a differential amplifier circuit, and the filter circuit is an integration circuit.
また、前記したイコライザ回路において、前記差動増幅回路は2つの増幅素子のバイアス電流を調整するための電流源回路を備え、更に、前記電流源回路の電流値を調整する電流調整手段を備えた点にも特徴がある。 In the equalizer circuit described above, the differential amplifier circuit includes a current source circuit for adjusting a bias current of two amplifier elements, and further includes a current adjusting unit for adjusting a current value of the current source circuit. There is also a feature in the point.
また、前記したイコライザ回路において、前記フィルタ回路は、フィルタ回路の周波数特性を変更するフィルタ特性変更回路を備えた点にも特徴がある。また、前記したイコライザ回路において、前記フィルタ回路および第2の増幅回路の組を複数個備えた点にも特徴がある。 In the equalizer circuit described above, the filter circuit includes a filter characteristic changing circuit that changes a frequency characteristic of the filter circuit. Further, the equalizer circuit described above is characterized in that a plurality of sets of the filter circuit and the second amplifier circuit are provided.
本発明のイコライザ回路は、高精度あるいは低雑音の部品や素子が必要なく、回路構成が簡単であり、容易に製造可能であるという効果がある。また、フィルタ回路は低域通過型フィルタで構成されるため高域信号に敏感でなくなるので、低雑音化が図れるという効果がある。また、差動増幅回路のバイアス電流値を連続的に調整することにより、イコライザ回路の周波数特性を連続的に変更可能であるという効果もある。また、フィルタの特性を切り替える回路を採用した場合においても従来よりもより低雑音化できるという効果がある。従って、本発明のイコライザ回路は高い周波数まで利用する超高速の伝送回路に好適である。 The equalizer circuit of the present invention does not require high-precision or low-noise parts or elements, has a simple circuit configuration, and can be easily manufactured. Further, since the filter circuit is composed of a low-pass filter, it is not sensitive to a high-frequency signal, so that there is an effect that noise can be reduced. Further, there is also an effect that the frequency characteristic of the equalizer circuit can be continuously changed by continuously adjusting the bias current value of the differential amplifier circuit. Further, even when a circuit for switching the characteristics of the filter is employed, there is an effect that noise can be further reduced as compared with the conventional case. Therefore, the equalizer circuit of the present invention is suitable for an ultrahigh-speed transmission circuit that uses a high frequency.
以下に、図面を参照して本発明の実施の形態を詳細に説明する。 Embodiments of the present invention will be described below in detail with reference to the drawings.
以下、本発明の第1実施例のイコライザ回路について説明する。図1は、本発明のイコライザ回路の構成を示すブロック図である。入力信号を増幅して出力する第1の増幅回路である第1の差動増幅回路50は、例えば公知の差動増幅ICを利用可能である。
The equalizer circuit according to the first embodiment of the present invention will be described below. FIG. 1 is a block diagram showing the configuration of the equalizer circuit of the present invention. For example, a known differential amplifier IC can be used as the first
入力信号が印加されるフィルタ回路51は例えば伝送路と同じ周波数特性を有する低域通過型フィルタ回路である。フィルタ回路51の出力信号が入力される第2の増幅回路である第2の差動増幅回路52としては、第1の差動増幅回路50と同一の公知の差動増幅ICを利用可能である。
The
第1の増幅回路の出力信号と第2の増幅回路の出力信号とを逆相で加算する加算回路53は、それぞれの出力端子が単に接続された回路となっている。但し、第1の差動増幅回路50の正極性(+)出力信号端子と第2の差動増幅回路52の負極性(−)出力信号端子とが、第1の差動増幅回路50の負極性(−)出力信号端子と第2の差動増幅回路52の正極性(+)出力信号端子とがそれぞれ接続されている。
The
この結果、加算回路53の負荷抵抗には第1の差動増幅回路50の出力信号から、フィルタ回路51を通過した第2の差動増幅回路52の出力信号を減算した信号が生成され、出力される。ここで、フィルタ回路が低域通過特性であった場合には、イコライザ回路の出力信号には入力信号の高域成分がより強調された信号が得られる。
As a result, a signal obtained by subtracting the output signal of the second
等化特性設定回路54は外部の調整装置から設定されたパラメータに基づき、後述する方法によってフィルタ回路51、第1の差動増幅回路50、第2の差動増幅回路52を制御、調整する。なお、イコライザ回路の調整方法としては公知の任意の調整方法を採用可能であるが、本発明の要旨ではないので説明は省略する。
The equalization characteristic setting
図2は、本発明のイコライザ回路の構成を示す回路図である。第1の差動増幅回路50および第2の差動増幅回路52は、それぞれ例えば2つのFETからなる差動増幅回路80、82と電流源回路の一種である公知のカレントミラー回路81、83からなる。
FIG. 2 is a circuit diagram showing the configuration of the equalizer circuit of the present invention. The first
フィルタ回路51は例えば抵抗およびコンデンサの回路網からなる低域通過型フィルタ回路(積分回路)である。加算回路53は、差動増幅回路80、82の出力端子が逆相で接続され、負荷抵抗に接続されている。
The
等化特性設定回路54は、外部の調整装置から設定される各差動増幅器毎の制御パラメータを保持するパラメータレジスタ84、およびパラメータレジスタの設定値に基づき、アナログ制御電流を発生させる公知の電流出力型D/A変換器85からなる。
The equalization
カレントミラー回路81、83はこのカレントミラー回路に入力される電流に比例したバイアス電流を差動増幅回路80、82に供給する。従って、このカレントミラー回路への入力電流を制御することで差動増幅回路80、82に流れるバイアス電流を制御することができ、その差動増幅回路の出力信号の振幅を制御することができる。
The
例えば、差動増幅回路80と対応するパラメータレジスタ84に電流出力型のD/A変換器85から大きな電流が出力される値を設定した場合には、差動増幅回路80に大きなバイアス電流が流れ、その結果、差動増幅回路80から出力される信号の振幅が大きくなる。
For example, when a value for outputting a large current from the current output type D /
そこで、差動増幅回路80のみ、あるいは2つの差動増幅回路80、82の双方のバイアス電流を制御することにより、イコライザ回路の周波数特性を変更することができる。例えばカレントミラー回路83に流す電流を0にすればイコライザ回路の特性はフラットとなり、カレントミラー回路83に流れる電流を増やしていくと電流値に応じて高域通過特性が強くなる。カレントミラー回路81、83に流れる電流はD/A変換器85の精度を上げればほぼ連続的に変化可能であるので、イコライザ回路の特性も連続的に変更可能である。
Therefore, the frequency characteristics of the equalizer circuit can be changed by controlling the bias current of only the
図3は、本発明のイコライザ回路を含む伝送回路全体の構成を示すブロック図である。本発明のイコライザ回路は、ツイストペアケーブルに代表される平衡ケーブルや同軸ケーブルを使用した数ギガbps以上の超高速デジタルデータ伝送装置(LAN)に使用することを前提として開発されたものである。しかし、本発明のイコライザ回路はこれに限らず、任意の信号の等化に適用可能である。 FIG. 3 is a block diagram showing the configuration of the entire transmission circuit including the equalizer circuit of the present invention. The equalizer circuit of the present invention is developed on the assumption that it is used for an ultrahigh-speed digital data transmission device (LAN) of several gigabps or more using a balanced cable or a coaxial cable represented by a twisted pair cable. However, the equalizer circuit of the present invention is not limited to this, and can be applied to equalization of an arbitrary signal.
この実施例は伝送ケーブル21の両端に接続された同じ構成の全二重データ送受信装置からなっている。なお、例えば10ギガイーサネット(登録商標)においては図3の伝送装置を4組使用する。
This embodiment consists of a full-duplex data transmitter / receiver of the same configuration connected to both ends of the
送信回路10は、符号変換器11、PN信号発生回路12、スイッチ13、プリコーダ14、D/A変換器15、アンプ16、送信側トレーニング制御回路17からなる。符号変換器11は、送信データを所定ビット毎に区切り、そのビット列の値と対応して、複数の信号レベル(電圧値)の1つを出力する。
The
プリコーダ14は、例えばFIRフィルタ処理回路からなり、信号に公知のプリエンファシス処理を施す。プリコーダ14の出力はDAC15によってアナログ信号に変換され、アンプ16、ハイブリッド回路20を介して送信される。
The
送信側トレーニング制御回路17は、例えば装置の電源投入時等にスイッチ13をPN信号発生回路12に切り替え、伝送路にトレーニング信号を送出し、受信側においてイコライザ回路32のトレーニング処理を行う。また、受信側の回路から送信側トレーニング制御回路17に信号をフィードバックしてプリコーダ14を制御してもよい。更に、信号伝送中においても、受信回路側における信号の評価結果に基づきイコライザ回路32およびプリコーダ14の係数の調整を行ってもよい。
The transmission-side
次に、受信回路について説明する。受信回路30は、可変利得アンプ31、本発明によるイコライザ回路32、シンボル同期回路33、A/D変換器34、レベル判定回路35、符号逆変換回路37、受信側トレーニング制御回路38等からなる。
Next, the receiving circuit will be described. The
可変利得アンプ31は受信された信号を所望のレベルに増幅する。本発明のイコライザ回路32は伝送路を等化する。シンボル同期回路33は受信信号から同期信号を再生し、A/D変換器34は受信信号をA/D変換する。なお、A/D変換器34の後にデジタルイコライザ回路を設けて、本発明のイコライザ回路32と等化機能を分担してもよい。
The
レベル判定回路35は受信信号が多値のどの領域内にあるかを判定する回路であり、符号逆変換器37はレベル判定回路35の出力を元のビット情報に逆変換する。受信側トレーニング制御回路38は、送信側トレーニング制御回路17と共働して、トレーニング信号を使用してイコライザ回路32等を調整する。また、データ通信中に信号が信号配置の中心レベルからどちら側にどの程度ずれているかというような、より精細な信号評価情報を取得して、評価値が向上するようにイコライザ回路32等を調整する。
The
図4は、本発明のフィルタ回路51の構成例を示す回路図である。図4(a)は、抵抗とコンデンサからなる積分回路60と利得を調整するための抵抗61からなるフィルタ回路の例である。図4(b)は、抵抗とコンデンサからなる積分回路63、64を2段縦続接続したフィルタ回路の例である。
FIG. 4 is a circuit diagram showing a configuration example of the
図4(c)は、抵抗とコンデンサからなる積分回路66に加えてコンデンサ67、68とスイッチング回路69を備え、スイッチング回路69を制御することにより、積分回路の時定数(フィルタ特性)を変更できるようにしたものである。また、利得調整抵抗も、抵抗72、73およびスイッチング回路74によって変更可能に構成されている。スイッチング素子としては例えばFETを使用可能である。
4C includes
この構成においては、スイッチング回路69、74が入力端子と出力端子とをつなぐ信号経路に直接接続されず、また回路網の特性そのものが低域通過型であり、高い周波数に対して敏感ではないので、例えばスイッチング回路等から発生する雑音が信号に混入し難く、低雑音化を図ることができる。
In this configuration, the switching
図4(d)は、抵抗とコンデンサからなる積分回路77の前に抵抗とコンデンサからなる微分回路(高域通過型フィルタ回路)76を設けた帯域通過型フィルタ回路の例である。この他、素子としてコイルを使用してもよく、フィルタ回路としては必要に応じて公知の任意の回路を採用可能である。
FIG. 4D shows an example of a band-pass filter circuit in which a differentiation circuit (high-pass filter circuit) 76 composed of a resistor and a capacitor is provided before an
図5は、本発明のイコライザ回路の実施例2の構成を示す回路図である。この回路は、実施例1のフィルタ回路51および第2の差動増幅回路52を複数組(実施例では2組)備えたものである。第1のフィルタ回路94は低域通過型フィルタを構成しており、差動増幅回路90に接続されている。また、第2のフィルタ回路95は帯域通過型フィルタを構成しており、差動増幅回路92に接続されている。
FIG. 5 is a circuit diagram showing a configuration of an embodiment 2 of the equalizer circuit of the present invention. This circuit includes a plurality of sets (two sets in the embodiment) of the
従って、差動増幅回路90に接続されているカレントミラー回路91を制御することにより、イコライザ回路の高域の特性を制御することができる。また、差動増幅回路92に接続されているカレントミラー回路93を制御することにより、イコライザ回路の中域の特性を制御することができる。
Therefore, by controlling the
この実施例においては、制御レジスタ96の出力にそれぞれ公知の電流出力型のA/D変換器97が接続されており、カレントミラー回路には制御レジスタ96に設定された値に比例した電流が出力される。
In this embodiment, a known current output type A /
なお、フィルタ回路および第2の差動増幅回路の組の数は3以上でもよく、フィルタ回路の構成、特性も任意である。第2実施例においては、以上のような構成により、簡単な構成でイコライザ回路を任意の特性に制御可能である。 Note that the number of sets of the filter circuit and the second differential amplifier circuit may be three or more, and the configuration and characteristics of the filter circuit are also arbitrary. In the second embodiment, with the above configuration, the equalizer circuit can be controlled to an arbitrary characteristic with a simple configuration.
以上実施例を説明したが、本発明には以下のような変形例も考えられる。実施例においては、増幅素子としてFETを使用する例を開示したが、増幅素子としてはバイポーラトランジスタも使用可能である。
トレーニング時あるいはデータ伝送時において、受信側トレーニング制御回路38および送信側トレーニング制御回路17は、遺伝的アルゴリズムを使用してイコライザ回路32およびその他の回路を同時に調整してもよい。この場合、染色体情報はイコライザ回路の複数の制御パラメータを含み、遺伝的アルゴリズムの評価関数値は、受信された信号波形の電圧分布、受信された信号のジッター量、あるいは受信されたデータのビット誤り率から求めることが出来る。
Although the embodiments have been described above, the following modifications may be considered in the present invention. In the embodiment, an example in which an FET is used as an amplifying element has been disclosed. However, a bipolar transistor can also be used as an amplifying element.
During training or data transmission, the reception-side
50 差動増幅器
51 フィルタ回路
52 差動増幅器
53 逆相加算回路
54 等化特性設定回路
DESCRIPTION OF
Claims (3)
前記入力信号が印加される積分回路からなるフィルタ回路と、
2つの増幅素子のバイアス電流を調整するための電流源回路及び前記電流源回路の電流値を調整する電流調整手段を備え、前記フィルタ回路の出力信号が入力される第2の差動増幅回路と、
前記第1の差動増幅回路の出力信号と前記第2の差動増幅回路の出力信号とを逆相で加算する加算回路と
を備えたことを特徴とするイコライザ回路。 A first differential amplifier circuit that includes a current source circuit for adjusting a bias current of two amplifier elements and a current adjustment unit that adjusts a current value of the current source circuit, and amplifies and outputs an input signal;
A filter circuit comprising an integrating circuit to which the input signal is applied;
A current source circuit for adjusting bias currents of two amplifying elements, and a current adjusting unit for adjusting a current value of the current source circuit, and a second differential amplifier circuit to which an output signal of the filter circuit is input; ,
An equalizer circuit comprising: an adder circuit that adds an output signal of the first differential amplifier circuit and an output signal of the second differential amplifier circuit in opposite phases.
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