JP4706030B2 - キャッシュ制御装置及び制御方法 - Google Patents
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Description
2 システム制御バス
10 命令・演算制御部
20 一次キャッシュ制御部
21 キャッシュRAM
22 フェッチ・ポート
23 TOQ制御回路
24 FP分割形態設定回路
25 スレッド内プライオリティ制御回路
26 スレッド選択信号制御回路
27 スレッド間プライオリティ制御回路
28 負荷監視回路
29 スレッド・モード検出回路
30 二次キャッシュ制御部
31 キャッシュRAM
以下、図3に示したスレッド選択信号制御回路26を更に詳細に説明する。
(1) :論理回路261の説明
図3に記載された論理回路261は、2つのAND回路と1つのOR回路からなる回路である。そして、前記2つのAND回路の内の一方のAND回路をAND回路#1とし、他方のAND回路をAND回路#2として説明する。
この場合、AND回路#1の2入力の内の一方の入力はスレッド0の処理完了報告であり、他方の入力はラッチ回路260から出力されるスレッド選択信号を反転した信号が入力となる。また、AND回路#2の2入力の内の一方の入力はスレッド1の処理完了報告であり、他方の入力はラッチ回路260から出力されるスレッド選択信号がそのまま入力となる。更にOR回路はAND回路#1の出力信号とAND回路#2の出力信号とが入力となる。
(2) :論理回路262の説明
論理回路262は排他的論理和回路(EX−ORと呼んで説明する)を示している。このEX−ORは2入力であり、その一方の入力をA、他方の入力をBとし、出力をCとして説明する。
前記A、B、Cのローレベルを0、ハイレベルを1とした場合EX−ORは、A=0、B=0の時、及びA=1、B=1の時(2入力が等しい時)、C=0となり、A=0、B=1の時、及びA=1、B=0の時(2入力が異なる時)、C=1となる回路である。
Claims (8)
- 同時に実行される複数のスレッドで共有されるキャッシュに対してのアクセス要求を制御するキャッシュ制御装置であって、
スレッドに共有される形態で設けられ、複数のエントリを有してそれらのエントリにアクセス要求を保持するポート手段と、
各スレッドの発行するアクセス要求を、そのスレッドに割り付けられた前記ポート手段のポート部分に登録することで、前記ポート手段をスレッド構成に合わせて分割して使用するように制御する制御手段と、
各スレッドに対応付けて設けられて、前記ポート手段の保持するそのスレッドの発行したアクセス要求を入力として、規定の優先制御に従ってアクセス要求を選択する第1の選択手段と、
前記第1の選択手段の選択したアクセス要求を入力として、スレッド選択信号に従って最終的なアクセス要求を選択する第2の選択手段とを備えることを、
特徴とするキャッシュ制御装置。 - 請求項1に記載のキャッシュ制御装置において、
スレッドの処理が終了するときに、前記スレッド選択信号の指すスレッドを、その処理が終了したスレッドから別のスレッドに切り替える切替手段を備えることを、
特徴とするキャッシュ制御装置。 - 請求項1又は2に記載のキャッシュ制御装置において、
各スレッドの発行するアクセス要求の頻度を測定する測定手段と、
前記測定手段の測定結果に基づいて、各スレッドに割り付ける前記ポート部分を決定する決定手段とを備えることを、
特徴とするキャッシュ制御装置。 - 請求項1ないし3のいずれか1項に記載のキャッシュ制御装置において、
1つのスレッドのみが動作する動作モードにあるのかを検出する検出手段と、
前記検出手段が1つのスレッドのみが動作する動作モードにあることを検出する場合に、そのスレッドに対して、前記ポート手段の持つ全てのポート部分を割り付けることを決定する第2の決定手段を備えることを、
特徴とするキャッシュ制御装置。 - スレッドに共有される形態で設けられ、複数のエントリを有してそれらのエントリにアクセス要求を保持するポート手段を備えて、そのポート手段を使って、同時に実行される複数のスレッドで共有されるキャッシュに対してのアクセス要求を制御するキャッシュ制御装置が実行するキャッシュ制御方法であって、
前記キャッシュ制御装置が、
各スレッドの発行するアクセス要求を、そのスレッドに割り付けられた前記ポート手段のポート部分に登録することで、前記ポート手段をスレッド構成に合わせて分割して使用するように制御し、
各スレッド毎に、前記ポート手段の保持するそのスレッドの発行したアクセス要求の中から、規定の優先制御に従ってアクセス要求を選択し、
前記選択したアクセス要求の中から、スレッド選択信号に従って最終的なアクセス要求を選択することを、
特徴とするキャッシュ制御方法。 - 請求項5に記載のキャッシュ制御方法において、
前記キャッシュ制御装置が、スレッドの処理が終了するときに、前記スレッド選択信号の指すスレッドを、その処理が終了したスレッドから別のスレッドに切り替えることを、
特徴とするキャッシュ制御方法。 - 請求項5又は6に記載のキャッシュ制御方法において、
前記キャッシュ制御装置が、各スレッドの発行するアクセス要求の頻度を測定して、その測定結果に基づいて、各スレッドに割り付ける前記ポート部分を決定することを、
特徴とするキャッシュ制御方法。 - 請求項5ないし7のいずれか1項に記載のキャッシュ制御方法において、
前記キャッシュ制御装置が、1つのスレッドのみが動作する動作モードにあるのかを検出して、1つのスレッドのみが動作する動作モードにあることを検出する場合に、そのスレッドに対して、前記ポート手段の持つ全てのポート部分を割り付けることを決定することを、
特徴とするキャッシュ制御方法。
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