JP4973730B2 - 演算処理装置及び演算処理装置の制御方法 - Google Patents
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Description
(a−1)フェッチ・アンド・ストア要求の処理は、それに先行するデータAをアクセ スする要求の処理が全て完了するまで抑止する
(a−2)フェッチ・アンド・ストア要求より後にデータAをアクセスする要求の処理 は、フェッチ・アンド・ストア要求の処理が完了するまで抑止する
(b) フェッチ・アンド・ストア要求の処理開始から完了までの間は、キャッシュ RAM2001からデータAを吐き出すことを抑止する
という条件を設けることで、条件(a−1),(a−2)によりフェッチ・アンド・ストア対象データに対するプロセッサ内の排他制御を保証し、条件(b)によりマルチプロセッサ構成におけるプロセッサ間の排他制御を保証する必要がある。
前記の目的を達成するために、本発明のキャッシュ制御装置は、同時に実行される複数のスレッドで共有されるキャッシュに対してのアクセス要求を制御するために、(1)各スレッドに対応付けて設けられて、そのスレッドがアトミック命令(例えば、アトミックロードストア命令などのアトミック命令)の実行に入る場合に規定の値を表示し、そのアトミック命令を完了する場合にその値とは異なる規定の値を表示するフラグを記憶する記憶手段と、(2)あるスレッドからアクセス要求が発行される場合に、記憶手段の記憶するフラグ値を参照することで、そのスレッドとは別のスレッドがアトミック命令を実行中であるのか否かを判断する判断手段と、(3)判断手段が別のスレッドがアトミック命令を実行中であることを判断する場合に、アクセス要求を待機させる処理を実行する実行手段と、(4)キャッシュからのデータの吐き出し要求がある場合に、記憶手段の記憶するフラグ値を参照することで、全てのスレッドがアトミック命令を実行中でないのかを判断して、全てのスレッドがその命令を実行中でないことを判断する場合に、キャッシュからのデータの吐き出し処理の実行を指示する指示手段と、(5)記憶手段の記憶するフラグ値を参照することで、スレッド内におけるアトミック命令についての排他制御を実行するスレッド内排他制御手段とを備えるように構成する。
前記の目的を達成するために、本発明のキャッシュ制御装置は、同時に実行される複数のスレッドで共有されるキャッシュに対してのアクセス要求を制御するために、(1)各スレッドに対応付けて設けられて、そのスレッドがアトミック命令(例えば、アトミックロードストア命令などのアトミック命令)の実行に入る場合に規定の値を表示し、そのアトミック命令を完了する場合にその値とは異なる規定の値を表示するフラグを記憶し、さらに、そのスレッドがアトミック命令の実行に入る場合には、そのアトミック命令のアクセス先のアドレス情報を記憶する記憶手段と、(2)あるスレッドからアクセス要求が発行される場合に、記憶手段の記憶するフラグ値を参照することで、そのスレッドとは別のスレッドがアトミック命令を実行中であるのか否かを判断し、さらに、アトミック命令を実行中であることを判断する場合には、記憶手段の記憶するアドレス情報を参照することで、その実行中のアトミック命令のアクセス先のアドレス情報とそのアクセス要求の指定するアドレス情報とが一致するのか否かを判断する判断手段と、(3)判断手段が別のスレッドがアトミック命令を実行中であることを判断し、かつ、その実行中のアトミック命令のアクセス先のアドレス情報とアクセス要求の指定するアドレス情報とが一致することを判断する場合に、アクセス要求を待機させる処理を実行する実行手段と、(4)キャッシュからのデータの吐き出し要求がある場合に、記憶手段の記憶するフラグ値およびアドレス情報を参照することで、全てのスレッドが吐き出し要求の指定するアドレス情報と一致するアドレス情報をアクセス先とするアトミック命令を実行中でないのかを判断して、全てのスレッドがその命令を実行中でないことを判断する場合に、キャッシュからのデータの吐き出し処理の実行を指示する指示手段と、(5)記憶手段の記憶するフラグ値およびアドレス情報を参照することで、スレッド内におけるアトミック命令についての排他制御を実行するスレッド内排他制御手段とを備えるように構成する。
20 システム制御バス
100 命令・演算制御部
200 一次キャッシュ制御部
201 キャッシュRAM
202 フェッチ・ポート
203 ストア・ポート
204 選択回路
205 選択回路
206 選択回路
207 選択回路
208 優先制御回路
209 FS命令ステータス情報記憶部
210 最終処理スレッド表示信号制御回路
300 二次キャッシュ制御部
301 キャッシュRAM
(a−1)フェッチ・アンド・ストア要求の処理は、それに先行するデータXをアクセ スするスレッドxの要求の処理が全て完了するまで抑止する
(a−2)フェッチ・アンド・ストア要求より後にデータXをアクセスするスレッドx の要求の処理は、フェッチ・アンド・ストア要求の処理が完了するまで抑止 する
(b) フェッチ・アンド・ストア要求の処理開始から完了までの間は、キャッシュ RAM201からデータXを吐き出すことを抑止する
(c) フェッチ・アンド・ストア要求の処理開始から完了までの間は、データXを アクセスするスレッドx以外のスレッドの要求の処理は、フェッチ・アンド ・ストア要求の処理が完了するまで抑止する
という条件を設けることで、条件(a−1),(a−2)によりフェッチ・アンド・ストア対象データに対するスレッド内の排他制御を保証し、条件(b)によりマルチプロセッサ構成におけるプロセッサ間の排他制御を保証し、条件(c)によりプロセッサ内のスレッド間の排他制御を保証する必要がある。
Claims (8)
- 一連の命令列であるスレッドに含まれ、メモリアクセスをそれぞれ行なうフェッチ要求とストア要求を含むアトミック命令を一体不可分に実行する演算処理装置において、
キャッシュメモリと、
スレッドのアトミック命令に含まれる前記キャッシュメモリに対するフェッチ要求を格納するエントリをそれぞれ複数有する、スレッド毎に設けられた複数のフェッチ要求保持部と、
スレッドのアトミック命令に含まれる前記キャッシュメモリに対するストア要求を格納するエントリをそれぞれ複数有する、スレッド毎に設けられた複数のストア要求保持部と、
前記複数のフェッチ要求保持部が格納する複数のフェッチ要求のうち、いずれかのスレッドのフェッチ要求を選択するフェッチ要求選択部と、
前記複数のストア要求保持部が格納する複数のストア要求のうち、前記フェッチ要求選択部が選択したフェッチ要求と同一スレッドのストア要求を選択するストア要求選択部と、
スレッドのアトミック命令に含まれるフェッチ要求とストア要求とが実行中である旨のステータスを記憶する、スレッド毎に設けられた複数のステータス記憶部と、
前記実行が完了した、前記フェッチ要求選択部が選択したフェッチ要求と前記ストア要求選択部が選択したストア要求とを含むアトミック命令のスレッドを識別するスレッド識別情報を保持するスレッド識別情報保持部と、
前記複数のステータス記憶部に記憶されたそれぞれのステータスに基づいて、前記フェッチ要求選択部が選択したフェッチ要求と前記ストア要求選択部が選択したストア要求とを含むいずれかのスレッドのアトミック命令が実行中であると判断した場合、前記実行中であるアトミック命令のスレッドの他のアトミック命令の実行を抑止するとともに、前記スレッド識別情報保持部に保持されたスレッド識別情報に基づいて、前回実行が完了したスレッドのアトミック命令の実行を抑止する排他制御部を有することを特徴とする演算処理装置。 - 前記演算処理装置において、
前記排他制御部は、
前記複数のステータス記憶部に記憶されたそれぞれのステータスに基づいて、前記フェッチ要求選択部が選択したフェッチ要求と前記ストア要求選択部が選択したストア要求とを含むいずれかのスレッドのアトミック命令が実行中であると判断した場合、前記実行中であるアトミック命令のスレッドの他のアトミック命令に含まれるフェッチ要求の実行の開始を抑止するとともに、前記スレッド識別情報保持部に保持されたスレッド識別情報に基づいて、前回実行が完了したスレッドのアトミック命令に含まれるフェッチ要求の実行の開始を抑止することを特徴とする請求項1記載の演算処理装置。 - 前記演算処理装置において、
前記排他制御部は、
前記キャッシュメモリからの吐出し要求がある場合に、前記複数のステータス記憶部に記憶されたそれぞれのステータスに基づいて、いずれかのスレッドが前記キャッシュメモリに対するアトミック命令を実行中と判断した場合、前記キャッシュメモリからの吐出し要求を抑止することを特徴とする請求項1又は2記載の演算処理装置。 - 一連の命令列であるスレッドに含まれ、メモリアクセスをそれぞれ行なうフェッチ要求とストア要求を含むアトミック命令を一体不可分に実行する演算処理装置において、
キャッシュメモリと、
スレッドのアトミック命令に含まれる前記キャッシュメモリに対するフェッチ要求を格納するエントリをそれぞれ複数有する、スレッド毎に設けられた複数のフェッチ要求保持部と、
スレッドのアトミック命令に含まれる前記キャッシュメモリに対するストア要求を格納するエントリをそれぞれ複数有する、スレッド毎に設けられた複数のストア要求保持部と、
前記複数のフェッチ要求保持部が格納する複数のフェッチ要求のうち、いずれかのスレッドのフェッチ要求を選択するフェッチ要求選択部と、
前記複数のストア要求保持部が保持する複数のストア要求のうち、前記フェッチ要求選択部が選択したフェッチ要求と同一スレッドのストア要求を選択するストア要求選択部と、
スレッドの実行中のアトミック命令に含まれるフェッチ要求とストア要求の対象であるアドレスを記憶する、スレッド毎に設けられたアドレス記憶部と、
前記フェッチ要求選択部が選択したフェッチ要求と前記ストア要求選択部が選択したストア要求とを含むいずれかのスレッドのアトミック命令が実行中であると判断した場合、前記アドレス記憶部に記憶されたアドレスに基づいて、前記実行中と判断されたアトミック命令と同一のアドレスに対する他のアトミック命令の実行を抑止する排他制御部を有することを特徴とする演算処理装置。 - 一連の命令列であるスレッドに含まれ、キャッシュメモリに対するメモリアクセスをそれぞれ行なうフェッチ要求とストア要求を含むアトミック命令を一体不可分に実行する演算処理装置の制御方法において、
前記演算処理装置が有するスレッド毎に設けられた複数のフェッチ要求保持部が、スレッドのアトミック命令に含まれる、複数のエントリに保持した前記キャッシュメモリに対するフェッチ要求のいずれかを出力するステップと、
前記演算処理装置が有するスレッド毎に設けられた複数のストア要求保持部が、スレッドのアトミック命令に含まれる、複数のエントリに保持した前記キャッシュメモリに対するストア要求のいずれかを出力するステップと、
前記演算処理装置が有するフェッチ要求選択部が、前記複数のフェッチ要求保持部が格納する複数のフェッチ要求のうち、いずれかのスレッドのフェッチ要求を選択するステップと、
前記演算処理装置が有するストア要求保持部が、前記複数のストア要求保持部が格納する複数のストア要求のうち、前記フェッチ要求選択部が選択したフェッチ要求と同一スレッドのストア要求を選択するステップと、
前記演算処理装置が有するスレッド毎に設けられた複数のステータス記憶部に記憶した、スレッドのアトミック命令に含まれるフェッチ要求とストア要求とが実行中である旨のそれぞれのステータスに基づいて、前記演算処理装置が有する排他制御部が、前記フェッチ要求選択部が選択したフェッチ要求と前記ストア要求選択部が選択したストア要求とを含むいずれかのスレッドのアトミック命令が実行中であると判断した場合、前記実行中であるアトミック命令のスレッドの他のアトミック命令の実行を抑止するとともに、前記スレッド識別情報保持部に保持されたスレッド識別情報に基づいて、前回実行が完了したスレッドのアトミック命令の実行を抑止するステップを有することを特徴とする演算処理装置の制御方法。 - 前記演算処理装置の制御方法において、
前記排他制御部は、
前記複数のステータス記憶部に記憶されたそれぞれのステータスに基づいて、前記フェッチ要求選択部が選択したフェッチ要求と前記ストア要求選択部が選択したストア要求とを含むいずれかのスレッドのアトミック命令が実行中であると判断した場合、前記実行中であるアトミック命令のスレッドの他のアトミック命令に含まれるフェッチ要求の実行の開始を抑止するとともに、前記スレッド識別情報保持部に保持されたスレッド識別情報に基づいて、前回実行が完了したスレッドのアトミック命令に含まれるフェッチ要求の実行の開始を抑止することを特徴とする請求項5記載の演算処理装置の制御方法。 - 前記演算処理装置の制御方法において、
前記排他制御部は、
前記キャッシュメモリからの吐出し要求がある場合に、前記複数のステータス記憶部に記憶されたそれぞれのステータスに基づいて、いずれかのスレッドが前記キャッシュメモリに対するアトミック命令を実行中と判断した場合、前記キャッシュメモリからの吐出し要求を抑止することを特徴とする請求項5又は6記載の演算処理装置の制御方法。 - 一連の命令列であるスレッドに含まれ、キャッシュメモリに対するメモリアクセスをそれぞれ行なうフェッチ要求とストア要求を含むアトミック命令を一体不可分に実行する演算処理装置の制御方法において、
前記演算処理装置が有するスレッド毎に設けられた複数のフェッチ要求保持部が、スレッドのアトミック命令に含まれる、複数のエントリに保持した前記キャッシュメモリに対するフェッチ要求のいずれかを出力するステップと、
前記演算処理装置が有するスレッド毎に設けられた複数のストア要求保持部が、スレッドのアトミック命令に含まれる、複数のエントリに保持した前記キャッシュメモリに対するストア要求のいずれかを出力するステップと、
前記演算処理装置が有するフェッチ要求選択部が、前記複数のフェッチ要求保持部が格納する複数のフェッチ要求のうち、いずれかのスレッドのフェッチ要求を選択するステップと、
前記演算処理装置が有するストア要求保持部が、前記複数のストア要求保持部が格納する複数のストア要求のうち、前記フェッチ要求選択部が選択したフェッチ要求と同一スレッドのストア要求を選択するステップと、
前記フェッチ要求選択部が選択したフェッチ要求と前記ストア要求選択部が選択したストア要求とを含むいずれかのスレッドのアトミック命令が実行中であると判断した場合、前記演算処理装置が有するアドレス記憶部に記憶した、実行中のスレッドのアトミック命令に含まれるフェッチ要求とストア要求の対象であるアドレスと同一のアドレスに対する他のアトミック命令の実行を抑止するステップを有することを特徴とする演算処理装置の制御方法。
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- 2009-12-17 US US12/654,376 patent/US8261021B2/en active Active
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