JP4701886B2

JP4701886B2 - Semiconductor device

Info

Publication number: JP4701886B2
Application number: JP2005203884A
Authority: JP
Inventors: 浩島袋; 善弘重田
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2005-07-13
Filing date: 2005-07-13
Publication date: 2011-06-15
Anticipated expiration: 2025-07-13
Also published as: JP2007027228A

Description

この発明は半導体集積回路などの半導体装置に関し、特に高圧出力側の静電保護回路に関する。 The present invention relates to a semiconductor device such as a semiconductor integrated circuit, and more particularly to an electrostatic protection circuit on a high voltage output side.

従来、半導体集積回路の入出力段には、静電保護回路が設けられ実装中に予想される静電サージに対して耐量を持たせている。静電サージから半導体集積回路を保護するために、保護用素子を入出力端子だけではなくこれを補うために電源端子間にも保護用素子を設け且つ同保護用素子の逆阻止耐圧を内部回路のそれより低いか、または同等に設定している。これにより静電サージを分散することにより小さな保護用素子でも静電サージ耐量を確保している。
また、近年、大画面薄型テレビに用いられるプラズマディスプレイパネルや液晶パネルのドライバＩＣの出力段回路は、６０Ｖ〜２００Ｖ程度とモノリシックＩＣでは比較的高耐圧素子を用いて構成されている（例えば、特許文献１参照のこと）。この場合、多数の出力段毎にダイオードが配置されている。このダイオードは、プラズマディスプレイパネルの駆動に関係して設けられているが、実装中に発生する静電サージからドライバＩＣを保護する保護用素子としての機能もある。 Conventionally, an input / output stage of a semiconductor integrated circuit is provided with an electrostatic protection circuit so as to withstand an electrostatic surge expected during mounting. In order to protect the semiconductor integrated circuit from electrostatic surges, a protective element is provided not only between the input / output terminals but also between the power supply terminals in order to compensate for this, and the reverse blocking voltage of the protective element is set to the internal circuit. Lower than or equal to that of As a result, by dispersing the electrostatic surge, the electrostatic surge resistance can be ensured even with a small protective element.
In recent years, the output stage circuit of a driver IC for a plasma display panel or a liquid crystal panel used in a large screen thin TV is about 60V to 200V, and the monolithic IC is configured using relatively high voltage elements (for example, patents). (See Reference 1). In this case, a diode is arranged for each of a large number of output stages. This diode is provided in relation to driving of the plasma display panel, but also has a function as a protection element for protecting the driver IC from electrostatic surges generated during mounting.

図５は、保護用素子を備えた従来の出力回路図の一例である。この出力回路は保護用素子である保護ダイオード４１、４２を備えた従来の半導体装置を構成する回路である。ＧＮＤ配線側に接続された出力素子３１ａと電源配線側（高圧電源ＨＶ側）に接続された出力素子３１ｂとこれら出力素子３１ａ、３１ｂに共通した出力端子ＯＵＴが配置されている。出力素子３１ａ、３１ｂの前段には、入力回路３４、制御回路３３、ドライブ回路３２ａ、３２ｂがそれぞれ配置され、出力素子３１ａ、３１ｂを駆動することができる。出力素子３１ａ、３１ｂと並列接続された保護用素子として保護ダイオード４１、４２が配置されている。
図６は、図５の保護ダイオード４１の要部断面図である。つぎに保護ダイオード４１の基本構造について説明する。尚、保護ダイオード４２も同一構造である。 FIG. 5 is an example of a conventional output circuit diagram provided with a protection element. This output circuit is a circuit constituting a conventional semiconductor device provided with protection diodes 41 and 42 as protection elements. An output element 31a connected to the GND wiring side, an output element 31b connected to the power supply wiring side (high voltage power supply HV side), and an output terminal OUT common to these output elements 31a and 31b are arranged. The input circuit 34, the control circuit 33, and the drive circuits 32a and 32b are arranged in front of the output elements 31a and 31b, respectively, and can drive the output elements 31a and 31b. Protection diodes 41 and 42 are arranged as protection elements connected in parallel with the output elements 31a and 31b.
FIG. 6 is a cross-sectional view of a main part of the protection diode 41 of FIG. Next, the basic structure of the protection diode 41 will be described. The protective diode 42 has the same structure.

ｎ半導体基板１の表面層にｐベース領域２とｎ⁺カソード領域３を離して形成する。ｐベース領域２の表面層にｐ⁺アノード領域４３を形成する。ｎ⁺カソード領域３上にカソード電極９を形成し、カソード電極９とカソード端子Ｋを接続し、ｐ⁺アノード領域４３上にアノード電極８を形成し、アノード電極８とアノード端子Ａを接続する。ｎ⁺カソード領域３、ｎ半導体基板１およびｐ⁺アノード領域４３に渡る表面に絶縁膜７を形成する。この絶縁膜７はｎ⁺カソード領域３近傍とｐ⁺アノード領域４３近傍が薄く、ｎ半導体基板１上が厚い。この絶縁膜７上にポリシリコンから成るフィールドプレート１１をｐ⁺アノード領域４３側とｎ⁺カソード領域３側に絶縁膜７の厚い箇所上で離して形成する。フィールドプレート１１の電位が、それぞれ近くに位置するカソード電極９やアノード電極８と同電位となる様に、フィールドプレート１１とカソード電極９およびアノード電極８と電気的に接続する。高耐圧の場合には、ｎ半導体基板１とｎ⁺カソード領域３の境界部分に不純物濃度がｎ半導体基板１とカソード領域３との中間となる不純物濃度でｎバッファ領域１２を形成する場合もある。 A p base region 2 and an n ⁺ cathode region 3 are formed separately on the surface layer of the n semiconductor substrate 1. A p ⁺ anode region 43 is formed in the surface layer of the p base region 2. A cathode electrode 9 is formed on the n ⁺ cathode region 3, the cathode electrode 9 and the cathode terminal K are connected, an anode electrode 8 is formed on the p ⁺ anode region 43, and the anode electrode 8 and the anode terminal A are connected. An insulating film 7 is formed on the surface extending over n ⁺ cathode region 3, n semiconductor substrate 1 and p ⁺ anode region 43. The insulating film 7 is thin in the vicinity of the n ⁺ cathode region 3 and the p ⁺ anode region 43 and is thick on the n semiconductor substrate 1. A field plate 11 made of polysilicon is formed on the insulating film 7 separately on the p ⁺ anode region 43 side and the n ⁺ cathode region 3 side on the thick portion of the insulating film 7. The field plate 11 is electrically connected to the cathode electrode 9 and the anode electrode 8 so that the potential of the field plate 11 is the same as that of the cathode electrode 9 and the anode electrode 8 located nearby. In the case of a high breakdown voltage, the n buffer region 12 may be formed at the boundary between the n semiconductor substrate 1 and the n ⁺ cathode region 3 with an impurity concentration intermediate between the n semiconductor substrate 1 and the cathode region 3. .

図７は、図６に示す従来の保護ダイオードの動作特性図である。ブレークダウン電圧までは、ほとんど電流が流れない。それより高い電圧が印加されるとアバランシェ電流が流れ出し静電サージの電荷を放出することができる。しかし、小さいサイズの保護ダイオードでは、素子に印加される電圧が高いままで、大きな電流密度の電流が流れて、図に示す×のポイントで破壊する。
図８は、図６とは別の従来の保護用素子の要部断面図である。この保護用素子は従来のＭＯＳ型ダイオードの場合である。これは二重拡散ＭＯＳＦＥＴのゲート電極４７をソース電極８とショートさせ、ＭＯＳＦＥＴの寄生ダイオードを保護用素子に用いた例である。図６との違いについて述べる。
図６のｐ⁺アノード領域４３がｐ⁺アノード領域４４とｎ⁺ソース領域４５となり、ｎ⁺ソース領域４５、ｐベース領域２およびｎ半導体基板１に渡る表面には、ポリシリコンから成るゲート電極４７がゲート絶縁膜４６を介して形成され、ゲート電極４７はアノード電極８と電気的に接続されている。ＭＯＳＦＥＴ的呼び方をすれば、ｐ⁺アノード領域４４はｐ⁺コンタクト領域となり、アノード電極８はソース電極となり、ｎ⁺カソード領域３はｎ⁺ドレイン領域となり、カソード電極９はソース電極となり、アノード端子Ａはソース端子となり、カソード端子Ｋはドレイン端子となる。 FIG. 7 is an operating characteristic diagram of the conventional protection diode shown in FIG. Almost no current flows until the breakdown voltage. When a voltage higher than that is applied, an avalanche current flows and the electrostatic surge charge can be discharged. However, in a protective diode having a small size, the voltage applied to the element remains high, and a current with a large current density flows and breaks at the point indicated by x in the figure.
FIG. 8 is a cross-sectional view of a main part of a conventional protection element different from FIG. This protective element is a case of a conventional MOS diode. This is an example in which a gate electrode 47 of a double diffusion MOSFET is short-circuited with a source electrode 8 and a parasitic diode of the MOSFET is used as a protection element. Differences from FIG. 6 will be described.
P ⁺ anode region 43 is p ⁺ anode region 44 and the n ⁺ source region 45 next to FIG. 6, n ⁺ source region 45, p base region 2 and n surface over the semiconductor substrate 1, a gate electrode 47 made of polysilicon Is formed through the gate insulating film 46, and the gate electrode 47 is electrically connected to the anode electrode 8. In terms of MOSFET, the p ⁺ anode region 44 becomes a p ⁺ contact region, the anode electrode 8 becomes a source electrode, the n ⁺ cathode region 3 becomes an n ⁺ drain region, the cathode electrode 9 becomes a source electrode, and an anode terminal A becomes a source terminal, and the cathode terminal K becomes a drain terminal.

図５の保護ダイオード４１、４２を図８のＭＯＳ型ダイオードに置き換えて説明する。静電サージが出力端子ＯＵＴを介してＩＣ内部に印加された場合、保護ダイオード４１、４２ではアバランシェ電圧以上の静電サージ電圧に対してアバランシェ電流が流れ、これ以上電圧が上昇することの無い様に電圧をクランプする。このときのクランプ電圧はアバランシェ電圧となる。瞬時電力は（クランプ電圧）×（アバランシェ電流）であり、クランプ電圧が高い６０Ｖ〜２００Ｖの図５の保護ダイオード４１、４２では、一定時間以上この状態が続くと破壊する場合がある。
これに対して、図８のＭＯＳ型ダイオードを用いた場合、アバランシェ電流がＭＯＳ型ダイオード内部を流れる際、寄生ｎｐｎトランジスタのベース電流として働き、この寄生ｎｐｎトランジスタがオン状態になる。そのため、クランプ電圧は寄生ｎｐｎトランジスタが動作しない状態（単純なｐｎダイオードの逆阻止状態）でのクランプ電圧（＝アバランシェ電圧）より低いクランプ電圧となり、この低いクランプ電圧で静電サージを処理することになるため、静電サージ耐量を向上させる。 The protection diodes 41 and 42 in FIG. 5 are replaced with the MOS type diodes in FIG. When an electrostatic surge is applied to the inside of the IC via the output terminal OUT, the protection diodes 41 and 42 cause an avalanche current to flow with respect to the electrostatic surge voltage higher than the avalanche voltage, and the voltage does not increase any more. Clamp the voltage to The clamp voltage at this time is an avalanche voltage. The instantaneous power is (clamp voltage) × (avalanche current), and the protection diodes 41 and 42 of FIG. 5 having a high clamp voltage of 60 V to 200 V may be destroyed if this state continues for a certain time or more.
On the other hand, when the MOS type diode of FIG. 8 is used, when the avalanche current flows inside the MOS type diode, it acts as a base current of the parasitic npn transistor, and the parasitic npn transistor is turned on. Therefore, the clamp voltage becomes a clamp voltage lower than the clamp voltage (= avalanche voltage) in a state where the parasitic npn transistor does not operate (reverse blocking state of a simple pn diode), and the electrostatic surge is processed with this low clamp voltage. Therefore, the electrostatic surge resistance is improved.

図９は、図８の従来のＭＯＳ型ダイオードの動作特性図である。クランプ電圧までの間にゲート電圧が印加され、図８のゲート電極４７下のｐベース領域２に図示しないチャネルが形成され静電サージの電荷をチャネルを介して放出することができる。さらに、クランプ電圧を超えてからもサ─ジ電流が大きくなっていくとある電流値で寄生ｐｎｐトランジスタがオン状態となり負性抵抗を示す。そのために、図５（または図６）のような単純なｐｎダイオード構造の場合に比べてより低い電圧で大きい電流を通電させることができ発熱による破壊を緩和することができる。
しかし、さらに大きい電流を流そうとすると素子表面部分に電流が集中するので瞬時破壊してしまう。（図の×のポイントで破壊）
つぎに、前記の出力保護回路とは別の出力保護回路例が、例えば、特許文献２に開示されているので説明する。 FIG. 9 is an operational characteristic diagram of the conventional MOS diode of FIG. A gate voltage is applied up to the clamp voltage, and a channel (not shown) is formed in the p base region 2 below the gate electrode 47 in FIG. 8, so that electrostatic surge charges can be discharged through the channel. Further, when the surge current increases even after exceeding the clamp voltage, the parasitic pnp transistor is turned on at a certain current value, and exhibits a negative resistance. Therefore, a large current can be applied at a lower voltage than in the case of a simple pn diode structure as shown in FIG. 5 (or FIG. 6), and the breakdown due to heat generation can be mitigated.
However, if an even larger current is attempted to flow, the current concentrates on the surface portion of the element, causing an instantaneous breakdown. (Destroyed at point x in the figure)
Next, an example of an output protection circuit different from the output protection circuit is disclosed in, for example, Patent Document 2 and will be described.

図１０は、従来の半導体装置の出力回路を構成する出力素子のゲートに抵抗を接続した回路図である。出力素子３１ａのゲートは抵抗４８を介してドライブ回路３２ａに接続されている。この例では主に静電サージが低電位から高電位に移行する間の破壊を防ぐ方法について記されている。出力端子ＯＵＴの電位がＧＮＤに対して上昇すると、出力素子３１ａのドレイン−ゲート間寄生容量によってゲート電圧が持ち上げられるが、ドライブ回路３２ａの寄生容量が大きいのでゲート−ソース間の電位の上昇が小さく、ドレイン−ゲート間に高電圧が印加されて、ドレイン−ゲート間を被覆している絶縁膜が破壊を起こす。
抵抗４８を設けることで、ドライブ回路３２ａの寄生容量を抵抗４８で遮断し、ゲート−ソース間の電位の上昇を大きくして、ドレイン−ゲート間の電位の上昇を抑制し、前記の絶縁膜の破壊を防止することができる。
特許第３１６６６３７号公報特開昭５７−３７８７６号公報 FIG. 10 is a circuit diagram in which a resistor is connected to the gate of an output element constituting an output circuit of a conventional semiconductor device. The gate of the output element 31a is connected to the drive circuit 32a via the resistor 48. This example mainly describes a method for preventing breakdown during the transition of the electrostatic surge from the low potential to the high potential. When the potential of the output terminal OUT rises with respect to GND, the gate voltage is raised by the drain-gate parasitic capacitance of the output element 31a. However, since the parasitic capacitance of the drive circuit 32a is large, the rise of the gate-source potential is small. When a high voltage is applied between the drain and the gate, the insulating film covering the drain and the gate is destroyed.
By providing the resistor 48, the parasitic capacitance of the drive circuit 32a is cut off by the resistor 48, the increase in the potential between the gate and the source is increased, the increase in the potential between the drain and the gate is suppressed, and the insulating film Destruction can be prevented.
Japanese Patent No. 3166737 JP 57-37876 A

近年、薄型テレビの大型化に伴い、組み立て時の静電サージに対する耐量向上がドライバＩＣに強く求められる様になってきた。これに合わせて保護用素子としての保護ダイオードも大きくしなければならない。保護用素子として、前記のＭＯＳ型ダイオードを用いた場合でも、静電サージの電荷を放電する電流が大きくなるにつれて、寄生ｎｐｎトランジスタのベース抵抗（ｐベース領域２の横方向抵抗）の影響でベースバイアスが深くなるため、電流集中が起こりやすくなり破壊しやすくなる。
また、薄型テレビの場合、高画質化に伴いドライバＩＣのスイッチング時間の短縮および誤動作防止が不可欠となり、図１０のように出力素子３１ａのゲートとドライブ回路３２ａの間に抵抗４８を挿入すると、ドライブ回路３２ａの寄生容量と抵抗４８の積で表される時定数が大きくなり、スイッチング時間が長くなる。また抵抗４８に誘導されるノイズにより回路誤動作が生じるので、ドライブ回路４２ａに抵抗４８を直列接続して、静電サージ耐量の向上を図る方法は薄型テレビの場合は採用できない。 In recent years, with the increase in size of flat-screen televisions, there has been a strong demand for driver ICs to improve resistance to electrostatic surges during assembly. In accordance with this, the protection diode as a protection element must be enlarged. Even when the MOS type diode is used as a protection element, the base due to the influence of the base resistance of the parasitic npn transistor (the lateral resistance of the p base region 2) increases as the current for discharging the electrostatic surge charge increases. Since the bias becomes deeper, current concentration tends to occur and the device tends to break down.
In the case of a flat-screen television, it is indispensable to shorten the switching time of the driver IC and prevent malfunctions as the image quality is improved. If a resistor 48 is inserted between the gate of the output element 31a and the drive circuit 32a as shown in FIG. The time constant represented by the product of the parasitic capacitance of the circuit 32a and the resistor 48 becomes large, and the switching time becomes long. In addition, since a circuit malfunction occurs due to noise induced in the resistor 48, a method of connecting the resistor 48 in series to the drive circuit 42a to improve the electrostatic surge resistance cannot be adopted in the case of a thin television.

この発明の目的は、前記の課題を解決して、小型で高静電サージ耐量を有する保護ダイオードを具備する半導体装置を提供することにある。 An object of the present invention is to solve the above-described problems and provide a semiconductor device including a protective diode having a small size and high electrostatic surge resistance.

前記の目的を達成するために、第１導電型の半導体基板の表面層に離して形成される第２導電型の第１領域および第１導電型の第２領域と、前記第１領域の表面層に形成された第１導電型の第３領域と、前記第２領域と前記第３領域の間で前記第１領域の表面層に形成された第２導電型の第４領域と、前記第３領域と前記半導体基板に挟まれた前記第１領域上にゲート絶縁膜を介して形成されるゲート電極と、前記第３領域上と前記第４領域上に形成される第１主電極と、前記第２領域上に形成される第２主電極と、前記第１領域上と前記半導体基板上と前記第２領域上に渡って形成される絶縁膜と、少なくとも前記第２領域と前記第４領域との間で前記第１領域と前記半導体基板とのｐｎ接合端部を覆うように前記絶縁膜上に形成された第１導電膜と、を備える半導体装置において、前記ゲート電極と前記第１導電膜とが電気的に接続され、前記ゲート電極または前記第１導電膜と前記第１主電極とが抵抗を介して接続する構成とする。 To achieve the above object, a first conductivity type first region and a first conductivity type second region formed separately from a surface layer of a first conductivity type semiconductor substrate, and a surface of the first region A third region of a first conductivity type formed in a layer; a fourth region of a second conductivity type formed in a surface layer of the first region between the second region and the third region; A gate electrode formed on the first region sandwiched between the three regions and the semiconductor substrate via a gate insulating film; a first main electrode formed on the third region and the fourth region; A second main electrode formed on the second region; an insulating film formed on the first region, the semiconductor substrate, and the second region; at least the second region and the fourth region; Formed on the insulating film so as to cover a pn junction end of the first region and the semiconductor substrate between the first region and the semiconductor substrate. In the semiconductor device including the conductive film, the gate electrode and the first conductive film are electrically connected, and the gate electrode or the first conductive film and the first main electrode are connected via a resistor. The configuration.

また、前記第２領域と前記半導体基板との間に、不純物濃度が前記第２領域と前記半導体基板との間である第１導電型の第５領域が形成されるとよい。
また、前記抵抗がポリシリコンで形成されるとよい。 Further, between the semiconductor substrate and the second region, may have an impurity concentration fifth region of the first conductivity type is between said semiconductor substrate and said second region is formed.
The resistor may be formed of polysilicon.

この発明によれば、ＭＯＳ型ダイオードのアノード電極とゲート電極の間に抵抗を接続することによって、静電サージが印加されて電位が上昇する過程と電圧がクランプされる期間に静電電荷を放電することができる。高いクランプ電圧状態での静電電荷の放電期間を短くし、負性抵抗領域後の放電電流密度を低下させることで、保護用素子の熱暴走を抑制し、静電サージ耐量を向上させることができる。
また、静電電荷を静電サージ電圧が上昇する期間も放電でき、負性抵抗領域後の放電電流密度を低下させることで、保護用素子の小型化を図ることができる。
また、保護用素子を小型化することで、半導体装置のチップサイズを小さくできて、低コスト化できる。
また、保護用素子を小型化することで、接合容量を小さくできるので、半導体装置（ドライバＩＣ）のスイッチング時間に影響しない。 According to the present invention, by connecting a resistance between the anode electrode and the gate electrode of the MOS diode, the electrostatic charge is discharged during the process in which the electrostatic surge is applied and the potential is increased and the voltage is clamped. can do. By shortening the discharge period of electrostatic charge in a high clamp voltage state and reducing the discharge current density after the negative resistance region, it is possible to suppress thermal runaway of the protective element and improve electrostatic surge resistance. it can.
Further, electrostatic charge can be discharged even during a period when the electrostatic surge voltage rises, and the discharge current density after the negative resistance region is reduced, so that the protective element can be downsized.
Further, by downsizing the protective element, the chip size of the semiconductor device can be reduced and the cost can be reduced.
Further, since the junction capacitance can be reduced by downsizing the protective element, the switching time of the semiconductor device (driver IC) is not affected.

実施の形態を以下の実施例で説明する。尚、以下に示す実施例の図において、従来と同一部位には同一の符号を付した。 Embodiments will be described in the following examples. In addition, in the figure of the Example shown below, the same code | symbol was attached | subjected to the same site | part as the past.

図１は、この発明の第１実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は要部断面図である。図１は保護用素子であるＭＯＳ型ダイオード１００の構成図である。図１（ａ）は、図１（ｂ）のｎ半導体基板１表面のパターンであり、ｎ半導体基板１上に形成されアノード電極８、カソード電極９、ゲート電極１０およびフィールドプレート１１などのパターンは示されていない。
ｎ半導体基板１の表面層にｐベース領域２とｎ⁺カソード領域３（ＭＯＳＦＥＴのｎ⁺ドレイン領域に相当）を離して形成する。ｐベース領域２の表面層にｎ⁺ソース領域５とｐ⁺アノード領域４（ＭＯＳＦＥＴのｐ⁺コンタクト領域に相当）を形成する。このｎ⁺ソース領域５はｐ⁺アノード領域４を挟んでｎ⁺カソード領域３と対抗する位置に形成される。ｎ⁺カソード領域３上にカソード電極９（ＭＯＳＦＥＴのドレイン電極に相当）を形成し、カソード電極９とカソード端子Ｋ（ＭＯＳＦＥＴのドレイン電極）を接続し、ｐ⁺アノード領域４上とｎ⁺ソース領域５上にアノード電極８（ＭＯＳＦＥＴのソース電極に相当）を形成し、アノード電極８とアノード端子Ａ（ＭＯＳＦＥＴのソース端子に相当）を接続する。ｎ⁺ソース領域５とｎ半導体基板１に挟まれたｐベース領域２上にゲート絶縁膜６を介してゲート電極１０を形成する。ｎ⁺カソード領域３、ｎ半導体基板１およびｐ⁺アノード領域４に渡る表面に絶縁膜７を形成する。この絶縁膜７はｎ⁺カソード領域３近傍とｐ⁺アノード領域４近傍が薄く、ｎ半導体基板１上が厚い。この絶縁膜７上にポリシリコンから成る導電膜１１ａ、１１ｂを形成する。導電膜１１ａは、ｎ半導体基板１とｐベース領域とのｐｎ接合端部を覆うように形成され、導電膜１１ｂは、ｎ⁺カソード領域の端部を覆うように形成される。導電膜１１ａとゲート電極１０とが配線によって接続され、導電膜１１ａとゲート電極１０とが抵抗２０を介して接続される。この抵抗２０はポリシリコンで形成し、ポリシリコンはゲート電極１０とアノード電極８の間のｎ⁺ソース領域５上に図示しない層間絶縁膜を介して形成するとよい。また、導電膜１１ｂとカソード電極９を接続する。 FIGS. 1A and 1B are configuration diagrams of a semiconductor device according to a first embodiment of the present invention, in which FIG. 1A is a plan view of an essential part and FIG. FIG. 1 is a configuration diagram of a MOS diode 100 as a protection element. FIG. 1A shows a pattern on the surface of the n semiconductor substrate 1 in FIG. 1B. The patterns of the anode electrode 8, the cathode electrode 9, the gate electrode 10, the field plate 11 and the like formed on the n semiconductor substrate 1 are as follows. Not shown.
A p base region 2 and an n ⁺ cathode region 3 (corresponding to the n ⁺ drain region of the MOSFET) are formed separately on the surface layer of the n semiconductor substrate 1. An n ⁺ source region 5 and a p ⁺ anode region 4 (corresponding to a p ⁺ contact region of a MOSFET) are formed in the surface layer of the p base region 2. The n ⁺ source region 5 is formed at a position facing the n ⁺ cathode region 3 across the p ⁺ anode region 4. A cathode electrode 9 (corresponding to the drain electrode of the MOSFET) is formed on the n ⁺ cathode region 3, the cathode electrode 9 and the cathode terminal K (drain electrode of the MOSFET) are connected, and on the p ⁺ anode region 4 and the n ⁺ source region An anode electrode 8 (corresponding to the source electrode of the MOSFET) is formed on 5 and the anode electrode 8 and the anode terminal A (corresponding to the source terminal of the MOSFET) are connected. A gate electrode 10 is formed on the p base region 2 sandwiched between the n ⁺ source region 5 and the n semiconductor substrate 1 via the gate insulating film 6. An insulating film 7 is formed on the surface extending over the n ⁺ cathode region 3, the n semiconductor substrate 1 and the p ⁺ anode region 4. This insulating film 7 is thin near the n ⁺ cathode region 3 and near the p ⁺ anode region 4 and thick on the n semiconductor substrate 1. On the insulating film 7, conductive films 11a and 11b made of polysilicon are formed. The conductive film 11a is formed to cover the pn junction end of the n semiconductor substrate 1 and the p base region, and the conductive film 11b is formed to cover the end of the n ⁺ cathode region. The conductive film 11 a and the gate electrode 10 are connected by a wiring, and the conductive film 11 a and the gate electrode 10 are connected via a resistor 20. The resistor 20 is formed of polysilicon, and the polysilicon is preferably formed on the n ⁺ source region 5 between the gate electrode 10 and the anode electrode 8 via an interlayer insulating film (not shown). Further, the conductive film 11b and the cathode electrode 9 are connected.

本実施の形態では、ＭＯＳ型ダイオードが高耐圧であるために１１ａ、１１ｂはフィールドプレートとして機能しているが、ＭＯＳ型ダイオードが高耐圧でない場合は、導電膜１１ｂは形成しなくてもよい。導電膜１１ａは、高耐圧化としてではなく、後述のドレイン−ゲート間容量を形成するために必要である。
高耐圧のＭＯＳ型ダイオードの場合には、ｎ半導体基板１とｎ⁺カソード領域３の境界部分に不純物濃度がｎ半導体基板１とｎ⁺カソード領域３との中間となる不純物濃度でｎバッファ領域１２を形成する場合もある。
基本構造において、図８との違いは、ｎ⁺ソース領域５とゲート電極１０およびゲート絶縁膜６が、ｐ⁺アノード領域４を挟んで、ｎ⁺カソード領域３と対向するｐベース領域２の表面層およびｐベース領域２上にそれぞれ形成され、アノード電極８近傍の導電膜１１ａとゲート電極１０が、抵抗２０を介してアノード電極８に接続されている点である。 In this embodiment, since the MOS diode has a high breakdown voltage, 11a and 11b function as field plates. However, when the MOS diode does not have a high breakdown voltage, the conductive film 11b may not be formed. The conductive film 11a is necessary not for increasing the breakdown voltage but for forming a drain-gate capacitance described later.
In the case of a high breakdown voltage MOS diode, the n buffer region 12 has an impurity concentration intermediate between the n semiconductor substrate 1 and the n ⁺ cathode region 3 at the boundary between the n semiconductor substrate 1 and the n ⁺ cathode region 3. May be formed.
In the basic structure, the difference from FIG. 8 is that the n ⁺ source region 5, the gate electrode 10 and the gate insulating film 6 have the surface of the p base region 2 facing the n ⁺ cathode region 3 across the p ⁺ anode region 4. The conductive film 11 a and the gate electrode 10 formed on the layer and the p base region 2 and in the vicinity of the anode electrode 8 are connected to the anode electrode 8 through the resistor 20.

図２は、図１のＭＯＳ型ダイオードを含む半導体装置の回路図である。この回路図は半導体装置の全体の回路図である。また、ＭＯＳ型ダイオード３１ａ、３１ｂの構造は両者とも同一で図１に示す通りである。
ＧＮＤ配線側に接続された出力素子３１ａと電源配線側（高圧電源ＨＶ側）に接続された出力素子３１ｂとこれら出力素子３１ａ、３１ｂに共通した出力端子ＯＵＴが配置されており、出力素子３１ａ、３１ｂの前段には、入力回路３４、制御回路３３、ドライブ回路３２ａ、３２ｂがそれぞれ配置され、出力素子３１ａ、３１ｂを駆動することができる。出力素子３１ａ、３１ｂと逆並列接続された保護用素子としてＭＯＳ型ダイオード１００ａ、１００ｂが配置されている。ＭＯＳ型ダイオード１００ａ、１００ｂのゲートとアノード（ＭＯＳＦＥＴのソース）の間にはそれぞれ抵抗２０が接続されている。 FIG. 2 is a circuit diagram of a semiconductor device including the MOS diode of FIG. This circuit diagram is an overall circuit diagram of the semiconductor device. The MOS diodes 31a and 31b have the same structure as shown in FIG.
An output element 31a connected to the GND wiring side, an output element 31b connected to the power supply wiring side (high voltage power supply HV side), and an output terminal OUT common to these output elements 31a and 31b are arranged. The input circuit 34, the control circuit 33, and the drive circuits 32a and 32b are respectively arranged in the previous stage of 31b, and can drive the output elements 31a and 31b. MOS type diodes 100a and 100b are arranged as protective elements connected in antiparallel with the output elements 31a and 31b. Resistors 20 are connected between the gates and anodes (sources of the MOSFETs) of the MOS diodes 100a and 100b, respectively.

尚、これら回路上の各素子は、エピタキシャルウェハを用いた接合分離技術やＳＯＩウェハを用いた誘電体分離技術によって素子毎に分離されて同一基板上に形成される。
図３は、図１のＭＯＳ型ダイオードの動作特性図であり、図４は図１のＭＯＳ型ダイオード内部のキャリアの流れ示す図である。つぎに、図２、図３および図４を用いて動作を説明する。
ＧＮＤに対して出力端子ＯＵＴに正の静電サージが印加された場合、初期段階（図３のａ点に達するまでの期間）として、出力素子３１ａのドレインと本発明のＭＯＳ型ダイオード１０ａのカソード（ＭＯＳＦＥＴのドレイン）の電位が上昇する。このとき、出力素子３１ａおよびＭＯＳ型ダイオード１００ａのそれぞれのゲート電位は、帰還容量の影響を受け電位が上昇する。出力素子３１ａのゲートは、ドライブ回路３２ａに直接接続されているので、ゲート電位の上昇は期待できず出力素子３１ａをオン状態にできないので、静電サージの電荷を逃がすことができない。 Each element on these circuits is formed on the same substrate after being separated for each element by a junction separation technique using an epitaxial wafer or a dielectric separation technique using an SOI wafer.
FIG. 3 is an operational characteristic diagram of the MOS diode of FIG. 1, and FIG. 4 is a diagram showing the flow of carriers inside the MOS diode of FIG. Next, the operation will be described with reference to FIG. 2, FIG. 3, and FIG.
When a positive electrostatic surge is applied to the output terminal OUT with respect to GND, the drain of the output element 31a and the cathode of the MOS diode 10a of the present invention are provided as an initial stage (period until reaching point a in FIG. 3). The potential at (MOSFET drain) rises. At this time, the gate potentials of the output element 31a and the MOS diode 100a are affected by the feedback capacitance, and the potentials rise. Since the gate of the output element 31a is directly connected to the drive circuit 32a, a rise in the gate potential cannot be expected and the output element 31a cannot be turned on, so that the electrostatic surge charge cannot be released.

しかし、ＭＯＳ型ダイオード１００ａは、図４に示すように、フィールドプレート１１とゲート電極１０が接続し、その接続点１３とＧＮＤ電位にあるアノード電極８とが抵抗２０を介して接続している。そのため、静電サージがカソード電極９とアノード電極８の間に印加されたとき、その電圧上昇率ｄＶ／ｄｔにより、ドレイン−ゲート間容量Ｃｄｇとゲート−ソース間容量Ｃｇｓの合成容量を介して流れる電流が抵抗２０に流れて、ゲート電位が上昇する。このため、ＭＯＳ型ダイオード１００ａのチャネル１４が開いてオン状態となるので、静電サージの電荷を放出することができる。
つぎの段階（図３のａ点からｂ点に達する期間）として、出力端子ＯＵＴの電位が素子耐圧に達すると、アバランシェ電流が流れ静電サージの電荷を放出する。この場合、ＭＯＳ型ダイオード１００ａの耐圧は、出力素子３１ａのそれと同じかあるいは低いことが望ましい。 However, in the MOS type diode 100a, as shown in FIG. 4, the field plate 11 and the gate electrode 10 are connected, and the connection point 13 and the anode electrode 8 at the GND potential are connected via the resistor 20. Therefore, when an electrostatic surge is applied between the cathode electrode 9 and the anode electrode 8, it flows through the combined capacitance of the drain-gate capacitance Cdg and the gate-source capacitance Cgs due to the voltage increase rate dV / dt. A current flows through the resistor 20 and the gate potential rises. For this reason, since the channel 14 of the MOS diode 100a is opened and turned on, the charge of the electrostatic surge can be discharged.
In the next stage (a period from the point a to the point b in FIG. 3), when the potential of the output terminal OUT reaches the element breakdown voltage, an avalanche current flows and discharges electrostatic surge charges. In this case, the breakdown voltage of the MOS diode 100a is desirably the same as or lower than that of the output element 31a.

このＭＯＳ型ダイオード１００ａの内部を流れる電流について図４を用いて説明する。アバランシェ電流は、ｎ半導体基板１からｐベース領域２に流れ込む。挿入した抵抗２０の働きにより初期段階でゲート電位が上昇してチャネル１４が開いた状態のままなので、ｎ⁺ソース領域５からチャネル１４を通過してｎ半導体基板１に流入する電子によって、アバランシェ電流はｐベース領域２とｎ半導体基板１の接合面全体に広がるように流れ、電流集中による破壊は、図８の従来のＭＯＳ型ダイオードと比べて起こりにくい。
また、ｎ⁺ソース領域５をカソード領域３からｐ⁺アノード領域４を挟んで離れた側のｐベース領域２の表面層に形成したので、ｎ半導体基板１からｐベース領域２を介してｐ⁺アノード領域４へ流れるアバランシェ電流の経路が、図８の従来のＭＯＳ型ダイオードと比べて短くなり、そのため、このアバランシェ電流が流れるｐベース領域２の横方向抵抗は図８の従来のＭＯＳ型ダイオードに比べ小さくなる。そのため、つぎの段階（図３のｂ点からｃ点を経由してｄ点に移行する期間）では、静電サージの電荷量が大きくなっても寄生ｎｐｎトランジスタ（ｎ半導体基板１−ｐベース領域２−ｎ⁺ソース領域５形成されるｎｐｎトランジスタ）が動作して負性抵抗領域に突入する。しかし、この寄生ｎｐｎトランジスタを駆動するためのｎ⁺ソース領域５直下のｐベース領域２を横方向に流れる正孔電流（ベース電流）は極端に大きくなることがないので、寄生ｎｐｎトランジスタに流れる電流が抑制されて、静電サージによる破壊電流を大きくすることができて、結果として静電サージによる破壊を防止することができる。 The current flowing through the MOS diode 100a will be described with reference to FIG. The avalanche current flows from the n semiconductor substrate 1 into the p base region 2. Since the gate potential rises in the initial stage due to the action of the inserted resistor 20 and the channel 14 remains open, an avalanche current is generated by electrons flowing from the n ⁺ source region 5 through the channel 14 into the n semiconductor substrate 1. Flows so as to spread over the entire junction surface between the p base region 2 and the n semiconductor substrate 1, and breakdown due to current concentration is less likely to occur than in the conventional MOS diode of FIG.
Further, since the form n ⁺ source region 5 in the surface layer of the p base region 2 of the far side across the p ⁺ anode region 4 from the cathode region 3, the n semiconductor substrate 1 through the p base region 2 p ⁺ The path of the avalanche current flowing to the anode region 4 is shorter than that of the conventional MOS diode of FIG. 8, so that the lateral resistance of the p base region 2 through which this avalanche current flows is the same as that of the conventional MOS diode of FIG. Compared to smaller. Therefore, in the next stage (period in which the transition from the point b to the point d via the point c in FIG. 3) is performed, the parasitic npn transistor (n semiconductor substrate 1-p base region) even if the charge amount of the electrostatic surge increases. 2-n ⁺ source region 5 formed npn transistor) operates and enters the negative resistance region. However, since the hole current (base current) flowing in the lateral direction in the p base region 2 immediately below the n ⁺ source region 5 for driving the parasitic npn transistor does not become extremely large, the current flowing in the parasitic npn transistor Is suppressed, and the breakdown current due to the electrostatic surge can be increased, and as a result, the breakdown due to the electrostatic surge can be prevented.

ＭＯＳ型ダイオード１００ａのゲート電極１０−アノード電極８（ＭＯＳＦＥＴのソース電極に相当）間に接続される抵抗２０の抵抗値Ｒｇ（Ω）は、次式で与えられる。この抵抗値Ｒｇはチャネル１４を開くために必要な値である。 The resistance value Rg (Ω) of the resistor 20 connected between the gate electrode 10 and the anode electrode 8 (corresponding to the source electrode of the MOSFET) of the MOS diode 100a is given by the following equation. This resistance value Rg is a value necessary to open the channel 14.

［数１］
Ｒｇ＝Ｖｔｈ÷Ｉ
＝Ｖｔｈ×（Ｃｄｇ＋Ｃｇｓ）／｛Ｃｄｇ×Ｃｇｓ×ｄＶ／ｄｔ｝
Ｖｔｈ：ゲートしきい値電圧（Ｖ）
Ｃｄｇ：ドレイン−ゲート間容量（μＦ）
Ｃｇｓ：ゲート−ソース間容量（μＦ）
ｄＶ／ｄｔ：想定される静電サージの電圧上昇率（Ｖ／μｓ）
Ｉ：ドレイン−ゲート間容量とゲート−ソース間容量の合成容量とｄＶ／ｄｔにより抵抗２０に流れる電流値（Ａ）
抵抗値Ｒｇの最小値は、Ｒｇ×ＩがＶｔｈとなる抵抗値であり、抵抗値Ｒｇの最大値は、Ｒｇ×Ｉの電圧でゲート絶縁膜を絶縁破壊しない抵抗値である。また、Ｖｔｈ、Ｉおよびゲート絶縁膜が絶縁破壊を起こさない電圧は、ゲート絶縁膜の面積、厚さ、素子の大きさなどや素子の使用条件に依存する。通常、この抵抗２０は通常ポリシリコンで形成され、その抵抗値Ｒｇは、実用上、５０Ω〜２ｋΩの範囲がよい。この抵抗値Ｒｇが小さすぎると、静電サージが印加された場合にチャネル１４が開かず、静電サージ耐量が小さくなる。一方、この抵抗値Ｒｇが大き過ぎるとゲート電位が高くなり過ぎて、ゲート絶縁膜が絶縁破壊を起こす。 [Equation 1]
Rg = Vth ÷ I
= Vth × (Cdg + Cgs) / {Cdg × Cgs × dV / dt}
Vth: gate threshold voltage (V)
Cdg: drain-gate capacitance (μF)
Cgs: Gate-source capacitance (μF)
dV / dt: Expected voltage increase rate of electrostatic surge (V / μs)
I: Current value flowing through the resistor 20 due to the combined capacitance of the drain-gate capacitance and the gate-source capacitance and dV / dt (A)
The minimum value of the resistance value Rg is a resistance value at which Rg × I becomes Vth, and the maximum value of the resistance value Rg is a resistance value that does not cause dielectric breakdown of the gate insulating film with a voltage of Rg × I. The voltage at which Vth, I, and the gate insulating film do not cause dielectric breakdown depend on the area, thickness, element size, etc. of the gate insulating film and the use conditions of the element. Normally, the resistor 20 is usually formed of polysilicon, and its resistance value Rg is preferably in the range of 50Ω to 2 kΩ for practical use. If the resistance value Rg is too small, the channel 14 is not opened when an electrostatic surge is applied, and the electrostatic surge resistance is reduced. On the other hand, if the resistance value Rg is too large, the gate potential becomes too high and the gate insulating film causes dielectric breakdown.

尚、素子定格の電圧上昇率をｄＶ／ｄｔ（ｍａｘ）としたときには、ｄＶ／ｄｔ（ｍａｘ）は前記のｄＶ／ｄｔより小さな値となり、通常動作ではチャネル１４は開かず、このＭＯＳ型ダイオードは通常の図６の保護ダイオードと同じ動作をする。
ここで、図３のＭＯＳ型ダイオードの動作特性に図４を用いてさらに詳細に説明する。静電サージが印加され、静電サージのｄＶ／ｄｔでＭＯＳ型ダイオード１００ａのドレイン−ゲート間容量Ｃｄｇとゲート−ソース間容量Ｃｇｓの分圧により、接続点１３の電圧（ゲート電圧）が上昇して、チャネル１４が開き、チャネル１４を通して静電電荷が放電され、チャネル電流Ｉｃｈが流れる。従来のＭＯＳ型ダイオードでは、ゲート電極１１とアノード電極８が短絡されているので、チャネルは開かずこの現象は起こらない。
また、静電サージのｄＶ／ｄｔで、ｐベース領域２とｎ半導体基板１のｐｎ接合容量を通して変位電流Ｉｄｉｓがチャネル電流Ｉｃｈに重畳される。この変位電流Ｉｄｉｓは、ｐベース領域２からｐ⁺アノード領域４を経てアノード電極８へ流れて行く。 When the voltage increase rate of the element rating is dV / dt (max), dV / dt (max) is smaller than the above dV / dt, and the channel 14 is not opened in normal operation. The operation is the same as that of the normal protection diode of FIG.
Here, the operation characteristics of the MOS diode of FIG. 3 will be described in more detail with reference to FIG. An electrostatic surge is applied, and the voltage at the connection point 13 (gate voltage) increases due to the divided voltage of the drain-gate capacitance Cdg and the gate-source capacitance Cgs of the MOS diode 100a by the electrostatic surge dV / dt. Thus, the channel 14 is opened, electrostatic charges are discharged through the channel 14, and a channel current Ich flows. In the conventional MOS diode, since the gate electrode 11 and the anode electrode 8 are short-circuited, the channel does not open and this phenomenon does not occur.
Further, the displacement current Idis is superimposed on the channel current Ich through the pn junction capacitance of the p base region 2 and the n semiconductor substrate 1 at dV / dt of electrostatic surge. The displacement current Idis flows from the p base region 2 to the anode electrode 8 through the p ⁺ anode region 4.

さらに静電サージの電圧が上昇して、ｐベース領域２とｎ半導体基板１のｐｎ接合のアバランシェ電圧を超えるとアバランシェ電流Ｉａｖがチャネル電流Ｉｃｈに重畳して流れ、クランプ電圧領域となる。このアバランシェ電流Ｉａｖが大きくなると、寄生ｐｎｐトランジスタがオン状態となり特性図のｂ点からｃ点で示す負性抵抗領域に移行する。
さらに大きな電流を流そうとした場合、再度、素子に印加される電圧が上昇し、最終的には、電圧と電流が高いポイント（ｄ点）で破壊する。従来のＭＯＳ型ダイオードに比べ、破壊ポイントに達するまでに多くの静電サージの電荷を放出できるので、本発明のＭＯＳ型ダイオードは、従来のＭＯＳ型ダイオードと比べて小型で高い静電サージ耐量を確保することができる。
尚、図８に示す従来のＭＯＳ型ダイオードでは、ｐベース領域２に流れる変位電流Ｉｄｉｓとアバランシェ電流Ｉａｖはｎ⁺ソース領域４５直下のｐベース領域２の横方向抵抗を通ってｐ⁺アノード領域４４へ流れ、この横方向抵抗が本発明のＭＯＳ型ダイオードの場合より大きいために、寄生ｎｐｎトランジスタが働き易く、そのため、本発明のＭＯＳ型ダイオードと比べて、負性抵抗領域に移行する電流が小さく、クランプ電圧は低く、破壊電流は小さくなる。 Further, when the voltage of the electrostatic surge rises and exceeds the avalanche voltage at the pn junction between the p base region 2 and the n semiconductor substrate 1, the avalanche current Iav flows superimposed on the channel current Ich and becomes a clamp voltage region. When the avalanche current Iav is increased, the parasitic pnp transistor is turned on and shifts from the point b to the point c in the characteristic diagram.
When an even larger current is attempted to flow, the voltage applied to the element rises again, and eventually breaks at the point where the voltage and current are high (point d). Compared to conventional MOS diodes, many electrostatic surge charges can be discharged before the breakdown point is reached, so the MOS diode of the present invention is smaller and has higher electrostatic surge resistance than conventional MOS diodes. Can be secured.
In the conventional MOS type diode shown in FIG. 8, the displacement current Idis and the avalanche current Iav flowing in the p base region 2 pass through the lateral resistance of the p base region 2 immediately below the n ⁺ source region 45 and become the p ⁺ anode region 44. Since the lateral resistance is larger than that of the MOS type diode of the present invention, the parasitic npn transistor is easy to work, and therefore, the current transferred to the negative resistance region is smaller than that of the MOS type diode of the present invention. The clamp voltage is low and the breakdown current is small.

図４のＭＯＳ型ダイオード１００ａの内部のキャリアの流れについてさらに追加説明する。通常、アバランシェ現象により発生したｎ型半導体基板１の内部の正孔はアノード領域４に、電子はカソード領域３に流れる。本発明の場合は、チャネル１４から流れ込む電子とｎ半導体基板１内に発生した正孔の一部が、ｎ半導体基板１の内部の電界強度を緩和するように準中性条件を保ちつつ流れる。その結果、ｐベース領域２に流れる正孔流がこの電子流によって広げられ、電流密度が緩和されるので、従来のＭＯＳ型ダイオードに比べて静電サージ耐量が向上する。 The carrier flow inside the MOS diode 100a of FIG. 4 will be further described. Usually, holes inside the n-type semiconductor substrate 1 generated by the avalanche phenomenon flow to the anode region 4 and electrons flow to the cathode region 3. In the present invention, electrons flowing from the channel 14 and some of the holes generated in the n semiconductor substrate 1 flow while maintaining a quasi-neutral condition so as to relax the electric field strength inside the n semiconductor substrate 1. As a result, the hole current flowing in the p base region 2 is widened by this electron flow, and the current density is relaxed, so that the electrostatic surge resistance is improved as compared with the conventional MOS diode.

この発明の第１実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は要部断面図BRIEF DESCRIPTION OF THE DRAWINGS It is a block diagram of the semiconductor device of 1st Example of this invention, (a) is principal part top view, (b) is principal part sectional drawing. 図１のＭＯＳ型ダイオードを含む半導体装置の回路図Circuit diagram of a semiconductor device including the MOS type diode of FIG. 図１のＭＯＳ型ダイオードの動作特性図Operating characteristics of the MOS diode shown in FIG. 図１のＭＯＳ型ダイオード内部のキャリアの流れ示す図Diagram showing the flow of carriers inside the MOS diode of FIG. 保護用素子を備えた従来の出力回路図Conventional output circuit diagram with protective elements 図５の保護ダイオード４１の要部断面図Sectional drawing of the principal part of the protection diode 41 of FIG. 図６に示す従来の保護ダイオードの動作特性図Operating characteristic diagram of the conventional protection diode shown in FIG. 図６とは別の従来の保護用素子の要部断面図Sectional drawing of the principal part of the conventional protection element different from FIG. 図８の従来のＭＯＳ型ダイオードの動作特性図Operating characteristic diagram of the conventional MOS diode of FIG. 従来の半導体装置の出力回路を構成する出力素子のゲートに抵抗を接続した回路図A circuit diagram in which a resistor is connected to the gate of an output element constituting an output circuit of a conventional semiconductor device

Explanation of symbols

１ｎ半導体基板
２ｐベース領域
３ｎ⁺カソード領域
４ｐ⁺アノード領域
５ｎ⁺ソース領域
６ゲート絶縁膜
７絶縁膜
８アノード電極
９カソード電極
１０ゲート電極
１１フィールドプレート
１１ａ、１１ｂ導電膜
１２ｎバッファ領域
１３接続点
１４チャネル
２０抵抗
３１ａ、３１ｂ出力素子
３２ａ、３２ｂドライブ回路
３３制御回路
３４入力回路
１００、１００ａ、１００ｂＭＯＳ型ダイオード
Ａアノード端子
Ｋカソード端子
ＩＮ入力端子
ＯＵＴ出力端子
ＨＶ高圧電源
ＧＮＤグランド 1 n semiconductor substrate 2 p base region 3 n ⁺ cathode region 4 p ⁺ anode region 5 n ⁺ source region 6 gate insulating film 7 insulating film 8 anode electrode 9 cathode electrode 10 gate electrode 11 field plate 11a, 11b conductive film 12 n buffer Region 13 Connection point 14 Channel 20 Resistance 31a, 31b Output element 32a, 32b Drive circuit 33 Control circuit 34 Input circuit 100, 100a, 100b MOS type diode A Anode terminal K Cathode terminal IN Input terminal OUT Output terminal HV High voltage power supply GND Ground

Claims

A second conductivity type first region and a first conductivity type second region formed apart from the surface layer of the first conductivity type semiconductor substrate, and a first conductivity type formed in the surface layer of the first region. A third region, a second conductivity type fourth region formed in a surface layer of the first region between the second region and the third region, and the third region sandwiched between the third region and the semiconductor substrate A gate electrode formed on the first region via a gate insulating film; a first main electrode formed on the third region and the fourth region; and formed on the second region. A second main electrode; an insulating film formed over the first region, the semiconductor substrate, and the second region; and at least the first region between the second region and the fourth region. And a first conductive film formed on the insulating film so as to cover a pn junction end with the semiconductor substrate Oite,
The semiconductor device, wherein the gate electrode and the first conductive film are electrically connected, and the gate electrode or the first conductive film and the first main electrode are connected via a resistor.

3. The fifth region of a first conductivity type having an impurity concentration between the second region and the semiconductor substrate between the second region and the semiconductor substrate. The semiconductor device described.

The semiconductor device according to claim 1, wherein the resistor is formed of polysilicon.