JP4701473B2

JP4701473B2 - Optical output control circuit

Info

Publication number: JP4701473B2
Application number: JP2000123126A
Authority: JP
Inventors: 忠夫井上; 典夫上野; 誠三木; 哲松山; 典生村上; 裕幸六川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-04-24
Filing date: 2000-04-24
Publication date: 2011-06-15
Anticipated expiration: 2020-04-24
Also published as: JP2001308450A

Description

【０００１】
【発明の属する技術分野】
本発明は、光通信システムの送信回路を構成する光出力制御回路に係り、特に、起動後に発光素子の出力光が所定の光出力に達するまでの時間を短縮することができる光出力制御回路に関する。
【０００２】
デジタル通信方式は、当初は電気通信方式によっており、日本においては、昭和４０年代に平衡ケーブルや同軸ケーブルを使用したデジタル通信方式の開発が相次いで進められた。
【０００３】
そして、ＩＳＤＮ（Integrated Services Digital Network:サービス総合デジタル統合網）構築の機運が熟してきた昭和４０年代後半に標準同軸ケーブルを使用したＰＣＭ−４００Ｍ方式（パルス符号変調（Pulse Code Modulation)伝送方式による、伝送速度が約４００Ｍｂ／ｓのデジタル伝送方式）の開発が進められ、昭和５０年代に入ってから同方式による全国ネットワークの構築が急速に進められて行った。これによって、デジタル通信方式はアナログ通信方式にとって代わって基幹伝送回線を構成するようになった。
【０００４】
上記と並行して、標準同軸ケーブルを使用した更に高速のＰＣＭ通信方式の開発の検討が行なわれたが、標準同軸ケーブル自体の構造により周波数帯域に制約が生ずるためにギガ・ビット・オーダーへの高速化が不可能であることが判り、標準同軸ケーブルを使用した４００Ｍｂ／ｓ超のデジタル通信方式の開発は停止された。
【０００５】
一方、標準同軸ケーブルを使用したＰＣＭ４００Ｍ伝送方式の開発と前後して伝送損失が低い（それでも、当初は２０ｄＢ／Ｋｍ）光ファイバ・ケーブルが開発されており、電気・光変換素子や光・電気変換素子の開発も急速に進められていた。
【０００６】
このような背景から、標準同軸ケーブルを使用した高速ＰＣＭ伝送方式の開発から光デジタル通信方式への移行が進められた。当初は、電力の送配電システムからの雑音による符号誤りを回避するという目的で電力の送配電システムの維持管理用の通信システムへの適用が先行していたが、昭和５０年代から昭和６０年代にかけて公衆通信網への光伝送方式の適用が急速に進められ、高速デジタル光通信方式を適用した全国光ネットワークが構築された。
【０００７】
その後、光ファイバ伝送路及び光送受信システムの低価格化が進む一方、加入者系における大容量伝送の必要性が高まり、国の内外を問わず加入者系への光伝送方式の導入とその大容量化が急速に進められてきた。
【０００８】
加入者系での光伝送方式には複数の伝送方式があり得るが、単一の送信局と複数の加入者端末がスター状のネットワークで接続され、該単一の送信局と該複数の加入者端末の間で光バースト伝送を行なうパッシブ・ダブル・スター（ＰＤＳ）方式、又は、パッシブ・オプティカル・ネットワーク（ＰＯＮ）方式と呼ばれる方式が主流となっている。
【０００９】
光バースト伝送を行なう場合、通信開始後の特定ビットの間又は特定バーストの間に伝送される光信号のレベルが所定のレベルに達している必要性がある。このため、送信開始後に可及的速やかに光信号出力が所定のレベルに達する必要性がある。
【００１０】
又、バースト伝送ではなく、連続的なデータ伝送が行なわれる通信システムにおいても、データ伝送の効率と信頼性を高めるためには送信開始後に可及的速やかに光信号出力が所定のレベルに達することが重要である。
【００１１】
【従来の技術】
図３８は、従来の光出力制御回路の構成（その１）で、デジタル方式を適用する光出力制御回路の最も基本的な構成である。
【００１２】
図３８において、
１は、データによってレーザ・ダイオードを駆動する電流（以降、統一的に「駆動電流」と標記する。）をスイッチングさせるレーザ・ダイオード駆動回路（図では、「ＬＤ駆動回路」と略記している。「ＬＤ」は、「Laser Diode 」の頭文字による略語である。尚、以降も、図においては「レーザ・ダイオード」を「ＬＤ」と標記する。）
２は、レーザ・ダイオード駆動回路１が供給する、データによってスイッチングされる駆動電流によって強度変調された出力光（これは、「フォワード光」と呼ばれることがある。）を発生すると共に、該出力光に比例するモニタ光（これは、「バック光」と呼ばれることがある。）を発生するレーザ・ダイオード、
３は、該モニタ光を受けて電流に変換するフォト・ダイオード、
４は、フォト・ダイオード３が出力する電流を電圧に変換し、レーザ・ダイオード２の出力光レベルをモニタする電圧（以降、「モニタ電圧」と標記する。）を出力するモニタ回路、
５は、レーザ・ダイオード２の出力光レベルが所要の出力光レベルの時のモニタ電圧と等しい電圧（以降、この電圧を「基準電圧」と標記する。）を出力する基準電圧源、
６は、該モニタ電圧と該基準電圧とを比較して、該モニタ電圧が該基準電圧より低い時に論理レベルが“１”（論理レベルの“１”を“Ｈ”と標記することもあるが、本明細書においては一貫して“１”を使用する。）となり、該モニタ電圧が該基準電圧より高い時に論理レベルが“０”（論理レベルの“０”を“Ｌ”と標記することもあるが、本明細書においては一貫して“０”を使用する。）となるアップ・ダウン制御信号（図では、単に「Ｕ／Ｄ」と標記している。以降も、図においては同様に標記する。）を出力するコンパレータ、
７ｂは、該アップ・ダウン制御信号によって計数値を歩進又は後退させる光出力制御計数回路、
８は、光出力制御計数回路７ｂが出力する計数値をアナログ電圧に変換するデジタル・アナログ変換回路（図では、「Ｄ／Ａ変換回路」と標記している。以降も、図では「デジタル・アナログ変換」を「Ｄ／Ａ変換」と標記する。）、
９は、データと基本クロックを受けて、光出力制御計数回路７ｂにカウンタ・クロックを供給し、デジタル・アナログ変換回路８にデジタル・アナログ変換クロックを供給するクロック制御回路である。
【００１３】
尚、ここでは発光素子をレーザ・ダイオードに限定して記載しているが、発光素子として所謂発光ダイオードを適用することも可能である。これは以降に説明する従来の技術及び本発明の技術の全てに共通な事項である。
【００１４】
又、モニタ光を電流変換する素子を一般的な名称である「フォト・ダイオード」と記載したが、主要なフォト・ダイオードとしてＰＩＮダイオード（ＰＮ接合の間に不純物を添加していない半導体（Ｉ：Intrinsic Semiconductor ）をサンドイッチした構造のダイオード）やＡＰＤ（アバランシェ・フォト・ダイオード：電子雪崩現象による電子増倍作用によって光・電気変換効率を高めたダイオード）を適用することができる。これも、以降に説明する従来の技術及び本発明の技術の全てに共通な事項である。
【００１５】
図３８の光出力制御回路は、概ね下記の如く動作する。
【００１６】
即ち、データの論理レベルによってレーザ・ダイオード駆動回路１がレーザ・ダイオード２に供給する駆動電流をスイッチングし、レーザ・ダイオード２の出力光及びモニタ光を強度変調する。該出力光は光ファイバ伝送路に結合されて対向する光伝送装置へと送出され、該モニタ光はレーザ・ダイオード２をマウントしているレーザ・ダイオード・モジュール内に配置されているフォト・ダイオード３に供給される。
【００１７】
フォト・ダイオード３は、該モニタ光を電流に変換（変換された電流が「モニタ電流」である。）する。モニタ回路４は、該モニタ電流を電圧変換した後に該出力光のレベルを表す、レーザ・ダイオード２の出力光レベルのモニタ電圧を出力する。
【００１８】
該モニタ電圧はコンパレータ６において基準電圧源５が出力する基準電圧と比較される。コンパレータ６の反転入力端子（「−」を記載している。図では、演算増幅器も含めて同様に標記する。）に該モニタ電圧が供給され、コンパレータ６の非反転入力端子（「＋」を記載している。図では、演算増幅器も含めて同様に標記する。）に該基準電圧が供給されるので、コンパレータ６は、該モニタ電圧が該基準電圧より低い時には論理レベルが“１”となり、該モニタ電圧が該基準電圧より高い時には論理レベルが“０”となるアップ・ダウン制御信号を出力する。
【００１９】
光出力制御計数回路７ｂは、該アップ・ダウン制御信号の論理レベルが“１”の時には計数値を歩進させ、該アップ・ダウン制御信号の論理レベルが“０”の時には計数値を後退させる。
【００２０】
従って、該モニタ電圧が該基準電圧より高いときには光出力制御計数回路７ｂは計数値を後退させ、該モニタ電圧が該基準電圧より低いときには光出力制御計数回路７ｂは計数値を歩進させる。即ち、該モニタ電圧が該基準電圧より高いときにはデジタル・アナログ変換回路８に供給されるデジタル値は小さくなり、該モニタ電圧が該基準電圧より低いときにはデジタル・アナログ変換回路８に供給されるデジタル値は大きくなる。
【００２１】
これにより、該モニタ電圧が該基準電圧より高い時にはデジタル・アナログ変換回路８が出力するアナログ電圧が低下する結果レーザ・ダイオード駆動回路１がレーザ・ダイオード２に供給する駆動電流が減少し、該モニタ電圧が該基準電圧より低い時にはデジタル・アナログ変換回路８が出力するアナログ電圧が上昇する結果レーザ・ダイオード駆動回路１がレーザ・ダイオード２に供給する駆動電流が増加する。
【００２２】
さきに記載した如く、該モニタ光は該出力光レベルを表している。従って、レーザ・ダイオード２を起点とし、フォト・ダイオード３、モニタ回路４、コンパレータ６、光出力制御計数回路７ｂ、デジタル・アナログ変換回路８、レーザ・ダイオード駆動回路１を経由してレーザ・ダイオード２に戻る帰還により、該出力光のレベルが所要レベルより低い時にはレーザ・ダイオード２に供給される駆動電流を増加させて該出力光のレベルを上昇させ、該出力光のレベルが所要レベルより高い時にはレーザ・ダイオード２に供給される駆動電流を減少させて該出力光のレベルを下降させる作用が働く。
【００２３】
一般的に、一定の駆動電流を複数のレーザ・ダイオードに供給する時、各々のレーザ・ダイオードの出力光レベルには比較的大きなばらつきがあり、しかも、該出力光レベルは温度変化や経年変化によって変動する。
【００２４】
しかし、該バラツキや該変動があっても、上記帰還によってこれらを抑圧することができ、レーザ・ダイオード２の出力光レベルを安定化することができる。これが、所謂、自動パワー制御（よく、「Automatic Power Control 」の頭文字をとって「ＡＰＣ」と略記される。）の効果である。
【００２５】
さて、通常、レーザ・ダイオード２に供給する駆動電流は最大１００ｍＡ程度で、該駆動電流は０．１ｍＡ程度の精度で制御されるケースが多い。従って、光出力制御計数回路７ｂの計数値は１０ビット程度必要（１００／０．１＝１，０００で、２¹⁰＝１，０２４だからである。）で、デジタル・アナログ変換回路８の精度も１０ビット必要になる。
【００２６】
そして、該アップ・ダウン制御信号によって光出力制御計数回路７ｂの計数値の最小ビット（「ＬＳＢ」と標記することが多い。これは「Least Significant Bit 」（重みが最小のビット）の頭文字による略語である。ＬＳＢの反対語で、重みが最大のビットを意味する略語は「ＭＳＢ（Most Significant Bit）」である。本明細書においても、「ＬＳＢ」と「ＭＳＢ」を使用する。）で光出力制御計数回路７ｂの計数値を歩進又は後退させるのが通常である。
【００２７】
図３９は、図３８の構成の動作を説明する図で、図３９（イ）はモニタ回路４が出力するモニタ電圧の更新を示し、図３９（ロ）はレーザ・ダイオード駆動回路１がレーザ・ダイオード２に供給する駆動電流の更新を示している。そして、所要駆動電流が約１００ｍＡで、駆動電流を更新するステップが０．１ｍＡであることを想定している。
【００２８】
光出力制御回路が起動されると、図３９（イ）の如くモニタ電圧は０Ｖから立ち上がり、又、光出力制御計数回路７ｂの計数値は０から立ち上がる。従って、レーザ・ダイオード２の駆動電流の初期値は０ｍＡで、レーザ・ダイオード２はまだ発光していない。
【００２９】
この時にはモニタ電圧は０Ｖで、基準電圧より低電圧であるのでコンパレータ６が出力するアップ・ダウン信号の論理レベルは“１”である。従って、光出力制御計数回路７ｂは計数値を歩進し、駆動電流は０．１ｍＡになる。通常、この状態ではレーザ・ダイオード２は依然発光せず、上記動作を複数回繰り返して所謂スレショルド電流に達した時にレーザ・ダイオード２はやっと発光するようになる。
【００３０】
それでも、当初は出力光レベルが低いので、上記動作を更に複数回繰り返した後に所要駆動電流の近傍に達し、モニタ電圧も基準電圧近傍の電圧になる。これが図３９（イ）及び図３９（ロ）に「収斂」と記載した時点である。その後は、出力光レベルは所要出力光レベルを挟んで上下の変化（一定のレベルを挟んでレベルが上下の変化をすることや、論理レベルが“１”と“０”の間を往復することを「ハンティング」という。本明細書では、この用語を使用する。）を行なうようになる。
【００３１】
従って、レーザ・ダイオード２に供給する所要駆動電流が１００ｍＡ程度の時に、約１，０００回の駆動電流の更新によって約０．１％の精度で駆動電流を所要駆動電流に収斂させることができ、又、レーザ・ダイオード２に供給する所要駆動電流が１０ｍＡ程度の時には約１００回の更新によって約１％の精度で駆動電流を所要駆動電流に収斂させることができ、十分な精度の駆動電流が得られる。
【００３２】
図４１は、従来の光出力制御回路の構成（その２）で、図３８の構成に対して起動後の計数ステップを大きく設定して、出力光レベルが所要出力光レベル近傍になった後は計数ステップを光出力制御計数回路のＬＳＢ相当に設定する機能を付加したものである。
【００３３】
図４１において、
１は、データによってレーザ・ダイオードの駆動電流をスイッチングさせるレーザ・ダイオード駆動回路、
２は、レーザ・ダイオード駆動回路が供給する、データによってスイッチングされる駆動電流によって強度変調された出力光を発生すると共に、該出力光に比例するモニタ光を発生するレーザ・ダイオード、
３は、該モニタ光を受けてモニタ電流に変換するフォト・ダイオード、
４は、フォト・ダイオード３が出力するモニタ電流を電圧に変換し、レーザ・ダイオード２出力光のモニタ電圧を出力するモニタ回路、
５は、レーザ・ダイオード２の出力光が所要レベルである時のモニタ電圧と等しい電圧の基準電圧を出力する基準電圧源、
６は、該モニタ電圧と該基準電圧を比較して、該モニタ電圧が該基準電圧より低い時に論理レベルが“１”となり、該モニタ電圧が該基準電圧より高い時に論理レベルが“０”となるアップ・ダウン制御信号を出力するコンパレータ、
７ｃは、起動時に外部から供給されるリセット信号によって計数値をクリアし、該アップ・ダウン制御信号によって計数値を歩進又は後退させる光出力制御計数回路、
８は、光出力制御計数回路７ｃが出力する計数値をアナログ電圧に変換するデジタル・アナログ変換回路、
９は、データと基本クロックを受けて、光出力制御計数回路７ｃにカウンタ・クロックを供給し、デジタル・アナログ変換回路８にデジタル・アナログ変換クロックを供給するクロック制御回路、
１０ｃは、上記リセット信号と、クロック制御回路９が出力するカウンタ・クロックを受けて、光出力制御計数回路７ｃの計数値のステップを制御するステップ制御回路である。
【００３４】
図４１の構成の光出力制御回路が、自動パワー制御機能を有することは、図３８の構成の光出力制御回路と全く同様である。
【００３５】
図４１の構成の光出力制御回路の特徴は、光出力制御計数回路７ｃの計数ステップを変更することができる点にある。
【００３６】
更に具体的には、ステップ制御回路１０ｃは、該リセット信号によってクリアされた後に上記カウンタ・クロックを計数する。そして、ステップ制御回路１０ｃにおける計数値が所定値未満の時には、光出力制御計数回路７ｃに所定の大きな計数ステップを設定し、ステップ制御回路１０cにおける計数値が所定値に達した時に、光出力制御計数回路７ｃのＬＳＢに相当する計数ステップに設定しなおす。
【００３７】
即ち、光出力制御計数回路７ｃは、ステップ制御回路１０ｃによって設定される計数ステップが大きい時には、大きな計数ステップで計数を歩進又は後退し、ステップ制御回路１０ｃによって設定される計数ステップがＬＳＢ相当の時には、ＬＳＢ相当の計数ステップで計数を歩進又は後退する。
【００３８】
図４２は、図４１の構成の動作を具体的に説明する図（その１）で、所要駆動電流が大きい約１００ｍＡを想定し、起動当初の駆動電流の更新ステップは約３．２ｍＡ、所要駆動電流に達した後は約０．１ｍＡのステップで駆動電流を更新することを想定している。
【００３９】
こうすれば、所要駆動電流が１００ｍＡの時でも起動後３２（１００／３．２）回程度の電流更新によって駆動電流を１００ｍＡ近傍に収斂させることができるので、ステップ制御回路１０ｂは３２を計数した時点で計数ステップの切替を指定するステップ切替信号を出力すればよい。
【００４０】
この場合、所要駆動電流に対して３％程度の誤差を許容できるものとれば、駆動電流の更新を３２回行なう時間で駆動電流を実質的に収斂させることができ、収斂の時間が短縮される。尚、計数ステップをＬＳＢ相当に縮減した後最大３２回の駆動電流更新に相当する時間で誤差０．１％程度に収斂させることができる。
【００４１】
さて、一般的にレーザ・ダイオードには比較的顕著な温度特性がある。
【００４２】
図４５は、レーザ・ダイオードの温度特性（その１）で、横軸の駆動電流に対する縦軸の出力光レベルの温度特性を示している。
【００４３】
図４５の横軸上において、電流Ｉ_THLは低温の場合にレーザ・ダイオードが発光を開始することができるスレショルド電流、電流Ｉ_THHは高温の場合にレーザ・ダイオードが発光を開始することができるスレショルド電流、電流Ｉ_Lは低温の場合にレーザ・ダイオードが所要出力光レベルで発光するために必要な所要駆動電流、Ｉ_Hは高温の場合にレーザ・ダイオードが所要出力光レベルで発光するために必要な所要駆動電流である。
【００４４】
図４５に示しているように、低温の方がスレショルド電流が小さく、駆動電流を出力光に変換する効率（図４５の曲線の傾斜が変換効率を表す。）が高く、所要出力光レベルを得るための所要駆動電流が小さい。
【００４５】
又、図４６は、レーザ・ダイオードの温度特性（その２）で、横軸の温度に対する所要出力光レベルを得るための縦軸の所要駆動電流の変化特性を示している。
【００４６】
レーザ・ダイオードの駆動電流に対する出力光レベルが図４５に示したような温度特性を有するので、それを描き直して所要駆動電流と温度の関係として図示すると図４６の如くなる訳である。
【００４７】
双方の図より、温度特性を考慮した上でレーザ・ダイオードから所要出力光レベルを得るには、当該温度に整合した駆動電流をレーザ・ダイオードに供給する必要があることが判る。そして、当該温度に整合した駆動電流をレーザ・ダイオードに供給することは、光出力制御回路の自動パワー制御機能によって実現されるが、同時に初期駆動電流の設定が重要になる。
【００４８】
図４４は、従来の光出力制御回路の構成（その３）で、図４１の構成に対して光出力制御計数回路に計数値の初期値を設定する機能を付加して、起動時にレーザ・ダイオードに計数初期値に対応する初期駆動電流を供給する構成にしたものである。
【００４９】
図４４において、
１は、データによってレーザ・ダイオードの駆動電流をスイッチングさせるレーザ・ダイオード駆動回路、
２は、レーザ・ダイオード駆動回路が供給する、データによってスイッチングされる駆動電流によって強度変調された出力光を発生すると共に、該出力光に比例するモニタ光を発生するレーザ・ダイオード、
３は、該モニタ光を受けてモニタ電流に変換するフォト・ダイオード、
４は、フォト・ダイオード３が出力するモニタ電流を電圧に変換し、レーザ・ダイオード２の出力光のモニタ電圧を出力するモニタ回路、
５は、レーザ・ダイオード２の出力光が所要のレベルである時のモニタ電圧と等しい電圧の基準電圧を出力する基準電圧源、
６は、該モニタ電圧と該基準電圧を比較して、該モニタ電圧が該基準電圧より低い時に論理レベル“１”となり、該モニタ電圧が該基準電圧より高い時に論理レベル“０”となるアップ・ダウン制御信号を出力するコンパレータ、
７は、該アップ・ダウン制御信号によって計数値を歩進又は後退させる光出力制御計数回路、
８は、光出力制御計数回路７ｂが出力する計数値をアナログ電圧に変換するデジタル・アナログ変換回路、
９は、データと基本クロックを受けて、光出力制御計数回路７にカウンタ・クロックを供給し、デジタル・アナログ変換回路８にデジタル・アナログ変換クロックを供給するクロック制御回路、
１０ｃは、起動時に外部から供給される初期値設定信号と、クロック制御回路９が出力するカウンタ・クロックを受けて、光出力制御計数回路７の計数値のステップを制御するステップ制御回路、
１１は、該初期値設定信号によって起動され、光出力制御計数回路７に計数初期値を供給する初期値設定回路である。
【００５０】
図４４の構成の光出力制御回路が、
▲１▼ 自動パワー制御機能を備えていること、
▲２▼ ステップ制御回路１０ｃに制御される光出力制御計数回路７が、起動当初は大きな計数ステップで計数を歩進又は後退し、出力光レベルが所定のレベルに収斂した後にＬＳＢに相当する計数ステップで計数を歩進又は後退することは図４１の構成の光出力制御回路と同じである。
【００５１】
図４４の構成の光出力制御回路の特徴は、
初期値設定回路１１が光出力制御計数回路７に計数初期値を設定すること
である。
【００５２】
これにより、光出力制御計数回路７は、初期値設定回路１１から供給される計数初期値から計数を開始し、ステップ制御回路１０ｃから設定される計数ステップに応じた計数ステップで計数を歩進又は後退する。
【００５３】
従って、図４４の構成の光出力制御回路は、該計数初期値に対応する駆動電流からスタートし、ステップ制御回路１０ｃにおける計数値が所定値に達するまではレーザ・ダイオード駆動回路１の電流を大きなステップで変化させ、ステップ制御回路１０ｃにおける計数値が所定値に達した後はレーザ・ダイオード駆動回路１の電流を光出力制御計数回路７の計数値のＬＳＢ相当のステップで変化させる。
【００５４】
即ち、該計数初期値に相当する駆動電流からスタートするので、所要の駆動電流に短時間で収斂させることが可能になる。しかも、所要の駆動電流に収斂した後はレーザ・ダイオード駆動回路１の電流をＬＳＢ相当のステップで変化させるので、最終的には所要の駆動電流に対して光出力制御計数回路７の計数値のＬＳＢ相当の電流以内の誤差で収斂させることができる。
【００５５】
図４７は、図４４の構成の動作を具体的に説明する図（その１）で、所要駆動電流が大きい約１００ｍＡを想定している。
【００５６】
そして、所要駆動電流が１００ｍＡであれば初期駆動電流が１００ｍＡ近傍になるように計数初期値を設定すればよいように思われがちであるが、レーザ・ダイオード２の特性のばらつきや温度によって設定した計数初期値によってレーザ・ダイオード２に過大な電流が流れることを防止するために、初期駆動電流は所要駆動電流より小さく設定することが好ましい。ここでは、レーザ・ダイオードの特性のばらつきを考慮して初期駆動電流は５０ｍＡ程度に設定する場合を想定している。又、起動当初は約３．２ｍＡのステップで駆動電流を更新し、所要駆動電流近傍の駆動電流に達した後は約０．１ｍＡのステップで駆動電流を更新するものとする。
【００５７】
上記の場合には、起動後１４（（１００−５０）／３．２）回程度の駆動電流の更新によって駆動電流を１００ｍＡ近傍に収斂させることができるので、ステップ制御回路１０ｃは１６を計数した時点で計数ステップの切替を指示するステップ切替信号を出力すればよい。
【００５８】
この場合、所要駆動電流に対する誤差を３％程度許容できるものとすれば、駆動電流の更新１６回に相当する時間で駆動電流を実質的に収斂させることができる。即ち、図３８の構成の光出力制御回路に対して収斂に要する時間を更に大幅に短縮することができる上、図４１の構成の光出力制御回路に対しても収斂するための時間を１／２に短縮することができる。尚、その後の約３０回の駆動電流の更新に相当する時間で誤差０．１％に収斂させることができる。
【００５９】
つまり、更に高速に収斂させることができる上にその精度を高く保つことができる。
【００６０】
【発明が解決しようとする課題】
しかし、図３８に示した光出力制御回路（その１）、図４１に示した光出力制御回路（その２）及び図４４に示した光出力制御回路（その３）には、それぞれ、下記の問題点がある。
【００６１】
まず、図３８に示した光出力制御回路（その１）について、図３８も参照しながら問題点を説明する。
【００６２】
既に説明した如く、所要駆動電流が１００ｍＡ（２¹⁰相当）で、駆動電流の更新ステップは０．１ｍＡ（２⁰相当）であると想定しているから、駆動電流が所要の値に収斂するためには駆動電流を１，０２４（２¹⁰／２⁵）回程度更新する必要がある。
【００６３】
図４０は、図３８の構成の問題点を説明する図で、図４０（イ）は連続信号伝送の場合を、図４０（ロ）はバースト伝送の場合を示している。
【００６４】
連続信号伝送の場合には、図４０（イ）の如く、起動されてから１，０２４回程度の駆動電流の更新に相当する時間が経過した時点で駆動電流が所要値に収斂する。従って、データの最初には出力光レベルが低く、十分な信号対雑音比を確保することができない。
【００６５】
バースト伝送の場合にも、図４０（ロ）の如く、起動されてからトータルで１，０２４回程度の駆動電流の更新に相当する時間が経過した時点で駆動電流が所要値に収斂する。従って、間違いなく起動セルの信号対雑音比は低く、又、複数のデータ・セルにおいても十分な信号対雑音比を確保することができないことが起こり得る。
【００６６】
レーザ・ダイオード２の駆動電流に３％程度の誤差（１／２⁵相当）を許容できるとして、駆動電流が（１００−１００／２⁵）ｍＡに収斂するには（１，０２４−３２）＝９９２回程度の駆動電流の更新を行なう必要があり、収斂に長時間を必要とすることには変わりがない。
【００６７】
次に、図４１の構成の光出力制御回路（その２）の問題点を説明する。
【００６８】
即ち、レーザ・ダイオード２の変換効率がよい場合か、周囲温度が低くて小さな駆動電流で所要の出力光レベルが得られる場合で、所要駆動電流が小さい場合には、所要駆動電流近傍に収斂するのは早いが、所要駆動電流が大きい場合と同じ回数だけ駆動電流の更新を行なう必要があるので、この間は駆動電流の誤差が比較的大きいという問題が生ずる。
【００６９】
図４３は、図４１の構成の動作を具体的に示す図（その２）であり、図４３が上記問題点を示している。
【００７０】
図４３では、レーザ・ダイオード２の変換効率がよいか周囲温度が低いかの理由で所要駆動電流が１０ｍＡ程度でよい場合を想定している。図４１の構成では起動後は約３ｍＡステップで駆動電流を更新するので、駆動電流が所要駆動電流近傍に収斂するのは早い（４回の更新でよい）。しかし、所要駆動電流が１００ｍＡの場合と同じ回数は約３ｍＡのステップで駆動電流の更新を続けるので、駆動電流が所要駆動電流の近傍に達した後所定回数の駆動電流の更新をしている間は、光出力制御回路の自動パワー制御機能によって駆動電流は所要駆動電流１０ｍＡを挟んで約３ｍＡのステップでハンティングしており、この間は駆動電流の誤差が比較的大きい。
【００７１】
そして、３ｍＡステップで所定回数の駆動電流更新を行なった後、０．１ｍＡステップで約３０回程度の駆動電流の更新を行なって初めて駆動電流の誤差が小さくなる。
【００７２】
即ち、所要駆動電流が小さい場合には、所要駆動電流近傍でハンティングしている間の駆動電流の誤差が大きく、結果的に所要駆動電流が大きい場合に比較して収斂に要する時間が長くなる。
【００７３】
次いで、図４４の構成の光出力制御回路（その３）の問題点を説明する。
【００７４】
即ち、所要駆動電流が小さい場合には、所要駆動電流近傍に収斂するのは早いが、所定回数は駆動電流の更新を続けている間は駆動電流は許容誤差以内に収斂することができないという上記と同じ問題が生ずる。
【００７５】
図４８は、図４４の構成の動作を具体的に説明する図（その２）で、図４８が上記問題点を示している。
【００７６】
図４８では、レーザ・ダイオード２の変換効率がよいか周囲温度が低いかの理由で所要駆動電流が１０ｍＡ程度でよい場合を想定している。
【００７７】
所要駆動電流が１０ｍＡであれば初期駆動電流が１０ｍＡ近傍になるように計数初期値を設定するが、レーザ・ダイオードの特性のばらつきによって現実の初期駆動電流は５ｍＡ程度である場合を想定している。又、起動当初は約３ｍＡのステップで駆動電流を更新し、所要駆動電流に達した後は約０．１ｍＡのステップで駆動電流を更新することは、図４７の場合と同じである。
【００７８】
上記の場合には、起動後２回程度の駆動電流の更新によって駆動電流を１０ｍＡ近傍でハンティングを開始するにもかかわらず、所要駆動電流が１００ｍＡの場合と同じ回数は約３ｍＡのステップで駆動電流の更新をし続けなければならない。
【００７９】
そして、３ｍＡステップで所定回数の駆動電流更新を行なった後、０．１ｍＡステップで約３０回程度の駆動電流の更新を行なって初めて許容誤差以内に収斂することができる。
【００８０】
即ち、所要駆動電流が小さい場合には、所要駆動電流近傍でハンティングしている間の駆動電流の誤差が大きく、結果的に所要駆動電流が大きい場合に比較して収斂に要する時間が長くなる。
【００８１】
尚、レーザ・ダイオードの特性にばらつきがなく、設定された計数初期値によって所要駆動電流近傍の初期駆動電流が得られる場合には、駆動電流が所要駆動電流近傍でハンティングを開始するまでの駆動電流の更新回数は上記より少なくなるが、所要駆動電流に対して正確に収斂するまでに行なう駆動電流の更新回数には変わりがない。
【００８２】
本発明は、かかる問題点に鑑み、光通信システムの送信回路を構成する光出力制御回路に関し、起動後に発光素子の出力光が所定の光出力に達するまでの時間を短縮することができる光出力制御回路を提供することを目的とする。
【００８３】
【課題を解決するための手段】
第一の発明は、
光出力制御計数回路の計数値に応じた駆動電流を発光素子に供給する構成と、該発光素子の出力光レベルのモニタ電圧と所要出力光レベルに対応する基準電圧とを比較する構成と、比較結果によって該光出力制御計数回路の計数値の歩進又は後退を制御して該駆動電流を該所要出力光レベルに対応した所要駆動電流に収斂させる構成と、該光出力制御計数回路に計数を開始する計数初期値を設定する構成を備える光出力制御回路において、
該光出力制御計数回路に設定される温度が大きくなると、値が大きくなる計数初期値の大きさによって、起動後に該光出力制御計数回路に設定する計数値を歩進又は後退する量を示す計数ステップを決定し、カウンタ・クロックによって所定の回数該駆動電流を更新した時に、該光出力制御計数回路の前記計数ステップを該光出力制御計数回路の計数値のＬＳＢに設定しなおすステップ制御回路を設ける光出力制御回路の技術である。
【００８８】
第一の発明においては、該計数初期値が大きい時には起動後に設定する該計数ステップを大きく設定して駆動電流の更新ステップを大きく設定し、該計数初期値が小さい時には起動後に設定する該計数ステップを小さく設定して駆動電流の更新ステップを小さく設定する。
【００８９】
ここで、該計数初期値と所要駆動電流の大きさは一義的関係に設定できるので、該所要駆動電流の大きさに適合した更新ステップで駆動電流を更新することができて、該所要駆動電流の大きさにかかわらず発光素子の駆動電流が該所要駆動電流に収斂する時間を短縮することができる。
【００９０】
その上、該ステップ制御回路がカウンタ・クロックを所定の回数計数した時に該計数ステップをＬＳＢに設定するので、最終的に収斂した時の駆動電流の精度を高く保つことができる。
【００９１】
第二発明は、光出力制御計数回路の計数値に応じた駆動電流を発光素子に供給する構成と、該発光素子の出力光レベルのモニタ電圧と所要出力光レベルに対応する基準電圧とを比較する構成と、比較結果によって該光出力制御計数回路の計数値の歩進又は後退を制御して該駆動電流を該所要出力光レベルに対応した所要駆動電流に収斂させる構成と、該光出力制御計数回路に計数を開始する計数初期値を設定する構成を備える光出力制御回路において、
該光出力制御計数回路に設定される温度が大きくなると、値が大きくなる計数初期値の大きさによって、起動後に該光出力制御計数回路に設定する計数値を歩進又は後退する量を示す計数ステップを決定し、上記モニタ電圧が上記基準電圧近傍の所定のウィンドウ中に入ったことを検出した時に、該光出力制御計数回路の前記計数ステップを該光出力制御計数回路の計数値のＬＳＢに設定しなおすステップ制御回路を設ける
光出力制御回路の技術である。
【００９２】
第二の発明においては、該モニタ電圧と該基準電圧との差が所定の値以内に入ったことを検出した時に該ステップ制御回路が該光出力制御計数回路の計数ステップを縮減して設定する。
【００９３】
従って、該ステップ制御回路が上記カウンタ・クロックを所定回数計数してから計数ステップを縮減して設定するより早く計数ステップを縮減することができるため、駆動電流が所要駆動電流に最終的に収斂するための時間を短縮することができる。
【００９４】
第三の発明は、第二の発明に記載の光出力制御回路において、
上記モニタ電圧が上記基準電圧を挟んでハンティングを開始したことを検出した時に、該光出力制御計数回路の前記計数ステップを該光出力制御計数回路の計数値のＬＳＢに設定しなおすステップ制御回路を設ける光出力制御回路の技術である。
【００９５】
第三の発明においては、該基準電圧に対して該モニタ電圧がハンティングしたことを検出した時に該計数ステップをＬＳＢに設定する。
【００９６】
該基準電圧に対して該モニタ電圧がハンティングするということは、駆動電流が所要駆動電流の近傍に達していることを意味するから、ステップ制御回路が上記カウンタ・クロックを所定回数計数してから該計数ステップを縮減して設定するより早く該計数ステップを縮減することができるため、駆動電流が所要駆動電流に最終的に収斂するための時間を短縮することができる。
【００９７】
第四の発明は、光出力制御計数回路の計数値に応じた駆動電流を発光素子に供給する構成と、該発光素子の出力光レベルのモニタ電圧と所要出力光レベルに対応する基準電圧とを比較する構成と、比較結果によって該光出力制御計数回路の計数値の歩進又は後退を制御して該駆動電流を該所要出力光レベルに対応した所要駆動電流に収斂させる構成と、該光出力制御計数回路に計数を開始する計数初期値を設定する構成を備える光出力制御回路において、
該光出力制御計数回路に設定される温度が大きくなると、値が大きくなる計数初期値の大きさによって、起動後に該光出力制御計数回路に設定する計数値を歩進又は後退する量を示す計数ステップを決定し、上記発光素子の出力光レベルが所要の出力光レベル近傍に収斂した時に、起動後に上記光出力制御計数回路に設定した前記計数ステップを逓減させる光出力制御回路の技術である。
【００９８】
第四の発明においては、上記発光素子の出力光レベルが所要の出力光レベル近傍に収斂したときに、起動後に上記光出力制御計数回路に設定した計数ステップを順次逓減させる。
【００９９】
従って、上記発光素子の出力光レベルが所要の出力光レベル近傍に収斂した後に駆動電流が所要駆動電流に収斂する時間を短縮することができる。
【０１００】
第五の発明は、光出力制御計数回路の計数値に応じた駆動電流を発光素子に供給する構成と、該発光素子の出力光レベルのモニタ電圧と所要出力光レベルに対応する基準電圧とを比較する構成と、比較結果によって該光出力制御計数回路の計数値の歩進又は後退を制御して該駆動電流を該所要出力光レベルに対応した所要駆動電流に収斂させる構成と、該光出力制御計数回路に計数を開始する計数初期値を設定する構成を備える光出力制御回路において、
該光出力制御計数回路に設定される温度が大きくなると、値が大きくなる計数初期値の大きさによって、起動後に該光出力制御計数回路に設定する計数値を歩進又は後退する量を示す計数ステップの初期値を決定する光出力制御回路の技術である。
【０１０１】
第五の発明においては、該光出力制御計数回路に設定される計数初期値によって駆動電流の更新ステップを設定して所要駆動電流に収斂させる。
【０１０２】
上記光出力制御計数回路に計数ステップの更新を許可する周期を長くする場合には、計数ステップ更新回数が逓減され、デジタル・アナログ変換回路のグリッチ等の影響を縮減できる。
【０１０３】
又、上記駆動電流を発光素子に供給する構成における駆動電流更新の速度を逓減する場合には、駆動電流の更新時に上記駆動電流を発光素子に供給する構成において発生する高周波成分が縮減されるので、光出力制御回路における信号対雑音比の低下を回避することができる。
【０１０６】
これにより、簡易な構成で上記発光素子に供給する駆動電流を所要駆動電流に収斂させることができる。
【０１０７】
【発明の実施の形態】
以降、本発明の技術について詳細な図面を使用して順次説明してゆくことにする。
【０１０８】
図１は、本発明の第一の実施の形態で、上記原理を実現する最も基本的な構成の１つである。
【０１０９】
図１において、
１は、データによってレーザ・ダイオードの駆動電流をスイッチングさせるレーザ・ダイオード駆動回路、
２は、レーザ・ダイオード駆動回路１が供給する、データによってスイッチングされる駆動電流によって強度変調された出力光を発生すると共に、該出力光に比例するモニタ光を発生するレーザ・ダイオード、
３は、該モニタ光を受けてモニタ電流に変換するフォト・ダイオード、
４は、フォト・ダイオード３が出力するモニタ電流を電圧に変換し、レーザ・ダイオード２の出力光のモニタ電圧を出力するモニタ回路、
５は、レーザ・ダイオード２の出力光が所要レベルである時のモニタ電圧と等しい電圧の基準電圧を出力する基準電圧源、
６は、該モニタ電圧と該基準電圧を比較して、該モニタ電圧が該基準電圧より低い時に論理レベルが“１”となり、該モニタ電圧が該基準電圧より高い時に論理レベルが“０”となるアップ・ダウン制御信号を出力するコンパレータ、
７は、該アップ・ダウン制御信号によって計数値を歩進又は後退させる光出力制御計数回路、
８は、光出力制御計数回路７が出力する計数値をアナログ電圧に変換するデジタル・アナログ変換回路、
９は、データと基本クロックを受けて、光出力制御計数回路７にカウンタ・クロックを供給し、デジタル・アナログ変換回路８にデジタル・アナログ変換クロックを供給するクロック制御回路、
１０は、光出力制御回路の起動時に外部から供給される初期値設定信号と、クロック制御回路９が出力するカウンタ・クロック及び光出力制御計数回路７が出力する複数ビットの計数値を受けて、光出力制御計数回路７が計数値を更新する際の計数ステップを指定するステップ指定信号を出力するステップ制御回路、
１１は、該初期値設定信号によって起動され、光出力制御計数回路７にレーザ・ダイオード２の温度特性に応じた計数初期値を供給する初期値設定回路
である。
【０１１０】
図１の構成の光出力制御回路が、
▲１▼ 自動パワー制御機能を有すること、
▲２▼ ステップ制御回路１０によって制御されて、光出力制御計数回路７が、起動当初は大きな計数ステップで計数を歩進又は後退し、出力光レベルが所定のレベルに収斂する頃にＬＳＢに相当する計数ステップで計数を歩進又は後退すること、
▲３▼ 初期値設定回路１１が光出力制御計数回路７に計数初期値を設定することは、図４４の構成の光出力制御回路と同じである。
【０１１１】
そして、図１の構成の光出力制御回路の特徴は、
ステップ制御回路１０が、起動当初は光出力制御計数回路７が出力する計数値に応じた計数ステップを光出力制御計数回路７に設定し、カウンタ・クロックの所定周期が過ぎて出力光レベルが所定のレベルに収斂した後に光出力制御計数回路７のＬＳＢに相当する計数ステップを光出力制御計数回路７に設定する
ことである。
【０１１２】
即ち、光出力制御計数回路７は、初期値設定回路１１から供給される計数初期値から計数を開始し、ステップ制御回路１０から設定される計数ステップによって計数値を歩進又は後退する。
【０１１３】
ところで、光出力制御計数回路７には起動時に初期値設定回路１１が計数初期値を設定するので、起動時に光出力制御計数回路７が出力する計数値は該計数初期値に等しい。即ち、起動時にステップ制御回路１０が光出力制御計数回路７に設定する計数ステップは該計数初期値と一義的関係になる。しかも、該計数初期値はレーザ・ダイオード２の温度特性を反映したものである。
【０１１４】
さて、該計数初期値によってレーザ・ダイオード２に過大な電流が流れることを避けるために、初期駆動電流が所要駆動電流に対して一定の余裕を持つように該計数初期値を設定することが好ましい。従って、該計数初期値は当然所要駆動電流とも一義的関係に設定される。つまり、設定される計数ステップに対応する駆動電流の更新ステップはレーザ・ダイオード２の温度特性を反映して、高温の時には駆動電流の更新ステップは大きく、低温の時には駆動電流の更新ステップは小さくなる。
【０１１５】
これによって、レーザ・ダイオード２の温度特性による所要駆動電流の大小に関係なく、起動後に駆動電流の更新を所定回数行なった時点にレーザ・ダイオード２の駆動電流を所要駆動電流の近傍に収斂させることが可能になり、且つ、温度による収斂時間の変化を抑圧することができる。
【０１１６】
図２は、上記事項を具体的に説明するための、計数値の各桁が示す電流値が駆動電流値に占める比率である。
【０１１７】
図２においては、１０ビットの計数回路と１０ビットのデジタル・アナログ変換回路を用いて、レーザ・ダイオードの駆動電流を０．１ｍＡ（２⁰（ＬＳＢ）相当）から１０２．３ｍＡ（（２¹⁰−１）相当）の範囲で制御する例を示している。
【０１１８】
そして、駆動電流値をデジタル変換したデジタル・コードのＬＳＢを第１桁と呼ぶ場合、第４桁目によって制御される電流のステップは０．８ｍＡ（２³相当）である。
【０１１９】
この０．８ｍＡという電流は、低温で所要駆動電流が１２．８ｍＡ（２⁷相当）の時にはその６．３％を占めるが、高温で所要駆動電流が５１．２ｍＡ（２⁹相当）の時にはその１．６％を占めるにすぎず、所要駆動電流が５１．２ｍＡの時に６．３％を占めるのは第６桁が示す３．２ｍＡ（２⁵相当）である。
【０１２０】
従って、６．３％を占めるステップで所要駆動電流を更新するものとすれば、所要駆動電流が１２．８ｍＡの時には０．１ｍＡの８倍のステップで更新すればよく、所要駆動電流が５１．２ｍＡの時には０．１ｍＡの３２倍のステップで更新すれば、駆動電流が所要駆動電流近傍に収斂した時の誤差は、所要駆動電流の大きさに関係なく一定になる。
【０１２１】
その上、計数初期値と所要駆動電流に対応する計数値の関係を一定に設定することが可能であるので、所要駆動電流によって計数ステップを可変にしても、即ち、所要駆動電流によって駆動電流の更新ステップを可変にしても、所要駆動電流に収斂するまでの駆動電流の更新回数を一定にすることができる。
【０１２２】
例えば、所要駆動電流が５１．２ｍＡの時に初期駆動電流を５１．２／２⁴＝３．２ｍＡ以上に設定し、所要駆動電流が１２．８ｍＡの時に初期駆動電流を１２．８／２⁴＝０．８ｍＡ以上に設定すれば、必ず１６回以内に所要駆動電流に収斂させることができる。
【０１２３】
しかも、図１の構成においては、駆動電流の更新を所定回数行なった時点に光出力制御計数回路７の計数ステップを光出力制御計数回路の計数値のＬＳＢ相当に縮減して、以降はＬＳＢ相当の計数ステップで駆動電流を所要駆動電流に収斂させてゆくので、最終的な駆動電流の誤差は更に縮減されてＬＳＢ相当の電流以内の誤差になる。
【０１２４】
図３は、本発明の第一の実施の形態の動作を説明する図で、上記のことをイメージ的に描いたものであるので、説明は簡単にしておきたい。
【０１２５】
図３において、縦軸はレーザ・ダイオードの駆動電流、横軸は時間で、起動時に設定された計数初期値によって初期駆動電流がレーザ・ダイオードに供給される。そして、該初期駆動電流に対応するステップで駆動電流を更新してゆくので、所要駆動電流の大きさとは無関係に、所定回数の更新を行なえば所要駆動電流に対して収斂させることができ、その後更新ステップをＬＳＢ相当に縮減することによってＬＳＢ相当の電流以内の誤差で所要駆動電流に収斂させることができることを表現している。
【０１２６】
これで、本発明の第一の実施の形態の原理を一通り説明したので、以降、図１の構成における各々の構成要素の詳細を説明しながら、本発明の技術の本質を順に明らかにしてゆく。
【０１２７】
図１３は、レーザ・ダイオード駆動回路の構成で、図１の構成に適合するものである。尚、図１３にはレーザ・ダイオードも併せて記載している。
【０１２８】
図１３において、
１は、レーザ・ダイオード駆動回路で、インバータ１−１及び１−２、Ｎチャネル型電界効果トランジスタ１−３、１−４、１−６、１−８及び１−１２、抵抗１−５及び１−９、演算増幅器１−７、Ｐチャネル型電界効果トランジスタ１−１０及び１−１１によって構成される。
【０１２９】
２は、レーザ・ダイオードである。
【０１３０】
データはインバータ１−１に入力され、インバータ１−１で論理レベルを反転された後、さらにインバータ１−２によって論理レベルを反転される。
【０１３１】
Ｎチャネル型電界効果トランジスタ１−３及び１−４は電流スイッチを構成しており、インバータ１−１の出力がＮチャネル型電界効果トランジスタ１−３に、インバータ１−２の出力がＮチャネル型電界効果トランジスタ１−４に供給されることにより、Ｎチャネル型電界効果トランジスタ１−６の電流をスイッチングし、データの論理レベルが“１”の時にレーザ・ダイオード２に駆動電流が供給される。
【０１３２】
一方、デジタル・アナログ変換出力は演算増幅器１−７とＮチャネル型電界効果トランジスタ１−８によって構成されるボルテージ・フォロワに入力され、抵抗１−９に当該デジタル・アナログ変換出力に応じた電流を生じさせる。
【０１３３】
抵抗１−９に生ずる電流はＮチャネル型電界効果トランジスタ１−８を介してダイオード接続されたＰチャネル型電界効果トランジスタ１−１０に流れる。
【０１３４】
Ｐチャネル型電界効果トランジスタ１−１０とＰチャネル型電界効果トランジスタ１−１１はカレント・ミラーを構成しており、Ｐチャネル型電界効果トランジスタ１−１０の電流に等しい電流がＰチャネル型電界効果トランジスタ１−１１を介してダイオード接続されたＮチャネル型電界効果トランジスタ１−１２を流れる。
【０１３５】
Ｎチャネル型電界効果トランジスタ１−１２とＮチャネル型電界効果トランジスタ１−６もカレント・ミラーを構成しており、Ｎチャネル型電界効果トランジスタ１−１２の電流に等しい電流がＮチャネル型電界効果トランジスタ１−６を流れて、さきに記載したように、レーザ・ダイオード２に供給される駆動電流を決定する電流となる。
【０１３６】
即ち、デジタル・アナログ変換出力に比例する駆動電流がレーザ・ダイオード２に供給されるので、レーザ・ダイオード２の駆動電流はデジタル・アナログ変換出力によって制御される。
【０１３７】
図１７は、モニタ回路の構成で、図１７（イ）にはピーク・ホールド回路で構成する場合を、図１７（ロ）にはボトム・ホールド回路で構成する場合を、フォト・ダイオードと共に示している。
【０１３８】
図１７（イ）において、
３は、レーザ・ダイオードが発生するモニタ光を電流に変換するフォト・ダイオードである。
【０１３９】
４は、モニタ回路で、抵抗４−１及び４−４、演算増幅器４−２、Ｎチャネル型電界効果トランジスタ４−３及びコンデンサ４−５によって構成される。
【０１４０】
モニタ光はフォト・ダイオード３によって電流に変換されて抵抗４−１を流れることによって電圧に変換される。
【０１４１】
抵抗４−１の端子電圧は演算増幅器４−２及びＮチャネル型電界効果トランジスタ４−３によって構成されるボルテージ・フォロワに入力され、該端子電圧が正の時にコンデンサ４−５を短時間に充電する。
【０１４２】
抵抗４−４の抵抗値とコンデンサ４−５の容量値によって決まる時定数が該端子電圧が変化する時間より十分に長ければ、コンデンサ４−５には該端子電圧の正のピーク電圧がホールドされる。
【０１４３】
さきに記載した如く、該モニタ光はレーザ・ダイオードの出力光レベルに比例するので、コンデンサ４−５にホールドされる電圧は出力光のモニタ電圧になり得、図１のコンパレータに供給される。
【０１４４】
図１７（ロ）において、
３は、レーザ・ダイオードが発生するモニタ光を電流に変換するフォト・ダイオードである。
【０１４５】
４ａは、モニタ回路で、抵抗４−１及び４−４、演算増幅器４−２、Ｐチャネル型電界効果トランジスタ４−６及びコンデンサ４−５によって構成される。
【０１４６】
モニタ光はフォト・ダイオード３によって電流に変換されて抵抗４−１を流れることによって電圧に変換される。
【０１４７】
抵抗４−１の端子電圧は演算増幅器４−２及びＰチャネル型電界効果トランジスタ４−６によって構成されるボルテージ・フォロワに入力され、該端子電圧が負の時にコンデンサ４−５を短時間に充電する。
【０１４８】
抵抗４−４の抵抗値とコンデンサ４−５の容量値によって決まる時定数が該端子電圧が変化する時間より十分に長ければ、コンデンサ４−５には該端子電圧の負のボトム電圧がホールドされ、ホールドされた電圧は図１のコンパレータ６に供給される。
【０１４９】
いずれの回路でもピーク又はボトムをホールドする時間は短時間であるので、連続信号伝送にもバースト伝送にも適用することができる。
【０１５０】
尚、図示は省略するが、ピーク・ホールド回路とボトム・ホールド回路の他に、サンプル・ホールド回路を使用してもモニタ回路を構成することができる。
【０１５１】
又、連続信号伝送の場合にはモニタ電流の平均値をモニタ値とすることができるので、抵抗４−１と並列にコンデンサを接続し、該コンデンサの端子間に生ずる平均値電圧をモニタ電圧としてもよい。
【０１５２】
図１８は、クロック制御回路の構成である。
【０１５３】
図１８において、９−１は論理積回路、９−２は例えば４ビットのアップ・カウンタ、９−３はインバータ、９−４は遅延回路である。
【０１５４】
アップ・カウンタ９−２では、データ端子Ｄ０乃至Ｄ３に供給される論理レベルは“０”（アース）に固定されており、キャリー端子ＣＯの出力（正確には「アップ・カウンタの計数値に繰り上がりが起きる時に出力される論理レベル“１”の信号」をキャリーと呼ぶが、本明細書ではキャリー端子ＣＯに現れる信号もキャリーと呼ぶことがあるので注意されたい。）がインバータ９−３を介してイネーブル端子ＥＮに供給されており、クロック端子Ｃに基本クロックが供給されており、この例では出力端子Ｑ３の出力がカウンタ・クロックとして取り出される。
【０１５５】
そして、論理積回路９−１にはデータとアップ・カウンタ９−２のキャリーが供給されており、論理積回路９−１の出力がアップ・カウンタ９−２のロード端子Ｌに供給されている。
【０１５６】
いま、アップ・カウンタ９−２が起動された時は、該キャリーの論理レベルが“０”であるから論理積回路９−１の出力の論理レベルも“０”で、データ端子に供給されている１０進数０はロードされない。従って、計数初期値不定のままに基本クロックを計数してゆき、１０進数の１５を計数した１つ後のクロックで該キャリーの論理レベルが“１”に遷移する。
【０１５７】
インバータ９−３によって該キャリーの論理レベルを“０”に反転した信号がアップ・カウンタ９−２のイネーブル端子ＥＮに供給されることによってアップ・カウンタ９−２は直ちに計数を停止し、出力端子Ｑ０乃至Ｑ３の論理レベルは“０”に保たれ、該キャリーの論理レベルは“１”に保たれる。
【０１５８】
この状態にある時刻ｔ₁にデータｄ₁が入力されると論理積回路９−１の出力の論理レベルが“１”になり、アップ・カウンタ９−２に１０進数０がロードされる。この時に該キャリーの論理レベルが“０”に遷移し、以降はロードが無効になるので、アップ・カウンタ９−２は１０進数０を初期値として順次計数値を歩進してゆき、時刻ｔ₂に再びキャリーの論理レベルを“１”に遷移させる。
【０１５９】
図１９に示した例では、この時刻にはデータが存在していないので、アップ・カウンタ９−２には１０進数０はロードされない。一方、イネーブル端子ＥＮには該キャリーを反転した論理レベル“０”が供給されるので計数は停止され、該キャリーは論理レベル“１”に保たれたままでいる。
【０１６０】
この状態にある時刻ｔ₃にデータｄ₂が入力されると論理積回路９−１の出力の論理レベルが再び“１”になり、アップ・カウンタ９−２に１０進数０がロードされる。この時に該キャリーの論理レベルが“０”に遷移し、以降はロードが無効になるので、アップ・カウンタ９−２は１０進数０を初期値として順次計数値を歩進してゆき、時刻ｔ₄にキャリーを出力する。
【０１６１】
この時には、データの論理レベルが“１”であるので、アップ・カウンタ９−２は１０進数０をロードされ、該キャリーの論理レベルが“０”に遷移すると共にアップ・カウンタ９−２は改めて０から計数を開始する。以降、データｄ₂が継続する限り同じ動作が繰り返されて、Ｑ３出力端子から基本クロック１６ビットを周期とするカウンタ・クロックが出力される。
【０１６２】
ここで、データｄ₂は論理レベル“１”の連続であるかのように記載しているが、例えば時刻ｔ₃と時刻ｔ₄の間に論理レベル“１”と論理レベル“０”の間を遷移しても上記の動作には変わりがない。何故なら、時刻ｔ₃と時刻ｔ₄の間に論理レベル“１”と論理レベル“０”の間を遷移しても、この時には該キャリーの論理レベルが“０”に固定されていてアップ・カウンタ９−２はロード無効になっているからである。
【０１６３】
図１８に示したクロック制御回路の例では、データを検出してから８ビット遅延した時点にカウンタ・クロックのパルスが生成されるが、この遅延はデータが入力されていることを確認してから駆動電流の更新を行なうために必要な遅延である。従って、図１８の構成のクロック制御回路は連続信号伝送にもバースト伝送にも適用することができる。尚、連続信号伝送専用にするなら、単に基本クロックを分周するタイプのクロック制御回路でよい。
【０１６４】
又、アップ・カウンタ９−２が出力するカウンタ・クロックを基本クロックで打ちなおすことでデジタル・アナログ変換回路に供給するクロックを遅延させているが、これはカウンタ・クロックによって図１の光出力制御計数回路の計数値が確定した後にデジタル・アナログ変換回路で該計数値に対応する電圧を生成するためである。
【０１６５】
図２０は、初期値設定回路の構成（その１）である。
【０１６６】
図２０において、１１−１は基準電圧源、１１−２は演算増幅器、１１−３はＮチャネル型電界効果トランジスタ、１１−４はサーミスタ、１１−５及び１１−６はＰチャネル型電界効果トランジスタ、１１−７は抵抗、１１−８はアナログ・デジタル変換回路、１１−９は読み出し専用メモリ（図では「ＲＯＭ」と記載している。これは「Read Only Memory」の頭文字による略語である。）である。
【０１６７】
基準電圧源１１−１の基準電圧が、演算増幅器１１−２及びＮチャネル型電界効果トランジスタ１１−３によって構成されるボルテージ・フォロワに供給されているので、サーミスタ１１−４には該基準電圧とサーミスタ１１−４の抵抗値で決まる電流が流れる。サーミスタ１１−４の抵抗値は温度特性を持っているので、抵抗１１−７を流れる電流は温度に固有な電流（感温電流と呼ぶことにする。）である。
【０１６８】
該感温電流がＮチャネル型電界効果トランジスタ１１−３を介してダイオード接続されたＰチャネル型電界効果トランジスタ１１−５を流れる。
【０１６９】
Ｐチャネル型電界効果トランジスタ１１−５とＰチャネル型電界効果トランジスタ１１−６はカレント・ミラーを構成しているので、該感温電流はＰチャネル型電界効果トランジスタ１１−６を流れて、抵抗１１−７に温度に固有な電圧（感温電圧と呼ぶことにする。）を生じさせる。
【０１７０】
該感温電圧をアナログ・デジタル変換回路１１−８でデジタル値に変換して、読み出し専用メモリ１１−９にアドレスとして供給する。
【０１７１】
読み出し専用メモリ１１−９の各々の感温電圧に対応するアドレスで指定される記憶領域には、当該感温電圧が表わす温度の時にレーザ・ダイオードに供給したい初期駆動電流に対応する計数初期値が格納されている。
【０１７２】
従って、図２０の構成の初期値設定回路が図１の光出力制御計数回路に設定する計数初期値を図１のデジタル・アナログ変換回路がアナログ変換する電圧によって、光出力制御回路の周囲温度に適合する初期駆動電流をレーザ・ダイオードに供給することができる。更に、後述するように、当該計数初期値によって図１のステップ制御回路が光出力制御回路の周囲温度に適合する計数ステップを設定し、該計数ステップに対応する電流のステップをデジタル・アナログ変換回路がレーザ・ダイオード駆動回路に供給するので、レーザ・ダイオードの駆動電流の更新ステップを周囲温度に適合させることができる。
【０１７３】
さて、初期値設定回路としては複数のバリエーションがある。
【０１７４】
図２１は、初期値設定回路（その２）で、定電流源１１−１０、サーミスタ１１−４、アナログ・デジタル変換回路１１−８及び読み出し専用メモリ１１−９で構成されるものである。
【０１７５】
図２１の構成の初期値設定回路は、定電流源１１−１０の電流をサーミスタ１１−４に流して感温電圧を生じさせるもので、以降の動作は図２０の構成の初期値設定回路と同じである。
【０１７６】
図２２は、初期値設定回路（その３）で、温度センサとアナログ・デジタル変換回路を内蔵する集積回路温度センサ集積回路（図では「温度センサＩＣ」と標記している。）１１−１１と読み出し専用メモリ１１−９で構成されるもので、動作は図２０及び図２１の構成の初期値設定回路と同じである。
【０１７７】
図２３は、初期値設定回路の構成（その４）で、基準電圧源１１−１、演算増幅器１１−２、Ｎチャネル型電界効果トランジスタ１１−３、サーミスタ１１−４、Ｐチャネル型電界効果トランジスタ１１−５及び１１−６、抵抗１１−７、１１−１２及び１１−１３、アナログ・デジタル変換回路１１−８によって構成されている。
【０１７８】
図２３の構成の初期値設定回路は、サーミスタ１１−４、抵抗１１−１２及び１１−１３の合成抵抗がレーザ・ダイオードの駆動電流の温度依存性を示すように、サーミスタ１１−４に直列に抵抗１１−１２を、サーミスタ１１−４に並列に抵抗１１−１３を接続しており、Ｐチャネル型電界効果トランジスタ１１−６のドレイン電圧をアナログ・デジタル変換すればレーザ・ダイオードに供給したい初期駆動電流に対応する計数初期値を得ることができる。
【０１７９】
次いで、本発明の光出力制御回路において最も重要な機能を実現する光出力制御計数回路とステップ制御回路に関する構成と動作の説明に移る。
【０１８０】
図２４は、光出力制御計数回路の構成（その１）で、１０ビットの計数値を出力するものを想定して、５ビットのアップ・ダウン・カウンタを２つ組み合わせて１０ビットの光出力制御計数回路を構成する例を示している。
【０１８１】
図２４において、７−１はアップ・ダウン・カウンタで、計数値の下位５ビットを出力し、７−２はアップ・ダウン・カウンタで、計数値の上位５ビットを出力する。
【０１８２】
７−３は、初期値設定信号によって計数初期値の下位５ビットと、図１のコンパレータ６が出力するアップ・ダウン制御信号とを切り替えてアップ・ダウン・カウンタ７−１のデータ端子Ｄ０乃至Ｄ４に供給するスイッチ群、７−４は、該初期値設定信号によって計数初期値の上位５ビットと論理レベル“０”の信号とを切り替えてアップ・ダウン・カウンタ７−２のデータ端子Ｄ０乃至Ｄ４に供給するスイッチ群である。
【０１８３】
７−５乃至７−９は、図１のステップ制御回路１０から供給されるステップ指定信号ＳＴ０乃至ＳＴ４と該初期値設定信号の論理和をアップ・ダウン・カウンタ７−１のロード端子Ｌ０乃至Ｌ４に供給する論理和回路である。
【０１８４】
７−１０は、アップ・ダウン・カウンタ７−１のキャリーとアップ・ダウン・カウンタ７−２のキャリーの論理積の論理レベルを反転した信号を出力してアップ・ダウン・カウンタ７−１のイネーブル端子ＥＮに供給する否定論理積回路、７−１１は、アップ・ダウン・カウンタ７−１のキャリーと否定論理積回路７−１０の出力の論理積を生成してアップ・ダウン・カウンタ７−２のイネーブル端子ＥＮに供給する論理積回路である。
【０１８５】
又、カウンタ・クロックがアップ・ダウン・カウンタ７−１とアップ・ダウン・カウンタ７−２のクロック端子Ｃに供給される。
【０１８６】
パワー・オン・リセット信号がアップ・ダウン・カウンタ７−１とアップ・ダウン・カウンタ７−２のクリア端子ＣＬに供給され、電源投入時にアップ・ダウン・カウンタ７−１及びアップ・ダウン・カウンタ７−２の計数値を一旦０にクリアした後にアップ・ダウン・カウンタ７−１及び７−２を動作可能状態にする。
【０１８７】
そして、アップ・ダウン・カウンタ７−１の出力端子Ｑ０乃至Ｑ４の出力が光出力制御計数回路の計数値の下位５ビットＱ００乃至Ｑ０４となり、アップ・ダウン・カウンタ７−２の出力端子Ｑ０乃至Ｑ４の出力が光出力制御計数回路の計数値の上位５ビットＱ０５乃至Ｑ０９となる。又、計数値の上位５ビットＱ０５乃至Ｑ０９はステップ制御回路に供給される。
【０１８８】
図２６は、ステップ制御回路の構成（その１）で、図１の構成の光出力制御回路に適合するものである。
【０１８９】
１０−１は、例えば４ビットのアップ・カウンタである。
【０１９０】
１０−２は、アップ・カウンタ１０−１が出力するキャリーの論理レベルを反転して、ステップ切替信号ＳＴを出力するインバータである。
【０１９１】
１０−３は、光出力制御計数回路の出力であるＱ０５乃至Ｑ０９の中の最上位の論理レベル“１”を全ての下位ビットに設定する上位“１”セット回路で、論理和回路１０−３−１乃至１０−３−４によって構成される。
【０１９２】
又、１０−４、１０−５、１０−６、１０−７及び１０−８は論理積回路で、インバータ１０−２が出力するステップ切替信号と上位“１”セット回路の出力の論理積演算をする。
【０１９３】
そして、初期値設定信号がアップ・カウンタ１０−１のクリア端子ＣＬに供給され、カウンタ・クロックがアップ・カウンタ１０−１のクロック端子に供給され、インバータ１０−２がキャリーを反転して出力するステップ切替信号がアップ・カウンタ１０−１のイネーブル端子ＥＮに供給される。
【０１９４】
まず、上位“１”セット回路の動作を説明した上で、図２６のステップ制御回路全体の動作をタイムチャートを以て説明する。
【０１９５】
ここで、上位“１”セット回路に供給される光出力制御計数回路の計数値の上位５ビットＱ０５乃至Ｑ０９においてＱ０９がＭＳＢで、Ｑ０８からＱ０５にゆくに従って順に重みが軽くなるものとする。
【０１９６】
上位“１”セット回路１０−３においては、論理和回路１０−３−４にはＱ０９とＱ０８が供給され、論理和回路１０−３−３にはＱ０９乃至Ｑ０７が供給され、論理和回路１０−３−２にはＱ０９乃至Ｑ０６が供給され、論理和回路１０−３−１にはＱ０９乃至Ｑ０５が供給されている。
【０１９７】
従って、もしＱ０９の論理レベルが“１”であれば、論理和回路１０−３−１乃至１０−３−４の出力の論理レベルは全て“１”になり、上位“１”セット回路の全ての出力の論理レベルが“１”になる。又、Ｑ０９の論理レベルが“０”で、Ｑ０８の論理レベルが“１”であれば、論理和回路１０−３−１乃至１０−３−４の出力の論理レベルは全て“１”になり、上位“１”セット回路の下位４ビットの論理レベルが“１”なる。このことは、Ｑ０７以下のビットが論理レベル“１”の最上位ビットであっても同様である。
【０１９８】
即ち、上位“１”セット回路は、図２４の光出力制御計数回路の出力であるＱ０５乃至Ｑ０９の中の最上位の論理レベル“１”を全ての下位ビットに設定する機能を有する。
【０１９９】
従って、光出力制御計数回路が計数を歩進又は後退する場合、その歩進又は後退によって光出力制御計数回路の出力であるＱ０５乃至Ｑ０９の中の最上位の論理レベル“１”が変わらない限り、上位“１”セット回路１０−３は常に同じビットの範囲で論理レベル“１”を出力する。
【０２００】
論理積回路１０−４乃至１０−８は、アップ・カウンタ１０−１のキャリーの論理レベルを反転したステップ切替信号と上位“１”セット回路１０−３の出力との論理積を計数のステップの大きさを制御するステップ指定信号として図２４の光出力制御計数回路に供給している。光出力制御計数回路の計数値の下の方のビットが変化しているだけの時に該ステップ指定信号が変化しないようにすることが好ましいが、上位“１”セット回路１０−３によって上記要請を満たすことが可能になる。
【０２０１】
尚、当然のことながら、Ｑ０９乃至Ｑ０５の全ての論理レベルが“０”であれば、上位“１”セット回路１０−３の出力の論理レベルは全て“０”となる。
【０２０２】
図２７は、図２６のステップ制御回路の動作を示すタイムチャートである。以降、図２６も参照しながらステップ制御回路の動作を説明する。
【０２０３】
初期値設定信号の論理レベルが“１”の時にアップ・カウンタ１０−１はクリアされて、該初期値設定信号の論理レベルが“０”に遷移するとアップ・カウンタ１０−１は計数可能な状態になる。この時キャリーの論理レベルは“０”である。
【０２０４】
この状態で４ビットのアップ・カウンタ１０−１はカウンタ・クロックによって計数値を１０進数０から１０進数１５へと順次歩進し、計数値が１５になった１つ後のカウンタ・クロックでアップ・カウンタ１０−１は論理レベル“１”のキャリーを出力する。
【０２０５】
インバータ１０−２は該キャリーの論理レベルを“０”に反転させて、アップ・カウンタ１０−１のイネーブル端子ＥＮに供給するので、アップ・カウンタ１０−１は直ちに計数不能な状態になり、キャリーの論理レベル“１”を保持する。
【０２０６】
従って、最初論理レベルが“１”であったステップ切替信号ＳＴはキャリーの論理レベルが“１”に遷移した時に論理レベルを“０”に遷移し、以降は論理レベル“０”に固定される。
【０２０７】
尚、ここではアップ・カウンタ１０−１の計数値を４ビットとしているが、これは光出力制御計数回路に設定される計数初期値と、所要駆動電流に対応する光出力制御計数回路の計数値によって決めればよい。言い換えれば、計数初期値に対応する初期駆動電流から所要駆動電流までに駆動電流の更新を何回行なうかによって決めればよい。
【０２０８】
ステップ指定信号ＳＴ０乃至ＳＴ４は、光出力制御計数回路から供給されるＱ０５乃至Ｑ０９の論理レベルが“１”である最上位ビットとステップ切替信号ＳＴとの論理積であるから、Ｑ０９の論理レベルが“１”であればＳＴ４以下の全ての論理レベルがＱ０９に対応して“１”になり、Ｑ０８が最上位の“１”であればＳＴ３以下の全ての論理レベルがＱ０８に対応して“１”になり、以下同様に、Ｑ０５が最上位の“１”であればＳＴ０の論理レベルだけがＱ０５に対応して“１”になる。これを、図２７においてはＳＴｉ（ｉは０及び４までの整数）の波形にＱ０ｉを記載して表現している。
【０２０９】
尚、該ステップ切替信号ＳＴの論理レベルが“０”に遷移した後はステップ指定信号ＳＴ０乃至ＳＴ４は全て論理レベル“０”に固定される。
【０２１０】
そして、図２４に示した如く、ステップ指定信号ＳＴ０乃至ＳＴ４は論理和回路７−５乃至７−９を介してアップ・ダウン・カウンタ７−１のロード端子Ｌ０乃至Ｌ４に供給される。
【０２１１】
ステップ制御回路と光出力制御計数回路の関係が明らかになったので、以降は、図２４の光出力制御計数回路の動作を詳細に説明する。
【０２１２】
まず、アップ・ダウン・カウンタ７−１及び７−２を制御する入出力信号とアップ・ダウン・カウンタの動作の関係を説明する。
【０２１３】
アップ・ダウン制御信号は、論理レベル“１”でアップ・ダウン・カウンタの計数を歩進させ、論理レベル“０”で計数を後退させる。
【０２１４】
イネーブル端子ＥＮに供給される信号の論理レベルが“１”の時にアップ・ダウン・カウンタは計数動作を行ない、論理レベルが“０”の時にアップ・ダウン・カウンタは計数値を保持する。
【０２１５】
ロード端子Ｌ０乃至Ｌ４に供給されるロード信号の論理レベルが“１”の時に、当該ロード端子に対応するデータ端子に供給されているデータがロードされ、ロード端子Ｌ０乃至Ｌ４に供給されるロード信号の論理レベルが“０”の時には当該ロード端子に対応するデータ端子に供給されているデータは無視されてロードされない。
【０２１６】
キャリー端子ＣＯの出力は、キャリー又はボローの発生時に論理レベル“１”になる。
【０２１７】
クリア端子に供給されるクリア信号は、論理レベル“１”でアップ・ダウン・カウンタの計数値をクリアし、論理レベル“０”でアップ・ダウン・カウンタを計数可能にする。
【０２１８】
初期値設定信号は、アップ・ダウン・カウンタに対する計数初期値Ｓ０乃至Ｓ９と、アップ・ダウン・カウンタが歩進又は後退動作中の設定値とをスイッチ群７−３又は７−４において切り替えるために供給されており、論理レベル“１”で計数初期値を選択し、論理レベル“０”で動作中の設定値を選択する。
【０２１９】
尚、計数初期値の下位５ビットＳ０乃至Ｓ４がアップ・ダウン・カウンタ７−１側に供給され、上位５ビットＳ５乃至Ｓ９がアップ・ダウン・カウンタ７−２側に供給される。
【０２２０】
以上でアップ・ダウン・カウンタの入出力信号とアップ・ダウン・カウンタの動作の関係を説明したので、図２４の光出力制御計数回路の動作の説明を行なう。
【０２２１】
初期値設定信号の論理レベルが“１”の時には、スイッチ群７−３及び７−４において計数初期値の各ビットが選択され、同時に初期値設定信号の論理レベル“１”が、アップ・ダウン・カウンタ７−１では論理和回路７−５乃至７−９を介してロード端子Ｌ０乃至Ｌ４に供給され、アップ・ダウン・カウンタ７−２ではロード端子Ｌ０乃至Ｌ４に直接供給される。
【０２２２】
従って、計数初期値の下位５ビットＳ０乃至Ｓ４がアップ・ダウン・カウンタ７−１のデータ端子Ｄ０乃至Ｄ４にロードされ、計数初期値の上位５ビットＳ５乃至Ｓ９がアップ・ダウン・カウンタ７−２のデータ端子Ｄ０乃至Ｄ４にロードされる。そして、アップ・ダウン・カウンタ７−１の出力端子Ｑ０乃至Ｑ４と、アップ・ダウン・カウンタ７−２の出力端子Ｑ０乃至Ｑ４から出力され、デジタル・アナログ変換回路に供給される計数値（正確には計数初期値である。）Ｑ００乃至Ｑ０９となる。
【０２２３】
初期値設定信号の論理レベルが“０”に遷移した後は、上記動作中の設定値として、スイッチ群７−３によってアップ・ダウン制御信号が選択されてアップ・ダウン・カウンタ７−１のデータ端子Ｄ０乃至Ｄ４に供給され、スイッチ群７−４によって論理レベル“０”の信号が選択されてアップ・ダウン・カウンタ７−２のデータ端子Ｄ０乃至Ｄ４に供給される。
【０２２４】
従って、アップ・ダウン・カウンタ７−１においては、アップ・ダウン制御信号によって計数値の歩進又は後退が行なわれ、歩進又は後退のステップがロード端子Ｌ０乃至Ｌ４に論理和回路７−５乃至７−９を介して供給されるステップ指定信号によって指定される。
【０２２５】
又、初期値設定信号の論理レベルが“０”に遷移した後は、アップ・ダウン・カウンタ７−２においては、ロード端子Ｌ０乃至Ｌ４に論理レベル“０”の信号が供給されるのでロードが禁止され、アップ・ダウン制御信号によって単に計数値を歩進させたり後退させる。
【０２２６】
そして、アップ・ダウン・カウンタ７−２のキャリーの論理レベルが“０”の時にアップ・ダウン・カウンタ７−１は計数可能状態になり、アップ・ダウン・カウンタ７−２のキャリーの論理レベルが“０”でアップ・ダウン・カウンタ７１−１のキャリーの論理レベルが“１”の時にアップ・ダウン・カウンタ７−２は計数可能状態になり、アップ・ダウン・カウンタ７−１及び７−２の双方のキャリーの論理レベルが“１”の時に双方のアップ・ダウン・カウンタは計数不能状態になり、計数値を保持する。
【０２２７】
今は初期値設定信号の論理レベルが“０”の時を考えているので、ステップ指定信号ＳＴ０乃至ＳＴ４の全ての論理レベルが“０”ならば、アップ・ダウン・カウンタ７−１はロードを禁止されていて、通常のアップ・ダウン・カウンタとしてＬＳＢであるＱ００の桁で計数の歩進又は後退を行ない、この桁で繰り上がり又は繰り下がりが生ずると上位の桁で計数の歩進又は後退を行なう。
【０２２８】
そして、歩進が継続して行なわれた結果、アップ・ダウン・カウンタ７−１の全ての桁で繰り上がりが生じてキャリーが出力された時には、アップ・ダウン・カウンタ７−２のイネーブル端子が論理レベル“１”になる。今は歩進を継続していることを想定しているので、この時にはアップ・ダウン・カウンタ７−２のアップ・ダウン端子が論理レベル“１”であり、アップ・ダウン・カウンタ７−２は計数値を歩進する。
【０２２９】
反対に、後退が継続して行なわれてアップ・ダウン・カウンタ７−１がボローを出力する時には、アップ・ダウン・カウンタ７−２のイネーブル端子が論理レベル“１”になる。今は歩進を継続していることを想定しているので、この時にはアップ・ダウン・カウンタ７−２のアップ・ダウン端子が論理レベル“０”であり、アップ・ダウン・カウンタ７−２は計数値を後退する。
【０２３０】
さて、さきのステップ制御回路の動作説明の如く、ステップ指定信号ＳＴ４乃至ＳＴ０の論理レベルは、光出力制御計数回路の計数値の上位５ビットＱ０９乃至Ｑ０５の中で論理レベルが“１”である最上位ビット以下で全て“１”であるが、まず、Ｑ０５の論理レベルだけが“１”である時を考える。
【０２３１】
この時、アップ・ダウン・カウンタ７−１のロード端子Ｌ０に供給される信号の論理レベルだけが“１”であり、アップ・ダウン・カウンタ７−１のデータ端子Ｄ０にはアップ・ダウン制御信号が供給されている。従って、アップ・ダウン・カウンタ７−１のデータ端子Ｄ０にはアップ・ダウン制御信号の論理レベルで表される１０進数１又は０がロードされ、出力端子Ｑ０からＱ００として出力される。
【０２３２】
この状態で、アップ・ダウン制御信号の論理レベルが“１”の時には、次のカウンタ・クロックによって計数が歩進されるとＱ００のビットで繰り上がりが生じ、Ｑ００の１ビット上位のＱ０１のビットで計数値の歩進が行なわれる。一方、アップ・ダウン制御信号の論理レベルが“０”の時には、次のカウンタ・クロックによって計数値が後退されて繰り下がりが生じて、Ｑ０１のビットで計数値の後退が行なわれる。
【０２３３】
つまり、ステップ指定信号ＳＴ０だけが論理レベル“１”の場合には、ＬＳＢの１つ上の桁で計数の歩進又は後退が行なわれることになる。これは、ステップ指定信号の全ての論理レベルが“０”の時に光出力制御計数回路の計数値のＬＳＢで計数値の歩進又は後退が行なわれるのに対して、２倍のステップで計数値の歩進又は後退が行なわれることを意味する。
【０２３４】
同様に、ステップ指定信号のＳＴ０とＳＴ１が論理レベル“１”の時には、ＬＳＢで歩進又は後退するのに対して４倍のステップで計数値の歩進又は後退が行なわれ、ステップ指定信号のＳＴ０乃至ＳＴ２が論理レベル“１”の時には８倍のステップで計数値の歩進又は後退が行なわれ、ステップ指定信号のＳＴ０乃至ＳＴ３が論理レベル“１”の時には１６倍のステップで計数値の歩進又は後退が行なわれ、ステップ指定信号のＳＴ０乃至ＳＴ４が論理レベル“１”の時には３２倍のステップで計数値の歩進又は後退が行なわれる。
【０２３５】
即ち、図２４の構成の光出力制御計数回路と図２６の構成のステップ制御回路の組み合わせによって、光出力制御計数回路の計数のステップを、光出力制御計数回路自体の計数値によってＬＳＢで歩進又は後退する場合の２の巾乗倍にすることができる。
【０２３６】
図２６のステップ制御回路において、光出力制御計数回路の計数値の上位５ビットＱ０９乃至Ｑ０５を上位“１”セット回路に供給し、光出力制御計数回路の計数値の上位５ビットＱ０９乃至Ｑ０５の中で論理レベルが“１”である最上位ビット以下で、ステップ指定信号ＳＴ４乃至ＳＴ０の論理レベルが全て“１”になるようにしたのは、正に、光出力制御計数回路の計数のステップを、光出力制御計数回路自体の計数値によってＬＳＢで歩進又は後退する場合の２の巾乗倍に制御できるようにするためである。
【０２３７】
そして、光出力制御計数回路には初期値設定回路から計数初期値が設定されるので、光出力制御計数回路の計数値の論理レベルが“１”である最上位ビットが変化しない限り、光出力制御計数回路の計数のステップは、計数初期値の上位５ビットの中で論理レベルが“１”である最上位ビットに依存して制御されることが判る。
【０２３８】
例えば、高温の時に駆動電流６０ｍＡに該当する計数初期値「１００１０１１０００（左端がＭＳＢで右端がＬＳＢである。）」が与えられ、所要駆動電流９０ｍＡ（計数値は「１１１００００１００」である。）まで駆動電流を更新する場合には、計数初期値のＭＳＢであるＱ０９の論理レベルが“１”であるので、ステップ指定信号ＳＴ０乃至ＳＴ４の論理レベルが全て“１”となり、６ビット目のＱ０５のビットで計数値の歩進が行なわれる。即ち、ＬＳＢであるＱ００で計数値を歩進する時の計数ステップに対して３２倍の計数ステップとなり、所要駆動電流９０ｍＡ近傍には３２倍の計数ステップで１６回以内の駆動電流の更新で収斂する。
【０２３９】
そして、所定の１６回の駆動電流の更新をした後は、ステップ切替信号ＳＴの論理レベルが“０”に遷移してステップ指定信号の論理レベルは全て“０”になるので、光出力制御計数回路は計数値のＬＳＢであるＱ００の桁で計数値の歩進又は後退を行ない、最大でも３２回の駆動電流の更新で所要駆動電流に対して誤差０．１ｍＡ以内に収斂する。
【０２４０】
又、低温の時に駆動電流１２ｍＡに該当する計数初期値「０００１１１１０００」が与えられ、所要駆動電流１８ｍＡ（計数値は「００１０１０００００」である。）まで駆動電流を更新する場合には、計数初期値のＱ０６の論理レベルが“１”であるので、４ビット目のＱ０３のビットで計数値の歩進が行なわれる。即ち、光出力制御計数回路の計数値のＬＳＢであるＱ００の桁で計数を歩進する時の計数ステップに対して８倍の計数ステップで歩進し、途中で計数値のＱ０７の論理レベルが“１”になった後はＱ００で計数値を歩進する時の計数ステップに対して１６倍の計数ステップで歩進し、所要駆動電流１８ｍＡ近傍には１６回以内の駆動電流の更新で収斂する。
【０２４１】
そして、１６回の駆動電流の更新をした後はＬＳＢであるＱ００の桁で計数値の歩進又は後退を行ない、最大でも１６回の駆動電流の更新で所要駆動電流に対して誤差０．１ｍＡ以内に収斂する。
【０２４２】
ここで、上記においては光出力制御計数回路の計数値の上位５ビットを使用して計数ステップを指定する例を説明したが、使用するビット数は５ビットには限定されない。
【０２４３】
例えば、上位４ビットを使用して計数ステップを指定する場合には、Ｑ０６の桁でＬＳＢでの２倍の計数ステップで更新し、Ｑ０７の桁で４倍で更新し、Ｑ０８の桁で８倍で更新し、Ｑ０９の桁で１６倍で更新できる。又、上位６ビットを使用して計数ステップを指定する場合には、Ｑ０４の桁で２倍で更新し、Ｑ０９の桁で６４倍で更新できる。但し、必ず光出力制御計数回路の計数値のＭＳＢ（今の場合はＱ０９）をステップ指定信号のＭＳＢに対応させる必要がある。上記事項は以降に説明する発明の実施の形態全てに当てはまることである。
【０２４４】
又、当初の計数ステップを外部設定したいということもありうる。例えば、計数値の上位５ビットを使用するが、Ｑ０９の論理レベルが“１”の時にも当初の計数ステップは１６倍に設定したいという場合である。
【０２４５】
このような要望を満たすためには、図２６の論理積回路１０−４乃至１０−７にスイッチを介して論理レベル“０”の信号を供給できるようにして、スイッチ設定によって上位側の論理積回路で上位“１”セット回路の出力をマスクすればよい。上記事項は以降に説明する発明の実施の形態全てに当てはまることである。
【０２４６】
図４は、本発明の原理と従来の技術との比較である。既に、十分詳細に説明をしてきた内容を総括して表にまとめたものなので、図示するに止めて詳細な説明は省略する。
【０２４７】
図５は、本発明の第二の実施の形態で、これも、既に説明した本発明の原理を実現する最も基本的な構成の１つである。
【０２４８】
図５において、
１は、データによってレーザ・ダイオードの駆動電流をスイッチングさせるレーザ・ダイオード駆動回路、
２は、レーザ・ダイオード駆動回路１が供給する、データによってスイッチングされる駆動電流によって強度変調された出力光を発生すると共に、該出力光に比例するモニタ光を発生するレーザ・ダイオード、
３は、該モニタ光を受けてモニタ電流に変換するフォト・ダイオード、
４は、フォト・ダイオード３が出力するモニタ電流を電圧に変換し、レーザ・ダイオード２の出力光のモニタ電圧を出力するモニタ回路、
５は、レーザ・ダイオード２の出力光が所要レベルである時のモニタ電圧と等しい電圧の基準電圧を出力する基準電圧源、
６は、該モニタ電圧と該基準電圧を比較して、該モニタ電圧が該基準電圧より低い時に論理レベルが“１”となり、該モニタ電圧が該基準電圧より高い時に論理レベルが“０”となるアップ・ダウン制御信号を出力するコンパレータ、
７は、該アップ・ダウン制御信号によって計数値を歩進又は後退させる光出力制御計数回路、
８は、光出力制御計数回路７が出力する計数値をアナログ電圧に変換するデジタル・アナログ変換回路、
９は、データと基本クロックを受けて、光出力制御計数回路７にカウンタ・クロックを供給し、デジタル・アナログ変換回路８にデジタル・アナログ変換クロックを供給するクロック制御回路、
１０は、光出力制御回路の起動時に外部から供給される初期値設定信号と、クロック制御回路９が出力するカウンタ・クロック及び光出力制御計数回路７が出力する複数ビットの計数値を受けて、光出力制御計数回路７が計数する際の計数ステップを制御するステップ制御回路、
１１は、該初期値設定信号によって起動され、光出力制御計数回路７にレーザ・ダイオード２の温度特性に応じた計数初期値を供給する初期値設定回路
である。
【０２４９】
図５の構成の光出力制御回路が、
▲１▼ 自動パワー制御機能を有すること、
▲２▼ ステップ制御回路１０によって制御されて、光出力制御計数回路７が、起動当初は大きな計数ステップで計数を歩進又は後退し、出力光レベルが所定のレベルに収斂する頃にＬＳＢに相当する計数ステップで計数を歩進又は後退すること、
▲３▼ 初期値設定回路１１が光出力制御計数回路７に計数初期値を設定することは、図４４の構成の光出力制御回路と同じである。
【０２５０】
図５の構成の光出力制御回路の特徴は、
ステップ制御回路１０が、起動当初は初期値設定回路１１が出力する計数初期値に応じた計数ステップを光出力制御計数回路７に設定し、出力光レベルが所定のレベルに収斂する頃に光出力制御計数回路７のＬＳＢに相当する計数ステップを光出力制御計数回路７に設定する
ことである。
【０２５１】
即ち、図１の構成は光出力制御計数回路７が出力する計数値によってステップ制御回路が計数ステップを設定するものであったが、図５の構成は初期値設定回路１１が光出力制御計数回路７に設定する計数初期値によってステップ制御回路が計数ステップを設定するものである点だけが異なる。つまり、ステップ制御回路１０に対する結線が異なるだけである。
【０２５２】
従って、図５の構成における構成要素は図１の構成における構成要素と全く同じでよく、図５の構成の動作も図１の構成の動作と全く同じである。
【０２５３】
このため、図５の構成に関する詳細な説明は割愛するが、計数初期値によって起動後の計数ステップを設定するようになっているので、光出力制御計数回路７の計数値が変化しても計数ステップが一定に保たれるという利点があることだけ付言しておく。
【０２５４】
図６は、本発明の第三の実施の形態で、駆動電流が所要駆動電流近傍に収斂してモニタ電圧が基準電圧近傍になったことを検出して計数ステップの変更を行なうようにするものである。
【０２５５】
図６において、
１は、データによってレーザ・ダイオードの駆動電流をスイッチングさせるレーザ・ダイオード駆動回路、
２は、レーザ・ダイオード駆動回路１が供給する、データによってスイッチングされる駆動電流によって強度変調された出力光を発生すると共に、該出力光に比例するモニタ光を発生するレーザ・ダイオード、
３は、該モニタ光を受けてモニタ電流に変換するフォト・ダイオード、
４は、フォト・ダイオード３が出力するモニタ電流を電圧に変換し、レーザ・ダイオード２の出力光のモニタ電圧を出力するモニタ回路、
５は、レーザ・ダイオード２の出力光レベルが所要レベルである時のモニタ電圧と等しい電圧の基準電圧を出力する基準電圧源、
６は、該モニタ電圧と該基準電圧を比較して、該モニタ電圧が該基準電圧より低い時に論理レベルが“１”となり、該モニタ電圧が該基準電圧より高い時に論理レベルが“０”となるアップ・ダウン制御信号を出力するコンパレータ、
７は、該アップ・ダウン制御信号によって計数値を歩進又は後退させる光出力制御計数回路、
８は、光出力制御計数回路７が出力する計数値をアナログ電圧に変換するデジタル・アナログ変換回路、
９は、データと基本クロックを受けて、光出力制御計数回路７にカウンタ・クロックを供給し、デジタル・アナログ変換回路８にデジタル・アナログ変換クロックを供給するクロック制御回路、
１０ａは、光出力制御回路の起動時に外部から供給される初期値設定信号と、クロック制御回路９が出力するカウンタ・クロック及び光出力制御計数回路７が出力する複数ビットの計数値を受けて、光出力制御計数回路７が計数する際の計数ステップを設定し、該モニタ電圧が該基準電圧の近傍になった時に計数ステップを縮減して設定するステップ制御回路、
１１は、該初期値設定信号によって起動され、光出力制御計数回路７にレーザ・ダイオード２の温度特性に応じた計数初期値を供給する初期値設定回路
である。
【０２５６】
図６の構成の光出力制御回路が、
▲１▼ 自動パワー制御機能を有すること、
▲２▼ ステップ制御回路１０ａによって制御されて、光出力制御計数回路７が、起動当初は大きな計数ステップで計数を歩進又は後退し、出力光レベルが所定のレベルに収斂する頃に光出力制御計数回路の計数値のＬＳＢに相当する計数ステップで計数を歩進又は後退すること、
▲３▼ 初期値設定回路１１が光出力制御計数回路７に計数初期値を設定することは、図４４の構成の光出力制御回路と同じである。
【０２５７】
図６の構成の光出力制御回路の特徴は、
ステップ制御回路１０ａが、起動当初は初期値設定回路１１が出力する計数値に応じた計数ステップを光出力制御計数回路７に設定し、モニタ電圧が基準電圧近傍になったことを検出して光出力制御計数回路７のＬＳＢに相当する計数ステップを光出力制御計数回路７に設定する
ことである。
【０２５８】
図７は、本発明の第三の実施の形態の動作を説明する図で、縦軸は駆動電流、横軸は時間である。
【０２５９】
起動された時には初期値設定回路１１が初期駆動電流に対応する計数初期値を光出力制御計数回路７に設定するので、レーザ・ダイオード２には初期駆動電流が供給される。同時に、光出力制御計数回路７が出力する計数値によってステップ制御回路１０ａが光出力制御計数回路７の計数ステップを設定して光出力制御計数回路７に供給するので、レーザ・ダイオード２の駆動電流は計数初期値と一義的な関係の更新ステップで制御されてゆく。
【０２６０】
そして、レーザ・ダイオード２の駆動電流が図７に示す所要駆動電流の上下所定の誤差電流で決まるウィンドウの中に入った時に計数ステップを光出力制御計数回路の計数値のＬＳＢ相当に縮減し、後は縮減された計数ステップに対応する更新ステップで駆動電流の更新を続ける。
【０２６１】
つまり、所要駆動電流に収斂するまで所定回数の駆動電流の更新を行なわずに駆動電流の更新ステップを縮減することができ、所要駆動電流への収斂時間を短縮することができる。
【０２６２】
従って、図６の構成における構成要素は、ステップ制御回路１０ａが図１又は図５の構成におけるステップ制御回路１０、即ち図２６に示したステップ制御回路の構成（その１）と異なるだけで、他の構成要素は図１又は図５における構成要素と全て同じでよい。
【０２６３】
図２８は、ステップ制御回路の構成（その２）で、図６の構成におけるステップ制御回路１０ａに適合するものである。
【０２６４】
図２８において、１０−９及び１０−１０はコンパレータ、１０−１１及び１０−１２は図６における基準電圧源５が出力する基準電圧に対するウィンドウの幅を設定する定電圧源、１０−１３は否定論理積回路で、上記の構成要素によってウィンドウ・コンパレータを構成する。
【０２６５】
１０−１４は否定論理和回路１０−１３の出力をラッチして反転出力端子からステップ切替信号ＳＴを出力するＪ−Ｋフリップ・フロップである。
【０２６６】
１０−３は上位“１”セット回路で、詳細な構成は図２６に示したものと同じである。
【０２６７】
最後に、１０−４乃至１０−８はステップ切替信号ＳＴと上位“１”セット回路１０−３の出力とを１ビット毎に論理積演算する論理積回路である。
【０２６８】
該モニタ電圧はコンパレータ１０−９の非反転入力端子とコンパレータ１０−１０の反転入力端子に供給され、基準電圧に定電圧源１０−１１の誤差電圧（これをΔＶ₁とする。）を加算した電圧はコンパレータ１０−９の反転入力端子に供給され、基準電圧から定電圧源１０−１２の誤差電圧（これをΔＶ₂とする。）を減算した電圧はコンパレータ１０−１０の非反転入力端子に供給される。
【０２６９】
又、Ｊ−Ｋフリップ・フロップ１０−１４のＫ入力端子には論理レベル“０”の信号が、クリア端子には初期値設定信号が供給されている。
【０２７０】
図２９は、図２８のステップ制御回路の動作を示すタイムチャートである。以降、図２８も参照しながら動作を説明する。
【０２７１】
初期値設定信号の論理レベルが“１”の間はＪ−Ｋフリップ・フロップ１０−１４はクリア状態であるから、Ｊ−Ｋフリップ・フロップ１０−１４の反転出力端子ＸＱから供給されるステップ切替信号ＳＴの論理レベルの初期値は“１”である。
【０２７２】
そして、上位“１”セット回路１０−３の出力は、図６の光出力制御計数回路７の計数値の上位５ビット中の論理レベルが“１”の最上位ビット以下の論理レベルが全て“１”になる。従って、上位“１”セット回路１０−３の出力とステップ切替信号の論理積で決まる計数ステップが光出力制御計数回路７に設定される。
【０２７３】
レーザ・ダイオード２が、小さい駆動電流から大きい駆動電流に向かって駆動電流を更新されるものとすると、最初は、モニタ電圧は基準電圧より誤差電圧ΔＶ₂引いた電圧より低く、否定論理積回路１０−１３の出力の論理レベルは“０”である。
【０２７４】
従って、Ｊ−Ｋフリップ・フロップ１０−１４では出力の論理レベルに遷移が起こらず、ステップ切替信号ＳＴの論理レベルは“１”のままである。
【０２７５】
更にレーザ・ダイオード２の駆動電流の更新が行なわれて、モニタ電圧が基準電圧より誤差電圧ΔＶ₂を引いた電圧より高くなると、否定論理積回路１０−１３の出力の論理レベルが“１”に遷移する。この時にＪ−Ｋフリップ・フロップ１０−１４の出力の論理レベルが遷移を起こすので、ステップ切替信号ＳＴの論理レベルが“０”に遷移する。このためステップ指定信号の全ビットの論理レベルが“０”になり、図６の光出力制御計数回路はＬＳＢ相当の計数ステップで計数値の更新を行なうようになり、最終的には所要駆動電流の近傍で光出力制御計数回路７のＬＳＢ相当の電流以内でハンティングするようになる。
【０２７６】
従って、モニタ電圧は基準電圧の近傍をハンティングしていて、ウィンドウの外に出ることはなく、否定論理積回路１０−１３の論理レベルは“１”に固定されるので、ステップ切替信号ＳＴの論理レベルも“０”に固定され続け、図２９に示す如く、ステップ指定信号の全ビットの論理レベルもまた“０”に固定され続ける。
【０２７７】
これにより、所定回数の駆動電流の更新をしなくても計数ステップを変更して所要駆動電流に収斂させることができるので、上記誤差電圧を適性に設定することで収斂時間を図１又は図５の構成より短縮することが可能になる。尚、上記誤差電圧を適性に設定することは当業者には容易なことである。
【０２７８】
尚、図６の光出力制御回路の構成は、図１の構成の光出力制御回路に対して図２８の構成のステップ制御回路を適用したものであるが、図５の構成の光出力制御回路に対しても図２８の構成のステップ制御回路を適用することができる。
【０２７９】
図８は、本発明の第四の実施の形態で、駆動電流が所要駆動電流近傍に収斂することによって、モニタ電圧が基準電圧近傍になってアップ・ダウン制御信号の論理レベルが“１”と“０”の間をハンティングし始めることを検出して計数ステップの変更を行なうようにするものである。
【０２８０】
図８において、
１は、データによってレーザ・ダイオードの駆動電流をスイッチングさせるレーザ・ダイオード駆動回路、
２は、レーザ・ダイオード駆動回路１が供給する、データによってスイッチングされる駆動電流によって強度変調された出力光を発生すると共に、該出力光に比例するモニタ光を発生するレーザ・ダイオード、
３は、該モニタ光を受けてモニタ電流に変換するフォト・ダイオード、
４は、フォト・ダイオード３が出力するモニタ電流を電圧に変換し、レーザ・ダイオード２の出力光のモニタ電圧を出力するモニタ回路、
５は、レーザ・ダイオード２の出力光が所要レベルである時のモニタ電圧と等しい電圧の基準電圧を出力する基準電圧源、
６は、該モニタ電圧と該基準電圧を比較して、該モニタ電圧が該基準電圧より低い時に論理レベルが“１”となり、該モニタ電圧が該基準電圧より高い時に論理レベルが“０”となるアップ・ダウン制御信号を出力するコンパレータ、
７は、該アップ・ダウン制御信号によって計数値を歩進又は後退させる光出力制御計数回路、
８は、光出力制御計数回路７が出力する計数値をアナログ電圧に変換するデジタル・アナログ変換回路、
９は、データと基本クロックを受けて、光出力制御計数回路７にカウンタ・クロックを供給し、デジタル・アナログ変換回路８にデジタル・アナログ変換クロックを供給するクロック制御回路、
１０ｂは、光出力制御回路の起動時に外部から供給される初期値設定信号と、クロック制御回路９が出力するカウンタ・クロック及び光出力制御計数回路７が出力する複数ビットの計数値を受けて、光出力制御計数回路７が計数を開始する際の計数ステップを設定し、モニタ回路４が出力するモニタ電圧が基準電圧源が出力する基準電圧の近傍になってコンパレータ６が出力するアップ・ダウン制御信号の論理レベルが“１”と“０”の間をハンティングし始めたことを検出した時に計数ステップを縮減して設定するステップ制御回路、
１１は、該初期値設定信号によって起動され、光出力制御計数回路７にレーザ・ダイオード２の温度特性に応じた計数初期値を供給する初期値設定回路
である。
【０２８１】
図８の構成の光出力制御回路が、
▲１▼ 自動パワー制御機能を有すること、
▲２▼ ステップ制御回路１０ｂによって制御されて、光出力制御計数回路７が、起動当初は大きな計数ステップで計数を歩進又は後退し、出力光レベルが所定のレベルに収斂する頃にＬＳＢに相当する計数ステップで計数を歩進又は後退すること、
▲３▼ 初期値設定回路１１が光出力制御計数回路７に計数初期値を設定することは、図４４の構成の光出力制御回路と同じである。
【０２８２】
図８の構成の光出力制御回路の特徴は、
ステップ制御回路１０ｂが、起動当初は初期値設定回路１１が出力する計数値に応じた計数ステップを光出力制御計数回路７に設定し、アップ・ダウン制御信号の論理レベルが“１”と“０”の間をハンティングし始めることを契機に計数ステップを縮減して設定する
ことである。
【０２８３】
図９は、本発明の第四の実施の形態の動作を説明する図で、縦軸は駆動電流、横軸は時間である。
【０２８４】
起動された時には初期値設定回路１１が初期駆動電流に対応する計数初期値を光出力制御計数回路７に設定するので、レーザ・ダイオード２には初期駆動電流が供給される。同時に、光出力制御計数回路７の計数初期値によってステップ制御回路１０ａが光出力制御計数回路７の計数ステップを設定して光出力制御計数回路７に供給するので、レーザ・ダイオード２の駆動電流は計数初期値と一義的な関係の更新ステップで制御されてゆく。
【０２８５】
そして、レーザ・ダイオード２の駆動電流が図８に示す如く所要駆動電流の近傍に達して所要駆動電流を挟んでハンティングを開始すると、該アップ・ダウン制御信号の論理レベルも“０”と“１”の間でハンティングを開始する。該アップ・ダウン制御信号の論理レベルのハンティングを検出した時に計数ステップを光出力制御計数回路の計数値のＬＳＢ相当に縮減し、後は縮減された計数ステップに対応する更新ステップで駆動電流の更新を続ける。
【０２８６】
つまり、所要駆動電流に収斂するまで所定回数の駆動電流の更新を行なわずに駆動電流の更新ステップを縮減することができ、所要駆動電流への収斂時間を短縮することができる。
【０２８７】
従って、図８の構成における構成要素は、ステップ制御回路１０ｂが図１又は図５の構成におけるステップ制御回路１０、即ち図２６に示したステップ制御回路の構成（その１）と異なるだけで、他の構成要素は図１又は図５における構成要素と同じでよい。
【０２８８】
図３０は、ステップ制御回路の構成（その３）で、図８の構成におけるステップ制御回路に適合するものである。
【０２８９】
図３０において、１０−１５乃至１０−１７はアップ・ダウン制御信号をシフトして格納するシフト・レジスタを構成する遅延フリップ・フロップ、１０−１９は該シフト・レジスタに“１”、“０”、“１”が格納されていることを検出する否定論理積回路、１０−２０は該シフト・レジスタに“０”、“１”、“０”が格納されていることを検出する否定論理積回路、１０−２１は否定論理積回路１０−１９が該シフト・レジスタに“１”、“０”、“１”が格納されていることを検出した時、又は、否定論理積回路１０−２０が該シフト・レジスタに“０”、“１”、“０”が格納されていることを検出した時に論理レベル“１”の信号を出力する否定論理積回路、１０−１４は否定論理積回路１０−２１が出力する論理レベル“１”の信号をラッチして反転出力端子ＸＱからステップ切替信号ＳＴを出力するＪ−Ｋフリップ・フロップである。
【０２９０】
１０−３は上位“１”セット回路で、詳細な構成は図２６に示したものと同じである。
【０２９１】
最後に、１０−４乃至１０−８はステップ切替信号ＳＴと上位“１”セット回路１０−３の出力とを１ビット毎に論理積演算する論理積回路である。
【０２９２】
アップ・ダウン制御信号が該シフト・レジスタの初段である遅延フリップ・フロップ１０−１５のデータ端子に供給され、カウンタ・クロックによって該シフト・レジスタ中をシフトしてゆく。
【０２９３】
そして、否定論理積回路１０−１９の入力端子には遅延フリップ・フロップ１０−１５及び１０−１７の非反転出力端子の信号と遅延フリップ・フロップ１０−１６の反転出力端子の信号が供給されているので、該シフト・レジスタに“１”、“０”、“１”が格納されていることを検出し、否定論理積回路１０−２０の入力端子には遅延フリップ・フロップ１０−１５及び１０−１７の反転出力端子の信号と遅延フリップ・フロップ１０−１６の非反転出力端子の信号が供給されているので、該シフト・レジスタに“０”、“１”、“０”が格納されていることを検出する。
【０２９４】
又、Ｊ−Ｋフリップ・フロップ１０−１４のＫ入力端子には論理レベル“０”の信号が、クリア端子には初期値設定信号が供給されている。
【０２９５】
図３１は、図３０のステップ制御回路の動作を示すタイムチャートである。以降、図３０も参照しながら動作を説明する。
【０２９６】
初期値設定信号の論理レベルが“１”の間はＪ−Ｋフリップ・フロップ１０−１４はクリア状態である。従って、ステップ切替信号ＳＴの論理レベルの初期値は“１”である。そして、上位“１”セット回路１０−３の出力は、図６の光出力制御計数回路７の計数値の上位５ビット中の論理レベルが“１”の最上位ビット以下の論理レベルが全て“１”になる。従って、上位“１”セット回路１０−３の出力とステップ切替信号の論理積で決まる計数ステップが光出力制御計数回路７に設定される。
【０２９７】
レーザ・ダイオード２が、小さい駆動電流から大きい駆動電流に向かって駆動電流を更新されてゆくものとすると、最初はアップ・ダウン制御信号の論理レベルは継続して“１”である。
【０２９８】
従って、この間は否定論理積回路１０−１９及び１０−２０の出力の論理レベルは継続して“１”で、否定論理積回路１０−２１の出力の論理レベルは継続して“０”である。このため、Ｊ−Ｋフリップ・フロップ１０−１４の反転出力端子の出力であるステップ切替信号の論理レベルは“１”に固定されている。
【０２９９】
更にレーザ・ダイオード２の駆動電流の更新が行なわれて、駆動電流が所要駆動電流の近傍に収斂して所要駆動電流を挟んでハンティングを開始すると、モニタ電圧が基準電圧を挟んでハンティングを開始するので、アップ・ダウン制御信号の論理レベルも“１”と“０”の間でハンティングを開始する。
【０３００】
そして、否定論理積回路１０−１９の出力は、「アップ・ダウン制御信号」の“１”、“０”、“１”のパターンを検出する度に論理レベル“０”に遷移する。これが、図３１で細い実線の括弧でくくったアップ・ダウン制御信号の“１”、“０”、“１”のパターンに対応する「ＮＡＮＤ１０−１９の出力」における論理レベル“０”への遷移で表されている。
【０３０１】
一方、否定論理積回路１０−２０の出力は、「アップ・ダウン制御信号」の“０”、“１”、“０”のパターンを検出する度に論理レベル“０”に遷移する。これが、図３１で細い破線の括弧でくくったアップ・ダウン制御信号の“０”、“１”、“０”のパターンに対応する「ＮＡＮＤ１０−２０の出力」における論理レベル“０”への遷移で表されている。
【０３０２】
従って、否定論理積回路１０−２１の出力は、「ＮＡＮＤ１０−２１の出力」の如く論理レベルを遷移する。
【０３０３】
否定論理積回路１０−２１の出力がＪ−Ｋフリップ・フロップ１０−１４のＪ端子に供給されているので、否定論理積回路１０−２１の出力の論理レベルが最初に“１”に遷移した時にこの論理レベル“１”がＪ−Ｋフリップ・フロップ１０−１４にラッチされ、ステップ切替信号ＳＴの論理レベルが“０”に遷移する。
【０３０４】
このためステップ指定信号の全ビットの論理レベルが“０”になり、図８の光出力制御計数回路はＬＳＢ相当の計数ステップで計数値の更新を行なうようになり、最終的には所要駆動電流の近傍で光出力制御計数回路７のＬＳＢ相当の電流以内でハンティングするようになる。
【０３０５】
そして、以降はＪ−Ｋフリップ・フロップ１０−１４において論理レベルの遷移は起こらないので、ステップ切替信号ＳＴの論理レベルも“０”に固定され続け、図３１に示す如く、ステップ指定信号の全ビットの論理レベルもまた“０”に固定され続ける。
【０３０６】
これにより、所定回数の駆動電流の更新をしなくても計数ステップを変更して所要駆動電流に収斂させることができるので、所要駆動電流への収斂時間を短縮することが可能になる。
【０３０７】
尚、図８の光出力制御回路の構成は、図１の構成の光出力制御回路に対して図３０の構成のステップ制御回路を適用したものであるが、図５の構成の光出力制御回路に対しても図３０の構成のステップ制御回路を適用することができる。
【０３０８】
図１は、本発明の第五の実施の形態をも表わしている。
【０３０９】
そして、本発明の第五の実施の形態の形態におけるステップ制御の基本原理は、起動後所定回数は駆動電流を大きな更新ステップで行ない、所定回数の駆動電流の更新の後は更新ステップを順次縮減してゆくというものである。
【０３１０】
図１０は、本発明の第五の実施の形態の動作を説明する図で、縦軸は駆動電流、横軸は時間であり、駆動電流が所要駆動電流近傍に達した時の駆動電流の変化を拡大して示している。
【０３１１】
起動当初に設定された大きい更新ステップで駆動電流の更新が行なわれてゆき、例えば、駆動電流が所要駆動電流を越えると自動パワー制御機能によって駆動電流は所要駆動電流を挟んでハンティングを開始する。ここでは、所定回数の駆動電流の更新の間は更新ステップは当初設定された更新ステップであると想定している。
【０３１２】
そして、所定回数の駆動電流の更新が終わった後は、更新ステップを当初の更新ステップの１／２に縮減し、次には更新ステップを更に１／２に縮減するというようにしてゆき、光出力制御計数回路のＬＳＢに相当する更新ステップになった時には所要駆動電流に対してＬＳＢに対応する範囲に収斂しており、光出力制御計数回路のＬＳＢに相当する更新ステップでの駆動電流の更新を継続する。
【０３１３】
従って、所定回数の駆動電流の更新の後に、直ちに光出力制御計数回路のＬＳＢに相当する更新ステップに変更して収斂させる本発明の第一の実施の形態に対して収斂時間を短縮することができる。
【０３１４】
尚、上記では起動当初に設定された大きい更新ステップで所定回数の駆動電流の更新が行なわれた結果駆動電流が所要駆動電流を越えるケースを例に説明したが、所定回数の駆動電流の更新が行なわれた駆動電流が所要駆動電流を越えなくても、更新ステップを当初の更新ステップの１／２に縮減し、次には更新ステップを更に１／２に縮減するというようにしてゆき、光出力制御計数回路のＬＳＢに相当する更新ステップになった時には所要駆動電流に対してＬＳＢに対応する範囲に収斂できることは同じである。
【０３１５】
図３２は、ステップ制御回路の構成（その４）で、本発明の第五の実施の形態におけるステップ制御回路に適合するものである。
【０３１６】
図３２において、１０−１は例えば４ビットのアップ・カウンタ、１０−２はアップ・カウンタ１０−１のキャリー出力の論理レベルを反転させるインバータである。アップ・カウンタ１０−１のクロック端子Ｃにはカウンタ・クロックが供給され、イネーブル端子ＥＮにはインバータ１０−２の出力が供給されており、インバータ１０−２からステップ切替信号の１つであるＳＴ０４が出力される。
【０３１７】
１０−１５乃至１０−１８はシフト・レジスタを構成する遅延フリップ・フロップである。
【０３１８】
該シフト・レジスタの初段である遅延フリップ・フロップ１０−１５のデータ端子Ｄに供給される信号の論理レベルは“１”に固定されており、全ての遅延フリップ・フロップ１０−１５乃至１０−１８のクリア端子ＣＬにはインバータ１０−２の出力が供給され、全ての遅延フリップ・フロップ１０−１５乃至１０−１８のクロック端子Ｃにはカウンタ・クロックが供給されており、遅延フリップ・フロップ１０−１５乃至１０−１８の反転出力端子から、それぞれ、その他のステップ切替信号ＳＴ０３、ＳＴ０２、ＳＴ０１及びＳＴ００が出力される。
【０３１９】
１０−３は、上位“１”セット回路で、併せて記載している詳細な構成は図２６の構成と同じである。即ち、論理和回路１０−３−１乃至１０−３−４によって上位“１”セット回路１０−３が構成される。
【０３２０】
１０−２２乃至１０−２６は、ステップ切替信号ＳＴ００乃至ＳＴ０４を選択信号として、上位“１”セット回路の出力と論理レベル“０”の信号（アース）との一方を選択するセレクタである。
【０３２１】
そして、セレクタ１０−２２乃至１０−２６の出力が、それぞれ、光出力制御計数回路に供給されるステップ指定信号ＳＴ０、ＳＴ１、ＳＴ２、ＳＴ３及びＳＴ４となる。
【０３２２】
図３３は、図３２のステップ制御回路の動作を説明するタイムチャートである。
【０３２３】
図３２の構成におけるアップ・カウンタ１０−１はカウンタ・クロックによって計数値を歩進してゆく。そして、ここでは４ビットのアップ・カウンタを想定しているので、１０進数１５を計数した１つ後のカウンタ・クロックによってキャリーを出力する。
【０３２４】
インバータ１０−２が該キャリーの論理レベルを“０”に反転した信号をアップ・カウンタ１０−１のイネーブル端子ＥＮに供給するので、アップ・カウンタ１０−１は直ちに計数不能になって、その時の計数状態を保持する。従ってステップ切替信号の１つであるＳＴ０４は、この時に論理レベルが“０”に遷移され、以降は論理レベル“０”に固定される。
【０３２５】
又、インバータ１０−２の出力が全ての遅延フリップ・フロップ１０−１５乃至１０−１８のクリア端子ＣＬに供給されているので、アップ・カウンタ１０−１がキャリーを出力するまでは全ての遅延フリップ・フロップ１０−１５乃至１０−１８はクリア状態で、全ての遅延フリップ・フロップ１０−１５乃至１０−１８の反転出力端子の論理レベルは“１”に保たれている。即ち、ステップ切替信号ＳＴ０３乃至ＳＴ００の論理レベルの初期値も“１”である。
【０３２６】
そして、アップ・カウンタ１０−１がキャリーを出力すると該シフト・レジスタは動作可能になり、カウンタ・クロックによって遅延フリップ・フロップ１０−１５のデータ端子Ｄに供給されている論理レベル“１”の信号をシフトしてゆく。
【０３２７】
従って、遅延フリップ・フロップ１０−１５の反転出力端子の論理レベルはステップ切替信号ＳＴ０４より１カウンタ・クロック遅れて“０”に遷移し、遅延フリップ・フロップ１０−１６の反転出力端子の論理レベルはステップ切替信号ＳＴ０４より２カウンタ・クロック遅れて“０”に遷移し、遅延フリップ・フロップ１０−１７の反転出力端子の論理レベルはステップ切替信号ＳＴ０４より３カウンタ・クロック遅れて“０”に遷移し、遅延フリップ・フロップ１０−１８の反転出力端子の論理レベルはステップ切替信号ＳＴ０４より４カウンタ・クロック遅れて“０”に遷移した後で論理レベル“０”に固定される。
【０３２８】
光出力制御計数回路の上位５ビットの論理レベルの組み合わせは複数あり、一般的に説明するのは困難であるので、Ｑ０９の論理レベルが“１”の場合を例に具体的に説明する。
【０３２９】
Ｑ０９の論理レベルが“１”であるから、上位“１”セット回路１０−３における論理和回路１０−３−１乃至１０−３−４の出力の論理レベルは全て“１”で、上位“１”セット回路１０−３の出力で論理レベルは全て“１”となる。
【０３３０】
そして、１６ビットの計数の間はステップ切替信号ＳＴ０４の論理レベルが“１”であるから、ステップ指定信号のＳＴ４の論理レベルも“１”である。
【０３３１】
一方、ステップ切替信号ＳＴ０４の論理レベル“１”である間はステップ切替信号ＳＴ０３乃至ＳＴ００の論理レベルも“１”であるから、セレクタ１０−２２乃至１０−２６は上位“１”セット回路１０−３の出力を選択しており、ステップ指定信号ＳＴ４乃至ＳＴ０の論理レベルは全て“１”である。
【０３３２】
即ち、ＳＴ０４の論理レベルが“１”の時には光出力制御計数回路にはＬＳＢの３２倍の計数ステップが設定される。
【０３３３】
次に、時刻ｔ₁にＳＴ０４の論理レベルが“０”に遷移すると、セレクタ１０−２２は論理レベル“０”の信号を選択するので、ＳＴ４の論理レベルは“０”に遷移する。この時、セレクタ１０−２３乃至１０−２６は相変わらず上位“１”セット回路の出力を選択している。
【０３３４】
従って、時刻ｔ₁から時刻ｔ₂の間はＱ０９の論理レベル“１”をセットされた上位“１”セット回路の下位４ビットの出力によってステップ指定信号ＳＴ３乃至ＳＴ０の論理レベルが“１”になり、上位“１”セット回路の最上位ビットの論理レベルが“０”になり、ステップ指定信号ＳＴ４の論理レベルが“０”になる。
【０３３５】
従って、時刻ｔ₁から時刻ｔ₂の間は光出力制御計数回路にはＬＳＢの１６倍の計数ステップが設定される。
【０３３６】
同様に、時刻ｔ₂から時刻ｔ₃までは光出力制御計数回路に８倍の計数ステップが設定され、時刻ｔ₃から時刻ｔ₄までは光出力制御計数回路に４倍の計数ステップが設定され、時刻ｔ₄から時刻ｔ₅までは光出力制御計数回路に２倍の計数ステップが設定される。
【０３３７】
上記ではＱ０９の論理レベルが“１”である例について説明したが、Ｑ０９の論理レベルが“０”で、Ｑ０８の論理レベルが“１”の時には、当初の計数ステップは１６倍で、順に８倍、４倍、２倍と計数ステップが縮減されてゆくことを確認することは容易である。そして、それ以下のビットが論理レベル“１”となる最上位ビットになる時にも、当初は８倍以下の計数ステップが設定され、順に倍数が逓減してゆくことは同様である。
【０３３８】
尚、図３２の構成の光出力制御回路は、図１の構成の光出力制御回路に図３２のステップ制御回路を適用したものであるが、図５の構成の光出力制御回路に図３２の構成のステップ制御回路を適用することも可能である。
【０３３９】
又、所定回数の駆動電流の更新の後に計数ステップを１／２ずつ逓減させる以外に、図示はしないが、基準電圧を中心とするウィンドウに入ったことを検出した後、又は、アップ・ダウン制御信号がハンティングを開始したことを検出した後に計数ステップを１／２ずつ逓減させることも可能である。
【０３４０】
図３４は、ステップ制御回路の構成（その５）である。
【０３４１】
図３４において、１０−１は例えば４ビットのアップ・カウンタ、１０−２はアップ・カウンタ１０−１のキャリー出力の論理レベルを反転させるインバータである。アップ・カウンタ１０−１のクロック端子Ｃにはカウンタ・クロックが供給され、イネーブル端子ＥＮにはインバータ１０−２の出力が供給されており、インバータ１０−２からステップ切替信号の１つであるＳＴ０４が出力される。
【０３４２】
１０−１５乃至１０−１８はシフト・レジスタを構成する遅延フリップ・フロップである。
【０３４３】
該シフト・レジスタの初段である遅延フリップ・フロップ１０−１５のデータ端子Ｄに供給される信号の論理レベルは“１”に固定されており、全ての遅延フリップ・フロップ１０−１５乃至１０−１８のクリア端子ＣＬにはインバータ１０−２の出力が供給され、全ての遅延フリップ・フロップ１０−１５乃至１０−１８のクロック端子Ｃにはカウンタ・クロックが供給されており、遅延フリップ・フロップ１０−１５乃至１０−１８の反転出力端子から、それぞれ、他のステップ切替信号ＳＴ０３、ＳＴ０２、ＳＴ０１及びＳＴ００が出力される。
【０３４４】
１０−３は、上位“１”セット回路で、既に何回も説明したものと同じ構成である。
【０３４５】
１０−４乃至１０−８は、上位“１”セット回路３の出力５ビットと、ステップ切替信号ＳＴ００乃至ＳＴ０４とを１ビット毎に論理積演算する論理積回路である。
【０３４６】
そして、図３５は、図３４のステップ制御回路の動作を説明するタイムチャートである。
【０３４７】
図３２の構成と図３４の構成は、セレクタによってステップ指定信号を生成するか、論理積回路によってステップ指定信号を生成するかの違いだけである。従って、図３４のステップ制御回路のタイムチャートは図３２のステップ制御回路のタイムチャートと全く同じになることは容易に理解できる。従って、図３５のタイムチャートについては説明を割愛する。
【０３４８】
図１１は、本発明の第六の実施の形態で、計数ステップを変化させた後は光出力制御計数回路の計数ステップの更新の頻度を低下させる技術、レーザ・ダイオード駆動回路における駆動電流のスイッチングの速度を低下させる技術を適用するものである。
【０３４９】
図１１において、
１は、データによってレーザ・ダイオードの駆動電流をスイッチングさせるレーザ・ダイオード駆動回路、
２は、レーザ・ダイオード駆動回路１が供給する、データによってスイッチングされる駆動電流によって強度変調された出力光を発生すると共に、該出力光に比例するモニタ光を発生するレーザ・ダイオード、
３は、該モニタ光を受けて電流に変換するフォト・ダイオード、
４は、フォト・ダイオード３が出力する電流を電圧に変換し、レーザ・ダイオード２の出力光のモニタ電圧を出力するモニタ回路、
５は、レーザ・ダイオード２の出力光が所要レベルである時のモニタ電圧と等しい電圧の基準電圧を出力する基準電圧源、
６は、該モニタ電圧と該基準電圧を比較して、該モニタ電圧が該基準電圧より低い時に論理レベルが“１”となり、該モニタ電圧が該基準電圧より高い時に論理レベルが“０”となるアップ・ダウン制御信号を出力するコンパレータ、
７ａは、該アップ・ダウン制御信号によって計数値を歩進又は後退させる光出力制御計数回路、
８は、光出力制御計数回路７ａが出力する計数値をアナログ電圧に変換するデジタル・アナログ変換回路、
９は、データと基本クロックを受けて、光出力制御計数回路７ａにカウンタ・クロックを供給し、デジタル・アナログ変換回路８にデジタル・アナログ変換クロックを供給するクロック制御回路、
１０は、光出力制御回路の起動時に外部から供給される初期値設定信号と、クロック制御回路９が出力するカウンタ・クロック及び光出力制御計数回路７ａが出力する複数ビットの計数値を受けて、光出力制御計数回路７ａが計数する際の計数ステップを制御するステップ制御回路、
１１は、該初期値設定信号によって起動され、光出力制御計数回路７ａにレーザ・ダイオード２の温度特性に応じた計数初期値を供給する初期値設定回路、
１２は、ステップ制御回路１０が出力する更新周期切替信号と、クロック制御回路が出力するカウンタ・クロックと、基本クロックを受けて、光出力制御計数回路が計数ステップの更新を行なう周期を指定する更新許可信号を光出力制御計数回路７ａに供給する更新周期制御回路、
１３は、ステップ制御回路１０が出力する更新周期切替信号によってレーザ・ダイオード駆動回路における駆動電流のスイッチング速度を低下させる帯域切替回路
である。
【０３５０】
図１１の構成の光出力制御回路が、
▲１▼ 自動パワー制御機能を有すること、
▲２▼ ステップ制御回路１０によって制御されて、光出力制御計数回路７ａが、起動当初は大きな計数ステップで計数を歩進又は後退し、出力光レベルが所定のレベルに収斂する頃にＬＳＢに相当する計数ステップで計数を歩進又は後退すること、
▲３▼ 初期値設定回路１１が光出力制御計数回路７ａに計数初期値を設定することは、図４４の構成の光出力制御回路と同じである。
【０３５１】
図１１の構成の光出力制御回路の特徴は、
計数ステップを変化させた後に適宜光出力制御計数回路の計数ステップの更新の周期を長くして更新頻度を低下させる技術を適用してデジタル・アナログ変換回路におけるグリッチの影響を軽減し、レーザ・ダイオード駆動回路における駆動電流のスイッチングの速度を低下させてスイッチング雑音の影響を軽減する
ことである。
【０３５２】
図１４は、帯域切替回路と組み合わせたレーザ・ダイオード駆動回路の構成で、帯域切替回路とレーザ・ダイオード駆動回路の関係を判り易く図示したものである。
【０３５３】
図１４において、１は、レーザ・ダイオード駆動回路で、図１３に示した、インバータ１−１及び１−２、Ｎチャネル型電界効果トランジスタ１−３、１−４、１−６、１−８及び１−１２、抵抗１−５及び１−９、演算増幅器１−７、Ｐチャネル型電界効果トランジスタ１−１０及び１−１１によって構成されるレーザ・ダイオード駆動回路と全く同じ構成である。従って、レーザ・ダイオード駆動回路の動作の説明は割愛する。
【０３５４】
１３は、帯域切替回路で、レーザ・ダイオード駆動回路１を構成するＰチャネル型電界効果トランジスタ１−１０とＰチャネル型電界効果トランジスタ１−１１のゲートの間に挿入され、これに図１１におけるステップ制御回路１０が出力する更新周期切替信号が帯域切替信号として供給される。
【０３５５】
図１５は、帯域切替回路とレーザ・ダイオード駆動回路の詳細を示す図である。
【０３５６】
図１５において、１は、レーザ・ダイオード駆動回路で、図１３に示した、インバータ１−１及び１−２、Ｎチャネル型電界効果トランジスタ１−３、１−４、１−６、１−８及び１−１２、抵抗１−５及び１−９、演算増幅器１−７、Ｐチャネル型電界効果トランジスタ１−１０及び１−１１によって構成されるレーザ・ダイオード駆動回路と全く同じ構成である。
１３は、帯域切替回路で、インバータ１３−１及び１３−４、抵抗１３−２、１３−５及び１３−９、コンデンサ１３−３、１３−６及び１３−１４、Ｐチャネル型電界効果トランジスタ１３−７及び１３−１２、Ｎチャネル型電界効果トランジスタ１３−１０及び１３−１１、スイッチ１３−８、１３−１３及び１３−１５によって構成される。
【０３５７】
そして、帯域切替信号として供給される更新周期切替信号はインバータ１３−１に供給されると共に、スイッチ１３−１３の制御信号としても使用され、その論理レベルが“１”の時にスイッチ１３−１３をオンにし、その論理レベルが“０”の時にスイッチ１３−１３をオフにする。
【０３５８】
又、抵抗１３−２とコンデンサ１３−３によって構成される積分回路の点Ｐの電圧が所定値未満の時スイッチ１３−１５はオフで、点Ｐの電圧が所定値以上の時スイッチ１３−１５はオンになる。
【０３５９】
更に、抵抗１３−５とコンデンサ１３−６によって構成される積分回路の点Ｑの電圧が所定値未満の時にスイッチ１３−８はオンで、点Ｑの電圧が所定値以上の時にスイッチ１３−８はオフになる。
【０３６０】
図１６は、図１５における帯域切替回路の動作を示すタイムチャートである。
【０３６１】
更新周期切替信号は、光出力制御計数回路の計数ステップを大きな値から小さな値に切り替えた後適宜論理レベル“１”から論理レベル“０”に遷移する。
【０３６２】
更新周期切替信号の論理レベルが“１”の時には、上記定義により、スイッチ１３−８がオンであるのでレーザ・ダイオード駆動回路のＰチャネル型電界効果トランジスタ１−１０と１−１１のゲートは短絡されており、スイッチ１３−１５がオフであるので、レーザ・ダイオード駆動回路のＰチャネル型電界効果トランジスタ１−１０及び１−１１のゲートには帯域切替回路が接続されていないので、図１５の構成の動作は図１３の構成の動作と全く同じになっている。
【０３６３】
そして、この時にはスイッチ１３−１３がオンであるので、コンデンサ１３−１４はＰチャネル型電界効果トランジスタ１３−１２のゲートに接続されている。
【０３６４】
ところで、レーザ・ダイオード駆動回路を構成するＰチャネル型電界効果トランジスタ１−１０と帯域切替回路を構成するＰチャネル型電界効果トランジスタ１３−７はカレント・ミラーを構成しており、Ｐチャネル型電界効果トランジスタ１３−７の電流を流すＮチャネル型電界効果トランジスタ１３−１０はＮチャネル型電界効果トランジスタ１３−１１とカレント・ミラーを構成しているので、Ｐチャネル型電界効果トランジスタ１３−１２の電流はＰチャネル型電界効果トランジスタ１−１０の電流に等しく、Ｐチャネル型電界効果トランジスタ１３−１２のゲート電圧はＰチャネル型電界効果トランジスタ１−１０のゲート電圧に等しい。即ち、Ｐチャネル型電界効果トランジスタ１３−１２のゲート電圧はＰチャネル型電界効果トランジスタ１−１１のゲート電圧に等しくなっている。
【０３６５】
従って、コンデンサ１３−１４の充電電圧はＰチャネル型電界効果トランジスタ１−１１のゲート・ソース間の電圧に等しくなっている。
【０３６６】
ここで、更新周期切替信号の論理レベルが“０”に遷移すると、上記の定義によって、スイッチ１３−１３の状態がオンからオフに遷移する。
【０３６７】
一方、該更新周期切替信号はインバータ１３−１にも供給され、抵抗１３−２とコンデンサ１３−３によって構成される積分回路に論理レベル“０”から論理レベル“１”に遷移する信号を供給するので、抵抗１３−２とコンデンサ１３−３によって構成される積分回路の点Ｐの電圧は上昇してゆく（正確には指数関数で上昇してゆくが、ここでは簡略化して一次関数で上昇するかのように描いている。）。そして、点Ｐの電圧が所内電圧以上になるとスイッチ１３−１５の状態がオフからオンに切り替わり、コンデンサ１３−１４がＰチャネル型電界効果トランジスタ１−１１のゲートに接続される。この時、コンデンサの充電電圧とＰチャネル型電界効果トランジスタ１−１１のゲート・ソース間電圧が等しいので、上記接続はＰチャネル型電界効果トランジスタ１−１１に何も影響を与えない。
【０３６８】
その後、スイッチ１３−１５がオンするのと殆ど同時にインバータ１３−４の出力の論理レベルが“１”から“０”に遷移し、抵抗１３−５とコンデンサ１３−６によって構成される積分回路の点Ｑの電圧は低下してゆく。該点Ｑの電圧が所定値以下になるとスイッチ１３−８の状態がオフになる。
【０３６９】
この結果、Ｐチャネル型電界効果トランジスタ１−１０とＰチャネル型電界効果トランジスタ１−１１のゲートの間には抵抗１３−９とコンデンサ１３−１４によって構成される積分回路が挿入され、デジタル・アナログ変換回路の出力におけるグリッチなどの影響を軽減できるようになる。
【０３７０】
図３６は、更新周期制御回路の構成である。
【０３７１】
図３６において、１２−１は例えば８ビットのアップ・カウンタ、１２−２はアップ・カウンタ１２−１のキャリーの論理レベルを反転させてアップ・カウンタ１２−１のイネーブル端子ＥＮに供給するインバータ、１２−３は基本クロックを分周してアップ・カウンタ１２−１にクロックとして供給する分周回路、１２−４はカウンタ・クロックを受けてデータ端子Ｄに供給されるアップ・カウンタ１２−１のキャリーをラッチする遅延フリップ・フロップ、１２−５は遅延フリップ・フロップ１２−４の出力とアップ・カウンタ１２−１のキャリーとの論理積をアップ・カウンタ１２−１のロード端子Ｌに供給する論理積回路、１２−６はステップ制御回路が出力する更新周期切替信号とアップ・カウンタ１２−１のキャリーの論理和演算をして、更新許可信号を光出力制御計数回路に供給する論理和回路である。
【０３７２】
そして、アップ・カウンタ１２−１の８ビットのデータ端子Ｄ０乃至Ｄ７には論理レベル“０”の信号が供給される。
【０３７３】
図３７は、図３６の更新周期制御回路の動作を説明するタイムチャートである。
【０３７４】
アップ・カウンタ１２−１は計数を行ない、１０進数２５５を計数した１つ後のクロックでキャリーを出力する。該キャリーはインバータ１２−２によって論理レベルを“０”に反転されてアップ・カウンタ１２−１のイネーブル端子に供給されるので、アップ・カウンタ１２−１は計数状態を一旦保持する。
【０３７５】
アップ・カウンタ１２−１のキャリーが遅延フリップ・フロップ１２−４のデータ端子Ｄに供給されるので、遅延フリップ・フロップ１２−４は論理レベル“１”の信号をラッチして出力端子Ｑに出力して論理積回路１２−５の一方の入力端子に供給する。
【０３７６】
論理積回路１２−５のもう一方の入力端子には論理レベル“１”の信号が供給されているので、この時に論理積回路１２−５は論理レベル“１”の信号を出力し、アップ・カウンタ１２−１に１０進数０をロードする。
【０３７７】
１０進数０をロードされたアップ・カウンタ１２−１は再度０から計数を開始し、計数値が１０進の２５５になった１つ後のクロックでキャリーを出力する。該キャリーはインバータ１２−２によって論理レベルを“０”に反転されてアップ・カウンタ１２−１のイネーブル端子ＥＮに供給されるので、アップ・カウンタ１２−１は一旦計数値を保持するように動作する。
【０３７８】
同時に、アップ・カウンタ１２−１のキャリーが遅延フリップ・フロップ１２−４及び論理積回路１２−５に供給されるので、アップ・カウンタ１２−１は１０進数０をロードされ、キャリーの論理レベルが“０”に遷移するので、アップ・カウンタ１２−１は計数値の保持を停止して計数を再開し、以降は上記の動作を繰り返す。
【０３７９】
従って、アップ・カウンタ１２−１が分周回路１２−３の出力をクロックとして８ビットの計数をする周期でアップ・カウンタ１２−１のキャリー端子に正のパルスが出力される。今は更新周期切替信号の論理レベルは“０”であるので、該正のパルスが上記周期で出力される。
【０３８０】
これにより、更新周期制御回路からは更新周期切替信号と上記周期のパルスの論理和が更新許可信号として光出力制御計数回路に供給される。
【０３８１】
さて、図２５は、光出力制御計数回路の構成（その２）である。
【０３８２】
図２５において、７−１はアップ・ダウン・カウンタで、計数値の下位５ビットを出力し、７−２はアップ・ダウン・カウンタで、計数値の上位５ビットを出力し、合わせて１０ビットの計数値をデジタル・アナログ変換回路に供給する。
【０３８３】
７−３は、初期値設定信号によって計数初期値の下位５ビットと、図１のコンパレータ６が出力するアップ・ダウン制御信号とを切り替えてアップ・ダウン・カウンタ７−１のデータ端子Ｄ０乃至Ｄ４に供給するスイッチ群、７−４は、初期値設定信号によって計数初期値の上位５ビットと論理レベル“０”の信号とを切り替えてアップ・ダウン・カウンタ７−２のデータ端子Ｄ０乃至Ｄ４に供給するスイッチ群である。
【０３８４】
７−５乃至７−９は、図１のステップ制御回路１０から供給されるステップ指定信号ＳＴ０乃至ＳＴ４と該初期値設定信号の論理和をアップ・ダウン・カウンタ７−１のロード端子Ｌ０乃至Ｌ４に供給する論理和回路である。
【０３８５】
７−１０は、アップ・ダウン・カウンタ７−１のキャリーとアップ・ダウン・カウンタ７−２のキャリーの論理積の論理レベルを反転した信号を出力する否定論理積回路、７−１１は、アップ・ダウン・カウンタ７−１のキャリーと否定論理積回路７−１０の出力の論理積を生成してアップ・ダウン・カウンタ７−２のイネーブル端子ＥＮに供給する論理積回路である。
【０３８６】
７−１２は、否定論理積回路７−１０の出力と、図３６の更新周期制御回路が出力する更新許可信号の論理積をアップ・ダウン・カウンタ７−１のイネーブル端子に供給する論理積回路である。
【０３８７】
又、カウンタ・クロックがアップ・ダウン・カウンタ７−１とアップ・ダウン・カウンタ７−２のクロック端子Ｃに供給される。
【０３８８】
パワー・オン・リセット信号がアップ・ダウン・カウンタ７−１とアップ・ダウン・カウンタ７−２のクリア端子ＣＬに供給され、電源投入時にアップ・ダウン・カウンタ７−１及びアップ・ダウン・カウンタ７−２の計数値を０にクリアする。
【０３８９】
そして、アップ・ダウン・カウンタ７−１の出力端子Ｑ０乃至Ｑ４の出力が光出力制御計数回路の計数値の下位５ビットＱ００乃至Ｑ０４となり、アップ・ダウン・カウンタ７−２の出力端子Ｑ０乃至Ｑ４の出力が光出力制御計数回路の計数値の上位５ビットＱ０５乃至Ｑ０９となる。又、計数値の上位５ビットＱ０５乃至Ｑ０９はステップ制御回路に供給される。
【０３９０】
即ち、図２５の光出力制御計数回路（その２）の構成と図２４の光出力制御計数回路（その１）の構成との差は、論理積回路７−１２を設けて否定論理積回路７−１０の出力と、図３６の更新周期制御回路が出力する更新許可信号の論理積をアップ・ダウン・カウンタ７−１のイネーブル端子に供給することだけである。
【０３９１】
そして、図３６の更新周期制御回路は、更新周期切替信号の論理レベルが“１”の時に論理レベル“１”を継続する信号を出力し、更新周期切替信号の論理レベルが“０”の時には、アップ・カウンタ１２−１が分周回路１２−３の出力をクロックとして８ビットの計数をする周期でキャリー端子に出力する正のパルスを出力する。
【０３９２】
従って、図２５の光出力制御計数回路（その２）は、更新周期切替信号の論理レベルが“１”の時にはカウンタ・クロックが供給される度に計数値の更新を行なうことができ、更新周期切替信号の論理レベルが“０”の時には、アップ・カウンタ１２−１が分周回路１２−３の出力をクロックとして８ビットの計数をする周期でキャリー端子に出力する正のパルスが供給される時だけ計数値の更新を行なうことができる。
【０３９３】
アップ・カウンタ１２−１がキャリー端子に出力する正のパルスの周期は、更新周期制御回路におけるアップ・カウンタ１２−１のビット数と分周回路１２−３の分周比の設定により、さきに説明した正のパルスの発生周期をカウンタ・クロックより十分に長く設定することが可能であるので、更新周期切替信号の論理レベルが“０”に遷移した後には、光出力制御計数回路の計数値の更新頻度が低下して、デジタル・アナログ変換回路において生ずるグリッチなどの影響を軽減することができる。
【０３９４】
さて、上記では更新周期切替信号の生成手段についての説明がないまま全体の説明をしてきたので、ここで、更新周期切替信号を如何にして生成すればよいか説明する。
【０３９５】
既に何回も説明してきたように、ステップ制御回路がステップ切替信号を出力する時には、レーザ・ダイオード駆動回路の駆動電流が所要駆動電流におおまかに収斂しており、以降は、光出力制御計数回路のＬＳＢ相当の出力光レベルまで収斂させるように小さな計数ステップで収斂させてゆく。
【０３９６】
従って、第一には、ステップ制御回路が出力するステップ切替信号を更新周期切替信号として使用してもよい。
【０３９７】
第二には、光出力制御計数回路のＬＳＢ相当の出力光レベルまで収斂した時に更新周期切替信号を出力するようにすることもできる。
【０３９８】
要は、更新周期切替信号によって光出力制御計数回路の計数ステップの更新頻度を下げたり、レーザ・ダイオード駆動回路における駆動電流の更新における立ち上がりと立ち下がりをゆっくりさせて、定常状態になった光出力制御回路においてデジタル・アナログ変換回路のグリッチなどの影響や、駆動電流の更新に伴う高周波雑音の影響を軽減するのが目的であるから、更新周期切替信号を出力するタイミングの選択は任意であるといえる。
【０３９９】
さて、図１１の構成は、図１の構成に対して更新周期制御回路と帯域切替回路を適用したものであるが、図５の構成に対して同じ更新周期制御回路と帯域切替回路を適用することも可能であるし、更には、図６、図８の構成に対しても同じ更新周期制御回路と帯域切替回路を組み合わせることも可能である。
【０４００】
又、上記では更新周期制御回路と帯域切替回路の双方を同時に適用する例を説明したが、更新周期制御回路と帯域切替回路の一方を適用することも可能である。
【０４０１】
図１２は、本発明の第七の実施の形態である。
【０４０２】
図１２において、
１は、データによってレーザ・ダイオードの駆動電流をスイッチングさせるレーザ・ダイオード駆動回路、
２は、レーザ・ダイオード駆動回路１が供給する、データによってスイッチングされる駆動電流によって強度変調された出力光を発生すると共に、該出力光に比例するモニタ光を発生するレーザ・ダイオード、
３は、該モニタ光を受けてモニタ電流に変換するフォト・ダイオード、
４は、フォト・ダイオード３が出力するモニタ電流を電圧に変換し、レーザ・ダイオード２の出力光のモニタ電圧を出力するモニタ回路、
５は、レーザ・ダイオード２の出力光が所要レベルである時のモニタ電圧と等しい電圧の基準電圧を出力する基準電圧源、
６は、該モニタ電圧と該基準電圧を比較して、該モニタ電圧が該基準電圧より低い時に論理レベルが“１”となり、該モニタ電圧が該基準電圧より高い時に論理レベルが“０”となるアップ・ダウン制御信号を出力するコンパレータ、
７は、該アップ・ダウン制御信号によって計数値を歩進又は後退させる光出力制御計数回路、
８は、光出力制御計数回路７が出力する計数値をアナログ電圧に変換するデジタル・アナログ変換回路、
９は、データと基本クロックを受けて、光出力制御計数回路７にカウンタ・クロックを供給し、デジタル・アナログ変換回路８にデジタル・アナログ変換クロックを供給するクロック制御回路、
１１は、該初期値設定信号によって起動され、光出力制御計数回路７にレーザ・ダイオード２の温度特性に応じた計数初期値を供給する初期値設定回路
である。
【０４０３】
図１の構成の光出力制御回路が、
▲１▼ 自動パワー制御機能を有すること、
▲２▼ 光出力制御計数回路７に計数初期値を設定すること
は、図４４の構成の光出力制御回路と同じである。
【０４０４】
図１の構成の光出力制御回路の特徴は、
起動後は、光出力制御計数回路７が出力する計数値に応じた計数ステップを光出力制御計数回路７に設定し続ける
ことである。
【０４０５】
即ち、図１２の構成は図１の構成からステップ制御回路１０を除去した構成で、光出力制御回路の構成を簡易化することができる。この動作は図１の構成の動作と殆ど同じであるから、詳細な説明は省略する。
【０４０６】
尚、図１２の構成は図１の構成からステップ制御回路を除去したものであるが、図５の構成からステップ制御回路を除去することも可能である。更に、図６、図８の構成からステップ制御回路を除去する構成もありうる。
【０４０７】
但し、所要駆動電流に対して当初設定された計数ステップに対応する駆動電流の更新ステップで収斂してゆくから、所要駆動電流に対する初期駆動電流の割合を慎重に勘案して計数初期値を設定することが肝要である。
【０４０８】
さて、上記発明の実施の形態ではレーザ・ダイオードの駆動電流の内、データによってスイッチングしてレーザ・ダイオードに供給する所謂パルス電流を制御する場合について説明してきたが、データが入力されない時にもレーザ・ダイオードの出力光レベルが０にならないように供給する所謂バイアス電流の制御にも本発明の技術を適用することができる。又、当然のことながら、パルス電流とバイアス電流の双方の制御に本発明の技術を適用することができる。
【０４０９】
【発明の効果】
第一の発明によれば、該光出力制御計数回路の計数値が大きい時には起動直後に設定する該計数ステップを大きく設定して駆動電流の更新ステップを大きく設定し、該光出力制御計数回路の計数値が小さい時には起動直後に設定する該計数ステップを小さく設定することができる。
【０４１０】
ここで、該計数値の大きさと該計数初期値の大きさは一義的関係にある上に、該計数初期値と所要駆動電流の大きさも一義的関係にあるので、該計数初期値及び該所要駆動電流の大きさに適合した更新ステップで駆動電流を更新することができて、該所要駆動電流の大きさにかかわらず発光素子の駆動電流が該所要駆動電流に収斂する時間を短縮することができる。
【０４１１】
その上、該ステップ制御回路がカウンタ・クロックを所定の回数計数した時に該計数ステップをＬＳＢに設定するので、最終的に収斂した時の駆動電流の精度を高く保つことができる。
【０４１２】
第二の発明によれば、該計数初期値が大きい時には起動後に設定する該計数ステップを大きく設定して駆動電流の更新ステップを大きく設定し、該計数初期値が小さい時には起動後に設定する該計数ステップを小さく設定して駆動電流の更新ステップを小さく設定することができる。
【０４１３】
ここで、該計数初期値と所要駆動電流の大きさは一義的関係にあるので、該所要駆動電流の大きさに適合した更新ステップで駆動電流を更新することができて、該所要駆動電流の大きさにかかわらず発光素子の駆動電流が該所要駆動電流に収斂する時間を短縮することができる。
【０４１４】
その上、該ステップ制御回路がカウンタ・クロックを所定の回数計数した時に該計数ステップをＬＳＢに設定するので、最終的に収斂した時の駆動電流の精度を高く保つことができる。
【０４１５】
第三の発明によれば、該モニタ電圧と該基準電圧との差が所定の値以内に入ったことを検出した時に該ステップ制御回路が該光出力制御計数回路の計数ステップを縮減して設定することができる。
【０４１６】
従って、ステップ制御回路が上記カウンタ・クロックを所定回数計数してから該計数ステップを縮減して設定するより早く該計数ステップを縮減することができるため、駆動電流が所要駆動電流に最終的に収斂するための時間を短縮することができる。
【０４１７】
第四の発明によれば、該基準電圧に対して該モニタ電圧がハンティングしたことを検出した時に該計数ステップをＬＳＢに設定し、該基準電圧に対して該モニタ電圧がハンティングすることを検出して、ステップ制御回路が上記カウンタ・クロックを所定回数計数してから該計数ステップを縮減して設定するより早く該計数ステップを縮減することができるため、駆動電流が所要駆動電流に最終的に収斂するための時間を短縮することができる。
【０４１８】
第五の発明によれば、該ステップ制御回路が上記計数初期値に応じた計数ステップで所定の計数を終了した後に、該ステップ制御回路が該計数ステップを直ちにＬＳＢに設定せずに、順次低減してゆくので、該ステップ制御回路が上記計数初期値に応じた計数ステップで所定の計数を終了した後に駆動電流が所要駆動電流に収斂する時間を短縮することができる。
【０４１９】
第六の発明によれば、レーザ・ダイオードの駆動電流が所要駆動電流近傍に収斂した後に、上記光出力制御計数回路が計数ステップを更新する周期を長くする技術と、駆動電流を更新する信号の帯域を狭くする技術のいずれかを適用するので、該光出力制御計数回路が計数ステップを更新する周期を長くする場合には、デジタル・アナログ変換回路におけるグリッチ等の影響が縮減され、又、駆動電流を更新する信号の帯域を狭くする場合には、駆動電流の更新時に上記駆動電流を発光素子に供給する構成において発生する高周波成分が縮減されるので、光出力制御回路における信号対雑音比の低下を回避することができる。
【０４２０】
第七の発明によれば、該光出力制御計数回路の計数ステップの更新ステップを一定に保つので、ステップ制御回路を省略できて光出力制御回路の構成を簡易化することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態。（本発明の第五の実施の形態。）
【図２】計数値の各桁が示す駆動電流値が所要駆動電流値に占める比率。
【図３】本発明の第一の実施の形態の動作を説明する図。
【図４】本発明の原理と従来の技術との比較。
【図５】本発明の第二の実施の形態。
【図６】本発明の第三の実施の形態。
【図７】本発明の第三の実施の形態の動作を説明する図。
【図８】本発明の第四の実施の形態。
【図９】本発明の第四の実施の形態の動作を説明する図。
【図１０】本発明の第五の実施の形態の動作を説明する図。
【図１１】本発明の第六の実施の形態。
【図１２】本発明の第七の実施の形態。
【図１３】レーザ・ダイオード駆動回路の構成。
【図１４】帯域切替回路と組み合わせたレーザ・ダイオード駆動回路の構成。
【図１５】帯域切替回路とレーザ・ダイオード駆動回路の詳細を示す図。
【図１６】図１５における帯域切替回路の動作を示すタイムチャート。
【図１７】モニタ回路の構成。
【図１８】クロック制御回路の構成。
【図１９】図１８のクロック制御回路の動作を示すタイムチャート。
【図２０】初期値設定回路の構成（その１）。
【図２１】初期値設定回路の構成（その２）。
【図２２】初期値設定回路の構成（その３）。
【図２３】初期値設定回路の構成（その４）。
【図２４】光出力制御計数回路の構成（その１）。
【図２５】光出力制御計数回路の構成（その２）。
【図２６】ステップ制御回路の構成（その１）。
【図２７】図２６のステップ制御回路の動作を示すタイムチャート。
【図２８】ステップ制御回路の構成（その２）。
【図２９】図２８のステップ制御回路の動作を示すタイムチャート。
【図３０】ステップ制御回路の構成（その３）。
【図３１】図３０のステップ制御回路の動作を示すタイムチャート。
【図３２】ステップ制御回路の構成（その４）。
【図３３】図３２のステップ制御回路の動作を示すタイムチャート。
【図３４】ステップ制御回路の構成（その５）。
【図３５】図３４のステップ制御回路の動作を示すタイムチャート。
【図３６】更新周期制御回路の構成。
【図３７】図３６の更新周期制御回路の動作を示すタイムチャート。
【図３８】従来の光出力制御回路の構成（その１）。
【図３９】図３８の構成の動作を説明する図。
【図４０】図３８の構成の問題点を説明する図。
【図４１】従来の光出力制御回路の構成（その２）。
【図４２】図４１の構成の動作を具体的に説明する図（その１）。
【図４３】図４１の構成の動作を具体的に説明する図（その２）。
【図４４】従来の光出力制御回路の構成（その３）。
【図４５】レーザ・ダイオードの温度特性（その１）。
【図４６】レーザ・ダイオードの温度特性（その２）。
【図４７】図４４の構成の動作を具体的に説明する図（その１）。
【図４８】図４４の構成の動作を具体的に説明する図（その２）。
【符号の説明】
１レーザ・ダイオード駆動回路
１−１、１−２インバータ
１−３、１−４、１−６、１−８、１−１２Ｎチャネル型電界効果トランジスタ
１−５、１−９抵抗
１−７演算増幅器
１−１０、１−１１Ｐチャネル型電界効果トランジスタ
２レーザ・ダイオード
３フォト・ダイオード
４モニタ回路
４−１、４−４抵抗
４−２演算増幅器
４−３Ｎチャネル型電界効果トランジスタ
４−５コンデンサ
４−６Ｐチャネル型電界効果トランジスタ
５基準電圧源
６コンパレータ
７、７ａ光出力制御計数回路
７−１、７−２アップ・ダウン・カウンタ
７−３、７−４スイッチ群
７−５、７−６、７−７、７−８、７−９論理和回路
７−１０否定論理積回路
７−１１、７−１２論理積回路
８デジタル・アナログ変換回路
９クロック制御回路
９−１論理積回路
９−２アップ・カウンタ
９−３インバータ
９−４遅延回路
１０、１０ａ、１０ｂ、１０ｃ、１０ｄステップ制御回路
１０−１アップ・カウンタ
１０−２インバータ
１０−３上位“１”セット回路
１０−３−１、１０−３−２、１０−３−３、１０−３−４論理和回路
１０−４、１０−５、１０−６、１０−７、１０−８論理積回路
１０−９、１０−１０コンパレータ
１０−１１、１０−１２定電圧源
１０−１３否定論理積回路
１０−１４Ｊ−Ｋフリップ・フロップ
１０−１５、１０−１６、１０−１７、１０−１８遅延フリップ・フロップ
１０−１９、１０−２０、１０−２１否定論理積回路
１０−２２、１０−２３、１０−２４、１０−２５、１０−２６セレクタ
１１初期値設定回路
１１−１基準電圧源
１１−２演算増幅器
１１−３Ｎチャネル型電界効果トランジスタ
１１−４サーミスタ
１１−５、１１−６Ｐチャネル型電界効果トランジスタ
１１−７、１１−１２、１１−１３抵抗
１１−８アナログ・デジタル変換回路（Ａ／Ｄ変換回路）
１１−９読み出し専用メモリ（ＲＯＭ）
１１−１０定電流源
１１−１１温度センサ集積回路（温度センサＩＣ）
１２更新周期制御回路
１２−１アップ・カウンタ
１２−２インバータ
１２−３分周回路
１２−４遅延フリップ・フロップ
１２−５論理積回路
１２−６論理和回路
１３帯域切替回路
１３−１、１３−４インバータ
１３−２、１３−５、１３−９抵抗
１３−３、１３−６、１３−１４コンデンサ
１３−７、１３−１２Ｐチャネル型電界効果トランジスタ
１３−８、１３−１３、１３−１５スイッチ
１３−１０、１３−１１Ｎチャネル型電界効果トランジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an optical output control circuit that constitutes a transmission circuit of an optical communication system, and more particularly to an optical output control circuit that can shorten the time until the output light of a light emitting element reaches a predetermined optical output after startup. .
[0002]
The digital communication system was originally based on the telecommunications system. In Japan, digital communication systems using balanced cables and coaxial cables were developed one after another in the 1965s.
[0003]
And in the latter half of the Showa era when ISDN (Integrated Services Digital Network) construction was ripe, the PCM-400M system using a standard coaxial cable (Pulse Code Modulation transmission system, Development of a digital transmission system with a transmission speed of about 400 Mb / s) has been promoted, and since the beginning of the Showa 50s, the construction of a nationwide network by this system has been rapidly advanced. As a result, the digital communication system has become a backbone transmission line instead of the analog communication system.
[0004]
In parallel with the above, development of a higher-speed PCM communication system using a standard coaxial cable was studied. However, because the frequency band is restricted by the structure of the standard coaxial cable itself, Since it was found that speeding up was impossible, development of a digital communication system exceeding 400 Mb / s using a standard coaxial cable was stopped.
[0005]
On the other hand, optical fiber cables with low transmission loss (still 20 dB / Km) have been developed before and after the development of the PCM400M transmission system using standard coaxial cables. Development of devices was also progressing rapidly.
[0006]
Against this background, the transition from the development of a high-speed PCM transmission system using a standard coaxial cable to the optical digital communication system has been promoted. At first, it was applied to the communication system for the maintenance of the power transmission / distribution system for the purpose of avoiding the code error due to the noise from the power transmission / distribution system. The application of the optical transmission system to the public communication network was rapidly advanced, and a nationwide optical network that applied the high-speed digital optical communication system was constructed.
[0007]
After that, while the price of optical fiber transmission lines and optical transmission / reception systems has been reduced, the need for large-capacity transmission in subscriber systems has increased. Capacity has been rapidly increasing.
[0008]
There may be a plurality of optical transmission systems in the subscriber system, but a single transmitter station and a plurality of subscriber terminals are connected by a star network, and the single transmitter station and the plurality of subscribers are connected. A system called a passive double star (PDS) system that performs optical burst transmission between subscriber terminals or a passive optical network (PON) system has become mainstream.
[0009]
When optical burst transmission is performed, it is necessary that the level of an optical signal transmitted during a specific bit or during a specific burst after the start of communication reaches a predetermined level. For this reason, it is necessary that the optical signal output reaches a predetermined level as soon as possible after the start of transmission.
[0010]
Even in a communication system in which continuous data transmission is performed instead of burst transmission, the optical signal output reaches a predetermined level as soon as possible after the start of transmission in order to increase the efficiency and reliability of data transmission. is important.
[0011]
[Prior art]
FIG. 38 shows the configuration of a conventional light output control circuit (part 1), which is the most basic configuration of a light output control circuit to which a digital method is applied.
[0012]
In FIG.
Reference numeral 1 is abbreviated as “LD driving circuit” in the figure, which switches a current for driving a laser diode according to data (hereinafter, collectively referred to as “driving current”). ("LD" is an abbreviation by the acronym of "Laser Diode". In the following, "Laser Diode" will be referred to as "LD" in the figures.)
2 generates output light (which may be referred to as “forward light”) that is intensity-modulated by a drive current supplied by the laser diode driving circuit 1 and switched by data, and the output light. A laser diode that generates a monitor light proportional to (this may be referred to as “backlight”);
3 is a photodiode that receives the monitor light and converts it into a current;
4 is a monitor circuit that converts a current output from the photodiode 3 into a voltage and outputs a voltage for monitoring the output light level of the laser diode 2 (hereinafter referred to as “monitor voltage”);
5 is a reference voltage source that outputs a voltage equal to the monitor voltage when the output light level of the laser diode 2 is a required output light level (hereinafter, this voltage is referred to as “reference voltage”);
6 compares the monitor voltage with the reference voltage, and when the monitor voltage is lower than the reference voltage, the logic level is “1” (the logic level “1” may be indicated as “H”). In this specification, “1” is used consistently.) When the monitor voltage is higher than the reference voltage, the logic level is “0” (the logic level “0” is denoted as “L”). However, in the present specification, the up / down control signal (in the figure, simply indicated as “U / D”) that is consistently “0” is used. A comparator that outputs
7b is a light output control counting circuit for stepping up or down the count value by the up / down control signal,
Reference numeral 8 denotes a digital / analog conversion circuit (in the figure, “D / A conversion circuit”) that converts the count value output from the light output control counting circuit 7b into an analog voltage. "Analog conversion" is labeled as "D / A conversion.")
A clock control circuit 9 receives data and a basic clock, supplies a counter clock to the optical output control counting circuit 7b, and supplies a digital / analog conversion clock to the digital / analog conversion circuit 8.
[0013]
Note that although the light-emitting element is described as being limited to a laser diode here, a so-called light-emitting diode can be applied as the light-emitting element. This is a matter common to all of the conventional techniques described below and the technique of the present invention.
[0014]
An element for converting the monitor light into a current is described as a “photo diode”, which is a general name. However, a PIN diode (a semiconductor (I: an impurity is not added between PN junctions) as a main photo diode. Intrinsic Semiconductor)) and APD (avalanche photo diode: a diode whose photo-electric conversion efficiency is enhanced by an electron amplifying action due to an electron avalanche phenomenon) can be applied. This is also a matter common to all of the conventional techniques described below and the technique of the present invention.
[0015]
The light output control circuit of FIG. 38 generally operates as follows.
[0016]
That is, the drive current supplied from the laser diode drive circuit 1 to the laser diode 2 is switched according to the logic level of the data, and the output light and the monitor light of the laser diode 2 are intensity-modulated. The output light is coupled to an optical fiber transmission line and transmitted to an opposing optical transmission device, and the monitor light is a photo diode 3 disposed in a laser diode module on which the laser diode 2 is mounted. To be supplied.
[0017]
The photo diode 3 converts the monitor light into a current (the converted current is a “monitor current”). The monitor circuit 4 outputs a monitor voltage of the output light level of the laser diode 2 that represents the level of the output light after voltage conversion of the monitor current.
[0018]
The monitor voltage is compared with the reference voltage output from the reference voltage source 5 in the comparator 6. The monitor voltage is supplied to the inverting input terminal of the comparator 6 (“−” is indicated. In the figure, the operational amplifier is also included), the non-inverting input terminal (“+”) of the comparator 6 is supplied. In the figure, the reference voltage is also supplied including the operational amplifier.), The comparator 6 has a logic level of “1” when the monitor voltage is lower than the reference voltage. When the monitor voltage is higher than the reference voltage, an up / down control signal having a logic level of “0” is output.
[0019]
The optical output control counting circuit 7b increments the count value when the logic level of the up / down control signal is “1”, and retracts the count value when the logic level of the up / down control signal is “0”. .
[0020]
Accordingly, when the monitor voltage is higher than the reference voltage, the light output control counting circuit 7b moves the count value backward, and when the monitor voltage is lower than the reference voltage, the light output control counting circuit 7b advances the count value. That is, when the monitor voltage is higher than the reference voltage, the digital value supplied to the digital / analog conversion circuit 8 becomes small, and when the monitor voltage is lower than the reference voltage, the digital value supplied to the digital / analog conversion circuit 8 Becomes bigger.
[0021]
As a result, when the monitor voltage is higher than the reference voltage, the analog voltage output from the digital-to-analog converter circuit 8 is lowered. As a result, the drive current supplied to the laser diode 2 by the laser diode drive circuit 1 is reduced. When the voltage is lower than the reference voltage, the analog voltage output from the digital / analog conversion circuit 8 rises, and as a result, the drive current supplied from the laser diode drive circuit 1 to the laser diode 2 increases.
[0022]
As described above, the monitor light represents the output light level. Therefore, starting from the laser diode 2, the laser diode 2 passes through the photo diode 3, the monitor circuit 4, the comparator 6, the light output control counting circuit 7b, the digital / analog conversion circuit 8, and the laser diode drive circuit 1. When the level of the output light is lower than the required level, the drive current supplied to the laser diode 2 is increased to raise the level of the output light, and when the level of the output light is higher than the required level. The action of reducing the drive light supplied to the laser diode 2 to lower the level of the output light works.
[0023]
In general, when a constant drive current is supplied to a plurality of laser diodes, the output light level of each laser diode has a relatively large variation, and the output light level varies depending on temperature change and aging. fluctuate.
[0024]
However, even if there are variations and fluctuations, these can be suppressed by the feedback, and the output light level of the laser diode 2 can be stabilized. This is the effect of so-called automatic power control (often abbreviated as “APC” after the acronym “Automatic Power Control”).
[0025]
Normally, the drive current supplied to the laser diode 2 is about 100 mA at maximum, and the drive current is often controlled with an accuracy of about 0.1 mA. Accordingly, the count value of the optical output control counting circuit 7b needs about 10 bits (100 / 0.1 = 1,000, 2^Ten= 1,024. ), The digital / analog conversion circuit 8 also requires 10 bits of accuracy.
[0026]
The up / down control signal often indicates the minimum bit (“LSB”) of the count value of the light output control counter circuit 7b. This is due to the initials of “Least Significant Bit” (bit with the smallest weight). The abbreviation, which is the abbreviation of LSB and means the bit with the largest weight, is “MSB (Most Significant Bit).” In this specification, “LSB” and “MSB” are also used.) Normally, the count value of the light output control counting circuit 7b is stepped up or down.
[0027]
FIG. 39 is a diagram for explaining the operation of the configuration of FIG. 38. FIG. 39 (a) shows the update of the monitor voltage output by the monitor circuit 4, and FIG. The drive current supplied to the diode 2 is updated. It is assumed that the required drive current is about 100 mA and the step of updating the drive current is 0.1 mA.
[0028]
When the light output control circuit is activated, the monitor voltage rises from 0V as shown in FIG. 39 (a), and the count value of the light output control counter circuit 7b rises from 0. Therefore, the initial value of the drive current of the laser diode 2 is 0 mA, and the laser diode 2 has not emitted light yet.
[0029]
At this time, the monitor voltage is 0V, which is lower than the reference voltage, so the logic level of the up / down signal output from the comparator 6 is “1”. Accordingly, the light output control counting circuit 7b advances the count value, and the drive current becomes 0.1 mA. Normally, in this state, the laser diode 2 still does not emit light, and the laser diode 2 finally emits light when a so-called threshold current is reached by repeating the above operation a plurality of times.
[0030]
Nevertheless, since the output light level is initially low, the above operation is repeated a plurality of times before reaching the required drive current, and the monitor voltage also becomes a voltage near the reference voltage. This is the time when “convergence” is described in FIGS. 39 (a) and 39 (b). After that, the output light level changes up and down across the required output light level (the level changes up and down over a certain level, and the logic level goes back and forth between “1” and “0”) Is referred to as “hunting.” This term is used herein).
[0031]
Therefore, when the required drive current supplied to the laser diode 2 is about 100 mA, the drive current can be converged to the required drive current with an accuracy of about 0.1% by updating the drive current about 1,000 times. When the required drive current supplied to the laser diode 2 is about 10 mA, the drive current can be converged to the required drive current with an accuracy of about 1% by updating about 100 times, and a drive current with sufficient accuracy can be obtained. It is done.
[0032]
FIG. 41 shows the configuration of the conventional light output control circuit (part 2). After the startup counting step is set to be large with respect to the configuration of FIG. 38, the output light level becomes close to the required output light level. A function for setting the counting step to be equivalent to the LSB of the light output control counting circuit is added.
[0033]
In FIG.
1 is a laser diode driving circuit for switching a laser diode driving current according to data;
2 is a laser diode that generates output light that is intensity-modulated by a drive current supplied by a laser diode drive circuit and that is switched by data, and that generates monitor light proportional to the output light;
3 is a photodiode that receives the monitor light and converts it into a monitor current;
4 is a monitor circuit that converts the monitor current output from the photo diode 3 into a voltage, and outputs the monitor voltage of the laser diode 2 output light;
5 is a reference voltage source that outputs a reference voltage equal to the monitor voltage when the output light of the laser diode 2 is at a required level;
6 compares the monitor voltage with the reference voltage, the logic level is “1” when the monitor voltage is lower than the reference voltage, and the logic level is “0” when the monitor voltage is higher than the reference voltage. A comparator that outputs an up / down control signal
7c is an optical output control counting circuit that clears the count value by a reset signal supplied from the outside at the time of startup and advances or retracts the count value by the up / down control signal;
8 is a digital / analog conversion circuit that converts the count value output by the optical output control counting circuit 7c into an analog voltage;
9 is a clock control circuit that receives data and a basic clock, supplies a counter clock to the optical output control counting circuit 7c, and supplies a digital / analog conversion clock to the digital / analog conversion circuit 8,
A step control circuit 10c receives the reset signal and the counter clock output from the clock control circuit 9 and controls the step of the count value of the light output control counting circuit 7c.
[0034]
The optical output control circuit having the configuration shown in FIG. 41 has an automatic power control function, just like the optical output control circuit having the configuration shown in FIG.
[0035]
The feature of the light output control circuit having the configuration of FIG. 41 is that the counting step of the light output control counting circuit 7c can be changed.
[0036]
More specifically, the step control circuit 10c counts the counter clock after being cleared by the reset signal. When the count value in the step control circuit 10c is less than the predetermined value, a predetermined large counting step is set in the light output control counting circuit 7c, and when the count value in the step control circuit 10c reaches the predetermined value, the light output control is performed. The counter is reset to the counting step corresponding to the LSB of the counting circuit 7c.
[0037]
That is, when the counting step set by the step control circuit 10c is large, the light output control counting circuit 7c increases or decreases the counting by a large counting step, and the counting step set by the step control circuit 10c is equivalent to LSB. Sometimes the count is stepped up or down in a count step equivalent to LSB.
[0038]
FIG. 42 is a diagram (part 1) for specifically explaining the operation of the configuration of FIG. 41. Assuming that the required drive current is large, about 100 mA, the drive current update step at the beginning of startup is about 3.2 mA. After reaching the current, it is assumed that the drive current is updated in steps of about 0.1 mA.
[0039]
In this way, even when the required drive current is 100 mA, the drive current can be converged to the vicinity of 100 mA by updating the current about 32 (100 / 3.2) times after startup, so the step control circuit 10b counts 32. What is necessary is just to output the step switching signal which designates switching of a counting step at the time.
[0040]
In this case, if an error of about 3% with respect to the required drive current can be allowed, the drive current can be substantially converged in the time required for updating the drive current 32 times, and the convergence time is shortened. . It should be noted that after reducing the counting step to the LSB equivalent, the error can be converged to about 0.1% in a time corresponding to a maximum of 32 driving current updates.
[0041]
Now, laser diodes generally have relatively significant temperature characteristics.
[0042]
FIG. 45 is a temperature characteristic of the laser diode (part 1), and shows the temperature characteristic of the output light level on the vertical axis with respect to the drive current on the horizontal axis.
[0043]
On the horizontal axis of FIG. 45, the current I_THLIs the threshold current, current I, at which the laser diode can begin to emit light at low temperatures_THHIs the threshold current at which the laser diode can begin to emit light at high temperatures, the current I_LIs the required drive current required for the laser diode to emit light at the required output light level at low temperatures, I_HIs the required drive current required for the laser diode to emit light at the required output light level at high temperatures.
[0044]
As shown in FIG. 45, the threshold current is smaller at lower temperatures, the efficiency of converting the drive current into output light (the slope of the curve in FIG. 45 represents the conversion efficiency), and the required output light level is obtained. The required drive current is small.
[0045]
FIG. 46 shows the change characteristic of the required drive current on the vertical axis for obtaining the required output light level with respect to the temperature on the horizontal axis in the temperature characteristic (part 2) of the laser diode.
[0046]
Since the output light level with respect to the driving current of the laser diode has the temperature characteristic as shown in FIG. 45, if it is redrawn and illustrated as the relationship between the required driving current and the temperature, it will be as shown in FIG.
[0047]
From both figures, it can be seen that in order to obtain the required output light level from the laser diode in consideration of the temperature characteristics, it is necessary to supply a drive current matched to the temperature to the laser diode. Supplying the drive current matched with the temperature to the laser diode is realized by the automatic power control function of the optical output control circuit, but at the same time, setting of the initial drive current is important.
[0048]
FIG. 44 shows the configuration of the conventional optical output control circuit (part 3). In addition to the configuration of FIG. 41, a function for setting the initial value of the count value is added to the optical output control counting circuit, so In this configuration, an initial drive current corresponding to the initial count value is supplied.
[0049]
In FIG.
1 is a laser diode driving circuit for switching a laser diode driving current according to data;
2 is a laser diode that generates output light that is intensity-modulated by a drive current supplied by a laser diode drive circuit and that is switched by data, and that generates monitor light proportional to the output light;
3 is a photodiode that receives the monitor light and converts it into a monitor current;
4 is a monitor circuit that converts the monitor current output from the photo diode 3 into a voltage and outputs the monitor voltage of the output light of the laser diode 2;
5 is a reference voltage source that outputs a reference voltage equal to the monitor voltage when the output light of the laser diode 2 is at a required level;
6 is a comparison between the monitor voltage and the reference voltage. When the monitor voltage is lower than the reference voltage, the logic level is “1”, and when the monitor voltage is higher than the reference voltage, the logic level is “0”.・ Comparator that outputs down control signal,
7 is a light output control counting circuit for stepping up or down the count value by the up / down control signal,
8 is a digital / analog conversion circuit for converting the count value output by the light output control counting circuit 7b into an analog voltage;
9 is a clock control circuit that receives data and a basic clock, supplies a counter clock to the optical output control counting circuit 7 and supplies a digital / analog conversion clock to the digital / analog conversion circuit 8;
10c is a step control circuit that receives the initial value setting signal supplied from the outside at the time of start-up and the counter clock output from the clock control circuit 9, and controls the step of the count value of the light output control counting circuit 7,
Reference numeral 11 denotes an initial value setting circuit which is activated by the initial value setting signal and supplies a count initial value to the light output control counting circuit 7.
[0050]
The light output control circuit configured as shown in FIG.
(1) Having an automatic power control function,
{Circle around (2)} The light output control counting circuit 7 controlled by the step control circuit 10c advances or retreats the counting by a large counting step at the beginning, and the output light level is converged to a predetermined level, and then the count corresponding to LSB. The step is incremented or decremented in steps, which is the same as the light output control circuit having the configuration shown in FIG.
[0051]
The characteristics of the light output control circuit configured as shown in FIG.
The initial value setting circuit 11 sets the initial count value in the light output control counting circuit 7
It is.
[0052]
Thus, the light output control counting circuit 7 starts counting from the counting initial value supplied from the initial value setting circuit 11, and increments or decreases the counting at the counting step corresponding to the counting step set from the step control circuit 10c. fall back.
[0053]
Therefore, the optical output control circuit having the configuration shown in FIG. 44 starts from the drive current corresponding to the initial count value, and increases the current of the laser diode drive circuit 1 until the count value in the step control circuit 10c reaches a predetermined value. After the count value in the step control circuit 10c reaches a predetermined value, the current of the laser diode drive circuit 1 is changed in steps corresponding to the LSB of the count value of the light output control count circuit 7.
[0054]
That is, since the driving current corresponding to the initial count value is started, the required driving current can be converged in a short time. Moreover, after the convergence to the required drive current, the current of the laser diode drive circuit 1 is changed in steps corresponding to the LSB, so that the count value of the optical output control counting circuit 7 is finally set to the required drive current. It is possible to converge with an error within the current equivalent to LSB.
[0055]
FIG. 47 is a diagram (part 1) for specifically explaining the operation of the configuration of FIG. 44 and assumes a large required drive current of about 100 mA.
[0056]
If the required drive current is 100 mA, the initial count value tends to be set so that the initial drive current is close to 100 mA. However, the initial value is set according to the variation in characteristics of the laser diode 2 and the temperature. In order to prevent an excessive current from flowing through the laser diode 2 due to the initial count value, the initial drive current is preferably set smaller than the required drive current. Here, it is assumed that the initial drive current is set to about 50 mA in consideration of variations in characteristics of the laser diode. In addition, the driving current is updated at a step of about 3.2 mA at the beginning of startup, and the driving current is updated at a step of about 0.1 mA after reaching a driving current near the required driving current.
[0057]
In the above case, since the drive current can be converged to the vicinity of 100 mA by updating the drive current about 14 ((100-50) /3.2) times after starting, the step control circuit 10c has counted 16 What is necessary is just to output the step switching signal which instruct | indicates switching of the counting step at the time.
[0058]
In this case, if an error with respect to the required drive current is allowed to be about 3%, the drive current can be substantially converged in a time corresponding to 16 times of update of the drive current. That is, the time required for convergence with respect to the optical output control circuit having the configuration shown in FIG. 38 can be further greatly reduced, and the time required for convergence with respect to the optical output control circuit having the configuration shown in FIG. It can be shortened to 2. It should be noted that the error can be converged to 0.1% in a time corresponding to about 30 drive current updates thereafter.
[0059]
That is, it is possible to converge at a higher speed and to keep the accuracy high.
[0060]
[Problems to be solved by the invention]
However, the light output control circuit (part 1) shown in FIG. 38, the light output control circuit (part 2) shown in FIG. 41, and the light output control circuit (part 3) shown in FIG. There is a problem.
[0061]
First, problems with the optical output control circuit (part 1) shown in FIG. 38 will be described with reference to FIG.
[0062]
As already explained, the required drive current is 100 mA (2^TenEquivalent), the drive current update step is 0.1 mA (2⁰Therefore, in order for the drive current to converge to a required value, the drive current is set to 1,024 (2^Ten/ 2^Five) Need to update about once.
[0063]
FIG. 40 is a diagram for explaining the problem of the configuration of FIG. 38. FIG. 40 (a) shows the case of continuous signal transmission, and FIG. 40 (b) shows the case of burst transmission.
[0064]
In the case of continuous signal transmission, as shown in FIG. 40 (a), the drive current converges to a required value when a time corresponding to update of the drive current about 1,024 times has elapsed since the activation. Therefore, the output light level is low at the beginning of the data, and a sufficient signal-to-noise ratio cannot be ensured.
[0065]
Also in the case of burst transmission, as shown in FIG. 40 (b), the drive current converges to the required value when a time corresponding to the update of the drive current about 1,024 times in total has elapsed since the activation. Therefore, the signal-to-noise ratio of the activation cell is definitely low, and it may happen that a sufficient signal-to-noise ratio cannot be ensured even in a plurality of data cells.
[0066]
An error of about 3% (1/2) in the drive current of the laser diode 2^FiveDrive current is (100-100 / 2)^Five) In order to converge to mA, it is necessary to update the drive current about (1,024-32) = 992 times, and it still takes a long time for convergence.
[0067]
Next, problems of the light output control circuit (part 2) having the configuration shown in FIG. 41 will be described.
[0068]
That is, when the conversion efficiency of the laser diode 2 is good, or when the required output light level is obtained with a low ambient temperature and a low drive current, and the required drive current is small, it converges in the vicinity of the required drive current. Although it is fast, it is necessary to update the drive current the same number of times as when the required drive current is large, so that there is a problem that the drive current error is relatively large during this period.
[0069]
FIG. 43 is a diagram (part 2) specifically showing the operation of the configuration of FIG. 41, and FIG. 43 shows the above problem.
[0070]
In FIG. 43, it is assumed that the required drive current may be about 10 mA because the conversion efficiency of the laser diode 2 is good or the ambient temperature is low. In the configuration shown in FIG. 41, the drive current is updated in approximately 3 mA steps after startup, so that the drive current converges in the vicinity of the required drive current (four updates may be sufficient). However, since the drive current is continuously updated in steps of about 3 mA as in the case where the required drive current is 100 mA, the drive current is updated a predetermined number of times after the drive current reaches the vicinity of the required drive current. In the optical power control circuit, the drive current is hunted in a step of about 3 mA with the required drive current of 10 mA sandwiched by the automatic power control function of the optical output control circuit. During this time, the drive current error is relatively large.
[0071]
Then, after the drive current is updated a predetermined number of times in 3 mA steps, the drive current error is reduced only after the drive current is updated about 30 times in 0.1 mA steps.
[0072]
That is, when the required drive current is small, the drive current error during hunting near the required drive current is large, and as a result, the time required for convergence becomes longer than when the required drive current is large.
[0073]
Next, problems of the light output control circuit (part 3) having the configuration shown in FIG. 44 will be described.
[0074]
That is, when the required drive current is small, it converges quickly in the vicinity of the required drive current, but the drive current cannot be converged within an allowable error while the drive current is continuously updated a predetermined number of times. The same problem occurs.
[0075]
FIG. 48 is a diagram (part 2) for specifically explaining the operation of the configuration of FIG. 44, and FIG. 48 shows the above problem.
[0076]
In FIG. 48, it is assumed that the required drive current may be about 10 mA because the conversion efficiency of the laser diode 2 is good or the ambient temperature is low.
[0077]
If the required drive current is 10 mA, the initial count value is set so that the initial drive current is close to 10 mA. However, it is assumed that the actual initial drive current is about 5 mA due to variations in the characteristics of the laser diode. . Further, the drive current is updated at a step of about 3 mA at the beginning of the startup, and the drive current is updated at a step of about 0.1 mA after reaching the required drive current, as in the case of FIG.
[0078]
In the above case, the hunting is started in the vicinity of 10 mA by updating the driving current about twice after the start-up, but the driving current is the same number of times as the required driving current is 100 mA in steps of about 3 mA. You have to keep updating.
[0079]
Then, after updating the drive current a predetermined number of times in 3 mA steps, it is possible to converge within an allowable error only after updating the drive current about 30 times in 0.1 mA steps.
[0080]
That is, when the required drive current is small, the drive current error during hunting near the required drive current is large, and as a result, the time required for convergence becomes longer than when the required drive current is large.
[0081]
If there is no variation in the characteristics of the laser diode and the initial drive current in the vicinity of the required drive current can be obtained by the set initial count value, the drive current until the drive current starts hunting in the vicinity of the required drive current. However, the number of times the drive current is updated until the required drive current is accurately converged remains unchanged.
[0082]
In view of such problems, the present invention relates to an optical output control circuit that constitutes a transmission circuit of an optical communication system, and relates to an optical output that can shorten the time until the output light of a light emitting element reaches a predetermined optical output after startup. An object is to provide a control circuit.
[0083]
[Means for Solving the Problems]
  The first invention is
  A configuration in which a drive current corresponding to the count value of the light output control counting circuit is supplied to the light emitting element, a configuration in which a monitor voltage of the light output level of the light emitting element is compared with a reference voltage corresponding to a required output light level, and comparison A structure for controlling the stepping or retreating of the count value of the light output control counter circuit according to the result to converge the drive current to a required drive current corresponding to the required output light level, and counting the light output control counter circuit In the light output control circuit having a configuration for setting the initial count value to be started,
  Temperature set in the light output control counting circuitAs the value increases, the value increasesA counting step indicating the amount by which the count value set in the light output control counting circuit is incremented or decremented after activation is determined according to the magnitude of the initial count value, and when the drive current is updated a predetermined number of times by the counter clock The optical output control circuit is provided with a step control circuit for resetting the counting step of the optical output control counter circuit to the LSB of the count value of the optical output control counter circuit.
[0088]
  FirstoneIn this invention, when the count initial value is large, the count step set after startup is set large to set a large drive current update step, and when the count initial value is small, the count step set after startup is set small. Set to set a smaller drive current update step.
[0089]
Here, since the initial value of the count and the magnitude of the required drive current can be uniquely set, the drive current can be updated in an update step adapted to the magnitude of the required drive current. Regardless of the size, the time required for the drive current of the light emitting element to converge to the required drive current can be shortened.
[0090]
In addition, when the step control circuit counts the counter clock a predetermined number of times, the counting step is set to LSB, so that the accuracy of the drive current when finally converged can be kept high.
[0091]
  The second invention compares a configuration in which a drive current corresponding to the count value of the light output control counting circuit is supplied to the light emitting element, and a monitor voltage of the light output level of the light emitting element and a reference voltage corresponding to the required output light level A structure for controlling the stepping or retreating of the count value of the light output control counting circuit according to the comparison result to converge the drive current to a required drive current corresponding to the required output light level, and the light output control. In the light output control circuit having a configuration for setting a count initial value for starting counting in the count circuit,
  Temperature set in the light output control counting circuitAs the value increases, the value increasesA counting step indicating an amount by which the count value set in the light output control counter circuit is incremented or decremented after activation is determined according to the magnitude of the initial count value, and the monitor voltage is in a predetermined window near the reference voltage. A step control circuit is provided for resetting the counting step of the light output control counting circuit to the LSB of the count value of the light output control counting circuit when it is detected that the light has entered.
This is a technology of an optical output control circuit.
[0092]
  FirsttwoIn this invention, when the difference between the monitor voltage and the reference voltage is detected to be within a predetermined value, the step control circuit reduces and sets the counting step of the light output control counting circuit.
[0093]
Therefore, the counting step can be reduced earlier than the step control circuit counts the counter clock a predetermined number of times before the counting step is reduced and set, so that the drive current finally converges to the required drive current. Time can be shortened.
[0094]
  The third invention isIn the light output control circuit according to the second invention,
  A step control circuit for resetting the counting step of the optical output control counter circuit to the LSB of the count value of the optical output control counter circuit when detecting that the monitor voltage starts hunting across the reference voltage; This is a technology of a light output control circuit to be provided.
[0095]
  FirstthreeIn this invention, when it is detected that the monitor voltage is hunted with respect to the reference voltage, the counting step is set to LSB.
[0096]
The hunting of the monitor voltage with respect to the reference voltage means that the drive current has reached the vicinity of the required drive current. Therefore, after the step control circuit counts the counter clock for a predetermined number of times, Since the counting step can be reduced earlier than the setting by reducing the counting step, the time for the drive current to finally converge to the required drive current can be shortened.
[0097]
  According to a fourth aspect of the present invention, there is provided a configuration in which a drive current corresponding to a count value of a light output control counting circuit is supplied to a light emitting element, a monitor voltage of an output light level of the light emitting element, and a reference voltage corresponding to a required output light level. A structure for comparing, a structure for controlling the stepping or retreating of the count value of the light output control counting circuit according to the comparison result, and converging the drive current to a required drive current corresponding to the required output light level; and the optical output In the light output control circuit having a configuration for setting a count initial value for starting counting in the control count circuit,
  Temperature set in the light output control counting circuitAs the value increases, the value increasesA counting step indicating the amount by which the count value set in the light output control counting circuit is incremented or decremented after activation is determined according to the magnitude of the initial count value, and the output light level of the light emitting element is close to the required output light level. This is a technique of a light output control circuit that gradually reduces the counting step set in the light output control counting circuit after startup when it converges to the above.
[0098]
  FirstFourIn the present invention, when the output light level of the light emitting element converges in the vicinity of the required output light level, the counting steps set in the light output control counting circuit after activation are sequentially decreased.
[0099]
Therefore, it is possible to shorten the time for the drive current to converge to the required drive current after the output light level of the light emitting element has converged near the required output light level.
[0100]
  The fifth invention isA configuration in which a drive current corresponding to the count value of the light output control counting circuit is supplied to the light emitting element, a configuration in which a monitor voltage of the light output level of the light emitting element is compared with a reference voltage corresponding to a required output light level, and comparison A structure for controlling the stepping or retreating of the count value of the light output control counter circuit according to the result to converge the drive current to a required drive current corresponding to the required output light level, and counting the light output control counter circuit In the light output control circuit having a configuration for setting the initial count value to be started,
  A count indicating the amount by which the count value set in the light output control counter circuit is increased or decreased after startup depending on the magnitude of the initial count value that increases as the temperature set in the light output control counter circuit increases. Determine the initial value of the stepThis is a technology of an optical output control circuit.
[0101]
  In the fifth invention,The drive current update step is set according to the initial count value set in the light output control counter circuit so as to converge to the required drive current.
[0102]
When the period for permitting the optical output control counting circuit to update the counting step is lengthened, the number of times the counting step is updated is decreased, and the influence of glitches and the like of the digital / analog conversion circuit can be reduced.
[0103]
Further, when the drive current update speed in the configuration for supplying the drive current to the light emitting element is decreased, the high frequency component generated in the configuration for supplying the drive current to the light emitting element when the drive current is updated is reduced. Thus, it is possible to avoid a decrease in the signal-to-noise ratio in the light output control circuit.
[0106]
As a result, the drive current supplied to the light emitting element can be converged to the required drive current with a simple configuration.
[0107]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the technique of the present invention will be sequentially described with reference to detailed drawings.
[0108]
FIG. 1 shows a first embodiment of the present invention, which is one of the most basic configurations for realizing the above principle.
[0109]
In FIG.
1 is a laser diode driving circuit for switching a laser diode driving current according to data;
2 is a laser diode that generates output light that is intensity-modulated by a drive current that is supplied by the laser diode drive circuit 1 and that is switched by data, and that generates monitor light that is proportional to the output light;
3 is a photodiode that receives the monitor light and converts it into a monitor current;
4 is a monitor circuit that converts the monitor current output from the photo diode 3 into a voltage and outputs the monitor voltage of the output light of the laser diode 2;
5 is a reference voltage source that outputs a reference voltage equal to the monitor voltage when the output light of the laser diode 2 is at a required level;
6 compares the monitor voltage with the reference voltage, the logic level is “1” when the monitor voltage is lower than the reference voltage, and the logic level is “0” when the monitor voltage is higher than the reference voltage. A comparator that outputs an up / down control signal
7 is a light output control counting circuit for stepping up or down the count value by the up / down control signal,
8 is a digital / analog conversion circuit for converting the count value output by the light output control counting circuit 7 into an analog voltage;
9 is a clock control circuit that receives data and a basic clock, supplies a counter clock to the optical output control counting circuit 7 and supplies a digital / analog conversion clock to the digital / analog conversion circuit 8;
10 receives an initial value setting signal supplied from the outside when the optical output control circuit is activated, a counter clock output from the clock control circuit 9 and a multi-bit count value output from the optical output control counting circuit 7, A step control circuit for outputting a step designation signal for designating a counting step when the optical output control counting circuit 7 updates the count value;
11 is an initial value setting circuit which is activated by the initial value setting signal and supplies a count initial value corresponding to the temperature characteristic of the laser diode 2 to the light output control counting circuit 7
It is.
[0110]
The light output control circuit configured as shown in FIG.
(1) Having an automatic power control function,
{Circle around (2)} Controlled by the step control circuit 10, the light output control counting circuit 7 advances or retreats counting in a large counting step at the beginning of the operation, and corresponds to LSB when the output light level converges to a predetermined level. Increment or decrement the counting in the counting step,
(3) The initial value setting circuit 11 sets the count initial value in the light output control counting circuit 7 in the same manner as the light output control circuit having the configuration shown in FIG.
[0111]
The characteristics of the light output control circuit configured as shown in FIG.
The step control circuit 10 sets a counting step corresponding to the count value output from the light output control counting circuit 7 at the beginning of the start to the light output control counting circuit 7, and the output light level is determined after a predetermined period of the counter clock. After converging to the level, the light output control counter circuit 7 is set with a count step corresponding to the LSB of the light output control counter circuit 7.
That is.
[0112]
That is, the light output control counting circuit 7 starts counting from the counting initial value supplied from the initial value setting circuit 11, and advances or moves back the counting value by the counting step set by the step control circuit 10.
[0113]
By the way, since the initial value setting circuit 11 sets an initial count value at the time of activation in the optical output control counting circuit 7, the count value output by the optical output control counting circuit 7 at the time of activation is equal to the initial count value. That is, the counting step set in the light output control counting circuit 7 by the step control circuit 10 at the time of activation is uniquely related to the initial count value. Moreover, the initial count value reflects the temperature characteristics of the laser diode 2.
[0114]
In order to avoid an excessive current flowing through the laser diode 2 due to the initial count value, it is preferable to set the initial count value so that the initial drive current has a certain margin with respect to the required drive current. . Accordingly, the initial count value is naturally set to have a unique relationship with the required drive current. That is, the update step of the drive current corresponding to the set counting step reflects the temperature characteristics of the laser diode 2, and the update step of the drive current is large when the temperature is high, and the update step of the drive current is small when the temperature is low. .
[0115]
Thus, the drive current of the laser diode 2 is converged to the vicinity of the required drive current when the drive current is updated a predetermined number of times after startup regardless of the magnitude of the required drive current due to the temperature characteristics of the laser diode 2. And a change in convergence time due to temperature can be suppressed.
[0116]
FIG. 2 is a ratio of the current value indicated by each digit of the count value to the drive current value for specifically explaining the above matters.
[0117]
In FIG. 2, using a 10-bit counting circuit and a 10-bit digital-analog conversion circuit, the laser diode drive current is 0.1 mA (2⁰(LSB) equivalent) to 102.3 mA ((2^TenIn the example shown in FIG.
[0118]
When the LSB of the digital code obtained by digitally converting the drive current value is called the first digit, the step of current controlled by the fourth digit is 0.8 mA (2^ThreeEquivalent).
[0119]
This current of 0.8 mA requires a required drive current of 12.8 mA (2⁷Equivalent), it accounts for 6.3%, but the required drive current is 51.2 mA (2⁹Equivalent to 1.6 mA, and when the required drive current is 51.2 mA, it accounts for 6.3%, which is 3.2 mA (2^FiveEquivalent).
[0120]
Therefore, if the required drive current is updated at a step occupying 6.3%, when the required drive current is 12.8 mA, the update may be performed at a step 8 times 0.1 mA. If the drive current is updated in 32 times of 0.1 mA at 2 mA, the error when the drive current converges in the vicinity of the required drive current becomes constant regardless of the magnitude of the required drive current.
[0121]
In addition, since the relationship between the count initial value and the count value corresponding to the required drive current can be set to be constant, the counting step can be made variable by the required drive current, that is, the drive current can be adjusted by the required drive current. Even if the update step is variable, the number of times the drive current is updated until the required drive current is converged can be made constant.
[0122]
For example, when the required drive current is 51.2 mA, the initial drive current is 51.2 / 2.^Four= 3.2 mA or more, when the required drive current is 12.8 mA, the initial drive current is 12.8 / 2^FourIf it is set to be equal to or greater than 0.8 mA, the required drive current can always be converged within 16 times.
[0123]
Moreover, in the configuration of FIG. 1, the count step of the light output control counter circuit 7 is reduced to the LSB equivalent of the count value of the light output control counter circuit when the drive current is updated a predetermined number of times, and thereafter the equivalent of the LSB. In this counting step, the drive current is converged to the required drive current, so that the final drive current error is further reduced to an error within the current equivalent to the LSB.
[0124]
FIG. 3 is a diagram for explaining the operation of the first embodiment of the present invention. Since the above is depicted conceptually, the description should be simplified.
[0125]
In FIG. 3, the vertical axis represents the laser diode drive current, the horizontal axis represents time, and the initial drive current is supplied to the laser diode according to the initial count value set at the time of startup. Then, since the drive current is updated at the step corresponding to the initial drive current, it can be converged with the required drive current by performing a predetermined number of updates regardless of the magnitude of the required drive current, and thereafter This expresses that the update step can be reduced to the LSB equivalent so that the required drive current can be converged with an error within the current equivalent to the LSB.
[0126]
Now that the principle of the first embodiment of the present invention has been described, the essence of the technology of the present invention will be clarified in order while explaining the details of each component in the configuration of FIG. go.
[0127]
FIG. 13 shows the configuration of the laser diode drive circuit, which is adapted to the configuration of FIG. FIG. 13 also shows a laser diode.
[0128]
In FIG.
Reference numeral 1 denotes a laser diode drive circuit, which includes inverters 1-1 and 1-2, N-channel field effect transistors 1-3, 1-4, 1-6, 1-8 and 1-12, resistors 1-5 and 1-9, operational amplifier 1-7, and P-channel field effect transistors 1-10 and 1-11.
[0129]
2 is a laser diode.
[0130]
The data is input to the inverter 1-1. After the logic level is inverted by the inverter 1-1, the logic level is further inverted by the inverter 1-2.
[0131]
The N-channel field effect transistors 1-3 and 1-4 constitute a current switch, and the output of the inverter 1-1 is an N-channel field effect transistor 1-3, and the output of the inverter 1-2 is an N-channel type. By being supplied to the field effect transistor 1-4, the current of the N-channel field effect transistor 1-6 is switched, and the drive current is supplied to the laser diode 2 when the logic level of the data is “1”.
[0132]
On the other hand, the digital / analog conversion output is input to a voltage follower including the operational amplifier 1-7 and the N-channel field effect transistor 1-8, and a current corresponding to the digital / analog conversion output is supplied to the resistor 1-9. Cause it to occur.
[0133]
The current generated in the resistor 1-9 flows to the P-channel field effect transistor 1-10 that is diode-connected through the N-channel field effect transistor 1-8.
[0134]
The P-channel field effect transistor 1-10 and the P-channel field effect transistor 1-11 constitute a current mirror, and a current equal to the current of the P-channel field effect transistor 1-10 is a P-channel field effect transistor. It flows through an N-channel field effect transistor 1-12 diode-connected through 1-11.
[0135]
The N-channel field effect transistor 1-12 and the N-channel field effect transistor 1-6 also form a current mirror, and a current equal to the current of the N-channel field effect transistor 1-12 is N-channel field effect transistor. The current flows through 1-6 and determines the drive current supplied to the laser diode 2 as described above.
[0136]
That is, since a drive current proportional to the digital / analog conversion output is supplied to the laser diode 2, the drive current of the laser diode 2 is controlled by the digital / analog conversion output.
[0137]
FIG. 17 shows the configuration of the monitor circuit. FIG. 17 (a) shows a case of a peak hold circuit, and FIG. 17 (b) shows a case of a bottom hold circuit together with a photodiode. Yes.
[0138]
In FIG.
Reference numeral 3 denotes a photodiode that converts monitor light generated by the laser diode into a current.
[0139]
A monitor circuit 4 includes resistors 4-1 and 4-4, an operational amplifier 4-2, an N-channel field effect transistor 4-3, and a capacitor 4-5.
[0140]
The monitor light is converted into a current by the photodiode 3, and converted into a voltage by flowing through the resistor 4-1.
[0141]
The terminal voltage of the resistor 4-1 is input to a voltage follower composed of an operational amplifier 4-2 and an N-channel field effect transistor 4-3. When the terminal voltage is positive, the capacitor 4-5 is charged in a short time. To do.
[0142]
If the time constant determined by the resistance value of the resistor 4-4 and the capacitance value of the capacitor 4-5 is sufficiently longer than the time when the terminal voltage changes, the positive peak voltage of the terminal voltage is held in the capacitor 4-5. The
[0143]
As described above, since the monitor light is proportional to the output light level of the laser diode, the voltage held in the capacitor 4-5 can be the monitor voltage of the output light and is supplied to the comparator of FIG.
[0144]
In FIG. 17 (b),
Reference numeral 3 denotes a photodiode that converts monitor light generated by the laser diode into a current.
[0145]
Reference numeral 4a denotes a monitor circuit which includes resistors 4-1 and 4-4, an operational amplifier 4-2, a P-channel field effect transistor 4-6, and a capacitor 4-5.
[0146]
The monitor light is converted into a current by the photodiode 3, and converted into a voltage by flowing through the resistor 4-1.
[0147]
The terminal voltage of the resistor 4-1 is input to a voltage follower constituted by an operational amplifier 4-2 and a P-channel field effect transistor 4-6, and the capacitor 4-5 is charged in a short time when the terminal voltage is negative. To do.
[0148]
If the time constant determined by the resistance value of the resistor 4-4 and the capacitance value of the capacitor 4-5 is sufficiently longer than the time for the terminal voltage to change, the capacitor 4-5 holds the negative bottom voltage of the terminal voltage. The held voltage is supplied to the comparator 6 in FIG.
[0149]
Since the time for holding the peak or the bottom is short in any circuit, it can be applied to both continuous signal transmission and burst transmission.
[0150]
Although not shown, the monitor circuit can be configured by using a sample / hold circuit in addition to the peak / hold circuit and the bottom / hold circuit.
[0151]
Further, in the case of continuous signal transmission, the average value of the monitor current can be used as the monitor value. Therefore, a capacitor is connected in parallel with the resistor 4-1, and the average value voltage generated between the terminals of the capacitor is used as the monitor voltage. Also good.
[0152]
FIG. 18 shows the configuration of the clock control circuit.
[0153]
In FIG. 18, 9-1 is a logical product circuit, 9-2 is a 4-bit up counter, 9-3 is an inverter, and 9-4 is a delay circuit.
[0154]
In the up counter 9-2, the logic level supplied to the data terminals D0 to D3 is fixed to “0” (ground), and the output of the carry terminal CO (to be precise, “the count value of the up counter is repeated. (A signal of a logic level “1” that is output when a rise occurs ”is called a carry. However, in this specification, a signal appearing at the carry terminal CO may also be called a carry.) The basic clock is supplied to the clock terminal C. In this example, the output of the output terminal Q3 is taken out as a counter clock.
[0155]
The logical product circuit 9-1 is supplied with data and the carry of the up counter 9-2, and the output of the logical product circuit 9-1 is supplied to the load terminal L of the up counter 9-2. .
[0156]
Now, when the up counter 9-2 is activated, since the logic level of the carry is "0", the logic level of the output of the AND circuit 9-1 is also "0" and is supplied to the data terminal. Decimal number 0 is not loaded. Therefore, the basic clock is counted with the count initial value being undefined, and the logical level of the carry transitions to “1” at the next clock after counting the decimal number 15.
[0157]
When the signal obtained by inverting the logic level of the carry to “0” by the inverter 9-3 is supplied to the enable terminal EN of the up counter 9-2, the up counter 9-2 immediately stops counting and the output terminal The logic levels of Q0 to Q3 are kept at “0”, and the logic level of the carry is kept at “1”.
[0158]
Time t in this state₁Data d₁Is input, the logical level of the output of the AND circuit 9-1 becomes “1”, and the decimal number 0 is loaded into the up counter 9-2. At this time, the logic level of the carry transitions to “0”, and thereafter the load becomes invalid. Therefore, the up counter 9-2 sequentially increments the count value with the decimal number 0 as an initial value, and the time t₂The logic level of the carry is again changed to “1”.
[0159]
In the example shown in FIG. 19, since no data exists at this time, the decimal number 0 is not loaded into the up counter 9-2. On the other hand, since the logic level “0” obtained by inverting the carry is supplied to the enable terminal EN, the counting is stopped, and the carry is kept at the logic level “1”.
[0160]
Time t in this state_ThreeData d₂Is input, the logical level of the output of the AND circuit 9-1 becomes “1” again, and the decimal number 0 is loaded to the up counter 9-2. At this time, the logic level of the carry transitions to “0”, and thereafter the load becomes invalid. Therefore, the up counter 9-2 sequentially increments the count value with the decimal number 0 as an initial value, and the time t_FourOutput a carry.
[0161]
At this time, since the logical level of the data is “1”, the up counter 9-2 is loaded with the decimal number 0, the logical level of the carry transitions to “0”, and the up counter 9-2 again Start counting from zero. Thereafter, data d₂As long as the operation continues, the same operation is repeated, and a counter clock having a period of 16 bits of the basic clock is output from the Q3 output terminal.
[0162]
Where data d₂Is described as if it is a continuous logical level “1”._ThreeAnd time t_FourEven if a transition is made between the logic level “1” and the logic level “0” during this period, the above operation does not change. Because time t_ThreeAnd time t_FourEven during the transition between the logic level “1” and the logic level “0”, the carry logic level is fixed to “0” and the up counter 9-2 becomes invalid. Because.
[0163]
In the example of the clock control circuit shown in FIG. 18, a counter clock pulse is generated when data is detected and delayed by 8 bits. This delay is confirmed after data is input. This is a delay necessary for updating the drive current. Therefore, the clock control circuit having the configuration of FIG. 18 can be applied to both continuous signal transmission and burst transmission. If dedicated to continuous signal transmission, a clock control circuit that simply divides the basic clock may be used.
[0164]
The clock supplied to the digital-analog converter circuit is delayed by re-counting the counter clock output from the up counter 9-2 with the basic clock. This is the optical output control of FIG. This is because the digital / analog conversion circuit generates a voltage corresponding to the count value after the count value of the count circuit is determined.
[0165]
FIG. 20 shows the configuration (part 1) of the initial value setting circuit.
[0166]
In FIG. 20, 11-1 is a reference voltage source, 11-2 is an operational amplifier, 11-3 is an N-channel field effect transistor, 11-4 is a thermistor, and 11-5 and 11-6 are P-channel field effect transistors. 11-7 is a resistor, 11-8 is an analog-digital conversion circuit, and 11-9 is a read-only memory (in the figure, it is described as “ROM”. This is an abbreviation by the acronym “Read Only Memory”. .)
[0167]
Since the reference voltage of the reference voltage source 11-1 is supplied to the voltage follower constituted by the operational amplifier 11-2 and the N-channel field effect transistor 11-3, the thermistor 11-4 has the reference voltage and A current determined by the resistance value of the thermistor 11-4 flows. Since the resistance value of the thermistor 11-4 has temperature characteristics, the current flowing through the resistor 11-7 is a current specific to temperature (referred to as a temperature-sensitive current).
[0168]
The temperature-sensitive current flows through a P-channel field effect transistor 11-5 that is diode-connected via an N-channel field effect transistor 11-3.
[0169]
Since the P-channel field effect transistor 11-5 and the P-channel field effect transistor 11-6 constitute a current mirror, the temperature-sensitive current flows through the P-channel field effect transistor 11-6, and the resistance 11 A voltage specific to temperature (referred to as temperature sensitive voltage) is generated at -7.
[0170]
The temperature-sensitive voltage is converted into a digital value by the analog / digital conversion circuit 11-8 and supplied to the read-only memory 11-9 as an address.
[0171]
In the storage area designated by the address corresponding to each temperature sensing voltage of the read-only memory 11-9, the count initial value corresponding to the initial drive current to be supplied to the laser diode at the temperature indicated by the temperature sensing voltage is stored. Stored.
[0172]
Accordingly, the initial value setting circuit configured in FIG. 20 sets the initial count value set in the optical output control counter circuit in FIG. 1 to the ambient temperature of the optical output control circuit by the voltage that the digital-analog converter circuit in FIG. A suitable initial drive current can be supplied to the laser diode. Further, as will be described later, the step control circuit of FIG. 1 sets a count step suitable for the ambient temperature of the light output control circuit according to the count initial value, and the current step corresponding to the count step is changed to a digital / analog conversion circuit. Provides the laser diode drive circuit so that the laser diode drive current update step can be adapted to the ambient temperature.
[0173]
There are a plurality of variations of the initial value setting circuit.
[0174]
FIG. 21 shows an initial value setting circuit (part 2), which includes a constant current source 11-10, a thermistor 11-4, an analog / digital conversion circuit 11-8, and a read-only memory 11-9.
[0175]
The initial value setting circuit having the configuration of FIG. 21 generates a temperature-sensitive voltage by causing the current of the constant current source 11-10 to flow through the thermistor 11-4, and the subsequent operation is the same as the initial value setting circuit of the configuration of FIG. The same.
[0176]
FIG. 22 shows an initial value setting circuit (part 3), which is an integrated circuit temperature sensor integrated circuit (indicated as “temperature sensor IC”) 11-11 having a built-in temperature sensor and analog / digital conversion circuit. The read-only memory 11-9 is used, and the operation is the same as that of the initial value setting circuit having the configuration shown in FIGS.
[0177]
FIG. 23 shows the configuration of the initial value setting circuit (No. 4). Reference voltage source 11-1, operational amplifier 11-2, N-channel field effect transistor 11-3, thermistor 11-4, P-channel field effect transistor. 11-5 and 11-6, resistors 11-7, 11-12 and 11-13, and an analog / digital conversion circuit 11-8.
[0178]
The initial value setting circuit of the configuration of FIG. 23 is connected in series to the thermistor 11-4 so that the combined resistance of the thermistor 11-4 and the resistors 11-12 and 11-13 shows the temperature dependence of the driving current of the laser diode. The resistor 11-12 is connected in parallel with the thermistor 11-4, and if the drain voltage of the P-channel field effect transistor 11-6 is converted from analog to digital, it is desired to supply the laser diode to the initial drive. A count initial value corresponding to the current can be obtained.
[0179]
Next, a description will be given of the configuration and operation of the light output control counting circuit and the step control circuit that realize the most important function in the light output control circuit of the present invention.
[0180]
FIG. 24 shows a 10-bit optical output control by combining two 5-bit up / down counters, assuming that the optical output control counting circuit (part 1) outputs a 10-bit count value. The example which comprises a counting circuit is shown.
[0181]
In FIG. 24, 7-1 is an up / down counter that outputs the lower 5 bits of the count value, and 7-2 is an up / down counter that outputs the upper 5 bits of the count value.
[0182]
7-3 switches data terminals D0 to D4 of the up / down counter 7-1 by switching the lower 5 bits of the initial count value and the up / down control signal output from the comparator 6 of FIG. 1 according to the initial value setting signal. The switch group 7-4 supplies the data terminals D0 to D4 of the up / down counter 7-2 by switching the upper 5 bits of the counting initial value and the logic level “0” signal by the initial value setting signal. It is a switch group supplied to
[0183]
Reference numerals 7-5 to 7-9 denote logical sums of the step designation signals ST0 to ST4 supplied from the step control circuit 10 of FIG. 1 and the initial value setting signal, and load terminals L0 to L4 of the up / down counter 7-1. OR circuit to be supplied to
[0184]
7-10 outputs a signal obtained by inverting the logical level of the logical product of the carry of the up / down counter 7-1 and the carry of the up / down counter 7-2 to enable the up / down counter 7-1. A negative logical product circuit 7-11 supplied to the terminal EN generates a logical product of the carry of the up / down counter 7-1 and the output of the negative logical product circuit 7-10, and the up / down counter 7-2. AND circuit supplied to the enable terminal EN.
[0185]
The counter clock is supplied to the clock terminal C of the up / down counter 7-1 and the up / down counter 7-2.
[0186]
The power-on reset signal is supplied to the clear terminal CL of the up / down counter 7-1 and the up / down counter 7-2, and when the power is turned on, the up / down counter 7-1 and the up / down counter 7 After the count value of -2 is once cleared to 0, the up / down counters 7-1 and 7-2 are made operable.
[0187]
The outputs from the output terminals Q0 to Q4 of the up / down counter 7-1 become the lower 5 bits Q00 to Q04 of the count value of the optical output control counter circuit, and the output terminals Q0 to Q4 of the up / down counter 7-2. Are the upper 5 bits Q05 to Q09 of the count value of the optical output control counter circuit. The upper 5 bits Q05 to Q09 of the count value are supplied to the step control circuit.
[0188]
FIG. 26 shows the configuration (part 1) of the step control circuit, which is adapted to the optical output control circuit having the configuration of FIG.
[0189]
10-1 is, for example, a 4-bit up counter.
[0190]
An inverter 10-2 inverts the logic level of the carry output from the up counter 10-1 and outputs a step switching signal ST.
[0191]
Reference numeral 10-3 denotes an upper “1” set circuit for setting the uppermost logic level “1” in Q05 to Q09, which is the output of the optical output control counting circuit, to all lower bits, and an OR circuit 10-3 -1 to 10-3-4.
[0192]
Reference numerals 10-4, 10-5, 10-6, 10-7, and 10-8 are AND circuits, and the AND operation of the step switching signal output from the inverter 10-2 and the output of the upper "1" set circuit. do.
[0193]
Then, the initial value setting signal is supplied to the clear terminal CL of the up counter 10-1, the counter clock is supplied to the clock terminal of the up counter 10-1, and the inverter 10-2 inverts the carry and outputs it. A step switching signal is supplied to the enable terminal EN of the up counter 10-1.
[0194]
First, after describing the operation of the upper “1” set circuit, the operation of the entire step control circuit of FIG. 26 will be described with reference to a time chart.
[0195]
Here, it is assumed that Q09 is the MSB in the upper five bits Q05 to Q09 of the count value of the optical output control counter circuit supplied to the upper “1” set circuit, and the weight decreases in order from Q08 to Q05.
[0196]
In the upper “1” set circuit 10-3, Q09 and Q08 are supplied to the OR circuit 10-3-4, Q09 to Q07 are supplied to the OR circuit 10-3-3, and the OR circuit 10-3 is supplied. -09 are supplied with Q09 through Q06, and Q09 through Q05 are supplied with the logical sum circuit 10-3-1.
[0197]
Therefore, if the logical level of Q09 is “1”, the logical levels of the outputs of the logical sum circuits 10-3-1 to 10-3-4 are all “1”, and all of the upper “1” set circuits are The output logic level becomes “1”. If the logic level of Q09 is “0” and the logic level of Q08 is “1”, the output logic levels of the OR circuits 10-3-1 to 10-3-4 are all “1”. The logic level of the lower 4 bits of the upper “1” set circuit is “1”. This is the same even if the bits below Q07 are the most significant bits of logic level “1”.
[0198]
In other words, the upper “1” set circuit has a function of setting the highest logical level “1” in Q05 to Q09, which is the output of the optical output control counter circuit of FIG. 24, to all lower bits.
[0199]
Therefore, when the light output control counting circuit steps or retreats the count, unless the highest logical level “1” in Q05 to Q09 that is the output of the light output control counting circuit is changed by the stepping or retreating. The upper “1” set circuit 10-3 always outputs the logic level “1” in the same bit range.
[0200]
The AND circuits 10-4 to 10-8 count the logical product of the step switching signal obtained by inverting the carry logic level of the up counter 10-1 and the output of the upper "1" set circuit 10-3. It is supplied to the light output control counting circuit of FIG. 24 as a step designation signal for controlling the magnitude. It is preferable that the step designation signal does not change when only the lower bit of the count value of the optical output control counter circuit is changed. However, the above request is issued by the upper “1” set circuit 10-3. It becomes possible to satisfy.
[0201]
As a matter of course, if all the logic levels of Q09 to Q05 are “0”, the output logic levels of the upper “1” set circuit 10-3 are all “0”.
[0202]
FIG. 27 is a time chart showing the operation of the step control circuit of FIG. Hereinafter, the operation of the step control circuit will be described with reference to FIG.
[0203]
The up counter 10-1 is cleared when the logic level of the initial value setting signal is “1”, and the up counter 10-1 can count when the logic level of the initial value setting signal transitions to “0”. become. At this time, the carry logic level is "0".
[0204]
In this state, the 4-bit up counter 10-1 sequentially increments the count value from the decimal number 0 to the decimal number 15 by the counter clock, and is incremented by the counter clock after the count value becomes 15. The counter 10-1 outputs a carry having a logic level “1”.
[0205]
Since the inverter 10-2 inverts the logic level of the carry to “0” and supplies it to the enable terminal EN of the up counter 10-1, the up counter 10-1 immediately becomes incapable of counting and carries. The logical level “1” is held.
[0206]
Accordingly, the step switching signal ST whose initial logical level is “1” transitions to the logical level “0” when the carry logical level transitions to “1”, and thereafter is fixed to the logical level “0”. .
[0207]
Here, the count value of the up counter 10-1 is 4 bits, but this is the count initial value set in the light output control count circuit and the count value of the light output control count circuit corresponding to the required drive current. You can decide by. In other words, it may be determined by how many times the drive current is updated from the initial drive current corresponding to the initial count value to the required drive current.
[0208]
Since the step designation signals ST0 to ST4 are the logical product of the most significant bit Q05 to Q09 supplied from the optical output control counter circuit and whose logical level is “1” and the step switching signal ST, the logical level of Q09 is If “1”, all logical levels below ST4 become “1” corresponding to Q09, and if Q08 is “1” at the top, all logical levels below ST3 correspond to Q08 “ Similarly, if Q05 is the most significant "1", only the logical level of ST0 becomes "1" corresponding to Q05. In FIG. 27, this is expressed by describing Q0i in the waveform of STi (i is an integer from 0 and 4).
[0209]
Note that after the logic level of the step switching signal ST has transitioned to “0”, the step designation signals ST0 to ST4 are all fixed at the logic level “0”.
[0210]
As shown in FIG. 24, the step designation signals ST0 to ST4 are supplied to the load terminals L0 to L4 of the up / down counter 7-1 through the OR circuits 7-5 to 7-9.
[0211]
Now that the relationship between the step control circuit and the light output control counter circuit has been clarified, the operation of the light output control counter circuit of FIG. 24 will be described in detail.
[0212]
First, the relationship between the input / output signals for controlling the up / down counters 7-1 and 7-2 and the operation of the up / down counter will be described.
[0213]
The up / down control signal increments the count of the up / down counter at the logic level “1” and reverses the count at the logic level “0”.
[0214]
When the logic level of the signal supplied to the enable terminal EN is “1”, the up / down counter performs a counting operation, and when the logic level is “0”, the up / down counter holds the count value.
[0215]
When the logic level of the load signal supplied to the load terminals L0 to L4 is “1”, the data supplied to the data terminal corresponding to the load terminal is loaded and the load signal supplied to the load terminals L0 to L4 When the logic level is “0”, the data supplied to the data terminal corresponding to the load terminal is ignored and not loaded.
[0216]
The output of the carry terminal CO becomes a logic level “1” when a carry or a borrow occurs.
[0217]
The clear signal supplied to the clear terminal clears the count value of the up / down counter at the logic level “1”, and enables the up / down counter to count at the logic level “0”.
[0218]
The initial value setting signal is used to switch the count initial values S0 to S9 for the up / down counter and the set value during the stepping or retreating operation of the up / down counter at the switch group 7-3 or 7-4. The initial count value is selected at the logic level “1”, and the set value in operation is selected at the logic level “0”.
[0219]
The lower 5 bits S0 to S4 of the initial count value are supplied to the up / down counter 7-1, and the upper 5 bits S5 to S9 are supplied to the up / down counter 7-2.
[0220]
Having described the relationship between the input / output signals of the up / down counter and the operation of the up / down counter, the operation of the optical output control counter circuit of FIG. 24 will be described.
[0221]
When the logic level of the initial value setting signal is “1”, each bit of the counting initial value is selected in the switch groups 7-3 and 7-4, and at the same time, the logic level “1” of the initial value setting signal is increased or decreased. The counter 7-1 is supplied to the load terminals L0 to L4 via the OR circuits 7-5 to 7-9, and the up / down counter 7-2 is directly supplied to the load terminals L0 to L4.
[0222]
Accordingly, the lower 5 bits S0 to S4 of the initial count value are loaded into the data terminals D0 to D4 of the up / down counter 7-1, and the upper 5 bits S5 to S9 of the initial count value are loaded to the up / down counter 7-2. Data terminals D0 to D4. The count value (exactly) output from the output terminals Q0 to Q4 of the up / down counter 7-1 and the output terminals Q0 to Q4 of the up / down counter 7-2 and supplied to the digital / analog conversion circuit. Is an initial count value.) Q00 to Q09.
[0223]
After the logic level of the initial value setting signal transitions to "0", the up / down control signal is selected by the switch group 7-3 as the setting value during the operation, and the data of the up / down counter 7-1 The signal is supplied to the terminals D0 to D4, and a signal of logic level “0” is selected by the switch group 7-4 and supplied to the data terminals D0 to D4 of the up / down counter 7-2.
[0224]
Therefore, in the up / down counter 7-1, the count value is incremented or decremented by the up / down control signal, and the increment or decrement step is applied to the load terminals L0 to L4 to the OR circuits 7-5 to 7-4. It is designated by a step designation signal supplied via 7-9.
[0225]
Further, after the logic level of the initial value setting signal transitions to “0”, the up / down counter 7-2 supplies the logic level “0” to the load terminals L0 to L4, so that the load is loaded. It is prohibited and the count value is simply incremented or decremented by the up / down control signal.
[0226]
When the carry logic level of the up / down counter 7-2 is "0", the up / down counter 7-1 is ready for counting, and the carry logic level of the up / down counter 7-2 is When “0” is set and the logical level of the carry of the up / down counter 71-1 is “1”, the up / down counter 7-2 is in a countable state, and the up / down counters 7-1 and 7-2 When both carry logic levels are "1", both up / down counters are incapable of counting and hold the count value.
[0227]
Since the logic level of the initial value setting signal is “0” now, if all the logic levels of the step designation signals ST0 to ST4 are “0”, the up / down counter 7-1 loads. As a normal up / down counter, the LSB is incremented or decremented by the Q00 digit, and when this digit is incremented or decremented, the increment or decrement of the digit is incremented or decremented by the upper digit. To do.
[0228]
As a result of continuing the stepping, when a carry is generated in all the digits of the up / down counter 7-1 and a carry is output, the enable terminal of the up / down counter 7-2 is turned on. The logic level becomes “1”. Since it is assumed that the step is continued now, at this time, the up / down terminal of the up / down counter 7-2 is at the logic level "1", and the up / down counter 7-2 Step count value.
[0229]
On the other hand, when the retreat is continued and the up / down counter 7-1 outputs a borrow, the enable terminal of the up / down counter 7-2 becomes the logic level "1". Since it is assumed that the step is continued now, at this time, the up / down terminal of the up / down counter 7-2 is at the logic level "0", and the up / down counter 7-2 Move back the count value.
[0230]
As described in the operation of the step control circuit, the logical levels of the step designation signals ST4 to ST0 are “1” in the upper 5 bits Q09 to Q05 of the count value of the optical output control counter circuit. Although all of the bits below the most significant bit are “1”, first, consider the case where only the logic level of Q05 is “1”.
[0231]
At this time, only the logic level of the signal supplied to the load terminal L0 of the up / down counter 7-1 is "1", and the up / down control signal is supplied to the data terminal D0 of the up / down counter 7-1. Is supplied. Accordingly, the decimal number 1 or 0 represented by the logic level of the up / down control signal is loaded into the data terminal D0 of the up / down counter 7-1 and is output as the output terminals Q0 to Q00.
[0232]
In this state, when the logic level of the up / down control signal is “1”, when the count is incremented by the next counter clock, a carry occurs in the bit of Q00, and the bit of Q01 which is one bit higher than Q00 The count value is incremented by. On the other hand, when the logic level of the up / down control signal is “0”, the count value is retracted by the next counter clock to cause a carry-down, and the count value is retracted by the bit Q01.
[0233]
That is, when only the step designation signal ST0 is at the logic level “1”, the counting is incremented or decremented by one digit higher than the LSB. This is because the count value is incremented or decremented by the LSB of the count value of the optical output control counter circuit when all the logic levels of the step designation signal are “0”, whereas the count value is doubled in steps. Means stepping or retreating is performed.
[0234]
Similarly, when the step designation signals ST0 and ST1 are at the logic level “1”, the count value is incremented or decremented by four times as compared with the LSB increment or decrement. When ST0 to ST2 is at the logic level “1”, the count value is incremented or decremented by 8 times. When the step designation signals ST0 to ST3 are at the logic level “1”, the count value is incremented by 16 times. Stepping or retreating is performed, and when the step designation signals ST0 to ST4 are logic level “1”, the count value is stepped or retreated in 32 times steps.
[0235]
That is, by combining the light output control counting circuit having the configuration shown in FIG. 24 and the step control circuit having the configuration shown in FIG. 26, the counting step of the light output control counting circuit is incremented by LSB according to the count value of the light output control counting circuit itself. Alternatively, it can be a power of 2 when retreating.
[0236]
In the step control circuit of FIG. 26, the upper 5 bits Q09 to Q05 of the count value of the optical output control counter circuit are supplied to the upper “1” set circuit, and the upper 5 bits Q09 to Q05 of the count value of the optical output control counter circuit The reason why the logic levels of the step designation signals ST4 to ST0 are all "1" below the most significant bit having a logic level of "1" is that the counting step of the optical output control counter circuit is exactly Is to be controlled to a power of 2 times when the light output control counter circuit itself advances or retreats in the LSB.
[0237]
Since the initial value is set from the initial value setting circuit in the optical output control counter circuit, the optical output is output as long as the most significant bit whose logical value of the counter value of the optical output control counter circuit is “1” does not change. It can be seen that the counting step of the control counting circuit is controlled depending on the most significant bit whose logic level is “1” among the upper 5 bits of the counting initial value.
[0238]
For example, an initial count value “1001011000 (the left end is MSB and the right end is LSB)” corresponding to a drive current of 60 mA at a high temperature is given, and the drive is performed up to a required drive current of 90 mA (count value is “1110000100”). When updating the current, since the logic level of Q09, which is the MSB of the initial count value, is “1”, all of the logic levels of the step designation signals ST0 to ST4 become “1”, and the bit of Q05 of the sixth bit The count value is incremented by. That is, the counting step is 32 times the counting step when the count value is incremented by the LSB Q00, and the driving current is converged by updating the driving current within 16 times in the 32 times counting step in the vicinity of the required driving current of 90 mA. To do.
[0239]
After the predetermined 16 driving currents have been updated, the logic level of the step switching signal ST transitions to “0” and all the logic levels of the step designation signals become “0”. The circuit increments or decrements the count value by the digit of Q00, which is the LSB of the count value, and converges within 0.1 mA of the required drive current by updating the drive current at most 32 times.
[0240]
When the driving current is updated to a required driving current of 18 mA (count value is “0010100000”) at a low temperature, the counting initial value “0001111000” corresponding to the driving current of 12 mA is given. Since the logic level of Q06 is “1”, the count value is incremented by the fourth bit of Q03. In other words, the count level is incremented by 8 times the count step when the count is incremented by the digit Q00 which is the LSB of the count value of the light output control count circuit, and the logic level of Q07 of the count value is midway. After becoming “1”, the count value is incremented by 16 times the count step when the count value is incremented in Q00, and converged by updating the drive current within 16 times near the required drive current of 18 mA. To do.
[0241]
Then, after updating the driving current 16 times, the count value is incremented or decremented by the digit of Q00 which is LSB, and the error is 0.1 mA with respect to the required driving current by updating the driving current 16 times at the maximum. Converge within.
[0242]
Here, an example has been described in which the counting step is designated using the upper 5 bits of the count value of the light output control counting circuit, but the number of bits to be used is not limited to 5 bits.
[0243]
For example, when the counting step is specified using the upper 4 bits, the Q06 digit is updated by the LSB double counting step, the Q07 digit is updated by 4 times, and the Q08 digit is multiplied by 8 It can be updated at 16 times with Q09 digit. Also, when the counting step is designated using the upper 6 bits, it can be updated by double in the Q04 digit and updated by 64 in the Q09 digit. However, the MSB (Q09 in this case) of the count value of the light output control counter circuit must always correspond to the MSB of the step designation signal. The above matters apply to all the embodiments of the invention described below.
[0244]
It may also be desired to set the initial counting step externally. For example, the upper 5 bits of the count value are used, but the initial count step is to be set to 16 times even when the logic level of Q09 is “1”.
[0245]
In order to satisfy such a demand, a logical level “0” signal can be supplied to the logical product circuits 10-4 to 10-7 in FIG. The output of the upper “1” set circuit may be masked by the circuit. The above matters apply to all the embodiments of the invention described below.
[0246]
FIG. 4 is a comparison between the principle of the present invention and the prior art. Since the contents that have already been described in detail are summarized in a table, the detailed description is omitted only for illustration.
[0247]
FIG. 5 shows a second embodiment of the present invention, which is also one of the most basic configurations for realizing the principle of the present invention already described.
[0248]
In FIG.
1 is a laser diode driving circuit for switching a laser diode driving current according to data;
2 is a laser diode that generates output light that is intensity-modulated by a drive current that is supplied by the laser diode drive circuit 1 and that is switched by data, and that generates monitor light that is proportional to the output light;
3 is a photodiode that receives the monitor light and converts it into a monitor current;
4 is a monitor circuit that converts the monitor current output from the photo diode 3 into a voltage and outputs the monitor voltage of the output light of the laser diode 2;
5 is a reference voltage source that outputs a reference voltage equal to the monitor voltage when the output light of the laser diode 2 is at a required level;
6 compares the monitor voltage with the reference voltage, the logic level is “1” when the monitor voltage is lower than the reference voltage, and the logic level is “0” when the monitor voltage is higher than the reference voltage. A comparator that outputs an up / down control signal
7 is a light output control counting circuit for stepping up or down the count value by the up / down control signal,
8 is a digital / analog conversion circuit for converting the count value output by the light output control counting circuit 7 into an analog voltage;
9 is a clock control circuit that receives data and a basic clock, supplies a counter clock to the optical output control counting circuit 7 and supplies a digital / analog conversion clock to the digital / analog conversion circuit 8;
10 receives an initial value setting signal supplied from the outside when the optical output control circuit is activated, a counter clock output from the clock control circuit 9 and a multi-bit count value output from the optical output control counting circuit 7, A step control circuit for controlling a counting step when the light output control counting circuit 7 counts;
11 is an initial value setting circuit which is activated by the initial value setting signal and supplies a count initial value corresponding to the temperature characteristic of the laser diode 2 to the light output control counting circuit 7
It is.
[0249]
The light output control circuit configured as shown in FIG.
(1) Having an automatic power control function,
{Circle around (2)} Controlled by the step control circuit 10, the light output control counting circuit 7 advances or retreats counting in a large counting step at the beginning of the operation, and corresponds to LSB when the output light level converges to a predetermined level. Increment or decrement the counting in the counting step,
(3) The initial value setting circuit 11 sets the count initial value in the light output control counting circuit 7 in the same manner as the light output control circuit having the configuration shown in FIG.
[0250]
The characteristics of the light output control circuit configured as shown in FIG.
The step control circuit 10 sets a counting step corresponding to the counting initial value output from the initial value setting circuit 11 at the beginning of the start to the light output control counting circuit 7, and outputs the light when the output light level converges to a predetermined level. A counting step corresponding to the LSB of the control counting circuit 7 is set in the light output control counting circuit 7.
That is.
[0251]
That is, in the configuration of FIG. 1, the step control circuit sets the counting step according to the count value output from the light output control counting circuit 7, but in the configuration of FIG. 5, the initial value setting circuit 11 has the light output control counting circuit. The only difference is that the step control circuit sets the counting step according to the counting initial value set to 7. That is, only the connection to the step control circuit 10 is different.
[0252]
Accordingly, the components in the configuration of FIG. 5 may be exactly the same as those in the configuration of FIG. 1, and the operation of the configuration of FIG. 5 is also exactly the same as the operation of the configuration of FIG.
[0253]
Therefore, although a detailed description of the configuration in FIG. 5 is omitted, the counting step after activation is set according to the initial count value, so that even if the count value of the light output control counter circuit 7 is changed, the counting is performed. Note that there is an advantage that the steps are kept constant.
[0254]
FIG. 6 shows a third embodiment of the present invention in which the counting step is changed by detecting that the driving current converges to the vicinity of the required driving current and the monitor voltage is close to the reference voltage. It is.
[0255]
In FIG.
1 is a laser diode driving circuit for switching a laser diode driving current according to data;
2 is a laser diode that generates output light that is intensity-modulated by a drive current that is supplied by the laser diode drive circuit 1 and that is switched by data, and that generates monitor light that is proportional to the output light;
3 is a photodiode that receives the monitor light and converts it into a monitor current;
4 is a monitor circuit that converts the monitor current output from the photo diode 3 into a voltage and outputs the monitor voltage of the output light of the laser diode 2;
5 is a reference voltage source for outputting a reference voltage equal to the monitor voltage when the output light level of the laser diode 2 is a required level;
6 compares the monitor voltage with the reference voltage, the logic level is “1” when the monitor voltage is lower than the reference voltage, and the logic level is “0” when the monitor voltage is higher than the reference voltage. A comparator that outputs an up / down control signal
7 is a light output control counting circuit for stepping up or down the count value by the up / down control signal,
8 is a digital / analog conversion circuit for converting the count value output by the light output control counting circuit 7 into an analog voltage;
9 is a clock control circuit that receives data and a basic clock, supplies a counter clock to the optical output control counting circuit 7 and supplies a digital / analog conversion clock to the digital / analog conversion circuit 8;
10a receives an initial value setting signal supplied from the outside when the light output control circuit is activated, a counter clock output from the clock control circuit 9, and a multi-bit count value output from the light output control counting circuit 7. A step control circuit for setting a counting step when the optical output control counting circuit 7 counts, and for reducing and setting the counting step when the monitor voltage becomes close to the reference voltage;
11 is an initial value setting circuit which is activated by the initial value setting signal and supplies a count initial value corresponding to the temperature characteristic of the laser diode 2 to the light output control counting circuit 7
It is.
[0256]
The light output control circuit having the configuration of FIG.
(1) Having an automatic power control function,
{Circle around (2)} Controlled by the step control circuit 10a, the light output control counting circuit 7 advances or retreats the counting in a large counting step at the beginning of activation, and the light output control is performed when the output light level converges to a predetermined level. Increment or decrement counting in a counting step corresponding to the LSB of the counting value of the counting circuit;
(3) The initial value setting circuit 11 sets the count initial value in the light output control counting circuit 7 in the same manner as the light output control circuit having the configuration shown in FIG.
[0257]
The characteristics of the light output control circuit configured as shown in FIG.
The step control circuit 10a sets a counting step corresponding to the count value output from the initial value setting circuit 11 at the beginning of the start to the light output control counting circuit 7, detects that the monitor voltage is close to the reference voltage, and detects light. A counting step corresponding to the LSB of the output control counting circuit 7 is set in the light output control counting circuit 7.
That is.
[0258]
FIG. 7 is a diagram for explaining the operation of the third embodiment of the present invention, where the vertical axis represents drive current and the horizontal axis represents time.
[0259]
When activated, the initial value setting circuit 11 sets the initial count value corresponding to the initial drive current in the light output control counter circuit 7, so that the initial drive current is supplied to the laser diode 2. At the same time, the step control circuit 10a sets the counting step of the light output control counting circuit 7 according to the count value output from the light output control counting circuit 7, and supplies it to the light output control counting circuit 7. Therefore, the drive current of the laser diode 2 Is controlled by an update step that is uniquely related to the initial count value.
[0260]
When the drive current of the laser diode 2 enters the window determined by the predetermined error current above and below the required drive current shown in FIG. 7, the counting step is reduced to the LSB equivalent of the count value of the light output control counting circuit, Thereafter, the drive current is continuously updated in the update step corresponding to the reduced count step.
[0261]
That is, the drive current update step can be reduced without updating the drive current a predetermined number of times until the required drive current is converged, and the convergence time to the required drive current can be shortened.
[0262]
Therefore, the components in the configuration of FIG. 6 are the same except that the step control circuit 10a is different from the step control circuit 10 in the configuration of FIG. 1 or FIG. 5, that is, the configuration of the step control circuit shown in FIG. These components may be the same as those in FIG. 1 or FIG.
[0263]
FIG. 28 shows the configuration (part 2) of the step control circuit, which is adapted to the step control circuit 10a in the configuration of FIG.
[0264]
28, 10-9 and 10-10 are comparators, 10-11 and 10-12 are constant voltage sources for setting the window width with respect to the reference voltage output from the reference voltage source 5 in FIG. 6, and 10-13 is negative. In the AND circuit, a window comparator is configured by the above-described components.
[0265]
Reference numeral 10-14 denotes a JK flip-flop which latches the output of the NOR circuit 10-13 and outputs a step switching signal ST from the inverting output terminal.
[0266]
10-3 is an upper “1” set circuit, and the detailed configuration is the same as that shown in FIG.
[0267]
Finally, reference numerals 10-4 to 10-8 denote AND circuits that perform an AND operation on the step switching signal ST and the output of the upper “1” set circuit 10-3 for each bit.
[0268]
The monitor voltage is supplied to the non-inverting input terminal of the comparator 10-9 and the inverting input terminal of the comparator 10-10, and the error voltage of the constant voltage source 10-11 (this is ΔV₁And ) Is supplied to the inverting input terminal of the comparator 10-9, and the error voltage (this is ΔV) of the constant voltage source 10-12 from the reference voltage.₂And ) Is supplied to the non-inverting input terminal of the comparator 10-10.
[0269]
Also, a logic level “0” signal is supplied to the K input terminal of the JK flip-flop 10-14, and an initial value setting signal is supplied to the clear terminal.
[0270]
FIG. 29 is a time chart showing the operation of the step control circuit of FIG. Hereinafter, the operation will be described with reference to FIG.
[0271]
While the logic level of the initial value setting signal is “1”, the JK flip-flop 10-14 is in the clear state, so that step switching supplied from the inverting output terminal XQ of the JK flip-flop 10-14 is performed. The initial value of the logic level of the signal ST is “1”.
[0272]
The output of the upper “1” set circuit 10-3 is that all the logic levels below the most significant bit of the upper five bits of the count value of the optical output control counting circuit 7 of FIG. 1 ”. Accordingly, a counting step determined by the logical product of the output of the upper “1” set circuit 10-3 and the step switching signal is set in the light output control counting circuit 7.
[0273]
Assuming that the laser diode 2 has its drive current updated from a small drive current to a large drive current, initially the monitor voltage is an error voltage ΔV above the reference voltage.₂The logical level of the output of the NAND circuit 10-13 is lower than the subtracted voltage, and is “0”.
[0274]
Therefore, in the JK flip-flop 10-14, no transition occurs in the output logic level, and the logic level of the step switching signal ST remains “1”.
[0275]
Further, the drive current of the laser diode 2 is updated so that the monitor voltage is an error voltage ΔV from the reference voltage.₂When the voltage becomes higher than the voltage obtained by subtracting, the logic level of the output of the NAND circuit 10-13 transitions to “1”. At this time, since the logic level of the output of the JK flip-flop 10-14 causes a transition, the logic level of the step switching signal ST transitions to “0”. For this reason, the logical level of all the bits of the step designation signal becomes “0”, and the optical output control counting circuit in FIG. 6 updates the count value in the counting step corresponding to the LSB, and finally the required drive current. Hunting is performed within the current equivalent to LSB of the light output control counting circuit 7 in the vicinity of.
[0276]
Accordingly, the monitor voltage is hunting in the vicinity of the reference voltage and does not go out of the window, and the logic level of the NAND circuit 10-13 is fixed to “1”. The level is also kept fixed at “0”, and the logic levels of all the bits of the step designation signal are also kept at “0” as shown in FIG.
[0277]
Accordingly, since the counting step can be changed and converged to the required driving current without updating the driving current a predetermined number of times, the convergence time can be set by appropriately setting the error voltage as shown in FIG. It becomes possible to shorten than the structure of. It is easy for those skilled in the art to set the error voltage appropriately.
[0278]
The configuration of the light output control circuit of FIG. 6 is obtained by applying the step control circuit of the configuration of FIG. 28 to the light output control circuit of the configuration of FIG. 1, but the light output control circuit of the configuration of FIG. The step control circuit having the configuration of FIG. 28 can be applied to the above.
[0279]
FIG. 8 shows a fourth embodiment of the present invention. When the drive current converges near the required drive current, the monitor voltage becomes near the reference voltage and the logic level of the up / down control signal becomes “1”. The counting step is changed by detecting the start of hunting during “0”.
[0280]
In FIG.
1 is a laser diode driving circuit for switching a laser diode driving current according to data;
2 is a laser diode that generates output light that is intensity-modulated by a drive current that is supplied by the laser diode drive circuit 1 and that is switched by data, and that generates monitor light that is proportional to the output light;
3 is a photodiode that receives the monitor light and converts it into a monitor current;
4 is a monitor circuit that converts the monitor current output from the photo diode 3 into a voltage and outputs the monitor voltage of the output light of the laser diode 2;
5 is a reference voltage source that outputs a reference voltage equal to the monitor voltage when the output light of the laser diode 2 is at a required level;
6 compares the monitor voltage with the reference voltage, the logic level is “1” when the monitor voltage is lower than the reference voltage, and the logic level is “0” when the monitor voltage is higher than the reference voltage. A comparator that outputs an up / down control signal
7 is a light output control counting circuit for stepping up or down the count value by the up / down control signal,
8 is a digital / analog conversion circuit for converting the count value output by the light output control counting circuit 7 into an analog voltage;
9 is a clock control circuit that receives data and a basic clock, supplies a counter clock to the optical output control counting circuit 7 and supplies a digital / analog conversion clock to the digital / analog conversion circuit 8;
10b receives an initial value setting signal supplied from the outside when the light output control circuit is activated, a counter clock output from the clock control circuit 9 and a multi-bit count value output from the light output control counting circuit 7, Counting step when the optical output control counting circuit 7 starts counting, and the monitor voltage output from the monitor circuit 4 is close to the reference voltage output from the reference voltage source, and the up / down control output from the comparator 6 A step control circuit for reducing and setting the counting step when detecting that the logic level of the signal starts hunting between “1” and “0”;
11 is an initial value setting circuit which is activated by the initial value setting signal and supplies a count initial value corresponding to the temperature characteristic of the laser diode 2 to the light output control counting circuit 7
It is.
[0281]
The light output control circuit having the configuration of FIG.
(1) Having an automatic power control function,
{Circle around (2)} Controlled by the step control circuit 10b, the light output control counting circuit 7 advances or retreats counting in a large counting step at the beginning of the operation, and corresponds to LSB when the output light level converges to a predetermined level. Increment or decrement the counting in the counting step,
(3) The initial value setting circuit 11 sets the count initial value in the light output control counting circuit 7 in the same manner as the light output control circuit having the configuration shown in FIG.
[0282]
The characteristics of the light output control circuit configured as shown in FIG.
The step control circuit 10b initially sets a counting step corresponding to the count value output from the initial value setting circuit 11 in the optical output control counting circuit 7, and the logic levels of the up / down control signals are “1” and “0”. Triggered by starting the hunting period between "
That is.
[0283]
FIG. 9 is a diagram for explaining the operation of the fourth embodiment of the present invention, where the vertical axis represents drive current and the horizontal axis represents time.
[0284]
When activated, the initial value setting circuit 11 sets the initial count value corresponding to the initial drive current in the light output control counter circuit 7, so that the initial drive current is supplied to the laser diode 2. At the same time, the step control circuit 10a sets the counting step of the light output control counting circuit 7 according to the counting initial value of the light output control counting circuit 7 and supplies it to the light output control counting circuit 7, so that the drive current of the laser diode 2 is It is controlled by an update step that is uniquely related to the initial count value.
[0285]
Then, when the drive current of the laser diode 2 reaches the vicinity of the required drive current as shown in FIG. 8 and hunting is started with the required drive current interposed therebetween, the logic level of the up / down control signal also becomes “0” and “1”. Hunting starts between ". When the logic level hunting of the up / down control signal is detected, the counting step is reduced to the LSB equivalent of the count value of the optical output control counting circuit, and thereafter, the driving current is updated at the updating step corresponding to the reduced counting step. Continue.
[0286]
That is, the drive current update step can be reduced without updating the drive current a predetermined number of times until the required drive current is converged, and the convergence time to the required drive current can be shortened.
[0287]
Therefore, the components in the configuration of FIG. 8 are the same except that the step control circuit 10b is different from the step control circuit 10 in the configuration of FIG. 1 or FIG. 5, that is, the configuration of the step control circuit shown in FIG. These components may be the same as those in FIG. 1 or FIG.
[0288]
FIG. 30 shows the configuration of the step control circuit (part 3), which is compatible with the step control circuit in the configuration of FIG.
[0289]
In FIG. 30, 10-15 to 10-17 are delay flip-flops constituting a shift register for shifting and storing up / down control signals, and 10-19 are "1" and "0" in the shift register. , A NAND circuit for detecting that “1” is stored, and 10-20 is a NAND circuit for detecting that “0”, “1”, and “0” are stored in the shift register. Circuits 10-21 when the NAND circuit 10-19 detects that “1”, “0”, “1” is stored in the shift register, or the NAND circuit 10-20 Outputs a logic level "1" signal when it detects that "0", "1", "0" are stored in the shift register, and 10-14 is a negative AND circuit. Logic level “1” output by 10-21 A J-K flip-flop for outputting a step switch signal ST from the inverted output terminal XQ latches the signal.
[0290]
10-3 is an upper “1” set circuit, and the detailed configuration is the same as that shown in FIG.
[0291]
Finally, reference numerals 10-4 to 10-8 denote AND circuits that perform an AND operation on the step switching signal ST and the output of the upper “1” set circuit 10-3 for each bit.
[0292]
An up / down control signal is supplied to the data terminal of the delay flip-flop 10-15, which is the first stage of the shift register, and is shifted in the shift register by the counter clock.
[0293]
Then, the signals of the non-inverting output terminals of the delay flip-flops 10-15 and 10-17 and the signal of the inverting output terminal of the delay flip-flop 10-16 are supplied to the input terminals of the NAND circuit 10-19. Therefore, it is detected that “1”, “0”, “1” is stored in the shift register, and the delay flip-flops 10-15 and 10 are connected to the input terminals of the NAND circuit 10-20. Since the signal at the inverting output terminal of −17 and the signal at the non-inverting output terminal of the delay flip-flop 10-16 are supplied, “0”, “1”, “0” are stored in the shift register. Detect that
[0294]
Also, a logic level “0” signal is supplied to the K input terminal of the JK flip-flop 10-14, and an initial value setting signal is supplied to the clear terminal.
[0295]
FIG. 31 is a time chart showing the operation of the step control circuit of FIG. Hereinafter, the operation will be described with reference to FIG.
[0296]
While the logic level of the initial value setting signal is “1”, the JK flip-flop 10-14 is in the clear state. Therefore, the initial value of the logic level of the step switching signal ST is “1”. The output of the upper “1” set circuit 10-3 is that all the logic levels below the most significant bit of the upper five bits of the count value of the optical output control counting circuit 7 of FIG. 1 ”. Accordingly, a counting step determined by the logical product of the output of the upper “1” set circuit 10-3 and the step switching signal is set in the light output control counting circuit 7.
[0297]
Assuming that the laser diode 2 has its drive current updated from a small drive current to a large drive current, initially, the logic level of the up / down control signal continues to be “1”.
[0298]
Accordingly, during this period, the logical levels of the outputs of the negative AND circuits 10-19 and 10-20 are continuously "1", and the logical level of the output of the negative AND circuit 10-21 is continuously "0". . Therefore, the logic level of the step switching signal, which is the output of the inverting output terminal of the JK flip-flop 10-14, is fixed to “1”.
[0299]
Further, when the drive current of the laser diode 2 is updated so that the drive current converges in the vicinity of the required drive current and hunting is started with the required drive current sandwiched, the monitor voltage starts hunting with the reference voltage sandwiched. Therefore, hunting is started between the logical levels of the up / down control signals between “1” and “0”.
[0300]
The output of the NAND circuit 10-19 transitions to the logic level “0” every time the “up / down control signal” “1”, “0”, “1” pattern is detected. This is the transition to the logic level “0” in the “output of NAND 10-19” corresponding to the pattern of “1”, “0”, “1” of the up / down control signal enclosed in the thin solid parentheses in FIG. It is represented by
[0301]
On the other hand, the output of the NAND circuit 10-20 transitions to the logic level “0” every time the “0”, “1”, “0” pattern of the “up / down control signal” is detected. This is a transition to the logic level “0” in the “output of NAND 10-20” corresponding to the pattern of “0”, “1”, “0” of the up / down control signal surrounded by the parentheses of thin broken lines in FIG. It is represented by
[0302]
Therefore, the output of the NAND circuit 10-21 transitions to the logic level as “output of the NAND 10-21”.
[0303]
Since the output of the NAND circuit 10-21 is supplied to the J terminal of the JK flip-flop 10-14, the logic level of the output of the NAND circuit 10-21 first transits to “1”. Sometimes this logic level “1” is latched in the JK flip-flop 10-14, and the logic level of the step switching signal ST transitions to “0”.
[0304]
Therefore, the logic level of all bits of the step designation signal becomes “0”, and the optical output control counting circuit of FIG. 8 updates the count value in the counting step corresponding to LSB, and finally the required drive current. Hunting is performed within the current equivalent to LSB of the light output control counting circuit 7 in the vicinity of.
[0305]
Thereafter, since no transition of the logic level occurs in the JK flip-flop 10-14, the logic level of the step switching signal ST continues to be fixed to “0”, and as shown in FIG. The logic level of the bit also continues to be fixed at “0”.
[0306]
As a result, the counting step can be changed and converged to the required drive current without updating the drive current a predetermined number of times, so that the convergence time to the required drive current can be shortened.
[0307]
8 is obtained by applying the step control circuit having the configuration shown in FIG. 30 to the light output control circuit having the configuration shown in FIG. 1, but the light output control circuit having the configuration shown in FIG. The step control circuit having the configuration shown in FIG.
[0308]
FIG. 1 also shows a fifth embodiment of the present invention.
[0309]
The basic principle of step control in the fifth embodiment of the present invention is that the drive current is performed in a large update step a predetermined number of times after startup, and the update step is sequentially reduced after a predetermined number of updates of the drive current. It will be done.
[0310]
FIG. 10 is a diagram for explaining the operation of the fifth embodiment of the present invention. The vertical axis represents the drive current, the horizontal axis represents the time, and the change in the drive current when the drive current reaches the vicinity of the required drive current. Is shown enlarged.
[0311]
The drive current is updated at a large update step set at the beginning of startup. For example, when the drive current exceeds the required drive current, the drive current starts hunting with the required drive current sandwiched by the automatic power control function. Here, it is assumed that the update step is an initially set update step during a predetermined number of drive current updates.
[0312]
Then, after the drive current has been updated a predetermined number of times, the update step is reduced to 1/2 of the initial update step, and then the update step is further reduced to 1/2. When the update step corresponding to the LSB of the output control counter circuit is reached, the required drive current is converged in the range corresponding to the LSB, and the drive current is updated in the update step corresponding to the LSB of the optical output control counter circuit. Continue.
[0313]
Accordingly, the convergence time can be shortened as compared with the first embodiment of the present invention in which the update step corresponding to the LSB of the light output control counting circuit is immediately changed after the predetermined number of times of update of the drive current. it can.
[0314]
In the above description, the case where the drive current exceeds the required drive current as a result of the drive current being updated a predetermined number of times in a large update step set at the beginning of startup has been described as an example. Even if the drive current performed does not exceed the required drive current, the update step is reduced to 1/2 of the original update step, and then the update step is further reduced to 1/2. When the update step corresponding to the LSB of the output control counter circuit is reached, the required drive current can be converged in the range corresponding to the LSB.
[0315]
FIG. 32 shows the configuration (part 4) of the step control circuit, which is adapted to the step control circuit in the fifth embodiment of the present invention.
[0316]
In FIG. 32, 10-1 is, for example, a 4-bit up counter, and 10-2 is an inverter that inverts the logic level of the carry output of the up counter 10-1. The counter clock is supplied to the clock terminal C of the up counter 10-1, the output of the inverter 10-2 is supplied to the enable terminal EN, and ST04 which is one of the step switching signals from the inverter 10-2. Is output.
[0317]
Reference numerals 10-15 to 10-18 denote delay flip-flops constituting a shift register.
[0318]
The logic level of the signal supplied to the data terminal D of the delay flip-flop 10-15 which is the first stage of the shift register is fixed to "1", and all the delay flip-flops 10-15 to 10-18 are fixed. The clear terminal CL is supplied with the output of the inverter 10-2, and the clock terminals C of all the delay flip-flops 10-15 to 10-18 are supplied with the counter clock, so that the delay flip-flop 10- Other step switching signals ST03, ST02, ST01 and ST00 are output from the inverted output terminals 15 to 10-18, respectively.
[0319]
Reference numeral 10-3 denotes an upper “1” set circuit, and the detailed configuration described together is the same as the configuration of FIG. That is, the upper “1” set circuit 10-3 is configured by the OR circuits 10-3-1 to 10-3-4.
[0320]
10-22 to 10-26 are selectors that select one of the output of the upper “1” set circuit and the logic level “0” signal (ground) using the step switching signals ST00 to ST04 as selection signals.
[0321]
The outputs of the selectors 10-22 to 10-26 are step designation signals ST0, ST1, ST2, ST3, and ST4 supplied to the light output control counter circuit, respectively.
[0322]
FIG. 33 is a time chart for explaining the operation of the step control circuit of FIG.
[0323]
The up counter 10-1 in the configuration of FIG. 32 advances the count value by the counter clock. Since a 4-bit up-counter is assumed here, a carry is output by the counter clock after the decimal number 15 is counted.
[0324]
Since the inverter 10-2 supplies a signal obtained by inverting the logic level of the carry to “0” to the enable terminal EN of the up counter 10-1, the up counter 10-1 immediately becomes impossible to count. Hold the counting state. Accordingly, in ST04, which is one of the step switching signals, the logic level is changed to “0” at this time, and thereafter, the logic level is fixed to “0”.
[0325]
Since the output of the inverter 10-2 is supplied to the clear terminals CL of all the delay flip-flops 10-15 to 10-18, all the delay flips until the up counter 10-1 outputs a carry. The flops 10-15 to 10-18 are in the clear state, and the logic levels of the inverted output terminals of all the delay flip-flops 10-15 to 10-18 are kept at "1". That is, the initial value of the logic level of the step switching signals ST03 to ST00 is also “1”.
[0326]
When the up counter 10-1 outputs a carry, the shift register becomes operable, and a signal of logic level “1” supplied to the data terminal D of the delay flip-flop 10-15 by the counter clock. Will shift.
[0327]
Therefore, the logic level of the inverting output terminal of the delay flip-flop 10-15 transitions to "0" with a delay of one counter clock from the step switching signal ST04, and the logic level of the inverting output terminal of the delay flip-flop 10-16 is Transition to “0” with a delay of 2 counter clocks from the step switching signal ST04, and the logic level of the inverted output terminal of the delay flip-flop 10-17 transitions to “0” with a delay of 3 counter clocks from the step switching signal ST04. The logic level of the inverting output terminal of the delay flip-flop 10-18 is fixed to the logic level “0” after transitioning to “0” with a delay of 4 counter clocks from the step switching signal ST04.
[0328]
Since there are a plurality of combinations of the logic levels of the upper 5 bits of the optical output control counter circuit, it is difficult to explain in general, and therefore, the case where the logic level of Q09 is “1” will be specifically described as an example.
[0329]
Since the logical level of Q09 is “1”, the logical levels of the outputs of the logical sum circuits 10-3-1 to 10-3-4 in the upper “1” set circuit 10-3 are all “1”, and the upper “ The logic levels are all "1" at the output of the 1 "set circuit 10-3.
[0330]
Since the logical level of the step switching signal ST04 is “1” during the 16-bit counting, the logical level of the step designation signal ST4 is also “1”.
[0331]
On the other hand, while the logical level of the step switching signal ST04 is “1”, the logical levels of the step switching signals ST03 to ST00 are also “1”, so that the selectors 10-22 to 10-26 are connected to the upper “1” set circuit 10-. 3 is selected, and the logic levels of the step designation signals ST4 to ST0 are all “1”.
[0332]
That is, when the logical level of ST04 is “1”, the optical output control counter circuit is set with a counting step 32 times as long as LSB.
[0333]
Next, time t₁When the logic level of ST04 transitions to “0”, the selector 10-22 selects the signal of logic level “0”, so that the logic level of ST4 transitions to “0”. At this time, the selectors 10-23 to 10-26 still select the output of the upper “1” set circuit.
[0334]
Therefore, time t₁To time t₂During this period, the logic levels of the step designation signals ST3 to ST0 become “1” by the output of the lower 4 bits of the upper “1” set circuit in which the logic level “1” of Q09 is set, and the upper “1” set circuit The logical level of the most significant bit becomes “0”, and the logical level of the step designation signal ST4 becomes “0”.
[0335]
Therefore, time t₁To time t₂In the meantime, the light output control counting circuit is set with a counting step 16 times the LSB.
[0336]
Similarly, time t₂To time t_ThreeUp to 8 times counting steps are set in the light output control counting circuit until time t_ThreeTo time t_FourUp to 4 times counting steps are set in the light output control counting circuit until time t_FourTo time t_FiveUntil then, a double counting step is set in the light output control counting circuit.
[0337]
In the above description, the example in which the logical level of Q09 is “1” has been described. However, when the logical level of Q09 is “0” and the logical level of Q08 is “1”, the initial counting step is 16 times, and in order, 8 It is easy to confirm that the counting step is reduced by double, quadruple, and double. When the lower bits become the most significant bits having the logic level “1”, the counting step of 8 times or less is initially set, and the multiples are decreased in order.
[0338]
32 is obtained by applying the step control circuit shown in FIG. 32 to the light output control circuit shown in FIG. 1, but the light output control circuit shown in FIG. It is also possible to apply a step control circuit having a configuration.
[0339]
In addition to decreasing the counting step by 1/2 after a predetermined number of times of driving current update, although not shown, it is detected after entering the window centered on the reference voltage, or up / down control. It is also possible to decrease the counting step by half after detecting that the signal has started hunting.
[0340]
FIG. 34 shows the configuration (No. 5) of the step control circuit.
[0341]
In FIG. 34, 10-1 is an up counter of, for example, 4 bits, and 10-2 is an inverter that inverts the logic level of the carry output of the up counter 10-1. The counter clock is supplied to the clock terminal C of the up counter 10-1, the output of the inverter 10-2 is supplied to the enable terminal EN, and ST04 which is one of the step switching signals from the inverter 10-2. Is output.
[0342]
Reference numerals 10-15 to 10-18 denote delay flip-flops constituting a shift register.
[0343]
The logic level of the signal supplied to the data terminal D of the delay flip-flop 10-15 which is the first stage of the shift register is fixed to "1", and all the delay flip-flops 10-15 to 10-18 are fixed. The clear terminal CL is supplied with the output of the inverter 10-2, and the clock terminals C of all the delay flip-flops 10-15 to 10-18 are supplied with the counter clock, so that the delay flip-flop 10- Other step switching signals ST03, ST02, ST01 and ST00 are output from the inverted output terminals 15 to 10-18, respectively.
[0344]
Reference numeral 10-3 denotes an upper “1” set circuit, which has the same configuration as described above many times.
[0345]
Reference numerals 10-4 to 10-8 denote AND circuits that perform an AND operation on the output 5 bits of the upper “1” set circuit 3 and the step switching signals ST00 to ST04 for each bit.
[0346]
FIG. 35 is a time chart for explaining the operation of the step control circuit of FIG.
[0347]
The configuration of FIG. 32 is different from the configuration of FIG. 34 only in whether the step designation signal is generated by the selector or the step designation signal is generated by the AND circuit. Therefore, it can be easily understood that the time chart of the step control circuit of FIG. 34 is exactly the same as the time chart of the step control circuit of FIG. Therefore, the description of the time chart of FIG. 35 is omitted.
[0348]
FIG. 11 shows a sixth embodiment of the present invention, a technique for reducing the frequency of updating the counting step of the optical output control counting circuit after changing the counting step, and switching of driving current in the laser diode driving circuit. A technique for reducing the speed of the system is applied.
[0349]
In FIG.
1 is a laser diode driving circuit for switching a laser diode driving current according to data;
2 is a laser diode that generates output light that is intensity-modulated by a drive current that is supplied by the laser diode drive circuit 1 and that is switched by data, and that generates monitor light that is proportional to the output light;
3 is a photodiode that receives the monitor light and converts it into a current;
4 is a monitor circuit that converts a current output from the photodiode 3 into a voltage and outputs a monitor voltage of the output light of the laser diode 2;
5 is a reference voltage source that outputs a reference voltage equal to the monitor voltage when the output light of the laser diode 2 is at a required level;
6 compares the monitor voltage with the reference voltage, the logic level is “1” when the monitor voltage is lower than the reference voltage, and the logic level is “0” when the monitor voltage is higher than the reference voltage. A comparator that outputs an up / down control signal
7a is a light output control counting circuit for stepping up or down the count value by the up / down control signal,
8 is a digital / analog conversion circuit for converting the count value output by the light output control counting circuit 7a into an analog voltage;
9 is a clock control circuit that receives data and a basic clock, supplies a counter clock to the optical output control counting circuit 7a, and supplies a digital / analog conversion clock to the digital / analog conversion circuit 8,
10 receives an initial value setting signal supplied from the outside when the optical output control circuit is activated, a counter clock output from the clock control circuit 9 and a multi-bit count value output from the optical output control counting circuit 7a, A step control circuit for controlling a counting step when the light output control counting circuit 7a counts;
11 is an initial value setting circuit which is activated by the initial value setting signal and supplies the optical output control counting circuit 7a with a counting initial value corresponding to the temperature characteristics of the laser diode 2.
12 is an update that designates a cycle in which the optical output control counting circuit updates the counting step in response to an update cycle switching signal output from the step control circuit 10, a counter clock output from the clock control circuit, and a basic clock. An update cycle control circuit for supplying a permission signal to the light output control counting circuit 7a;
13 is a band switching circuit for reducing the switching speed of the driving current in the laser diode driving circuit by the update cycle switching signal output from the step control circuit 10
It is.
[0350]
The light output control circuit having the configuration shown in FIG.
(1) Having an automatic power control function,
{Circle around (2)} Controlled by the step control circuit 10, the light output control counting circuit 7a advances or retreats counting at a large counting step at the beginning, and corresponds to LSB when the output light level converges to a predetermined level. Increment or decrement the counting in the counting step,
(3) The initial value setting circuit 11 sets the count initial value in the light output control counting circuit 7a in the same manner as the light output control circuit having the configuration shown in FIG.
[0351]
The characteristics of the light output control circuit configured as shown in FIG.
Applying a technology to reduce the update frequency by changing the count step of the light output control counter circuit after changing the count step as appropriate to reduce the influence of glitches in the digital-to-analog converter circuit. Reduce the effect of switching noise by reducing the switching speed of the drive current in the drive circuit
That is.
[0352]
FIG. 14 is a configuration of a laser diode driving circuit combined with a band switching circuit, and shows the relationship between the band switching circuit and the laser diode driving circuit in an easy-to-understand manner.
[0353]
In FIG. 14, reference numeral 1 denotes a laser diode drive circuit, and inverters 1-1 and 1-2, N-channel field effect transistors 1-3, 1-4, 1-6, 1-8 shown in FIG. 1-12, resistors 1-5 and 1-9, operational amplifier 1-7, and P-channel field effect transistors 1-10 and 1-11. Therefore, the description of the operation of the laser diode drive circuit is omitted.
[0354]
Reference numeral 13 denotes a band switching circuit, which is inserted between the gates of the P-channel field effect transistor 1-10 and the P-channel field effect transistor 1-11 constituting the laser diode drive circuit 1, and includes steps in FIG. An update cycle switching signal output from the control circuit 10 is supplied as a band switching signal.
[0355]
FIG. 15 is a diagram showing details of the band switching circuit and the laser diode drive circuit.
[0356]
In FIG. 15, reference numeral 1 denotes a laser diode drive circuit, which is shown in FIG. 13 and includes inverters 1-1 and 1-2, N-channel field effect transistors 1-3, 1-4, 1-6, 1-8. 1-12, resistors 1-5 and 1-9, operational amplifier 1-7, and P-channel field effect transistors 1-10 and 1-11.
A band switching circuit 13 includes inverters 13-1 and 13-4, resistors 13-2, 13-5 and 13-9, capacitors 13-3, 13-6 and 13-14, and a P-channel field effect transistor 13. -7 and 13-12, N-channel field effect transistors 13-10 and 13-11, and switches 13-8, 13-13 and 13-15.
[0357]
The update cycle switching signal supplied as a band switching signal is supplied to the inverter 13-1 and also used as a control signal for the switch 13-13. When the logical level is "1", the switch 13-13 is turned on. The switch 13-13 is turned off when the logic level is "0".
[0358]
Further, when the voltage at the point P of the integrating circuit constituted by the resistor 13-2 and the capacitor 13-3 is less than a predetermined value, the switch 13-15 is off, and when the voltage at the point P is higher than the predetermined value, the switch 13-15. Turns on.
[0359]
Further, the switch 13-8 is turned on when the voltage at the point Q of the integrating circuit constituted by the resistor 13-5 and the capacitor 13-6 is less than a predetermined value, and the switch 13-8 when the voltage at the point Q is higher than the predetermined value. Turns off.
[0360]
FIG. 16 is a time chart showing the operation of the band switching circuit in FIG.
[0361]
The update cycle switching signal switches from the logical level “1” to the logical level “0” as appropriate after switching the counting step of the light output control counting circuit from a large value to a small value.
[0362]
When the logical level of the update cycle switching signal is “1”, the switch 13-8 is turned on according to the above definition, so that the gates of the P-channel field effect transistors 1-10 and 1-11 of the laser diode driving circuit are short-circuited. Since the switch 13-15 is off, the band switching circuit is not connected to the gates of the P-channel field effect transistors 1-10 and 1-11 of the laser diode drive circuit. The operation of the configuration is exactly the same as that of the configuration of FIG.
[0363]
At this time, since the switch 13-13 is on, the capacitor 13-14 is connected to the gate of the P-channel field effect transistor 13-12.
[0364]
By the way, the P-channel field effect transistor 1-10 constituting the laser diode drive circuit and the P-channel field effect transistor 13-7 constituting the band switching circuit constitute a current mirror, and the P-channel field effect Since the N-channel field effect transistor 13-10 that flows the current of the transistor 13-7 forms a current mirror with the N-channel field effect transistor 13-11, the current of the P-channel field effect transistor 13-12 is It is equal to the current of the P-channel field effect transistor 1-10, and the gate voltage of the P-channel field effect transistor 13-12 is equal to the gate voltage of the P-channel field effect transistor 1-10. That is, the gate voltage of the P-channel field effect transistor 13-12 is equal to the gate voltage of the P-channel field effect transistor 1-11.
[0365]
Therefore, the charging voltage of the capacitor 13-14 is equal to the voltage between the gate and the source of the P-channel field effect transistor 1-11.
[0366]
Here, when the logic level of the update cycle switching signal transitions to “0”, the state of the switch 13-13 transitions from on to off according to the above definition.
[0367]
On the other hand, the update cycle switching signal is also supplied to the inverter 13-1, and supplies a signal that transitions from the logic level “0” to the logic level “1” to the integration circuit constituted by the resistor 13-2 and the capacitor 13-3. Therefore, the voltage at the point P of the integrating circuit constituted by the resistor 13-2 and the capacitor 13-3 increases (precisely, it increases by an exponential function, but here it is simplified and increased by a linear function) It is drawn as if it were.) When the voltage at the point P becomes equal to or higher than the internal voltage, the state of the switch 13-15 is switched from OFF to ON, and the capacitor 13-14 is connected to the gate of the P-channel field effect transistor 1-11. At this time, since the charging voltage of the capacitor is equal to the gate-source voltage of the P-channel field effect transistor 1-11, the connection does not affect the P-channel field effect transistor 1-11.
[0368]
Thereafter, almost at the same time as the switch 13-15 is turned on, the logic level of the output of the inverter 13-4 transitions from “1” to “0”, and the integration circuit configured by the resistor 13-5 and the capacitor 13-6 The voltage at point Q decreases. When the voltage at the point Q falls below a predetermined value, the state of the switch 13-8 is turned off.
[0369]
As a result, an integrating circuit composed of a resistor 13-9 and a capacitor 13-14 is inserted between the gates of the P-channel field effect transistor 1-10 and the P-channel field effect transistor 1-11, and the digital / analog The influence of glitches on the output of the conversion circuit can be reduced.
[0370]
FIG. 36 shows the configuration of the update cycle control circuit.
[0371]
In FIG. 36, 12-1 is an 8-bit up counter, for example, 12-2 is an inverter that inverts the logic level of the carry of the up counter 12-1 and supplies it to the enable terminal EN of the up counter 12-1. A frequency dividing circuit 12-3 divides the basic clock and supplies it to the up counter 12-1, and 12-4 receives the counter clock and is supplied to the data terminal D of the up counter 12-1. Delay flip-flop 12-5 for latching the carry, and logic for supplying the logical product of the output of the delay flip-flop 12-4 and the carry of the up counter 12-1 to the load terminal L of the up counter 12-1. The product circuit 12-6 is a logical sum of the update cycle switching signal output from the step control circuit and the carry of the up counter 12-1. The was a logical sum circuit for supplying an update permission signal to the light output control counter circuit.
[0372]
A signal of logic level “0” is supplied to the 8-bit data terminals D0 to D7 of the up counter 12-1.
[0373]
FIG. 37 is a time chart for explaining the operation of the update cycle control circuit of FIG.
[0374]
The up counter 12-1 performs counting, and outputs a carry at the next clock after counting the decimal number 255. Since the carry is inverted by the inverter 12-2 to the logic level "0" and supplied to the enable terminal of the up counter 12-1, the up counter 12-1 once holds the count state.
[0375]
Since the carry of the up counter 12-1 is supplied to the data terminal D of the delay flip-flop 12-4, the delay flip-flop 12-4 latches the signal of the logic level “1” and outputs it to the output terminal Q. And supplied to one input terminal of the AND circuit 12-5.
[0376]
Since the logic level "1" signal is supplied to the other input terminal of the AND circuit 12-5, the AND circuit 12-5 outputs a logic level "1" signal at this time. The decimal number 0 is loaded into the counter 12-1.
[0377]
The up counter 12-1 loaded with the decimal number 0 starts counting again from 0, and outputs a carry at the next clock after the count value becomes decimal 255. Since the carry is inverted by the inverter 12-2 to the logic level "0" and supplied to the enable terminal EN of the up counter 12-1, the up counter 12-1 operates to temporarily hold the count value. To do.
[0378]
At the same time, since the carry of the up counter 12-1 is supplied to the delay flip-flop 12-4 and the AND circuit 12-5, the up counter 12-1 is loaded with the decimal number 0, and the carry logic level is Since the transition is made to “0”, the up counter 12-1 stops holding the count value and restarts counting, and thereafter repeats the above operation.
[0379]
Accordingly, a positive pulse is output to the carry terminal of the up counter 12-1 at a cycle in which the up counter 12-1 counts 8 bits using the output of the frequency dividing circuit 12-3 as a clock. Since the logical level of the update cycle switching signal is “0” now, the positive pulse is output in the above cycle.
[0380]
Thereby, the logical sum of the update cycle switching signal and the pulse having the above cycle is supplied from the update cycle control circuit to the light output control counter circuit as an update permission signal.
[0381]
FIG. 25 shows the configuration (part 2) of the light output control counter circuit.
[0382]
In FIG. 25, 7-1 is an up / down counter that outputs the lower 5 bits of the count value, and 7-2 is an up / down counter that outputs the upper 5 bits of the count value, for a total of 10 bits. Is supplied to the digital / analog conversion circuit.
[0383]
7-3 switches data terminals D0 to D4 of the up / down counter 7-1 by switching the lower 5 bits of the initial count value and the up / down control signal output from the comparator 6 of FIG. 1 according to the initial value setting signal. The switch group 7-4 supplies to the data terminals D0 to D4 of the up / down counter 7-2 by switching between the upper 5 bits of the counting initial value and the logic level “0” signal according to the initial value setting signal. A switch group to be supplied.
[0384]
Reference numerals 7-5 to 7-9 denote logical sums of the step designation signals ST0 to ST4 supplied from the step control circuit 10 of FIG. 1 and the initial value setting signal, and load terminals L0 to L4 of the up / down counter 7-1. OR circuit to be supplied to
[0385]
7-10 is a negative logical product circuit that outputs a signal obtained by inverting the logical level of the logical product of the carry of the up / down counter 7-1 and the carry of the up / down counter 7-2, and 7-11 is an up circuit. A logical product circuit that generates a logical product of the carry of the down counter 7-1 and the output of the negative logical product circuit 7-10 and supplies the logical product to the enable terminal EN of the up / down counter 7-2.
[0386]
7-12 is a logical product circuit that supplies the logical product of the output of the negative logical product circuit 7-10 and the update permission signal output from the update cycle control circuit of FIG. 36 to the enable terminal of the up / down counter 7-1. It is.
[0387]
The counter clock is supplied to the clock terminal C of the up / down counter 7-1 and the up / down counter 7-2.
[0388]
The power-on reset signal is supplied to the clear terminal CL of the up / down counter 7-1 and the up / down counter 7-2, and when the power is turned on, the up / down counter 7-1 and the up / down counter 7 -2 count value is cleared to zero.
[0389]
The outputs from the output terminals Q0 to Q4 of the up / down counter 7-1 become the lower 5 bits Q00 to Q04 of the count value of the optical output control counter circuit, and the output terminals Q0 to Q4 of the up / down counter 7-2. Are the upper 5 bits Q05 to Q09 of the count value of the optical output control counter circuit. The upper 5 bits Q05 to Q09 of the count value are supplied to the step control circuit.
[0390]
That is, the difference between the configuration of the optical output control counting circuit (No. 2) in FIG. 25 and the configuration of the optical output control counting circuit (No. 1) in FIG. Only the logical product of the output of −10 and the update permission signal output from the update cycle control circuit of FIG. 36 is supplied to the enable terminal of the up / down counter 7-1.
[0390]
36 outputs a signal that continues the logic level “1” when the logic level of the update cycle switching signal is “1”, and when the logic level of the update cycle switching signal is “0”. The up counter 12-1 outputs a positive pulse to be output to the carry terminal at a cycle of counting 8 bits using the output of the frequency dividing circuit 12-3 as a clock.
[0392]
Therefore, the optical output control counting circuit (part 2) in FIG. 25 can update the count value every time the counter clock is supplied when the logic level of the update cycle switching signal is “1”. When the logic level of the switching signal is “0”, the up counter 12-1 is supplied with a positive pulse that is output to the carry terminal in a cycle of counting 8 bits using the output of the frequency dividing circuit 12-3 as a clock. Only when the count value can be updated.
[0393]
The period of the positive pulse output from the up counter 12-1 to the carry terminal is determined by setting the number of bits of the up counter 12-1 and the frequency dividing ratio of the frequency dividing circuit 12-3 in the update period control circuit. Since the generation cycle of the described positive pulse can be set sufficiently longer than the counter clock, the count value of the optical output control counter circuit is changed after the logical level of the update cycle switching signal transitions to “0”. Can be reduced, and the influence of glitches and the like generated in the digital-analog conversion circuit can be reduced.
[0394]
Now, the entire description has been given without the description of the means for generating the update cycle switching signal. Here, how the update cycle switching signal should be generated will be described.
[0395]
As already explained many times, when the step control circuit outputs the step switching signal, the drive current of the laser diode drive circuit is roughly converged to the required drive current, and thereafter the optical output control counter circuit The light is converged in a small counting step so as to converge to the output light level equivalent to LSB.
[0396]
Therefore, first, the step switching signal output from the step control circuit may be used as the update cycle switching signal.
[0397]
Second, the update cycle switching signal may be output when the light output control counter circuit converges to an output light level corresponding to LSB.
[0398]
In short, the light output that has reached the steady state by reducing the update frequency of the counting step of the light output control counting circuit by the update cycle switching signal or slowing the rise and fall of the drive current update in the laser diode drive circuit The purpose of the control circuit is to reduce the influence of digital-analog conversion circuit glitches and the influence of high-frequency noise associated with the drive current update. I can say that.
[0399]
The configuration of FIG. 11 is obtained by applying the update cycle control circuit and the band switching circuit to the configuration of FIG. 1, but the same update cycle control circuit and the band switching circuit are applied to the configuration of FIG. In addition, the same update cycle control circuit and band switching circuit can be combined with the configurations shown in FIGS. 6 and 8.
[0400]
In the above description, an example in which both the update cycle control circuit and the band switching circuit are applied at the same time has been described. However, one of the update cycle control circuit and the band switching circuit can be applied.
[0401]
FIG. 12 shows a seventh embodiment of the present invention.
[0402]
In FIG.
1 is a laser diode driving circuit for switching a laser diode driving current according to data;
2 is a laser diode that generates output light that is intensity-modulated by a drive current that is supplied by the laser diode drive circuit 1 and that is switched by data, and that generates monitor light that is proportional to the output light;
3 is a photodiode that receives the monitor light and converts it into a monitor current;
4 is a monitor circuit that converts the monitor current output from the photo diode 3 into a voltage and outputs the monitor voltage of the output light of the laser diode 2;
5 is a reference voltage source that outputs a reference voltage equal to the monitor voltage when the output light of the laser diode 2 is at a required level;
6 compares the monitor voltage with the reference voltage, the logic level is “1” when the monitor voltage is lower than the reference voltage, and the logic level is “0” when the monitor voltage is higher than the reference voltage. A comparator that outputs an up / down control signal
7 is a light output control counting circuit for stepping up or down the count value by the up / down control signal,
8 is a digital / analog conversion circuit for converting the count value output by the light output control counting circuit 7 into an analog voltage;
9 is a clock control circuit that receives data and a basic clock, supplies a counter clock to the optical output control counting circuit 7 and supplies a digital / analog conversion clock to the digital / analog conversion circuit 8;
11 is an initial value setting circuit which is activated by the initial value setting signal and supplies a count initial value corresponding to the temperature characteristic of the laser diode 2 to the light output control counting circuit 7
It is.
[0403]
The light output control circuit configured as shown in FIG.
(1) Having an automatic power control function,
(2) Set the initial count value to the optical output control counter circuit 7
Is the same as the light output control circuit having the configuration of FIG.
[0404]
The characteristics of the light output control circuit configured as shown in FIG.
After activation, the light output control counting circuit 7 continues to set a counting step corresponding to the count value output by the light output control counting circuit 7.
That is.
[0405]
That is, the configuration of FIG. 12 is a configuration in which the step control circuit 10 is removed from the configuration of FIG. 1, and the configuration of the light output control circuit can be simplified. Since this operation is almost the same as the operation of the configuration of FIG. 1, detailed description thereof is omitted.
[0406]
The configuration of FIG. 12 is obtained by removing the step control circuit from the configuration of FIG. 1, but the step control circuit may be removed from the configuration of FIG. Further, there may be a configuration in which the step control circuit is removed from the configurations of FIGS.
[0407]
However, since it is converged at the update step of the drive current corresponding to the count step initially set for the required drive current, the initial count value is set with careful consideration of the ratio of the initial drive current to the required drive current. It is important.
[0408]
In the embodiment of the present invention, the case of controlling the so-called pulse current supplied to the laser diode by switching according to the data among the drive current of the laser diode has been described. The technique of the present invention can also be applied to control of a so-called bias current that is supplied so that the output light level of the diode does not become zero. Of course, the technique of the present invention can be applied to control of both the pulse current and the bias current.
[0409]
【The invention's effect】
According to the first invention, when the count value of the light output control counting circuit is large, the counting step that is set immediately after startup is set to a large value so that the drive current update step is set to a large value. When the count value is small, the count step set immediately after activation can be set small.
[0410]
Here, the magnitude of the count value and the magnitude of the count initial value are uniquely related, and the magnitude of the count initial value and the required drive current are also uniquely related. The drive current can be updated in an update step adapted to the magnitude of the drive current, and the time for the drive current of the light emitting element to converge on the required drive current can be shortened regardless of the magnitude of the required drive current. it can.
[0411]
In addition, when the step control circuit counts the counter clock a predetermined number of times, the counting step is set to LSB, so that the accuracy of the drive current when finally converged can be kept high.
[0412]
According to the second aspect of the invention, when the initial count value is large, the count step set after startup is set large to set a large drive current update step, and when the initial count value is small, the count set after startup is set. The step can be set small and the drive current update step can be set small.
[0413]
Here, since the initial count value and the magnitude of the required drive current are uniquely related, the drive current can be updated in an update step adapted to the magnitude of the required drive current. Regardless of the size, the time required for the drive current of the light emitting element to converge to the required drive current can be shortened.
[0414]
In addition, when the step control circuit counts the counter clock a predetermined number of times, the counting step is set to LSB, so that the accuracy of the drive current when finally converged can be kept high.
[0415]
According to the third invention, the step control circuit reduces and sets the counting step of the light output control counting circuit when it is detected that the difference between the monitor voltage and the reference voltage is within a predetermined value. can do.
[0416]
Therefore, since the counting step can be reduced earlier than the step control circuit counts the counter clock a predetermined number of times before the counting step is reduced and set, the drive current finally converges to the required drive current. The time for doing so can be shortened.
[0417]
According to a fourth aspect of the present invention, when it is detected that the monitor voltage is hunted with respect to the reference voltage, the counting step is set to LSB, and it is detected that the monitor voltage is hunted with respect to the reference voltage. Thus, since the counting step can be reduced earlier than the step control circuit counts the counter clock a predetermined number of times before the counting step is reduced and set, the drive current finally converges to the required drive current. The time for doing so can be shortened.
[0418]
According to the fifth invention, after the step control circuit finishes a predetermined count at the count step corresponding to the count initial value, the step control circuit does not immediately set the count step to LSB, but sequentially reduces it. Therefore, it is possible to shorten the time for the drive current to converge to the required drive current after the step control circuit finishes the predetermined count in the count step corresponding to the count initial value.
[0419]
According to the sixth invention, after the laser diode drive current converges in the vicinity of the required drive current, a technique for increasing the period during which the optical output control counting circuit updates the counting step, and a signal for updating the drive current, Since any one of the techniques for narrowing the band is applied, if the light output control counting circuit lengthens the cycle for updating the counting step, the influence of glitches in the digital / analog conversion circuit is reduced, and driving When the band of the signal for updating the current is narrowed, the high frequency component generated in the configuration in which the driving current is supplied to the light emitting element when the driving current is updated is reduced. A decrease can be avoided.
[0420]
According to the seventh aspect, since the updating step of the counting step of the light output control counting circuit is kept constant, the step control circuit can be omitted and the configuration of the light output control circuit can be simplified.
[Brief description of the drawings]
FIG. 1 is a first embodiment of the present invention. (Fifth embodiment of the present invention)
FIG. 2 is a ratio of a drive current value indicated by each digit of a count value to a required drive current value.
FIG. 3 is a diagram for explaining the operation of the first embodiment of the present invention.
FIG. 4 is a comparison between the principle of the present invention and the prior art.
FIG. 5 is a second embodiment of the present invention.
FIG. 6 shows a third embodiment of the present invention.
FIG. 7 is a diagram for explaining the operation of the third embodiment of the present invention.
FIG. 8 shows a fourth embodiment of the present invention.
FIG. 9 is a diagram for explaining the operation of the fourth embodiment of the present invention.
FIG. 10 is a diagram for explaining the operation of the fifth embodiment of the present invention.
FIG. 11 shows a sixth embodiment of the present invention.
FIG. 12 shows a seventh embodiment of the present invention.
FIG. 13 shows a configuration of a laser diode drive circuit.
FIG. 14 shows a configuration of a laser diode driving circuit combined with a band switching circuit.
FIG. 15 is a diagram showing details of a band switching circuit and a laser diode drive circuit.
16 is a time chart showing the operation of the band switching circuit in FIG.
FIG. 17 shows a configuration of a monitor circuit.
FIG. 18 shows a configuration of a clock control circuit.
FIG. 19 is a time chart showing the operation of the clock control circuit of FIG. 18;
FIG. 20 shows a configuration of an initial value setting circuit (part 1).
FIG. 21 shows a configuration of an initial value setting circuit (part 2).
FIG. 22 shows the configuration of an initial value setting circuit (part 3).
FIG. 23 shows a configuration of an initial value setting circuit (part 4).
FIG. 24 shows a configuration of a light output control counting circuit (part 1).
FIG. 25 shows the configuration of a light output control counting circuit (part 2).
FIG. 26 shows the configuration of a step control circuit (part 1).
FIG. 27 is a time chart showing the operation of the step control circuit of FIG. 26;
FIG. 28 shows the configuration of a step control circuit (part 2).
29 is a time chart showing the operation of the step control circuit of FIG. 28. FIG.
FIG. 30 shows the configuration of a step control circuit (part 3).
FIG. 31 is a time chart showing the operation of the step control circuit of FIG. 30;
FIG. 32 shows the configuration of a step control circuit (part 4).
33 is a time chart showing the operation of the step control circuit of FIG. 32. FIG.
FIG. 34 shows the configuration of a step control circuit (part 5).
35 is a time chart showing the operation of the step control circuit of FIG. 34. FIG.
FIG. 36 shows a configuration of an update cycle control circuit.
FIG. 37 is a time chart showing the operation of the update cycle control circuit of FIG. 36;
FIG. 38 shows a configuration of a conventional light output control circuit (part 1).
FIG. 39 is a diagram for explaining the operation of the configuration in FIG. 38;
40 is a diagram for explaining a problem of the configuration of FIG. 38.
FIG. 41 shows a configuration of a conventional light output control circuit (part 2).
FIG. 42 is a diagram for specifically explaining the operation of the configuration in FIG. 41 (part 1);
FIG. 43 is a diagram for specifically explaining the operation of the configuration in FIG. 41 (part 2);
FIG. 44 shows a configuration of a conventional light output control circuit (part 3).
FIG. 45 shows temperature characteristics of a laser diode (part 1).
FIG. 46 shows the temperature characteristics of a laser diode (part 2).
FIG. 47 is a diagram for specifically explaining the operation of the configuration in FIG. 44 (part 1);
FIG. 48 is a diagram for specifically explaining the operation of the configuration in FIG. 44 (part 2);
[Explanation of symbols]
1 Laser diode drive circuit
1-1, 1-2 Inverter
1-3, 1-4, 1-6, 1-8, 1-12 N-channel field effect transistor
1-5, 1-9 Resistance
1-7 operational amplifier
1-10, 1-11 P-channel field effect transistor
2 Laser diode
3 Photo diode
4 Monitor circuit
4-1, 4-4 Resistance
4-2 Operational amplifier
4-3 N-channel field effect transistor
4-5 Capacitor
4-6 P-channel field effect transistor
5 Reference voltage source
6 Comparator
7, 7a Optical output control counting circuit
7-1, 7-2 Up / down counter
7-3, 7-4 Switch group
7-5, 7-6, 7-7, 7-8, 7-9 OR circuit
7-10 NAND circuit
7-11, 7-12 AND circuit
8 Digital-analog converter circuit
9 Clock control circuit
9-1 AND circuit
9-2 Up counter
9-3 Inverter
9-4 Delay circuit
10, 10a, 10b, 10c, 10d step control circuit
10-1 Up counter
10-2 Inverter
10-3 Upper “1” set circuit
10-3-1, 10-3-2, 10-3-3, 10-3-4 OR circuit
10-4, 10-5, 10-6, 10-7, 10-8 AND circuit
10-9, 10-10 Comparator
10-11, 10-12 Constant voltage source
10-13 NAND circuit
10-14 JK Flip Flop
10-15, 10-16, 10-17, 10-18 Delayed flip-flop
10-19, 10-20, 10-21 NAND circuit
10-22, 10-23, 10-24, 10-25, 10-26 selector
11 Initial value setting circuit
11-1 Reference voltage source
11-2 Operational amplifier
11-3 N-channel field effect transistor
11-4 Thermistor
11-5, 11-6 P-channel field effect transistor
11-7, 11-12, 11-13 resistance
11-8 Analog-digital conversion circuit (A / D conversion circuit)
11-9 Read-only memory (ROM)
11-10 Constant current source
11-11 Temperature sensor integrated circuit (temperature sensor IC)
12 Update cycle control circuit
12-1 Up counter
12-2 Inverter
12-3 Frequency divider
12-4 Delayed flip-flop
12-5 AND circuit
12-6 OR circuit
13 Band switching circuit
13-1, 13-4 Inverter
13-2, 13-5, 13-9 Resistance
13-3, 13-6, 13-14 Capacitor
13-7, 13-12 P-channel field effect transistor
13-8, 13-13, 13-15 switch
13-10, 13-11 N-channel field effect transistor

Claims

A configuration in which a drive current corresponding to the count value of the light output control counting circuit is supplied to the light emitting element, a configuration in which a monitor voltage of the light output level of the light emitting element is compared with a reference voltage corresponding to a required output light level, and comparison A structure for controlling the stepping or retreating of the count value of the light output control counter circuit according to the result to converge the drive current to a required drive current corresponding to the required output light level, and counting the light output control counter circuit In the light output control circuit having a configuration for setting the initial count value to be started,
A count indicating the amount by which the count value set in the light output control counter circuit is increased or decreased after startup depending on the magnitude of the initial count value that increases as the temperature set in the light output control counter circuit increases. A step control circuit for determining a step and resetting the counting step of the optical output control counting circuit to the LSB of the counting value of the optical output control counting circuit when the drive current is updated a predetermined number of times by a counter clock A light output control circuit characterized by being provided.

A configuration in which a drive current corresponding to the count value of the light output control counting circuit is supplied to the light emitting element, a configuration in which a monitor voltage of the light output level of the light emitting element is compared with a reference voltage corresponding to a required output light level, and comparison A structure for controlling the stepping or retreating of the count value of the light output control counter circuit according to the result to converge the drive current to a required drive current corresponding to the required output light level, and counting the light output control counter circuit In the light output control circuit having a configuration for setting the initial count value to be started,
A count indicating the amount by which the count value set in the light output control counter circuit is increased or decreased after startup depending on the magnitude of the initial count value that increases as the temperature set in the light output control counter circuit increases. A step is determined, and when it is detected that the monitor voltage has entered a predetermined window near the reference voltage, the counting step of the light output control counting circuit is set to the LSB of the count value of the light output control counting circuit. An optical output control circuit comprising a step control circuit for resetting.

The light output control circuit according to claim 2,
A step control circuit for resetting the counting step of the optical output control counter circuit to the LSB of the count value of the optical output control counter circuit when detecting that the monitor voltage starts hunting with the reference voltage interposed therebetween; A light output control circuit characterized by being provided.

A configuration in which a drive current corresponding to the count value of the light output control counting circuit is supplied to the light emitting element, a configuration in which a monitor voltage of the light output level of the light emitting element is compared with a reference voltage corresponding to a required output light level, and comparison A structure for controlling the stepping or retreating of the count value of the light output control counter circuit according to the result to converge the drive current to a required drive current corresponding to the required output light level, and counting the light output control counter circuit In the light output control circuit having a configuration for setting the initial count value to be started,
A count indicating the amount by which the count value set in the light output control counter circuit is increased or decreased after startup depending on the magnitude of the initial count value that increases as the temperature set in the light output control counter circuit increases. A light output control circuit that determines a step and gradually reduces the counting step set in the light output control counting circuit after activation when the output light level of the light emitting element converges to a vicinity of a required output light level .

A configuration in which a drive current corresponding to the count value of the light output control counting circuit is supplied to the light emitting element, a configuration in which a monitor voltage of the light output level of the light emitting element is compared with a reference voltage corresponding to a required output light level, and comparison A structure for controlling the stepping or retreating of the count value of the light output control counter circuit according to the result to converge the drive current to a required drive current corresponding to the required output light level, and counting the light output control counter circuit In the light output control circuit having a configuration for setting the initial count value to be started,
A count indicating the amount by which the count value set in the light output control counter circuit is increased or decreased after startup depending on the magnitude of the initial count value that increases as the temperature set in the light output control counter circuit increases. A light output control circuit characterized by determining a step .