JP4682419B2 - Variable gain amplifier circuit - Google Patents

Description

【００１７】
この両辺をラプラス変換し、入出力の伝達関数Ｔを求めると、次式のようになる。
【数４】
Ｔ ＝ （ｇｍ／Ｃ）／ｓ ＝ ω0 ／ｓ ・・・（４）
ω0 ＝ｇｍ／Ｃ
【００１８】
図１５（ａ）および図１５（ｂ）に示した積分要素を、フィルタの基本要素としてフィルタを構成することにより、任意のフィルタ回路をＯＴＡとキャパシタを用いて構成することができる。
【００１９】
図１６は、ＯＴＡを用いて構成した一次のローパスフィルターを示す図である。
図１６（ａ）は、ＯＴＡを用いた一次のローパスフィルターを示す回路図である。この一次のローパスフィルターは、ＯＴＡ３０およびＯＴＡ３１と、２つのキャパシタ２を有している。
図１６（ｂ）は、図１６（ａ）に示す一次のローパスフィルターの伝達関数を表すブロック図である。
【００２０】
ＯＴＡ３０の出力端子Ｉ＋および出力端子Ｉ−は、ＯＴＡ３１の出力端子Ｉ−および出力端子Ｉ＋とそれぞれ接続されているとともに、ＯＴＡ３１の入力端子Ｖ＋および入力端子Ｖ−とそれぞれ接続されている。さらに、ＯＴＡ３０の各出力端子は、それぞれキャパシタ２を介して接地電位に接続されている。また、利得制御端子Ｇに利得制御信号Ｓ３０が入力されている。
ＯＴＡ３１の出力端子Ｉ＋および出力端子Ｉ−は、ＯＴＡ３０の出力端子Ｉ−および出力端子Ｉ＋とそれぞれ接続されているとともに、ＯＴＡ３１の入力端子Ｖ−および入力端子Ｖ＋とそれぞれ接続されている。さらに、ＯＴＡ３１の各出力端子は、それぞれキャパシタ２を介して接地電位に接続されている。また、利得制御端子Ｇに利得制御信号Ｓ３０が入力されている。
【００２１】
キャパシタ２には、ＯＴＡ３０の出力電流と、ＯＴＡ３１の出力電流が入力される。ＯＴＡ３１の出力電流は、出力電圧ｖｏが電流に変換されたものであり、出力電圧ｖｏの極性に対して反転された極性でキャパシタ２に入力されている。
ＯＴＡ３０とＯＴＡ３１が等しい相互コンダクタンスｇｍを有し、キャパシタ２が容量値Ｃを有する場合、出力電圧ｖｏは次式にように表すことができる。
【００２２】
【数５】

【００２３】
式（５）の両辺をラプラス変換し、入出力の伝達関数Ｔを求めると、次式のようになる。
【００２４】
【数６】

【００２５】
式（６）で示した伝達関数Ｔを有する一次のローパスフィルターの遮断周波数ｆ0 は、ｆ0 ＝ｇｍ／（２πＣ）となる。したがって、利得制御信号Ｓ３０を可変させることにより、ローパスフィルターの遮断周波数ｆ0 をリニアに可変させることができる。
【００２６】
図１７は、ＯＴＡを用いて構成した正弦波発振回路を示す図である。
図１７（ａ）は、ＯＴＡを用いた正弦波発振回路を示す回路図である。この正弦波発振回路は、ＯＴＡ３２およびＯＴＡ３３と、４つのキャパシタ２を有している。
図１７（ｂ）は、図１７（ａ）に示す正弦波発振回路の伝達関数を表すブロック図である。
【００２７】
ＯＴＡ３２の出力端子Ｉ＋および出力端子Ｉ−は、ＯＴＡ３３の入力端子Ｖ＋および入力端子Ｖ−とそれぞれ接続されている。また、ＯＴＡ３２の入力端子Ｖ＋および入力端子Ｖ−は、ＯＴＡ３３の出力端子Ｉ−および出力端子Ｉ＋とそれぞれ接続されている。そして、各ＯＴＡの出力端子はキャパシタ２を介してそれぞれ接地電位に接続されている。
【００２８】
図１７（ｂ）のブロック図において、図１７（ａ）に示されていない電圧ｖｉは、ＯＴＡ３２の入力に対する外乱成分を表している。すなわち、図１７（ｂ）はＯＴＡ３２の入力に混入する外乱電圧ｖｉを含めたブロック図になっている。
ＯＴＡ３２とＯＴＡ３３が等しい相互コンダクタンスｇｍを有し、キャパシタ２が容量値Ｃを有する場合、この外乱電圧ｖｉに対する出力電圧ｖｏの伝達関数は次式のようになる。
【００２９】
【数７】

【００３０】
式（７）で示した伝達関数Ｔを逆ラプラス変換すると、出力電圧ｖｏは正弦波となり、発振周波数ｆ0 は、ｆ0 ＝ｇｍ／（２πＣ）となる。したがって、利得制御信号Ｓ３０を可変させることにより、発振周波数ｆ0 をリニアに可変させることができる。
【００３１】
【発明が解決しようとする課題】
以上説明したようにＯＴＡを用いてフィルタ回路を構成すれば、相互コンダクタンスｇｍを可変させることにより、ローパスフィルタの遮断周波数や正弦波発振回路の発振周波数を簡単に制御できる利点がある。しかしながら、ＯＴＡにおける相互コンダクタンスｇｍの制御には、以下に述べる幾つかの問題点がある。
【００３２】
式（２）において示したように、ＯＴＡの相互コンダクタンスは図２における利得可変用のＭＯＳ型トランジスタＭ１３のドレイン−ソース間抵抗ｒｄｓによって決まる。このドレイン−ソース間抵抗ｒｄｓは、ゲート−ソース間に印加される電圧に応じて変動する。
一方、ＭＯＳ型トランジスタＭ１１およびＭＯＳ型トランジスタＭ１２のゲート間に入力される差動電圧の信号源は、接地電位に対して高インピーダンスである場合が多く、このため差動入力電圧には同相のノイズ成分が重畳し易い。したがって、この同相ノイズ成分によりＯＴＡの相互コンダクタンスが変動してしまう問題がある。
【００３３】
また、ドレイン−ソース間抵抗ｒｄｓは、各ＭＯＳ型トランジスタに固有のしきい値電圧によっても変動するので、同じゲート−ソース間電圧を印加しても、個体ごとに異なった抵抗値になる。すなわち、ＯＴＡの相互コンダクタンスには個体毎にばらつきが生じやすい問題がある。
さらに、このしきい値電圧は温度特性によって変動し易い。したがって、ＯＴＡの相互コンダクタンスには温度によって変動し易い問題がある。
【００３４】
このようなＯＴＡの相互コンダクタンスｇｍの変動を補償するために、従来は以下に述べるような方式が用いられている。
【００３５】
図１８は、従来における、相互コンダクタンスを設定するための第１の回路を示す図である。
図１８に示す相互コンダクタンス設定回路５０は、ＯＴＡ３４およびＯＴＡ３５、４つのキャパシタ２、波形整形部３１、位相比較部３２、チャージポンプ部３３およびローパスフィルター部３４を有している。
【００３６】
ＯＴＡ３４、ＯＴＡ３５および４つのキャパシタ２からなる回路は、図１７に示した正弦波発振回路と同じ構成を有しており、ＯＴＡ３５から正弦波の差動電圧を発生し、これを波形整形回路３１に出力している。ＯＴＡ３４およびＯＴＡ３５は、ローパスフィルター部３４から出力される利得制御信号Ｓ１を利得制御端子Ｇに受けて相互コンダクタンスを可変され、これにより波形整形回路３１に出力される正弦波の発振周波数が制御される。すなわち、ＯＴＡ３４、ＯＴＡ３５および４つのキャパシタ２からなる回路によって、一つのＶＣＯが構成されている。
【００３７】
波形整形回路３１は、ＯＴＡ３４、ＯＴＡ３５および４つのキャパシタ２からなるＶＣＯの正弦波信号を受けて、これを矩形波の信号に整形し、位相比較部３２に出力する。
位相比較部３２は、波形整形部３１からの信号と、外部の基準クロック信号Ｒｅｆ−ＣＬＫとの位相を比較し、比較の結果に応じてチャージポンプ部３３の内部キャパシタを充電または放電させる。
チャージポンプ部３３は、位相比較部３２からの信号に応じて内部キャパシタを充電または放電し、このキャパシタの電圧波形をローパスフィルター部３４において平滑させる。
ローパスフィルター部３４は、チャージポンプ部３３の出力する信号を平滑化し、利得制御信号Ｓ１として出力するとともに、ＯＴＡ３４、ＯＴＡ３５の利得制御端子Ｇに帰還する。
【００３８】
図１８に示す相互コンダクタンス設定回路は、ＯＴＡ３４、ＯＴＡ３５および４つのキャパシタ２からなる発振回路の周波数が、外部の基準クロック信号Ｒｅｆ−ＣＬＫに同期されるように構成されたＰＬＬ回路である。このＰＬＬ回路によって、ＯＴＡ３４、ＯＴＡ３５および４つのキャパシタ２からなる発振回路の発振周波数が高い精度で制御されている。
ＯＴＡ３４およびＯＴＡ３５は、他のＯＴＡ回路のレプリカ（複製）であり、同相ノイズや、個体間のばらつき、温度による変動などよって、相互コンダクタンスが他のＯＴＡと同じ傾向で変動される。したがって、相互コンダクタンスが高精度に制御されたＯＴＡ３４およびＯＴＡ３５の利得制御信号Ｓ１を他のＯＴＡに供給すれば、これらのＯＴＡの相互コンダクタンスも、ＯＴＡ３４およびＯＴＡ３５と同様に高い精度で設定される。
【００３９】
しかしながら、図１８に示した第１の相互コンダクタンス設定回路は、ＰＬＬ回路を構成するための複数のブロックによって回路の規模が大きくなってしまう問題がある。そこで、相互コンダクタンス設定回路を簡略化できる他の方式も考案されている。
【００４０】
図１９は、従来における、相互コンダクタンスを設定するための第２の回路を示す図である。
図１９に示す相互コンダクタンス設定回路５１は、ＯＴＡ３６、ＭＯＳ型トランジスタＭ１およびＭＯＳ型トランジスタＭ２、電圧源Ｖ１および電流源Ｉ１を有している。
【００４１】
ＯＴＡ３６は、入力端子Ｖ＋および入力端子Ｖ−に電圧源Ｖ１による電圧が供給されている。また、出力端子Ｉ＋はＭＯＳ型トランジスタＭ１のドレインおよび電流源Ｉ１に接続され、出力端子Ｉ−はＭＯＳ型トランジスタＭ２のドレインおよび利得制御端子Ｇに接続されている。
ＭＯＳ型トランジスタＭ１は、ドレインがゲートに接続され、ソースが接地されているとともに、ＯＴＡ３６の出力端子Ｉ＋から出力される電流の一部をドレインからソースに流している。また、ゲートがＭＯＳ型トランジスタＭ２のゲートに接続されている。
ＭＯＳ型トランジスタＭ２は、ドレインがＯＴＡ３６の出力端子Ｉ−および利得制御端子Ｇに接続され、ソースが接地されているとともに、ゲートがＭＯＳ型トランジスタＭ１のゲートに接続されている。
【００４２】
ＭＯＳ型トランジスタＭ１およびＭＯＳ型トランジスタＭ２は、一般的なカレントミラー回路を構成している。すなわち、ＭＯＳ型トランジスタＭ２のドレイン−ソース間は、ＭＯＳ型トランジスタＭ１とＭＯＳ型トランジスタＭ２のドレイン電流が等しくなるような定電流源として動作する。ＭＯＳ型トランジスタＭ１のドレインには、ＯＴＡ３６の出力端子Ｉ＋から出力される電流ｉから、電流源Ｉ１による電流ｉ１が差し引かれた（ｉ−ｉ１）という大きさの電流が流れているので、ＭＯＳ型トランジスタＭ２のドレイン−ソース間抵抗は、ドレイン電流の大きさが（ｉ−ｉ１）に近づくように変化する。
【００４３】
したがって、例えばＯＴＡ３６の差動電流が大きくなり、ＭＯＳ型トランジスタＭ２のドレイン電流が（ｉ−ｉ１）よりも小さくなった場合は、ドレイン−ソース間抵抗が小さくなり、ＭＯＳ型トランジスタＭ２のドレイン電圧は低下する。これにより、利得制御端子Ｇの電圧が低下し、ＭＯＳ型トランジスタＭ１３のゲート電圧が低下することによって相互コンダクタンスが小さくなり、ＯＴＡ３６が出力する差動電流が小さくなる。また、ＯＴＡ３６の差動電流が小さくなり、ＭＯＳ型トランジスタＭ２のドレイン電流が（ｉ−ｉ１）よりも大きくなった場合は、逆にドレイン−ソース間抵抗が大きくなり、ＭＯＳ型トランジスタＭ２のドレイン電圧が上昇する。これにより、利得制御端子Ｇの電圧が上昇し、ＭＯＳ型トランジスタＭ１３のゲート電圧が上昇することによって相互コンダクタンスが大きくなって、ＯＴＡ３６の出力する差動電流は大きくなる。このようにして、ＭＯＳ型トランジスタＭ２のドレイン電流が（ｉ−ｉ１）と等しくなるように、利得制御端子Ｇに供給される電圧が制御される。
【００４４】
ＭＯＳ型トランジスタＭ２のドレイン電流が（ｉ−ｉ１）と等しくなった場合、ＯＴＡ３６の差動電流はｉ１と等しくなるので、式（１）より、ＯＴＡ３６の相互コンダクタンスｇｍは次式の値に設定される。
【００４５】
【数８】
ｇｍ ＝ ｉ１／ｖ１ ・・・・（８）
【００４６】
式（８）において示したように、第２の相互コンダクタンス設定回路においては、電流源Ｉ１の電流ｉ１または電圧源Ｖ１の電圧ｖ１を可変させることにより、相互コンダクタンスｇｍが制御される。
【００４７】
上述したＰＬＬによる第１の相互コンダクタンス設定回路に比べ、回路が簡略化されている点において優れているが、他の問題点もある。
式（８）から分かるように、設定値に比例して相互コンダクタンスｇｍを可変させる為には、電流源Ｉ１の電流値を可変させる必要がある。しかしＯＴＡ３６の出力する差動電流の大きさは一般に微小なため、電流源Ｉ１の制御が難しくなる問題がある。例えば電流源Ｉ１を電流出力型のＤ／Ａコンバータによって構成した場合、十分な分解能を得るためには、１ＬＳＢの変化において数百ｎＡ程度の電流を制御させることが必要となる。このように、電流源Ｉ１に設定させる電流が微小になる程、相互コンダクタンスの精度が低下してしまう問題ある。
【００４８】
以上説明した問題点は、相互コンダクタンスの設定精度に関するものであるが、この他に、相互コンダクタンスの可変範囲に関する問題もある。
【００４９】
ＯＴＡに入力される差動電圧に応じて、相互コンダクタンスに比例した差動電流を出力させるためには、図２のＭＯＳ型トランジスタＭ１３による抵抗ｒｄｓが差動電圧によらず一定の大きさに保たれていなくてはならない。もし、抵抗ｒｄｓの大きさが差動電圧に応じて変わってしまうとすると、この変化に応じて差動電流も変化してしまい、差動電流の信号波形が差動電圧の信号波形と異なったものになってしまう。すなわち、出力される差動電流の信号波形に歪みが生じてしまう。
【００５０】
一般に、ＭＯＳ型トランジスタのゲート−ソース間電圧ＶGSとしきい値電圧ＶT との差（ＶGS−ＶT ）がドレイン−ソース間電圧ＶDSよりも十分大きい範囲において、ドレイン電流ＩD とドレイン−ソース間電圧ＶDSとの関係は比例関係となる。すなわち次の式が成立する。
【００５１】
【数９】

【００５２】
ただし、式（９）において比例定数βはゲートの構造によってきまる定数である。
式（９）から分かるように、ドレイン電流ＩD とドレイン−ソース間電圧ＶDSとの関係は比例関係となっており、ドレイン−ソース間抵抗ｒｄｓはゲート−ソース間電圧ＶGSによって可変される。
【００５３】
式（９）はゲート−ソース間電圧ＶGSとしきい値電圧ＶT との差（ＶGS−ＶT）がドレイン−ソース間電圧ＶDSよりも十分大きい範囲において成立する式であるが、ドレイン−ソース間電圧ＶDSが大きくなって（ＶGS−ＶT ）に近づいてくると、式（９）の代わりに次の式が成立する。
【００５４】
【数１０】

【００５５】
式（１０）から分かるように、ドレイン−ソース間電圧ＶDSが大きくなって（ＶGS−ＶT ）に近づいてくると、ドレイン電流ＩD とドレイン−ソース間電圧ＶDSとの比例関係が失われてしまう。すなわち、ドレイン−ソース間抵抗ｒｄｓがドレイン−ソース間電圧ＶDSに応じて変化してしまう。
【００５６】
したがって、歪みのない差動電流を出力させるためには、ＭＯＳ型トランジスタＭ１３のゲート−ソース間電圧をドレイン−ソース間電圧ＶDSに対して十分大きくすることが要求される。しかし、差動入力電圧の振幅が大きく、かつ相互コンダクタンスｇｍが小さい条件においては、ＭＯＳ型トランジスタＭ１３のゲート−ソース間電圧が小さくなり、ドレイン−ソース間電圧ＶDSの振幅が大きくなってしまうので、必然的に出力の差動電流が歪んでしまうことになる。
【００５７】
このように、従来のＯＴＡにおいては、相互コンダクタンスｇｍの設定値が小さい場合、大振幅の差動入力電圧に対して差動出力電流が歪んでしまうという問題がある。つまり、相互コンダクタンスｇｍの可変範囲と差動入力電圧の振幅範囲とがトレードオフの関係にあり、一方の範囲を広くした場合他方の範囲を狭くしなくてはならないという問題がある。
【００５８】
本発明はかかる事情に鑑みてなされたものであり、その目的は、簡易な回路によって相互コンダクタンスを高精度に設定することができ、また、入力電圧に制限されることなく相互コンダクタンスを広範囲に可変することができる可変利得増幅回路を提供することにある。
【００５９】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の可変利得増幅回路は、差動入力電圧が制御端子に入力される第１及び第２のトランジスタと、上記第１のトランジスタと上記第２のトランジスタとの間に接続され、制御端子に利得制御信号が入力される第３のトランジスタと、上記第１のトランジスタに流れる電流と上記第２のトランジスタに流れる電流とにそれぞれ対応する第１の出力電流と第２の出力電流との差動電流を出力する出力部とを有する第１の増幅回路と、第１及び第２の電圧がそれぞれ制御端子に入力される第４及び第５のトランジスタと、上記第４のトランジスタと上記第５のトランジスタとの間に接続され、制御端子に上記利得制御信号が入力される第６のトランジスタと、上記第４のトランジスタに流れる電流と上記第５のトランジスタに流れる電流とにそれぞれ対応する第１の電流と上記第１の電流よりも小さい第２の電流との差動電流を出力する出力部とを有する第２の増幅回路と、第３及び第４の電圧がそれぞれ制御端子に入力される第７及び第８のトランジスタと、上記第７のトランジスタと上記第８のトランジスタとの間に接続された抵抗素子と、上記第７のトランジスタに流れる電流と上記第８のトランジスタに流れる電流とにそれぞれ対応する第３の電流と上記第３の電流よりも小さい第４の電流との差動電流を出力する出力部とを有する第３の増幅回路と、上記第１の電流と上記第４の電流との合成電流と上記第２の電流と上記第３の電流との合成電流とに応じて上記利得制御信号を生成するカレントミラー回路とを有する。
【００６０】
また、本発明の第２の可変利得増幅回路は、差動入力電圧が制御端子に入力される第１及び第２のトランジスタと、上記第１のトランジスタと上記第２のトランジスタとの間に接続され、制御端子に利得制御信号が入力される第３のトランジスタと、上記第１のトランジスタに流れる電流と上記第２のトランジスタに流れる電流とに対応する出力電流を出力する出力部とを有する第１の増幅回路と、第１及び第２の電圧がそれぞれ制御端子に入力される第４及び第５のトランジスタと、上記第４のトランジスタと上記第５のトランジスタとの間に接続され、制御端子に上記利得制御信号が入力される第６のトランジスタと、上記第４のトランジスタに流れる電流と上記第５のトランジスタに流れる電流とに対応する第１の電流を出力する出力部とを有する第２の増幅回路と、第３及び第４の電圧がそれぞれ制御端子に入力される第７及び第８のトランジスタと、上記第７のトランジスタと上記第８のトランジスタとの間に接続された抵抗素子と、上記第７のトランジスタに流れる電流と上記第８のトランジスタに流れる電流とに対応する第２の電流を出力する出力部とを有する第３の増幅回路と、上記第１の電流と上記第２の電流とに応じて上記利得制御信号を生成するカレントミラー回路とを有する。
【００６１】
本発明の第１又は第２の可変利得増幅回路においては、上記第１の増幅回路が上記第１及び第２のトランジスタにそれぞれ電流を供給するための第１及び第２の電流源を有し、上記第２の増幅回路が上記第４及び第５のトランジスタにそれぞれ電流を供給するための第３及び第４の電流源を有し、上記第３の増幅回路が上記第７及び第８のトランジスタにそれぞれ電流を供給するための第５及び第６の電流源を有する。
【００６２】
また、本発明の第３の可変利得増幅回路は、差動入力電圧が制御端子に入力される第１及び第２のトランジスタと、上記第１のトランジスタと上記第２のトランジスタとの間に接続され、制御端子に第１の利得制御信号が入力される第３のトランジスタと、上記第１のトランジスタに流れる電流と上記第２のトランジスタに流れる電流とにそれぞれ対応する第１の電流と第２の電流との差動電流を出力する出力部とを有する第１の増幅回路と、上記差動入力電圧が制御端子に入力される第４及び第５のトランジスタと、上記第４のトランジスタと上記第５のトランジスタとの間に接続され、制御端子に第２の利得制御信号が入力される第６のトランジスタと、上記第４のトランジスタに流れる電流と上記第５のトランジスタに流れる電流とにそれぞれ対応する第３の電流と第４の電流との差動電流を出力する出力部とを有する第２の増幅回路と、上記第１及び第２の利得制御信号を生成する利得制御回路と、上記第１の電流と上記第４の電流との合成電流を供給するための第１の出力端子と、上記第２の電流と上記第３の電流との合成電流を供給するための第２の出力端子とを有する。
【００６３】
また、本発明の第４の可変利得増幅回路は、差動入力電圧が制御端子に入力される第１及び第２のトランジスタと、上記第１のトランジスタと上記第２のトランジスタとの間に接続され、制御端子に第１の利得制御信号が入力される第３のトランジスタと、上記第１のトランジスタに流れる電流と上記第２のトランジスタに流れる電流とにそれぞれ対応する第１の電流と第２の電流との差動電流を出力する出力部とを有する第１の増幅回路と、上記差動入力電圧が制御端子に入力される第４及び第５のトランジスタと、上記第４のトランジスタと上記第５のトランジスタとの間に接続され、制御端子に第２の利得制御信号が入力される第６のトランジスタと、上記第４のトランジスタに流れる電流と上記第５のトランジスタに流れる電流とにそれぞれ対応する第３の電流と第４の電流との差動電流を出力する出力部とを有する第２の増幅回路と、上記第１の電流と上記第４の電流との合成電流と上記第２の電流と上記第３の電流との合成電流とに応じた差動電圧を生成する電圧生成回路と、上記差動電圧が制御端子に入力される第７及び第８のトランジスタと、上記第７のトランジスタと上記第８のトランジスタとの間に接続され、制御端子に上記第１の利得制御信号が入力される第９のトランジスタと、上記第７のトランジスタに流れる電流と上記第８のトランジスタに流れる電流とにそれぞれ対応する第５の電流と第６の電流との差動電流を出力する出力部とを有する第３の増幅回路と、上記差動電圧が制御端子に入力される第１０及び第１１のトランジスタと、上記第１０のトランジスタと上記第１１のトランジスタとの間に接続され、制御端子に上記第２の利得制御信号が入力される第１２のトランジスタと、上記第１０のトランジスタに流れる電流と上記第１１のトランジスタに流れる電流とにそれぞれ対応する第７の電流と第８の電流との差動電流を出力する出力部とを有する第４の増幅回路と、上記第１及び第２の利得制御信号を生成する利得制御回路と、上記第５の電流と上記第８の電流との合成電流を供給するための第１の出力端子と、上記第６の電流と上記第７の電流との合成電流を供給するための第２の出力端子とを有する。
【００６４】
また、本発明の第５の可変利得増幅回路は、差動入力電圧が制御端子に入力される第１及び第２のトランジスタと、上記第１のトランジスタと上記第２のトランジスタとの間に接続され、制御端子に第１の利得制御信号が入力される第３のトランジスタと、上記第１のトランジスタに流れる電流と上記第２のトランジスタに流れる電流とに対応する第１の電流を出力する出力部とを有する第１の増幅回路と、上記差動入力電圧が制御端子に入力される第４及び第５のトランジスタと、上記第４のトランジスタと上記第５のトランジスタとの間に接続され、制御端子に第２の利得制御信号が入力される第６のトランジスタと、上記第４のトランジスタに流れる電流と上記第５のトランジスタに流れる電流とに対応する第２の電流を出力する出力部とを有する第２の増幅回路と、上記第１及び第２の利得制御信号を生成する利得制御回路と、上記第１の電流と上記第２の電流との合成電流を供給するための出力端子とを有する。
【００６５】
また、本発明の第６の可変利得制御回路は、差動入力電圧が制御端子に入力される第１及び第２のトランジスタと、上記第１のトランジスタと上記第２のトランジスタとの間に接続され、制御端子に第１の利得制御信号が入力される第３のトランジスタと、上記第１のトランジスタに流れる電流と上記第２のトランジスタに流れる電流とに対応する第１の電流を出力する出力部とを有する第１の増幅回路と、上記差動入力電圧が制御端子に入力される第４及び第５のトランジスタと、上記第４のトランジスタと上記第５のトランジスタとの間に接続され、制御端子に第２の利得制御信号が入力される第６のトランジスタと、上記第４のトランジスタに流れる電流と上記第５のトランジスタに流れる電流とに対応する第２の電流を出力する出力部とを有する第２の増幅回路と、上記第１の電流と上記第２の電流との合成電流に応じた信号電圧を生成する電圧生成回路と、上記信号電圧及び基準電圧がそれぞれ制御端子に入力される第７及び第８のトランジスタと、上記第７のトランジスタと上記第８のトランジスタとの間に接続され、制御端子に上記第１の利得制御信号が入力される第９のトランジスタと、上記第７のトランジスタに流れる電流と上記第８のトランジスタに流れる電流とに対応する第３の電流を出力する出力部とを有する第３の増幅回路と、上記信号電圧及び基準電圧がそれぞれ制御端子に入力される第１０及び第１１のトランジスタと、上記第１０のトランジスタと上記第１１のトランジスタとの間に接続され、制御端子に上記第２の利得制御信号が入力される第１２のトランジスタと、上記第１０のトランジスタに流れる電流と上記第１１のトランジスタに流れる電流とに対応する第４の電流を出力する出力部とを有する第４の増幅回路と、上記第１及び第２の利得制御信号を生成する利得制御回路と、上記第３の電流と上記第４の電流との合成電流を供給するための出力端子とを有する。
【００６６】
【発明の実施の形態】
以下、本発明をＯＴＡに適用した場合における６つの実施形態について、図面を参照しながら説明する。
【００６７】
＜第１の実施形態＞
図１は、本発明に係る可変利得増幅回路の第１の実施形態を示す回路図である。
図１の可変利得増幅回路は、相互コンダクタンス設定回路１００およびＯＴＡ３により構成されている。また、相互コンダクタンス設定回路１００は、ＯＴＡ１およびＯＴＡ２、ＭＯＳ型トランジスタＭ１０１およびＭＯＳ型トランジスタＭ１０２、利得設定電圧出力部Ｖd1および利得設定電圧出力部Ｖd2を有している。
【００６８】
ＯＴＡ１は、入力端子Ｖ＋と入力端子Ｖ−との間に利得設定電圧出力部Ｖd1による電圧が印加されており、利得制御端子ＧにはＭＯＳ型トランジスタＭ１０２のドレイン電圧が印加されている。また、出力端子Ｉ＋がＯＴＡ２の出力端子Ｉ−と接続され、出力端子Ｉ−がＯＴＡ２の出力端子Ｉ＋と接続されている。
ＯＴＡ２は、入力端子Ｖ＋と入力端子Ｖ−との間に利得設定電圧出力部Ｖd2による電圧が印加されている。また、出力端子Ｉ＋がＯＴＡ２の出力端子Ｉ−と接続され、出力端子Ｉ−がＯＴＡ２の出力端子Ｉ＋と接続されている。
ＭＯＳ型トランジスタＭ１０１は、ＯＴＡ１の出力端子Ｉ＋とＯＴＡ２の出力端子Ｉ−との接続点にドレインが接続されており、ソースが接地されている。また、ドレインとゲートが接続されているとともに、このゲートがＭＯＳ型トランジスタＭ１０２のゲートに接続されている。
ＭＯＳ型トランジスタＭ１０２は、ＯＴＡ１の出力端子Ｉ＋とＯＴＡ２の出力端子Ｉ−との接続点にドレインが接続されており、ソースが接地されている。また、ゲートがＭＯＳ型トランジスタＭ１０１のゲートに接続されている。さらに、ドレイン電圧がＯＴＡ１の利得制御端子Ｇに出力されているとともに、利得制御信号Ｓ１として、ＯＴＡ３の利得制御端子Ｇに出力されている。
【００６９】
ＯＴＡ３は、入力端子Ｖ＋と入力端子Ｖ−との間に入力信号電圧Ｖinが印加されており、利得制御端子Ｇには相互コンダクタンス設定回路１００による利得制御信号Ｓ１が入力されている。
【００７０】
ここで、ＯＴＡ１〜ＯＴＡ３の内部構成について、更に詳しく説明する。
【００７１】
図２は、本発明の第１の実施形態におけるＯＴＡ１およびＯＴＡ３の回路図である。
図２に示すＯＴＡは、ＭＯＳ型トランジスタＭ１１〜Ｍ１３、出力部１１、定電流回路Ｉ１１および定電流回路Ｉ１２を有している。
【００７２】
ＭＯＳ型トランジスタＭ１１は、ゲートを端子Ｖ＋に接続されており、出力部１１から流れる電流ｉ１１を、ドレインからソースを経て定電流回路Ｉ１１およびＭＯＳ型トランジスタＭ１３のドレインに流している。
ＭＯＳ型トランジスタＭ１２は、ゲートを端子Ｖ−に接続されており、出力部１１から流れる電流ｉ１２を、ドレインからソースを経て定電流回路Ｉ１２およびＭＯＳ型トランジスタＭ１３のソースに流している。
ＭＯＳ型トランジスタＭ１３は、ゲートを端子Ｇに接続されており、ＭＯＳ型トランジスタＭ１１のソースおよびＭＯＳ型トランジスタＭ１２のソースにドレインとソースがそれぞれ接続されている。
【００７３】
定電流回路Ｉ１１は、ＭＯＳ型トランジスタＭ１１のソースからの電流、およびＭＯＳ型トランジスタＭ１３のドレインからの電流を受けて、一定の電流を接地電位に流している。
定電流回路Ｉ１２は、ＭＯＳ型トランジスタＭ１２のソースからの電流、およびＭＯＳ型トランジスタＭ１３のソースからの電流を受けて、一定の電流を接地電位に流している。
【００７４】
出力部１１は、ＭＯＳ型トランジスタＭ１１のドレイン電流ｉ１１に応じた大きさの出力電流ｉ＋を端子Ｉ＋に出力している。また、ＭＯＳ型トランジスタＭ１２のドレイン電流ｉ１２に応じた大きさの出力電流ｉ−を端子Ｉ−に出力している。
【００７５】
上記の構成を有するＯＴＡ１およびＯＴＡ３の動作について説明する。
【００７６】
端子Ｖ＋と端子Ｖ−との間に差動電圧ｖが印加されると、この電圧に応じてドレイン電流ｉ１１およびドレイン電流ｉ１２が変化し、これに応じて端子Ｉ＋の電流ｉ１および端子Ｉ−の電流ｉ−の大きさが変化する。
例えば、端子Ｖ＋の電圧が端子Ｖ−の電圧よりも高い場合には、ＭＯＳ型トランジスタＭ１１のドレイン電流ｉ１１がＭＯＳ型トランジスタＭ１２のドレイン電流ｉ１２よりも大きくなり、ノードＮ１１からノードＮ１２に向かって電流ｉ１３が流れる。仮に、定電流回路Ｉ１１と定電流回路Ｉ１２による電流の大きさが等しい場合には、電流ｉ１３の大きさと、ドレイン電流ｉ１１とドレイン電流ｉ１２との差の電流（差動電流）の大きさは等しくなる。すなわち、差動電圧ｖに応じてドレイン電流ｉ１１とドレイン電流ｉ１２の差動電流が変化し、これに応じて、出力電流ｉ＋と出力電流ｉ−の差動電流も変化する。
【００７７】
ＭＯＳ型トランジスタＭ１３のドレイン−ソース間の抵抗が大きくなると、電流ｉ１３が小さくなるので、差動電圧ｖの変化に応じたドレイン電流ｉ１１とドレイン電流ｉ１２の差動電流の変化は小さくなり、出力電流ｉ＋と出力電流ｉ−の差動電流の変化も小さくなる。
また逆に、ＭＯＳ型トランジスタＭ１３のドレイン−ソース間の抵抗が小さくなると、電流ｉ１３が大きくなるので、差動電圧ｖの変化に応じたドレイン電流ｉ１１とドレイン電流ｉ１２の差動電流は大きくなり、出力電流ｉ＋と出力電流ｉ−の差動電流も大きくなる。
【００７８】
図３は、本発明の第１の実施形態におけるＯＴＡ２の回路図である。
図３に示すＯＴＡと図２に示すＯＴＡとの違いは、図２のＭＯＳ型トランジスタＭ１３が図３において抵抗Ｒ１１に置き変わっている点にある。
図３に示すＯＴＡは、ＭＯＳ型トランジスタＭ１４およびＭＯＳ型トランジスタＭ１５、抵抗Ｒ１１、出力部１２、定電流回路Ｉ１３および定電流回路Ｉ１４を有している。
【００７９】
ＭＯＳ型トランジスタＭ１４は、ゲートを端子Ｖ＋に接続されており、出力部１２から流れる電流ｉ１４を、ドレインからソースを経て定電流回路Ｉ１３および抵抗Ｒ１１に流している。
ＭＯＳ型トランジスタＭ１５は、ゲートを端子Ｖ−に接続されており、出力部１２から流れる電流ｉ１５を、ドレインからソースを経て定電流回路Ｉ１４および抵抗Ｒ１１に流している。
抵抗Ｒ１１は、ＭＯＳ型トランジスタＭ１４のソースとＭＯＳ型トランジスタＭ１５のソースとの間に接続されている。
【００８０】
定電流回路Ｉ１３は、ＭＯＳ型トランジスタＭ１４のソースからの電流、および抵抗Ｒ１１からの電流を受けて、一定の電流を接地電位に流している。
定電流回路Ｉ１４は、ＭＯＳ型トランジスタＭ１５のソースからの電流、および抵抗Ｒ１１からの電流を受けて、一定の電流を接地電位に流している。
【００８１】
出力部１２は、ＭＯＳ型トランジスタＭ１４のドレイン電流ｉ１４に応じた大きさの出力電流ｉ＋を端子Ｉ＋に出力している。また、ＭＯＳ型トランジスタＭ１５のドレイン電流ｉ１５に応じた大きさの出力電流ｉ−を端子Ｉ−に出力している。
【００８２】
上記の構成を有するＯＴＡ２の動作について説明する。
【００８３】
端子Ｖ＋と端子Ｖ−との間に差動電圧ｖが印加されると、この電圧に応じてドレイン電流ｉ１４およびドレイン電流ｉ１５が変化し、これに応じて端子Ｉ＋の電流ｉ１および端子Ｉ−の電流ｉ−の大きさが変化する。
例えば、端子Ｖ＋の電圧が端子Ｖ−の電圧よりも高い場合には、ＭＯＳ型トランジスタＭ１４のドレイン電流ｉ１４がＭＯＳ型トランジスタＭ１５のドレイン電流ｉ１５よりも大きくなり、ノードＮ１３からノードＮ１４に向かって抵抗Ｒ１１に電流が流れる。仮に、定電流回路Ｉ１１と定電流回路Ｉ１２による電流の大きさが等しい場合には、抵抗Ｒ１１に流れる電流の大きさと、ドレイン電流ｉ１４とドレイン電流ｉ１５との差の電流（差動電流）の大きさは等しくなる。すなわち、差動電圧ｖに応じてドレイン電流ｉ１４とドレイン電流ｉ１５の差動電流が変化し、これに応じて、出力電流ｉ＋と出力電流ｉ−の差動電流も変化する。
【００８４】
相互コンダクタンスは、抵抗Ｒ１１の抵抗値の逆数に比例した一定の値を有している。抵抗Ｒ１１の抵抗値が大きくなると、抵抗Ｒ１１に流れる電流が小さくなるので、差動電圧ｖの変化に応じたドレイン電流ｉ１４とドレイン電流ｉ１５の差動電流の変化は小さくなり、出力電流ｉ＋と出力電流ｉ−の差動電流の変化も小さくなる。すなわち相互コンダクタンスは小さくなる。また逆に、抵抗Ｒ１１の抵抗値が小さくなると、抵抗Ｒ１１に流れる電流が大きくなるので、差動電圧ｖの変化に応じたドレイン電流ｉ１４とドレイン電流ｉ１５の差動電流は大きくなり、出力電流ｉ＋と出力電流ｉ−の差動電流も大きくなる。すなわち相互コンダクタンスは大きくなる。
【００８５】
ここで、上述したＯＴＡ１〜ＯＴＡ３を有する、図１に示した第１の実施形態の動作について説明する。
【００８６】
互いにゲートを接続されたＭＯＳ型トランジスタＭ１０１およびＭＯＳ型トランジスタＭ１０２は、一般的なカレントミラー回路を構成している。すなわち、ＭＯＳ型トランジスタＭ１０２のドレイン−ソース間は、ＭＯＳ型トランジスタＭ１０２とＭＯＳ型トランジスタＭ１０１のドレイン電流が等しくなるような定電流源として動作する。したがって、ＯＴＡ１の出力端子Ｉ＋およびＯＴＡ２の出力端子Ｉ−からＭＯＳ型トランジスタＭ１０１のドレインに流れ込む電流の和ｉ１０１と、ＯＴＡ１の出力端子Ｉ−およびＯＴＡ２の出力端子Ｉ＋からＭＯＳ型トランジスタＭ１０２のドレインに流れ込む電流の和ｉ１０２とが等しくなるように、ＭＯＳ型トランジスタＭ１０２のドレイン−ソース間抵抗が変化する。
【００８７】
電流ｉ１０１が電流ｉ１０２より大きい場合、ＭＯＳ型トランジスタＭ１０２のドレイン−ソース間抵抗は小さくなり、これに応じてＭＯＳ型トランジスタＭ１０２のドレイン電圧が低下し、ＯＴＡ１の利得制御端子Ｇに入力される電圧が低下する。これにより、ＭＯＳ型トランジスタＭ１３のドレイン−ソース間抵抗が大きくなるので、ＯＴＡ１の相互コンダクタンスが小さくなり、出力の差動電流が小さくなる。したがって、出力端子Ｉ−の出力電流が増えて、電流ｉ１０２が大きくなる。
また、電流ｉ１０１が電流ｉ１０２より小さい場合、ＭＯＳ型トランジスタＭ１０２のドレイン−ソース間抵抗は大きくなり、これに応じてＭＯＳ型トランジスタＭ１０２のドレイン電圧が上昇し、ＯＴＡ１の利得制御端子Ｇに入力される電圧が上昇する。これにより、ＭＯＳ型トランジスタＭ１３のドレイン−ソース間抵抗が小さくなるので、ＯＴＡ１の相互コンダクタンスが大きくなり、出力の差動電流が大きくなる。したがって、出力端子Ｉ−の出力電流が減って、電流ｉ１０２が小さくなる。
このようにして、電流ｉ１０１と電流ｉ１０２とが等しくなるような制御が行われる。
【００８８】
ＯＴＡ１の出力差動電流Δｉ１は、利得設定電圧出力部Ｖd1の出力電圧ｖｄ１およびＯＴＡ１の相互コンダクタンスｇｍ１によって次の式により表される。
【００８９】
【数１１】
Δｉ１ ＝ ｇｍ１×ｖｄ１ ・・・・（１１）
【００９０】
同様に、ＯＴＡ２の出力差動電流Δｉ２は、利得設定電圧出力部Ｖd2の出力電圧ｖｄ２およびＯＴＡ２の相互コンダクタンスｇｍ２によって次の式により表される。
【００９１】
【数１２】
Δｉ２ ＝ ｇｍ２×ｖｄ２ ・・・・（１２）
【００９２】
また、電流ｉ１０１と電流ｉ１０２とが等しくなる条件から、ＯＴＡ１の出力端子Ｉ＋からの出力電流ｉｐ１、ＯＴＡ１の出力端子Ｉ−からの出力電流ｉｎ１、ＯＴＡ２の出力端子Ｉ＋からの出力電流ｉｐ２、およびＯＴＡ２の出力端子Ｉ−からの出力電流ｉｎ１は次式のような関係を有する。
【００９３】
【数１３】
ｉｎ１ ＋ ｉｐ２ ＝ ｉｐ１ ＋ ｉｎ２
ｉｐ１ − ｉｎ１ ＝ ｉｐ２ − ｉｎ２
∴ Δｉ１ ＝ Δｉ２ ・・・・・・・（１３）
【００９４】
式（１３）に式（１１）および式（１２）を代入することにより、次式が成立する。
【００９５】
【数１４】
ｇｍ１ ＝ ｇｍ２×（ｖｄ２／ｖｄ１） ・・・・・（１４）
【００９６】
式（１４）から分かるように、ＯＴＡ１の相互コンダクタンスｇｍ１は、電圧ｖｄ２と電圧ｖｄ１との比、ならびにＯＴＡ２の相互コンダクタンスｇｍ２によって決定される。ＯＴＡ２の相互コンダクタンスｇｍ２を固定値とすれば、利得設定電圧出力部Ｖd1および利得設定電圧出力部Ｖd2の出力電圧を可変させることによって、相互コンダクタンスｇｍ１を可変させることができる。そして、ＯＴＡ１と同じ電圧を利得制御端子Ｇに受けているＯＴＡ３の相互コンダクタンスは、ＯＴＡ１の相互コンダクタンスｇｍ１とほぼ等しくなる。
【００９７】
このように、第１の実施形態によれば、電圧比によって相互コンダクタンスを制御でき、図１９に示した従来方式のように微小な差動電流を制御する必要がないため、相互コンダクタンスの設定精度を向上させることができる。
【００９８】
また、次に述べるような回路によって、利得設定電圧出力部Ｖd1と利得設定電圧出力部Ｖd2の出力電圧比（ｖｄ２／ｖｄ１）を内部抵抗の比に応じて発生させることにより、温度特性や個体毎のばらつきによる出力電圧比（ｖｄ２／ｖｄ１）の変動を低減させることができる。
【００９９】
図４は、本発明における利得設定電圧出力部Ｖd1および利得設定電圧出力部Ｖd2の一実施形態を示す図である。
図４に示す利得設定電圧出力部Ｖd1および利得設定電圧出力部Ｖd2は、定電流回路Ｉ２１および定電流回路Ｉ２２、複数の抵抗Ｒ２１、複数のアナログスイッチＳＷ２１およびアナログスイッチＳＷ２２を有している。
【０１００】
アナログスイッチＳＷ２１およびアナログスイッチＳＷ２２は、例えばＭＯＳ型トランジスタ等によって構成されるスイッチであり、図示しないデジタルのスイッチ信号によってオンまたはオフに設定される。
定電流回路Ｉ２１および定電流回路Ｉ２２は、例えばＭＯＳ型トランジスタ等によって構成されるる定電流回路であり、ほぼ同じ定電流値を有している。
【０１０１】
回路の電源Ｖddから定電流回路Ｉ２１を通じて流れる一定の電流は、抵抗Ｒ２１が直列接続された回路を経て、定電流回路Ｉ２２を通じて接地電位に流れる。抵抗Ｒ２１の直列回路の各接続点には、１つのアナログスイッチＳＷ２１およびアナログスイッチＳＷ２２の一方の端子がそれぞれ接続されている。そして、アナログスイッチＳＷ２１の他方の全端子が端子Ｔ２１に接続されており、アナログスイッチＳＷ２２の他方の全端子が端子Ｔ２２に接続されている。また、抵抗Ｒ２１の直列回路と定電流回路Ｉ２２との接続点は、端子Ｔ２３に接続されている。
端子Ｔ２１は、ＯＴＡ１の入力端子Ｖ＋に接続され、端子Ｔ２２は、ＯＴＡ２の入力端子Ｖ＋に接続されている。また、端子Ｔ２３は、ＯＴＡ１およびＯＴＡ２の入力端子Ｖ−にそれぞれ接続されている。
【０１０２】
端子Ｔ２１および端子Ｔ２３が接続されるＯＴＡ１の入力端子は、ＭＯＳ型トランジスタのゲートに接続されているので、端子Ｔ２１と端子Ｔ２３との間のインピーダンスは抵抗Ｒ２１の直列回路のインピーダンスに比べて十分大きい。したがって、利得設定電圧出力部Ｖd1の出力電圧は、端子Ｔ２１と端子Ｔ２３との間における抵抗Ｒ２１の直列回路の抵抗値と、定電流回路Ｉ２１および定電流回路Ｉ２２による電流に応じて決まり、端子Ｔ２１と端子Ｔ２３との間のインピーダンスに影響されない。同様に、利得設定電圧出力部Ｖd2の出力電圧Ｖd2は、端子Ｔ２２と端子Ｔ２３との間における抵抗Ｒ２１の直列回路の抵抗値と、定電流回路Ｉ２１および定電流回路Ｉ２２による電流に応じて決まる。
【０１０３】
上述したように、利得設定電圧出力部Ｖd1および利得設定電圧出力部Ｖd2の出力電圧が、抵抗Ｒ２１の直列回路の抵抗値と、定電流回路Ｉ２１および定電流回路Ｉ２２による電流に応じて決まるので、出力電圧比（ｖｄ２／ｖｄ１）は、端子Ｔ２１−Ｔ２３間の抵抗値と、端子Ｔ２２−Ｔ２３間の抵抗値との比によって決まる。定電流回路Ｉ２１および定電流回路Ｉ２２による電流は共通であるので、出力電圧比（ｖｄ２／ｖｄ１）において、定電流回路Ｉ２１および定電流回路Ｉ２２による電流の変動は影響しない。
【０１０４】
一般に、同一ＩＣの内部に形成される抵抗の温度特性の比は極めて小さく、また、個体間における抵抗値の比のばらつきも小さい。したがって、抵抗値の比によって決まる出力電圧比（ｖｄ２／ｖｄ１）は、抵抗の温度特性や個体毎の抵抗値のばらつきによる変動の影響を受けにくい。
すなわち、図４に示す利得設定電圧出力部Ｖd1および利得設定電圧出力部Ｖd2によって電圧ｖｄ１および電圧ｖｄ２が供給されることにより、ＯＴＡ１およびＯＴＡ３の相互コンダクタンスは、出力電圧比（ｖｄ２／ｖｄ１）によって変動することが殆どなくなり、専らＯＴＡ２の相互コンダクタンスｇｍ２の変動に影響されることになる。
【０１０５】
ＯＴＡ２の相互コンダクタンスｇｍ２は、図３における抵抗Ｒ１１の抵抗値ｒ１１に応じて決まり、（１／ｒ１１）となる。そこで、ＯＴＡ３の出力端子Ｉ＋および出力端子Ｉ−に接続する負荷を抵抗Ｒ１１と同じＩＣの内部抵抗にすれば、相互コンダクタンスｇｍ２の変動と負荷抵抗の変動を、抵抗の比によって相殺させることができる。例えば、ＯＴＡ３の出力電圧Ｖout は、負荷抵抗ＲＬにより次の式で表される。
【０１０６】
【数１５】

【０１０７】
式（１５）から分かるように、ＯＴＡ３の出力電圧Ｖout は出力電圧比（ｖｄ２／ｖｄ１）と抵抗比（ＲＬ／ｒ１１）に応じて決まる。
このように、図４に示す利得設定電圧出力部Ｖd1および利得設定電圧出力部Ｖd2によって電圧ｖｄ１および電圧ｖｄ２が供給され、かつＯＴＡ３の出力電圧Ｖout が抵抗負荷によって得られることにより、ＯＴＡ３の利得が抵抗の温度特性や個体毎の抵抗値のばらつきによる変動の影響を受けにくくなり、利得の設定精度が向上される。
【０１０８】
また、図５に示す利得設定電圧出力部Ｖd1および利得設定電圧出力部Ｖd2を用いれば、ＯＴＡ３の負荷が抵抗でない場合において、ＯＴＡ３の相互コンダクタンスｇｍ３を高精度に設定させることもできる。
【０１０９】
図５は、本発明における利得設定電圧出力部Ｖd1および利得設定電圧出力部Ｖd2の他の実施形態を示す図である。
図５に示す利得設定電圧出力部Ｖd1および利得設定電圧出力部Ｖd2は、基準電圧源２１、電圧電流変換部２２および電圧電流変換部２３、ＩＣ内部の抵抗Ｒ２４、ＩＣ内部の複数の抵抗Ｒ２２および抵抗Ｒ２３、ＩＣ外部の基準抵抗Ｒ２５、複数のアナログスイッチＳＷ２３およびアナログスイッチＳＷ２４により構成されている。
【０１１０】
基準電圧源２１は、例えばバンドギャップ回路等によって高精度の電圧を出力する電圧源である。
【０１１１】
電圧電流変換部２２および電圧電流変換部２３は、基準電圧源２１から入力された電圧を所定の抵抗値に応じた電流に変換して出力する。例えば、図６に示すような回路によって構成される。
図６は、電圧電流変換部２２の一実施形態を示す回路図である。
図６に示す電圧電流変換部２２は、演算増幅器２２１、抵抗Ｒ２４、ＭＯＳ型トランジスタＭ２２１によって構成されている。
【０１１２】
演算増幅器２２１の入力端子＋には、電源電圧Ｖddを基準電位とした基準電圧源２１による基準電圧が印加されており、差動増幅器２２１の入力端子−は、抵抗Ｒ２４とＭＯＳ型トランジスタＭ２２１のソースとの接続点に接続されている。ＭＯＳ型トランジスタＭ２２１のソースは、抵抗Ｒ２４を介して電源電圧Ｖddに接続されており、ゲートには差動増幅器２２１の出力電圧が印加され、ドレイン電流が、電圧電流変換部２２の出力電流として出力されている。
【０１１３】
ＭＯＳ型トランジスタＭ２２１は、例えばｐチャンネル型のＭＯＳ型トランジスタであり、ゲート電位が低下することによってソース電流が大きくなる。
ソース電流が大きくなり、抵抗Ｒ２４による電圧降下が大きくなって、演算増幅器２２１の入力端子−の電圧が低下すると、演算増幅器２２１の出力電圧が上昇して、ＭＯＳ型トランジスタＭ２２１のゲート電位が上昇する。これによりＭＯＳ型トランジスタＭ２２１のソース電流が小さくなる。また逆に、ソース電流が小さくなり、抵抗Ｒ２４による電圧降下が小さくなって、演算増幅器２２１の入力端子−の電圧が上昇すると、演算増幅器２２１の出力電圧が低下して、ＭＯＳ型トランジスタＭ２２１のゲート電位が低下する。これによりＭＯＳ型トランジスタＭ２２１のソース電流が大きくなる。このようにして、ＭＯＳ型トランジスタＭ２２１のソース電流は一定の電流に制御される。
【０１１４】
電圧電流変換部２２の出力電流ｉ２２は、基準電圧源２１の出力電圧Ｖｒと抵抗Ｒ２４の抵抗値ｒ２４によって次式のように表される。
【０１１５】
【数１６】
ｉ２２ ＝ Ｖｒ／ｒ２４ ・・・・（１６）
【０１１６】
電圧電流変換部２３も電圧電流変換部２２と同様な構成の回路を有しており、電圧電流変換部２３の出力電流ｉ２３は、基準電圧源２１の出力電圧Ｖｒと外部の基準抵抗Ｒ２５の抵抗値ｒ２５によって次式のように表される。
【０１１７】
【数１７】
ｉ２３ ＝ Ｖｒ／ｒ２５ ・・・・（１６）
【０１１８】
上述した電圧電流変換部２２の出力電流ｉ２２は、抵抗Ｒ２２の直列回路を通じて接地電位に流れる。抵抗Ｒ２２の各接続点にはアナログスイッチＳＷ２３の一方の端子が接続されており、他方の端子は全て端子Ｔ２４に接続されている。また、抵抗Ｒ２２の接続点の一つが端子Ｔ２５に接続されている。端子Ｔ２４と端子Ｔ２５との間に発生する電圧は、利得設定電圧出力部Ｖd2の出力電圧ｖｄ２としてＯＴＡ２に出力される。すなわち、端子Ｔ２４および端子Ｔ２５が、ＯＴＡ２の入力端子Ｖ＋および入力端子Ｖ−とそれぞれ接続されている。
【０１１９】
また、上述した電圧電流変換部２３の出力電流ｉ２３は、抵抗Ｒ２３の直列回路を通じて接地電位に流れる。抵抗Ｒ２３の各接続点にはアナログスイッチＳＷ２４の一方の端子が接続されており、他方の端子は全て端子Ｔ２６に接続されている。また、抵抗Ｒ２３の接続点の一つが端子Ｔ２７に接続されている。端子Ｔ２６と端子Ｔ２７との間に発生する電圧は、利得設定電圧出力部Ｖd1の出力電圧ｖｄ１としてＯＴＡ１に出力される。すなわち、端子Ｔ２６および端子Ｔ２７が、ＯＴＡ１の入力端子Ｖ＋および入力端子Ｖ−とそれぞれ接続されている。
【０１２０】
アナログスイッチＳＷ２３の開閉によって決まる端子Ｔ２４−Ｔ２５間の抵抗値ｒ２２ａにより、利得設定電圧出力部Ｖd2の出力電圧ｖｄ２は次の式で表される。
【０１２１】
【数１８】

【０１２２】
また、アナログスイッチＳＷ２４の開閉によって決まる端子Ｔ２６−Ｔ２７間の抵抗値ｒ２３ａにより、利得設定電圧出力部Ｖd1の出力電圧ｖｄ１は次の式で表される。
【０１２３】
【数１９】

【０１２４】
式（１８）および式（１９）を式（１４）に代入することより、相互コンダクタンスｇｍ１は次式のように表される。
【０１２５】
【数２０】

【０１２６】
式（２０）から分かるように、相互コンダクタンスｇｍ１は、内部抵抗の比（ｒ２３ａ／ｒ１１）および（ｒ２２ａ／ｒ２４）と、外部の基準抵抗のコンダクタンス（１／ｒ２５）によって決まる。したがって、外部の基準抵抗Ｒ２５に高精度の抵抗を使用することによって、相互コンダクタンスｇｍ１を高精度に設定することができる。
【０１２７】
本発明における利得設定電圧出力部Ｖd1および利得設定電圧出力部Ｖd2の実施形態は、上述した２つの例に限定されず、他のさまざまな形態が可能である。
上述した実施形態においては、電流源を用いて直列抵抗に電圧を発生させているが、例えば電圧源の電圧を図４のようなアナログスイッチと直列抵抗の回路によって分圧させることにより、電圧ｖｄ１および電圧ｖｄ２を発生させることもできる。
また、ＯＴＡ２の抵抗Ｒ１１に高精度の外部基準抵抗を用いれば、図５に示す回路の代わりに図４に示す回路を用いることもできる。
【０１２８】
上述したように、本発明の第１の実施形態によれば、従来方式に比べて簡易な回路によって、温度特性や個体ばらつきなどによる利得の変動を低減させることができる。また、電圧比によって相互コンダクタンスを制御できるので、従来方式のように微小な差動電流を制御する必要がないため、相互コンダクタンスの設定精度を向上させることができる。
【０１２９】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
第２の実施形態は、第１の実施形態におけるＯＴＡの差動出力を単出力に変更したものである。
【０１３０】
図７は、本発明に係る可変利得増幅回路の第２の実施形態を示す回路図である。
図７の可変利得増幅回路は、相互コンダクタンス設定回路１０１およびＯＴＡ６を有している。また、相互コンダクタンス設定回路１０１は、ＯＴＡ４およびＯＴＡ５、ＭＯＳ型トランジスタＭ１０３およびＭＯＳ型トランジスタＭ１０４、利得設定電圧出力部Ｖd4および利得設定電圧出力部Ｖd5を有している。
【０１３１】
ＯＴＡ４は、入力端子Ｖ＋と入力端子Ｖ−との間に利得設定電圧出力部Ｖd4による電圧が印加されており、利得制御端子ＧにはＭＯＳ型トランジスタＭ１０４のドレイン電圧が印加されている。また、出力端子ＩがＭＯＳ型トランジスタＭ１０３のドレインと接続されている。
ＯＴＡ５は、入力端子Ｖ＋と入力端子Ｖ−との間に利得設定電圧出力部Ｖd5による電圧が印加されている。また、出力端子ＩがＭＯＳ型トランジスタＭ１０４のドレインと接続されている。
ＭＯＳ型トランジスタＭ１０３は、ＯＴＡ４の出力端子Ｉにドレインが接続されており、ソースが接地されている。また、ドレインとゲートが接続されているとともに、このゲートがＭＯＳ型トランジスタＭ１０４のゲートに接続されている。
ＭＯＳ型トランジスタＭ１０４は、ＯＴＡ５の出力端子Ｉにドレインが接続されており、ソースが接地されている。また、ゲートがＭＯＳ型トランジスタＭ１０３のゲートに接続されている。さらに、ドレイン電圧がＯＴＡ４の利得制御端子Ｇに出力されているとともに、利得制御信号Ｓ１として、ＯＴＡ６の利得制御端子Ｇに出力されている。
【０１３２】
ＯＴＡ６は、入力端子Ｖ＋と入力端子Ｖ−との間に入力信号電圧Ｖinが印加されており、利得制御端子Ｇには相互コンダクタンス設定回路１０１による利得制御信号Ｓ１が入力されている。
【０１３３】
ＯＴＡ４およびＯＴＡ６の内部構成について説明する。
【０１３４】
図８は、本発明の第２の実施形態におけるＯＴＡ４およびＯＴＡ６の回路図である。
図８に示すＯＴＡは、ＭＯＳ型トランジスタＭ１６〜Ｍ１８、出力部１３、定電流回路Ｉ１５および定電流回路Ｉ１６を有している。
【０１３５】
出力部１３は、ＭＯＳ型トランジスタＭ１６のドレイン電流ｉ１６と、ＭＯＳ型トランジスタＭ１７のドレイン電流ｉ１７との差動電流に応じた大きさの出力電流ｉを端子Ｉに出力している。
【０１３６】
図８に示すＯＴＡのＭＯＳ型トランジスタＭ１６〜Ｍ１８、定電流回路Ｉ１５および定電流回路Ｉ１６は、図２に示すＯＴＡのＭＯＳ型トランジスタＭ１１〜Ｍ１３、定電流回路Ｉ１１および定電流回路Ｉ１２にそれぞれ対応した同一機能を有する構成要素であり、同一の接続関係を有しているので、これらに関する説明は省略する。
【０１３７】
図８に示すＯＴＡ４およびＯＴＡ６の動作は、出力部１３により端子Ｉから出力される出力電流ｉの大きさが電流ｉ１６および電流ｉ１７の差動電流に応じた大きさをしている点を除いて、図２に示すＯＴＡの動作と同じであるので、これについての説明も省略する。
【０１３８】
ＯＴＡ５は、図３に示すＯＴＡ２の出力部１２が単出力になることを除いて、図３に示すＯＴＡ２と同一の構成要素により構成されている。ＯＴＡ５の出力部によって端子Ｉから出力される電流の大きさは、電流ｉ１４および電流ｉ１５の差動電流に応じた大きさをしている。
【０１３９】
ＯＴＡ４〜ＯＴＡ６に入力される差動電圧ｖの変化量Δｖに対する出力電流の変化量Δｉは、相互コンダクタンスｇｍによって、式（１）と同様に次式で表される。
【０１４０】
【数２１】
Δｉ ＝ ｇｍ×Δｖ ・・・・（２１）
【０１４１】
ここで、図７に示した第２の実施形態の動作について説明する。
【０１４２】
互いにゲートを接続されたＭＯＳ型トランジスタＭ１０３およびＭＯＳ型トランジスタＭ１０４は、一般的なカレントミラー回路を構成している。すなわち、ＭＯＳ型トランジスタＭ１０４のドレイン−ソース間は、ＭＯＳ型トランジスタＭ１０４とＭＯＳ型トランジスタＭ１０３のドレイン電流が等しくなるような定電流源として動作する。したがって、ＯＴＡ４の出力端子からＭＯＳ型トランジスタＭ１０３のドレインに流れ込む電流ｉ４と、ＯＴＡ５の出力端子からＭＯＳ型トランジスタＭ１０４のドレインに流れ込む電流ｉ５とが等しくなるように、ＭＯＳ型トランジスタＭ１０４のドレイン−ソース間抵抗が変化する。
【０１４３】
電流ｉ４が電流ｉ５より大きい場合、ＭＯＳ型トランジスタＭ１０４のドレイン−ソース間抵抗は小さくなり、これに応じてＭＯＳ型トランジスタＭ１０４のドレイン電圧が低下し、ＯＴＡ４の利得制御端子Ｇに入力される電圧が低下する。これにより、ＭＯＳ型トランジスタＭ１８のドレイン−ソース間抵抗が大きくなるので、ＯＴＡ４の相互コンダクタンスが小さくなり、電流ｉ４が小さくなる。
また、電流ｉ４が電流ｉ５より小さい場合、ＭＯＳ型トランジスタＭ１０４のドレイン−ソース間抵抗は大きくなり、これに応じてＭＯＳ型トランジスタＭ１０４のドレイン電圧が上昇し、ＯＴＡ４の利得制御端子Ｇに入力される電圧が上昇する。これにより、ＭＯＳ型トランジスタＭ１８のドレイン−ソース間抵抗が小さくなるので、ＯＴＡ４の相互コンダクタンスが大きくなり、電流ｉ４が大きくなる。
このようにして、電流ｉ４と電流ｉ５とが等しくなるような制御が行われる。
【０１４４】
電流ｉ４と電流ｉ５とが等しくなる条件から、式（１４）と同様にして、利得設定電圧出力部Ｖd4の出力電圧ｖｄ４、利得設定電圧出力部Ｖd5の出力電圧ｖｄ５およびＯＴＡ５の相互コンダクタンスｇｍ５により、ＯＴＡ４の相互コンダクタンスｇｍ４は次式で表される。
【０１４５】
【数２２】
ｇｍ４ ＝ ｇｍ５×（ｖｄ５／ｖｄ４） ・・・・・（２２）
【０１４６】
式（２２）から分かるように、第２の実施形態によっても、電圧比によって相互コンダクタンスを制御できる。したがって、第１の実施形態と同様に、図１９に示した従来方式のように微小な差動電流を制御する必要がないため、相互コンダクタンスの設定精度を向上させることができる。
【０１４７】
また、第２の実施形態における利得設定電圧出力部Ｖd4および利得設定電圧出力部Ｖd5においても、図４および図５で示した回路が使用できる。したがって、これらの回路を使用することにより、第１の実施形態と同様に、可変利得増幅回路の利得が温度特性や個体毎のばらつきに影響されにくくなり、利得の精度を向上させることができる。
【０１４８】
なお、図７に示した回路においては、ＯＴＡ４〜ＯＴＡ６の出力電流が吐き出し電流の場合に限定されているが、本発明はこれに限定されるものではなく、ＯＴＡ４〜ＯＴＡ６の出力電流が吸い込み電流でもかまわない。
【０１４９】
この場合には、例えばＭＯＳ型トランジスタＭ１０３およびＭＯＳ型トランジスタＭ１０４をｐチャンネル型のＭＯＳ型トランジスタとし、この各ソースを電源電圧へ接続し、さらにＭＯＳ型トランジスタＭ１０４のドレインとＯＴＡ４およびＯＴＡ６の利得制御端子との間にインバータ回路を挿入すればよい。
これにより、電流ｉ４が電流ｉ５より大きい場合には、ＭＯＳ型トランジスタＭ１０４のドレイン−ソース間抵抗は小さくなり、これに応じてＭＯＳ型トランジスタＭ１０４のドレイン電圧が上昇し、インバータ回路の出力が低下して、ＯＴＡ４の相互コンダクタンスが小さくなり、電流ｉ４が小さくなる。逆に電流ｉ４が電流ｉ５より小さい場合には、ＭＯＳ型トランジスタＭ１０４のドレイン−ソース間抵抗は大きくなり、これに応じてＭＯＳ型トランジスタＭ１０４のドレイン電圧が低下し、インバータ回路の出力が上昇して、ＯＴＡ４の相互コンダクタンスが大きくなり、電流ｉ４が大きくなる。このようにして、ＯＴＡ４〜ＯＴＡ６の出力電流が吸い込み電流の場合であっても、電流ｉ４と電流ｉ５とが等しくなるような制御を行うことができる。
【０１５０】
以上説明したように、本発明の第２の実施形態によれば、可変利得増幅回路が単出力の場合であっても、第１の実施形態と同等の効果を奏することができる。
【０１５１】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
【０１５２】
図９は、本発明に係る可変利得増幅回路の第３の実施形態を示す回路図である。
図９の可変利得増幅回路は、ＯＴＡ１１およびＯＴＡ１２、端子Ｔ１および端子Ｔ２を有している。
【０１５３】
ＯＴＡ１１およびＯＴＡ１２は、例えば図２に示すＯＴＡと同一の構成を有しているＯＴＡである。
ＯＴＡ１１およびＯＴＡ１２の入力端子Ｖ＋および入力端子Ｖ−には、同一の極性で入力信号Ｖinが入力されている。また、ＯＴＡ１１の利得制御端子Ｇには利得制御信号Ｓ１１が入力され、ＯＴＡ１２の利得制御端子Ｇには、利得制御信号Ｓ１２が入力されている。さらに、ＯＴＡ１１の出力端子Ｉ＋およびＯＴＡ１２の出力端子Ｉ−がそれぞれ端子Ｔ１に接続され、ＯＴＡ１１の出力端子Ｉ−およびＯＴＡ１２の出力端子Ｉ＋がそれぞれ端子Ｔ２に接続されている。
【０１５４】
ＯＴＡ１１の相互コンダクタンスｇｍ１１、ＯＴＡ１１の出力端子Ｉ＋からの出力電流ｉ１、ＯＴＡ１１の差動出力電流Δｉ１、ＯＴＡ１２の相互コンダクタンスｇｍ１２、ＯＴＡ１２の出力端子Ｉ＋からの出力電流ｉ２、ＯＴＡ１１の差動出力電流Δｉ２によって、端子Ｔ１からの出力電流ｉｔ１は次式のように表すことができる。
【０１５５】
【数２３】

【０１５６】
また、端子Ｔ２からの出力電流ｉｔ２は次式のように表すことができる。
【０１５７】
【数２４】

【０１５８】
式（２３）および式（２４）より、端子Ｔ１および端子Ｔ２から出力される差動電流Δｉ１２は次式のように表される。
【０１５９】
【数２５】

【０１６０】
式（２３）から分かるように、図９に示したＯＴＡ１１、ＯＴＡ１２、端子Ｔ１および端子Ｔ２からなる可変利得増幅回路の相互コンダクタンスは（ｇｍ１１−ｇｍ１２）として設定される。この可変利得増幅回路において微小な相互コンダクタンスを設定させる場合には、相互コンダクタンスｇｍ１１と相互コンダクタンスｇｍ１２との差が微小となるように各相互コンダクタンスを設定させればよく、ＯＴＡ１１またはＯＴＡ１２の相互コンダクタンスを単独で微小に設定させる必要がない。したがって、従来の可変利得増幅回路における場合のように、差動入力電圧の振幅範囲によって微小な相互コンダクタンスの設定を制限されることがなくなる。
【０１６１】
また、この可変利得増幅回路に大きな相互コンダクタンスを設定させる場合には、相互コンダクタンスｇｍ１１と相互コンダクタンスｇｍ１２との差が大きくなるように各相互コンダクタンスを設定させればよい。この場合、一方のＯＴＡに微小な相互コンダクタンスが設定される可能性があるが、端子Ｔ１および端子Ｔ２に流れる電流は大きい相互コンダクタンスを設定されたＯＴＡの電流が支配的となるので、微小な相互コンダクタンスを設定されたＯＴＡの電流に発生する波形歪みの影響は僅かである。したがって、第３の実施形態による可変利得増幅回路によれば、入力電圧の振幅範囲に制限されることなく、広い可変範囲の相互コンダクタンスを設定させることができる。
【０１６２】
以上説明したように、本発明の第３の実施形態によれば、従来の可変利得増幅回路における場合のように、差動入力電圧の振幅範囲によって微小な相互コンダクタンスの設定を制限されることがなくなり、入力電圧の振幅範囲に制限されることなく、広い可変範囲で利得を設定できる。
【０１６３】
＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。
【０１６４】
図１０は、本発明に係る可変利得増幅回路の第４の実施形態を示す回路図である。
図１０の可変利得増幅回路は、ＯＴＡ１３〜ＯＴＡ１６、抵抗３０、端子Ｔ１および端子Ｔ２を有している。
【０１６５】
ＯＴＡ１３〜ＯＴＡ１６は、例えば図２に示すＯＴＡと同一の構成を有しているＯＴＡである。
ＯＴＡ１３およびＯＴＡ１４の入力端子Ｖ＋および入力端子Ｖ−には、同一の極性で入力信号Ｖinが入力されている。また、ＯＴＡ１３の利得制御端子Ｇには利得制御信号Ｓ１１が入力され、ＯＴＡ１４の利得制御端子Ｇには、利得制御信号Ｓ１２が入力されている。さらに、ＯＴＡ１３の出力端子Ｉ＋およびＯＴＡ１４の出力端子Ｉ−が端子Ｔ１ａにそれぞれ接続され、ＯＴＡ１３の出力端子Ｉ−およびＯＴＡ１４の出力端子Ｉ＋が端子Ｔ２ａにそれぞれ接続されている。
端子Ｔ１ａおよび端子Ｔ２ａは、抵抗３０を介してそれぞれ接地電位に接続されている。
ＯＴＡ１５およびＯＴＡ１６の入力端子Ｖ＋は端子Ｔ１ａにそれぞれ接続され、入力端子Ｖ−は端子Ｔ２ａにそれぞれ接続されている。また、ＯＴＡ１５の利得制御端子Ｇには利得制御信号Ｓ１１が入力され、ＯＴＡ１６の利得制御端子Ｇには、利得制御信号Ｓ１２が入力されている。さらに、ＯＴＡ１５の出力端子Ｉ＋およびＯＴＡ１６の出力端子Ｉ−が端子Ｔ１ｂにそれぞれ接続され、ＯＴＡ１５の出力端子Ｉ−およびＯＴＡ１６の出力端子Ｉ＋が端子Ｔ２ｂにそれぞれ接続されている。
【０１６６】
第４の実施形態は、第３の実施形態における可変利得増幅回路を、電流電圧変換手段としての抵抗を介して多段に縦続接続させるものである。図１０に示す回路図においては図９の可変利得増幅回路が２段だけ縦続接続されているが、この例に限定されず、さらに多段に縦続接続させることができる。
ＯＴＡ１５およびＯＴＡ１６に入力される差動電圧Ｖin2 は、ＯＴＡ１３の相互コンダクタンスｇｍ13、ＯＴＡ１４の相互コンダクタンスｇｍ14、抵抗３０の抵抗値ｒ30によって次式のように表すことができる。
【０１６７】
【数２６】
Ｖin2 ＝（ｇｍ13−ｇｍ14）×Ｖin×ｒ30 ・・・（２６）
【０１６８】
式（２６）より、ＯＴＡ１５の相互コンダクタンスｇｍ15、ＯＴＡ１６の相互コンダクタンスｇｍ16によって、端子Ｔ１および端子Ｔ２から出力される差動電流Δｉ12は次式のように表される。
【０１６９】
【数２７】

【０１７０】
式（２７）から分かるように、第４の実施形態によれば、第３の実施形態で得られる相互コンダクタンスが、縦続接続される各ＯＴＡの相互コンダクタンスと、各段のＯＴＡを接続する抵抗３０の抵抗値との積になっている。このように、全体の相互コンダクタンスが各段の相互コンダクタンスの積となるので、第３の実施形態で得られる相互コンダクタンスに比べ、全体の相互コンダクタンスをさらに広範囲に可変させることができる。
【０１７１】
なお、図１０に示す第４の実施形態においてはＯＴＡ１３およびＯＴＡ１５の利得制御端子Ｇに共通な利得制御信号Ｓ１１が入力され、またＯＴＡ１４およびＯＴＡ１６の利得制御端子Ｇに共通な利得制御信号Ｓ１２が入力されているが、本発明はこの例に限定されず、それぞれに別な利得制御信号を与えることもできる。
【０１７２】
以上説明した第３の実施形態および第４の実施形態において、利得制御信号Ｓ１１および利得制御信号Ｓ１２を、第１の実施形態において説明した相互コンダクタンス設定回路により生成させることもできる。
【０１７３】
図１１は、本発明の第３の実施形態および第４の実施形態において、利得制御信号Ｓ１１および利得制御信号Ｓ１２を生成する相互コンダクタンス制御回路を示す回路図である。
図１１の相互コンダクタンス制御回路は、相互コンダクタンス設定回路１０２および相互コンダクタンス設定回路１０３および利得設定回路２００を有している。この相互コンダクタンス設定回路１０２は、ＯＴＡ１０１およびＯＴＡ２、ＭＯＳ型トランジスタＭ１０１およびＭＯＳ型トランジスタＭ１０２、利得設定電圧出力部２０Ａを有している。また、相互コンダクタンス設定回路１０３は、ＯＴＡ１０３およびＯＴＡ４、ＭＯＳ型トランジスタＭ１０３およびＭＯＳ型トランジスタＭ１０４、利得設定電圧出力部２０Ｂを有している。
【０１７４】
相互コンダクタンス設定回路１０２および相互コンダクタンス設定回路１０３は、図１において説明した第１の実施形態と同一の構成要素を有しているので、これについての説明は省略する。
また、利得設定電圧出力部２０Ａおよび利得設定電圧出力部２０Ｂは、図４において説明した回路と同一の構成要素を有しているので、これについての説明も省略する。なお、利得設定電圧出力部２０Ａおよび利得設定電圧出力部２０Ｂに入力される利得設定信号Ｓ２０１および利得設定信号Ｓ２０２は、アナログスイッチの開閉を制御するデジタル信号である。
【０１７５】
利得設定回路２００は、デジタルの利得設定信号Ｓ２００に応じた差を有する利得設定信号Ｓ２０１および利得設定信号Ｓ２０２を生成するロジック回路である。相互コンダクタンス設定回路１０２および相互コンダクタンス設定回路１０３においては、利得設定信号Ｓ２０１および利得設定信号Ｓ２０２に応じた利得制御信号Ｓ１１および利得制御信号Ｓ１２が生成され、この利得制御信号の差に応じて、図９および図１０に示す可変利得増幅回路の相互コンダクタンスが決定されるので、利得設定信号Ｓ２００に応じて利得設定信号Ｓ２０１と利得設定信号Ｓ２０２との差が制御されることにより、可変利得増幅回路の相互コンダクタンスが制御される。すなわち、利得設定信号Ｓ２００に応じて、図９および図１０に示す可変利得増幅回路の相互コンダクタンスが制御される。
【０１７６】
図１１に示す相互コンダクタンス制御回路によって図９および図１０の可変利得増幅回路に利得制御信号Ｓ１１および利得制御信号Ｓ１２が供給されることにより、可変利得増幅回路の利得可変範囲を従来に比べて拡大できることに加えて、設定される利得が温度や個体ばらつきの変動に影響されにくくなり、利得の設定精度を向上させることができる。
【０１７７】
＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。
第５の実施形態は、上述した第３の実施形態におけるＯＴＡを差動出力から単出力に変更したものである。
【０１７８】
図１２は、本発明に係る可変利得増幅回路の第５の実施形態を示す回路図である。
図１２の可変利得増幅回路は、ＯＴＡ１７およびＯＴＡ１８、端子Ｔを有している。
【０１７９】
ＯＴＡ１７およびＯＴＡ１８は、例えば図８に示すＯＴＡと同一の構成を有しているＯＴＡである。
ＯＴＡ１７およびＯＴＡ１８の入力端子Ｖ＋および入力端子Ｖ−には、互いに逆の極性となるように入力信号Ｖinが入力されている。また、ＯＴＡ１７の利得制御端子Ｇには利得制御信号Ｓ１１が入力され、ＯＴＡ１８の利得制御端子Ｇには、利得制御信号Ｓ１２が入力されている。さらに、ＯＴＡ１７の出力端子とＯＴＡ１８の出力端子がそれぞれ端子Ｔに接続されている。
【０１８０】
ＯＴＡ１７の相互コンダクタンスｇｍ１７、ＯＴＡ１７の出力電流ｉ１７、ＯＴＡ１８の相互コンダクタンスｇｍ１８、ＯＴＡ１８の出力電流ｉ１８によって、端子Ｔからの出力電流ｉｔは次式のように表すことができる。
【０１８１】
【数２８】

【０１８２】
式（２８）から分かるように、図１２に示したＯＴＡ１７、ＯＴＡ１８および端子Ｔからなる可変利得増幅回路の相互コンダクタンスは（ｇｍ１７−ｇｍ１８）として設定される。この可変利得増幅回路において微小な相互コンダクタンスを設定させる場合には、相互コンダクタンスｇｍ１７と相互コンダクタンスｇｍ１８との差が微小となるように各相互コンダクタンスを設定させればよく、ＯＴＡ１７またはＯＴＡ１８の相互コンダクタンスを単独で微小に設定させる必要がない。したがって、従来の可変利得増幅回路における場合のように、差動入力電圧の振幅範囲によって微小な相互コンダクタンスの設定を制限されることがなくなる。
【０１８３】
また、この可変利得増幅回路に大きな相互コンダクタンスを設定させる場合には、相互コンダクタンスｇｍ１７と相互コンダクタンスｇｍ１８との差が大きくなるように各相互コンダクタンスを設定させればよい。この場合、一方のＯＴＡに微小な相互コンダクタンスが設定される可能性があるが、端子Ｔに流れる電流は大きい相互コンダクタンスを設定されたＯＴＡの電流が支配的となるので、微小な相互コンダクタンスを設定されたＯＴＡの電流に発生する波形歪みの影響は僅かである。したがって、第５の実施形態による可変利得増幅回路によれば、入力電圧の振幅範囲に制限されることなく、広い可変範囲の相互コンダクタンスを設定させることができる。
【０１８４】
以上説明したように、本発明の第５の実施形態によれば、可変利得増幅回路が単出力の場合であっても、第３の実施形態と同等の効果を奏することができる。
【０１８５】
＜第６の実施形態＞
次に、本発明の第６の実施形態について説明する。
【０１８６】
図１３は、本発明に係る可変利得増幅回路の第６の実施形態を示す回路図である。
図１３の可変利得増幅回路は、ＯＴＡ１９〜ＯＴＡ２２、抵抗Ｒ３０、端子Ｔを有する。
【０１８７】
ＯＴＡ１９〜ＯＴＡ２２は、例えば図８に示すＯＴＡと同一の構成を有しているＯＴＡである。
ＯＴＡ１９およびＯＴＡ２０の入力端子Ｖ＋および入力端子Ｖ−には、互いに逆の極性となるように入力信号Ｖinが入力されている。また、ＯＴＡ１９の利得制御端子Ｇには利得制御信号Ｓ１１が入力され、ＯＴＡ２０の利得制御端子Ｇには、利得制御信号Ｓ１２が入力されている。さらに、ＯＴＡ１９とＯＴＡ２０の出力端子が端子Ｔａにそれぞれ接続されている。
端子Ｔａは、抵抗３０を介して接地電位に接続されている。
ＯＴＡ２１の入力端子Ｖ＋およびＯＴＡ２２の入力端子Ｖ−は端子Ｔａにそれぞれ接続され、ＯＴＡ２１の入力端子Ｖ−およびＯＴＡ２２の入力端子Ｖ＋はそれぞれ接地されている。また、ＯＴＡ２１の利得制御端子Ｇには利得制御信号Ｓ１１が入力され、ＯＴＡ２２の利得制御端子Ｇには、利得制御信号Ｓ１２が入力されている。さらに、ＯＴＡ２１とＯＴＡ２２の出力端子がそれぞれ端子Ｔｂに接続されている。
【０１８８】
第６の実施形態は、第５の実施形態における可変利得増幅回路を、電流電圧変換手段を介して多段に縦続接続させるものである。図１３に示す回路図においては図１２の可変利得増幅回路が２段だけ縦続接続されているが、この例に限定されず、さらに多段に縦続接続させることができる。
ＯＴＡ２１およびＯＴＡ２２に入力される差動電圧Ｖin2 は、ＯＴＡ１９の相互コンダクタンスｇｍ19、ＯＴＡ２０の相互コンダクタンスｇｍ20、抵抗Ｒ３０の抵抗値ｒ30によって次式のように表すことができる。
【０１８９】
【数２９】
Ｖin2 ＝ （ｇｍ19−ｇｍ20）×Ｖin×ｒ30 ・・・（２９）
【０１９０】
式（２９）より、ＯＴＡ２１の相互コンダクタンスｇｍ21、ＯＴＡ２２の相互コンダクタンスｇｍ22によって、端子Ｔから出力される電流ｉｔは次式のように表される。
【０１９１】
【数３０】

【０１９２】
式（３０）から分かるように、第６の実施形態によれば、第５の実施形態で得られる相互コンダクタンスが、縦続接続される各ＯＴＡの相互コンダクタンスと、各段のＯＴＡを接続する抵抗Ｒ３０の抵抗値との積になっている。このように、全体の相互コンダクタンスが各段の相互コンダクタンスの積となるので、第５の実施形態に比べて、全体の相互コンダクタンスをさらに広範囲に可変することができる。
【０１９３】
なお、図１３に示す第６の実施形態においてはＯＴＡ１９およびＯＴＡ２１の利得制御端子Ｇに共通な利得制御信号Ｓ１１が入力され、またＯＴＡ２０およびＯＴＡ２２の利得制御端子Ｇに共通な利得制御信号Ｓ１２が入力されているが、本発明はこの例に限定されず、それぞれに別な利得制御信号を与えることもできる。
【０１９４】
以上説明した第５の実施形態および第６の実施形態において、利得制御信号Ｓ１１および利得制御信号Ｓ１２を、第２の実施形態において説明した相互コンダクタンス設定回路により生成させることもできる。
【０１９５】
図１４は、本発明の第５の実施形態および第６の実施形態において、利得制御信号Ｓ１１および利得制御信号Ｓ１２を生成する相互コンダクタンス制御回路を示す回路図である。
図１４の相互コンダクタンス制御回路は、相互コンダクタンス設定回路１０４および相互コンダクタンス設定回路１０５および利得設定回路２００を有している。この相互コンダクタンス設定回路１０４は、ＯＴＡ１０５およびＯＴＡ６、ＭＯＳ型トランジスタＭ１０５およびＭＯＳ型トランジスタＭ１０６、利得設定電圧出力部２０Ｃを有している。また、相互コンダクタンス設定回路１０５は、ＯＴＡ１０７およびＯＴＡ８、ＭＯＳ型トランジスタＭ１０７およびＭＯＳ型トランジスタＭ１０８、利得設定電圧出力部２０Ｄを有している。
【０１９６】
相互コンダクタンス設定回路１０４および相互コンダクタンス設定回路１０５は、図７において説明した第２の実施形態と同一の構成要素を有しているので、これについての説明は省略する。
また、利得設定電圧出力部２０Ｃおよび利得設定電圧出力部２０Ｄは、図１１において説明した利得設定電圧出力部２０Ｃおよび利得設定電圧出力部２０Ｄとと同一の構成要素を有しているので、これについての説明も省略する。
利得設定回路２００は、図１１において説明した利得設定回路２００と同一の構成要素である。
【０１９７】
図１４に示す相互コンダクタンス制御回路によって図１２および図１３の可変利得増幅回路に利得制御信号Ｓ１１および利得制御信号Ｓ１２が供給されることにより、可変利得増幅回路の利得可変範囲を従来に比べて拡大できることに加えて、設定される利得が温度や個体ばらつきの変動に影響されにくくなり、利得の設定精度を向上させることができる。
【０１９８】
【発明の効果】
本発明の可変利得増幅回路によれば、簡易な回路によって、温度特性や個体毎のばらつき等による利得の変動を低減でき、利得を高精度に設定できる。また、入力電圧の振幅範囲に制限されることなく、広範囲に利得を可変させることができる。
【図面の簡単な説明】
【図１】本発明に係る可変利得増幅回路の第１の実施形態を示す回路図である。
【図２】本発明の第１の実施形態におけるＯＴＡ１およびＯＴＡ３の回路図である。
【図３】本発明の第１の実施形態におけるＯＴＡ２の回路図である。
【図４】本発明における利得設定電圧出力部Ｖd1および利得設定電圧出力部Ｖd2の一実施形態を示す図である。
【図５】本発明における利得設定電圧出力部Ｖd1および利得設定電圧出力部Ｖd2の他の実施形態を示す図である。
【図６】電圧電流変換部２２の一実施形態を示す回路図である。
【図７】本発明に係る可変利得増幅回路の第２の実施形態を示す回路図である。
【図８】本発明の第２の実施形態におけるＯＴＡ４およびＯＴＡ６の回路図である。
【図９】本発明に係る可変利得増幅回路の第３の実施形態を示す回路図である。
【図１０】本発明に係る可変利得増幅回路の第４の実施形態を示す回路図である。
【図１１】本発明の第３の実施形態および第４の実施形態において、利得制御信号Ｓ１１および利得制御信号Ｓ１２を生成する相互コンダクタンス制御回路を示す回路図である。
【図１２】本発明に係る可変利得増幅回路の第５の実施形態を示す回路図である。
【図１３】本発明に係る可変利得増幅回路の第６の実施形態を示す回路図である。
【図１４】本発明の第５の実施形態および第６の実施形態において、利得制御信号Ｓ１１および利得制御信号Ｓ１２を生成する相互コンダクタンス制御回路を示す回路図である。
【図１５】ＯＴＡを用いて構成したフィルター回路の積分要素を示す図である。
【図１６】ＯＴＡを用いて構成した一次のローパスフィルターを示す図である。
【図１７】ＯＴＡを用いて構成した正弦波発振回路を示す図である。
【図１８】従来における、相互コンダクタンスを設定するための第１の回路を示す図である。
【図１９】従来における、相互コンダクタンスを設定するための第２の回路を示す図である。
【符号の説明】
ＯＴＡ１〜ＯＴＡ２２…ＯＴＡ、Ｍ１１〜Ｍ１０８…ＭＯＳ型トランジスタ、１１〜１３…出力部、Ｒ１１〜Ｒ３０，３０…抵抗、ＳＷ２１〜ＳＷ２４…アナログスイッチ、Ｉ１１〜Ｉ２２…定電流回路、２１…基準電圧源、２２，２３…電圧電流変換部、Ｖd1〜Ｖd5，２０Ａ〜２０Ｄ…利得設定電圧出力部、２００…利得設定回路、Ｔ，Ｔ１，Ｔ２…端子。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a variable gain amplifier circuit that converts an input voltage into an output current with a variable transconductance.
[0002]
[Prior art]
There is a current output type variable gain amplifying circuit called OTA (Operational Transconductance Amplifier) which has a transconductance which can be changed by an external control signal and converts an input differential voltage into a current corresponding to the transconductance.
[0003]
FIG. 2 is a diagram showing a basic configuration of OTA.
The OTA shown in FIG. 2 includes MOS transistors M11 to M13, an output unit 11, a constant current circuit I11, and a constant current circuit I12.
[0004]
The MOS transistor M11 has a gate connected to the terminal V +, and a current i11 flowing from the output unit 11 flows from the drain through the source to the constant current circuit I11 and the drain of the MOS transistor M13.
The MOS transistor M12 has a gate connected to the terminal V-, and allows a current i12 flowing from the output unit 11 to flow from the drain to the source to the constant current circuit I12 and the source of the MOS transistor M13.
The MOS transistor M13 has a gate connected to the gain control terminal G, and a drain and a source connected to the source of the MOS transistor M11 and the source of the MOS transistor M12, respectively.
[0005]
The constant current circuit I11 receives a current from the source of the MOS transistor M11 and a current from the drain of the MOS transistor M13, and passes a constant current to the ground potential.
The constant current circuit I12 receives a current from the source of the MOS transistor M12 and a current from the source of the MOS transistor M13, and passes a constant current to the ground potential.
[0006]
The output unit 11 outputs an output current i + having a magnitude corresponding to the drain current i11 of the MOS transistor M11 to the terminal I +. Further, an output current i− having a magnitude corresponding to the drain current i12 of the MOS transistor M12 is output to the terminal I−.
[0007]
When the differential voltage v is applied between the terminal V + and the terminal V−, the drain current i11 and the drain current i12 change according to the voltage, and the current i1 of the terminal I + and the terminal I− change accordingly. The magnitude of the current i− changes.
For example, when the voltage at the terminal V + is higher than the voltage at the terminal V−, the drain current i11 of the MOS transistor M11 is larger than the drain current i12 of the MOS transistor M12, and current flows from the node N11 toward the node N12. i13 flows. If the currents of the constant current circuit I11 and the constant current circuit I12 are equal, the current i13 and the difference current (differential current) between the drain current i11 and the drain current i12 are equal. Become. That is, the differential current of the drain current i11 and the drain current i12 changes according to the differential voltage v, and the differential current of the output current i + and the output current i− also changes accordingly.
[0008]
When the resistance between the drain and source of the MOS transistor M13 increases, the current i13 decreases, so that the change in the differential current between the drain current i11 and the drain current i12 according to the change in the differential voltage v decreases, and the output current The change in differential current between i + and output current i− is also reduced.
Conversely, when the resistance between the drain and the source of the MOS transistor M13 is reduced, the current i13 is increased, so that the differential current of the drain current i11 and the drain current i12 corresponding to the change of the differential voltage v is increased. The differential current between the output current i + and the output current i− also increases.
[0009]
The change amount Δid of the differential current between the output current i + and the output current i− with respect to the change amount Δv of the differential voltage v is expressed by the mutual conductance gm as follows.
[0010]
[Expression 1]
Δid = gm × Δv (1)
[0011]
The magnitude of the mutual conductance gm changes according to the drain-source resistance rds of the MOS transistor M13, and generally the following equation is established.
[0012]
[Expression 2]
gm = 1 / rds (2)
[0013]
Therefore, by changing the voltage applied to the gain control terminal G, the mutual conductance gm of the OTA shown in FIG. 2 can be arbitrarily changed.
[0014]
The OTA having such characteristics is applied to, for example, a filter circuit capable of arbitrarily controlling the band.
FIG. 15 is a diagram illustrating integration elements of a filter circuit configured using OTA.
FIG. 15A is a circuit diagram showing an integration element using OTA. This integration element has an OTA and two capacitors 2.
FIG. 15B is a block diagram showing a transfer function of the integration element shown in FIG.
[0015]
As shown in FIG. 15A, the output terminal I + and the output terminal I− of the OTA are each connected to the ground potential via the capacitor 2.
When a minute voltage vi is applied between the input terminal V + and the input terminal V− of the OTA, the voltage vo generated between the output terminal I + and the output terminal I− is when the capacitor 2 has a capacitance value C. It can be expressed as:
[0016]
[Equation 3]

[0017]
When these two sides are Laplace transformed to obtain the input / output transfer function T, the following equation is obtained.
[Expression 4]
T = (gm / C) / s = ω0 / s (4)
ω0 = gm / C
[0018]
By configuring the integration element shown in FIGS. 15A and 15B as a basic element of the filter, an arbitrary filter circuit can be configured using an OTA and a capacitor.
[0019]
FIG. 16 is a diagram illustrating a first-order low-pass filter configured using OTA.
FIG. 16A is a circuit diagram showing a first-order low-pass filter using OTA. This primary low-pass filter has OTA 30 and OTA 31 and two capacitors 2.
FIG. 16B is a block diagram showing a transfer function of the first-order low-pass filter shown in FIG.
[0020]
The output terminal I + and the output terminal I− of the OTA 30 are connected to the output terminal I− and the output terminal I + of the OTA 31, respectively, and are connected to the input terminal V + and the input terminal V− of the OTA 31, respectively. Further, each output terminal of the OTA 30 is connected to the ground potential via the capacitor 2. A gain control signal S30 is input to the gain control terminal G.
The output terminal I + and the output terminal I− of the OTA 31 are connected to the output terminal I− and the output terminal I + of the OTA 30, respectively, and are connected to the input terminal V− and the input terminal V + of the OTA 31, respectively. Further, each output terminal of the OTA 31 is connected to the ground potential via the capacitor 2. A gain control signal S30 is input to the gain control terminal G.
[0021]
The capacitor 2 receives the output current of the OTA 30 and the output current of the OTA 31. The output current of the OTA 31 is obtained by converting the output voltage vo into a current, and is input to the capacitor 2 with a polarity inverted with respect to the polarity of the output voltage vo.
When OTA30 and OTA31 have the same mutual conductance gm and the capacitor 2 has a capacitance value C, the output voltage vo can be expressed as
[0022]
[Equation 5]

[0023]
When Laplace transform is performed on both sides of Equation (5) to obtain the input / output transfer function T, the following equation is obtained.
[0024]
[Formula 6]

[0025]
The cut-off frequency f0 of the first-order low-pass filter having the transfer function T shown in Expression (6) is f0 = gm / (2πC). Therefore, the cutoff frequency f0 of the low-pass filter can be linearly varied by varying the gain control signal S30.
[0026]
FIG. 17 is a diagram illustrating a sine wave oscillation circuit configured using OTA.
FIG. 17A is a circuit diagram showing a sine wave oscillation circuit using OTA. This sine wave oscillation circuit has OTA 32 and OTA 33 and four capacitors 2.
FIG. 17B is a block diagram showing a transfer function of the sine wave oscillation circuit shown in FIG.
[0027]
The output terminal I + and the output terminal I− of the OTA 32 are connected to the input terminal V + and the input terminal V− of the OTA 33, respectively. The input terminal V + and the input terminal V− of the OTA 32 are connected to the output terminal I− and the output terminal I + of the OTA 33, respectively. The output terminal of each OTA is connected to the ground potential via the capacitor 2.
[0028]
In the block diagram of FIG. 17B, the voltage vi not shown in FIG. 17A represents a disturbance component with respect to the input of the OTA 32. That is, FIG. 17B is a block diagram including the disturbance voltage vi mixed in the input of the OTA 32.
When the OTA 32 and the OTA 33 have the same mutual conductance gm and the capacitor 2 has the capacitance value C, the transfer function of the output voltage vo with respect to the disturbance voltage vi is as follows.
[0029]
[Expression 7]

[0030]
When the transfer function T shown in Expression (7) is subjected to inverse Laplace transform, the output voltage vo becomes a sine wave, and the oscillation frequency f0 becomes f0 = gm / (2πC). Therefore, the oscillation frequency f0 can be linearly varied by varying the gain control signal S30.
[0031]
[Problems to be solved by the invention]
As described above, if the filter circuit is configured using OTA, there is an advantage that the cut-off frequency of the low-pass filter and the oscillation frequency of the sine wave oscillation circuit can be easily controlled by changing the mutual conductance gm. However, there are some problems described below in controlling the mutual conductance gm in OTA.
[0032]
As shown in the equation (2), the mutual conductance of OTA is determined by the drain-source resistance rds of the gain-variable MOS transistor M13 in FIG. The drain-source resistance rds varies according to the voltage applied between the gate and the source.
On the other hand, the signal source of the differential voltage inputted between the gates of the MOS transistor M11 and the MOS transistor M12 often has a high impedance with respect to the ground potential. Easy to superimpose components. Therefore, there is a problem that the mutual conductance of the OTA varies due to the in-phase noise component.
[0033]
Further, since the drain-source resistance rds varies depending on the threshold voltage inherent to each MOS transistor, even if the same gate-source voltage is applied, the resistance value differs for each individual. That is, there is a problem that the OTA mutual conductance tends to vary from individual to individual.
Furthermore, this threshold voltage is likely to vary depending on the temperature characteristics. Therefore, there is a problem that the transconductance of OTA tends to fluctuate with temperature.
[0034]
In order to compensate for such fluctuations in the mutual conductance gm of OTA, the following method has been conventionally used.
[0035]
FIG. 18 is a diagram illustrating a conventional first circuit for setting mutual conductance.
A transconductance setting circuit 50 shown in FIG. 18 includes an OTA 34 and an OTA 35, four capacitors 2, a waveform shaping unit 31, a phase comparison unit 32, a charge pump unit 33, and a low-pass filter unit 34.
[0036]
The circuit composed of the OTA 34, the OTA 35, and the four capacitors 2 has the same configuration as the sine wave oscillation circuit shown in FIG. 17 and generates a sine wave differential voltage from the OTA 35 and supplies it to the waveform shaping circuit 31. Output. The OTA 34 and OTA 35 receive the gain control signal S1 output from the low-pass filter unit 34 at the gain control terminal G to change the mutual conductance, thereby controlling the oscillation frequency of the sine wave output to the waveform shaping circuit 31. . That is, one VCO is configured by a circuit including the OTA 34, the OTA 35, and the four capacitors 2.
[0037]
The waveform shaping circuit 31 receives a VCO sine wave signal composed of the OTA 34, OTA 35, and the four capacitors 2, shapes it into a rectangular wave signal, and outputs it to the phase comparison unit 32.
The phase comparison unit 32 compares the phase of the signal from the waveform shaping unit 31 with the phase of the external reference clock signal Ref-CLK, and charges or discharges the internal capacitor of the charge pump unit 33 according to the comparison result.
The charge pump unit 33 charges or discharges the internal capacitor according to the signal from the phase comparison unit 32, and smoothes the voltage waveform of the capacitor in the low-pass filter unit 34.
The low-pass filter unit 34 smoothes the signal output from the charge pump unit 33, outputs the signal as a gain control signal S1, and feeds it back to the gain control terminals G of the OTA 34 and OTA 35.
[0038]
The transconductance setting circuit shown in FIG. 18 is a PLL circuit configured such that the frequency of the oscillation circuit including the OTA 34, the OTA 35, and the four capacitors 2 is synchronized with the external reference clock signal Ref-CLK. By this PLL circuit, the oscillation frequency of the oscillation circuit composed of the OTA 34, OTA 35 and the four capacitors 2 is controlled with high accuracy.
The OTA 34 and OTA 35 are replicas (replicas) of other OTA circuits, and their mutual conductance is changed in the same tendency as other OTAs due to in-phase noise, variation among individuals, variation due to temperature, and the like. Accordingly, if the OTA 34 and the OTA 35 gain control signals S1 whose mutual conductances are controlled with high accuracy are supplied to other OTAs, the mutual conductances of these OTAs are set with high accuracy as with the OTAs 34 and OTA 35.
[0039]
However, the first transconductance setting circuit shown in FIG. 18 has a problem that the scale of the circuit becomes large due to a plurality of blocks constituting the PLL circuit. Therefore, other methods that can simplify the mutual conductance setting circuit have been devised.
[0040]
FIG. 19 is a diagram showing a conventional second circuit for setting mutual conductance.
A transconductance setting circuit 51 shown in FIG. 19 includes an OTA 36, a MOS transistor M1, a MOS transistor M2, a voltage source V1, and a current source I1.
[0041]
In the OTA 36, the voltage from the voltage source V1 is supplied to the input terminal V + and the input terminal V-. The output terminal I + is connected to the drain of the MOS transistor M1 and the current source I1, and the output terminal I− is connected to the drain of the MOS transistor M2 and the gain control terminal G.
In the MOS transistor M1, the drain is connected to the gate, the source is grounded, and part of the current output from the output terminal I + of the OTA 36 flows from the drain to the source. The gate is connected to the gate of the MOS transistor M2.
The MOS transistor M2 has a drain connected to the output terminal I− and the gain control terminal G of the OTA 36, a source grounded, and a gate connected to the gate of the MOS transistor M1.
[0042]
The MOS transistor M1 and the MOS transistor M2 constitute a general current mirror circuit. That is, the drain-source between the MOS transistor M2 operates as a constant current source so that the drain currents of the MOS transistor M1 and the MOS transistor M2 are equal. Since the current of the magnitude (i-i1) obtained by subtracting the current i1 from the current source I1 from the current i output from the output terminal I + of the OTA 36 flows in the drain of the MOS transistor M1, the MOS type The drain-source resistance of the transistor M2 changes so that the magnitude of the drain current approaches (i-i1).
[0043]
Therefore, for example, when the differential current of the OTA 36 becomes large and the drain current of the MOS transistor M2 becomes smaller than (i-i1), the drain-source resistance becomes small, and the drain voltage of the MOS transistor M2 becomes descend. As a result, the voltage at the gain control terminal G decreases, the gate voltage of the MOS transistor M13 decreases, the mutual conductance decreases, and the differential current output from the OTA 36 decreases. On the other hand, when the differential current of the OTA 36 is reduced and the drain current of the MOS transistor M2 is larger than (i-i1), the drain-source resistance is increased, and the drain voltage of the MOS transistor M2 is increased. Rises. As a result, the voltage at the gain control terminal G rises, the gate voltage of the MOS transistor M13 rises, the mutual conductance increases, and the differential current output from the OTA 36 increases. In this way, the voltage supplied to the gain control terminal G is controlled so that the drain current of the MOS transistor M2 becomes equal to (i-i1).
[0044]
When the drain current of the MOS transistor M2 becomes equal to (i−i1), the differential current of the OTA 36 becomes equal to i1, and therefore, the mutual conductance gm of the OTA 36 is set to the value of the following equation from the equation (1). The
[0045]
[Equation 8]
gm = i1 / v1 (8)
[0046]
As shown in Expression (8), in the second transconductance setting circuit, the transconductance gm is controlled by varying the current i1 of the current source I1 or the voltage v1 of the voltage source V1.
[0047]
Compared to the first mutual conductance setting circuit using the PLL described above, this circuit is superior in that the circuit is simplified, but there are other problems.
As can be seen from equation (8), in order to vary the mutual conductance gm in proportion to the set value, it is necessary to vary the current value of the current source I1. However, since the magnitude of the differential current output from the OTA 36 is generally minute, there is a problem that it becomes difficult to control the current source I1. For example, when the current source I1 is configured by a current output type D / A converter, in order to obtain sufficient resolution, it is necessary to control a current of about several hundred nA in a change of 1LSB. Thus, there is a problem that the accuracy of mutual conductance decreases as the current set in the current source I1 becomes smaller.
[0048]
The problem described above relates to the setting accuracy of mutual conductance, but there is also a problem related to the variable range of mutual conductance.
[0049]
In order to output a differential current proportional to the mutual conductance according to the differential voltage input to the OTA, the resistance rds by the MOS transistor M13 in FIG. 2 is kept constant regardless of the differential voltage. It must be leaned. If the magnitude of the resistor rds changes according to the differential voltage, the differential current also changes according to this change, and the signal waveform of the differential current differs from the signal waveform of the differential voltage. It becomes a thing. That is, distortion occurs in the signal waveform of the output differential current.
[0050]
In general, the drain current ID and the drain-source voltage VDS are within a range where the difference (VGS-VT) between the gate-source voltage VGS and the threshold voltage VT of the MOS transistor is sufficiently larger than the drain-source voltage VDS. The relationship is a proportional relationship. That is, the following formula is established.
[0051]
[Equation 9]

[0052]
However, in equation (9), the proportionality constant β is a constant determined by the structure of the gate.
As can be seen from equation (9), the relationship between the drain current ID and the drain-source voltage VDS is proportional, and the drain-source resistance rds is varied by the gate-source voltage VGS.
[0053]
Expression (9) is an expression that is established in a range where the difference (VGS-VT) between the gate-source voltage VGS and the threshold voltage VT is sufficiently larger than the drain-source voltage VDS. When becomes larger and approaches (VGS−VT), the following equation is established instead of equation (9).
[0054]
[Expression 10]

[0055]
As can be seen from equation (10), when the drain-source voltage VDS increases and approaches (VGS-VT), the proportional relationship between the drain current ID and the drain-source voltage VDS is lost. That is, the drain-source resistance rds changes according to the drain-source voltage VDS.
[0056]
Therefore, in order to output a differential current without distortion, it is required that the gate-source voltage of the MOS transistor M13 be sufficiently larger than the drain-source voltage VDS. However, under the condition where the amplitude of the differential input voltage is large and the mutual conductance gm is small, the gate-source voltage of the MOS transistor M13 becomes small, and the amplitude of the drain-source voltage VDS becomes large. Inevitably, the output differential current is distorted.
[0057]
As described above, in the conventional OTA, when the set value of the mutual conductance gm is small, there is a problem that the differential output current is distorted with respect to the differential input voltage having a large amplitude. That is, there is a trade-off relationship between the variable range of the mutual conductance gm and the amplitude range of the differential input voltage, and there is a problem that when one range is widened, the other range must be narrowed.
[0058]
The present invention has been made in view of such circumstances, and an object of the present invention is to set the mutual conductance with high accuracy by a simple circuit and to make the mutual conductance variable over a wide range without being limited by the input voltage. It is an object of the present invention to provide a variable gain amplifier circuit that can be used.
[0059]
[Means for Solving the Problems]
In order to achieve the above object, a first variable gain amplifier circuit according to the present invention includes a first transistor, a second transistor, a first transistor, and a second transistor, to which a differential input voltage is input to a control terminal. A first transistor connected to the transistor and having a gain control signal input to a control terminal; a first output corresponding to a current flowing through the first transistor and a current flowing through the second transistor; A first amplifier circuit having an output section for outputting a differential current between the current and the second output current; fourth and fifth transistors to which the first and second voltages are respectively input to the control terminals; A sixth transistor connected between the fourth transistor and the fifth transistor and having the gain control signal input to the control terminal; a current flowing through the fourth transistor; and the fifth transistor A second amplifier circuit having an output section for outputting a differential current between a first current corresponding to a current flowing through the transistor and a second current smaller than the first current; 4 and 7 are input to the control terminal, a resistance element connected between the seventh transistor and the eighth transistor, and a current flowing through the seventh transistor. And a third amplifier circuit having an output section for outputting a differential current between a third current corresponding to each of the current flowing through the eighth transistor and a fourth current smaller than the third current; And a current mirror circuit that generates the gain control signal in accordance with a combined current of the first current and the fourth current and a combined current of the second current and the third current.
[0060]
The second variable gain amplifier circuit of the present invention is connected between the first transistor and the second transistor to which the differential input voltage is input to the control terminal, and between the first transistor and the second transistor. And a third transistor having a gain control signal input to the control terminal, and an output unit that outputs an output current corresponding to the current flowing through the first transistor and the current flowing through the second transistor. One amplifier circuit, fourth and fifth transistors to which the first and second voltages are input to the control terminal, respectively, and the control terminal is connected between the fourth transistor and the fifth transistor. Outputs a first current corresponding to a sixth transistor to which the gain control signal is input, a current flowing through the fourth transistor, and a current flowing through the fifth transistor. Connected between the seventh transistor and the eighth transistor, and the seventh and eighth transistors to which the third and fourth voltages are respectively input to the control terminals. A third amplifying circuit comprising: a resistor element configured to output a second current corresponding to a current flowing through the seventh transistor and a current flowing through the eighth transistor; A current mirror circuit for generating the gain control signal according to the current and the second current;
[0061]
In the first or second variable gain amplifier circuit of the present invention, the first amplifier circuit has first and second current sources for supplying current to the first and second transistors, respectively. The second amplifier circuit includes third and fourth current sources for supplying current to the fourth and fifth transistors, respectively, and the third amplifier circuit includes the seventh and eighth current sources. Each of the transistors includes fifth and sixth current sources for supplying current to the transistors.
[0062]
The third variable gain amplifier circuit of the present invention is connected between the first and second transistors, to which a differential input voltage is input to the control terminal, and between the first transistor and the second transistor. A first current corresponding to a third transistor having a first gain control signal input to the control terminal, a current flowing through the first transistor, and a current flowing through the second transistor; A first amplifying circuit having an output section that outputs a differential current with respect to the current of the second current, a fourth and fifth transistors to which the differential input voltage is input to a control terminal, the fourth transistor, and the A sixth transistor connected between the fifth transistor and the second gain control signal is input to the control terminal; and a current flowing through the fourth transistor and a current flowing through the fifth transistor. A second amplifier circuit having an output section for outputting a differential current between the corresponding third current and fourth current, and a gain control circuit for generating the first and second gain control signals; A first output terminal for supplying a combined current of the first current and the fourth current, and a first output terminal for supplying a combined current of the second current and the third current. 2 output terminals.
[0063]
The fourth variable gain amplifier circuit of the present invention is connected between the first transistor and the second transistor to which a differential input voltage is input to the control terminal, and between the first transistor and the second transistor. A first current corresponding to a third transistor having a first gain control signal input to the control terminal, a current flowing through the first transistor, and a current flowing through the second transistor; A first amplifying circuit having an output section that outputs a differential current with respect to the current of the second current, a fourth and fifth transistors to which the differential input voltage is input to a control terminal, the fourth transistor, and the A sixth transistor connected between the fifth transistor and the second gain control signal is input to the control terminal; and a current flowing through the fourth transistor and a current flowing through the fifth transistor. A second amplifier circuit having an output section for outputting a differential current between the corresponding third current and fourth current, and a combined current of the first current and the fourth current; A voltage generation circuit that generates a differential voltage according to a combined current of the second current and the third current; seventh and eighth transistors that input the differential voltage to a control terminal; A ninth transistor connected between the seventh transistor and the eighth transistor and receiving the first gain control signal at a control terminal; a current flowing through the seventh transistor; A third amplifying circuit having an output section for outputting a differential current of a fifth current and a sixth current respectively corresponding to a current flowing through the transistor, and the differential voltage is input to the control terminal The tenth and eleventh transistors, and the tenth transistor A twelfth transistor connected between the transistor and the eleventh transistor and receiving the second gain control signal at the control terminal; a current flowing through the tenth transistor; and a current flowing through the eleventh transistor. A fourth amplifier circuit having an output section for outputting a differential current of a seventh current and an eighth current respectively corresponding to the current; and gain control for generating the first and second gain control signals. A circuit, a first output terminal for supplying a combined current of the fifth current and the eighth current, and a combined current of the sixth current and the seventh current And a second output terminal.
[0064]
The fifth variable gain amplifier circuit according to the present invention is connected between the first and second transistors to which the differential input voltage is input to the control terminal, and between the first transistor and the second transistor. And a third transistor in which a first gain control signal is input to the control terminal, and an output for outputting a first current corresponding to a current flowing through the first transistor and a current flowing through the second transistor A first amplifier circuit, a fourth and fifth transistors to which the differential input voltage is input to a control terminal, and the fourth transistor and the fifth transistor; A sixth transistor having a second gain control signal input to the control terminal, and an output for outputting a second current corresponding to the current flowing through the fourth transistor and the current flowing through the fifth transistor A gain control circuit for generating the first and second gain control signals, and an output terminal for supplying a combined current of the first current and the second current And have.
[0065]
The sixth variable gain control circuit of the present invention is connected between the first and second transistors, to which a differential input voltage is input to the control terminal, and between the first transistor and the second transistor. And a third transistor in which a first gain control signal is input to the control terminal, and an output for outputting a first current corresponding to a current flowing through the first transistor and a current flowing through the second transistor A first amplifier circuit, a fourth and fifth transistors to which the differential input voltage is input to a control terminal, and the fourth transistor and the fifth transistor; A sixth transistor having a second gain control signal input to the control terminal, and an output for outputting a second current corresponding to the current flowing through the fourth transistor and the current flowing through the fifth transistor A voltage generating circuit for generating a signal voltage corresponding to a combined current of the first current and the second current, and the signal voltage and the reference voltage are respectively input to the control terminals. And a ninth transistor connected between the seventh transistor and the eighth transistor and having the first gain control signal input to a control terminal; A third amplifier circuit having an output section for outputting a third current corresponding to a current flowing through the seventh transistor and a current flowing through the eighth transistor; and the signal voltage and the reference voltage are respectively supplied to the control terminals. The tenth and eleventh transistors that are input, the tenth transistor and the eleventh transistor are connected, and the second gain control signal is input to the control terminal. A fourth amplifier circuit having a second transistor, and an output unit that outputs a fourth current corresponding to a current flowing through the tenth transistor and a current flowing through the eleventh transistor, and the first and first transistors A gain control circuit for generating a gain control signal of 2 and an output terminal for supplying a combined current of the third current and the fourth current.
[0066]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, six embodiments when the present invention is applied to OTA will be described with reference to the drawings.
[0067]
<First Embodiment>
FIG. 1 is a circuit diagram showing a first embodiment of a variable gain amplifier circuit according to the present invention.
The variable gain amplifier circuit of FIG. 1 includes a mutual conductance setting circuit 100 and OTA3. The mutual conductance setting circuit 100 includes OTA1 and OTA2, a MOS transistor M101 and a MOS transistor M102, a gain setting voltage output unit Vd1, and a gain setting voltage output unit Vd2.
[0068]
In the OTA1, a voltage from the gain setting voltage output unit Vd1 is applied between the input terminal V + and the input terminal V−, and the drain voltage of the MOS transistor M102 is applied to the gain control terminal G. The output terminal I + is connected to the output terminal I− of the OTA2, and the output terminal I− is connected to the output terminal I + of the OTA2.
In the OTA2, a voltage from the gain setting voltage output unit Vd2 is applied between the input terminal V + and the input terminal V−. The output terminal I + is connected to the output terminal I− of the OTA2, and the output terminal I− is connected to the output terminal I + of the OTA2.
In the MOS transistor M101, the drain is connected to the connection point between the output terminal I + of OTA1 and the output terminal I− of OTA2, and the source is grounded. Further, the drain and the gate are connected, and the gate is connected to the gate of the MOS transistor M102.
In the MOS transistor M102, the drain is connected to the connection point between the output terminal I + of OTA1 and the output terminal I- of OTA2, and the source is grounded. The gate is connected to the gate of the MOS transistor M101. Further, the drain voltage is output to the gain control terminal G of OTA1, and is output to the gain control terminal G of OTA3 as the gain control signal S1.
[0069]
In OTA3, an input signal voltage Vin is applied between an input terminal V + and an input terminal V-, and a gain control signal S1 from the transconductance setting circuit 100 is input to a gain control terminal G.
[0070]
Here, the internal configuration of OTA1 to OTA3 will be described in more detail.
[0071]
FIG. 2 is a circuit diagram of OTA1 and OTA3 in the first embodiment of the present invention.
The OTA shown in FIG. 2 includes MOS transistors M11 to M13, an output unit 11, a constant current circuit I11, and a constant current circuit I12.
[0072]
The MOS transistor M11 has a gate connected to the terminal V +, and a current i11 flowing from the output unit 11 flows from the drain through the source to the constant current circuit I11 and the drain of the MOS transistor M13.
The MOS transistor M12 has a gate connected to the terminal V-, and allows a current i12 flowing from the output unit 11 to flow from the drain to the source to the constant current circuit I12 and the source of the MOS transistor M13.
The MOS transistor M13 has a gate connected to the terminal G, and a drain and a source connected to the source of the MOS transistor M11 and the source of the MOS transistor M12, respectively.
[0073]
The constant current circuit I11 receives a current from the source of the MOS transistor M11 and a current from the drain of the MOS transistor M13, and passes a constant current to the ground potential.
The constant current circuit I12 receives a current from the source of the MOS transistor M12 and a current from the source of the MOS transistor M13, and passes a constant current to the ground potential.
[0074]
The output unit 11 outputs an output current i + having a magnitude corresponding to the drain current i11 of the MOS transistor M11 to the terminal I +. Further, an output current i− having a magnitude corresponding to the drain current i12 of the MOS transistor M12 is output to the terminal I−.
[0075]
The operation of OTA1 and OTA3 having the above configuration will be described.
[0076]
When the differential voltage v is applied between the terminal V + and the terminal V−, the drain current i11 and the drain current i12 change according to the voltage, and the current i1 of the terminal I + and the terminal I− change accordingly. The magnitude of the current i− changes.
For example, when the voltage at the terminal V + is higher than the voltage at the terminal V−, the drain current i11 of the MOS transistor M11 is larger than the drain current i12 of the MOS transistor M12, and current flows from the node N11 toward the node N12. i13 flows. If the currents of the constant current circuit I11 and the constant current circuit I12 are equal, the current i13 and the difference current (differential current) between the drain current i11 and the drain current i12 are equal. Become. That is, the differential current of the drain current i11 and the drain current i12 changes according to the differential voltage v, and the differential current of the output current i + and the output current i− also changes accordingly.
[0077]
When the resistance between the drain and source of the MOS transistor M13 increases, the current i13 decreases, so that the change in the differential current between the drain current i11 and the drain current i12 according to the change in the differential voltage v decreases, and the output current The change in differential current between i + and output current i− is also reduced.
Conversely, when the resistance between the drain and the source of the MOS transistor M13 is reduced, the current i13 is increased, so that the differential current of the drain current i11 and the drain current i12 corresponding to the change of the differential voltage v is increased. The differential current between the output current i + and the output current i− also increases.
[0078]
FIG. 3 is a circuit diagram of the OTA 2 in the first embodiment of the present invention.
The difference between the OTA shown in FIG. 3 and the OTA shown in FIG. 2 is that the MOS transistor M13 in FIG. 2 is replaced with a resistor R11 in FIG.
The OTA shown in FIG. 3 includes a MOS transistor M14 and a MOS transistor M15, a resistor R11, an output unit 12, a constant current circuit I13, and a constant current circuit I14.
[0079]
The MOS transistor M14 has a gate connected to the terminal V +, and allows a current i14 flowing from the output unit 12 to flow from the drain to the constant current circuit I13 and the resistor R11.
In the MOS transistor M15, the gate is connected to the terminal V-, and the current i15 flowing from the output unit 12 flows from the drain to the source through the constant current circuit I14 and the resistor R11.
The resistor R11 is connected between the source of the MOS transistor M14 and the source of the MOS transistor M15.
[0080]
The constant current circuit I13 receives a current from the source of the MOS transistor M14 and a current from the resistor R11, and passes a constant current to the ground potential.
The constant current circuit I14 receives a current from the source of the MOS transistor M15 and a current from the resistor R11 and passes a constant current to the ground potential.
[0081]
The output unit 12 outputs an output current i + having a magnitude corresponding to the drain current i14 of the MOS transistor M14 to the terminal I +. Further, an output current i− having a magnitude corresponding to the drain current i15 of the MOS transistor M15 is output to the terminal I−.
[0082]
The operation of the OTA 2 having the above configuration will be described.
[0083]
When the differential voltage v is applied between the terminal V + and the terminal V−, the drain current i14 and the drain current i15 change according to the voltage, and the current i1 of the terminal I + and the terminal I− The magnitude of the current i− changes.
For example, when the voltage at the terminal V + is higher than the voltage at the terminal V−, the drain current i14 of the MOS transistor M14 is larger than the drain current i15 of the MOS transistor M15, and the resistance from the node N13 toward the node N14 is increased. A current flows through R11. If the currents of the constant current circuit I11 and the constant current circuit I12 are equal, the magnitude of the current flowing through the resistor R11 and the difference current (differential current) between the drain current i14 and the drain current i15 are the same. They are equal. That is, the differential current of the drain current i14 and the drain current i15 changes according to the differential voltage v, and the differential current of the output current i + and the output current i− also changes accordingly.
[0084]
The mutual conductance has a constant value proportional to the reciprocal of the resistance value of the resistor R11. When the resistance value of the resistor R11 increases, the current flowing through the resistor R11 decreases, so that the change in the differential current between the drain current i14 and the drain current i15 according to the change in the differential voltage v decreases, and the output current i + and output The change in the differential current of the current i− is also reduced. That is, the mutual conductance becomes small. Conversely, when the resistance value of the resistor R11 decreases, the current flowing through the resistor R11 increases, so that the differential current between the drain current i14 and the drain current i15 corresponding to the change in the differential voltage v increases, and the output current i + And the differential current of the output current i− also increases. That is, the mutual conductance increases.
[0085]
Here, the operation of the first embodiment shown in FIG. 1 having the above-described OTA1 to OTA3 will be described.
[0086]
The MOS transistor M101 and the MOS transistor M102 whose gates are connected to each other constitute a general current mirror circuit. That is, the drain-source between the MOS transistor M102 operates as a constant current source so that the drain currents of the MOS transistor M102 and the MOS transistor M101 are equal. Therefore, the sum i101 of the current flowing into the drain of the MOS transistor M101 from the output terminal I + of OTA1 and the output terminal I− of OTA2 and the drain of the MOS transistor M102 from the output terminal I− of OTA1 and the output terminal I + of OTA2 The drain-source resistance of the MOS transistor M102 changes so that the current sum i102 becomes equal.
[0087]
When the current i101 is larger than the current i102, the drain-source resistance of the MOS transistor M102 decreases, and the drain voltage of the MOS transistor M102 decreases accordingly, and the voltage input to the gain control terminal G of the OTA1 descend. As a result, the drain-source resistance of the MOS transistor M13 is increased, so that the mutual conductance of the OTA1 is decreased and the output differential current is decreased. Therefore, the output current of the output terminal I− increases and the current i102 increases.
When the current i101 is smaller than the current i102, the drain-source resistance of the MOS transistor M102 increases, and the drain voltage of the MOS transistor M102 rises accordingly and is input to the gain control terminal G of the OTA1. The voltage rises. As a result, the drain-source resistance of the MOS transistor M13 is reduced, so that the mutual conductance of the OTA1 is increased and the output differential current is increased. Therefore, the output current of the output terminal I− is reduced and the current i102 is reduced.
In this way, control is performed such that the current i101 and the current i102 are equal.
[0088]
The output differential current Δi1 of OTA1 is expressed by the following equation by the output voltage vd1 of the gain setting voltage output unit Vd1 and the mutual conductance gm1 of OTA1.
[0089]
[Expression 11]
Δi1 = gm1 × vd1 (11)
[0090]
Similarly, the output differential current Δi2 of OTA2 is expressed by the following equation by the output voltage vd2 of the gain setting voltage output unit Vd2 and the mutual conductance gm2 of OTA2.
[0091]
[Expression 12]
Δi2 = gm2 × vd2 (12)
[0092]
Further, from the condition that the current i101 and the current i102 are equal, the output current ip1 from the output terminal I + of OTA1, the output current in1 from the output terminal I− of OTA1, the output current ip2 from the output terminal I + of OTA2, and the OTA2 The output current in1 from the output terminal I- has a relationship as shown in the following equation.
[0093]
[Formula 13]
in1 + ip2 = ip1 + in2
ip1-in1 = ip2-in2
∴ Δi1 = Δi2 (13)
[0094]
By substituting Equation (11) and Equation (12) into Equation (13), the following equation is established.
[0095]
[Expression 14]
gm1 = gm2 × (vd2 / vd1) (14)
[0096]
As can be seen from the equation (14), the transconductance gm1 of OTA1 is determined by the ratio of the voltage vd2 to the voltage vd1 and the transconductance gm2 of OTA2. If the mutual conductance gm2 of OTA2 is set to a fixed value, the mutual conductance gm1 can be varied by varying the output voltages of the gain setting voltage output unit Vd1 and the gain setting voltage output unit Vd2. The mutual conductance of OTA3 receiving the same voltage as that of OTA1 at the gain control terminal G is substantially equal to the mutual conductance gm1 of OTA1.
[0097]
As described above, according to the first embodiment, the mutual conductance can be controlled by the voltage ratio, and it is not necessary to control a minute differential current unlike the conventional method shown in FIG. Can be improved.
[0098]
Further, by generating the output voltage ratio (vd2 / vd1) between the gain setting voltage output unit Vd1 and the gain setting voltage output unit Vd2 in accordance with the ratio of the internal resistance by a circuit as described below, the temperature characteristics and the individual characteristics The fluctuation of the output voltage ratio (vd2 / vd1) due to the variation of the output can be reduced.
[0099]
FIG. 4 is a diagram showing an embodiment of the gain setting voltage output unit Vd1 and the gain setting voltage output unit Vd2 in the present invention.
The gain setting voltage output unit Vd1 and the gain setting voltage output unit Vd2 shown in FIG. 4 have a constant current circuit I21 and a constant current circuit I22, a plurality of resistors R21, a plurality of analog switches SW21 and an analog switch SW22.
[0100]
The analog switch SW21 and the analog switch SW22 are switches configured by, for example, MOS transistors or the like, and are turned on or off by a digital switch signal (not shown).
The constant current circuit I21 and the constant current circuit I22 are constant current circuits configured by, for example, MOS transistors and have substantially the same constant current value.
[0101]
A constant current flowing from the circuit power supply Vdd through the constant current circuit I21 flows to the ground potential through the constant current circuit I22 through a circuit in which a resistor R21 is connected in series. One terminal of one analog switch SW21 and one analog switch SW22 is connected to each connection point of the series circuit of the resistor R21. The other all terminals of the analog switch SW21 are connected to the terminal T21, and the other all terminals of the analog switch SW22 are connected to the terminal T22. The connection point between the series circuit of the resistor R21 and the constant current circuit I22 is connected to the terminal T23.
The terminal T21 is connected to the input terminal V + of OTA1, and the terminal T22 is connected to the input terminal V + of OTA2. The terminal T23 is connected to the input terminals V− of the OTA1 and OTA2.
[0102]
Since the input terminal of OTA1 to which the terminals T21 and T23 are connected is connected to the gate of the MOS transistor, the impedance between the terminal T21 and the terminal T23 is sufficiently larger than the impedance of the series circuit of the resistor R21. . Therefore, the output voltage of the gain setting voltage output unit Vd1 is determined according to the resistance value of the series circuit of the resistor R21 between the terminal T21 and the terminal T23, and the current from the constant current circuit I21 and the constant current circuit I22, and the terminal T21. And the terminal T23 are not affected by the impedance. Similarly, the output voltage Vd2 of the gain setting voltage output unit Vd2 is determined according to the resistance value of the series circuit of the resistor R21 between the terminal T22 and the terminal T23 and the current from the constant current circuit I21 and the constant current circuit I22.
[0103]
As described above, the output voltages of the gain setting voltage output unit Vd1 and the gain setting voltage output unit Vd2 are determined according to the resistance value of the series circuit of the resistor R21 and the currents from the constant current circuit I21 and the constant current circuit I22. The output voltage ratio (vd2 / vd1) is determined by the ratio between the resistance value between the terminals T21 and T23 and the resistance value between the terminals T22 and T23. Since the currents of the constant current circuit I21 and the constant current circuit I22 are common, the fluctuation of the current by the constant current circuit I21 and the constant current circuit I22 does not affect the output voltage ratio (vd2 / vd1).
[0104]
In general, the ratio of the temperature characteristics of resistors formed in the same IC is extremely small, and the variation in the ratio of resistance values among individuals is also small. Therefore, the output voltage ratio (vd2 / vd1) determined by the ratio of resistance values is not easily affected by fluctuations due to the temperature characteristics of the resistance and variations in resistance values among individuals.
That is, when the voltage vd1 and the voltage vd2 are supplied by the gain setting voltage output unit Vd1 and the gain setting voltage output unit Vd2 shown in FIG. 4, the mutual conductance of OTA1 and OTA3 varies depending on the output voltage ratio (vd2 / vd1). This is almost entirely affected by fluctuations in the transconductance gm2 of OTA2.
[0105]
The mutual conductance gm2 of OTA2 is determined according to the resistance value r11 of the resistor R11 in FIG. 3, and becomes (1 / r11). Therefore, if the load connected to the output terminal I + and the output terminal I− of the OTA 3 is the internal resistance of the same IC as the resistor R11, the fluctuation of the mutual conductance gm2 and the fluctuation of the load resistance can be offset by the resistance ratio. . For example, the output voltage Vout of OTA3 is expressed by the following equation by the load resistance RL.
[0106]
[Expression 15]

[0107]
As can be seen from the equation (15), the output voltage Vout of the OTA 3 is determined according to the output voltage ratio (vd2 / vd1) and the resistance ratio (RL / r11).
As described above, the voltage vd1 and the voltage vd2 are supplied by the gain setting voltage output unit Vd1 and the gain setting voltage output unit Vd2 shown in FIG. 4 and the output voltage Vout of the OTA3 is obtained by the resistive load, so that the gain of the OTA3 is It becomes less susceptible to fluctuations due to variations in resistance temperature characteristics and resistance values among individuals, and gain setting accuracy is improved.
[0108]
In addition, if the gain setting voltage output unit Vd1 and the gain setting voltage output unit Vd2 shown in FIG. 5 are used, the mutual conductance gm3 of the OTA 3 can be set with high accuracy when the load of the OTA 3 is not a resistor.
[0109]
FIG. 5 is a diagram showing another embodiment of the gain setting voltage output unit Vd1 and the gain setting voltage output unit Vd2 according to the present invention.
The gain setting voltage output unit Vd1 and the gain setting voltage output unit Vd2 shown in FIG. 5 include a reference voltage source 21, a voltage / current conversion unit 22 and a voltage / current conversion unit 23, a resistor R24 inside the IC, a plurality of resistors R22 inside the IC, The resistor R23, the reference resistor R25 outside the IC, a plurality of analog switches SW23 and analog switches SW24 are included.
[0110]
The reference voltage source 21 is a voltage source that outputs a highly accurate voltage by, for example, a band gap circuit or the like.
[0111]
The voltage / current converter 22 and the voltage / current converter 23 convert the voltage input from the reference voltage source 21 into a current corresponding to a predetermined resistance value and output the current. For example, it is configured by a circuit as shown in FIG.
FIG. 6 is a circuit diagram showing an embodiment of the voltage / current converter 22.
The voltage / current converter 22 shown in FIG. 6 includes an operational amplifier 221, a resistor R24, and a MOS transistor M221.
[0112]
A reference voltage from the reference voltage source 21 with the power supply voltage Vdd as a reference potential is applied to the input terminal + of the operational amplifier 221. The input terminal − of the differential amplifier 221 is connected to the resistor R24 and the source of the MOS transistor M221. And connected to the connection point. The source of the MOS transistor M221 is connected to the power supply voltage Vdd via the resistor R24, the output voltage of the differential amplifier 221 is applied to the gate, and the drain current is output as the output current of the voltage-current converter 22 Has been.
[0113]
The MOS transistor M221 is, for example, a p-channel MOS transistor, and the source current increases as the gate potential decreases.
When the source current increases, the voltage drop due to the resistor R24 increases, and the voltage at the input terminal − of the operational amplifier 221 decreases, the output voltage of the operational amplifier 221 increases and the gate potential of the MOS transistor M221 increases. . This reduces the source current of the MOS transistor M221. Conversely, when the source current decreases, the voltage drop due to the resistor R24 decreases, and the voltage at the input terminal − of the operational amplifier 221 increases, the output voltage of the operational amplifier 221 decreases and the gate of the MOS transistor M221 is reduced. The potential drops. This increases the source current of the MOS transistor M221. In this way, the source current of the MOS transistor M221 is controlled to a constant current.
[0114]
The output current i22 of the voltage-current converter 22 is expressed by the following equation by the output voltage Vr of the reference voltage source 21 and the resistance value r24 of the resistor R24.
[0115]
[Expression 16]
i22 = Vr / r24 (16)
[0116]
The voltage / current converter 23 also has a circuit having the same configuration as that of the voltage / current converter 22, and the output current i23 of the voltage / current converter 23 is the resistance of the output voltage Vr of the reference voltage source 21 and the external reference resistor R25. The value r25 is expressed as the following equation.
[0117]
[Expression 17]
i23 = Vr / r25 (16)
[0118]
The output current i22 of the voltage-current converter 22 described above flows to the ground potential through the series circuit of the resistor R22. One terminal of the analog switch SW23 is connected to each connection point of the resistor R22, and the other terminal is all connected to the terminal T24. One of the connection points of the resistor R22 is connected to the terminal T25. The voltage generated between the terminal T24 and the terminal T25 is output to the OTA2 as the output voltage vd2 of the gain setting voltage output unit Vd2. That is, the terminal T24 and the terminal T25 are respectively connected to the input terminal V + and the input terminal V− of the OTA2.
[0119]
Further, the output current i23 of the voltage-current converter 23 described above flows to the ground potential through the series circuit of the resistor R23. One terminal of the analog switch SW24 is connected to each connection point of the resistor R23, and the other terminals are all connected to the terminal T26. One of the connection points of the resistor R23 is connected to the terminal T27. The voltage generated between the terminal T26 and the terminal T27 is output to the OTA1 as the output voltage vd1 of the gain setting voltage output unit Vd1. That is, the terminal T26 and the terminal T27 are respectively connected to the input terminal V + and the input terminal V− of the OTA1.
[0120]
The output voltage vd2 of the gain setting voltage output unit Vd2 is expressed by the following equation based on the resistance value r22a between the terminals T24 and T25 determined by opening and closing of the analog switch SW23.
[0121]
[Expression 18]

[0122]
Further, the output voltage vd1 of the gain setting voltage output unit Vd1 is expressed by the following equation based on the resistance value r23a between the terminals T26 and T27 determined by opening and closing of the analog switch SW24.
[0123]
[Equation 19]

[0124]
By substituting Equation (18) and Equation (19) into Equation (14), the mutual conductance gm1 is expressed as the following equation.
[0125]
[Expression 20]

[0126]
As can be seen from the equation (20), the mutual conductance gm1 is determined by the internal resistance ratios (r23a / r11) and (r22a / r24) and the conductance (1 / r25) of the external reference resistance. Therefore, the mutual conductance gm1 can be set with high accuracy by using a high accuracy resistor as the external reference resistor R25.
[0127]
The embodiments of the gain setting voltage output unit Vd1 and the gain setting voltage output unit Vd2 in the present invention are not limited to the two examples described above, and various other forms are possible.
In the above-described embodiment, the voltage is generated in the series resistor using the current source. For example, the voltage vd1 is obtained by dividing the voltage of the voltage source by an analog switch and a series resistor circuit as shown in FIG. Also, the voltage vd2 can be generated.
If a highly accurate external reference resistor is used for the resistor R11 of OTA2, the circuit shown in FIG. 4 can be used instead of the circuit shown in FIG.
[0128]
As described above, according to the first embodiment of the present invention, gain variation due to temperature characteristics, individual variations, and the like can be reduced with a simpler circuit than in the conventional method. Further, since the mutual conductance can be controlled by the voltage ratio, it is not necessary to control a minute differential current as in the conventional method, so that the setting accuracy of the mutual conductance can be improved.
[0129]
<Second Embodiment>
Next, a second embodiment of the present invention will be described.
In the second embodiment, the OTA differential output in the first embodiment is changed to a single output.
[0130]
FIG. 7 is a circuit diagram showing a second embodiment of the variable gain amplifier circuit according to the present invention.
The variable gain amplifier circuit of FIG. 7 includes a mutual conductance setting circuit 101 and an OTA 6. The mutual conductance setting circuit 101 includes OTA4 and OTA5, a MOS transistor M103 and a MOS transistor M104, a gain setting voltage output unit Vd4, and a gain setting voltage output unit Vd5.
[0131]
In OTA4, a voltage by the gain setting voltage output unit Vd4 is applied between the input terminal V + and the input terminal V−, and the drain voltage of the MOS transistor M104 is applied to the gain control terminal G. The output terminal I is connected to the drain of the MOS transistor M103.
In the OTA 5, a voltage from the gain setting voltage output unit Vd5 is applied between the input terminal V + and the input terminal V−. The output terminal I is connected to the drain of the MOS transistor M104.
The MOS transistor M103 has a drain connected to the output terminal I of the OTA 4 and a source grounded. In addition, the drain and the gate are connected, and the gate is connected to the gate of the MOS transistor M104.
The MOS transistor M104 has a drain connected to the output terminal I of the OTA 5 and a source grounded. The gate is connected to the gate of the MOS transistor M103. Further, the drain voltage is output to the gain control terminal G of OTA4 and is output to the gain control terminal G of OTA6 as the gain control signal S1.
[0132]
In the OTA 6, an input signal voltage Vin is applied between an input terminal V + and an input terminal V-, and a gain control signal S1 from the mutual conductance setting circuit 101 is input to a gain control terminal G.
[0133]
The internal configuration of OTA4 and OTA6 will be described.
[0134]
FIG. 8 is a circuit diagram of the OTA 4 and the OTA 6 in the second embodiment of the present invention.
The OTA shown in FIG. 8 includes MOS transistors M16 to M18, an output unit 13, a constant current circuit I15, and a constant current circuit I16.
[0135]
The output unit 13 outputs to the terminal I an output current i having a magnitude corresponding to the differential current between the drain current i16 of the MOS transistor M16 and the drain current i17 of the MOS transistor M17.
[0136]
The OTA MOS transistors M16 to M18, constant current circuit I15, and constant current circuit I16 shown in FIG. 8 correspond to the OTA MOS transistors M11 to M13, constant current circuit I11, and constant current circuit I12 shown in FIG. 2, respectively. Since these are constituent elements having the same function and have the same connection relationship, description thereof will be omitted.
[0137]
The operations of OTA4 and OTA6 shown in FIG. 8 are the same except that the output current i output from the terminal I by the output unit 13 is in accordance with the differential current i16 and current i17. Since this is the same as the operation of the OTA shown in FIG.
[0138]
The OTA 5 includes the same components as the OTA 2 shown in FIG. 3 except that the output unit 12 of the OTA 2 shown in FIG. 3 becomes a single output. The magnitude of the current output from the terminal I by the output unit of the OTA 5 is a magnitude corresponding to the differential current of the current i14 and the current i15.
[0139]
The change amount Δi of the output current with respect to the change amount Δv of the differential voltage v input to the OTA4 to OTA6 is expressed by the following equation as in the equation (1) by the mutual conductance gm.
[0140]
[Expression 21]
Δi = gm × Δv (21)
[0141]
Here, the operation of the second embodiment shown in FIG. 7 will be described.
[0142]
The MOS transistor M103 and the MOS transistor M104 whose gates are connected to each other form a general current mirror circuit. That is, the drain-source between the MOS transistor M104 operates as a constant current source so that the drain currents of the MOS transistor M104 and the MOS transistor M103 are equal. Therefore, the current i4 flowing from the output terminal of the OTA4 to the drain of the MOS transistor M103 and the current i5 flowing from the output terminal of the OTA5 to the drain of the MOS transistor M104 are equal to each other between the drain and the source of the MOS transistor M104. Resistance changes.
[0143]
When the current i4 is larger than the current i5, the drain-source resistance of the MOS transistor M104 decreases, and the drain voltage of the MOS transistor M104 decreases accordingly, and the voltage input to the gain control terminal G of the OTA4 descend. As a result, the resistance between the drain and source of the MOS transistor M18 increases, so that the mutual conductance of the OTA 4 decreases and the current i4 decreases.
When the current i4 is smaller than the current i5, the drain-source resistance of the MOS transistor M104 increases, and the drain voltage of the MOS transistor M104 rises accordingly and is input to the gain control terminal G of the OTA4. The voltage rises. As a result, the drain-source resistance of the MOS transistor M18 is reduced, so that the mutual conductance of the OTA 4 is increased and the current i4 is increased.
In this way, control is performed such that the current i4 and the current i5 are equal.
[0144]
From the condition that the current i4 and the current i5 are equal, the output voltage vd4 of the gain setting voltage output unit Vd4, the output voltage vd5 of the gain setting voltage output unit Vd5 and the mutual conductance gm5 of the OTA5 are obtained in the same manner as in the equation (14). The mutual conductance gm4 of OTA4 is expressed by the following equation.
[0145]
[Expression 22]
gm4 = gm5 × (vd5 / vd4) (22)
[0146]
As can be seen from the equation (22), the transconductance can be controlled by the voltage ratio also in the second embodiment. Accordingly, as in the first embodiment, since it is not necessary to control a minute differential current as in the conventional method shown in FIG. 19, the setting accuracy of the mutual conductance can be improved.
[0147]
The circuits shown in FIGS. 4 and 5 can also be used in the gain setting voltage output unit Vd4 and the gain setting voltage output unit Vd5 in the second embodiment. Therefore, by using these circuits, as in the first embodiment, the gain of the variable gain amplifier circuit is less affected by temperature characteristics and individual variations, and gain accuracy can be improved.
[0148]
In the circuit shown in FIG. 7, the output current of OTA4 to OTA6 is limited to the discharge current. However, the present invention is not limited to this, and the output current of OTA4 to OTA6 is the sink current. But it doesn't matter.
[0149]
In this case, for example, the MOS transistor M103 and the MOS transistor M104 are p-channel MOS transistors, their sources are connected to the power supply voltage, the drain of the MOS transistor M104, and the gain control terminals of OTA4 and OTA6. An inverter circuit may be inserted between the two.
As a result, when the current i4 is larger than the current i5, the drain-source resistance of the MOS transistor M104 decreases, and the drain voltage of the MOS transistor M104 increases accordingly, and the output of the inverter circuit decreases. Thus, the mutual conductance of OTA4 is reduced, and the current i4 is reduced. On the contrary, when the current i4 is smaller than the current i5, the drain-source resistance of the MOS transistor M104 increases, and the drain voltage of the MOS transistor M104 decreases accordingly, and the output of the inverter circuit increases. , The mutual conductance of OTA4 increases, and the current i4 increases. In this way, even when the output current of OTA4 to OTA6 is a sink current, control can be performed such that the current i4 and the current i5 are equal.
[0150]
As described above, according to the second embodiment of the present invention, even if the variable gain amplifier circuit has a single output, the same effects as those of the first embodiment can be obtained.
[0151]
<Third Embodiment>
Next, a third embodiment of the present invention will be described.
[0152]
FIG. 9 is a circuit diagram showing a third embodiment of the variable gain amplifier circuit according to the present invention.
The variable gain amplifier circuit of FIG. 9 has OTA11 and OTA12, a terminal T1, and a terminal T2.
[0153]
The OTA 11 and the OTA 12 are OTAs having the same configuration as the OTA shown in FIG. 2, for example.
An input signal Vin having the same polarity is input to the input terminal V + and the input terminal V− of the OTA11 and OTA12. A gain control signal S11 is input to the gain control terminal G of the OTA 11, and a gain control signal S12 is input to the gain control terminal G of the OTA 12. Further, the output terminal I + of the OTA 11 and the output terminal I− of the OTA 12 are respectively connected to the terminal T1, and the output terminal I− of the OTA 11 and the output terminal I + of the OTA 12 are respectively connected to the terminal T2.
[0154]
OTA11 mutual conductance gm11, output current i1 from OTA11 output terminal I +, differential output current Δi1 of OTA11, mutual conductance gm12 of OTA12, output current i2 from output terminal I + of OTA12, differential output current Δi2 of OTA11 The output current it1 from the terminal T1 can be expressed as the following equation.
[0155]
[Expression 23]

[0156]
Further, the output current it2 from the terminal T2 can be expressed as follows.
[0157]
[Expression 24]

[0158]
From the equations (23) and (24), the differential current Δi12 output from the terminal T1 and the terminal T2 is expressed as the following equation.
[0159]
[Expression 25]

[0160]
As can be seen from equation (23), the mutual conductance of the variable gain amplifier circuit composed of OTA11, OTA12, terminal T1, and terminal T2 shown in FIG. 9 is set as (gm11−gm12). When setting a small mutual conductance in this variable gain amplifier circuit, each mutual conductance may be set so that the difference between the mutual conductance gm11 and the mutual conductance gm12 is small. The mutual conductance of OTA11 or OTA12 is There is no need to make a small setting alone. Therefore, unlike the conventional variable gain amplifier circuit, the setting of a minute transconductance is not limited by the amplitude range of the differential input voltage.
[0161]
Further, when a large mutual conductance is set in the variable gain amplifier circuit, each mutual conductance may be set so that a difference between the mutual conductance gm11 and the mutual conductance gm12 becomes large. In this case, there is a possibility that a minute transconductance is set in one OTA, but the current flowing through the terminal T1 and the terminal T2 is dominated by the current of the OTA set with a large mutual conductance. The influence of the waveform distortion generated on the current of the OTA having the conductance set is small. Therefore, according to the variable gain amplifier circuit of the third embodiment, it is possible to set a wide variable range transconductance without being limited to the amplitude range of the input voltage.
[0162]
As described above, according to the third embodiment of the present invention, as in the case of the conventional variable gain amplifier circuit, the setting of a minute transconductance can be limited by the amplitude range of the differential input voltage. The gain can be set in a wide variable range without being limited to the amplitude range of the input voltage.
[0163]
<Fourth Embodiment>
Next, a fourth embodiment of the present invention will be described.
[0164]
FIG. 10 is a circuit diagram showing a fourth embodiment of the variable gain amplifier circuit according to the present invention.
The variable gain amplifier circuit of FIG. 10 has OTA13 to OTA16, a resistor 30, a terminal T1, and a terminal T2.
[0165]
OTA13 to OTA16 are, for example, OTAs having the same configuration as the OTA shown in FIG.
The input signal Vin is input to the input terminal V + and the input terminal V− of the OTA 13 and the OTA 14 with the same polarity. The gain control signal S11 is input to the gain control terminal G of the OTA 13, and the gain control signal S12 is input to the gain control terminal G of the OTA 14. Further, the output terminal I + of the OTA 13 and the output terminal I− of the OTA 14 are respectively connected to the terminal T1a, and the output terminal I− of the OTA 13 and the output terminal I + of the OTA 14 are respectively connected to the terminal T2a.
The terminals T1a and T2a are each connected to the ground potential via the resistor 30.
The input terminals V + of the OTA 15 and OTA 16 are connected to the terminal T1a, and the input terminal V− is connected to the terminal T2a. A gain control signal S11 is input to the gain control terminal G of the OTA 15, and a gain control signal S12 is input to the gain control terminal G of the OTA 16. Further, the output terminal I + of the OTA 15 and the output terminal I− of the OTA 16 are respectively connected to the terminal T1b, and the output terminal I− of the OTA 15 and the output terminal I + of the OTA 16 are respectively connected to the terminal T2b.
[0166]
In the fourth embodiment, the variable gain amplifier circuit in the third embodiment is cascade-connected in multiple stages via a resistor as a current-voltage conversion means. In the circuit diagram shown in FIG. 10, the variable gain amplifying circuits of FIG. 9 are cascaded in two stages. However, the circuit is not limited to this example, and can be further cascaded in multiple stages.
The differential voltage Vin2 input to the OTA15 and the OTA16 can be expressed by the following equation by the mutual conductance gm13 of the OTA13, the mutual conductance gm14 of the OTA14, and the resistance value r30 of the resistor 30.
[0167]
[Equation 26]
Vin2 = (gm13−gm14) × Vin × r30 (26)
[0168]
From the equation (26), the differential current Δi12 output from the terminal T1 and the terminal T2 is expressed by the following equation by the mutual conductance gm15 of the OTA15 and the mutual conductance gm16 of the OTA16.
[0169]
[Expression 27]

[0170]
As can be seen from the equation (27), according to the fourth embodiment, the mutual conductance obtained in the third embodiment is equal to the mutual conductance of each OTA connected in cascade and the resistor 30 that connects the OTA in each stage. It is a product of the resistance value. Thus, since the overall transconductance is the product of the transconductances of the respective stages, the overall transconductance can be varied more widely than the transconductance obtained in the third embodiment.
[0171]
In the fourth embodiment shown in FIG. 10, a common gain control signal S11 is input to the gain control terminals G of OTA13 and OTA15, and a common gain control signal S12 is input to the gain control terminals G of OTA14 and OTA16. However, the present invention is not limited to this example, and different gain control signals can be given to the respective examples.
[0172]
In the third and fourth embodiments described above, the gain control signal S11 and the gain control signal S12 can also be generated by the transconductance setting circuit described in the first embodiment.
[0173]
FIG. 11 is a circuit diagram showing a transconductance control circuit that generates the gain control signal S11 and the gain control signal S12 in the third and fourth embodiments of the present invention.
The mutual conductance control circuit of FIG. 11 includes a mutual conductance setting circuit 102, a mutual conductance setting circuit 103, and a gain setting circuit 200. The mutual conductance setting circuit 102 includes OTA101 and OTA2, a MOS transistor M101 and a MOS transistor M102, and a gain setting voltage output unit 20A. The mutual conductance setting circuit 103 includes an OTA 103 and OTA4, a MOS transistor M103 and a MOS transistor M104, and a gain setting voltage output unit 20B.
[0174]
The mutual conductance setting circuit 102 and the mutual conductance setting circuit 103 have the same components as those of the first embodiment described with reference to FIG.
Moreover, since the gain setting voltage output unit 20A and the gain setting voltage output unit 20B have the same components as the circuit described in FIG. 4, the description thereof is also omitted. Note that the gain setting signal S201 and the gain setting signal S202 input to the gain setting voltage output unit 20A and the gain setting voltage output unit 20B are digital signals that control the opening and closing of the analog switch.
[0175]
The gain setting circuit 200 is a logic circuit that generates a gain setting signal S201 and a gain setting signal S202 having a difference corresponding to the digital gain setting signal S200. In the mutual conductance setting circuit 102 and the mutual conductance setting circuit 103, a gain control signal S11 and a gain control signal S12 corresponding to the gain setting signal S201 and the gain setting signal S202 are generated. 9 and the transconductance of the variable gain amplifier circuit shown in FIG. 10 is determined, and the difference between the gain setting signal S201 and the gain setting signal S202 is controlled according to the gain setting signal S200. Mutual conductance is controlled. That is, the mutual conductance of the variable gain amplifier circuit shown in FIGS. 9 and 10 is controlled in accordance with gain setting signal S200.
[0176]
By supplying the gain control signal S11 and the gain control signal S12 to the variable gain amplifier circuit of FIG. 9 and FIG. 10 by the mutual conductance control circuit shown in FIG. 11, the gain variable range of the variable gain amplifier circuit is expanded as compared with the conventional case. In addition to being able to do so, the gain to be set is less affected by fluctuations in temperature and individual variations, and the gain setting accuracy can be improved.
[0177]
<Fifth Embodiment>
Next, a fifth embodiment of the present invention will be described.
In the fifth embodiment, the OTA in the third embodiment described above is changed from a differential output to a single output.
[0178]
FIG. 12 is a circuit diagram showing a fifth embodiment of the variable gain amplifier circuit according to the present invention.
The variable gain amplifier circuit of FIG. 12 has OTA 17 and OTA 18 and a terminal T.
[0179]
The OTA 17 and the OTA 18 are OTAs having the same configuration as the OTA shown in FIG. 8, for example.
An input signal Vin is input to the input terminals V + and V− of the OTA 17 and OTA 18 so as to have opposite polarities. A gain control signal S11 is input to the gain control terminal G of the OTA 17, and a gain control signal S12 is input to the gain control terminal G of the OTA 18. Further, the output terminal of the OTA 17 and the output terminal of the OTA 18 are connected to the terminal T, respectively.
[0180]
The output current it from the terminal T can be expressed by the following equation by the mutual conductance gm17 of OTA17, the output current i17 of OTA17, the mutual conductance gm18 of OTA18, and the output current i18 of OTA18.
[0181]
[Expression 28]

[0182]
As can be seen from the equation (28), the mutual conductance of the variable gain amplifier circuit composed of the OTA 17, the OTA 18, and the terminal T shown in FIG. 12 is set as (gm17−gm18). When setting a small mutual conductance in this variable gain amplifier circuit, each mutual conductance may be set so that the difference between the mutual conductance gm17 and the mutual conductance gm18 is small. The mutual conductance of OTA17 or OTA18 is There is no need to make a small setting alone. Therefore, unlike the conventional variable gain amplifier circuit, the setting of a minute transconductance is not limited by the amplitude range of the differential input voltage.
[0183]
Further, when a large mutual conductance is set in the variable gain amplifier circuit, each mutual conductance may be set so that a difference between the mutual conductance gm17 and the mutual conductance gm18 becomes large. In this case, there is a possibility that a minute transconductance is set in one OTA. However, since a current flowing through the terminal T is dominated by an OTA current having a large mutual conductance, a minute mutual conductance is set. The effect of waveform distortion on the generated OTA current is small. Therefore, according to the variable gain amplifier circuit of the fifth embodiment, it is possible to set a wide variable range transconductance without being limited to the amplitude range of the input voltage.
[0184]
As described above, according to the fifth embodiment of the present invention, even if the variable gain amplifier circuit has a single output, the same effects as those of the third embodiment can be obtained.
[0185]
<Sixth Embodiment>
Next, a sixth embodiment of the present invention will be described.
[0186]
FIG. 13 is a circuit diagram showing a sixth embodiment of the variable gain amplifier circuit according to the present invention.
The variable gain amplifier circuit of FIG. 13 includes OTA19 to OTA22, a resistor R30, and a terminal T.
[0187]
OTA19 to OTA22 are OTAs having the same configuration as the OTA shown in FIG. 8, for example.
An input signal Vin is input to the input terminals V + and V− of the OTA 19 and the OTA 20 so as to have opposite polarities. A gain control signal S11 is input to the gain control terminal G of the OTA 19, and a gain control signal S12 is input to the gain control terminal G of the OTA 20. Further, the output terminals of OTA 19 and OTA 20 are connected to a terminal Ta, respectively.
The terminal Ta is connected to the ground potential via the resistor 30.
The input terminal V + of the OTA 21 and the input terminal V− of the OTA 22 are connected to the terminal Ta, respectively, and the input terminal V− of the OTA 21 and the input terminal V + of the OTA 22 are grounded. A gain control signal S11 is input to the gain control terminal G of the OTA 21, and a gain control signal S12 is input to the gain control terminal G of the OTA 22. Further, the output terminals of OTA21 and OTA22 are connected to the terminal Tb, respectively.
[0188]
In the sixth embodiment, the variable gain amplifier circuit in the fifth embodiment is cascade-connected in multiple stages via a current-voltage converter. In the circuit diagram shown in FIG. 13, the variable gain amplifier circuits of FIG. 12 are cascaded in two stages. However, the circuit is not limited to this example, and can be cascaded in multiple stages.
The differential voltage Vin2 input to OTA21 and OTA22 can be expressed by the following equation by the mutual conductance gm19 of OTA19, the mutual conductance gm20 of OTA20, and the resistance value r30 of resistor R30.
[0189]
[Expression 29]
Vin2 = (gm19−gm20) × Vin × r30 (29)
[0190]
From the equation (29), the current it output from the terminal T is expressed by the following equation by the mutual conductance gm21 of the OTA 21 and the mutual conductance gm22 of the OTA22.
[0191]
[30]

[0192]
As can be seen from the equation (30), according to the sixth embodiment, the mutual conductance obtained in the fifth embodiment is equal to the mutual conductance of each OTA connected in cascade and the resistance R30 connecting the OTAs in each stage. It is a product of the resistance value. Thus, since the overall mutual conductance is the product of the mutual conductances of the respective stages, the overall mutual conductance can be varied in a wider range as compared with the fifth embodiment.
[0193]
In the sixth embodiment shown in FIG. 13, a common gain control signal S11 is input to the gain control terminals G of OTA19 and OTA21, and a common gain control signal S12 is input to the gain control terminals G of OTA20 and OTA22. However, the present invention is not limited to this example, and different gain control signals can be given to the respective examples.
[0194]
In the fifth and sixth embodiments described above, the gain control signal S11 and the gain control signal S12 can be generated by the mutual conductance setting circuit described in the second embodiment.
[0195]
FIG. 14 is a circuit diagram showing a transconductance control circuit that generates the gain control signal S11 and the gain control signal S12 in the fifth and sixth embodiments of the present invention.
The transconductance control circuit of FIG. 14 includes a transconductance setting circuit 104, a transconductance setting circuit 105, and a gain setting circuit 200. The mutual conductance setting circuit 104 includes OTAs 105 and OTA6, a MOS transistor M105 and a MOS transistor M106, and a gain setting voltage output unit 20C. The mutual conductance setting circuit 105 includes an OTA 107 and OTA 8, a MOS transistor M107 and a MOS transistor M108, and a gain setting voltage output unit 20D.
[0196]
Since the mutual conductance setting circuit 104 and the mutual conductance setting circuit 105 have the same components as those of the second embodiment described with reference to FIG. 7, the description thereof is omitted.
The gain setting voltage output unit 20C and the gain setting voltage output unit 20D have the same components as the gain setting voltage output unit 20C and the gain setting voltage output unit 20D described in FIG. The description of is also omitted.
The gain setting circuit 200 is the same component as the gain setting circuit 200 described in FIG.
[0197]
By supplying the gain control signal S11 and the gain control signal S12 to the variable gain amplifier circuit of FIGS. 12 and 13 by the mutual conductance control circuit shown in FIG. 14, the gain variable range of the variable gain amplifier circuit is expanded as compared with the conventional case. In addition to being able to do so, the gain to be set is less affected by fluctuations in temperature and individual variations, and the gain setting accuracy can be improved.
[0198]
【The invention's effect】
According to the variable gain amplifying circuit of the present invention, a simple circuit can reduce gain fluctuations due to temperature characteristics, individual-to-individual variations, and the like, and can set the gain with high accuracy. Further, the gain can be varied over a wide range without being limited to the amplitude range of the input voltage.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment of a variable gain amplifier circuit according to the present invention.
FIG. 2 is a circuit diagram of OTA1 and OTA3 in the first embodiment of the present invention.
FIG. 3 is a circuit diagram of the OTA 2 in the first embodiment of the present invention.
FIG. 4 is a diagram illustrating an embodiment of a gain setting voltage output unit Vd1 and a gain setting voltage output unit Vd2 according to the present invention.
FIG. 5 is a diagram showing another embodiment of the gain setting voltage output unit Vd1 and the gain setting voltage output unit Vd2 according to the present invention.
6 is a circuit diagram showing an embodiment of a voltage / current converter 22. FIG.
FIG. 7 is a circuit diagram showing a second embodiment of a variable gain amplifier circuit according to the present invention.
FIG. 8 is a circuit diagram of OTA4 and OTA6 in the second embodiment of the present invention.
FIG. 9 is a circuit diagram showing a third embodiment of a variable gain amplifier circuit according to the present invention.
FIG. 10 is a circuit diagram showing a fourth embodiment of a variable gain amplifier circuit according to the present invention.
FIG. 11 is a circuit diagram showing a transconductance control circuit that generates a gain control signal S11 and a gain control signal S12 in the third and fourth embodiments of the present invention.
FIG. 12 is a circuit diagram showing a fifth embodiment of a variable gain amplifier circuit according to the present invention.
FIG. 13 is a circuit diagram showing a sixth embodiment of a variable gain amplifier circuit according to the present invention.
FIG. 14 is a circuit diagram showing a transconductance control circuit for generating a gain control signal S11 and a gain control signal S12 in the fifth and sixth embodiments of the present invention.
FIG. 15 is a diagram illustrating integration elements of a filter circuit configured using OTA.
FIG. 16 is a diagram showing a first-order low-pass filter configured using OTA.
FIG. 17 is a diagram illustrating a sine wave oscillation circuit configured using OTA.
FIG. 18 is a diagram showing a conventional first circuit for setting mutual conductance.
FIG. 19 is a diagram showing a conventional second circuit for setting mutual conductance.
[Explanation of symbols]
OTA1 to OTA22... OTA, M11 to M108 MOS transistors, 11 to 13 output sections, R11 to R30, 30 resistors, SW21 to SW24 analog switches, I11 to I22 constant current circuit, 21 reference voltage source, 22, 23 ... voltage-current converters, Vd1 to Vd5, 20A to 20D ... gain setting voltage output unit, 200 ... gain setting circuit, T, T1, T2 ... terminals.

Claims (7)

A first and a second transistor to which a differential input voltage is input to the control terminal, a third transistor that is connected between the first transistor and the second transistor, and a gain control signal is input to the control terminal. And an output section that outputs a differential current between a first output current and a second output current corresponding to the current flowing through the first transistor and the current flowing through the second transistor, respectively. A first amplifier circuit;
The first and second voltages are connected to the fourth and fifth transistors, respectively, input to the control terminal, and between the fourth transistor and the fifth transistor, and the gain control signal is connected to the control terminal. An input sixth transistor, a first current corresponding to a current flowing through the fourth transistor and a current flowing through the fifth transistor, and a second current smaller than the first current, respectively. A second amplifier circuit having an output section for outputting a differential current;
Seventh and eighth transistors, to which the third and fourth voltages are input to the control terminal, respectively, a resistance element connected between the seventh transistor and the eighth transistor, and the seventh transistor A third output unit configured to output a differential current between a third current corresponding to a current flowing through the transistor and a current flowing through the eighth transistor, and a fourth current smaller than the third current; An amplifier circuit of
A first terminal that receives a first combined current of the first current and the fourth current, and a second terminal that receives a second combined current of the second current and the third current A current mirror circuit that operates so that the first combined current and the second combined current are equal, and supplies the gain control signal from the second terminal;
A variable gain amplifier circuit. A first and a second transistor to which a differential input voltage is input to the control terminal, a third transistor that is connected between the first transistor and the second transistor, and a gain control signal is input to the control terminal. A first amplifier circuit, and an output section that outputs an output current corresponding to a difference between a current flowing through the first transistor and a current flowing through the second transistor;
The first and second voltages are connected to the fourth and fifth transistors, respectively, input to the control terminal, and between the fourth transistor and the fifth transistor, and the gain control signal is connected to the control terminal. A second amplifier circuit having an input sixth transistor, and an output unit that outputs a first current corresponding to a difference between a current flowing through the fourth transistor and a current flowing through the fifth transistor; ,
Seventh and eighth transistors, to which the third and fourth voltages are input to the control terminal, respectively, a resistance element connected between the seventh transistor and the eighth transistor, and the seventh transistor A third amplifier circuit having an output section for outputting a second current corresponding to the difference between the current flowing through the transistor and the current flowing through the eighth transistor;
A first terminal that receives the first current and a second terminal that receives the second current, and operates so that the first current and the second current are equal; A current mirror circuit for supplying the gain control signal from a second terminal;
A variable gain amplifier circuit. The first amplifier circuit has first and second current sources for supplying current to the first and second transistors, respectively;
The second amplifier circuit has third and fourth current sources for supplying current to the fourth and fifth transistors, respectively;
The third amplifier circuit has fifth and sixth current sources for supplying current to the seventh and eighth transistors, respectively;
The variable gain amplifier circuit according to claim 1 or 2. The current mirror circuit includes: a first transistor connected between the first terminal and a power supply voltage terminal; and a second transistor connected between the second terminal and a power supply voltage terminal. The control terminal of the first transistor and the control terminal of the second transistor are connected to the first terminal ,
The variable gain amplifier circuit according to claim 1. A voltage supply circuit for supplying the first and second voltages;
The voltage supply circuit includes a resistor circuit in which a plurality of resistors are connected in series between a first power supply terminal and a second power supply terminal, and a terminal voltage of a resistor selected from the plurality of resistors is Supplied as a first or second voltage,
The variable gain amplifier circuit according to claim 1. The voltage supply circuit includes a first current source connected between the first power supply terminal and the resistor circuit, and a second current source connected between the second power supply terminal and the resistor circuit. A current source;
The variable gain amplifier circuit according to claim 5. The voltage supply circuit supplies the third and fourth voltages;
The variable gain amplifier circuit according to claim 5 or 6.

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