JP4654666B2

JP4654666B2 - Analog switch circuit

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Publication number: JP4654666B2
Application number: JP2004340544A
Authority: JP
Inventors: 心一藤田
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2004-11-25
Filing date: 2004-11-25
Publication date: 2011-03-23
Anticipated expiration: 2024-11-25
Also published as: JP2006157132A

Description

本発明は、アナログ信号の通過／遮断の切り換えまたは経路切り換えに好適なアナログスイッチ回路に関する。 The present invention relates to an analog switch circuit suitable for switching or path switching of an analog signal.

オーディオ信号処理回路などのアナログ回路では、アナログ信号の通過／遮断の切り換えや経路切り換えが必要とされる場合にアナログスイッチ回路が用いられる。なお、アナログスイッチ回路に関する先行技術文献としては例えば特許文献１、２がある。図９はこの種のアナログスイッチ回路のうちアナログ信号の通過／遮断の切り換えを行う回路の一例であるミュート回路３００の構成を示す回路図である。図９に示すように、ミュート回路３００は、入力端子３１１および出力端子３１２間に介挿された抵抗Ｒ１１と、エミッタが出力端子３１２に接続され、コレクタが接地されたＮＰＮトランジスタ３０１とを有している。入力端子３１１には、アンプ２００の出力電圧が入力電圧Ｖｉｎとして与えられる。このアンプ２００に電源電圧を与える正電源＋Ｂと負電源−Ｂとの間には、スイッチＳＷと、抵抗Ｒ１２と、抵抗Ｒ１２よりも十分に低い抵抗値を有する抵抗Ｒ１３とが直列に介挿されている。そして、抵抗Ｒ１２およびＲ１３の接続点は、ＮＰＮトランジスタ３０１のベースに接続されている。 In an analog circuit such as an audio signal processing circuit, an analog switch circuit is used when it is necessary to switch between passage / blocking of an analog signal and path switching. For example, there are Patent Documents 1 and 2 as prior art documents related to the analog switch circuit. FIG. 9 is a circuit diagram showing a configuration of a mute circuit 300 which is an example of a circuit for switching between passing and blocking of an analog signal in this type of analog switch circuit. As shown in FIG. 9, the mute circuit 300 includes a resistor R11 interposed between the input terminal 311 and the output terminal 312, and an NPN transistor 301 whose emitter is connected to the output terminal 312 and whose collector is grounded. ing. The input terminal 311 is supplied with the output voltage of the amplifier 200 as the input voltage Vin. A switch SW, a resistor R12, and a resistor R13 having a resistance value sufficiently lower than that of the resistor R12 are inserted in series between a positive power source + B and a negative power source −B that supply a power source voltage to the amplifier 200. ing. The connection point between the resistors R12 and R13 is connected to the base of the NPN transistor 301.

このような構成において、スイッチＳＷがオフであるときには、ＮＰＮトランジスタ３０１はオフとなり、入力端子３１１の入力電圧Ｖｉｎは抵抗Ｒ１１を介すことにより出力電圧Ｖｏｕｔとして出力端子３１２から出力される。スイッチＳＷがオンであるときには、抵抗Ｒ１２を介して正電源＋ＢからＮＰＮトランジスタ３０１にベース電流が流れるため、ＮＰＮトランジスタ３０１がオンとなり、出力端子３１２はＮＰＮトランジスタ３０１を介して接地され、ミュート状態となる。 In such a configuration, when the switch SW is off, the NPN transistor 301 is off, and the input voltage Vin of the input terminal 311 is output from the output terminal 312 as the output voltage Vout through the resistor R11. When the switch SW is on, the base current flows from the positive power source + B to the NPN transistor 301 via the resistor R12. Therefore, the NPN transistor 301 is turned on, and the output terminal 312 is grounded via the NPN transistor 301. Become.

この種のミュート回路は、開閉比、すなわち、ミュートを掛けることによる出力電圧Ｖｏｕｔの減衰の比率を高くすることが求められる。この開閉比を高くするための方法として、抵抗Ｒ１１の抵抗値を高くすることが考えられる。しかし、抵抗Ｒ１１の抵抗値を高くすると、アンプ２００から抵抗Ｒ１１を介して負荷に流す負荷電流が制限されるので得策ではない。抵抗Ｒ１１の抵抗値を高くすることなく、開閉比を高めるための方法として、入力端子３１１および出力端子３１２間に抵抗Ｒ１１とＮＰＮトランジスタ３０１とからなる回路を複数段縦続接続することが考えられる。しかし、この方法を採ると、部品点数が増え、コスト高になってしまう。また、図９に示すミュート回路３００は、ミュート時にＮＰＮトランジスタ３０１にベース電流を流すため、消費電力が嵩む。以上のように、図９に示すミュート回路３００は、低コスト、かつ、低消費電力で開閉比の高いものを実現することが困難であるという問題があった。さらに、図９に示すミュート回路３００は、セレクタのようにアナログ信号の経路切り換えを行う回路への適用には不向きであるという問題がある。 This type of mute circuit is required to increase the open / close ratio, that is, the ratio of attenuation of the output voltage Vout due to muting. As a method for increasing the open / close ratio, it is conceivable to increase the resistance value of the resistor R11. However, if the resistance value of the resistor R11 is increased, the load current flowing from the amplifier 200 to the load via the resistor R11 is limited, which is not a good idea. As a method for increasing the open / close ratio without increasing the resistance value of the resistor R11, it is conceivable to cascade a circuit composed of the resistor R11 and the NPN transistor 301 between the input terminal 311 and the output terminal 312 in a plurality of stages. However, if this method is adopted, the number of parts increases and the cost increases. In addition, the mute circuit 300 shown in FIG. 9 increases the power consumption because a base current flows through the NPN transistor 301 during mute. As described above, the mute circuit 300 shown in FIG. 9 has a problem that it is difficult to realize a low cost, low power consumption and high switching ratio. Furthermore, there is a problem that the mute circuit 300 shown in FIG. 9 is not suitable for application to a circuit that switches the path of an analog signal, such as a selector.

図１０に示すアナログスイッチ回路４００では、入力端子４１１および出力端子４１２間にＣＭＯＳなどのデバイスにより構成されたトランスファゲート４０２を含む標準ＩＣ４０１が介挿されている。そして、正電源＋Ｂおよび負電源−Ｂとの間には、スイッチＳＷと抵抗Ｒ１４が直列に介挿されている。このスイッチＳＷと抵抗Ｒ１４との接続点の電圧が標準ＩＣ４０１に供給され、この電圧に基づきトランスファゲート４０２のオン／オフ切り換えが行われる。 In the analog switch circuit 400 shown in FIG. 10, a standard IC 401 including a transfer gate 402 constituted by a device such as a CMOS is interposed between an input terminal 411 and an output terminal 412. A switch SW and a resistor R14 are inserted in series between the positive power source + B and the negative power source -B. The voltage at the connection point between the switch SW and the resistor R14 is supplied to the standard IC 401, and the transfer gate 402 is switched on / off based on this voltage.

この構成によれば、スイッチＳＷがオンであるときにはトランスファゲート４０２がオンとなり、アンプ２００から入力端子４１１に与えられる電圧Ｖｉｎがトランスファゲート４０２を介し、出力電圧Ｖｏｕｔとして出力端子４１２から出力される。一方、スイッチＳＷがオフであるときにはトランスファゲート４０２がオフとなり、入力端子４１１および４１２間はハイインピーダンス状態となる。従って、高い開閉率が得られる。また、このアナログスイッチ回路４００は、スイッチＳＷがオフであるときに入力端子４１１および出力端子４１２間がハイインピーダンス状態となるので、複数のアナログスイッチ回路４００の出力端子４１２同士を接続し、セレクタとして用いることが可能である。 According to this configuration, when the switch SW is on, the transfer gate 402 is turned on, and the voltage Vin applied from the amplifier 200 to the input terminal 411 is output from the output terminal 412 as the output voltage Vout via the transfer gate 402. On the other hand, when the switch SW is off, the transfer gate 402 is off and the input terminals 411 and 412 are in a high impedance state. Therefore, a high opening / closing rate can be obtained. Since the analog switch circuit 400 is in a high impedance state between the input terminal 411 and the output terminal 412 when the switch SW is off, the output terminals 412 of the plurality of analog switch circuits 400 are connected to each other as a selector. It is possible to use.

しかしながら、アナログスイッチ回路４００は、トランスファゲート４０２を構成するＭＯＳＦＥＴのソース−ドレイン間に寄生容量が介在しており、入力電圧Ｖｉｎがこの寄生容量を介して出力端子４１２側に抜けるという問題があった。また、アナログスイッチ回路４００では、入力電圧Ｖｉｎがトランスファゲート４０２を構成するＭＯＳＦＥＴのドレイン、ソースに順次伝達されるため、ＭＯＳＦＥＴのゲート−ソース間電圧が入力電圧Ｖｉｎに依存して変化する。このため、アナログスイッチ回路４００は、トランスファゲート４０２のオン抵抗が入力電圧Ｖｉｎに依存して変化し、特に負荷が重いときの歪み特性が悪化するという問題があった。また、標準ＩＣは、高耐圧のものでも最大定格がせいぜい１８Ｖであり、±１２Ｖの電源電圧で使用されるアナログ信号処理系に適用可能なものは入手が困難であるという問題があった。
特許第３２５４９７２号特許第３５３８５５８号 However, the analog switch circuit 400 has a problem in that a parasitic capacitance is interposed between the source and drain of the MOSFET that constitutes the transfer gate 402, and the input voltage Vin passes through the parasitic capacitance to the output terminal 412 side. . Further, in the analog switch circuit 400, the input voltage Vin is sequentially transmitted to the drain and source of the MOSFET constituting the transfer gate 402, so that the gate-source voltage of the MOSFET changes depending on the input voltage Vin. For this reason, the analog switch circuit 400 has a problem that the on-resistance of the transfer gate 402 changes depending on the input voltage Vin, and the distortion characteristic is deteriorated particularly when the load is heavy. Further, the standard IC has a maximum rating of 18V at most even with a high withstand voltage, and there is a problem that it is difficult to obtain an IC applicable to an analog signal processing system used with a power supply voltage of ± 12V.
Japanese Patent No. 3254972 Japanese Patent No. 3538558

この発明は、以上説明した背景に鑑みてなされたものであり、その第１の目的は、低コスト、かつ、低消費電力であり、開閉率が高く、入力電圧の出力側への漏れが少なく、さらにセレクタとして用いることも可能なアナログスイッチ回路を提供することにある。また、この発明の第２の目的は、歪み特性の改善されたアナログスイッチ回路を提供することにある。 The present invention has been made in view of the background described above, and a first object thereof is low cost and low power consumption, a high switching rate, and less leakage of input voltage to the output side. Another object is to provide an analog switch circuit that can also be used as a selector. A second object of the present invention is to provide an analog switch circuit with improved distortion characteristics.

この発明は、ドレインが入力端子に接続され、ソースが中間ノードに接続された第１のＭＯＳＦＥＴと、ドレインが出力端子に接続され、ソースが前記中間ノードに接続され、ゲートが前記第１のＭＯＳＦＥＴのゲートに接続された第２のＭＯＳＦＥＴと、一端と他端が互いに異なる電圧の電源に接続されたスイッチを含み、前記第１および第２のＭＯＳＦＥＴのゲートが前記一端に接続された給電線と、当該一端と前記中間ノードとを接続するダイオードとを有するオン／オフ切り換え回路であって、前記第１および第２のＭＯＳＦＥＴの両方をオンさせる第１のゲート電圧を、前記給電線を介して前記第１および第２のＭＯＳＦＥＴのゲートに出力するときには、前記スイッチをオンさせて前記ダイオードを逆バイアスし、前記第１および第２のＭＯＳＦＥＴの両方をオフさせる第２のゲート電圧を、前記給電線を介して前記第１および第２のＭＯＳＦＥＴのゲートに出力するときには、前記スイッチをオフさせて、前記ダイオードを順方向バイアスして前記中間ノードに電流を流すことにより、当該中間ノードに対し、前記第２のゲート電圧近傍の直流電圧を与えるオン／オフ切り換え回路とを具備することを特徴とするアナログスイッチ回路を提供する。
かかる発明によれば、アナログスイッチ回路は、その主たる構成要素であるＭＯＳＦＥＴが電圧駆動型の素子であり、ゲートに入力電流が流れないので、消費電力を低く抑えることができる。また、本発明に係るアナログスイッチ回路は、部品点数も少なく、低コストで実現することができる。さらに本発明に係るアナログスイッチ回路は、第１および第２のＭＯＳＦＥＴをオフさせる第２のゲート電圧が出力されるとき、中間ノードが第２のゲート電圧近傍の電圧とされるため、入力端子の電位が振れても、第１のＭＯＳＦＥＴはオフ状態を保つ。このため、入力端子および出力端子間の寄生容量が少なく、入力端子から出力端子側への電圧の漏れが少ない。
好ましい態様において、アナログスイッチ回路は、前記第１のゲート電圧が出力されるときに、前記入力端子と前記第１および第２のＭＯＳＦＥＴのゲートとの間に定電圧を発生させる定電圧回路を具備する。
この態様によれば、第１のゲート電圧が出力され、第１および第２のＭＯＳＦＥＴがオンとなっているとき、これらのＭＯＳＦＥＴのゲート−ソース間電圧が一定に保たれる。従って、入力端子および出力端子間の抵抗の入力電圧に対する依存度を少なくし、歪み特性を改善することができる。 The present invention includes a first MOSFET having a drain connected to an input terminal, a source connected to an intermediate node, a drain connected to an output terminal, a source connected to the intermediate node, and a gate connected to the first MOSFET. A power supply line including a second MOSFET connected to the gate of the first MOSFET and a switch having one end and the other end connected to power supplies of different voltages, and the gates of the first and second MOSFETs connected to the one end. An on / off switching circuit having a diode connecting the one end and the intermediate node, wherein a first gate voltage for turning on both the first and second MOSFETs is supplied via the feeder line. wherein when the output to the gate of the first and second MOSFET, the diode reverse biased by turning on the switch, the first Oyo When outputting a second gate voltage to turn off both the second MOSFET, through the feed line to the gate of said first and second MOSFET, said the switch is off, the diode forward bias And an on / off switching circuit for supplying a DC voltage in the vicinity of the second gate voltage to the intermediate node by causing a current to flow through the intermediate node. .
According to this invention, the analog switch circuit is a voltage-driven element in which the main component MOSFET is a voltage-driven element, and the input current does not flow to the gate, so that the power consumption can be kept low. In addition, the analog switch circuit according to the present invention has a small number of parts and can be realized at low cost. Furthermore, in the analog switch circuit according to the present invention, when the second gate voltage for turning off the first and second MOSFETs is output, the intermediate node is set to a voltage in the vicinity of the second gate voltage. Even if the potential fluctuates, the first MOSFET remains off. For this reason, there is little parasitic capacitance between an input terminal and an output terminal, and there is little leakage of the voltage from an input terminal to the output terminal side.
In a preferred embodiment, the analog switch circuit when the first gate voltage is output, includes a constant voltage circuit for generating a constant voltage between the gate of the said input terminals first and second MOSFET To do.
According to this aspect, when the first gate voltage is output and the first and second MOSFETs are on, the gate-source voltages of these MOSFETs are kept constant. Therefore, the dependency of the resistance between the input terminal and the output terminal on the input voltage can be reduced, and the distortion characteristics can be improved .

＜第１実施形態＞
図１は、この発明の第１実施形態であるアナログスイッチ回路１００の構成を示す回路図である。図１に示すように、アナログスイッチ回路１００は、ＮチャネルＭＯＳＦＥＴ１０１および１０２を有している。これらのＭＯＳＦＥＴは、アナログスイッチ回路１００の入力端子１１１および出力端子１１２間に直列に介挿されている。さらに詳述すると、ＮチャネルＭＯＳＦＥＴ１０１のドレイン１０１Ｄは入力端子１１１に、ＮチャネルＭＯＳＦＥＴ１０２のドレイン１０２Ｄは出力端子１１２に各々接続されており、両ＭＯＳＦＥＴのソース１０１Ｓおよび１０２Ｓは中間ノード１１０に共通接続されている。ダイオードＤ１は、ＮチャネルＭＯＳＦＥＴ１０１のドレイン１０１Ｄと中間ノード１１０との間に介在する寄生ダイオードであり、ダイオードＤ２は、ＮチャネルＭＯＳＦＥＴ１０２のドレイン１０２Ｄと中間ノード１１０との間に介在する寄生ダイオードである。 <First Embodiment>
FIG. 1 is a circuit diagram showing a configuration of an analog switch circuit 100 according to the first embodiment of the present invention. As shown in FIG. 1, the analog switch circuit 100 includes N-channel MOSFETs 101 and 102. These MOSFETs are inserted in series between the input terminal 111 and the output terminal 112 of the analog switch circuit 100. More specifically, the drain 101D of the N-channel MOSFET 101 is connected to the input terminal 111, the drain 102D of the N-channel MOSFET 102 is connected to the output terminal 112, and the sources 101S and 102S of both MOSFETs are commonly connected to the intermediate node 110. Yes. The diode D1 is a parasitic diode interposed between the drain 101D of the N-channel MOSFET 101 and the intermediate node 110, and the diode D2 is a parasitic diode interposed between the drain 102D of the N-channel MOSFET 102 and the intermediate node 110.

図１に示す例では、アンプ２００の出力電圧が入力電圧Ｖｉｎとして入力端子１１１に与えられる。このアンプ２００に電源電圧を与える正電源＋Ｂと負電源−Ｂとの間には、スイッチＳＷと抵抗Ｒ１が直列に介挿されている。スイッチＳＷと抵抗Ｒ１との接続点は、ＮチャネルＭＯＳＦＥＴ１０１および１０２の両方のゲートに接続されている。ダイオードＤ３は、カソードがスイッチＳＷと抵抗Ｒ１との接続点に接続されており、アノードが中間ノード１１０に接続されている。そして、中間ノード１１０と接地線との間には抵抗Ｒ２が介挿されており、出力端子１１２と接地線との間には抵抗Ｒ３が介挿されている。抵抗Ｒ１の抵抗値は、これらの抵抗Ｒ２およびＲ３の抵抗値に比して十分に低い。以上説明したスイッチＳＷ、抵抗Ｒ１、ダイオードＤ３および抵抗Ｒ２は、ＭＯＳＦＥＴ１０１および１０２の両方をオンさせる第１のゲート電圧または両方をオフさせる第２のゲート電圧を両ＭＯＳＦＥＴのゲートに出力し、第２のゲート電圧を出力するときには、中間ノード１１０に対し、第２のゲート電圧近傍の直流電圧を与えるオン／オフ切り換え回路を構成している。なお、この回路の役割の詳細については本実施形態の動作説明において明らかにする。 In the example illustrated in FIG. 1, the output voltage of the amplifier 200 is supplied to the input terminal 111 as the input voltage Vin. A switch SW and a resistor R1 are interposed in series between a positive power source + B and a negative power source −B that supply a power source voltage to the amplifier 200. The connection point between the switch SW and the resistor R1 is connected to the gates of both N-channel MOSFETs 101 and 102. The diode D3 has a cathode connected to a connection point between the switch SW and the resistor R1, and an anode connected to the intermediate node 110. A resistor R2 is interposed between the intermediate node 110 and the ground line, and a resistor R3 is interposed between the output terminal 112 and the ground line. The resistance value of the resistor R1 is sufficiently lower than the resistance values of these resistors R2 and R3. The switch SW, the resistor R1, the diode D3, and the resistor R2 described above output the first gate voltage for turning on both the MOSFETs 101 and 102 or the second gate voltage for turning off both to the gates of both MOSFETs. When the gate voltage is output, an on / off switching circuit for applying a DC voltage in the vicinity of the second gate voltage to the intermediate node 110 is configured. The details of the role of this circuit will be clarified in the operation description of this embodiment.

図２は、ＮチャネルＭＯＳＦＥＴ１０１および１０２の構成例を示す断面図である。なお、この図では、図１に示す構成との対応関係を分かりやすくするため、ＮチャネルＭＯＳＦＥＴ１０１および１０２以外の素子も図示されている。図２に示す例では、Ｎ型基板１２０に低濃度のＰ型不純物を拡散することによりＰウエル１３０が形成されており、このＰウエル１３０内に高濃度のＮ型不純物を打ち込むことによりＮチャネルＭＯＳＦＥＴ１０１のドレイン１０１Ｄ、ソース１０１Ｓ、ＮチャネルＭＯＳＦＥＴ１０２のドレイン１０２Ｄ、ソース１０２Ｓが形成されている。前述した寄生ダイオードＤ１は、Ｐウエル１３０とドレイン１０１Ｄとの間のＰＮ接合部に生じる寄生ダイオードであり、寄生ダイオードＤ２は、Ｐウエル１３０とドレイン１０２Ｄとの間のＰＮ接合部に生じる寄生ダイオードである。また、Ｐウエル１３０には、高濃度のＰ型不純物層１４０が形成されており、このＰ型不純物層１４０は中間ノード１１０に接続されている。Ｐウエル１３０は、このＰ型不純物層１４０を介して中間ノード１１０に接続されているため、中間ノード１１０と同電位に保たれる。ＮチャネルＭＯＳＦＥＴ１０１がオンとなっているときは、中間ノード１１０およびＰウエル１３０の電位は入力電圧Ｖｉｎに追従して変化する。一方、Ｎ型基板１２０は、正電源＋Ｂに接続されている。従って、Ｐウエル１３０の電位が入力電圧Ｖｉｎに追従して変化したとしても、Ｐウエル１３０およびＮ型基板１２０間が順方向バイアスされることはない。 FIG. 2 is a cross-sectional view showing a configuration example of the N-channel MOSFETs 101 and 102. In this figure, elements other than the N-channel MOSFETs 101 and 102 are also shown for easy understanding of the correspondence with the configuration shown in FIG. In the example shown in FIG. 2, a P-well 130 is formed by diffusing a low-concentration P-type impurity in an N-type substrate 120. By implanting a high-concentration N-type impurity into the P-well 130, an N channel is formed. The drain 101D and source 101S of the MOSFET 101 and the drain 102D and source 102S of the N-channel MOSFET 102 are formed. The parasitic diode D1 described above is a parasitic diode generated at the PN junction between the P well 130 and the drain 101D, and the parasitic diode D2 is a parasitic diode generated at the PN junction between the P well 130 and the drain 102D. is there. In addition, a high-concentration P-type impurity layer 140 is formed in the P-well 130, and this P-type impurity layer 140 is connected to the intermediate node 110. Since P well 130 is connected to intermediate node 110 via P type impurity layer 140, P well 130 is kept at the same potential as intermediate node 110. When N-channel MOSFET 101 is on, the potential of intermediate node 110 and P well 130 changes following input voltage Vin. On the other hand, the N-type substrate 120 is connected to a positive power source + B. Therefore, even if the potential of the P-well 130 changes following the input voltage Vin, the P-well 130 and the N-type substrate 120 are not forward-biased.

次に、本実施形態の動作を説明する。まず、スイッチＳＷがオンであるときには、このスイッチＳＷを介し、正電源＋Ｂの電圧（第１のゲート電圧）がゲート電圧ＶＧとしてゲート１０１Ｇおよび１０２Ｇに与えられ、ＮチャネルＭＯＳＦＥＴ１０１および１０２はオンとなる。ここで、アンプ２００から与えられる入力電圧Ｖｉｎは、正電源＋Ｂの電圧よりも低いので、ダイオードＤ３は常に逆バイアスが掛かり、オフとなる。従って、入力電圧Ｖｉｎは、ＮチャネルＭＯＳＦＥＴ１０１および１０２を順次通過し、出力電圧Ｖｏｕｔとして出力端子１１２から出力される。 Next, the operation of this embodiment will be described. First, when the switch SW is on, the voltage of the positive power source + B (first gate voltage) is applied to the gates 101G and 102G as the gate voltage VG through the switch SW, and the N-channel MOSFETs 101 and 102 are turned on. . Here, since the input voltage Vin supplied from the amplifier 200 is lower than the voltage of the positive power supply + B, the diode D3 is always reverse-biased and turned off. Therefore, the input voltage Vin sequentially passes through the N-channel MOSFETs 101 and 102 and is output from the output terminal 112 as the output voltage Vout.

次に、スイッチＳＷがオフになると、ダイオードＤ３に順バイアスが掛かるため、接地線から抵抗Ｒ２、ダイオードＤ３および抵抗Ｒ１を介して負電源−Ｂに電流が流れる。前述したように、抵抗Ｒ１の抵抗値は抵抗Ｒ２の抵抗値に比して十分に低いため、負電源−Ｂの電圧とほぼ同じ電圧（第２のゲート電圧）がゲート電圧ＶＧとしてＮチャネルＭＯＳＦＥＴ１０１および１０２に与えられる。一方、ダイオードＤ３は順方向バイアスされるため、中間ノード１１０の電位、すなわち、ＮチャネルＭＯＳＦＥＴ１０１および１０２のソース１０１Ｓおよび１０２Ｓの電位は、ゲート１０１Ｇおよび１０２Ｇの電位よりもダイオードＤ３の順方向電圧ＶＦだけ高い電位となる。このようにＮチャネルＭＯＳＦＥＴ１０１および１０２は、ゲート−ソース間電圧が負電圧−ＶＦとなるため、オフとなる。また、中間ノード１１０の電位は、ゲート１０１Ｇおよび１０２Ｇの電位よりは電圧ＶＦだけ高いものの、負電源−Ｂの電位に近い電位である。従って、入力電圧Ｖｉｎが負方向に極端に振られない限り、寄生ダイオードＤ１がオンになることはなく、入力端子１１１および中間ノード１１０間は完全にオフ状態となる。このため、たとえＮチャネルＭＯＳＦＥＴ１０２のソース−ドレイン間に寄生容量が介在していたとしても、入力電圧Ｖｉｎが出力端子１１２に漏れ出ることはなく、出力端子１１２は、抵抗Ｒ３を介して接地電位に固定される。このようにしてアンプ２００の出力電圧のミュートが確実に行われる。 Next, when the switch SW is turned off, a forward bias is applied to the diode D3, so that a current flows from the ground line to the negative power source -B through the resistor R2, the diode D3, and the resistor R1. As described above, since the resistance value of the resistor R1 is sufficiently lower than the resistance value of the resistor R2, a voltage substantially equal to the voltage of the negative power supply -B (second gate voltage) is used as the gate voltage VG. And 102. On the other hand, since the diode D3 is forward biased, the potential of the intermediate node 110, that is, the potential of the sources 101S and 102S of the N-channel MOSFETs 101 and 102 is only the forward voltage VF of the diode D3 than the potentials of the gates 101G and 102G. High potential. Thus, the N-channel MOSFETs 101 and 102 are turned off because the gate-source voltage is the negative voltage -VF. The potential of the intermediate node 110 is higher than the potentials of the gates 101G and 102G by the voltage VF, but is close to the potential of the negative power supply -B. Therefore, unless the input voltage Vin is extremely swung in the negative direction, the parasitic diode D1 is not turned on, and the input terminal 111 and the intermediate node 110 are completely turned off. For this reason, even if a parasitic capacitance exists between the source and drain of the N-channel MOSFET 102, the input voltage Vin does not leak to the output terminal 112, and the output terminal 112 is connected to the ground potential via the resistor R3. Fixed. In this way, the output voltage of the amplifier 200 is reliably muted.

＜第２実施形態＞
図３は、この発明の第２実施形態であるアナログスイッチ回路１００Ａの構成を示す回路図である。なお、この図において、前掲図１に示す各要素と対応する要素については共通の符号を使用することによりその説明を省略する。 <Second Embodiment>
FIG. 3 is a circuit diagram showing a configuration of an analog switch circuit 100A according to the second embodiment of the present invention. In this figure, elements corresponding to those shown in FIG. 1 are denoted by common reference numerals, and the description thereof is omitted.

このアナログスイッチ回路１００Ａでは、スイッチＳＷおよび抵抗Ｒ１の接続点と、ゲート１０１Ｇおよび１０２Ｇとの間には、抵抗Ｒ４が介挿されている。また、ゲート１０１Ｇおよび１０２Ｇと入力端子１１１との間には、ダイオードＤ４とツェナーダイオードＤ５が直列に介挿されている。これらの抵抗Ｒ４、ダイオードＤ４およびツェナーダイオードＤ５は、第１のゲート電圧が出力され、ＮチャネルＭＯＳＦＥＴ１０１および１０２がオンであるとき、入力端子１１１と両ＭＯＳＦＥＴのゲートとの間に定電圧を発生させる定電圧回路を構成している。 In the analog switch circuit 100A, a resistor R4 is interposed between a connection point between the switch SW and the resistor R1 and the gates 101G and 102G. A diode D4 and a Zener diode D5 are interposed in series between the gates 101G and 102G and the input terminal 111. The resistor R4, the diode D4, and the Zener diode D5 generate a constant voltage between the input terminal 111 and the gates of both MOSFETs when the first gate voltage is output and the N-channel MOSFETs 101 and 102 are on. A constant voltage circuit is configured.

上記第１実施形態において、スイッチＳＷがオンである場合、中間ノード１１０の電位は入力電圧Ｖｉｎに追従して変化する。ここで、入力電圧Ｖｉｎが正電源＋Ｂの電位に近づくと、ＮチャネルＭＯＳＦＥＴ１０１および１０２は、ゲート−ソース間電圧（ゲート−中間ノード間電圧）が低くなるため、オン抵抗が高くなる。一方、入力電圧Ｖｉｎが負電源−Ｂの電位に近づくと、ＮチャネルＭＯＳＦＥＴ１０１および１０２は、ゲート−ソース間電圧（ゲート−中間ノード間電圧）が高くなるため、オン抵抗が低くなる。このように、入力電圧Ｖｉｎに依存して、ＮチャネルＭＯＳＦＥＴ１０１および１０２のオン抵抗が変化すると、出力端子１１２に接続される負荷が大きい場合に歪発生の原因となる。本実施形態は、この点の改善を図ったものである。 In the first embodiment, when the switch SW is on, the potential of the intermediate node 110 changes following the input voltage Vin. Here, when the input voltage Vin approaches the potential of the positive power supply + B, the gate-source voltage (gate-intermediate node voltage) of the N-channel MOSFETs 101 and 102 becomes low, and the on-resistance becomes high. On the other hand, when the input voltage Vin approaches the potential of the negative power supply −B, the N-channel MOSFETs 101 and 102 have a high gate-source voltage (gate-intermediate node voltage), and thus have a low on-resistance. As described above, if the on-resistances of the N-channel MOSFETs 101 and 102 change depending on the input voltage Vin, distortion may occur when the load connected to the output terminal 112 is large. The present embodiment is intended to improve this point.

本実施形態によれば、スイッチＳＷがオンであるときに、ダイオードＤ４が順方向バイアスされるため、正電源＋ＢからスイッチＳＷ、ダイオードＤ４およびツェナーダイオードＤ５を介して電流が流れる。このため、ツェナーダイオードＤ５のツェナー電圧をＶＺ、ダイオードＤ４の順方向電圧をＶＦとすると、ＮチャネルＭＯＳＦＥＴ１０１および１０２に与えられるゲート電圧ＶＧは次式のようになる。
ＶＧ＝Ｖｉｎ＋ＶＺ＋ＶＦ ……（１） According to this embodiment, when the switch SW is on, the diode D4 is forward-biased, so that current flows from the positive power supply + B through the switch SW, the diode D4, and the Zener diode D5. Therefore, assuming that the Zener voltage of Zener diode D5 is VZ and the forward voltage of diode D4 is VF, the gate voltage VG applied to N-channel MOSFETs 101 and 102 is expressed by the following equation.
VG = Vin + VZ + VF (1)

従って、ＮチャネルＭＯＳＦＥＴ１０１のドレイン−ソース間電圧を無視すれば、ＮチャネルＭＯＳＦＥＴ１０１および１０２のゲート−ソース間電圧は、入力電圧Ｖｉｎに依存することなく、ほぼＶＺ＋ＶＦとなり、歪み特性が改善される。また、負荷電流が大きく、ＮチャネルＭＯＳＦＥＴ１０１のドレイン−ソース間電圧を無視し得ない場合であっても、ＮチャネルＭＯＳＦＥＴ１０１および１０２のゲート−ソース間電圧が入力電圧Ｖｉｎに依存して変化することはないので、歪み特性が改善される。 Therefore, if the drain-source voltage of the N-channel MOSFET 101 is ignored, the gate-source voltage of the N-channel MOSFETs 101 and 102 becomes substantially VZ + VF without depending on the input voltage Vin, and the distortion characteristics are improved. Even when the load current is large and the drain-source voltage of the N-channel MOSFET 101 cannot be ignored, the gate-source voltages of the N-channel MOSFETs 101 and 102 change depending on the input voltage Vin. As a result, distortion characteristics are improved.

＜第３実施形態＞
図４は、この発明の第３実施形態であるアナログスイッチ回路１００Ｂの構成を示す回路図である。このアナログスイッチ回路１００Ｂは、上記第２実施形態に係るアナログスイッチ回路１００Ａにおける入力端子１１１とＮチャネルＭＯＳＦＥＴ１０１のドレイン１０１Ｄとの間にキャパシタＣ１を介挿した構成となっている。なお、ツェナーダイオードＤ５のアノードが入力端子１１１に接続されている点は上記第２実施形態と同じである。 <Third Embodiment>
FIG. 4 is a circuit diagram showing a configuration of an analog switch circuit 100B according to the third embodiment of the present invention. The analog switch circuit 100B has a configuration in which a capacitor C1 is interposed between the input terminal 111 and the drain 101D of the N-channel MOSFET 101 in the analog switch circuit 100A according to the second embodiment. The point that the anode of the Zener diode D5 is connected to the input terminal 111 is the same as in the second embodiment.

上記第２実施形態においては、アンプ２００の出力端子がＮチャネルＭＯＳＦＥＴ１０１のドレイン１０１Ｄに直流的に接続されている。このため、アンプ２００の出力電圧にオフセットがあるときにスイッチＳＷのオン／オフ切り換えが行われると、このオフセット電圧のスイッチングに基づくスイッチング雑音が出力電圧Ｖｏｕｔに生じる。このような不都合を回避するため、本実施形態では、入力端子１１１とＮチャネルＭＯＳＦＥＴ１０１のドレイン１０１Ｄとの間にキャパシタＣ１を介挿し、オフセット電圧を遮断しているのである。 In the second embodiment, the output terminal of the amplifier 200 is connected to the drain 101D of the N-channel MOSFET 101 in a direct current manner. Therefore, when the switch SW is turned on / off when the output voltage of the amplifier 200 has an offset, switching noise based on switching of the offset voltage is generated in the output voltage Vout. In order to avoid such an inconvenience, in this embodiment, the capacitor C1 is interposed between the input terminal 111 and the drain 101D of the N-channel MOSFET 101 to cut off the offset voltage.

この構成においても、交流電圧である入力電圧Ｖｉｎは、キャパシタＣ１を介してＮチャネルＭＯＳＦＥＴ１０１のドレイン１０１Ｄに与えられ、また、入力電圧Ｖｉｎは、ツェナーダイオードＤ５のアノードに与えられるので、上記第２実施形態と同様な歪み改善の効果が得られる。 Also in this configuration, the input voltage Vin, which is an AC voltage, is applied to the drain 101D of the N-channel MOSFET 101 via the capacitor C1, and the input voltage Vin is applied to the anode of the Zener diode D5. The same distortion improvement effect as the shape can be obtained.

＜第４実施形態＞
図５は、この発明の第４実施形態であるアナログスイッチ回路１００Ｃの構成を示す回路図である。このアナログスイッチ回路１００Ｃは、上記第３実施形態に係るアナログスイッチ回路１００Ｂに対し、図示のように抵抗Ｒ５およびキャパシタＣ２を追加した構成となっている。さらに詳述すると、本実施形態では、スイッチＳＷおよび抵抗Ｒ１の接続点と負電源−Ｂとの間に抵抗Ｒ５およびキャパシタＣ２が直列に介挿され、この抵抗Ｒ５およびキャパシタＣ２の接続点の電圧が抵抗Ｒ４を介してＮチャネルＭＯＳＦＥＴ１０１および１０２のゲートに供給されるようになっている。 <Fourth embodiment>
FIG. 5 is a circuit diagram showing a configuration of an analog switch circuit 100C according to the fourth embodiment of the present invention. The analog switch circuit 100C has a configuration in which a resistor R5 and a capacitor C2 are added to the analog switch circuit 100B according to the third embodiment as illustrated. More specifically, in this embodiment, a resistor R5 and a capacitor C2 are inserted in series between the connection point of the switch SW and the resistor R1 and the negative power source -B, and the voltage at the connection point of the resistor R5 and the capacitor C2 Is supplied to the gates of the N-channel MOSFETs 101 and 102 via the resistor R4.

上記第３実施形態においては、スイッチＳＷのオン／オフ切り換えを行った場合に、オン／オフ切り換えに基づく雑音が、抵抗Ｒ４およびＮチャネルＭＯＳＦＥＴ１０２のゲート−ドレイン間寄生キャパシタを通過して出力電圧Ｖｏｕｔに現れたり、ＮチャネルＭＯＳＦＥＴ１０１および１０２の急激なスイッチングに起因した雑音が出力電圧Ｖｏｕｔに現れる。 In the third embodiment, when the switch SW is turned on / off, noise based on the on / off switching passes through the resistor R4 and the parasitic capacitor between the gate and drain of the N-channel MOSFET 102, and the output voltage Vout. Or noise caused by abrupt switching of the N-channel MOSFETs 101 and 102 appears in the output voltage Vout.

これに対し、本実施形態によれば、スイッチＳＷのオン／オフ切り換えにより抵抗Ｒ１の両端の電圧が急激に変化しても、この急激な電圧の変化は抵抗Ｒ５およびキャパシタＣ２によって緩和されてから、ＮチャネルＭＯＳＦＥＴ１０１および１０２のゲートに伝達される。従って、スイッチＳＷのオン／オフ切り換えに伴う雑音を低減することができる。 On the other hand, according to the present embodiment, even if the voltage across the resistor R1 changes suddenly by switching the switch SW on / off, the sudden change in voltage is relaxed by the resistor R5 and the capacitor C2. Are transmitted to the gates of the N-channel MOSFETs 101 and 102. Therefore, it is possible to reduce noise accompanying switching on / off of the switch SW.

＜他の実施形態＞
以上説明した実施形態の他にも、本発明には各種の実施形態が考えられる。例えば次の通りである。
（１）上記各実施形態では、入力端子１１１および出力端子１１２間に２個のＮチャネルＭＯＳＦＥＴを介挿した。これに代えて、入力端子１１１および出力端子１１２間に２個のＰチャネルＭＯＳＦＥＴを介挿してもよい。図６は、その一例であるアナログスイッチ回路１００Ｄの構成を示す回路図である。このアナログスイッチ回路１００Ｄでは、上記第１実施形態に係るアナログスイッチ回路１００のＮチャネルＭＯＳＦＥＴ１０１および１０２がＰチャネルＭＯＳＦＥＴ１０３および１０４に置き換えられている。また、これに伴い、スイッチＳＷと抵抗Ｒ１との位置関係が第１実施形態とは逆になっており、スイッチＳＷがオンであるときには負電源−Ｂの電圧がＰチャネルＭＯＳＦＥＴ１０３および１０４のゲートに与えられるようになっている。さらにダイオードＤ３の極性も第１実施形態とは逆になっている。 <Other embodiments>
In addition to the embodiments described above, various embodiments can be considered in the present invention. For example:
(1) In each of the above embodiments, two N-channel MOSFETs are interposed between the input terminal 111 and the output terminal 112. Instead, two P-channel MOSFETs may be inserted between the input terminal 111 and the output terminal 112. FIG. 6 is a circuit diagram showing a configuration of an analog switch circuit 100D as an example. In this analog switch circuit 100D, the N-channel MOSFETs 101 and 102 of the analog switch circuit 100 according to the first embodiment are replaced with P-channel MOSFETs 103 and 104. Accordingly, the positional relationship between the switch SW and the resistor R1 is opposite to that in the first embodiment. When the switch SW is on, the voltage of the negative power source -B is applied to the gates of the P-channel MOSFETs 103 and 104. It has come to be given. Further, the polarity of the diode D3 is opposite to that of the first embodiment.

図７は、ＰチャネルＭＯＳＦＥＴ１０３および１０４の構成例を示す断面図である。なお、この図では、図６に示す構成との対応関係を分かりやすくするため、ＰチャネルＭＯＳＦＥＴ１０３および１０４以外の素子も図示されている。図７に示す例では、Ｐ型基板１５０に低濃度のＮ型不純物を拡散することによりＮウエル１６０が形成されており、このＮウエル１６０内に高濃度のＰ型不純物を打ち込むことによりＰチャネルＭＯＳＦＥＴ１０３のドレイン１０３Ｄ、ソース１０３Ｓ、ＰチャネルＭＯＳＦＥＴ１０４のドレイン１０４Ｄ、ソース１０４Ｓが形成されている。寄生ダイオードＤ７は、Ｎウエル１６０とドレイン１０３Ｄとの間のＰＮ接合部に生じる寄生ダイオードであり、寄生ダイオードＤ８は、Ｎウエル１６０とドレイン１０４Ｄとの間のＰＮ接合部に生じる寄生ダイオードである。また、Ｎウエル１６０には、高濃度のＮ型不純物層１７０が形成されており、このＮ型不純物層１７０は中間ノード１１０に接続されている。Ｎウエル１６０は、このＮ型不純物層１７０を介して中間ノード１１０に接続されているため、中間ノード１１０と同電位に保たれる。ＰチャネルＭＯＳＦＥＴ１０３がオンとなっているときは、中間ノード１１０およびＮウエル１６０の電位は入力電圧Ｖｉｎに追従して変化する。Ｐ型基板１５０は、負電源−Ｂに接続されている。従って、Ｎウエル１６０の電位が入力電圧Ｖｉｎに追従して変化したとしても、Ｎウエル１６０およびＰ型基板１５０間が順方向バイアスされることはない。 FIG. 7 is a cross-sectional view showing a configuration example of the P-channel MOSFETs 103 and 104. In this figure, elements other than P-channel MOSFETs 103 and 104 are also shown for easy understanding of the correspondence with the configuration shown in FIG. In the example shown in FIG. 7, an N well 160 is formed by diffusing a low concentration N type impurity in a P type substrate 150, and a P channel is formed by implanting a high concentration P type impurity into the N well 160. A drain 103D and a source 103S of the MOSFET 103 and a drain 104D and a source 104S of the P-channel MOSFET 104 are formed. The parasitic diode D7 is a parasitic diode generated at the PN junction between the N well 160 and the drain 103D, and the parasitic diode D8 is a parasitic diode generated at the PN junction between the N well 160 and the drain 104D. In addition, a high concentration N-type impurity layer 170 is formed in the N-well 160, and this N-type impurity layer 170 is connected to the intermediate node 110. Since N well 160 is connected to intermediate node 110 via N-type impurity layer 170, N well 160 is maintained at the same potential as intermediate node 110. When P-channel MOSFET 103 is on, the potentials of intermediate node 110 and N-well 160 change following input voltage Vin. The P-type substrate 150 is connected to a negative power source -B. Therefore, even if the potential of the N-well 160 changes following the input voltage Vin, the N-well 160 and the P-type substrate 150 are not forward-biased.

本実施形態は、ＭＯＳＦＥＴがＮチャネルのものからＰチャネルのものに変更され、これらに対するゲートバイアスの方向が逆になっている点を除けば、上記第１実施形態と同様である。本実施形態においても上記第１実施形態と同様な効果が得られる。上記第１実施形態から本実施形態への変更と同様な変更を上記第２〜第４実施形態に加えることも勿論可能である。 The present embodiment is the same as the first embodiment except that the MOSFET is changed from the N-channel type to the P-channel type and the gate bias direction is reversed. Also in this embodiment, the same effect as the first embodiment can be obtained. Of course, it is possible to add a change similar to the change from the first embodiment to the present embodiment to the second to fourth embodiments.

（２）上記各実施形態におけるアナログスイッチ回路は、アナログ信号の経路切り換えの手段として用いることも可能である。図８は、複数のアナログスイッチ回路１００の出力端子１１２同士を接続して構成されたセレクタを示している。このセレクタでは、複数のアナログスイッチ回路１００のいずれか１つのスイッチＳＷをオンにすることにより、複数チャネルのアナログ信号のうち１つを選択して通過させる動作が行われる。 (2) The analog switch circuit in each of the above embodiments can also be used as a means for switching the path of an analog signal. FIG. 8 shows a selector configured by connecting output terminals 112 of a plurality of analog switch circuits 100. In this selector, by turning on one of the switches SW of the plurality of analog switch circuits 100, an operation of selecting and passing one of the analog signals of the plurality of channels is performed.

（３）上記各実施形態においてアナログスイッチを構成するＭＯＳＦＥＴのオン／オフ切り換えのために抵抗Ｒ１とスイッチＳＷとからなる回路が使用されているが、この回路はあくまでも一例であり、この回路の代わりに、正電圧または負電圧を選択して出力するトランスファスイッチやロジック回路を用いてもよい。 (3) In each of the above embodiments, a circuit comprising the resistor R1 and the switch SW is used for on / off switching of the MOSFET constituting the analog switch. However, this circuit is merely an example, and this circuit is replaced by Alternatively, a transfer switch or a logic circuit that selects and outputs a positive voltage or a negative voltage may be used.

この発明の第１実施形態であるアナログスイッチ回路の構成を示す回路図である。1 is a circuit diagram showing a configuration of an analog switch circuit according to a first embodiment of the present invention. 同アナログスイッチ回路におけるＮチャネルＭＯＳＦＥＴの構成例を示す断面図である。It is sectional drawing which shows the structural example of N channel MOSFET in the analog switch circuit. この発明の第２実施形態であるアナログスイッチ回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the analog switch circuit which is 2nd Embodiment of this invention. この発明の第３実施形態であるアナログスイッチ回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the analog switch circuit which is 3rd Embodiment of this invention. この発明の第４実施形態であるアナログスイッチ回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the analog switch circuit which is 4th Embodiment of this invention. この発明の他の実施形態であるアナログスイッチ回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the analog switch circuit which is other Embodiment of this invention. 同アナログスイッチ回路におけるＰチャネルＭＯＳＦＥＴの構成例を示す断面図である。It is sectional drawing which shows the structural example of P channel MOSFET in the analog switch circuit. この発明の他の実施形態であるアナログスイッチ回路の構成を示すブロック図である。It is a block diagram which shows the structure of the analog switch circuit which is other Embodiment of this invention. 従来のアナログスイッチ回路の第１の構成例を示す回路図である。It is a circuit diagram which shows the 1st structural example of the conventional analog switch circuit. 従来のアナログスイッチ回路の第２の構成例を示す回路図である。It is a circuit diagram which shows the 2nd structural example of the conventional analog switch circuit.

Explanation of symbols

１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ……アナログスイッチ回路、１０１，１０３……第１のＭＯＳＦＥＴ、１０２，１０４……第２のＭＯＳＦＥＴ、１１０……中間ノード、ＳＷ……スイッチ、Ｒ１……抵抗、Ｄ３……ダイオード、Ｃ１……キャパシタ。 100, 100A, 100B, 100C, 100D: Analog switch circuit, 101, 103: First MOSFET, 102, 104: Second MOSFET, 110: Intermediate node, SW: Switch, R1: Resistance , D3... Diode, C1.

Claims

A first MOSFET having a drain connected to the input terminal and a source connected to the intermediate node;
A second MOSFET having a drain connected to the output terminal, a source connected to the intermediate node, and a gate connected to the gate of the first MOSFET;
A diode including a switch having one end and the other end connected to power supplies of different voltages, and a gate connecting the gate of the first and second MOSFETs to the one end and the one end and the intermediate node An on / off switching circuit comprising:
When outputting the first gate voltage for turning on both the first and second MOSFETs to the gates of the first and second MOSFETs via the feeder, the switch is turned on to turn on the diode. Reverse biased,
When outputting a second gate voltage that turns off both the first and second MOSFETs to the gates of the first and second MOSFETs via the feeder , the switch is turned off and the diode is turned off. And an on / off switching circuit that applies a DC voltage in the vicinity of the second gate voltage to the intermediate node by causing a current to flow through the intermediate node by forward biasing the analog switch. circuit.

Claim 1, characterized in that when the first gate voltage is outputted, comprises a constant voltage circuit for generating a constant voltage between the gate of the said input terminals first and second MOSFET The analog switch circuit described in 1.