JP4653234B2 - アレイ設計のパフォーマンスを検証するための方法、ワークステーション・コンピュータ・システム、およびコンピュータ・プログラム - Google Patents
アレイ設計のパフォーマンスを検証するための方法、ワークステーション・コンピュータ・システム、およびコンピュータ・プログラム Download PDFInfo
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Description
Claims (10)
- コンピュータに対してアレイ設計のパフォーマンスの検証を実行させるコンピュータ実行可能な方法であって、前記コンピュータに対し、
前記アレイ設計のセルのトランジスタレベル・モデルを指定する機能手段と、
前記アレイ設計のレイアウトの任意の境界に沿って位置していない前記アレイ設計内の非エッジ・セルのパス・トランジスタを論理的にオフに設定することによって、該非エッジ・セルの内部シミュレーションを使用不可にする機能手段と、
前記非エッジ・セルが前記アレイ設計内の信号線のローディングに含まれる場合に前記トランジスタレベル・モデルをシミュレートする機能手段と、
前記非エッジ・セルが前記アレイ設計内の信号線のローディングに含まれる場合に読み取りおよび書き込みタイミング値のうちの少なくとも1つを決定することによって前記パフォーマンスを検証するために前記アレイ設計の前記境界に位置するエッジ・セルのタイミング分析を実行する機能手段と、
を実現する方法。 - 前記アレイ設計がスタティック・ランダム・アクセス・メモリ(SRAM)アレイ設計であり、前記タイミング分析が読み取り遅延と書き込みサイクル時間のうちの少なくとも1つを決定する、請求項1に記載の方法。
- 前記コンピュータに対し、
前記タイミング分析の結果に基づいて、前記アレイ設計の各セルについてワード線エッジとビット線エッジの到着間の差を決定する機能手段と、
前記エッジ・セル間の前記差のうち最大差と最小差を第1に判断する機能手段と、
前記エッジ・セル以外の任意の非エッジ・セルが前記エッジ・セル間の前記最大差より大きい差を有するかどうかを第2に判断する機能手段と、
前記非エッジ・セルのうちのいずれかが前記エッジ・セル間の前記最小差より小さい差を有するかどうかを第3に判断する機能手段と、
所与の他のセルが前記最大差より大きい差と前記最小差より小さい差のうちの1つを有すると判断したことに応答して、前記所与の他のセルの内部シミュレーションを使用可能にし、補足トランジスタレベル・シミュレーションを介して前記所与のセルをシミュレートする機能手段と、
をさらに実現する、請求項1または請求項2に記載の方法。 - 前記アレイ設計が複数のサブアレイを含み、それにより、前記ワード線エッジと前記ビット線エッジの最悪の場合の到着が前記アレイ設計のエッジで発生しないが、前記サブアレイのエッジで発生し、前記トランジスタレベル・モデルの指定と、前記非エッジ・セルの内部シミュレーションを使用不可にすることと、前記トランジスタレベル・モデルのシミュレートと、前記境界に位置するエッジ・セルのタイミング分析の実行が前記複数のサブアレイのそれぞれについて繰り返される、請求項1ないし3のいずれかに記載の方法。
- 前記シミュレート・ステップが、任意の内部信号変化を有する提供されたモデル内のすべての回路をシミュレートする回路モデル・ソフトウェア・パッケージによって実行され、前記非エッジ・セルの内部シミュレーションを使用不可にする機能手段が、前記アレイ設計の前記非エッジ・セルでワード線入力をディレクティブによりオーバーライドする機能手段を含む、請求項1ないし4のいずれかに記載の方法。
- 前記オーバーライドする機能手段が、前記非エッジ・セルのすべてのセル・パス・トランジスタを論理的に使用不可にするディレクティブによって実現される、請求項5に記載の方法。
- 前記コンピュータに対し、
前記アレイの特定の列で前記アレイの各行ごとにワード線到着遅延を決定する機能手段と、
前記アレイ内の各セルから対応する読み取り回路へのビット線遅延を決定する機能手段と、
前記セルのそれぞれについて前記ワード線遅延とビット線遅延を合計する機能手段と、
前記合計の最大結果と最小結果を検出する機能手段と、
前記最大結果と最小結果のうちの少なくとも1つが前記アレイの少なくとも1つの非エッジ行のセルに対応するかどうかを判断する機能手段と、
前記合計の前記最大結果と最小結果のうちの前記少なくとも1つが非エッジ行内の特定のセルに対応すると判断したことに応答して、前記非エッジ行のセルのパス・トランジスタを論理的にオフに設定することによって、該非エッジ行のセルの内部シミュレーションを使用可能にし、補足トランジスタレベル・シミュレーションを介して前記非エッジ行のセルをシミュレートする機能手段と、
をさらに実現する、請求項1に記載の方法。 - アレイ設計のパフォーマンスを検証するためのプログラム命令を保管するためのメモリと、前記プログラム命令を実行するためのプロセッサとを含むワークステーション・コンピュータ・システムにおいて、前記プログラム命令が、
前記アレイ設計のセルのトランジスタレベル・モデルを指定するプログラム命令と、
前記アレイ設計のレイアウトの任意の境界に沿って位置していない前記アレイ設計内の非エッジ・セルのパス・トランジスタを論理的にオフに設定することによって、該非エッジ・セルの内部シミュレーションを使用不可にするプログラム命令と、
前記非エッジ・セルが前記アレイ設計内の信号線のローディングに含まれる場合に前記トランジスタレベル・モデルをシミュレートするプログラム命令と、
前記非エッジ・セルが前記アレイ設計内の信号線のローディングに含まれる場合に読み取りおよび書き込みタイミング値のうちの少なくとも1つを決定することによって前記パフォーマンスを検証するために前記アレイ設計の前記境界に位置するエッジ・セルのタイミング分析を実行するプログラム命令と、
を含む、ワークステーション・コンピュータ・システム。 - 前記アレイ設計がスタティック・ランダム・アクセス・メモリ(SRAM)アレイ設計であり、前記タイミング分析が読み取り遅延と書き込みサイクル時間のうちの少なくとも1つを決定する、請求項8に記載のワークステーション・コンピュータ・システム。
- コンピュータに請求項1ないし7のいずれか一項に記載の方法の各機能手段を実現させるためのコンピュータ・プログラム。
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