JP4640993B2 - Likelihood calculation device - Google Patents
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Description
本発明は、尤度演算装置に関し、特に、多値変調を利用したデジタル変調／復調通信システムにおいて、復調方式の一つであるＭＬＤ（Maximum Likelihood Decoding：最尤推定復号）方式における復号処理の際に必要となる受信信号の尤度演算を行う尤度演算装置に関する。 The present invention relates to a likelihood arithmetic apparatus, and more particularly, in a decoding process in an MLD (Maximum Likelihood Decoding) method, which is one of demodulation methods, in a digital modulation / demodulation communication system using multilevel modulation. The present invention relates to a likelihood calculation device that performs a likelihood calculation of a received signal that is necessary for the above.
多値変調方式は、位相や振幅を切り替えることにより、一度に複数ビットの信号を伝送するデジタル変調方式である。位相を変化させることにより多値信号を形成させるＱＰＳＫ（Quadrature Phase Shift Keying；多値数＝４，ビット数＝２）や８ＰＳＫ（8 Phase Shift Keying；多値数＝８，ビット数＝３）、振幅を変化させることにより多値信号を形成させる１６ＱＡＭ（16 Quadrature Amplitude Modulation；多値数＝１６，ビット数＝４）や６４ＱＡＭ（多値数＝６４，ビット数＝６）などがある。 The multi-level modulation method is a digital modulation method in which a signal of a plurality of bits is transmitted at a time by switching phases and amplitudes. QPSK (Quadrature Phase Shift Keying; multi-value number = 4, bit number = 2) and 8PSK (8 Phase Shift Keying; multi-value number = 8, bit number = 3) to form a multi-value signal by changing the phase, There are 16QAM (16 Quadrature Amplitude Modulation; multi-value number = 16, bit number = 4), 64QAM (multi-value number = 64, bit number = 6), etc., which form a multi-value signal by changing the amplitude.
これらの変調方式は、有線伝送／無線伝送を問わず幅広く採用されており、特にＯＦＤＭ（Orthogonal Frequency Division Multiplex：直交周波数分割多重方式）と組み合わせた方式などは、周波数利用効率の面で優れており、実用化もされている。 These modulation methods are widely used regardless of wired transmission / wireless transmission. Especially, the combination with OFDM (Orthogonal Frequency Division Multiplex) is excellent in terms of frequency utilization efficiency. It has also been put into practical use.
ＭＬＤによる復調方式は、予め多値変調信号数に応じた送信信号のコンスタレーションとチャネル推定値とからレプリカ点を生成し、送信した信号の実際の受信信号点とレプリカ点との距離演算の結果から受信信号の尤度を求めることにより、各ビットの情報を精度良く復元しようとするものである。 In the demodulation method using MLD, a replica point is generated in advance from a constellation of a transmission signal corresponding to the number of multi-level modulation signals and a channel estimation value, and a result of a distance calculation between an actual reception signal point of the transmitted signal and a replica point The information of each bit is to be restored with high accuracy by obtaining the likelihood of the received signal from.
図８にＭＬＤ方式の受信装置の基本構成を示す。同図の（ａ）に示すように、伝播路を経由した送信信号が受信信号終端部８−１に入力され、該受信信号を基にチャネル推定部８−２でチャネル推定値を算出し、該チャネル推定値と送信信号のコンスタレーションとからレプリカ演算部８−３で受信信号のレプリカ点を演算し、該レプリカ点と実際の受信信号点とのユークリッド距離をユークリッド演算部８−４で算出し、該ユークリッド距離を基に尤度演算部８−５で受信信号の尤度を算出する。そして、該尤度情報を用いてターボ復号部８−６で送信信号の各ビットの情報を復元し、該復元したビット情報を用いてデータ処理部８−７で各種の処理を行う。 FIG. 8 shows a basic configuration of an MLD receiver. As shown in (a) of the figure, the transmission signal that has passed through the propagation path is input to the reception signal termination unit 8-1, and the channel estimation unit 8-2 calculates the channel estimation value based on the reception signal, The replica calculation unit 8-3 calculates the replica point of the received signal from the channel estimation value and the constellation of the transmission signal, and the Euclidean distance between the replica point and the actual reception signal point is calculated by the Euclidean calculation unit 8-4. Then, the likelihood of the received signal is calculated by the likelihood calculating unit 8-5 based on the Euclidean distance. Then, the turbo decoding unit 8-6 restores information of each bit of the transmission signal using the likelihood information, and the data processing unit 8-7 performs various processes using the restored bit information.
図８の（ｂ１）は、ＱＰＳＫ（多値数＝４，ビット数＝２）の多値変調により送信される各送信信号のコンスタレーションを示し、同図（ｂ２）は、伝播路のチャネル推定値を基に算出した信号のレプリカ点を示し、同図の（ｂ３）は、実際の受信信号点と各レプリカ点とのユークリッド距離を示している。 (B1) in FIG. 8 shows a constellation of each transmission signal transmitted by multilevel modulation of QPSK (multilevel number = 4, bit number = 2), and FIG. 8 (b2) shows channel estimation of the propagation path. The replica point of the signal calculated based on the value is shown, and (b3) in the figure shows the Euclidean distance between the actual received signal point and each replica point.
尤度演算部８−５における尤度の算出は、多値変調の各送信信号点を表すビット列の各ビットについて、以下の［式１］の演算を行うことにより算出される。
着目ビットの尤度＝√（着目ビットが‘１’のときのユークリッド距離最小値）−√（着目ビットが‘０’のときのユークリッド距離最小値） ・・・［式１］
The likelihood calculation in the likelihood calculating unit 8-5 is calculated by performing the following [Equation 1] for each bit of the bit string representing each transmission signal point of multilevel modulation.
Likelihood of target bit = √ (minimum Euclidean distance when target bit is “1”) − √ (minimum Euclidean distance when target bit is “0”) [Equation 1]
図９に従来の尤度演算回路の構成を示す。同図に示すように、送信信号点を表すＮ個の各ビット（ｂｉｔ０〜ｂｉｔ（Ｎ−１））対応に、それぞれ、ビット値が‘０’のときのユークリッド距離の最小値を保持する第１の最小値保持回路９−１と、ビット値が‘１’のときのユークリッド距離の最小値を保持する第２の最小値回路９−２と、第１及び第２の最小値保持回路９−１及び９−２にそれぞれ保持された各最小値の差を算出する減算回路９−３とを備える。
FIG. 9 shows a configuration of a conventional likelihood calculation circuit. As shown in the figure, the minimum value of the Euclidean distance when the bit value is “0” is held for each of N bits (
各ビット（ｂｉｔ０〜ｂｉｔ（Ｎ−１））対応の回路には、全ての送信信号（２Ｎ個）のビット値パターンを順々に入力し、各ビット対応の第１及び第２の最小値保持回路９−１及び９−２では、順々に異なるビット値パターンが入力される毎に、該ビット値パターンに対応したレプリカ点と受信信号点とのユークリッド距離と、過去に入力されたユークリッド距離の最小値と比較して、今回入力のユークリッド距離が小さい場合には、該ユークリッド距離を最小値と判定して保持する。この動作を、全てのビット値パターンの入力が完了するまで繰り返し行うことにより、最終的な最小値が第１及び第２の最小値保持回路９−１及び９−２に保持される。 A bit value pattern of all transmission signals ( 2N ) is sequentially input to a circuit corresponding to each bit (bit0 to bit (N-1)), and first and second minimum values corresponding to each bit. In the holding circuits 9-1 and 9-2, every time different bit value patterns are inputted in sequence, the Euclidean distance between the replica point corresponding to the bit value pattern and the received signal point, and the Euclidean inputted in the past When the Euclidean distance input this time is smaller than the minimum value of the distance, the Euclidean distance is determined as the minimum value and held. By repeating this operation until the input of all bit value patterns is completed, the final minimum value is held in the first and second minimum value holding circuits 9-1 and 9-2.
一例として、１６ＱＡＭ（多値数＝１６，ビット数＝４）の場合の尤度演算について、図１０及び図１１を参照して説明する。図１０は１６ＱＡＭの従来の尤度演算回路の構成である。同図に示すように、１６個の送信信号点を表す４個の各ビット（ｂｉｔ０〜ｂｉｔ３）対応に、それぞれ、ビット値が‘０’のときのユークリッド距離の最小値を保持する第１の最小値保持回路１０−１と、ビット値が‘１’のときのユークリッド距離の最小値を保持する第２の最小値回路１０−２と、第１及び第２の最小値保持回路１０ー１及び１０−２にそれぞれ保持された各最小値の差を算出する減算回路１０−３とを備える。
As an example, the likelihood calculation in the case of 16QAM (multi-level number = 16, bit number = 4) will be described with reference to FIGS. FIG. 10 shows the configuration of a 16QAM conventional likelihood arithmetic circuit. As shown in the figure, the first value that holds the minimum value of the Euclidean distance when the bit value is “0” corresponding to each of the four bits (
各ビット（ｂｉｔ０〜ｂｉｔ３）対応の回路には、図１１に示すように、１６（＝２４）個のビット値パターン（‘００００’〜‘１１１１’）を順々に入力し、各ビット対応の第１及び第２の最小値保持回路１０−１及び１０−２では、各ビット値パターンが入力される毎に、該ビット値パターンのユークリッド距離と、過去に入力されたユークリッド距離の最小値と比較して、ユークリッド距離の最小値を更新しながら保持し、全てのビット値パターンの入力終了により、最終的なユークリッド最小値が第１及び第２の各最小値保持回路１０−１及び１０−２に保持される。 As shown in FIG. 11, 16 (= 2 4 ) bit value patterns ('0000' to '1111') are sequentially input to the circuit corresponding to each bit (bit0 to bit3), and each bit corresponds. In each of the first and second minimum value holding circuits 10-1 and 10-2, each time a bit value pattern is input, the Euclidean distance of the bit value pattern and the minimum value of the Euclidean distance input in the past The minimum value of the Euclidean distance is held while being updated, and the final Euclidean minimum value is changed to the first and second minimum value holding circuits 10-1 and 10 by the completion of input of all bit value patterns. -2.
図１１は、各ビット値パターンのユークリッド距離（ＥｕｃＬｅｎ）の例を示し、この例の場合、
（１）ｂｉｔ０の値が‘０’のユークリッド距離最小値は‘２’、
（２）ｂｉｔ０の値が‘１’のユークリッド距離最小値は‘５’、
（３）ｂｉｔ１の値が‘０’のユークリッド距離最小値は‘３’、
（４）ｂｉｔ１の値が‘１’のユークリッド距離最小値は‘２’、
（５）ｂｉｔ２の値が‘０’のユークリッド距離最小値は‘５’、
（６）ｂｉｔ２の値が‘１’のユークリッド距離最小値は‘２’、
（７）ｂｉｔ３の値が‘０’のユークリッド距離最小値は‘２’、
（８）ｂｉｔ３の値が‘１’のユークリッド距離最小値は‘４’、
となる。
FIG. 11 shows an example of the Euclidean distance (EucLen) of each bit value pattern. In this example,
(1) The minimum value of Euclidean distance when the value of bit0 is “0” is “2”,
(2) The minimum value of Euclidean distance when the value of bit0 is “1” is “5”,
(3) The Euclidean distance minimum value where the value of bit1 is “0” is “3”,
(4) The minimum value of Euclidean distance when the value of bit1 is “1” is “2”,
(5) The minimum value of Euclidean distance when the value of bit2 is “0” is “5”,
(6) The minimum value of Euclidean distance when the value of bit2 is “1” is “2”,
(7) The minimum value of Euclidean distance when the value of bit3 is “0” is “2”,
(8) The minimum value of Euclidean distance when the value of bit3 is “1” is “4”,
It becomes.
従って、ｂｉｔ０の尤度は√５−√２、ｂｉｔ１の尤度は√２−√３、ｂｉｔ２の尤度は√２−√５、ｂｉｔ３の尤度は√４−√２となる。 Therefore, the likelihood of bit0 is √5-√2, the likelihood of bit1 is √2-√3, the likelihood of bit2 is √2-√5, and the likelihood of bit3 is √4-√2.
また、図１０に示した尤度演算回路に代えて、図１２に示すように、予め全ビット値パターンのユークリッド距離の中から最小値を検出して確定した後、その最小値となったビット値パターンの各ビット値の逆のビット値について、各ビット対応にユークリッド距離の最小値を検出する構成を採用することもできる。 Further, instead of the likelihood calculation circuit shown in FIG. 10, as shown in FIG. 12, after the minimum value is detected and determined in advance from the Euclidean distance of all bit value patterns, the bit having the minimum value is obtained. A configuration in which the minimum value of the Euclidean distance is detected for each bit corresponding to the bit value opposite to each bit value of the value pattern may be employed.
図１２の動作について詳述すると、図１１の例と同様のユークリッド距離の場合、第１の処理サイクルで、‘００００’のビット値パターンから‘１１１１’のビット値パターンまで、順々にそのユークリッド距離を調べて最小値‘２’を求め、その最小値‘２’を与えるビット値パターン‘０１１０’を確定する。 The operation of FIG. 12 will be described in detail. In the case of the Euclidean distance similar to the example of FIG. 11, in the first processing cycle, from the bit value pattern of “0000” to the bit value pattern of “1111” in that order. The minimum value “2” is obtained by examining the distance, and the bit value pattern “0110” giving the minimum value “2” is determined.
上記第１の処理サイクルの終了により、上述の（１）ｂｉｔ０の値が‘０’のときのユークリッド距離最小値‘２’、（４）ｂｉｔ１の値が‘１’のときのユークリッド距離最小値‘２’、（６）ｂｉｔ２の値が‘１’のときのユークリッド距離最小値‘２’、（７）ｂｉｔ３の値が‘０’のときのユークリッド距離最小値‘２’が確定する。
As a result of the end of the first processing cycle, (1) Euclidean distance minimum value '2' when bit0 value is '0', (4) Euclidean distance minimum value when bit1 value is '1'. “2”, (6) Euclidean distance minimum value “2” when the value of
次に第２の処理サイクルにおいて、前述の第１の処理サイクルで特定されたビット値パターン‘０１１０’の逆のビット値について、‘００００’のビット値パターンから‘１１１１’のビット値パターンまで、順々に各ビット対応にユークリッド距離の最小値を検出して確定する。 Next, in the second processing cycle, for the bit value opposite to the bit value pattern '0110' specified in the first processing cycle, from the bit value pattern of '0000' to the bit value pattern of '1111', In turn, the minimum value of the Euclidean distance is detected and determined for each bit.
即ち、
ｂｉｔ０に対して‘１’のものから最小のユークリッド距離５を確定し（２）、
ｂｉｔ１に対して‘０’のものから最小のユークリッド距離３を確定し（３）、
ｂｉｔ２に対して‘０’のものから最小のユークリッド距離５を確定し（５）、
ｂｉｔ３に対して‘１’のものから最小のユークリッド距離４を確定する（８）。
That is,
Determine the minimum
determine the minimum
determine the minimum
The minimum
本発明に関連する先行技術文献として、下記の特許文献１には、伝送路推定と最尤系列推定とを同時に行う並列推定器であって、伝送路推定情報を元に尤度を測定する（ＭＬＳＥMaximum Likelihood Sequence Estimation）型等化器に関し、各送信信号の候補系列に対応した受信信号の推定値（レプリカ）を求め、受信信号と各系列のレプリカとの差から送信信号を推定する際に、レプリカ生成に要する乗算を削減する技術等について記載されている。
As a prior art document related to the present invention,
また、下記の特許文献２には、多相位相変調方式を適用した畳み込み符号を復号する軟判定復号装置に関し、ビット尤度を容易に算出することができるようにし、ビット誤り率特性のよい再生信号を得る軟判定復号装置及び軟判定復号方法について記載されている。なお、本発明は、尤度演算にユークリッド距離を使用することを前提としており、位相情報を演算に用いる特許文献２記載のものとは異なるものである。
前述したように、図９又は図１０に示す従来の尤度演算回路では、送信信号点を表すビット列の各ビット対応の尤度演算回路を並列に用意し、各尤度演算回路でビット値が‘０’及び‘１’の場合のユークリッド最小値をそれぞれ求める演算を行い、各ビット対応に［式１］の演算を行う。 As described above, in the conventional likelihood calculation circuit shown in FIG. 9 or FIG. 10, a likelihood calculation circuit corresponding to each bit of the bit string representing the transmission signal point is prepared in parallel, and the bit value is set in each likelihood calculation circuit. The calculation for obtaining the Euclidean minimum value in the case of “0” and “1” is performed, and the calculation of [Expression 1] is performed for each bit.
このとき、各ビット対応に、ビット値が‘０’及び‘１’の２種のユークリッド距離最小値を求める演算において、その２種のユークリッド距離最小値の何れか一方は、必ず他の桁のビットにおけるビット値が‘０’又は‘１’の何れかのユークリッド距離最小値と重複することになる。 At this time, in the calculation for obtaining the two types of Euclidean distance minimum values of “0” and “1” corresponding to each bit, one of the two types of Euclidean distance minimum values is always the other digit. The bit value in the bit overlaps with the Euclidean distance minimum value of either “0” or “1”.
即ち、図１１の例では、ｂｉｔ０の値が‘０’のときのユークリッド距離最小値‘２’と、ｂｉｔ１の値が‘１’のときのユークリッド距離最小値‘２’と、ｂｉｔ２の値が‘１’のときのユークリッド距離最小値‘２’と、ｂｉｔ３の値が‘０’のときのユークリッド距離最小値は‘２’とが重複することになる。これは、各桁のビット対応に備えた最小値を検出し保持する最小値保持回路１０ー１又は１０−２が、重複して同一値を保持していることを意味する。 That is, in the example of FIG. 11, the Euclidean distance minimum value '2' when the bit0 value is '0', the Euclidean distance minimum value '2' when the bit1 value is '1', and the bit2 value are The minimum Euclidean distance value “2” when “1” and the minimum Euclidean distance value “2” when bit3 is “0” overlap. This means that the minimum value holding circuit 10-1 or 10-2 that detects and holds the minimum value provided for bit correspondence of each digit holds the same value in an overlapping manner.
また、図１２に示すように、予め全ビット値パターンのユークリッド距離の中から最小値を検出して確定した後、その最小値となったビット値パターンの各ビット値の逆のビット値について、各ビット対応にユークリッド距離の最小値を検出する構成は、各桁のビット対応に備える２種の最小値検出保持回路の重複を回避することができるが、各ビット対応の２種のユークリッド最小値を検出する処理時間として、２回分の処理サイクルを要することとなり、処理時間が２倍掛かることになる。 Also, as shown in FIG. 12, after detecting and determining the minimum value from the Euclidean distance of all the bit value patterns in advance, about the bit value opposite to each bit value of the bit value pattern that has become the minimum value, The configuration for detecting the minimum value of the Euclidean distance corresponding to each bit can avoid duplication of the two types of minimum value detection holding circuits provided for the bit correspondence of each digit, but the two types of Euclidean minimum values corresponding to each bit. As a processing time for detecting, two processing cycles are required, and the processing time is doubled.
本発明は、各桁のビット対応の２種のユークリッド最小値を検出する検出時間を延ばすことなく、１回の処理サイクルで各ビット対応の２種のユークリッド最小値を検出し、かつ、各桁のビット対応の２種のユークリッド最小値を検出保持する回路が重複することなく、最少の回路規模で２種のユークリッド最小値を検出保持する回路を構成し、尤度演算装置の回路規模を削減することを目的とする。 The present invention detects two types of Euclidean minimum values corresponding to each bit in one processing cycle without extending the detection time for detecting two types of Euclidean minimum values corresponding to the bits of each digit, and each digit. Configures a circuit that detects and holds two types of Euclidean minimum values with the smallest circuit scale without duplicating the circuit that detects and holds the two types of Euclidean minimum values corresponding to two bits, thereby reducing the circuit scale of the likelihood arithmetic unit The purpose is to do.
本発明の尤度演算装置について図１乃至図３を参照して説明すると、（１）各送信信号のコンスタレーションとチャネル推定値とから生成した各レプリカ点と受信信号点とのユークリッド距離最小値を、各送信信号を表すビット列の各ビット対応に求め、該ユークリッド距離を基に受信信号の尤度を算出する尤度演算装置において、各ビットに対して共通に備えられ、前記各送信信号点を表すビット列の全ビット値パターンが入力される順に従って、各々のビット値パターン毎のユークリッド距離の中から最小のユークリッド距離を検出し、該ユークリッド距離を全ビット共通ユークリッド距離最小値として保持し、該全ビット共通ユークリッド距離最小値（ウ）及びその更新時に更新が有ったことを示す最小値更新情報（エ）を出力するユークリッド距離最小値検出部１−１と、各ビット対応に備えられ、前記ユークリッド距離最小値検出部１−１から前記最小値更新情報（エ）が出力されたときの当該ビットのビット値を保持し、該ビット値（オ）と、該ビット値が更新されたことを示すビット値更新情報（キ）とを出力するビット値保持部１−２と、各ビット対応に備えられ、前記ユークリッド距離最小値検出部１−１から最小値更新情報が出力され、かつ、同時に当該ビットの前記ビット値保持部１−２からビット値更新情報（キ）が出力されたとき、前記ユークリッド距離最小値検出部１−１から更新直前の全ビット共通ユークリッド距離最小値（ウ）を遷移させ、ビット別ユークリッド距離最小値（カ）として保持し、かつ、前記各送信信号点を表すビット列のビット値パターンが入力される順に従って、前記ビット値保持部１−２から出力されるビットの値と逆のビット値を有するビット値パターンのユークリッド距離（ア）の中から、最小のユークリッド距離を検出し、該ユークリッド距離をビット別ユークリッド距離最小値（カ）として保持するユークリッド距離最小値検出／遷移部１−４と、を備え、前記ビット別ユークリッド距離最小値（カ）と前記全ビット共通ユークリッド距離最小値（ウ）とを基に、ビット毎に受信信号の尤度を算出することを特徴とする。 The likelihood calculation device of the present invention will be described with reference to FIGS. 1 to 3. (1) The minimum Euclidean distance between each replica point generated from the constellation of each transmission signal and the channel estimation value and the reception signal point For each bit of the bit string representing each transmission signal, and in a likelihood calculation device that calculates the likelihood of the reception signal based on the Euclidean distance, each transmission signal point is provided in common for each bit. In accordance with the order in which all bit value patterns of the bit string representing are input, the minimum Euclidean distance is detected from the Euclidean distance for each bit value pattern, and the Euclidean distance is held as the Euclidean distance minimum value common to all bits. The all-bit common Euclidean distance minimum value (c) and the minimum value update information (d) indicating that there was an update at the time of the update are output. The bit distance of the bit when the minimum value update information (d) is output from the Euclidean distance minimum value detection unit 1-1 is provided for each bit corresponding to the minimum Clid distance detection unit 1-1. And a bit value holding unit 1-2 for outputting the bit value (e) and bit value update information (ki) indicating that the bit value has been updated, and the Euclidean distance provided for each bit. When the minimum value update information is output from the minimum value detector 1-1 and the bit value update information (g) of the bit is simultaneously output from the bit value holding unit 1-2, the Euclidean distance minimum value is detected. The bit of the bit string representing the respective transmission signal points, which transitions from the unit 1-1 to the all-bit common Euclidean distance minimum value (c) immediately before the update, holds as the Euclidean distance minimum value (f) for each bit. The minimum Euclidean distance is detected from the Euclidean distance (A) of the bit value pattern having a bit value opposite to the bit value output from the bit value holding unit 1-2 in the order in which the patterns are input. A Euclidean distance minimum value detection / transition unit 1-4 that holds the Euclidean distance as a bit-wise Euclidean distance minimum value (K), and the bit-wise Euclidean distance minimum value (K) and the Euclidean distance common to all bits The likelihood of the received signal is calculated for each bit based on the minimum value (c).
また、（２）前記ユークリッド距離最小値検出部１−１は、順次入力されるビット値パターン毎のユークリッド距離の値を書き込み保持する保持部１−１２と、該保持部１−１２で保持された値と新たに入力されたユークリッド距離の値との大小を比較する比較器１−１１とを備え、前記比較器１−１１は、前記保持部１−１２で保持された値より新たに入力されたユークリッド距離の値の方が小さいときに、前記保持部の書き込みを有効化することを特徴とする。 (2) The Euclidean distance minimum value detecting unit 1-1 is held by the holding unit 1-12 that writes and holds the value of the Euclidean distance for each bit value pattern that is sequentially input, and the holding unit 1-12. And a comparator 1-11 that compares the value of the newly input Euclidean distance with the value of the Euclidean distance, and the comparator 1-11 inputs a new value from the value held by the holding unit 1-12. When the value of the Euclidean distance is smaller, the writing of the holding unit is validated.
また、（３）前記ビット値保持部１−２は、順次入力されるビット値を書き込み保持する保持部１−２３と、該保持部１−２３で保持された値（オ）と新たに入力されたビット値との不一致を検出する不一致検出器１−２１と、該不一致検出器１−２１の検出結果と前記ユークリッド距離最小値検出部１−１からの前記最小値更新情報との論理積演算を行う論理積演算部１−２２とを備え、前記論理積演算部１−２２の論理出力を前記ビット値更新情報（キ）として出力するとともに、該ビット値更新情報（キ）により、前記保持部１−２３の書き込みを有効化することを特徴とする。 (3) The bit value holding unit 1-2 writes and holds sequentially inputted bit values, and newly inputs the value (e) held in the holding unit 1-23. A discrepancy detector 1-21 for detecting a discrepancy with the measured bit value, and a logical product of the detection result of the discrepancy detector 1-21 and the minimum value update information from the Euclidean distance minimum value detector 1-1. A logical product operation unit 1-22 that performs an operation, and outputs the logical output of the logical product operation unit 1-22 as the bit value update information (ki). The writing of the holding unit 1-23 is validated.
また、（４）前記ユークリッド距離最小値検出部１−１からの最小値更新情報（エ）と前記ビット値保持部１−２からのビット値更新情報（キ）との論理積演算を行い、該論理積演算の結果により、前記ユークリッド距離最小値検出／遷移部１−４に対して、前記ユークリッド距離最小値検出部１−１から更新直前の全ビット共通ユークリッド距離最小値（ウ）を遷移させる処理を有効化する遷移イネーブル信号（ケ）を出力するとともに、前記ビット値保持部１−２から出力されるビット値（オ）と入力されるビット値との不一致を検出したときに、前記ユークリッド距離最小値検出／遷移部１−４に対して、最小のユークリッド距離（ア）を検出する処理を有効化する最小値検出イネーブル信号（ク）を出力する最小値検出／遷移イネーブル生成部１−３を備えたことを特徴とする。 Further, (4) performing a logical product operation of the minimum value update information (d) from the Euclidean distance minimum value detection unit 1-1 and the bit value update information (ki) from the bit value holding unit 1-2, Based on the result of the logical product operation, the Euclidean distance minimum value detection / transition unit 1-4 transitions from the Euclidean distance minimum value detection unit 1-1 to the all-bit common Euclidean distance minimum value (c) immediately before the update. A transition enable signal (K) that activates the processing to be performed, and when a mismatch between the bit value (e) output from the bit value holding unit 1-2 and the input bit value is detected, A minimum value detection / transition enable signal that outputs a minimum value detection enable signal (Q) for enabling processing for detecting the minimum Euclidean distance (A) to the Euclidean distance minimum value detection / transition unit 1-4. Characterized by comprising a Le generator 1-3.
また、（５）前記ユークリッド距離最小値検出／遷移部１−４は、前記ユークリッド距離最小値検出部１−１からの全ビット共通ユークリッド距離最小値（ウ）と、順次入力される各々のビット値パターン毎のユークリッド距離（ア）との何れか一方を選択して出力する選択部１−４１と、該選択部１−４１から出力される値を書き込み保持する保持部１−４５と、新たに入力されたビット値パターン毎のユークリッド距離（ア）が該保持部１−４５に保持された値より小さいことを示す論理情報を出力する比較器１−４２とを備え、前述の遷移イネーブル信号（ケ）が入力されたとき、前記選択部１−４１に対して全ビット共通ユークリッド距離最小値（ウ）を選択して出力させ、かつ、該遷移イネーブル信号（ケ）を論理和演算部１−４４を介して前記保持部１−４５に与えて該保持部１−４５の書き込みを有効化し、前記遷移イネーブル信号（ケ）が入力されていないときは、前述の最小値検出イネーブル信号（ク）と前記比較器１−４２からの前記論理情報との論理積演算の論理出力を、前記論理和演算部１−４４を介して前記保持部１−４５に与え、前記ユークリッド距離（ア）の該保持部１−４５への書き込みを有効化することを特徴とする。 (5) The Euclidean distance minimum value detection / transition unit 1-4 includes all bits common Euclidean distance minimum value (c) from the Euclidean distance minimum value detection unit 1-1 and each bit sequentially input. A selection unit 1-41 that selects and outputs any one of the Euclidean distances (a) for each value pattern, a holding unit 1-45 that writes and holds a value output from the selection unit 1-41, and a new And a comparator 1-42 for outputting logical information indicating that the Euclidean distance (a) for each bit value pattern input to is smaller than the value held in the holding unit 1-45, and the transition enable signal described above Is input, the selection unit 1-41 selects and outputs the all-bit common Euclidean distance minimum value (C), and the transition enable signal (K) is ORed. -4 To the holding unit 1-45 to validate the writing of the holding unit 1-45, and when the transition enable signal (K) is not input, the minimum value detection enable signal (K) and The logical output of the logical product operation with the logical information from the comparator 1-42 is given to the holding unit 1-45 via the logical sum calculating unit 1-44, and the holding of the Euclidean distance (A) is performed. The writing to the unit 1-45 is validated.
本発明によれば、各ビットに対して共通に備えたユークリッド距離最小値検出部により、送信信号のビット値パターンの全てが一通り入力される１回の処理サイクルで、全ビット共通ユークリッド距離最小値を順次検出し、全ビット共通ユークリッド距離最小値の更新情報、その時のビット値及びその変化情報を基に、各ビット対応に、全ビット共通ユークリッド距離最小値を与えるビット値と異なるビット値のユークリッド距離最小値を検出することにより、検出時間を延ばすことなく、１回の処理サイクルで各ビット対応の２種のユークリッド最小値を検出することができ、かつ、各桁のビット対応の２種のユークリッド最小値を検出保持する回路が重複することなく、最少の簡素な回路でそれら２種のユークリッド最小値を検出保持する回路を構成することができ、尤度演算装置の回路規模を削減することができる。 According to the present invention, the Euclidean distance minimum value detection unit provided in common for each bit can minimize the Euclidean distance common to all bits in one processing cycle in which all of the bit value patterns of the transmission signal are input in a single cycle. The value is detected sequentially, and based on the update information of the Euclidean distance minimum value common to all bits, the bit value at that time, and the change information, a bit value different from the bit value that gives the minimum Euclidean distance common to all bits is corresponding to each bit By detecting the Euclidean minimum value, two types of Euclidean minimum values corresponding to each bit can be detected in one processing cycle without extending the detection time, and two types corresponding to each digit bit. The Euclidean minimum value of the Euclidean minimum value is not duplicated, and the two Euclidean minimum values are detected and held with the simplest circuit. A circuit can be formed, it is possible to reduce the circuit scale of the likelihood calculation unit.
図１に本発明の尤度演算装置の構成例を示す。本発明の尤度演算装置は、各ビットに共通に使用されるユークリッド距離最小値検出部１−１を備え、該ユークリッド距離最小値検出部１−１は、演算対象の全ビット値パターンについて、各ビット値パターンが入力される順に従ってそのユークリッド距離の最小値を検出して保持し、該ユークリッド距離最小値（ウ）及びその更新時に更新が有ったことを示す最小値更新情報（エ）を出力する。このユークリッド距離最小値検出部１−１で最終的に検出されるユークリッド距離最小値（ウ）は、全ビット共通のユークリッド距離最小値として用いられる。 FIG. 1 shows an example of the configuration of the likelihood calculation apparatus of the present invention. The likelihood calculation apparatus of the present invention includes a Euclidean distance minimum value detection unit 1-1 that is commonly used for each bit, and the Euclidean distance minimum value detection unit 1-1 performs the calculation on all bit value patterns to be calculated. The minimum value of the Euclidean distance is detected and held in the order in which each bit value pattern is input, the minimum value of the Euclidean distance (c) and the minimum value update information (d) indicating that there was an update at the time of the update. Is output. The Euclidean distance minimum value (c) finally detected by the Euclidean distance minimum value detector 1-1 is used as the Euclidean distance minimum value common to all bits.
また、それぞれのビット対応に、ビット値保持部１−２、最小値検出／遷移イネーブル生成部１−３、ユークリッド距離最小値検出／遷移部１−４、減算部１−５を備える。ビット値保持部１−２は、ユークリッド距離最小値検出部１−１から出力される最小値更新情報（エ）によりイネーブル化され、その時に入力されたビット値を保持し、全ビット共通ユークリッド距離最小値が更新されたときのビット値（オ）と、そのビット値が更新された時に、更新されたことを示すビット値更新情報（キ）とを出力する。 For each bit, a bit value holding unit 1-2, a minimum value detection / transition enable generation unit 1-3, a Euclidean distance minimum value detection / transition unit 1-4, and a subtraction unit 1-5 are provided. The bit value holding unit 1-2 is enabled by the minimum value update information (D) output from the Euclidean distance minimum value detecting unit 1-1, holds the bit value input at that time, and is an Euclidean distance common to all bits. The bit value (e) when the minimum value is updated and the bit value update information (g) indicating that the bit value is updated are output when the bit value is updated.
最小値検出／遷移イネーブル生成部１−３は、１クロック分遅延させた入力ビット値（イ）、全ビット共通ユークリッド距離の最小値更新情報（エ）、全ビット共通ユークリッド距離最小値のビット値（オ）及びビット値更新情報（キ）を監視し、それらの情報に従って最小値検出イネーブル信号（ク）及び最小値遷移イネーブル信号（ケ）を生成する。 The minimum value detection / transition enable generation unit 1-3 has an input bit value (A) delayed by one clock, a minimum value update information (E) common to all bits common Euclidean distance, and a bit value of a common Euclidean distance minimum value common to all bits. (E) and bit value update information (g) are monitored, and a minimum value detection enable signal (g) and a minimum value transition enable signal (g) are generated according to the information.
上記の最小値検出イネーブル信号（ク）は、全ビット共通ユークリッド距離最小値を与えるビット値パターンの各ビットの値と逆のビット値を有するビット値パターンの中で最小のユークリッド距離（以下、ビット別ユークリッド距離最小値という。）を検出させるためのイネーブル信号である。 The minimum value detection enable signal (Q) is a minimum Euclidean distance (hereinafter referred to as a bit) in a bit value pattern having a bit value opposite to the value of each bit of the bit value pattern that gives the Euclidean distance minimum value common to all bits. This is an enable signal for detecting another Euclidean distance minimum value).
また、最小値遷移イネーブル信号（ケ）は、全ビット共通ユークリッド距離最小値が更新され、かつ、同時にビット値更新が有ったとき、更新の直前の全ビット共通ユークリッド距離最小値が、この時点での上記ビット別ユークリッド距離最小値となるので、該更新直前の全ビット共通ユークリッド距離最小値を、ユークリッド距離最小値検出部１−１からユークリッド距離最小値検出／遷移部１−４に移動（遷移）させるためのイネーブル信号である。 Also, the minimum value transition enable signal (K) indicates that the all-bit common Euclidean distance minimum value is updated at the same time when the all-bit common Euclidean distance minimum value is updated and the bit value is updated at the same time. Therefore, the Euclidean distance minimum value common to all bits immediately before the update is moved from the Euclidean distance minimum value detection unit 1-1 to the Euclidean distance minimum value detection / transition unit 1-4 ( Enable signal for transition).
ユークリッド距離最小値検出／遷移部１−４は、上述の最小値遷移イネーブル信号（ケ）が有効なときには、全ビット共通ユークリッド距離をユークリッド距離最小値検出部１−１から遷移させ、ビット別ユークリッド距離最小値として保持し、上述の最小値検出イネーブル信号（ク）が有効なときには、自身で保持している過去のビット別ユークリッド距離最小値と、順次入力されるユークリッド距離(ア）とを比較し、その小さい方の値をビット別ユークリッド距離最小値として更新し、最終的に保持されている値を当該ビットのビット別ユークリッド距離最小値として出力する。 The Euclidean distance minimum value detection / transition unit 1-4 transitions the Euclidean distance common to all bits from the Euclidean distance minimum value detection unit 1-1 when the above-described minimum value transition enable signal (K) is valid, and sets the Euclidean distance by bit. When the minimum value detection enable signal (c) described above is valid, it is stored as the minimum distance value, and the past Euclidean distance minimum value for each bit held by itself is compared with the Euclidean distance (a) that is sequentially input. Then, the smaller value is updated as the bit-by-bit Euclidean distance minimum value, and the finally held value is output as the bit-by-bit Euclidean distance minimum value.
減算部１−５は、演算対象の全ビット値パターンのユークリッド距離の入力が完了した後、全ビット共通ユークリッド距離最小値を与えるビット値（オ）が‘１’の場合は、全ビット共通ユークリッド距離最小値から各ビット別ユークリッド距離最小値を減算し、全ビット共通ユークリッド距離最小値を与えるビット値（オ）が‘０’の場合は、各ビット別ユークリッド距離最小値から全ビット共通ユークリッド距離最小値を減算する。この減算結果が当該ビットの尤度として出力される。なお、全ビット共通ユークリッド距離最小値及び各ビット別ユークリッド距離最小値は、必要に応じて平方根演算した値を用いる。 After the input of the Euclidean distance of all the bit value patterns to be calculated is completed, the subtracting unit 1-5, when the bit value (e) that gives the minimum value of the Euclidean distance common to all bits is “1”, is the Euclidean common to all bits. The Euclidean distance minimum value for each bit is subtracted from the minimum distance value, and the bit value (e) that gives the Euclidean distance minimum value common to all bits is “0”. Subtract the minimum value. The subtraction result is output as the likelihood of the bit. In addition, the value which carried out the square root calculation as needed is used for the Euclidean distance minimum value common to all bits and the Euclidean distance minimum value for each bit.
図２の（ａ）は、前述のユークリッド距離最小値検出部１−１の構成を示す。ユークリッド距離最小値検出部１−１は、各ビット値パターンの順に従って入力されるユークリッド距離をフリップフロップ回路（ＦＦ）１−１２に保持し、該保持されたユークリッド距離と、新たに入力されるユークリッド距離とを、比較器１−１１で大小比較し、より小さい方の値をフリップフロップ回路（ＦＦ）１−１２に保持し、これによりユークリッド距離最小値を検出し、該ユークリッド距離最小値（ウ）及びその更新時に更新が有ったことを示す最小値更新情報（エ）を出力する。 FIG. 2A shows the configuration of the aforementioned Euclidean distance minimum value detector 1-1. The Euclidean distance minimum value detection unit 1-1 holds the Euclidean distance input according to the order of each bit value pattern in the flip-flop circuit (FF) 1-12, and the stored Euclidean distance is newly input. The Euclidean distance is compared in magnitude by the comparator 1-11, and the smaller value is held in the flip-flop circuit (FF) 1-12, whereby the Euclidean distance minimum value is detected, and the Euclidean distance minimum value ( C) and minimum value update information (d) indicating that there was an update at the time of the update.
図２の（ｂ）は、前述のビット値保持部１−２の構成を示す。ビット値保持部１−２は、上述の最小値更新情報（エ）が有効のとき、即ちユークリッド距離の最小値が更新されたとき、入力されるビット値をフリップフロップ回路（ＦＦ）１−２３に保持し、該ビット値（オ）を出力すると共に、入力されたビット値が以前に保持していたビット値と異なるときに、ユークリッド距離の最小値のビット値が更新されたことを示すビット値更新情報（キ）を出力する。これらの処理を行うために、同図に示すように、不一致検出回路１−２１、ＡＮＤ回路１−２２及びフリップフロップ回路（ＦＦ）１−２３を備える。 FIG. 2B shows the configuration of the bit value holding unit 1-2 described above. When the above-described minimum value update information (d) is valid, that is, when the minimum value of the Euclidean distance is updated, the bit value holding unit 1-2 converts the input bit value into a flip-flop circuit (FF) 1-23. And the bit value (e) is output, and when the input bit value is different from the previously held bit value, this bit indicates that the bit value of the minimum value of the Euclidean distance has been updated. Outputs value update information (ki). In order to perform these processes, as shown in the figure, a mismatch detection circuit 1-21, an AND circuit 1-22, and a flip-flop circuit (FF) 1-23 are provided.
図２の（ｃ）は、最小値検出／遷移イネーブル生成部１−３の構成を示す。最小値検出／遷移イネーブル生成部１−３は、入力ビット値（イ）と全ビット共通ユークリッド距離最小値のビット値（オ）とを比較器１−３１により比較し、その値が異なることを示す最小値検出イネーブル信号（ク）を出力する。また、全ビット共通ユークリッド距離の最小値更新情報（エ）とビット値更新情報（キ）とをＡＮＤ回路１−３２に入力し、その論理積を最小値遷移イネーブル信号（ケ）として生成する。 FIG. 2C shows a configuration of the minimum value detection / transition enable generation unit 1-3. The minimum value detection / transition enable generation unit 1-3 compares the input bit value (A) with the bit value (E) of the Euclidean distance minimum value common to all bits by the comparator 1-31, and determines that the values are different. The minimum value detection enable signal (Q) shown is output. Also, the minimum value update information (D) and the bit value update information (G) of the Euclidean distance common to all bits are input to the AND circuit 1-32, and the logical product is generated as a minimum value transition enable signal (K).
図３の（ａ）に、ユークリッド距離最小値検出／遷移部１−４の構成を示す。ユークリッド距離最小値検出／遷移部１−４は、ビット別ユークリッド距離最小値を検出するために、順次入力されるビット値パターンと共に順々に入力されるユークリッド距離(ア）と、ユークリッド距離最小値検出部１−１から出力される全ビット共通ユークリッド距離最小値（ウ）とを、セレクタ１−４１に入力し、該セレクタ１−４１の選択制御信号として最小値遷移イネーブル信号（ケ）を入力し、最小値遷移イネーブル信号（ケ）が有効（‘１’）のときには、全ビット共通ユークリッド距離最小値（ウ）を選択して出力し、最小値遷移イネーブル信号（ケ）が無効（‘０’）のときには、順々に入力されるユークリッド距離(ア）を選択して出力する。 FIG. 3A shows the configuration of the Euclidean distance minimum value detection / transition unit 1-4. The Euclidean distance minimum value detection / transition unit 1-4 detects the Euclidean distance minimum value for each bit, and sequentially inputs the Euclidean distance (A) and the Euclidean distance minimum value together with the sequentially input bit value pattern. The all-bit common Euclidean distance minimum value (c) output from the detector 1-1 is input to the selector 1-41, and the minimum value transition enable signal (ke) is input as a selection control signal of the selector 1-41. When the minimum value transition enable signal (K) is valid ('1'), the Euclidean distance minimum value (U) common to all bits is selected and output, and the minimum value transition enable signal (K) is invalid ('0'). In the case of '), the Euclidean distance (A) that is sequentially input is selected and output.
また、最小値遷移イネーブル信号（ケ）を、ＯＲ回路１−４４を通してフリップフロップ（ＦＦ）回路１−４５に加え、該最小値遷移イネーブル信号（ケ）が有効（‘１’）のときには、無条件に全ビット共通ユークリッド距離最小値（ウ）をフリップフロップ（ＦＦ）回路１−４５に保持し、その値をビット別ユークリッド最小値（カ）として出力する。 Further, the minimum value transition enable signal (K) is added to the flip-flop (FF) circuit 1-45 through the OR circuit 1-44, and when the minimum value transition enable signal (K) is valid ('1'), there is no signal. The minimum Euclidean distance value (U) common to all bits is held in the flip-flop (FF) circuit 1-45 as a condition, and the value is output as the Euclidean minimum value (K) for each bit.
一方、順々に入力されるユークリッド距離(ア）と、フリップフロップ（ＦＦ）回路１−４５に保持された値とを、比較器１−４２により大小比較し、今回入力されたユークリッド距離(ア）が、フリップフロップ（ＦＦ）回路１−４５に保持された値より小さく、かつ、最小値検出イネーブル信号（ク）が有効（‘１’）であることを、ＡＮＤ回路１−４３で検出し、該検出結果の論理値を、ＯＲ回路１−４４を通してフリップフロップ（ＦＦ）回路１−４５に書き込み制御信号として加え、今回入力されたユークリッド距離(ア）をフリップフロップ（ＦＦ）回路１−４５に保持させ、ビット別ユークリッド最小値（カ）の値を更新する。 On the other hand, the Euclidean distance (A) sequentially input and the value held in the flip-flop (FF) circuit 1-45 are compared by the comparator 1-42, and the Euclidean distance (A) input this time is compared. ) Is smaller than the value held in the flip-flop (FF) circuit 1-45, and the AND circuit 1-43 detects that the minimum value detection enable signal (Q) is valid ('1'). The logical value of the detection result is added as a write control signal to the flip-flop (FF) circuit 1-45 through the OR circuit 1-44, and the Euclidean distance (A) input this time is added to the flip-flop (FF) circuit 1-45. And the value of the Euclidean minimum value (f) for each bit is updated.
図３の（ｂ）に、減算部１−５の構成を示す。減算部１−５は、ユークリッド距離最小値検出部１−１から出力される全ビット共通ユークリッド距離最小値（ウ）と、ユークリッド距離最小値検出／遷移部１−４から出力されるビット別ユークリッド最小値（カ）とを、第１のセレクタ１−５１及び第２のセレクタ１−５２に入力し、該セレクタ１−５１及び１−５２の選択制御信号として、ビット値保持部１−２から出力されるビット値（オ）を入力する。 FIG. 3B shows the configuration of the subtraction unit 1-5. The subtracting unit 1-5 includes the all-bit common Euclidean distance minimum value (c) output from the Euclidean distance minimum value detection unit 1-1 and the bit-based Euclidean output from the Euclidean distance minimum value detection / transition unit 1-4. The minimum value (f) is input to the first selector 1-51 and the second selector 1-52, and is selected from the bit value holding unit 1-2 as a selection control signal for the selectors 1-51 and 1-52. Input the output bit value (e).
そして、全ビット共通ユークリッド距離最小値を与えるビット値（オ）が‘１’の場合は、第１のセレクタ１−５１で全ビット共通ユークリッド距離最小値（ウ）を選択し、第２のセレクタ１−５２でビット別ユークリッド最小値（カ）を選択する。また、全ビット共通ユークリッド距離最小値を与えるビット値（オ）が‘０’の場合は、その逆に、第２のセレクタ１−５２で全ビット共通ユークリッド距離最小値（ウ）を選択し、第１のセレクタ１−５１でビット別ユークリッド最小値（カ）を選択する。 If the bit value (e) giving the minimum Euclidean distance common to all bits is “1”, the first selector 1-51 selects the minimum Euclidean distance common to all bits (c), and the second selector In 1-52, the Euclidean minimum value (f) for each bit is selected. On the other hand, when the bit value (e) that gives the all-bit common Euclidean distance minimum value is '0', the second selector 1-52 selects the all-bit common Euclidean distance minimum value (c), The first selector 1-51 selects the Euclidean minimum value (f) for each bit.
上記の第１及び第２のセレクタ１-５１，１−５２から出力される全ビット共通ユークリッド距離最小値（ウ）又はビット別ユークリッド最小値（カ）を、それぞれ必要に応じて平方根演算器１−５３，１−５４を通して、減算器１−５５に入力し、減算器１−５５はそれらの減算を行うことにより、全ビット共通ユークリッド距離最小値を与えるビット値（オ）が‘１’か‘０’かに応じて、全ビット共通ユークリッド距離最小値から各ビット別ユークリッド距離最小値を減算した値、又はビット別ユークリッド距離最小値から全ビット共通ユークリッド距離最小値を減算した値を当該ビットの尤度として出力する。
All-bit common Euclidean distance minimum value (c) or bit-specific Euclidean minimum value (c) output from the first and second selectors 1-51 and 1-52 is respectively converted into a
図４〜図７に本発明による尤度演算装置の動作の具体例を示す。ここで、各送信信号のユークリッド距離は、図１１に示すユークリッド距離であると仮定する。図４はｂｉｔ０の尤度演算、図５はｂｉｔ１の尤度演算、図６はｂｉｔ２の尤度演算、図７はｂｉｔ３の尤度演算のそれぞれのタイムチャートを示している。
4 to 7 show specific examples of the operation of the likelihood calculating apparatus according to the present invention. Here, it is assumed that the Euclidean distance of each transmission signal is the Euclidean distance shown in FIG. FIG. 4 is a time chart of the
図４〜図７において、それぞれ上から順に、入力信号であるユークリッド距離、同じく入力信号であるビット情報、ユークリッド距離最小値検出部１−１から出力される最小値更新情報（エ）、同じくユークリッド距離最小値検出部１−１から出力される全ビット共通ユークリッド距離最小値（ウ）、ビット値保持部１−２から出力されるビット値更新情報（キ）、同じくビット値保持部１−２から出力されるビット値（オ）、該ビット値（オ）の反転値（オ’）、入力信号であるビット情報の１クロック分遅延情報（イ）、最小値検出イネーブル信号（ク）、最小値遷移イネーブル信号（ケ）、入力信号であるユークリッド距離の１クロック分遅延情報（ア）、ユークリッド距離最小値検出／遷移部１−４から出力されるビット別ユークリッド距離最小値（カ）を示している。 4 to 7, in order from the top, the Euclidean distance that is the input signal, the bit information that is also the input signal, the minimum value update information (D) output from the Euclidean distance minimum value detector 1-1, and the Euclidean. All-bit common Euclidean distance minimum value (c) output from the minimum distance detection unit 1-1, bit value update information (g) output from the bit value holding unit 1-2, and similarly the bit value holding unit 1-2 The bit value (e) output from the signal, the inverted value (e ') of the bit value (e), the delay information (a) of the bit information which is the input signal, the minimum value detection enable signal (g), the minimum Value transition enable signal (K), input signal Euclidean distance delay information (A) for one clock, and Eucli for each bit output from Euclidean distance minimum value detection / transition unit 1-4 Shows de minimum distance value (f).
図４に示すｂｉｔ０の尤度演算では、全ビット共通ユークリッド距離最小値（ウ）が‘１３’から‘６’に変化するとき、入力信号のビット情報が‘０’から‘１’に変化し、これによりビット値更新情報（キ）が‘１’となり、これによって、ユークリッド距離が‘１３’がビット別ユークリッド距離最小値に遷移（Ｓｗａｐ)される。
In the
その後、ビット情報が‘０’で、ユークリッド距離が‘１３’より小さい‘１２’が入力されたことにより、最小値検出（ＭｉｎＳｅａｒｃｈ）処理による最小値検出イネーブル信号（ク）が‘１’となって、ビット別ユークリッド距離最小値が‘１３’から‘１２’に更新される。 After that, when the bit information is “0” and “12” is input whose Euclidean distance is smaller than “13”, the minimum value detection enable signal (Q) by the minimum value detection (MinSearch) processing becomes “1”. Thus, the Euclidean distance minimum value for each bit is updated from “13” to “12”.
次に、全ビット共通ユークリッド距離最小値（ウ）が‘６’から‘５’に変化するとき、入力信号のビット情報は共に‘１’であり、変化しないため、ビット値更新情報（キ）は‘０’となり、これによって、全ビット共通ユークリッド距離最小値（ウ）の遷移は実施されない。 Next, when the Euclidean distance minimum value (c) common to all bits changes from “6” to “5”, the bit information of the input signal is both “1” and does not change, so the bit value update information (g) Becomes “0”, so that the transition of the Euclidean distance minimum value (c) common to all bits is not performed.
次に、全ビット共通ユークリッド距離最小値（ウ）が‘５’から‘３’に変化するとき、入力信号のビット情報が‘１’から‘０’に変化し、これによりビット値更新情報（キ）が‘１’となり、これによって、ユークリッド距離が‘５’がビット別ユークリッド距離最小値に遷移（Ｓｗａｐ)される。 Next, when the Euclidean distance minimum value (c) common to all bits changes from “5” to “3”, the bit information of the input signal changes from “1” to “0”, thereby the bit value update information ( G) becomes “1”, whereby the Euclidean distance “5” is changed to the Euclidean distance minimum value for each bit (Swap).
以降、全ビット共通ユークリッド距離最小値（ウ）が‘３’から‘２’に変化するとき、入力信号のビット情報は共に‘０’であり、変化しないため、共通ユークリッド距離最小値（ウ）の遷移は実施されない。また、その後、入力されるビット情報が‘１’のユークリッド距離として、‘５’より小さい値が入力されないため、ビット別ユークリッド距離最小値（カ）は更新されず、ビット別ユークリッド距離最小値（カ）として最終的に‘５’が出力される。これにより、ｂｉｔ０の尤度は、ビット別ユークリッド距離最小値（カ）から全ビット共通ユークリッド距離最小値（ウ）を差し引いた√５−√２として算出される。
Thereafter, when the all-bit common Euclidean distance minimum value (C) changes from “3” to “2”, the bit information of the input signal is both “0” and does not change, so the common Euclidean distance minimum value (C) No transition is performed. Further, since a value smaller than “5” is not input as the Euclidean distance when the input bit information is “1”, the bit-specific Euclidean distance minimum value (K) is not updated, and the bit-specific Euclidean distance minimum value ( As a result, “5” is finally output. As a result, the likelihood of
図５に示すｂｉｔ１の尤度演算では、全ビット共通ユークリッド距離最小値（ウ）が‘１３’から‘６’に変化するとき、入力信号のビット情報は‘０’のままで変化せず、このためビット値更新情報（キ）は‘０’となり、これによって、全ビット共通ユークリッド距離最小値（ウ）の遷移は実施されない。
In the likelihood calculation of
その後、ビット情報が‘１’で、ユークリッド距離が‘１３’より小さい‘１２’が入力されたことにより、最小値検出（ＭｉｎＳｅａｒｃｈ）処理による最小値検出イネーブル信号（ク）が‘１’となって、ビット別ユークリッド距離最小値を‘１３’から‘１２’に更新する動作が行われようとするが、それと同時に、全ビット共通ユークリッド距離最小値（ウ）が‘６’から‘５’に変化するとき、入力信号のビット情報が‘０’から‘１’に変化するため、ビット値更新情報（キ）は‘１’となり、これによって、全ビット共通ユークリッド距離最小値（ウ）である‘６’の遷移（Ｓｗａｐ）が、上記の最小値検出（ＭｉｎＳｅａｒｃｈ）処理に優先して実施される。 After that, when the bit information is '1' and '12' is smaller than '13' and the Euclidean distance is input, the minimum value detection enable signal (Q) by the minimum value detection (MinSearch) processing becomes '1'. Then, an operation to update the bit-by-bit Euclidean distance minimum value from “13” to “12” is performed, but at the same time, the Euclidean distance minimum value (c) common to all bits is changed from “6” to “5”. When the bit information changes, the bit information of the input signal changes from “0” to “1”, so that the bit value update information (K) becomes “1”, which is the Euclidean distance minimum value (U) common to all bits. The transition “Swap” of “6” is performed in preference to the above-described minimum value detection (MinSearch) process.
次に、全ビット共通ユークリッド距離最小値（ウ）が‘５’から‘３’に変化するとき、入力信号のビット情報が‘１’から‘０’に変化し、これによりビット値更新情報（キ）が‘１’となり、これによって、ユークリッド距離‘５’がビット別ユークリッド距離最小値（カ）に遷移（Ｓｗａｐ)される。 Next, when the Euclidean distance minimum value (c) common to all bits changes from “5” to “3”, the bit information of the input signal changes from “1” to “0”, thereby the bit value update information ( G) becomes “1”, whereby the Euclidean distance “5” is changed (Swap) to the Euclidean distance minimum value (f) for each bit.
次に、全ビット共通ユークリッド距離最小値（ウ）が‘３’から‘２’に変化するとき、入力信号のビット情報は ‘０’から‘１’に変化するため、ビット値更新情報（キ）が‘１’となり、これによって、ユークリッド距離‘３’がビット別ユークリッド距離最小値（カ）に遷移（Ｓｗａｐ)される。 Next, when the Euclidean distance minimum value common to all bits (c) changes from “3” to “2”, the bit information of the input signal changes from “0” to “1”. ) Becomes “1”, whereby the Euclidean distance “3” is changed (Swap) to the Euclidean distance minimum value (f) for each bit.
以降、全ビット共通ユークリッド距離最小値（ウ）の更新は無く、また、その後、入力されるビット情報が‘０’のユークリッド距離として、‘３’より小さい値が入力されないため、ビット別ユークリッド距離最小値（カ）は更新されず、ビット別ユークリッド距離最小値（カ）として最終的に‘３’が出力される。これにより、ｂｉｔ１の尤度は、全ビット共通ユークリッド距離最小値（ウ）からビット別ユークリッド距離最小値（カ）を差し引いた√２−√３として算出される。
Thereafter, there is no update of the Euclidean distance minimum value (c) common to all bits, and thereafter, since a value smaller than “3” is not input as the Euclidean distance of which the input bit information is “0”, the bit-specific Euclidean distance The minimum value (f) is not updated, and finally “3” is output as the bit-wise Euclidean distance minimum value (f). Thus, the likelihood of
図６に示すｂｉｔ２の尤度演算では、全ビット共通ユークリッド距離最小値（ウ）が‘１３’から‘６’に変化するとき、入力信号のビット情報は‘０’のままで変化せず、このためビット値更新情報（キ）は‘０’となり、これによって、全ビット共通ユークリッド距離最小値（ウ）の遷移は実施されない。
In the likelihood calculation of
また、全ビット共通ユークリッド距離最小値（ウ）が‘６’から‘５’に変化するときも、入力信号のビット情報は‘０’のままで変化せず、このためビット値更新情報（キ）は‘０’となり、これによって、全ビット共通ユークリッド距離最小値（ウ）の遷移は実施されない。また、この間、全ビット共通ユークリッド距離最小値（ウ）のビット情報‘０’と逆の値‘１’のビット情報は入力されないので、最小値検出（ＭｉｎＳｅａｒｃｈ）処理も実施されない。 Even when the Euclidean distance minimum value (c) common to all bits changes from “6” to “5”, the bit information of the input signal remains “0” and does not change. ) Becomes “0”, and the transition of the Euclidean distance minimum value (c) common to all bits is not performed. Further, during this period, bit information of the value “1” opposite to the bit information “0” of the Euclidean distance minimum value (c) common to all bits is not input, and therefore the minimum value detection (MinSearch) process is not performed.
その後、全ビット共通ユークリッド距離最小値（ウ）が‘５’から‘３’に変化するとき、入力信号のビット情報が‘０’から‘１’に変化するため、ビット値更新情報（キ）は‘１’となり、これによって、全ビット共通ユークリッド距離最小値（ウ）である‘５’がビット別ユークリッド距離最小値（カ）に遷移（Ｓｗａｐ)される。 Thereafter, when the Euclidean distance minimum value (c) common to all bits changes from “5” to “3”, the bit information of the input signal changes from “0” to “1”. Becomes “1”, and thereby, “5”, which is the Euclidean distance minimum value (c) common to all bits, is changed (Swap) to the Euclidean distance minimum value (f) for each bit.
その後、全ビット共通ユークリッド距離最小値（ウ）が‘３’から‘２’に変化するとき、入力信号のビット情報は‘１’のままで変化せず、このためビット値更新情報（キ）は‘０’となり、これによって、全ビット共通ユークリッド距離最小値（ウ）の遷移は実施されない。 Thereafter, when the minimum Euclidean distance (c) common to all bits changes from “3” to “2”, the bit information of the input signal remains “1” and does not change. Therefore, the bit value update information (g) Becomes “0”, so that the transition of the Euclidean distance minimum value (c) common to all bits is not performed.
以降、全ビット共通ユークリッド距離最小値（ウ）の更新は無く、また、その後、入力されるビット情報が‘０’のユークリッド距離として、‘５’より小さい値が入力されないため、最小値検出（ＭｉｎＳｅａｒｃｈ）処理によるビット別ユークリッド距離最小値（カ）の更新は実施されず、ビット別ユークリッド距離最小値（カ）として最終的に‘５’が出力される。これにより、ｂｉｔ２の尤度は、全ビット共通ユークリッド距離最小値（ウ）からビット別ユークリッド距離最小値（カ）を差し引いた√２−√５として算出される。
Thereafter, there is no update of the Euclidean distance minimum value (c) common to all bits, and since a value smaller than “5” is not input as the Euclidean distance after which the input bit information is “0”, the minimum value detection ( The bit-by-bit Euclidean distance minimum value (K) is not updated by the MinSearch process, and “5” is finally output as the bit-by-bit Euclidean distance minimum value (K). As a result, the likelihood of
図７に示すｂｉｔ３の尤度演算では、全ビット共通ユークリッド距離最小値（ウ）が‘１３’から‘６’、‘５’、‘３’、‘２’に順次変化するとき、入力信号のビット情報は‘０’のままで変化せず、このためビット値更新情報（キ）は‘０’となり、これによって、全ビット共通ユークリッド距離最小値（ウ）の遷移は実施されない。
In the
また、全ビット共通ユークリッド距離最小値（ウ）として‘２’が出力される前は、全ビット共通ユークリッド距離最小値（ウ）のビット情報‘０’と逆の値‘１’のビット情報は入力されないので、最小値検出（ＭｉｎＳｅａｒｃｈ）処理も実施されない。 Further, before “2” is output as the all-bit common Euclidean distance minimum value (c), the bit information of the value “1” opposite to the bit information “0” of the all-bit common Euclidean distance minimum value (c) is Since it is not input, the minimum value detection (MinSearch) process is not performed.
その後、全ビット共通ユークリッド距離最小値（ウ）のビット情報‘０’と逆の値‘１’のビット情報に対して、最小値検出（ＭｉｎＳｅａｒｃｈ）処理が開始され、順次入力されるユークリッド距離(ア）の最小値を検出し、ビット別ユークリッド距離最小値（カ）として、‘１５’‘１０’‘４’が順々に検出され、最終的に‘４’が出力される。これにより、ｂｉｔ３の尤度は、ビット別ユークリッド距離最小値（カ）から全ビット共通ユークリッド距離最小値（ウ）を差し引いた√４−√２として算出される。 Thereafter, a minimum value detection (MinSearch) process is started for bit information having a value “1” opposite to the bit information “0” of the Euclidean distance minimum value (c) common to all bits, and sequentially input Euclidean distances ( (A) is detected, and “15”, “10”, and “4” are sequentially detected as the Euclidean distance minimum value (f) for each bit, and finally “4” is output. As a result, the likelihood of bit3 is calculated as √4−√2 obtained by subtracting the Euclidean distance minimum value (U) common to all bits from the Euclidean distance minimum value (K) for each bit.
以上、本発明の尤度演算装置の構成例及び動作例について図１〜図７を参照して説明したが、本発明はこの構成例に限定されることなく、尤度演算において、ユークリッド距離が時間軸に沿って入力すれる構成であれば、多値変調信号数に依らず、適用可能である。 As mentioned above, although the structural example and the operation example of the likelihood calculating apparatus of this invention were demonstrated with reference to FIGS. 1-7, this invention is not limited to this structural example, In likelihood calculation, Euclidean distance is Any configuration that is input along the time axis is applicable regardless of the number of multi-level modulation signals.
また、演算対象の信号が時間軸において長い間隔を空けて入力される場合には、ユークリッド距離最小値の検出結果の保持及び各ビット値の保持を、ＲＡＭ（Random Access Memory）を用いた構成で実現することができる。また、ＤＳＰ（Digital Signal Processor）等を用い、プログラム言語で本発明の回路機能を記述することにより、本発明と同等の機能を実現することもできる。 In addition, when the signal to be calculated is input with a long interval on the time axis, the detection result of the Euclidean distance minimum value and the holding of each bit value are held using a RAM (Random Access Memory). Can be realized. Further, by using a DSP (Digital Signal Processor) or the like and describing the circuit function of the present invention in a program language, the function equivalent to the present invention can be realized.
また、本発明のようにユークリッド距離を使用する尤度演算の利点としては、複数の送信アンテナから構成されるＭＩＭＯ(Multiple-Input-Multiple-Output)多重方式の通信システムの受信装置における最尤推定復号（ＭＬＤ）への適用が容易であり、位相情報の演算に用いるテーブルや三角関数演算が不要である等が挙げられる。 As an advantage of the likelihood calculation using the Euclidean distance as in the present invention, the maximum likelihood estimation in the receiving apparatus of the MIMO (Multiple-Input-Multiple-Output) multiplexing communication system composed of a plurality of transmitting antennas It is easy to apply to decoding (MLD), and a table used for calculating phase information and trigonometric function calculation are unnecessary.
１−１ ユークリッド距離最小値検出部
１−２ ビット値保持部
１−３ 最小値検出／遷移イネーブル生成部
１−４ ユークリッド距離最小値検出／遷移部
１−５ 減算部
1-1 Euclidean Distance Minimum Value Detection Unit 1-2 Bit Value Holding Unit 1-3 Minimum Value Detection / Transition Enable Generation Unit 1-4 Euclidean Distance Minimum Value Detection / Transition Unit 1-5 Subtraction Unit
Claims (5)
各ビットに対して共通に備えられ、前記各送信信号点を表すビット列の全ビット値パターンが入力される順に従って、各々のビット値パターン毎のユークリッド距離の中から最小のユークリッド距離を検出し、該ユークリッド距離を全ビット共通ユークリッド距離最小値として保持し、該全ビット共通ユークリッド距離最小値及びその更新時に更新が有ったことを示す最小値更新情報を出力するユークリッド距離最小値検出部と、
各ビット対応に備えられ、前記ユークリッド距離最小値検出部から前記最小値更新情報が出力されたときの当該ビットのビット値を保持し、該ビット値と、該ビット値が更新されたことを示すビット値更新情報とを出力するビット値保持部と、
各ビット対応に備えられ、前記ユークリッド距離最小値検出部から最小値更新情報が出力され、かつ、同時に当該ビットの前記ビット値保持部からビット値更新情報が出力されたとき、前記ユークリッド距離最小値検出部から更新直前の全ビット共通ユークリッド距離最小値を遷移させ、ビット別ユークリッド距離最小値として保持し、かつ、前記各送信信号点を表すビット列のビット値パターンが入力される順に従って、前記ビット値保持部から出力されるビットの値と逆のビット値を有するビット値パターンのユークリッド距離の中から、最小のユークリッド距離を検出し、該ユークリッド距離をビット別ユークリッド距離最小値として保持するユークリッド距離最小値検出／遷移部と、
を備え、前記ビット別ユークリッド距離最小値と前記全ビット共通ユークリッド距離最小値とを基に、ビット毎に受信信号の尤度を算出することを特徴とする尤度演算装置。 The minimum Euclidean distance between each replica point generated from the constellation of each transmitted signal and the channel estimation value and the received signal point is obtained for each bit of the bit string representing each transmitted signal, and the received signal is based on the Euclidean distance. In a likelihood calculation device for calculating likelihood,
The minimum Euclidean distance is detected from the Euclidean distance for each bit value pattern according to the order in which all the bit value patterns of the bit string representing each transmission signal point are input in common for each bit, Euclidean distance minimum value detection unit that holds the Euclidean distance as an all-bit common Euclidean distance minimum value and outputs minimum value update information indicating that there is an update at the time of updating the common Euclidean distance minimum value of all bits;
It is provided for each bit, holds the bit value of the bit when the minimum value update information is output from the Euclidean distance minimum value detection unit, and indicates that the bit value and the bit value have been updated A bit value holding unit for outputting bit value update information;
When the minimum value update information is output from the Euclidean distance minimum value detection unit and the bit value update information is output from the bit value holding unit of the bit at the same time, the Euclidean distance minimum value is prepared for each bit. According to the order in which the bit value pattern of the bit string representing each transmission signal point is input, the Euclidean distance minimum value common to all bits immediately before the update is transitioned from the detection unit and held as the bit-specific Euclidean distance minimum value. The Euclidean distance that detects the minimum Euclidean distance from the Euclidean distance of the bit value pattern having the bit value opposite to the bit value output from the value holding unit, and holds the Euclidean distance as the Euclidean distance minimum value for each bit. A minimum value detection / transition part;
And a likelihood calculation device for calculating a likelihood of a received signal for each bit based on the bit-wise Euclidean distance minimum value and the all-bit common Euclidean distance minimum value.
前記比較器は、前記保持部で保持された値より新たに入力されたユークリッド距離の値の方が小さいときに、前記保持部の書き込みを有効化することを特徴とする請求項１に記載の尤度演算装置。 The Euclidean distance minimum value detection unit writes and holds a value of the Euclidean distance for each bit value pattern sequentially input, a value held in the holding unit, and a newly input Euclidean distance value And a comparator for comparing the size,
The comparator according to claim 1, wherein when the value of the Euclidean distance newly input is smaller than the value held in the holding unit, the comparator validates writing in the holding unit. Likelihood calculation device.
前記論理積演算部の論理出力を前記ビット値更新情報として出力するとともに、該ビット値更新情報により、前記保持部の書き込みを有効化することを特徴とする請求項１に記載の尤度演算装置。 The bit value holding unit writes and holds sequentially inputted bit values, a mismatch detector that detects a mismatch between a value held in the holding unit and a newly input bit value, and the mismatch A logical product operation unit that performs a logical product operation between the detection result of the detector and the minimum value update information from the Euclidean distance minimum value detection unit,
The likelihood calculation device according to claim 1, wherein the logical output of the logical product operation unit is output as the bit value update information, and the writing of the holding unit is validated by the bit value update information. .
前記ビット値保持部から出力されるビット値と入力されるビット値との不一致を検出したときに、前記ユークリッド距離最小値検出／遷移部に対して、最小のユークリッド距離を検出する処理を有効化する最小値検出イネーブル信号を出力する最小値検出／遷移イネーブル生成部を備えたことを特徴とする請求項１に記載の尤度演算装置。 A logical product operation is performed between the minimum value update information from the Euclidean distance minimum value detection unit and the bit value update information from the bit value holding unit, and based on the result of the logical product operation, the Euclidean distance minimum value detection / transition unit In contrast, the Euclidean distance minimum value detection unit outputs a transition enable signal that validates the process of transitioning the all-bit common Euclidean distance minimum value immediately before the update,
Enables the Euclidean distance minimum value detection / transition unit to detect the minimum Euclidean distance when a mismatch between the bit value output from the bit value holding unit and the input bit value is detected. The likelihood calculation device according to claim 1, further comprising a minimum value detection / transition enable generation unit that outputs a minimum value detection enable signal.
請求項４に記載の遷移イネーブル信号が入力されたとき、前記選択部に対して全ビット共通ユークリッド距離最小値を選択して出力させ、かつ、該遷移イネーブル信号を論理和演算部を介して前記保持部に与えて該保持部の書き込みを有効化し、
前記遷移イネーブル信号が入力されていないときは、請求項４に記載の最小値検出イネーブル信号と前記比較器からの前記論理情報との論理積演算の論理出力を、前記論理和演算部を介して前記保持部に与え、前記ユークリッド距離の該保持部への書き込みを有効化することを特徴とする請求項１に記載の尤度演算装置。 The Euclidean distance minimum value detection / transition unit selects either the Euclidean distance minimum value common to all bits from the Euclidean distance minimum value detection unit or the Euclidean distance for each bit value pattern that is sequentially input. A selection unit that outputs the data, a holding unit that writes and holds the value output from the selection unit, and a logic that indicates that the Euclidean distance for each newly input bit value pattern is smaller than the value held in the holding unit A comparator that outputs information,
When the transition enable signal according to claim 4 is input, the selection unit selects and outputs a minimum value common to all bits of Euclidean distance, and the transition enable signal is output via the OR operation unit. Give to the holding unit to enable writing of the holding unit,
When the transition enable signal is not input, a logical output of a logical product operation of the minimum value detection enable signal according to claim 4 and the logical information from the comparator is sent via the logical sum operation unit. The likelihood calculation apparatus according to claim 1, wherein the likelihood calculation device is provided to the holding unit and validates writing of the Euclidean distance to the holding unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006060485A JP4640993B2 (en) | 2006-03-07 | 2006-03-07 | Likelihood calculation device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006060485A JP4640993B2 (en) | 2006-03-07 | 2006-03-07 | Likelihood calculation device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007243370A JP2007243370A (en) | 2007-09-20 |
| JP4640993B2 true JP4640993B2 (en) | 2011-03-02 |
Family
ID=38588488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006060485A Expired - Fee Related JP4640993B2 (en) | 2006-03-07 | 2006-03-07 | Likelihood calculation device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4640993B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013236236A (en) * | 2012-05-08 | 2013-11-21 | Fujitsu Ltd | Quantization device |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000315957A (en) * | 1999-04-30 | 2000-11-14 | Jisedai Digital Television Hoso System Kenkyusho:Kk | Decoder |
| JP2002271211A (en) * | 2001-03-12 | 2002-09-20 | Hitachi Ltd | Decoder |
| JP2002314436A (en) * | 2001-04-11 | 2002-10-25 | Matsushita Electric Ind Co Ltd | Soft decision decoder and soft decision decoding method |
| JP2005341258A (en) * | 2004-05-27 | 2005-12-08 | Matsushita Electric Ind Co Ltd | Equalizing processor corresponding to multi-level modulation, received signal processing system, receiver and equalizing processing method corresponding to multi-level modulation |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3368575B2 (en) * | 1996-10-16 | 2003-01-20 | 日本電信電話株式会社 | Adaptive equalizer |
-
2006
- 2006-03-07 JP JP2006060485A patent/JP4640993B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2005341258A (en) * | 2004-05-27 | 2005-12-08 | Matsushita Electric Ind Co Ltd | Equalizing processor corresponding to multi-level modulation, received signal processing system, receiver and equalizing processing method corresponding to multi-level modulation |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2007243370A (en) | 2007-09-20 |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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