JP4639144B2

JP4639144B2 - Numerically controlled oscillator

Info

Publication number: JP4639144B2
Application number: JP2005345900A
Authority: JP
Inventors: 照晃長谷川
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2005-11-30
Filing date: 2005-11-30
Publication date: 2011-02-23
Anticipated expiration: 2025-11-30
Also published as: JP2007151015A

Description

本発明は、放送機器や双方向受信機等に使用する変復調装置における数値制御発振器に関する。 The present invention relates to a numerically controlled oscillator in a modulation / demodulation device used for broadcasting equipment, a bidirectional receiver, and the like.

従来より、数値制御発振器は、デジタルケーブルテレビ放送機器における送受信機や、デジタルケーブルテレビセットトップボックスにおける送受信機等に用いられている。 Conventionally, numerically controlled oscillators are used in transmitters / receivers in digital cable television broadcasting equipment, transmitters / receivers in digital cable television set-top boxes, and the like.

具体的には、位相データの積分器と、該積分器で算出された位相に対応した正弦波振幅値を出力するメモリとを備え、位相に対して振幅のビット幅が少ない場合には位相の変化に対して振幅の変化が少ないことを利用し、位相が変化しても振幅が同じ場合はＲＯＭに記録せず、振幅が変化した場合のみを記録してメモリ量を少なくしている。 Specifically, a phase data integrator and a memory that outputs a sine wave amplitude value corresponding to the phase calculated by the integrator are provided. Utilizing the fact that the change in the amplitude is small with respect to the change, if the amplitude is the same even if the phase is changed, it is not recorded in the ROM, but only when the amplitude is changed is recorded to reduce the memory amount.

さらに、位相方向のビット幅を切り捨てることでメモリのアドレス量を減らす方式と比較し、位相方向のビット幅を切り捨てないことで量子化誤差によるスプリアス低減を実現していた（例えば、特許文献１参照）。
特開２００４−１５３３７６号公報（図１） Further, compared to a method of reducing the memory address amount by truncating the bit width in the phase direction, spurious reduction due to quantization error has been realized by not truncating the bit width in the phase direction (for example, see Patent Document 1). ).
JP 2004-153376 A (FIG. 1)

しかしながら、従来技術では、ＲＯＭとは別に複数の比較器が必要となり、回路規模や消費電力が増大するという問題があった。また、サンプリング周波数に対して出力正弦波の周波数を除したものが整数でない場合には、サンプリング周波数と出力正弦波の周波数に比例したスプリアスが出現してしまうという問題があった。 However, the prior art requires a plurality of comparators separately from the ROM, and there is a problem that the circuit scale and power consumption increase. Further, when the value obtained by dividing the sampling sine wave frequency with respect to the sampling frequency is not an integer, there is a problem that spurious waves appear in proportion to the sampling frequency and the output sine wave frequency.

本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、回路規模、消費電力、スプリアス抑圧を実現した数値制御発振器を提供することにある。 The present invention has been made in view of this point, and an object of the present invention is to provide a numerically controlled oscillator that realizes circuit scale, power consumption, and spurious suppression.

すなわち、本発明の数値制御発振器は、周波数を設定する周波数設定器と、
前記周波数設定器で設定された周波数を積分して位相データを生成する積分器と、
前記積分器で生成された位相データを再量子化する第１の再量子化器と、
前記第１の再量子化器で再量子化された位相データを入力とし、位相に対応した振幅データを出力する位相振幅変換器と、
ノイズを発生させるノイズ発生器と、
前記位相振幅変換器の出力と前記ノイズ発生器の出力との加算又は減算を行う演算器と、
前記演算器の演算結果を入力とし、ビット切り捨て処理を行う第２の再量子化器とを備えたことを特徴とするものである。 That is, the numerically controlled oscillator of the present invention includes a frequency setter for setting a frequency,
An integrator that integrates the frequency set by the frequency setter to generate phase data;
A first requantizer for requantizing the phase data generated by the integrator;
A phase-amplitude converter that receives the phase data re-quantized by the first re-quantizer and outputs amplitude data corresponding to the phase;
A noise generator for generating noise,
An arithmetic unit for adding or subtracting the output of the phase-amplitude converter and the output of the noise generator;
And a second requantizer for performing bit truncation processing using the calculation result of the calculator as an input.

また、本発明は、周波数を設定する周波数設定器と、
前記周波数設定器で設定された周波数を積分して位相データを生成する積分器と、
前記積分器で生成された位相データを再量子化する第１の再量子化器と、
前記第１の再量子化器で再量子化された位相データを入力とし、位相に対応した振幅データを出力する第１の位相振幅変換器と、
前記第１の再量子化器で再量子化された位相データに対応した振幅データを前記第１の位相振幅変換器より少ないビット幅で出力する第２の位相振幅変換器と、
ノイズを発生させるノイズ発生器と、
前記第１の位相振幅変換器の出力と前記ノイズ発生器の出力との加算又は減算を行う演算器と、
前記演算器の演算結果を入力とし、ビット切り捨て処理を行う第２の再量子化器と、
前記積分器で生成された位相データ及び前記第１の再量子化器で再量子化された位相データのうち少なくとも一方を入力とし、該位相データに基づいて検出した周波数に応じた制御信号を生成する周波数検出器と、
前記第２の再量子化器の出力と前記第２の位相振幅変換器の出力とを、前記周波数検出器で生成された制御信号に基づいて選択的に出力するセレクタとを備えたことを特徴とするものであってもよい。 The present invention also includes a frequency setter for setting a frequency,
An integrator that integrates the frequency set by the frequency setter to generate phase data;
A first requantizer for requantizing the phase data generated by the integrator;
A first phase-amplitude converter that receives the phase data re-quantized by the first re-quantizer and outputs amplitude data corresponding to the phase;
A second phase amplitude converter for outputting amplitude data corresponding to the phase data requantized by the first requantizer with a bit width smaller than that of the first phase amplitude converter;
A noise generator for generating noise,
An arithmetic unit for adding or subtracting the output of the first phase-amplitude converter and the output of the noise generator;
A second requantizer that performs a bit truncation process using the calculation result of the calculator as an input;
At least one of the phase data generated by the integrator and the phase data requantized by the first requantizer is input, and a control signal corresponding to the detected frequency is generated based on the phase data. A frequency detector to
A selector that selectively outputs the output of the second requantizer and the output of the second phase-amplitude converter based on a control signal generated by the frequency detector; It may be.

また、本発明は、周波数を設定する周波数設定器と、
前記周波数設定器で設定された周波数をオフセットするためのオフセット値を設定するオフセット設定器と、
前記周波数設定器の出力と前記オフセット設定器の出力との加算又は減算を行う演算器と、
前記周波数設定器の出力と前記演算器の出力とを選択的に出力するセレクタと、
前記セレクタから出力された周波数を積分して位相データを生成する積分器と、
前記積分器で生成された位相データを入力とし、該位相データの積分結果に基づいて検出した周波数に応じた制御信号を生成する周波数検出器と、
前記積分器で生成された位相データに対応した振幅データを出力する位相振幅変換器とを備え、
前記セレクタは、前記周波数検出器で生成された制御信号に基づいて前記周波数設定器の出力と前記演算器の出力とを選択的に出力するように構成されていることを特徴とするものであってもよい。 The present invention also includes a frequency setter for setting a frequency,
An offset setter for setting an offset value for offsetting the frequency set by the frequency setter;
An arithmetic unit for adding or subtracting the output of the frequency setter and the output of the offset setter;
A selector that selectively outputs the output of the frequency setter and the output of the computing unit;
An integrator that integrates the frequency output from the selector to generate phase data;
A frequency detector that receives the phase data generated by the integrator and generates a control signal corresponding to the frequency detected based on the integration result of the phase data;
A phase amplitude converter that outputs amplitude data corresponding to the phase data generated by the integrator;
The selector is configured to selectively output the output of the frequency setter and the output of the arithmetic unit based on a control signal generated by the frequency detector. May be.

また、本発明は、周波数を設定する周波数設定器と、
前記周波数設定器で設定された周波数を積分して位相データを生成する積分器と、
前記積分器で生成された位相データを入力とし、該位相データの積分結果に基づいて検出した周波数に応じた制御信号を生成する周波数検出器と、
前記積分器で生成された位相データに対応した振幅データを出力する位相振幅変換器とを備え、
前記周波数設定器は、前記周波数検出器で生成された制御信号に基づいて、前記設定した周波数を予め設定した範囲及び速度で掃引するか否かを切り替えるように構成されていることを特徴とするものであってもよい。 The present invention also includes a frequency setter for setting a frequency,
An integrator that integrates the frequency set by the frequency setter to generate phase data;
A frequency detector that receives the phase data generated by the integrator and generates a control signal corresponding to the frequency detected based on the integration result of the phase data;
A phase amplitude converter that outputs amplitude data corresponding to the phase data generated by the integrator;
The frequency setter is configured to switch whether or not to sweep the set frequency at a preset range and speed based on a control signal generated by the frequency detector. It may be a thing.

以上のように、本発明によれば、位相振幅変換器に入力する位相アドレスを再量子化によって削減することで、位相振幅変換器の回路規模や消費電力の増大を抑制する上で有利となる。 As described above, according to the present invention, by reducing the phase address input to the phase / amplitude converter by requantization, it is advantageous in suppressing an increase in the circuit scale and power consumption of the phase / amplitude converter. .

また、位相振幅変換器の出力ビット幅を希望するビット幅より大きいビット幅で振幅値を出力し、ノイズ付加後に希望するビット幅に再量子化するようにしたから、再量子化に起因する位相アドレス再量子化誤差を拡散してスプリアスを抑圧することができる。 In addition, since the amplitude value is output with a bit width larger than the desired bit width of the output bit width of the phase amplitude converter and requantized to the desired bit width after adding noise, the phase caused by requantization Spurious can be suppressed by diffusing the address requantization error.

さらに、位相積分器の出力値である位相アドレスや位相アドレスを再量子化した後の出力値を観測しておき、その変化の割合に基づいて再量子化誤差の発生量を判別し、ノイズ付加及び位相振幅変換器の出力振幅ビット幅を制御することで、回路規模及び消費電力を削減し且つスプリアスを抑圧した数値制御発振器を提供することができる。 Furthermore, the phase address, which is the output value of the phase integrator, and the output value after requantizing the phase address are observed, the amount of requantization error is determined based on the rate of change, and noise is added. By controlling the output amplitude bit width of the phase / amplitude converter, it is possible to provide a numerically controlled oscillator that reduces the circuit scale and power consumption and suppresses spurious.

以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本発明、その適用物或いはその用途を制限することを意図するものでは全くない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The following description of the preferred embodiments is merely exemplary in nature and is in no way intended to limit the invention, its application, or its application.

＜実施形態１＞
図１は、本発明の実施形態１に係る数値制御発振器の構成を示すブロック図である。図１において、１１０は周波数設定器であり、位相積分器１１１に対して整数の周波数ｆｃを設定するものである。 <Embodiment 1>
FIG. 1 is a block diagram showing a configuration of a numerically controlled oscillator according to Embodiment 1 of the present invention. In FIG. 1, reference numeral 110 denotes a frequency setter that sets an integer frequency fc for the phase integrator 111.

前記位相積分器１１１は、２ⁿのビット幅（ｎは自然数）を持ち、サンプリング周波数ｆｓのタイミングで周波数設定器１１０の出力である周波数ｆｃを積分して位相データを生成するものであり、生成された位相データは第１の再量子化器１１５に出力される。 The phase integrator 111 has a bit width of 2 ⁿ (n is a natural number) and generates phase data by integrating the frequency fc that is the output of the frequency setter 110 at the timing of the sampling frequency fs. The phase data thus obtained is output to the first requantizer 115.

前記第１の再量子化器１１５は、前記位相積分器１１１の出力である位相データを再量子化するものであり、具体的には、２^mビット切り捨て（ｍは自然数）を行う。再量子化後のデータは位相振幅変換器１１２に出力される。 The first requantizer 115 requantizes the phase data that is the output of the phase integrator 111. Specifically, the first requantizer 115 truncates 2 ^m bits (m is a natural number). The requantized data is output to the phase / amplitude converter 112.

このようなビット幅の切り捨てを行うことにより、後段の位相振幅変換器１１２の回路面積を低減することができる。しかしながら、第１の再量子化器１１５における再量子化によって誤差が発生するため、この誤差を拡散させる必要がある。 By performing such bit width truncation, the circuit area of the subsequent phase amplitude converter 112 can be reduced. However, since an error occurs due to requantization in the first requantizer 115, it is necessary to diffuse this error.

前記位相振幅変換器１１２は、ビット幅の切り捨てが行われた位相データを入力とし、位相に対応した振幅データを生成するものである。生成された振幅データは加算器１１４（演算器）に出力される。 The phase / amplitude converter 112 receives the phase data with the bit widths cut off and generates amplitude data corresponding to the phase. The generated amplitude data is output to the adder 114 (calculator).

前記加算器１１４は、前記位相振幅変換器１１２の出力と、ランダムデータを１ビット発生させるノイズ発生器１１３の出力とを入力とし、両出力を加算して第２の再量子化器１１６に出力するものである。 The adder 114 receives the output of the phase / amplitude converter 112 and the output of the noise generator 113 that generates 1 bit of random data, adds both outputs, and outputs the result to the second requantizer 116. To do.

前記第２の再量子化器１１６は、前記加算器１１４の出力データを再量子化するものであり、具体的には、１ビット切り捨てを行う。 The second requantizer 116 requantizes the output data of the adder 114, and specifically performs 1-bit truncation.

このような処理を行うことで、前記位相積分器１１１の出力が第１の再量子化器１１５で再量子化されたときに発生した誤差を拡散した１０ビット振幅の正弦波を出力することができるようになっている。 By performing such processing, it is possible to output a 10-bit amplitude sine wave in which an error generated when the output of the phase integrator 111 is requantized by the first requantizer 115 is diffused. It can be done.

なお、本実施形態１においては、位相振幅変換器１１２のビット幅を２ⁿのビット幅としたが、この形態に限定するものではなく、システムに応じて変更するようにしても構わない。この点は、以下の実施形態についても同様である。 In the first embodiment, the bit width of the phase / amplitude converter 112 is 2 ⁿ , but the present invention is not limited to this mode and may be changed according to the system. This also applies to the following embodiments.

＜実施形態２＞
図２は、本発明の実施形態２に係る数値制御発振器の構成を示すブロック図である。前記実施形態１との違いは、位相データの積分結果に基づいて周波数検出を行う周波数検出器１１８を設けた点であるため、以下、実施形態１と同じ部分については同じ符号を付し、相違点についてのみ説明する。 <Embodiment 2>
FIG. 2 is a block diagram showing the configuration of the numerically controlled oscillator according to the second embodiment of the present invention. The difference from the first embodiment is that a frequency detector 118 that performs frequency detection based on the integration result of the phase data is provided. Therefore, the same parts as those of the first embodiment are denoted by the same reference numerals and different from those of the first embodiment. Only the point will be described.

図２に示すように、位相積分器１１１で生成された位相データは、第１の再量子化器１１５に出力される一方、周波数検出器１１８に出力される。 As shown in FIG. 2, the phase data generated by the phase integrator 111 is output to the first requantizer 115 while being output to the frequency detector 118.

前記周波数検出器１１８は、位相データの積分結果に基づいて周波数検出を行うものであり、検出結果に基づく制御信号がノイズ発生器１１３に出力される。 The frequency detector 118 performs frequency detection based on the integration result of the phase data, and a control signal based on the detection result is output to the noise generator 113.

前記周波数設定器１１０によって設定された周波数ｆｃとサンプリング周波数ｆｓとの関係を検出して、簡単な整数比となる場合、具体的には、前記位相積分器１１１が、前記周波数設定器１１０の出力を累積加算する際に、ビット幅の上限を超えてｗｒａｐ処理（ビット幅を超えて桁上がりしたものを切り捨てる）する際に、信号を出力し、その信号が出力された際の前記位相積分器１１１の出力が常に一定あるいは、設定した閾値の範囲内であることを検出し、すなわち、高調波成分歪みを除去する必要がない場合には、ノイズ発生器１１３の出力を停止するような制御信号を出力している。 When the relationship between the frequency fc set by the frequency setter 110 and the sampling frequency fs is detected and a simple integer ratio is obtained, specifically, the phase integrator 111 outputs the output of the frequency setter 110. When cumulative addition is performed, a signal is output when a wrap process is performed exceeding the upper limit of the bit width (a truncation is performed after exceeding the bit width), and the phase integrator when the signal is output A control signal that stops the output of the noise generator 113 when it is detected that the output of 111 is always constant or within the set threshold range, that is, when it is not necessary to remove the harmonic component distortion. Is output.

前記ノイズ発生器１１３は、前記周波数検出器１１８からの制御信号に基づいて、ノイズの発生又は停止が制御されるようになっている。すなわち、高調波成分歪みを除去する必要がない場合には、ノイズの発生を停止するようにしている。 The noise generator 113 is controlled to generate or stop noise based on a control signal from the frequency detector 118. That is, when it is not necessary to remove harmonic component distortion, the generation of noise is stopped.

これにより、ノイズ発生器１１３から付加されるノイズ成分によって正弦波出力のノイズフロアが上昇することを抑えることができる。 Thereby, it is possible to suppress an increase in the noise floor of the sine wave output due to the noise component added from the noise generator 113.

＜実施形態３＞
図３は、本発明の実施形態３に係る数値制御発振器の構成を示すブロック図である。前記実施形態１との違いは、主に位相振幅変換器を２つ設けるようにした点であるため、以下、実施形態１と同じ部分については同じ符号を付し、相違点についてのみ説明する。 <Embodiment 3>
FIG. 3 is a block diagram showing a configuration of a numerically controlled oscillator according to the third embodiment of the present invention. Since the difference from the first embodiment is mainly that two phase / amplitude converters are provided, the same parts as those of the first embodiment are denoted by the same reference numerals, and only the differences will be described.

図３に示すように、第１の再量子化器１１５で再量子化されたデータは第１の位相振幅変換器２１２、第２の位相振幅変換器２１３、及び周波数検出器２１８に出力される。 As shown in FIG. 3, the data requantized by the first requantizer 115 is output to the first phase amplitude converter 212, the second phase amplitude converter 213, and the frequency detector 218. .

なお、前記第１の再量子化器１１５における再量子化により位相データのビット幅を切り捨てることで、後段の第１及び第２の位相振幅変換器２１２，２１３の回路面積を削減することができるが、再量子化による誤差が発生するため、この誤差を拡散させる必要がある。 It should be noted that the circuit area of the first and second phase amplitude converters 212 and 213 in the subsequent stage can be reduced by truncating the bit width of the phase data by requantization in the first requantizer 115. However, since an error due to requantization occurs, this error needs to be diffused.

前記第１の位相振幅変換器２１２は、サンプリング周波数ｆｓに対して、２^n-m個のデータで最小周波数（周波数分解能）の１周期を表現でき、振幅値を１１ビット（−１０２４から＋１０２３）で正弦波を表現できるようにするものである。ここで生成された正弦波出力周波数ｆａは加算器１１４に出力される。 The first phase / amplitude converter 212 can represent one period of the minimum frequency (frequency resolution) with 2 ^nm data with respect to the sampling frequency fs, and the amplitude value is sine with 11 bits (−1024 to +1023). It makes it possible to express waves. The sine wave output frequency fa generated here is output to the adder 114.

前記第２の位相振幅変換器２１３は、サンプリング周波数ｆｓに対して、２^n-m個のデータで最小周波数（周波数分解能）の１周期を表現でき、振幅値を１０ビット（−５１２から＋５１１）で正弦波を表現できるようにするものである。ここで生成された正弦波出力周波数ｆｂはセレクタ２１７に出力される。 The second phase amplitude converter 213 can represent one cycle of the minimum frequency (frequency resolution) with 2 ^nm data with respect to the sampling frequency fs, and the amplitude value is sine with 10 bits (−512 to +511). It makes it possible to express waves. The generated sine wave output frequency fb is output to the selector 217.

ここで、第１の位相振幅変換器２１２の正弦波出力周波数ｆａと、第２の位相振幅変換器２１３の正弦波出力周波数ｆｂは、それぞれ（１）式、（２）式により計算される。 Here, the sine wave output frequency fa of the first phase amplitude converter 212 and the sine wave output frequency fb of the second phase amplitude converter 213 are calculated by the equations (1) and (2), respectively.

ｆａ＝ｆｓ×ｆｃ／２ⁿ ・・・（１）
ｆｂ＝ｆｓ×ｆｃ／２ⁿ ・・・（２）
前記加算器１１４は、前記第１の位相振幅変換器２１２の出力と、ランダムデータを１ビット発生させるノイズ発生器１１３の出力とを入力とし、両出力を加算して第２の再量子化器１１６に出力するものである。 fa = fs × fc / 2 ⁿ (1)
fb = fs × fc / 2 ⁿ (2)
The adder 114 receives the output of the first phase / amplitude converter 212 and the output of the noise generator 113 for generating 1 bit of random data, and adds both outputs to add a second requantizer. Is output to 116.

なお、前記ノイズ発生器１１３の出力は、任意次数のＰＮ（Pseudo Noise）パターンとすることができ、出力ビット幅はシステムに応じて変更することができる。 The output of the noise generator 113 can be an arbitrary order PN (Pseudo Noise) pattern, and the output bit width can be changed according to the system.

前記第２の再量子化器１１６は、前記加算器１１４の出力データを再量子化するものであり、具体的には、１ビット切り捨てを行う。再量子化されたデータは、セレクタ２１７に出力される。 The second requantizer 116 requantizes the output data of the adder 114, and specifically performs 1-bit truncation. The requantized data is output to the selector 217.

前記周波数検出器２１８は、位相データに基づいて周波数検出を行うものであり、検出結果に基づく制御信号がセレクタ２１７に出力される。 The frequency detector 218 performs frequency detection based on the phase data, and a control signal based on the detection result is output to the selector 217.

例えば、図４に示すように、前記周波数検出器２１８は、位相積分器１１１の出力及び第１の再量子化器１１５の出力のうち少なくとも一方の値が、位相積分器１１１の桁あふれ周期の間隔で同様の波形、すなわち、周期内の任意の１点又は複数の点において次の桁あふれ周期内の任意の１点又は複数の点が一致するか、設定した閾値以内の誤差である場合に、第１の再量子化器１１５による誤差及び位相積分器１１１による位相変調が発生しない状態であると判断する。そして、セレクタ２１７に対して第２の位相振幅変換器２１３の出力を選択するような制御信号を出力している。 For example, as shown in FIG. 4, the frequency detector 218 has at least one of the output of the phase integrator 111 and the output of the first requantizer 115 having an overflow period of the phase integrator 111. Similar waveforms at intervals, i.e., when one or more points in the next overflow period match at any one or more points in the cycle, or the error is within a set threshold It is determined that the error by the first requantizer 115 and the phase modulation by the phase integrator 111 do not occur. A control signal for selecting the output of the second phase / amplitude converter 213 is output to the selector 217.

また、図５に示すように、前記周波数検出器２１８において、位相積分器１１１の出力及び第１の再量子化器１１５の出力のうち少なくとも一方の値が、位相積分器１１１の桁あふれ周期の間隔で同様の波形とならずに、設定した閾値以内の誤差以上である場合に、第１の再量子化器１１５による誤差及び位相積分器１１１による位相変調が発生する状態であると判断する。そして、セレクタ２１７に対して第２の再量子化器１１６の出力を選択するような制御信号を出力することで、スプリアスの少ない正弦波出力を得ることができる。 Further, as shown in FIG. 5, in the frequency detector 218, at least one of the output of the phase integrator 111 and the output of the first requantizer 115 has an overflow period of the phase integrator 111. If the waveform does not become the same waveform at the interval and is equal to or more than the error within the set threshold, it is determined that the error by the first requantizer 115 and the phase modulation by the phase integrator 111 are generated. Then, by outputting a control signal for selecting the output of the second requantizer 116 to the selector 217, it is possible to obtain a sine wave output with less spurious.

前記セレクタ２１７は、入力された第２の位相振幅変換器２１３の出力データと第２の再量子化器１１６の出力データとを、周波数検出器２１８からの制御信号に基づいて選択的に出力するものである。 The selector 217 selectively outputs the input output data of the second phase amplitude converter 213 and the output data of the second requantizer 116 based on the control signal from the frequency detector 218. Is.

このような処理を行うことで、スプリアスが少なく、ノイズフロアの低い正弦波出力を得ることができるようになっている。 By performing such processing, it is possible to obtain a sine wave output with less spurious and a low noise floor.

なお、第１の再量子化器１１５を設けない回路構成とした場合には、周波数検出器２１８への入力を位相積分器１１１の出力のみとすればよい。 Note that when the circuit configuration is such that the first requantizer 115 is not provided, the input to the frequency detector 218 only needs to be the output of the phase integrator 111.

なお、第１及び第２の位相振幅変換器２１２，２１３のビット幅は、システムに応じてそれぞれ変更することができる。 The bit widths of the first and second phase / amplitude converters 212 and 213 can be changed according to the system.

＜実施形態４＞
図６は、本発明の実施形態４に係る数値制御発振器の構成を示すブロック図である。図６において、３１０は周波数ｆｃを設定する周波数設定器であり、設定された周波数ｆｃは加算器３１４とセレクタ３１７とにそれぞれ出力される。 <Embodiment 4>
FIG. 6 is a block diagram showing a configuration of a numerically controlled oscillator according to the fourth embodiment of the present invention. In FIG. 6, reference numeral 310 denotes a frequency setter for setting the frequency fc, and the set frequency fc is output to the adder 314 and the selector 317, respectively.

３２０は前記周波数設定器３１０で設定された値にオフセットを与えるためのオフセット設定器であり、そのオフセット値が加算器３１４に出力される。 An offset setter 320 gives an offset to the value set by the frequency setter 310, and the offset value is output to the adder 314.

前記加算器３１４は、入力された前記周波数設定器３１０の出力と前記オフセット設定器３２０の出力とを加算するものであり、その加算値がセレクタ３１７に出力される。 The adder 314 adds the input output of the frequency setter 310 and the output of the offset setter 320, and the added value is output to the selector 317.

前記セレクタ３１７は、入力された前記周波数設定器３１０の出力と前記加算器３１４の出力とを、後述する周波数検出器３１５からの制御信号に基づいて選択的に位相積分器３１１に出力するものである。 The selector 317 selectively outputs the input output of the frequency setter 310 and the output of the adder 314 to the phase integrator 311 based on a control signal from a frequency detector 315 described later. is there.

前記位相積分器３１１は、２ⁿのビット幅を持ち、サンプリング周波数ｆｓのタイミングでセレクタ１１７の出力である周波数ｆｃを積分して位相データを生成するものであり、生成された位相データは位相振幅変換器３１２に出力される一方、周波数検出器３１５に出力される。 The phase integrator 311 has a bit width of 2 ⁿ and generates phase data by integrating the frequency fc output from the selector 117 at the timing of the sampling frequency fs. The generated phase data has a phase amplitude. While being output to the converter 312, it is output to the frequency detector 315.

前記位相振幅変換器３１２は、位相データに対応した正弦波の振幅データを生成するものであり、歪みの少ない正弦波を出力することができるようになっている。 The phase amplitude converter 312 generates sine wave amplitude data corresponding to the phase data, and can output a sine wave with less distortion.

前記周波数検出器３１５は、位相データの積分結果に基づいて周波数検出を行うものであり、検出結果に基づく制御信号がセレクタ３１７に出力される。 The frequency detector 315 performs frequency detection based on the integration result of the phase data, and a control signal based on the detection result is output to the selector 317.

具体的には、周波数設定器３１０によって設定された周波数ｆｃとサンプリング周波数ｆｓとの関係を検出して、簡単な整数比とならない場合には、セレクタ３１７において加算器３１４からの出力を選択出力するような制御信号を出力している。これにより、サンプリング周波数ｆｓと出力周波数ｆｃに依存する歪みを除去することができる。 Specifically, the relationship between the frequency fc set by the frequency setting unit 310 and the sampling frequency fs is detected, and if the simple integer ratio is not obtained, the selector 317 selectively outputs the output from the adder 314. Such a control signal is output. Thereby, distortion depending on the sampling frequency fs and the output frequency fc can be removed.

また、前記周波数検出器３１５は、周波数設定器３１０の出力する値が更新された場合にだけ周波数を検出するようにすれば、周波数検出をする必要がない場合に動作を止めることができる。 Further, if the frequency detector 315 detects the frequency only when the value output from the frequency setter 310 is updated, the operation can be stopped when it is not necessary to detect the frequency.

＜実施形態５＞
図７は、本発明の実施形態５に係る数値制御発振器の構成を示すブロック図である。図７において、４１０は後述する周波数検出器４１５からの制御信号に基づいて周波数ｆｃを設定する周波数設定器であり、設定された周波数ｆｃは位相積分器４１１に出力される。 <Embodiment 5>
FIG. 7 is a block diagram showing a configuration of a numerically controlled oscillator according to the fifth embodiment of the present invention. In FIG. 7, reference numeral 410 denotes a frequency setter that sets a frequency fc based on a control signal from a frequency detector 415 described later, and the set frequency fc is output to the phase integrator 411.

前記位相積分器４１１は、２ⁿのビット幅を持ち、サンプリング周波数ｆｓのタイミングで周波数設定器４１０の出力である周波数ｆｃを積分して位相データを生成するものであり、生成された位相データは位相振幅変換器４１２に出力される一方、周波数検出器４１５に出力される。 The phase integrator 411 has a bit width of 2 ⁿ and integrates the frequency fc that is the output of the frequency setting unit 410 at the timing of the sampling frequency fs to generate phase data. The generated phase data is While being output to the phase amplitude converter 412, it is output to the frequency detector 415.

前記位相振幅変換器４１２は、位相データに対応した正弦波の振幅データを生成するものであり、歪みの少ない正弦波を出力することができるようになっている。 The phase amplitude converter 412 generates sine wave amplitude data corresponding to the phase data, and can output a sine wave with less distortion.

前記周波数検出器４１５は、位相データの積分結果に基づいて周波数検出を行うものであり、検出結果に基づく制御信号が周波数設定器４１０に出力される。 The frequency detector 415 performs frequency detection based on the integration result of the phase data, and a control signal based on the detection result is output to the frequency setting unit 410.

具体的には、周波数設定器４１０によって設定された周波数ｆｃとサンプリング周波数ｆｓとの関係を検出して、簡単な整数比とならない場合には、周波数設定器４１０の出力を予め設定した範囲内で且つ予め設定した速度で掃引するように制御する制御信号を出力している。これにより、サンプリング周波数ｆｓと出力周波数ｆｃに依存する歪みを除去することができる。 Specifically, when the relationship between the frequency fc set by the frequency setting unit 410 and the sampling frequency fs is detected and a simple integer ratio is not obtained, the output of the frequency setting unit 410 is within a preset range. In addition, a control signal for controlling to sweep at a preset speed is output. Thereby, distortion depending on the sampling frequency fs and the output frequency fc can be removed.

また、前記周波数検出器４１５は、周波数設定器４１０の出力する値が更新された場合にだけ周波数を検出するようにすれば、周波数検出をする必要がない場合に動作を止めることができる。 Further, if the frequency detector 415 detects the frequency only when the value output from the frequency setter 410 is updated, the operation can be stopped when it is not necessary to detect the frequency.

以上説明したように、本発明は、回路規模、消費電力、スプリアス抑圧を実現した数値制御発振器を提供できるという実用性の高い効果が得られることから、きわめて有用で産業上の利用可能性は高い。 As described above, the present invention provides a highly practical effect that can provide a numerically controlled oscillator that realizes circuit scale, power consumption, and spurious suppression. Therefore, the present invention is extremely useful and has high industrial applicability. .

本発明の実施形態１に係る数値制御発振器の構成を示すブロック図である。It is a block diagram which shows the structure of the numerical control oscillator which concerns on Embodiment 1 of this invention. 本実施形態２に係る数値制御発振器の構成を示すブロック図である。It is a block diagram which shows the structure of the numerically controlled oscillator concerning this Embodiment 2. 本実施形態３に係る数値制御発振器の構成を示すブロック図である。It is a block diagram which shows the structure of the numerical control oscillator which concerns on this Embodiment 3. FIG. 位相積分器における位相変調、量子化誤差が発生しない場合を示す図である。It is a figure which shows the case where the phase modulation in a phase integrator and a quantization error do not generate | occur | produce. 位相積分器における位相変調、量子化誤差が発生する場合を示す図である。It is a figure which shows the case where the phase modulation in a phase integrator and a quantization error generate | occur | produce. 本実施形態４に係る数値制御発振器の構成を示すブロック図である。It is a block diagram which shows the structure of the numerically controlled oscillator concerning this Embodiment 4. 本実施形態５に係る数値制御発振器の構成を示すブロック図である。FIG. 10 is a block diagram illustrating a configuration of a numerically controlled oscillator according to a fifth embodiment.

Explanation of symbols

１１０周波数設定器
１１１位相積分器
１１２位相振幅変換器
１１３ノイズ発生器
１１４加算器（演算器）
１１５第１の再量子化器
１１６第２の再量子化器
１１７セレクタ
１１８周波数検出器
２１２第１の位相振幅変換器
２１３第２の位相振幅変換器
３２０オフセット設定器 110 Frequency Setting Unit 111 Phase Integrator 112 Phase Amplitude Converter 113 Noise Generator 114 Adder (Calculator)
115 First Requantizer 116 Second Requantizer 117 Selector 118 Frequency Detector 212 First Phase Amplitude Converter 213 Second Phase Amplitude Converter 320 Offset Setter

Claims

A frequency setter to set the frequency;
An integrator that integrates the frequency set by the frequency setter to generate phase data;
A first requantizer for requantizing the phase data generated by the integrator;
A phase-amplitude converter that receives the phase data re-quantized by the first re-quantizer and outputs amplitude data corresponding to the phase;
A noise generator for generating noise,
An arithmetic unit that performs addition or subtraction between the output of the phase amplitude converter and the output of the noise generator;
A numerically controlled oscillator comprising: a second requantizer that receives a calculation result of the calculator and performs bit truncation processing.

The numerically controlled oscillator according to claim 1,
A phase detector that receives the phase data generated by the integrator and generates a control signal corresponding to the frequency detected based on the integration result of the phase data;
The noise generator is configured to receive a control signal generated by the frequency detector and control generation or stoppage of noise based on the control signal.

The numerically controlled oscillator according to claim 1,
When the output bit width of the phase / amplitude converter is n bits (n is a natural number), the bit width of noise generated by the noise generator is 1 bit, and the bit width to be truncated by the second requantizer is A numerically controlled oscillator having 1 bit.

A frequency setter to set the frequency;
An integrator that integrates the frequency set by the frequency setter to generate phase data;
A first requantizer for requantizing the phase data generated by the integrator;
A first phase-amplitude converter that receives the phase data re-quantized by the first re-quantizer and outputs amplitude data corresponding to the phase;
A second phase amplitude converter for outputting amplitude data corresponding to the phase data requantized by the first requantizer with a bit width smaller than that of the first phase amplitude converter;
A noise generator for generating noise,
An arithmetic unit for adding or subtracting the output of the first phase-amplitude converter and the output of the noise generator;
A second requantizer that performs a bit truncation process using the calculation result of the calculator as an input;
At least one of the phase data generated by the integrator and the phase data requantized by the first requantizer is input, and a control signal corresponding to the detected frequency is generated based on the phase data. A frequency detector to
A selector that selectively outputs the output of the second requantizer and the output of the second phase-amplitude converter based on a control signal generated by the frequency detector; A numerically controlled oscillator.

The numerically controlled oscillator according to claim 4, wherein
When the output bit width of the first phase / amplitude converter is n bits (n is a natural number), the bit width of noise generated by the noise generator is set to 1 bit, and is rounded down by the second requantizer. A numerically controlled oscillator having a bit width of 1 bit.

In the numerically controlled oscillator according to any one of claims 1 to 5,
A numerically controlled oscillator characterized in that an output of the noise generator is a PN (Pseudo Noise) pattern.

The numerically controlled oscillator according to claim 2, wherein
The frequency detector detects a relationship between a frequency set by the frequency setter and a sampling frequency, and generates a control signal for stopping the output of the noise generator when the detection result is an integer ratio. A numerically controlled oscillator configured as described above.

The numerically controlled oscillator according to claim 4, wherein
The frequency detector is
The value of at least one of the output of the integrator and the output of the first requantizer is always constant at the interval of the overflow period of the integrator or within a set threshold range And generating a control signal for selecting the output of the second phase-amplitude converter in the selector,
When the value of at least one of the output of the integrator and the output of the first requantizer is not constant at the interval of the overflow period of the integrator or is outside the set threshold range, A numerically controlled oscillator configured to generate a control signal for selecting an output of the second requantizer in the selector.

A frequency setter to set the frequency;
An offset setter for setting an offset value for offsetting the frequency set by the frequency setter;
An arithmetic unit for adding or subtracting the output of the frequency setter and the output of the offset setter;
A selector that selectively outputs the output of the frequency setter and the output of the computing unit;
An integrator that integrates the frequency output from the selector to generate phase data;
A frequency detector that receives the phase data generated by the integrator and generates a control signal corresponding to the frequency detected based on the integration result of the phase data;
A phase amplitude converter that outputs amplitude data corresponding to the phase data generated by the integrator;
The selector is configured to selectively output an output of the frequency setter and an output of the arithmetic unit based on a control signal generated by the frequency detector. .

The numerically controlled oscillator according to claim 9, wherein
The frequency detector detects a relationship between the frequency set by the frequency setter and a sampling frequency, and when the detection result does not become an integer ratio, a control signal for selecting the output of the arithmetic unit in the selector A numerically controlled oscillator characterized by being configured to generate.

A frequency setter to set the frequency;
An integrator that integrates the frequency set by the frequency setter to generate phase data;
A frequency detector that receives the phase data generated by the integrator and generates a control signal corresponding to the frequency detected based on the integration result of the phase data;
A phase amplitude converter that outputs amplitude data corresponding to the phase data generated by the integrator;
The frequency setter is configured to switch whether to sweep the set frequency in a preset range and speed based on a control signal generated by the frequency detector. Numerically controlled oscillator.

The numerically controlled oscillator according to claim 11, wherein
The frequency detector detects the relationship between the frequency set by the frequency setter and the sampling frequency, and when the detection result does not become an integer ratio, the output of the frequency setter is within a preset range and A numerically controlled oscillator configured to generate a control signal for controlling to sweep at a preset speed.