JP4573479B2

JP4573479B2 - Manufacturing method of semiconductor device

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Publication number: JP4573479B2
Application number: JP2001268110A
Authority: JP
Inventors: 泰章土屋
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2001-09-04
Filing date: 2001-09-04
Publication date: 2010-11-04
Anticipated expiration: 2021-09-04
Also published as: JP2003077919A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び半導体装置の製造方法に関し、特に層間絶縁膜中の溝配線とその形成方法に関する。
【０００２】
【従来の技術】
半導体プロセスにおいては、各プロセスにおける単位時間あたりの処理（基板）枚数が、製品コストに影響する。従って、製品コストを低減しようとする場合、このスループットを向上し、基板１枚あたりの処理時間を短縮する必要がある。特に、化学機械研磨（ＣＭＰ）のプロセスにおいては、研磨に使用されるスラリーの消費量は、ＣＭＰの処理時間に比例する。そのため、スループットの向上は、研磨用のスラリーのコストの削減にもつながる重要な課題である。
【０００３】
従来の技術について、図面を参照して説明する。
第１の従来技術について説明する。図５には、２つのプラテン（パッド定盤）を備えたＣＭＰ装置におけるプロセスを示す。図５（ａ）は、ＣＭＰのプロセス前の半導体装置１１１の状態を示す。図の半導体装置１１１は、基板１０１、層間絶縁膜１０２、ハードマスク１０３、バリア膜１０４、金属配線膜１０５を有する。
基板１０１は、半導体素子、配線などを形成するための基板である。シリコンのような半導体基板そのものや、絶縁膜が形成された半導体基板、素子や配線を内部に含む絶縁膜で覆われた半導体基板等である。
層間絶縁膜１０２は、炭化水素系のポリマーのような有機系の材料を用いた絶縁膜である。二酸化シリコンのような無機系の絶縁膜と違い、誘電率が低い。例えば２．０〜３．０の比誘電率を有する。
ハードマスク１０３は、二酸化シリコンのような無機系の材料を用いた絶縁膜である。層間絶縁膜１０２と異なり、誘電率が高い。例えば、４．２前後の比誘電率を有する。配線溝を形成するフォトリソグラフィーのプロセスにおいて、層間絶縁膜１０２を保護するための膜である。また、化学機械研磨（ＣＭＰ）法を用いて、バリア膜１０４（後述）を研磨する際、ストッパーの機能を有する。
バリア膜１０４は、金属薄膜である。プロセス中に、層間絶縁膜１０２が、プラズマに曝されるのを防ぐと共に、金属配線膜１０５が層間絶縁膜１０２へ拡散するのを防止する。例えば、窒化チタンやタンタルなどである。
金属配線膜１０５は、抵抗率の低い金属で形成される配線用の膜である。絶縁膜中の配線溝に形成され、ダマシン配線となる。例えば、銅である。
【０００４】
次に、製造工程を説明する。
図５（ａ）において、基板１０１上に、層間絶縁膜１０２及びハードマスク１０３が形成される。そして、フォトリソグラフィーのプロセスにより、配線溝１０６が形成される。その後、バリア膜１０４及び金属配線膜１０５が、積層成膜され、半導体装置１１１が形成される。
図５（ｂ）において、半導体装置１１１は、ＣＭＰ装置の第１プラテン上にセッティングされる。そして、一次研磨用の低研磨速度スラリーを用いて、バリア膜１０４をストッパーとするＣＭＰの一次研磨により、金属配線膜１０５が研磨される。これにより、金属配線膜１０５の内、バリア膜１０４より上側の膜が除去される。
図５（ｃ）において、半導体装置１１１は、ＣＭＰ装置の第２プラテン上にセッティングされる。そして、二次研磨用のスラリーを用いて、ハードマスク１０３をストッパーとするＣＭＰのニ次研磨により、バリア膜１０４が研磨される。
これにより、バリア膜１０４及び金属配線膜１０５の内ハードマスク１０３より上側の膜が除去される。
【０００５】
２つのプラテンを備えたＣＭＰ装置を用いる上記の例では、膜厚の厚い金属配線膜１０５を除去するにあたり、一種類の低研磨速度（ただし高性能）の一次研磨用スラリーを使用している。そのため、１ウエハー当たりの金属配線膜１０５及びバリア膜１０４の処理速度は、この一次研磨（金属配線膜１０５の研磨）に律速される。すなわち、二次研磨（バリア膜１０４の研磨）の時間に影響されない。例えば、６００ｎｍ／ｍｉｎ．の研磨速度で、１．８μｍの金属配線膜１０５を研磨するには、３分を要する。一方、その後のバリア膜１０４の研磨時間は１分である。従って、一次研磨用スラリーの使用量は６００ｃｃ／枚（２００ｃｃ／ｍｉｎ．×３ｍｉｎ．）であり、スループットは１時間当たり２０枚となる（ただし、研磨時間のみの単純計算）。
【０００６】
次に、第２の従来技術について説明する。図６には、３つのプラテンを備えたＣＭＰ装置におけるプロセスを示す。図６（ａ）は、ＣＭＰのプロセス前の半導体装置１１１の状態を示す。図の半導体装置１１１は、基板１０１、層間絶縁膜１０２、ハードマスク１０３、バリア膜１０４、金属配線膜１０５を有する。各構成は、第１の従来技術と同様であるので、その説明を省略する。
【０００７】
次に、製造工程を説明する。
図６（ａ）において、基板１０１上に、層間絶縁膜１０２及びハードマスク１０３が形成される。そして、フォトリソグラフィーのプロセスにより、配線溝１０６が形成される。その後、バリア膜１０４及び金属配線膜１０５が、積層成膜され、半導体装置１１１が形成される。
図６（ｂ）において、半導体装置１１１は、ＣＭＰ装置の第１プラテン上にセッティングされる。そして、一次研磨用の低研磨速度スラリーを用いて、ＣＭＰの一次研磨により、金属配線膜１０５が研磨される。これにより、金属配線膜１０５の途中までの膜が除去される。
図６（ｃ）において、半導体装置１１１は、ＣＭＰ装置の第２プラテン上にセッティングされる。そして、図６（ｂ）の場合と同一の一次研磨用の低研磨速度スラリーを用いて、バリア膜１０４をストッパーとするＣＭＰの一次研磨により、金属配線膜１０５が研磨される。これにより、金属配線膜１０５の内、バリア膜１０４より上側の膜が除去される。
図６（ｄ）において、半導体装置１１１は、ＣＭＰ装置の第３プラテン上にセッティングされる。そして、二次研磨用のスラリーを用いて、ハードマスク１０３をストッパーとするＣＭＰのニ次研磨により、バリア膜１０４が研磨される。
これにより、バリア膜１０４及び金属配線膜１０５の内ハードマスク１０３より上側の膜が除去される。
【０００８】
３つのプラテンを備えたＣＭＰ装置を用いる上記の例では、膜厚の厚い金属配線膜１０５を除去するにあたり、一次研磨を２つのプラテンを用い、２つの研磨工程に分割している。しかし、その際、一種類の低研磨速度（ただし高性能）の一次研磨用スラリーを使用しているため、１ウエハー当たりの処理速度は、この一次研磨（金属配線膜１０５の研磨）に律速される。すなわち、二次研磨（バリア膜１０４の研磨）の時間に影響されない。例えば、６００ｎｍ／ｍｉｎ．の研磨速度で、１．８μｍの金属配線膜１０５を研磨するには、３分／２＝１．５分となる。一方、その後のバリア膜１０４の研磨時間は１分である。従って、一次研磨用スラリーの使用量は６００ｃｃ／枚（２００ｃｃ／ｍｉｎ．×１．５ｍｉｎ．×２）であり、スループットは１時間当たり４０枚となる（ただし、研磨時間のみの単純計算）。
【０００９】
上記２つの従来の技術では、スループットが低く、一次研磨用スラリーの使用量が高い。そのため、製造コストがかかるという欠点がある。
【００１０】
上記技術に関連して、特開２００１−８９７４７号公報に、研磨用組成物及び研磨方法の発明が開示されている。この発明は、銅配線を内部に含む半導体装置の銅配線形成のための研磨方法である。この研磨方法では、第１研磨は、バリア膜に達する直前で銅膜を僅かに残し研磨を終える。次いで、第２及び第３研磨は、残存した銅膜及びバリア膜を研磨する。その際、第２研磨は、過酸化水素水を含む研磨用組成物を用い、除去すべき銅膜を全て研磨して取り除く。次いで、第３研磨は、過酸化水素水を含まない研磨用組成物を用い、除去すべきバリア膜を全て研磨して取り除く。この発明は、銅腐食の低減と、ディッシングの抑制を目的としている。
【００１１】
特開２０００−３１５６６６号公報に、半導体集積回路装置の製造方法の発明が開示されている。この発明は、以下の工程を含む半導体集積回路装置の製造方法である。（ａ）半導体ウエハの第１の主面上の第１の絶縁膜上又はその中に、第１の導電層パターンを形成する工程、（ｂ）前期第１の導電層パターンおよび前記第１の絶縁膜上に、第１の溝及び前記第１の溝の底部に形成され、前期第１の導電層パターンに連結された第１のスルーホールを有する単一又は複数の膜からなる第２の絶縁膜を形成する工程、（ｃ）前記第２の絶縁膜の上面を覆い、前記第１の溝及び前記スルーホールの内面を埋め込むように第１の導電性バリア層を介して第１の金属膜を形成する工程、（ｄ）前記第１の溝の外部の前記第１の金属膜を、前記第１の金属膜の前記第１の導電性バリア層に対する選択比が５以上である第１の化学機械研磨によって除去する工程、（ｅ）前記（ｄ）工程の後、前記第２の絶縁膜上の前記第１の導電性バリア層の上面に局所的の残存する前記第１の金属膜を、前記第１の金属膜の前記第１の導電性バリア層に対する選択比が前記第１の化学機械研磨よりも低い第２の化学機械研磨によって除去する工程、（ｆ）前記（ｅ）工程の後、前記第２の絶縁膜の上面に残存する前記第１の導電性バリア層を、前記第１の導電性バリア層の前記第１の金属膜に対する選択比が５以上である第三の化学機械研磨によって除去する工程。この発明は、化学研磨におけるディッシングやエロージョンの発生の抑制を目的としている。
【００１２】
特開２０００−１２５４３号公報に、半導体集積回路装置の製造方法の発明が開示されている。この発明は、ダマシンプロセスによって配線を形成する半導体集積回路装置の製造方法であって、（ａ）半導体基板上に形成された層間絶縁膜に、配線が設けられる溝パターンを形成する工程と、（ｂ）前記層間絶縁膜の上層にバリア膜及び金属膜を順次堆積する工程と、（ｃ）前記金属膜の表面を第１のスラリを用いた化学機械研磨法によって研磨し、前記金属膜の堆積膜厚の７０〜９０％を切削する工程と、（ｄ）前記金属膜の表面及び前記バリア膜の露出した表面を第２のスラリを用いた化学機械研磨法によって研磨し、前記溝パターンに前記金属膜を埋め込む工程とを有する。この発明は、スループットを低下させず、製造歩留まりを向上することを目的としている。
【００１３】
特開平８−８３７８０号公報に、研磨剤及び研磨方法の発明が開示されている。この発明では、ＣＭＰを用いた配線形成のプロセスにおいて、使用温度により研磨具合が変化するスラリーを使用する。そして、第１の研磨を室温（高速）で行ない、第２の研磨を低温（室温−１０℃程度；低速）で行う。この発明は、ディシングを抑制し、高い研磨速度で信頼性の高い配線を形成することを目的としている。
【００１４】
特許第３０９９００２号公報に、２段階化学機械研磨方法の発明が開示されている。この発明は、被研磨物を提供するステップと、第１スラリーで前記被研磨物の約９０％を研磨除去するステップと、第２スラリーで残された前記被研磨物を研磨除去するステップとを具備する。そして、前記第１スラリーがフュームド研磨剤を含み、前記第２スラリーがコロイダルシリカ研磨剤を含み、前記第１スラリーによる研磨除去ステップと前記第二スラリーによる研磨除去ステップとでなる２段階の研磨とも同一硬度のポリッシングパッド上で行なう。この発明は、同一のポリッシングパッドを用い、研磨速度を向上しつつ、半導体構造への損傷を抑制することを目的としている。
【００１５】
【発明が解決しようとする課題】
従って、本発明の目的は、半導体装置の高精度な配線形成を維持しつつ、高いスループットを得ることが可能な半導体装置の製造方法を提供することである。
【００１６】
また、本発明の別の目的は、半導体装置の高精度な配線形成を維持しつつ、ＣＭＰに使用するスラリーの使用量を低減することが可能な半導体装置の製造方法を提供することである。
【００１７】
本発明の更に別の目的は、半導体装置の製造プロセスの律速段階を改善することとが可能な半導体装置の製造方法を提供することにある。
【００１８】
本発明の更に別の目的は、製造コストを低減することが可能な半導体装置の製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
以下に、［発明の実施の形態]で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２０】
従って、上記課題を解決するために、本発明の半導体装置の製造方法は、半導体基板（１）上に絶縁膜（２＋３）を形成する第１形成ステップと、前記絶縁膜（２＋３）内に延びる配線溝（６）を形成する第２形成ステップと、前記配線溝（６）の内面を覆い、かつ前記絶縁膜（２＋３）を覆うように第１導電膜（４）を形成する第３形成ステップと、前記配線溝（６）を満たし、かつ前記第１導電膜（４）を覆うように第２導電膜（５）を形成する第４形成ステップとを具備する。そして、前記第２導電膜（５）の途中まで、前記第２導電膜（５）を、第１スラリーを用いてＣＭＰにより除去する第１研磨ステップと、前記第１導電膜（４）の表面が露出するまで、前記第２導電膜（５）を、第２スラリーを用いてＣＭＰにより除去する第２研磨ステップと、前記絶縁膜（２＋３）の表面が露出するまで、前記第１導電膜（４）と前記第２導電膜（５）を、第３スラリーを用いてＣＭＰにより除去する第３研磨ステップとを具備する。
【００２１】
また、本発明の半導体装置の製造方法は、半導体基板（１１）を、ＣＭＰを行なうプラテン（１４）を含む第１プラテン部（２１）に提供する提供ステップを具備する。ここで、前記半導体基板（１１）は、絶縁膜（２＋３）と、前記絶縁膜（２＋３）内に延びる配線溝（６）と、前記配線溝（６）の内面を覆い且つ前記絶縁膜（２、３）を覆うような第１導電膜（４）と、前記配線溝（６）を満たし且つ前記第１導電膜（４）を覆うような第２導電膜（５）とを具備する。そして、前記第２導電膜（５）の途中まで、前記第２導電膜（５）を、第１スラリーを用いてＣＭＰにより除去する第１研磨ステップと、前記半導体基板（１１）を、前記第１プラテン部（２１）からＣＭＰを行なうプラテン（１４）を含む第２プラテン部（２２）へ移動する第１移動ステップと、前記第１導電膜（４）の表面が露出するまで、前記第２導電膜（５）を、第２スラリーを用いてＣＭＰにより除去する第２研磨ステップと、前記半導体基板（１１）を、前記第２プラテン部（２２）からＣＭＰを行なうプラテン（１４）を含む第３プラテン部（２３）に移動する第２移動ステップと、前記絶縁膜（２＋３）の表面が露出するまで、前記第１導電膜（４）と前記第２導電膜（５）を、第３スラリーを用いてＣＭＰにより除去する第３研磨ステップとを具備する。
【００２２】
また、本発明の半導体装置の製造方法は、前記第１プラテン部（２１）、前記第２プラテン部（２２）及び前記第３プラテン部（２３）が、同一装置（２０）内に設置されている。
【００２３】
更に、本発明の半導体装置の製造方法は、前記第１スラリーを用いてＣＭＰにより前記第２導電膜（５）を研磨する研磨速度が、前記第２スラリーを用いてＣＭＰにより前記第２導電膜（５）を研磨する研磨速度よりも速い。
【００２４】
更に、本発明の半導体装置の製造方法は、前記第２研磨ステップにかかる時間が、前記第１研磨ステップ及び前記第３研磨ステップにかかる時間よりも長い。
【００２５】
更に、本発明の半導体装置の製造方法は、前記第１研磨ステップが、前記第２導電膜（５）の２００ｎｍ以上を残す。
【００２６】
更に、本発明の半導体装置の製造方法は、前記第１スラリーを用いてＣＭＰにより前記第２導電膜（５）を研磨する研磨速度が、０．８μｍ／ｍｉｎ．以上である。
【００２７】
更に、本発明の半導体装置の製造方法は、前記第２スラリーを用いてＣＭＰにより前記第２導電膜（５）を研磨する研磨速度が、０．８μｍ／ｍｉｎ．未満である。
【００２８】
更に、本発明の半導体装置の製造方法は、前記第２スラリーが、前記第２導電膜（５）の前記第１導電膜（４）に対する研磨の選択比が５以上である。
【００２９】
更に、本発明の半導体装置の製造方法は、前記第３スラリーを用いてＣＭＰにより前記第１導電膜（４）を研磨する研磨速度が、０．１μｍ／ｍｉｎ．以下である。
【００３０】
更に、本発明の半導体装置の製造方法は、前記第２導電体（５）が、銅を含む。
【００３１】
【発明の実施の形態】
以下、本発明である半導体装置及び半導体装置の製造方法の一実施の形態に関して、添付図面を参照して説明する。
本実施例において、一層分の層間絶縁膜と配線溝を有する半導体装置を例に示して説明する。しかし、本発明は、多層配線の構造を有する半導体装置においても、各層の層間絶縁膜及び配線溝に対して適用することが可能である。
【００３２】
図１は、本発明である半導体装置の製造方法における一実施の形態を示す断面図である。図１（ａ）から順番に、図１（ｄ）まで半導体装置の製造工程を示す。
図に示す半導体装置１１は、半導体装置の一断面を取り出して示している。基板１、層間絶縁膜２、ハードマスク３、バリア膜４、金属配線膜５、配線溝６を有する。
【００３３】
本発明では、ダマシン配線の形成における化学機械研磨（ＣＭＰ）方法が、従来の技術と異なる。まず、金属配線膜５を研磨しバリア膜４を露出させる工程（一次研磨）において、高研磨速度スラリーで金属配線膜５を途中まで高速かつ短時間で研磨する。続いて、低研磨速度スラリーで金属配線膜５の残りを低速かつ精密に研磨し、バリア膜４を露出させる。次に、二次研磨用スラリーでバリア膜４を研磨する。
このように、配線形成時の金属膜の除去を３段階（一次研磨２段階＋二次研磨１段階）で行なう新規なプロセスを導入することにより、高精度な配線形成と高いスループットを両立することができる。また、それに伴い、スラリー使用量が低減され、製造コストを低減することが可能となる。
【００３４】
一次研磨によるダマシン配線形状への影響はバリア膜４が露出する終点付近が支配的である。一次研磨用スラリーの性能は研磨速度とトレードオフの関係にあり、高性能と高研磨速度の両立は困難である。よって、加工精度を上げるためにはある程度以下の研磨速度でＣＭＰを行なわなければならず、特に厚膜になるほどスループットの低下が深刻となる。以上のような理由から、一次研磨を二段階に分け、それぞれに適したスラリーを用いることにより上記効果が得られる。
【００３５】
図１について説明する。
基板１は、半導体素子、配線などを形成するための基板である。シリコンのような半導体基板や、二酸化シリコンや窒化シリコンのような無機系の絶縁膜を形成された半導体基板でも良い。あるいは、複数の配線構造や素子が埋め込まれた絶縁膜の多層構造を有する半導体基板でも良い。
【００３６】
絶縁膜としての層間絶縁膜２は、基板１上に、ＣＶＤ法やスピンコート法などで形成された絶縁膜である。有機系の材料を用い、配線間や配線と素子、素子間を絶縁する。二酸化シリコン（比誘電率４．２）に代表される無機系の絶縁膜や、配線の寄生容量を低減するための有機ポリマー系の低誘電率（比誘電率２．０〜３．０）を用いた絶縁膜である。本実施例においては、末端が多環芳香族により修飾されたポリフェニレン（比誘電率２．７、例えば、ダウケミカル社製、ＳｉＬＫ（商品名））を用い膜厚は、３００ｎｍとする。
【００３７】
絶縁膜としてのハードマスク３は、層間絶縁膜２上に、ＣＶＤ法やスピンコート法などで形成された絶縁膜である（ただし、層間絶縁膜２に無機系の絶縁膜を用いた場合には、ハードマスク３は不必要である）。配線溝６を形成するフォトリソグラフィーのプロセスにおいて、層間絶縁膜２を保護する。また、ＣＭＰを用いて、バリア膜４（後述）を研磨する際、研磨のストッパーの機能を有する。
二酸化シリコンや窒化シリコンのような無機系の材料を用いる。また、有機物、有機基、水素、水酸基等を不純物としてドープした二酸化シリコンでも良い。比誘電率は、二酸化シリコンで、４．２程度、不純物ドープの二酸化シリコンで、３．０前後である。本実施例では、二酸化シリコンを用い、膜厚は、１００ｎｍとする。
【００３８】
配線溝６は、ダマシン配線を形成するための金属配線を形成する溝である。ハードマスク３を貫通し、層間絶縁膜２内に延びるように、フォトリソグラフィーの技術を用いて形成される。また、配線溝６の幅は、０．１〜２０μｍである。
本実施例では、０．２μｍである。深さは、金属配線膜５の成膜直後で、およそ４００ｎｍである。最終段階では、深さ４００ｎｍ×幅０．２μｍの配線断面となる。
【００３９】
第１導電膜としてのバリア膜４は、ハードマスク３上及び配線溝６の壁面（内面）に、スパッタ法や蒸着法、ＣＶＤ法などにより形成された金属薄膜である。
ダマシン配線形成のプロセス中に、層間絶縁膜２が、プラズマ等に曝されるのを防止する。また、金属配線膜５が層間絶縁膜２へ拡散するのを防止する。高融点金属あるいはその窒化物である。例えば、タンタルや窒化タンタル、窒化チタン、それらの積層膜などである。本実施例では、窒化タンタルを用い、膜厚は、３０ｎｍとする。ＣＭＰにおいては、二次研磨用スラリーにより研磨される。
【００４０】
第２導電膜としての金属配線膜５は、配線溝６を満たし、且つ、バリア膜４を覆うように、スパッタ法や蒸着法、メッキ法などにより形成された金属膜である。最終的には、配線溝６中に形成された部分が、ダマシン配線となる。配線用に、抵抗率の低い金属で形成される。例えば、銅、アルミニウム、タングステンなどである。本実施例では、銅を用いる。膜厚は、配線溝形成前の成膜直後は、配線溝６（ハードマスク３＋層間絶縁膜２）分の４００ｎｍ＋配線の上方の１８００ｎｍ＝２２００ｎｍである。ＣＭＰにおいては、高研磨速度スラリー（一次研磨用）により、膜の途中まで研磨され、残りを低研磨速度スラリー（二次研磨用）により研磨される。
【００４１】
次に、図２を参照して、化学機械研磨（ＣＭＰ）について説明する。
図２は、ＣＭＰを行なうＣＭＰ装置のパッド定盤１４（プラテン）及びその周辺の構成を示す断面図である。一種類のＣＭＰ研磨について、図２の構成を有するパッド定盤１４及びその周辺機器が１組用意される。基板１１、ポリッシングヘッド部１２、ポリッシングパッド１３、パッド定盤１４、スラリー供給機構１５、スラリー１６を具備する。
【００４２】
半導体装置１１は、図１（ａ）で示す半導体装置１１（基板１＋層間絶縁膜２＋ハードマスク３＋バリア膜４＋金属配線膜５）である。ＣＭＰを行なう研磨面を、ポリッシングパッド１３側へ向け、反対側をポリッシングヘッド部１２で保持する。
ポリッシングヘッド部１２は、半導体装置１１を保持しつつ、半導体装置１１をポリッシングパッド１３へ均一の圧力で押し付ける。また、加工の均一性を得るために、ポリッシングヘッド部１２は回転する他、揺動運動を行なう場合もある。
ポリッシングパッド１３は、パッド定盤１４の上部に取り付けられ、後述のスラリー１６を保持しつつ、半導体装置１１を研磨する。典型的には、発泡ポリウレタン製のパッドである。、
パッド定盤１４は、温度による変形を極力避けるために水冷により温度制御される。そして、剛性が強く、線膨張係数が小さい材料が用いられる。例えばアルミナセラミックスである。
スラリー供給機構１５は、スラリーの砥粒が乾燥したり、溶媒中で凝集しないようにすると共に、所望の供給速度を維持できるような機構を有する。また、溶媒の濃度も維持できるような機構を有する。
スラリー１６は、金属配線膜５、バリア膜４、ハードマスク３を化学的及び／又は機械的に研磨、除去するための砥粒を有する化学溶液である。金属配線膜５やバリア膜４のような導電膜のＣＭＰについては、アルミナあるいは酸化マンガンのような砥粒を有するスラリーが用いられる。ただし、金属配線膜５とバリア膜４とに同一のスラリーを用いる必要は無い。また、ＣＭＰで研磨・除去可能であれば、これらに限られるものでは無く、他のスラリー（例えば、他の砥粒や、砥粒を含まないスラリー）でも良い。
【００４３】
なお、本発明で用いられるＣＭＰ装置は、図２で説明したＣＭＰ装置に限定されるものでは無い。従来の技術において用いられる他の装置を用いることも可能である。
【００４４】
次に、図３を参照して、ＣＭＰ装置２０について説明する。図３は、ＣＭＰ装置２０の概略図である。ＣＭＰ装置２０は、第１プラテン部２１、第２プラテン部２２及び第３プラテン部２３を有する。
第１プラテン部２１〜第３プラテン部２３は、図２で示すＣＭＰ装置であり、図２で説明した動作を実行する。１装置について、一種類のＣＭＰを行なう。半導体装置製造プロセスにおいて、第１プラテン部２１は、前工程から図示しない搬送機構を介して、半導体装置（素子や配線等が施された半導体基板）を受け取る。そして、第１のＣＭＰのプロセスを行なう。続いて、第２プラテン部２２は、図示しない搬送機構を介して、半導体装置を受け取る。そして、第２のＣＭＰのプロセスを行なう。続いて更に、第３プラテン部２３は、図示しない搬送機構を介して、半導体装置を受け取る。そして、第３のＣＭＰのプロセスを行なう。
３つのＣＭＰのプロセスを終了した後、半導体装置は、図示しない搬送機構により後工程へ送られる。
【００４５】
本発明では、第１プラテン部２１は、高研磨速度スラリーを用いた一次研磨を行ない、第２プラテン部２２は、低研磨速度スラリーを用いた一次研磨を行ない、第３プラテン部２３は、二次研磨用スラリーを用いた二次研磨を行なう。
【００４６】
次に、本発明である半導体装置の製造方法について、図面を参照して説明する。
図１（ａ）において、基板１上に、層間絶縁膜２をスピンコート法により成膜する。続いて、層間絶縁膜２上に、ハードマスク３をプラズマＣＶＤ法により成膜する。そして、フォトリソグラフィーのプロセスにより、ハードマスク３を貫通して層間絶縁膜２へ延びる配線溝６を形成する。その際、ハードマスク３が、エッチングの損傷から層間絶縁膜２を防ぐ。その後、スパッタ法により、バリア膜４を配線溝６の内面を覆いかつハードマスク３上に成膜する。そして、スパッタ法により、金属配線膜５を配線溝６を満たし、かつ、バリア膜４を覆うように成膜し、半導体装置１１（素子や配線等が施された半導体基板）が形成される。
【００４７】
次に、図１（ａ）において形成された半導体装置１１は、図３における第１プラテン部２１に搬送され、第１プラテン部２１の第１プラテン上にセッティングされる。そして、高研磨速度スラリーを用いた、金属配線膜５のＣＭＰの最初の一次研磨が行なわれる。これにより、図１（ｂ）に示すように、金属配線膜１０５の途中までの膜が除去される。
【００４８】
高研磨速度スラリーを用いた最初の一次研磨の条件を以下に記す。

【００４９】
金属配線膜５の研磨される膜厚が、１．８μｍ（１８００ｎｍ）の場合、研磨速度を１６００ｎｍ／ｍｉｎ．とすると、１分間で１．６０μｍ（研磨される膜厚の約９０％）の研磨が可能である。すなわち、短時間に高速に研磨を行うことが出来る。
【００５０】
高研磨速度スラリーによる研磨は、粗い研磨をしても良い部分を、高速で研磨する。スループットの向上を考慮すると、研磨される膜厚の８０％以上を研磨することが好ましい。より好ましくは９０％以上である。その一方で、配線形成の信頼性の面から、粗い研磨をする範囲として、２００ｎｍ以上の膜厚を残すまで研磨することがより好ましい。
【００５１】
低研磨速度スラリーでは、配線形成の信頼性の面から研磨速度は約８００ｎｍ／ｍｉｎ．未満（後述）である。従って、高研磨速度の効果を得るためには、研磨速度は、８００ｎｍ／ｍｉｎ．以上である必要がある。
研磨速度の上限は、研磨速度の増加による表面の荒れ状況や、ＣＭＰ装置２０の対応能力などに応じて決定される。実用上は、１５００〜２０００ｎｍ／ｍｉｎ．程度である。
【００５２】
次に、図１（ｂ）においてＣＭＰ処理された半導体装置１１は、図３における第２プラテン部２２に搬送され、第２プラテン部２２の第２プラテン上にセッティングされる。そして、バリア膜４をストッパーとし、低研磨速度スラリーを用いた、金属配線膜５のＣＭＰの最後の一次研磨が行なわれる。これにより、図１（ｃ）に示すように、金属配線膜１０５の内、バリア膜１０４より上側の膜が除去される。そして、バリア膜４の表面が露出する。
【００５３】
低研磨速度スラリーを用いた最後の一次研磨の条件を以下に記す。

【００５４】
最初の一次研磨後に残った金属配線膜５の研磨される膜厚が、０．２０μｍ（２００ｎｍ）の場合、研磨速度を２００ｎｍ／ｍｉｎ．とすると、１分間で０．２μｍの研磨が可能である。すなわち、１分間で金属配線膜５を完全に除去することが出来る。
【００５５】
低研磨速度スラリーによる研磨では、短時間に低速で高精度の研磨を行なう。
ここでは、研磨の仕上げの精度に関わるため、遅い研磨速度である８００ｎｍ／ｍｉｎ．未満が望ましい。より好ましくは、６００ｎｍ／ｍｉｎ．以下である。
研磨速度の下限は、スループットとの関係から、１００ｎｍ／ｍｉｎ．程度である。
【００５６】
次に、図１（ｃ）においてＣＭＰ処理された半導体装置１１は、図３における第３プラテン部２３に搬送され、第３プラテン部２３の第３プラテン上にセッティングされる。そして、ハードマスク３をストッパーとした、二次研磨用スラリーを用いた、バリア膜４のＣＭＰの２次研磨が行なわれる。これにより、図１（ｄ）に示すように、バリア膜４及び配線溝６中の金属配線膜５の内、ハードマスク３より上側の膜が除去される。そして、ハードマスク３の表面が露出する。
【００５７】
二次研磨用スラリーを用いた二次研磨の条件を以下に記す。

【００５８】
最後の一次研磨後に金属配線膜５が無くなり、バリア膜４だけとなっている場合、バリア膜の膜厚が、３０ｎｍの場合、研磨速度を３０ｎｍ／ｍｉｎ．とすると、１分間で３０ｎｍの研磨が可能である。すなわち、１分間でバリア膜４を完全に除去することが出来る。
【００５９】
一次研磨の低研磨速度スラリーと、二次研磨スラリーは、高性能のスラリーである。高性能のスラリーとは、研磨される膜と研磨のストッパーとなる膜との研磨の選択比が高い、スタティックエッチレートが低い、エロージョンやディッシングが起こり難い、などの特性を有するスラリーである。
研磨の終点を正確に制御するためには、研磨される膜と研磨のストッパーとなる膜との研磨の選択比は、５以上あることが望ましい。より好ましくは１０以上である。
【００６０】
上記３つのＣＭＰプロセスは、それぞれ１分づつで終了できるので、全プロセス時間は３分間（一次研磨２分（最初の一次研磨１分＋最後の一次研磨１分）＋二次研磨１分）となる。従って、一次研磨用スラリーの使用量は４００ｃｃ／枚（２００ｃｃ／ｍｉｎ．×１．０ｍｉｎ．×２）であり、従来の技術の２／３となる。すなわち、スラリー使用量が大幅に低減し、製造コストの削減につながる。
【００６１】
また、スループットは１時間当たり６０枚（ただし、研磨時間のみの単純計算）となり、従来の技術の３／２倍となる。すなわち、１枚あたりの製造時間が短縮され、製造にかかる固定費の削減や、製造納期の短縮につながる。
【００６２】
本実施例の上記３つのＣＭＰプロセスは、それぞれ１分づつで行なっているが、待機時間（半導体装置を受け取ってから処理を開始するまでの時間）や研磨速度の調整により、プロセスの時間を短くしたり、長くしたりすることが可能である。
【００６３】
なお、金属配線膜５は、多層配線においては、下層で膜厚が薄く、上層で膜厚が厚い構造である。その膜厚は、およそ５００〜３０００ｎｍの間で変わる。しかし、最初の一次研磨と最後の一次研磨の研磨速度は、それぞれ、８００〜２０００ｎｍ／ｍｉｎ．及び１００〜６００ｎｍ／ｍｉｎ．で調整可能である。従って、各層における各研磨時間は、概ね１．０〜１．５分以内に全て収めることが可能である。
【００６４】
また、バリア膜４も、金属配線膜５に対応して、およそ２０〜６０ｎｍの間で変わる。しかし、二次研磨の研磨速度は、２０〜１００ｎｍ／ｍｉｎ．で調整可能である。従って、各層における研磨時間は、１分以内に全て収めることが可能である。
【００６５】
３つのＣＭＰのプロセスを終了した後、半導体装置１１は、図示しない搬送機構により後工程（例えば、配線溝６を層間絶縁膜で覆うプロセスや、ＣＭＰでハードマスク３を研磨するプロセスなど）へ送られる。
【００６６】
ここで、図４を参照して、製造方法に関して更に説明する。
図４は、第１プラテン部２１〜第３プラテン部２３の半導体装置（１１）の処理スケジュールの概略図を示す。ｔは時刻を示し、図中左から右へ時刻の経過を示す。また、ハンチングを施した矩形は、ＣＭＰプロセスを行なっていることを示す。また、図中、第１プラテン部２１はＣＭＰ２１で、第２プラテン部２２はＣＭＰ２２で、第３プラテン部２３はＣＭＰ２３で示す。更に、図中の▲１▼、▲２▼、▲３▼は、処理する半導体装置（１１）の番号を示す。
【００６７】
第１プラテン部２１は、半導体装置▲１▼を前工程より時刻ｔ１１に受け取り、ＣＭＰプロセス（最初の一次研磨）を行ない、時刻ｔ１２に終了する。そして、時刻ｔ１３に、半導体装置▲１▼を第２プラテン部２２へ搬送する。
第２プラテン部２２は、半導体装置▲１▼を第１プラテン部２１より時刻ｔ２１に受け取り、ＣＭＰプロセス（最後の一次研磨）を行ない、時刻ｔ２２に終了する。そして、直ちに半導体装置▲１▼を第３プラテン部２３へ搬送する。
第３プラテン部２３は、半導体装置▲１▼を第２プラテン部２２より時刻ｔ３１に受け取り、ＣＭＰプロセス（二次研磨）を行ない、時刻ｔ３２に終了する。そして、直ちに半導体装置▲１▼を後工程へ搬送する。
【００６８】
また、第１プラテン部２１は、半導体装置▲１▼の処理を終了した後、半導体装置▲２▼の処理を行ない、更に半導体装置▲３▼の処理を行う。他のプラテン部も同様である。このように、各プラテン部は、ベルトコンベア方式で、流れ作業的に、次々に半導体装置の処理を行う。
【００６９】
上記ベルトコンベア方式の製造工程における、一次研磨のプロセス及び二次研磨のプロセスにおいて、金属膜の研磨を良好に終了するためには、最後の一次研磨終了後に直ちに二次研磨に取りかかることが望ましい。従って、最後の一次研磨にかかる時間が、二次研磨にかかる時間より長くなるようにすれば、その条件を満足することが出来る。加えて、スループットの関係から、最初の一次研磨時間は、最後の一次研磨時間よりも短い方が好ましい。そのためには、金属配線膜５やバリア膜４の研磨条件（既述の各研磨の条件）を微調整することで、対応することが可能である。
【００７０】
また、ＣＭＰ装置２０において、各プラテン部の研磨の処理時間が概ね等しい場合には、連続的に滞り無く半導体装置を処理することが出来る。すなわち、プロセス上の待ち時間が無くなるので、スループットの向上を図ることが出来る。
【００７１】
また、図１（ｂ）〜（ｄ）に示すように、一次次研磨からニ次研磨まで、連続的なＣＭＰのプロセスで行なわれる。すなわち、プラズマエッチングのような他のプロセスを用いないため、製造工程がスムーズに流れる。従って、ＣＭＰプロセスは１つ増えるものの、タクトタイムの増加はほとんど無く、スループットの低下がほとんど無いため、低コストで、最小加工寸法の微細化に伴う素子の多層化に有用な技術を得ることが出来る。
【００７２】
【発明の効果】
本発明により、半導体装置の高精度な配線を維持しつつ、高いスループットと少ないＣＭＰ用スラリーの使用量とすることができ、それに伴い製造コストを低減することが可能となる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）本発明である半導体装置の実施の形態における半導体装置の製造工程を示す断面図である。
【図２】本発明である半導体装置の実施の形態に関わるＣＭＰ装置を示す概略図である。
【図３】本発明である半導体装置の実施の形態に関わるＣＭＰ装置を示す概略図である。
【図４】本発明である半導体装置の実施の形態に関わる各プラテン部を処理スケジュールを示すフロー図である。
【図５】（ａ）〜（ｃ）従来の技術における半導体装置の製造工程を示す断面図である。
【図６】（ａ）〜（ｄ）他の従来の技術における半導体装置の製造工程を示す断面図である。
【符号の説明】
１基板
２層間絶縁膜
３ハードマスク
４バリア膜
５金属配線膜
６配線溝
１１半導体基板
１２ポリッシングヘッド部
１３ポリッシングパッド
１４パッド定盤
１５スラリー供給機構
１６スラリー
２０ＣＭＰ装置
２１第１プラテン部
２２第２プラテン部
２３第３プラテン部
１０１基板
１０２層間絶縁膜
１０３ハードマスク
１０４バリア膜
１０５金属配線膜
１０６配線溝
１１１半導体基板[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a trench wiring in an interlayer insulating film and a method for forming the same.
[0002]
[Prior art]
In the semiconductor process, the number of processes (substrates) per unit time in each process affects the product cost. Therefore, in order to reduce the product cost, it is necessary to improve the throughput and shorten the processing time per substrate. In particular, in a chemical mechanical polishing (CMP) process, the amount of slurry used for polishing is proportional to the CMP processing time. Therefore, improving the throughput is an important issue that leads to a reduction in the cost of the polishing slurry.
[0003]
Prior art will be described with reference to the drawings.
The first prior art will be described. FIG. 5 shows a process in a CMP apparatus provided with two platens (pad surface plates). FIG. 5A shows the state of the semiconductor device 111 before the CMP process. The semiconductor device 111 shown in the figure has a substrate 101, an interlayer insulating film 102, a hard mask 103, a barrier film 104, and a metal wiring film 105.
The substrate 101 is a substrate for forming semiconductor elements, wirings, and the like. A semiconductor substrate itself such as silicon, a semiconductor substrate on which an insulating film is formed, a semiconductor substrate covered with an insulating film including elements and wirings therein, and the like.
The interlayer insulating film 102 is an insulating film using an organic material such as a hydrocarbon-based polymer. Unlike an inorganic insulating film such as silicon dioxide, the dielectric constant is low. For example, it has a relative dielectric constant of 2.0 to 3.0.
The hard mask 103 is an insulating film using an inorganic material such as silicon dioxide. Unlike the interlayer insulating film 102, the dielectric constant is high. For example, it has a relative dielectric constant of around 4.2. This is a film for protecting the interlayer insulating film 102 in the photolithography process for forming the wiring trench. In addition, when a barrier film 104 (described later) is polished using a chemical mechanical polishing (CMP) method, it has a function of a stopper.
The barrier film 104 is a metal thin film. During the process, the interlayer insulating film 102 is prevented from being exposed to plasma, and the metal wiring film 105 is prevented from diffusing into the interlayer insulating film 102. For example, titanium nitride or tantalum.
The metal wiring film 105 is a wiring film formed of a metal having a low resistivity. A damascene wiring is formed in the wiring trench in the insulating film. For example, copper.
[0004]
Next, the manufacturing process will be described.
In FIG. 5A, an interlayer insulating film 102 and a hard mask 103 are formed on the substrate 101. Then, the wiring trench 106 is formed by a photolithography process. Thereafter, the barrier film 104 and the metal wiring film 105 are stacked to form the semiconductor device 111.
In FIG. 5B, the semiconductor device 111 is set on the first platen of the CMP apparatus. Then, the metal wiring film 105 is polished by primary polishing of CMP using the barrier film 104 as a stopper, using a low polishing rate slurry for primary polishing. Thereby, the film above the barrier film 104 in the metal wiring film 105 is removed.
In FIG. 5C, the semiconductor device 111 is set on the second platen of the CMP apparatus. Then, using the secondary polishing slurry, the barrier film 104 is polished by CMP secondary polishing using the hard mask 103 as a stopper.
Thereby, the film above the hard mask 103 in the barrier film 104 and the metal wiring film 105 is removed.
[0005]
In the above example using the CMP apparatus provided with two platens, one kind of low polishing rate (but high performance) primary polishing slurry is used to remove the thick metal wiring film 105. Therefore, the processing speed of the metal wiring film 105 and the barrier film 104 per wafer is limited by this primary polishing (polishing of the metal wiring film 105). That is, it is not affected by the time of secondary polishing (polishing of the barrier film 104). For example, 600 nm / min. It takes 3 minutes to polish the 1.8 μm metal wiring film 105 at this polishing rate. On the other hand, the subsequent polishing time of the barrier film 104 is 1 minute. Accordingly, the amount of the primary polishing slurry used is 600 cc / sheet (200 cc / min. × 3 min.), And the throughput is 20 sheets per hour (however, simple calculation of only the polishing time).
[0006]
Next, the second prior art will be described. FIG. 6 shows a process in a CMP apparatus having three platens. FIG. 6A shows the state of the semiconductor device 111 before the CMP process. The semiconductor device 111 shown in the figure has a substrate 101, an interlayer insulating film 102, a hard mask 103, a barrier film 104, and a metal wiring film 105. Since each configuration is the same as that of the first prior art, description thereof is omitted.
[0007]
Next, the manufacturing process will be described.
In FIG. 6A, an interlayer insulating film 102 and a hard mask 103 are formed on the substrate 101. Then, the wiring trench 106 is formed by a photolithography process. Thereafter, the barrier film 104 and the metal wiring film 105 are stacked to form the semiconductor device 111.
In FIG. 6B, the semiconductor device 111 is set on the first platen of the CMP apparatus. Then, the metal wiring film 105 is polished by primary polishing using a low polishing rate slurry for primary polishing. Thereby, the film partway through the metal wiring film 105 is removed.
In FIG. 6C, the semiconductor device 111 is set on the second platen of the CMP apparatus. Then, the metal wiring film 105 is polished by the primary polishing of CMP using the barrier film 104 as a stopper, using the same low polishing rate slurry for primary polishing as in the case of FIG. 6B. Thereby, the film above the barrier film 104 in the metal wiring film 105 is removed.
In FIG. 6D, the semiconductor device 111 is set on the third platen of the CMP apparatus. Then, using the secondary polishing slurry, the barrier film 104 is polished by CMP secondary polishing using the hard mask 103 as a stopper.
Thereby, the film above the hard mask 103 in the barrier film 104 and the metal wiring film 105 is removed.
[0008]
In the above example using the CMP apparatus including three platens, in removing the thick metal wiring film 105, the primary polishing is divided into two polishing steps using two platens. However, since one kind of low polishing rate (but high performance) primary polishing slurry is used at that time, the processing speed per wafer is limited by this primary polishing (polishing of the metal wiring film 105). The That is, it is not affected by the time of secondary polishing (polishing of the barrier film 104). For example, 600 nm / min. It takes 3 minutes / 2 = 1.5 minutes to polish the 1.8 μm metal wiring film 105 at a polishing rate of 1.5 minutes. On the other hand, the subsequent polishing time of the barrier film 104 is 1 minute. Accordingly, the amount of the primary polishing slurry used is 600 cc / sheet (200 cc / min. × 1.5 min. × 2), and the throughput is 40 sheets per hour (however, simple calculation of only the polishing time).
[0009]
In the above two conventional techniques, the throughput is low and the amount of primary polishing slurry used is high. Therefore, there exists a fault that manufacturing cost starts.
[0010]
In relation to the above technique, JP 2001-89747 A discloses an invention of a polishing composition and a polishing method. The present invention is a polishing method for forming a copper wiring of a semiconductor device including a copper wiring inside. In this polishing method, the first polishing is finished with a slight copper film left just before reaching the barrier film. Next, in the second and third polishing, the remaining copper film and barrier film are polished. At that time, in the second polishing, a polishing composition containing hydrogen peroxide is used to polish and remove all the copper film to be removed. Next, in the third polishing, a polishing composition not containing hydrogen peroxide is used to polish and remove all the barrier films to be removed. An object of the present invention is to reduce copper corrosion and suppress dishing.
[0011]
Japanese Patent Laid-Open No. 2000-315666 discloses an invention of a method for manufacturing a semiconductor integrated circuit device. The present invention is a method for manufacturing a semiconductor integrated circuit device including the following steps. (A) forming a first conductive layer pattern on or in the first insulating film on the first main surface of the semiconductor wafer; (b) the first conductive layer pattern in the previous period and the first On the insulating film, a first groove and a second film made of a single film or a plurality of films having a first through hole formed at the bottom of the first groove and connected to the first conductive layer pattern in the previous period. (C) forming an insulating film; (c) covering the upper surface of the second insulating film and filling the inner surface of the first groove and the through hole with the first metal through the first conductive barrier layer. A step of forming a film; (d) a first metal film outside the first groove having a selectivity ratio of the first metal film to the first conductive barrier layer of 5 or more; (E) after the step (d), the second insulating film on the second insulating film is removed by chemical mechanical polishing. The first metal film locally remaining on the upper surface of the first conductive barrier layer has a lower selection ratio of the first metal film to the first conductive barrier layer than in the first chemical mechanical polishing. A step of removing by a second chemical mechanical polishing; (f) after the step (e), the first conductive barrier layer remaining on the upper surface of the second insulating film is removed from the first conductive barrier; Removing the layer by a third chemical mechanical polishing in which the selectivity of the layer to the first metal film is 5 or more. An object of the present invention is to suppress the occurrence of dishing and erosion in chemical polishing.
[0012]
Japanese Patent Laid-Open No. 2000-12543 discloses an invention of a method for manufacturing a semiconductor integrated circuit device. The present invention is a method for manufacturing a semiconductor integrated circuit device in which wiring is formed by a damascene process, wherein (a) a step of forming a groove pattern in which wiring is provided in an interlayer insulating film formed on a semiconductor substrate; b) a step of sequentially depositing a barrier film and a metal film on the interlayer insulating film; and (c) depositing the metal film by polishing the surface of the metal film by a chemical mechanical polishing method using a first slurry. A step of cutting 70 to 90% of the film thickness; (d) polishing the surface of the metal film and the exposed surface of the barrier film by a chemical mechanical polishing method using a second slurry; Embedding a metal film. An object of the present invention is to improve the manufacturing yield without reducing the throughput.
[0013]
JP-A-8-83780 discloses an invention of an abrasive and a polishing method. In the present invention, in a wiring formation process using CMP, a slurry whose polishing condition varies depending on the use temperature is used. Then, the first polishing is performed at room temperature (high speed), and the second polishing is performed at a low temperature (room temperature −10 ° C .; low speed). An object of the present invention is to form a highly reliable wiring at a high polishing rate while suppressing dicing.
[0014]
Japanese Patent No. 3099002 discloses an invention of a two-stage chemical mechanical polishing method. The present invention includes a step of providing an object to be polished, a step of polishing and removing about 90% of the object to be polished with a first slurry, and a step of polishing and removing the object to be polished remaining in a second slurry. It has. The first slurry includes a fumed abrasive, the second slurry includes a colloidal silica abrasive, and the two-stage polishing includes the polishing removal step using the first slurry and the polishing removal step using the second slurry. Perform on a polishing pad of the same hardness. An object of the present invention is to suppress damage to a semiconductor structure while using the same polishing pad and improving the polishing rate.
[0015]
[Problems to be solved by the invention]
Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of obtaining a high throughput while maintaining highly accurate wiring formation of the semiconductor device.
[0016]
Another object of the present invention is to provide a semiconductor device manufacturing method capable of reducing the amount of slurry used for CMP while maintaining highly accurate wiring formation of the semiconductor device.
[0017]
Still another object of the present invention is to provide a semiconductor device manufacturing method capable of improving the rate-limiting step of the semiconductor device manufacturing process.
[0018]
Still another object of the present invention is to provide a semiconductor device manufacturing method capable of reducing the manufacturing cost.
[0019]
[Means for Solving the Problems]
Hereinafter, means for solving the problem will be described using the numbers and symbols used in the embodiments of the present invention. These numbers and symbols are added to clarify the correspondence between the description of [Claims] and [Embodiments of the Invention]. However, these numbers and symbols should not be used for the interpretation of the technical scope of the invention described in [Claims].
[0020]
Therefore, in order to solve the above-described problem, a method for manufacturing a semiconductor device according to the present invention includes a first forming step of forming an insulating film (2 + 3) on a semiconductor substrate (1), and extending into the insulating film (2 + 3). A second forming step for forming the wiring groove (6), and a third forming step for forming the first conductive film (4) so as to cover the inner surface of the wiring groove (6) and the insulating film (2 + 3). And a fourth forming step of forming a second conductive film (5) so as to fill the wiring trench (6) and cover the first conductive film (4). A first polishing step of removing the second conductive film (5) by CMP using a first slurry until halfway through the second conductive film (5); and a surface of the first conductive film (4) The second conductive film (5) is removed by CMP using a second slurry until the first conductive film (5) is exposed until the surface of the insulating film (2 + 3) is exposed. 4) and a third polishing step for removing the second conductive film (5) by CMP using a third slurry.
[0021]
The semiconductor device manufacturing method of the present invention further includes a providing step of providing the semiconductor substrate (11) to the first platen portion (21) including the platen (14) for performing CMP. Here, the semiconductor substrate (11) covers the insulating film (2 + 3), the wiring groove (6) extending into the insulating film (2 + 3), the inner surface of the wiring groove (6), and the insulating film (2). 3) and a second conductive film (5) that fills the wiring groove (6) and covers the first conductive film (4). A first polishing step of removing the second conductive film (5) by CMP using a first slurry until halfway through the second conductive film (5); and the semiconductor substrate (11) A first moving step of moving from one platen portion (21) to a second platen portion (22) including a platen (14) for performing CMP, and until the surface of the first conductive film (4) is exposed. A second polishing step that removes the conductive film (5) by CMP using a second slurry, and a second platen (14) that performs CMP from the second platen portion (22) to the semiconductor substrate (11). A second moving step for moving to the three platen portion (23), and the first conductive film (4) and the second conductive film (5) are moved to the third slurry until the surface of the insulating film (2 + 3) is exposed. Removed by CMP using 3 and a polishing step.
[0022]
In the method of manufacturing a semiconductor device according to the present invention, the first platen part (21), the second platen part (22), and the third platen part (23) are installed in the same apparatus (20). Yes.
[0023]
Furthermore, in the method for manufacturing a semiconductor device of the present invention, the second conductive film (5) is polished by CMP using the first slurry, and the second conductive film (5) is polished by CMP using the second slurry. It is faster than the polishing rate for polishing (5).
[0024]
Furthermore, in the method for manufacturing a semiconductor device of the present invention, the time required for the second polishing step is longer than the time required for the first polishing step and the third polishing step.
[0025]
Furthermore, in the method for manufacturing a semiconductor device of the present invention, the first polishing step leaves 200 nm or more of the second conductive film (5).
[0026]
Furthermore, in the method for manufacturing a semiconductor device of the present invention, the polishing rate for polishing the second conductive film (5) by CMP using the first slurry is 0.8 μm / min. That's it.
[0027]
Furthermore, in the method for manufacturing a semiconductor device of the present invention, the polishing rate for polishing the second conductive film (5) by CMP using the second slurry is 0.8 μm / min. Is less than.
[0028]
Furthermore, in the method for manufacturing a semiconductor device of the present invention, the second slurry has a polishing selectivity ratio of the second conductive film (5) to the first conductive film (4) of 5 or more.
[0029]
Furthermore, in the method for manufacturing a semiconductor device of the present invention, the polishing rate for polishing the first conductive film (4) by CMP using the third slurry is 0.1 μm / min. It is as follows.
[0030]
Furthermore, in the method for manufacturing a semiconductor device of the present invention, the second conductor (5) contains copper.
[0031]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, an embodiment of a semiconductor device and a method for manufacturing the semiconductor device according to the invention will be described with reference to the accompanying drawings.
In this embodiment, a semiconductor device having an interlayer insulating film and a wiring trench for one layer will be described as an example. However, the present invention can also be applied to the interlayer insulating film and the wiring trench of each layer even in a semiconductor device having a multilayer wiring structure.
[0032]
FIG. 1 is a cross-sectional view showing an embodiment of a method of manufacturing a semiconductor device according to the present invention. The manufacturing steps of the semiconductor device are shown in order from FIG. 1A to FIG.
The semiconductor device 11 shown in the drawing shows a cross section of a semiconductor device. A substrate 1, an interlayer insulating film 2, a hard mask 3, a barrier film 4, a metal wiring film 5, and a wiring groove 6 are provided.
[0033]
In the present invention, a chemical mechanical polishing (CMP) method for forming a damascene wiring is different from the conventional technique. First, in the step of polishing the metal wiring film 5 and exposing the barrier film 4 (primary polishing), the metal wiring film 5 is polished halfway at a high speed in a short time with a high polishing rate slurry. Subsequently, the remainder of the metal wiring film 5 is polished with a low polishing rate slurry at a low speed and precisely to expose the barrier film 4. Next, the barrier film 4 is polished with a secondary polishing slurry.
Thus, by introducing a new process for removing the metal film at the time of wiring formation in three stages (two stages of primary polishing + one stage of secondary polishing), both high-precision wiring formation and high throughput can be achieved. Can do. In addition, the amount of slurry used is reduced accordingly, and the manufacturing cost can be reduced.
[0034]
The influence of the primary polishing on the damascene wiring shape is dominant near the end point where the barrier film 4 is exposed. The performance of the primary polishing slurry is in a trade-off relationship with the polishing rate, and it is difficult to achieve both high performance and a high polishing rate. Therefore, in order to increase the processing accuracy, CMP must be performed at a polishing rate below a certain level, and the lower the throughput becomes more serious as the film becomes thicker. For the reasons described above, the above-described effects can be obtained by dividing the primary polishing into two stages and using a slurry suitable for each.
[0035]
With reference to FIG.
The substrate 1 is a substrate for forming semiconductor elements, wirings, and the like. A semiconductor substrate such as silicon or a semiconductor substrate on which an inorganic insulating film such as silicon dioxide or silicon nitride is formed may be used. Alternatively, a semiconductor substrate having a multilayer structure of an insulating film in which a plurality of wiring structures and elements are embedded may be used.
[0036]
The interlayer insulating film 2 as an insulating film is an insulating film formed on the substrate 1 by a CVD method, a spin coating method, or the like. An organic material is used to insulate between wirings and between wirings and elements. Inorganic insulating film typified by silicon dioxide (relative dielectric constant 4.2) and organic polymer low dielectric constant (relative dielectric constant 2.0-3.0) for reducing parasitic capacitance of wiring This is the insulating film used. In this example, polyphenylene having a terminal modified with polycyclic aromatic (relative dielectric constant 2.7, for example, SiLK (trade name) manufactured by Dow Chemical Co., Ltd.) is used, and the film thickness is 300 nm.
[0037]
The hard mask 3 as an insulating film is an insulating film formed on the interlayer insulating film 2 by a CVD method, a spin coating method, or the like (however, when an inorganic insulating film is used for the interlayer insulating film 2) The hard mask 3 is unnecessary). In the photolithography process for forming the wiring trench 6, the interlayer insulating film 2 is protected. Further, when polishing the barrier film 4 (described later) using CMP, it has a function of a polishing stopper.
An inorganic material such as silicon dioxide or silicon nitride is used. Further, silicon dioxide doped with an organic substance, an organic group, hydrogen, a hydroxyl group or the like as an impurity may be used. The relative dielectric constant is about 4.2 for silicon dioxide and about 3.0 for impurity-doped silicon dioxide. In this embodiment, silicon dioxide is used and the film thickness is 100 nm.
[0038]
The wiring groove 6 is a groove for forming a metal wiring for forming a damascene wiring. A photolithography technique is used to penetrate the hard mask 3 and extend into the interlayer insulating film 2. Moreover, the width | variety of the wiring groove | channel 6 is 0.1-20 micrometers.
In this embodiment, it is 0.2 μm. The depth is about 400 nm immediately after the metal wiring film 5 is formed. In the final stage, the wiring cross section has a depth of 400 nm and a width of 0.2 μm.
[0039]
The barrier film 4 as the first conductive film is a metal thin film formed on the hard mask 3 and on the wall surface (inner surface) of the wiring groove 6 by a sputtering method, a vapor deposition method, a CVD method, or the like.
The interlayer insulating film 2 is prevented from being exposed to plasma or the like during the damascene wiring formation process. Further, the metal wiring film 5 is prevented from diffusing into the interlayer insulating film 2. Refractory metal or its nitride. For example, tantalum, tantalum nitride, titanium nitride, or a laminated film thereof. In this embodiment, tantalum nitride is used and the film thickness is 30 nm. In CMP, polishing is performed with a secondary polishing slurry.
[0040]
The metal wiring film 5 as the second conductive film is a metal film formed by sputtering, vapor deposition, plating, or the like so as to fill the wiring groove 6 and cover the barrier film 4. Eventually, the portion formed in the wiring trench 6 becomes damascene wiring. For wiring, it is made of metal with low resistivity. For example, copper, aluminum, tungsten and the like. In this embodiment, copper is used. The film thickness is 400 nm for the wiring groove 6 (hard mask 3 + interlayer insulating film 2) immediately after the film formation before the formation of the wiring groove + 1800 nm = 2200 nm above the wiring. In CMP, the film is polished partway with a high polishing rate slurry (for primary polishing), and the remainder is polished with a low polishing rate slurry (for secondary polishing).
[0041]
Next, chemical mechanical polishing (CMP) will be described with reference to FIG.
FIG. 2 is a cross-sectional view showing the configuration of the pad surface plate 14 (platen) and its periphery of a CMP apparatus that performs CMP. For one type of CMP polishing, one set of pad surface plate 14 and its peripheral devices having the configuration of FIG. 2 is prepared. A substrate 11, a polishing head unit 12, a polishing pad 13, a pad surface plate 14, a slurry supply mechanism 15, and a slurry 16 are provided.
[0042]
The semiconductor device 11 is the semiconductor device 11 (substrate 1 + interlayer insulating film 2 + hard mask 3 + barrier film 4 + metal wiring film 5) shown in FIG. The polishing surface to be subjected to CMP is directed toward the polishing pad 13 and the opposite side is held by the polishing head unit 12.
The polishing head unit 12 presses the semiconductor device 11 against the polishing pad 13 with uniform pressure while holding the semiconductor device 11. In addition, in order to obtain processing uniformity, the polishing head portion 12 may perform a swinging motion in addition to rotating.
The polishing pad 13 is attached to the upper part of the pad surface plate 14 and polishes the semiconductor device 11 while holding a slurry 16 described later. Typically, it is a foamed polyurethane pad. ,
The pad surface plate 14 is temperature-controlled by water cooling to avoid deformation due to temperature as much as possible. A material having a high rigidity and a small linear expansion coefficient is used. For example, alumina ceramics.
The slurry supply mechanism 15 has a mechanism that prevents the abrasive grains of the slurry from drying or agglomerating in a solvent and can maintain a desired supply rate. It also has a mechanism that can maintain the concentration of the solvent.
The slurry 16 is a chemical solution having abrasive grains for chemically and / or mechanically polishing and removing the metal wiring film 5, the barrier film 4, and the hard mask 3. For CMP of the conductive film such as the metal wiring film 5 and the barrier film 4, a slurry having abrasive grains such as alumina or manganese oxide is used. However, it is not necessary to use the same slurry for the metal wiring film 5 and the barrier film 4. Moreover, as long as it can be polished / removed by CMP, the slurry is not limited to these, and other slurry (for example, other abrasive grains or slurry containing no abrasive grains) may be used.
[0043]
The CMP apparatus used in the present invention is not limited to the CMP apparatus described with reference to FIG. Other devices used in the prior art can also be used.
[0044]
Next, the CMP apparatus 20 will be described with reference to FIG. FIG. 3 is a schematic diagram of the CMP apparatus 20. The CMP apparatus 20 includes a first platen unit 21, a second platen unit 22, and a third platen unit 23.
The first platen unit 21 to the third platen unit 23 are the CMP apparatus shown in FIG. 2, and execute the operation described in FIG. One type of CMP is performed for one apparatus. In the semiconductor device manufacturing process, the first platen unit 21 receives a semiconductor device (a semiconductor substrate on which elements, wirings, and the like are applied) from a previous process via a transport mechanism (not shown). Then, a first CMP process is performed. Subsequently, the second platen unit 22 receives the semiconductor device via a transport mechanism (not shown). Then, a second CMP process is performed. Subsequently, the third platen unit 23 receives the semiconductor device via a transport mechanism (not shown). Then, a third CMP process is performed.
After completing the three CMP processes, the semiconductor device is sent to a subsequent process by a transport mechanism (not shown).
[0045]
In the present invention, the first platen unit 21 performs primary polishing using a high polishing rate slurry, the second platen unit 22 performs primary polishing using a low polishing rate slurry, and the third platen unit 23 performs secondary polishing. Secondary polishing using the slurry for subsequent polishing is performed.
[0046]
Next, a method for manufacturing a semiconductor device according to the present invention will be described with reference to the drawings.
In FIG. 1A, an interlayer insulating film 2 is formed on a substrate 1 by spin coating. Subsequently, a hard mask 3 is formed on the interlayer insulating film 2 by a plasma CVD method. Then, a wiring trench 6 extending through the hard mask 3 to the interlayer insulating film 2 is formed by a photolithography process. At that time, the hard mask 3 prevents the interlayer insulating film 2 from being damaged by etching. Thereafter, the barrier film 4 is formed on the hard mask 3 while covering the inner surface of the wiring groove 6 by sputtering. Then, the metal wiring film 5 is formed by sputtering so as to fill the wiring groove 6 and cover the barrier film 4, thereby forming a semiconductor device 11 (a semiconductor substrate on which elements, wirings, and the like are applied).
[0047]
Next, the semiconductor device 11 formed in FIG. 1A is transported to the first platen portion 21 in FIG. 3 and set on the first platen of the first platen portion 21. Then, the first primary polishing of the metal wiring film 5 using the high polishing rate slurry is performed. Thereby, as shown in FIG.1 (b), the film | membrane to the middle of the metal wiring film 105 is removed.
[0048]
The conditions of the first primary polishing using the high polishing rate slurry are described below.

[0049]
When the thickness of the metal wiring film 5 to be polished is 1.8 μm (1800 nm), the polishing rate is 1600 nm / min. Then, 1.60 μm (about 90% of the film thickness to be polished) can be polished in one minute. That is, polishing can be performed at high speed in a short time.
[0050]
In the polishing with the high polishing rate slurry, the portion which may be subjected to rough polishing is polished at a high speed. In consideration of improvement in throughput, it is preferable to polish 80% or more of the film thickness to be polished. More preferably, it is 90% or more. On the other hand, from the viewpoint of the reliability of wiring formation, it is more preferable to polish until a film thickness of 200 nm or more remains as a rough polishing range.
[0051]
With a low polishing rate slurry, the polishing rate is about 800 nm / min. Less than (described later). Therefore, in order to obtain the effect of a high polishing rate, the polishing rate is 800 nm / min. It is necessary to be above.
The upper limit of the polishing rate is determined according to the surface roughness due to the increase in the polishing rate, the capability of the CMP apparatus 20 and the like. Practically, 1500 to 2000 nm / min. Degree.
[0052]
Next, the semiconductor device 11 subjected to the CMP process in FIG. 1B is transported to the second platen unit 22 in FIG. 3 and set on the second platen of the second platen unit 22. Then, the final primary polishing of CMP of the metal wiring film 5 is performed using the barrier film 4 as a stopper and a low polishing rate slurry. Thereby, as shown in FIG. 1C, the film above the barrier film 104 is removed from the metal wiring film 105. Then, the surface of the barrier film 4 is exposed.
[0053]
The final primary polishing conditions using the low polishing rate slurry are described below.

[0054]
When the film thickness of the metal wiring film 5 remaining after the first primary polishing is 0.20 μm (200 nm), the polishing rate is 200 nm / min. Then, polishing of 0.2 μm is possible in one minute. That is, the metal wiring film 5 can be completely removed in one minute.
[0055]
In polishing with a low polishing rate slurry, high-precision polishing is performed at low speed in a short time.
Here, since it is related to the accuracy of the polishing finish, the slow polishing rate of 800 nm / min. Less than is desirable. More preferably, 600 nm / min. It is as follows.
The lower limit of the polishing rate is 100 nm / min. Degree.
[0056]
Next, the semiconductor device 11 subjected to the CMP process in FIG. 1C is transported to the third platen portion 23 in FIG. 3 and set on the third platen of the third platen portion 23. Then, the CMP secondary polishing of the barrier film 4 is performed using the secondary polishing slurry using the hard mask 3 as a stopper. Thereby, as shown in FIG. 1D, the film above the hard mask 3 is removed from the barrier film 4 and the metal wiring film 5 in the wiring groove 6. Then, the surface of the hard mask 3 is exposed.
[0057]
The conditions for secondary polishing using the secondary polishing slurry are described below.

[0058]
When the metal wiring film 5 disappears after the last primary polishing and only the barrier film 4 exists, when the thickness of the barrier film is 30 nm, the polishing rate is 30 nm / min. Then, polishing of 30 nm is possible in one minute. That is, the barrier film 4 can be completely removed in one minute.
[0059]
The low polishing rate slurry for primary polishing and the secondary polishing slurry are high performance slurries. A high-performance slurry is a slurry having characteristics such as a high polishing selection ratio between a film to be polished and a film serving as a polishing stopper, a low static etch rate, and less erosion and dishing.
In order to accurately control the polishing end point, it is desirable that the polishing selection ratio between the film to be polished and the film serving as a polishing stopper is 5 or more. More preferably, it is 10 or more.
[0060]
Since the above three CMP processes can be completed in 1 minute each, the total process time is 3 minutes (primary polishing 2 minutes (first primary polishing 1 minute + last primary polishing 1 minute) + secondary polishing 1 minute) Become. Therefore, the usage amount of the primary polishing slurry is 400 cc / sheet (200 cc / min. × 1.0 min. × 2), which is 2/3 of the conventional technology. That is, the amount of slurry used is greatly reduced, leading to a reduction in manufacturing costs.
[0061]
Further, the throughput is 60 sheets per hour (however, only a simple calculation of the polishing time), which is 3/2 times that of the conventional technique. That is, the manufacturing time per sheet is shortened, leading to a reduction in fixed costs for manufacturing and a shortened manufacturing delivery time.
[0062]
The above three CMP processes of this embodiment are performed in 1 minute each, but the process time is shortened by adjusting the standby time (the time from when the semiconductor device is received until the processing is started) and the polishing rate. It can be made longer or longer.
[0063]
In the multilayer wiring, the metal wiring film 5 has a structure in which the film thickness is thin in the lower layer and thick in the upper layer. The film thickness varies between approximately 500-3000 nm. However, the polishing rates of the first primary polishing and the final primary polishing are 800 to 2000 nm / min. And 100 to 600 nm / min. Can be adjusted. Therefore, it is possible to keep all the polishing times in each layer within approximately 1.0 to 1.5 minutes.
[0064]
Further, the barrier film 4 also changes between about 20 to 60 nm corresponding to the metal wiring film 5. However, the polishing rate of the secondary polishing is 20 to 100 nm / min. Can be adjusted. Therefore, the polishing time in each layer can be kept within one minute.
[0065]
After completing the three CMP processes, the semiconductor device 11 sends it to a subsequent process (for example, a process of covering the wiring trench 6 with an interlayer insulating film or a process of polishing the hard mask 3 by CMP) by a transport mechanism (not shown). It is done.
[0066]
Here, the manufacturing method will be further described with reference to FIG.
FIG. 4 is a schematic diagram of a processing schedule of the semiconductor device (11) of the first platen unit 21 to the third platen unit 23. t indicates time, and indicates the passage of time from left to right in the figure. A hunted rectangle indicates that a CMP process is being performed. In the drawing, the first platen portion 21 is indicated by CMP 21, the second platen portion 22 is indicated by CMP 22, and the third platen portion 23 is indicated by CMP 23. Further, (1), (2), and (3) in the figure indicate the numbers of the semiconductor devices (11) to be processed.
[0067]
The first platen unit 21 receives the semiconductor device (1) from the previous step at time t11, performs the CMP process (first primary polishing), and ends at time t12. Then, at time t13, the semiconductor device (1) is transferred to the second platen unit 22.
The second platen unit 22 receives the semiconductor device (1) from the first platen unit 21 at time t21, performs the CMP process (final primary polishing), and ends at time t22. Then, the semiconductor device (1) is immediately transferred to the third platen unit 23.
The third platen unit 23 receives the semiconductor device (1) from the second platen unit 22 at time t31, performs the CMP process (secondary polishing), and ends at time t32. Then, the semiconductor device {circle around (1)} is immediately transferred to the subsequent process.
[0068]
The first platen unit 21 performs the processing of the semiconductor device {circle around (2)} after completing the processing of the semiconductor device {circle around (1)}, and further performs the processing of the semiconductor device {circle around (3)}. The same applies to the other platen portions. As described above, each platen unit performs processing of the semiconductor devices one after another in a flow manner by a belt conveyor system.
[0069]
In the primary polishing process and the secondary polishing process in the manufacturing process of the belt conveyor system, in order to finish the polishing of the metal film satisfactorily, it is desirable to start the secondary polishing immediately after the end of the final primary polishing. Therefore, if the time required for the last primary polishing is longer than the time required for the secondary polishing, the condition can be satisfied. In addition, from the viewpoint of throughput, the first primary polishing time is preferably shorter than the last primary polishing time. For that purpose, it is possible to cope with this by finely adjusting the polishing conditions (the polishing conditions described above) of the metal wiring film 5 and the barrier film 4.
[0070]
Further, in the CMP apparatus 20, when the processing time for polishing each platen portion is approximately equal, the semiconductor device can be processed continuously without stagnation. That is, since the waiting time on the process is eliminated, the throughput can be improved.
[0071]
Further, as shown in FIGS. 1B to 1D, the process is performed by a continuous CMP process from primary polishing to secondary polishing. That is, since other processes such as plasma etching are not used, the manufacturing process flows smoothly. Therefore, although the number of CMP processes is increased by one, there is almost no increase in tact time and there is almost no decrease in throughput, so that it is possible to obtain a technology useful for multi-layering of elements accompanying miniaturization of minimum processing dimensions at low cost. I can do it.
[0072]
【The invention's effect】
According to the present invention, while maintaining highly accurate wiring of a semiconductor device, it is possible to achieve a high throughput and a small amount of CMP slurry used, and accordingly, manufacturing costs can be reduced.
[Brief description of the drawings]
FIGS. 1A to 1D are cross-sectional views showing a manufacturing process of a semiconductor device in an embodiment of a semiconductor device according to the present invention;
FIG. 2 is a schematic view showing a CMP apparatus according to an embodiment of a semiconductor device of the present invention.
FIG. 3 is a schematic view showing a CMP apparatus according to an embodiment of a semiconductor device of the present invention.
FIG. 4 is a flowchart showing a processing schedule for each platen unit according to the embodiment of the semiconductor device of the present invention;
FIGS. 5A to 5C are cross-sectional views showing a manufacturing process of a semiconductor device in the prior art. FIGS.
FIGS. 6A to 6D are cross-sectional views showing a manufacturing process of a semiconductor device according to another conventional technique. FIGS.
[Explanation of symbols]
1 Substrate
2 Interlayer insulation film
3 Hard mask
4 Barrier film
5 Metal wiring film
6 Wiring groove
11 Semiconductor substrate
12 Polishing head
13 Polishing pad
14 Pad surface plate
15 Slurry supply mechanism
16 Slurry
20 CMP equipment
21 First platen section
22 Second platen section
23 Third platen section
101 substrate
102 Interlayer insulation film
103 hard mask
104 Barrier film
105 Metal wiring film
106 Wiring groove
111 Semiconductor substrate

Claims

A first forming step of forming an insulating film on the semiconductor substrate;
A second forming step of forming a wiring trench extending in the insulating film;
Forming a first conductive film so as to cover the inner surface of the wiring groove and to cover the insulating film;
A fourth forming step of forming a second conductive film so as to fill the wiring trench and cover the first conductive film;
A first polishing step of removing the second conductive film by CMP using a first slurry until halfway through the second conductive film;
A second polishing step of removing the second conductive film by CMP using a second slurry until the surface of the first conductive film is exposed;
A third polishing step of removing the first conductive film and the second conductive film by CMP using a third slurry until the surface of the insulating film is exposed;
Was immediately Bei,
The method for manufacturing a semiconductor device , wherein the time required for the second polishing step is longer than the time required for the first polishing step and the third polishing step .

Providing a semiconductor substrate to a first platen portion including a platen that performs CMP;
The semiconductor substrate is
An insulating film;
A wiring trench extending into the insulating film;
A first conductive film covering an inner surface of the wiring groove and covering the insulating film;
A second conductive film that fills the wiring trench and covers the first conductive film;
A first polishing step of removing the second conductive film by CMP using a first slurry until halfway through the second conductive film;
A first moving step of moving the semiconductor substrate from the first platen portion to a second platen portion including a platen that performs CMP;
A second polishing step of removing the second conductive film by CMP using a second slurry until the surface of the first conductive film is exposed;
A second moving step of moving the semiconductor substrate from the second platen unit to a third platen unit including a platen that performs CMP;
A third polishing step of removing the first conductive film and the second conductive film by CMP using a third slurry until the surface of the insulating film is exposed;
Was immediately Bei,
The time required for the second polishing step is longer than the time required for the first polishing step and the third polishing step .

The first platen unit, the second platen unit, and the third platen unit are installed in the same apparatus.
A method for manufacturing a semiconductor device according to claim 2.

The polishing rate for polishing the second conductive film by CMP using the first slurry is faster than the polishing rate for polishing the second conductive film by CMP using the second slurry.
The method for manufacturing a semiconductor device according to claim 1.

The first polishing step leaves 200 nm or more of the second conductive film;
The method of manufacturing a semiconductor device according to any one of claims 1 to 4.

The polishing rate for polishing the second conductive film by CMP using the first slurry is 0.8 μm / min. That's it,
The method of manufacturing a semiconductor device according to any one of claims 1 to 5.

The polishing rate for polishing the second conductive film by CMP using the second slurry is 0.8 μm / min. Is less than
The method of manufacturing a semiconductor device according to any one of claims 1 to 6.

The second slurry has a polishing selectivity ratio of the second conductive film to the first conductive film of 5 or more.
The method of manufacturing a semiconductor device according to any one of claims 1 to 7.

The polishing rate for polishing the first conductive film by CMP using the third slurry is 0.1 μm / min. Is
The method of manufacturing a semiconductor device according to any one of claims 1 to 8.

The second conductor includes copper,
The method of manufacturing a semiconductor device according to any one of claims 1 to 9.