JP4565003B2 - 論理基本セル、論理基本セルアレイ、および、論理回路 - Google Patents

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Description

発明の詳細な説明
本発明は、論理基本セル（Logic basic cell）、論理基本セルアレイ、および、論理回路に関するものである。
デジタル技術の出現と、マイクロプロセッサ技術の急速な発展とにより、プログラマブルロジックに対する要求が生じてきた。ＰＬＤ（「プログラマブル論理デバイス」）とは、ユーザがプログラミングによって論理関数を規定した集積回路である。また、ＰＬＤとは、複数の信号経路を設けることのできる複数のスイッチを備えたデジタル論理演算用のアーキテクチャである。ユーザに指定された、ＰＬＤに割り当てられたこの論理関数は、ＰＬＤの構成（configuration）によって規定されている。
ＰＬＤは、特に、書き換え可能ゲートアレイ（ＦＰＧＡ）と、マスクプログラマブルゲートアレイ（ＭＰＧＡ、「ストラクチャードＡＳＩＣ」とも呼ばれている）とを含んでいる。該書き換え可能ゲートアレイの機能性（functionality）は、ユーザによって書き換え可能ゲートアレイに割り当てられる。マスクプログラマブルゲートアレイには、ハードウェア構成によって論理関数を割り振ることができる。ＭＰＧＡには、ビアプログラマブルゲートアレイ（ＶＰＧＡ）が含まれている。
デジタル論理セルが、ｎ個の入力信号を１つの出力信号にマッピングする。可能なマッピング機能の数は、２の「２のｎ乗」乗である。回路グループ（circuit group）、つまりデジタル論理セルを、従来技術に従って、例えばいわゆるルックアップテーブル（ＬＵＴ）を用いて実現する。このために、論理関数の関数値を、２nビットのデータワードによって設定する。つまり、それぞれ選択された論理関数を、データワードに符号化する。選択された論理関数に従って、ｎ個の入力信号ａ0、ａ1、・・・、ａn-1を互いに組み合わせる。したがって、論理関数ｙ＝ｆ（ａ0、ａ1、・・・、ａn-1）の論理入力信号を二進数アドレスとみなし、ワンホットコーディングに変換してもよい。これにより、続いてパスゲート論理を介して関数値を選択できる。このような方法が、例えば、Wannemacher, M「Das FPGA-Kochbuch」（「The FPGA cookbook」、図６．４『SRAM cell from XILINX』、第１版、International Thomson Publishing Company、ボン、１９９８年、１１１ページ）（文献１）に開示されている。
別の方法では、これらの入力が、マルチプレクサツリー（multiplexer tree）用の制御入力であってもよい（参照：Wannemacher, M「Das FPGA-Kochbuch」（「The FPGA cookbook」、図７．３６『logic block（CLB）of the XC4000 families』、第１版、International Thomson Publishing Company、ボン、１９９８年、１９７ページ）（文献２））。このマルチプレクサを、論理に基づいて、および／または、トランスミッションゲートに基づいて実現してもよい。
US 6,529,040 B1（文献３）は、ルックアップテーブル（ＬＵＴ）に基づいたＦＰＧＡを開示している。
従来技術で開示されたルックアップテーブルを用いた論理基本セルには、スイッチング速度および／または耐干渉性に不都合がある。さらに、これらの知られている解決策を、多くの用途に適するように設計上十分小型化して実現することができない。したがって、従来技術に開示されているＬＵＴ解決策によってスケーリング（scaling）し続けることは困難である。
これらの知られているＬＵＴアーキテクチャに代わるものとして、従来技術は、個々の論理ゲートを含んだ配線を開示している。該論理ゲートは、所望の論理関数を形成できるものである。しかし、このようなアーキテクチャは、非常に特定の論理関数の形成にしか用いられない。これに対して、取りうる全ての論理マッピング機能の全範囲については、所定の論理ゲートを用いる非常に複雑な方法によってのみ実現可能である。さらに、これらの複雑な論理ゲートは、達成可能なスイッチング速度については制限されている。論理関数の範囲を制限することにより、ＦＰＧＡ設計の場合、自動的で論理的な群分離（automatic logic partitioning）が著しく複雑になる。
他の手法は、複数の論理入力の組み合わせを実現する複雑な論理ゲートを自在に配線できるようにし、可能な入力よりも少ない入力を正確に組み合わせることによって、組み合わせ関数空間を完全にまたはほぼ完全にカバーする（coverage）ことができる、というものである。しかし、このようなことを実現するには、セルの外側の柔軟性がセルの内部論理構成に用いられるので、該柔軟性が制限されているという、不都合がある。さらには、機能マッピングは、通常、複雑である。
さらに、US 5,592,107（文献４）は、構成可能な（configurable）ＮＡＮＤ／ＮＯＲ素子を開示している。
本発明の目的は、特に、面積あたりのコストに耐えられ（with a tenable outlay in respect of area）、信号処理速度が十分に速い、論理基本セルを設けることである。
この目的を、独立特許請求項に記載の特徴を有する、論理基本セル、論理基本セルアレイ、および、論理回路によって達成する。
あらかじめ決定できる論理関数に基づいた、少なくとも３つの入力信号から出力信号を形成するための本発明の論理基本セルは、第１論理関数ブロックを含んでいる。該第１論理関数ブロックは、２つのデータ信号入力部と、データ信号出力部とを有する。該２つのデータ信号入力部には、第１入力信号および第２入力信号が供給できる。該データ信号出力部は、あらかじめ決定できる第１の論理サブ関数（logic subfunction）に基づいて、第１入力信号と第２入力信号との論理的な組み合わせを供給する（logic combination）ためのものである。該論理基本セルは、さらに、第２論理関数ブロックを含んでいる。該第２論理関数ブロックは、２つのデータ信号入力部と、１つのデータ信号出力部とを有する。該２つのデータ信号入力部には、第１入力信号および第２入力信号が供給される。該データ信号出力部は、あらかじめ決定できる第２の論理サブ関数に基づいて、第１入力信号と第２入力信号との論理的な組み合わせを供給するためのものである。さらに、第１ソース／ドレイン端子と、ゲート端子と、第２ソース／ドレイン端子とを有する第１論理トランジスタが設けられている。該第１ソース／ドレイン端子は、第１論理関数ブロックのデータ信号出力部に連結されている。該ゲート端子には、第３入力信号が供給されるようにすることができる。該第２ソース／ドレイン端子では、出力信号が出力されるようにすることができる。さらに、第２ソース／ドレイン端子と、ゲート端子と、第２ソース／ドレイン端子とを有する第２論理トランジスタが設けられている。該第２ソース／ドレイン端子は、第２論理関数ブロックのデータ信号出力部に連結されている。該ゲート端子には、第３入力信号に対して相補的な信号が供給されるようにすることができる。該第２ソース／ドレイン端子は、第１論理トランジスタの第２ソース／ドレイン端子に連結されている。
あらかじめ決定できる論理関数に基づいた、少なくとも４つの入力信号から出力信号を形成するための本発明の論理基本セルアレイは、上述の特徴を有する第１論理基本セルを含んでいる。さらに、第１ソース／ドレイン端子と、ゲート端子と、第２ソース／ドレイン端子とを有する第３論理トランジスタが設けられている。該第１ソース／ドレイン端子には、第１論理基本セルの出力信号が供給されるようにすることができる。該ゲート端子には、第４入力信号が供給されるようにすることができる。該第２ソース／ドレイン端子では、論理基本セルアレイの出力信号が供給されるようにすることができる。さらに、上記論理基本セルアレイは、上述の特徴を有する第２論理基本セルを含んでいる。さらに、第１ソース／ドレイン端子と、ゲート端子と、第２ソース／ドレイン端子とを有する第４論理トランジスタが設けられている。該第１ソース／ドレイン端子には、第２論理基本セルの出力信号が供給されるようにすることができる。該ゲート端子には、第４入力信号に対して相補的な信号が供給されるようにすることができる。該第２ソース／ドレイン端子は、第３論理トランジスタの第２ソース／ドレイン端子に連結されている。
さらに、本発明は、４つよりも多いデータ信号の論理的な組み合わせを形成する論理回路であって、上述の特徴を有する複数の論理基本セルアレイを有する論理回路を供給する。
本発明の基本的な概念は、論理基本セルにおいて、２つの論理関数ブロックによって生成された、入力信号を第１個数分持つ論理結合を２つ、有利な方法で、互いに結合させることに基づいている。その方法は、多数の入力信号の、より複雑な論理関数が、小さなハードウェア費用で実現されるような方法である。実現すべき複雑な論理関数は、いわゆるシャノン分解（Shannon decomposition）に基づいて、より簡素な論理サブ関数にまで明確に引き下げられる。そして、これは、２つの論理トランジスタによる回路構成の点から特に簡素な方法で行われる。
方程式（１）で表される上記シャノン分解により、例えば、３つの入力信号ａ0、ａ1、ａ2の論理関数ｙ（ａ0、ａ1、ａ2）が、２つの論理サブ関数ｙ0（ａ1、ａ0）、ｙ1（ａ1、ａ0）に分解される。この論理サブ関数は、もはや、入力信号に依存しない。論理関数ｙ0、ｙ1からｙの生成は、第３入力信号ａ2およびそれに対して論理的に相補的な信号／ａ2を用いて以下のように行われる。
Figure 0004565003
ｎ個の入力信号の関数ｆにまで一般化すれば、各場合に（ｎ−１）個の入力信号を有する２つのサブ関数ｆ0、ｆ1にまで引き下げられ、以下のような結果になる。
Figure 0004565003
明らかに、本発明の論理基本セルで実現される回路アーキテクチャの基本として、ブール論理の定理（proposition）が用いられている。（ｎ＋１）個の入力信号ａiの関数ｆ（ａn、ａn-1、…、ａ0）は、方程式（２）に基づくブール論理に従い、各場合にｎ個の入力信号ａiの２つの関数ｆ0、ｆ1にまで引き下げることができる。
ｎ＝２、すなわちｎ＋１＝３の場合、３つの入力信号の関数としての全体的な論理関数ｆは、このようにして、それぞれ２つの入力信号を有する２つの論理サブ関数ｆ0、ｆ1にまで引き下げられる。各論理サブ関数ｆ0、ｆ1は、論理基本セルの論理関数ブロックの一つで実現することができる。
本発明では、一般に、各場合に、ｎ個の変数を、（ｎ−１）個の変数を有する２つの関数に引き下げられる。この引き下げは、上述した方法で、第１論理トランジスタおよび第２論理トランジスタを、第１論理関数ブロックおよび第２論理関数ブロックのデータ信号出力部に接続することによって実現される。この実現により、方程式（１）または（２）が成り立つ。方程式（１）または（２）は回路構成の点で特に有利であり、また、少数の使用トランジスタが高速信号処理速度で結合され、また、半導体ウェハー上の必要な面積が小さい。
明らかに、任意の構造を有する第１論理関数ブロックにおいて、論理関数ｙ0（ａ1、ａ0）（または通常、方程式（２）におけるｆ0）は、入力信号ａ0、ａ1を第１論理関数ブロックの入力部に供給するとともに、論理関数ｙ0を実現するような方法で論理関数ブロックをその機能性の点で調整することによって、実現される。さらに、第２論理関数ブロックにおいて、関数ｙ1（ａ1、ａ0）（または通常、方程式（２）におけるｆ1）は、データ信号ａ1、ａ0を２論理関数ブロックの入力部に供給するとともに、出力信号ｙ1（ａ1、ａ0）を第２論理関数ブロックの出力部に供給することによって、実現される。たった２つのトランジスタ、すなわち第１論理トランジスタおよび第２論理トランジスタを用いるだけで、選択可能な論理サブ関数に応じて形成される論理関数値ｙ0、ｙ1（または通常、方程式（２）におけるｆ0、ｆ1）は、第３データ信号ａ2およびそれに対して論理的に相補的な信号／ａ2と結合される。この結合は、それらに関して、方程式（１）または（２）のそれぞれに関して、全体的な関数ｙまたはｆが実現されるようなやり方で行われる。この結合は、本発明のさらに２つの電界効果トランジスタを用いるだけで実現可能であり、この結果、回路構成の点で、データ信号ａ0、ａ1、ａ2の非常に好適な結合が可能になる。
明らかに、本発明は、論理サブ関数ｙ0、ｙ1を第３データ信号ａ2およびその論理的に相補的な信号／ａ2に結合させるための明示的なマルチプレクサの使用を避けている。マルチプレクサの機能性は、明らかに、上記２つの論理トランジスタによって実現されている。
別の言い方をすれば、本発明は、少数のトランジスタで、２つよりも多い入力信号の機能を実現することができ、明示的なマルチプレクサを不要とし、それにより最適な程度に少数のトランジスタしか必要ない。
本発明の重要な特徴の一つは、トランジスタ直列経路における第３スイッチング変数（または、第４スイッチング変数、または、さらなるスイッチング変数）を、「最も高い重要性を有する入力部が出力部を直接切り替える」ようなやり方で、用意するすなわち接続するということにある。
本発明の論理基本セルまたは論理基本セルアレイは、より良い処理可能性の目的のために、高い複雑性を有する論理関数から低い複雑性を有する論理関数へと引き下げることができ、またこのことを、「チップ上に小さい領域しか必要とせず、結合すべき信号の迅速な処理を可能にする回路構成という点で、非常に有利なトランジスタ配置」にて、実現することができる。
別の言い方をすれば、本発明においては、論理基本セルを互いに結合することにより、複数の入力信号に依存した任意の複雑な全体的な論理関数を、より少ない入力信号の、より簡素な複数の論理サブ関数に引き下げることができる。本発明の解決策はブール論理に基づいており、有利で好ましい半導体技術回路アーキテクチャにて実現される。
論理関数ブロックの論理サブ関数（例えばＡＮＤ結合、ＯＲ結合、排他的ＯＲ結合、ＮＡＮＤ結合、ＮＯＲ結合、排他的ＮＯＲ結合など）は、例えば、各論理関数ブロックの論理関数構成入力の構成によって実行される。回路構成の実現のためには、論理関数ブロックは、互いに接続されたトランジスタを有することができる。その場合に、論理関数ブロックの論理関数構成入力に論理関数信号を供給することにより、トランジスタ回路における特定の経路を活性化することができ、あらかじめ決定できる論理関数に関し、このような選択された経路に関する入力信号を処理することができる。
本発明の好ましい他の形態については、従属請求項に記載する。
本発明の論理基本セルの場合、第１論理関数ブロックおよび第２論理関数ブロックは、各場合に、少なくとも１つのさらなるデータ信号入力部を有していてもよい。そのデータ信号入力部のそれぞれに、さらなる入力信号が供給されるようにしてもよい。それにより、論理基本セルは、あらかじめ決定できる論理関数に関し、少なくとも４つの入力信号から出力信号を形成するよう設定される。別の言い方をすれば、この形態では、２つよりも多い入力信号が、各論理関数ブロックに供給される。それにより、対応する論理関数ブロックは、少なくとも３つの入力信号の論理サブ関数を実現する。したがって、本発明の論理基本セルは、全部で３つのデータ信号を互いに結合することには限定されず、任意の個数のデータすなわち入力信号にて、方程式（２）に関して処理することができる。これにより、多くのデータ信号の非常に複雑な結合さえも可能になる。
第１論理関数ブロックおよび第２論理関数ブロックは、各論理サブ関数に関し、互いに接続された複数のデータ信号トランジスタから形成される。したがって、論理基本セルは、完全にトランジスタ（好ましくは電界効果トランジスタ）で構成することができ、それゆえ、シリコンマイクロエレクトロニクスの成熟した方法にて製造が可能である。
論理トランジスタおよびデータ信号トランジスタは第１導電型トランジスタとしてもよく、該第１導電型トランジスタは第１データ信号経路を形成してもよい。さらに、第２データ信号経路は第２導電型トランジスタから形成されてもよい。第２導電型は、第１導電型に対して相補的なものであり、各場合において、第１データ信号経路の各トランジスタに対し、第２データ信号経路に、対応して接続されたトランジスタが設けられている。第１データ信号経路の論理トランジスタの第２ソース／ドレイン端子と、第２データ信号経路の論理トランジスタの第２ソース／ドレイン端子とは、本発明の論理基本セルにおいて、互いに結合していてもよい。
第１導電型トランジスタは、例えばｎ導電型のトランジスタとしてもよく、一方、第２導電型トランジスタは、ｐ導電型のトランジスタとしてもよく、またその逆でもよい。したがって、本発明の論理基本セルは、例えばＣＭＯＳアーキテクチャを用いて形成してもよい。
本発明の論理基本セルは、出力信号が供給されうる評価スイッチを備えていてもよく、また、予備充電スイッチを備えていてもよい。これらのスイッチは、以下のように接続されて、制御されうる。すなわち、評価スイッチが開いて（すなわち信号伝達が許可されるとき）予備充電スイッチが閉じている（すなわち信号伝達が許可されないとき）ときには、出力信号は論理基本セルの出力部に供給される。さらに、予備充電スイッチが開いて（すなわち信号伝達が許可されるとき）評価スイッチが閉じている（すなわち信号伝達が許可されないとき）ときには、論理基本セルの出力部には基準信号が供給される。各場合に評価スイッチおよび予備充電スイッチはトランジスタとしてもよく、特に、電界効果トランジスタまたはバイポーラトランジスタとしてもよい。
この形態では、予備充電スイッチ（予備充電段階）によって、例えば論理基本セルの切り替え期間の前半分の間、出力部が、基準電位にまで予備充電するようにすることができる。評価スイッチによって、所定の論理関数に関して処理される出力信号は、例えば論理基本セルの切り替え期間の後ろ半分（評価段階）の間、出力部に供給されるようにすることができる。
本発明の論理基本セルは、ＣＭＯＳ論理基本セルとして設定してもよい。
本発明の一形態では、論理関数ブロックのうちの少なくとも１つは、プログラマブル論理回路（ＰＬＤ）、書き換え可能ゲートアレイ（ＦＰＧＡ）、マスクプログラムド特定用途向けＩＣ（ｍＡＳＩＣ）、論理ゲート、または、複数の論理ゲート構造、またはルックアップテーブルの構造において形成されていてもよい。本発明では、基本的に、論理関数ブロック用の全ての所望の形態を選択できる。論理関数ブロックがルックアップテーブルである形態の場合、本発明の論理基本セルにおいては、例えば、上記文献３に記載のアーキテクチャを実行することができる。マスクプログラムド特定用途向けＩＣすなわち「構造（structured）ＡＳＩＣ」としての論理関数ブロックを実現する場合は、論理関数ブロックの所望の論理サブ関数は、論理関数ブロック内のトランジスタの配線によって実現することができる。つまり、ビアまたは他の固定するように導入された結合素子を用いて、特定の一つの信号経路または複数の信号経路は、このような「ストラクチャドＡＳＩＣ」のトランジスタ構成内に許容されるようにすることができ、その結果、固定された論理関数は、論理関数ブロックに永久に割り当てられる。
実現しうる論理サブ関数は、少なくとも１つの論理関数ブロックの少なくとも１つの論理的な構成入力部にて、不変のやり方であらかじめ決定してもよい。この形態では、論理関数ブロックは、常に、その論理関数ブロックに対して固定的に割り当てられて不変である論理サブ関数を実行する。これは、その論理サブ関数は、所定の信号（または動作電圧）の供給によって、論理的構成の入力部に固定的に設定されるからである。所定の論理サブ関数は、論理関数ブロックのトランジスタの短絡または対応する配線の結合によって、配線を用いるやり方で、実現することができる。それゆえ、論理関数ブロックの一つまたは複数の端子を介して規定の方法で互いに接続されたトランジスタに、所定の電位（例えば動作電圧、接地電位）を供給することができる。論理関数ブロックの固定された所定の論理サブ関数を考えると、少なくとも一つの論理構成の入力部に結合された記憶装置であって、実現可能な論理サブ関数をあらかじめ決めておくための情報を格納できる記憶装置を供給することができる。したがって、このような記憶装置は、論理関数ブロックの論理サブ関数が符号化されるようなデータワード、例えばバイナリデータワードとして、データワードを格納する。
上記の構成の代わりに、実現できる論理サブ関数は、供給しうる信号によって、各論理関数ブロックの少なくとも１つの論理的な構成入力部にて、可変のやり方で決定してもよい。このような構成の論理関数ブロックの場合は、論理関数ブロックは、論理関数ブロックのトランジスタの制御入力部の（例えば一時的に）変化する電位によって、論理基本セルに対してあらかじめ定められた任意の所望の論理関数を実行することができる。
この筋書きでは、論理関数ブロックは、上位の論理基本セルの可変で論理的な構成要素として、または、それのさらに上位の論理基本セルアレイの可変で論理的な構成要素として、接続することができ、それにより、柔軟な回路アーキテクチャが可能になる。
本発明の論理基本セルは、論理値「１」または「０」を持つデジタルデータ信号を処理するように設定されることが好ましい。
本発明の論理基本セルの模範的な形態では、さらに、論理関数ブロックのうちの少なくとも１つは、第１入力信号に対して論理的に相補的な信号が供給されうる第１補助データ信号入力部と、第２入力信号に対して論理的に相補的な信号が供給されうる第２補助データ信号入力部とを有している。上記第１データ信号入力部と上記第２データ信号入力部との間には、第１論理選択素子が形成される。上記第１データ信号入力部と上記第２補助データ信号入力部との間には、第２論理選択素子が形成される。上記第２データ信号入力部と上記第１補助データ信号入力部との間には、第３論理選択素子が形成される。上記第１データ補助信号入力部と上記第２補助データ信号入力部との間には、第４論理選択素子が形成される。上記論理選択素子によって選択された論理関数に関する２つのデータ信号の論理的な組み合わせを、データ信号出力部に供給することができる。
この形態について、論理基本セルの論理関数ブロックのうちの少なくとも１つが実際の回路に備えられており、非常に少ない構成要素（例えばトランジスタ）しか必要とすることなく、ｎ個の入力部による組み合わせの関数空間の完全なマッピングが実現される。つまり、論理関数ブロックのこの形態によって、最適に相互接続された論理選択素子、および、データ信号入力部において、２つのデータ信号のいかなる、あり得る論理的な組み合わせもが、実現可能である。論理基本セルの論理トランジスタの結合において、回路の点では３つのデータ信号の非常に効率的な結合が可能になる。明らかに、論理関数ブロックの論理選択素子は、本発明の論理基本セルによって実現される論理関数をその論理選択素子が決定するように、構成される。これは例えば、配線で接続されて実現される論理選択素子によって実現することができる。すなわち、この場合には、論理関数は、論理選択素子によって決定されるデータ信号入力部の固定配線によって決定される。別の方法として、論理選択素子は例えば、論理選択トランジスタとして備えることができる。実現すべき論理関数は、この論理トランジスタのゲート端子に論理選択信号を供給することによって決定される。
この論理関数ブロックのアーキテクチャは、非常に低い回路費用で実現される２つの入力部のいかなる、可能性のある論理関数をも、実現可能にする非常に簡素な構造を構成している。上記の形態に基づいた特に小型の論理関数ブロックを実現することにより、チップ面積を節約でき、それにより、論理基本セルの小型化を実現できる。
論理選択素子は、固定のハードウェア素子でもよい。この実現に関し、所望の論理関数は、あらかじめ一旦固定的に決定される。正確に言うと、所定の方法で、４つのデータ信号入力部の配線によって、決定される。データ信号入力部に供給される個々のデータ信号缶の所定の結合は、論理選択素子の相互接続によりあらかじめ決定され、それにより、明白な論理関数が導かれる。
上記構成に関し、論理選択素子は、複数の金属面および／またはビアによって実現してもよい。
本発明の上記構成に基づいた論理関数ブロックの場合、第１論理選択素子は、第１論理選択信号によって制御されうる第１論理トランジスタとすることができる。第２論理選択素子は、第２論理選択信号によって制御されうる論理トランジスタとすることができる。第３論理選択素子は、第３論理選択信号によって制御されうる第３論理トランジスタとすることができる。第４論理選択素子は、第４論理選択素子によって制御されうる第４論理トランジスタとすることができる。この形態では、４つの論理選択信号が論理トランジスタに供給される。好ましくは、そのゲート端子に供給される。それにより、データ信号入力部にて、データ信号の非常に特有な結合を実現することができる。実現される論理関数は、種々の方法であらかじめ決定されうる、この特有の結合に関して、あらかじめ決定される。
さらに、上記形態に基づいた論理関数ブロックは、４つのデータ信号トランジスタを有してもよい。各場合において、そのゲート端子にて、データ信号または論理的に相補的なデータ信号のうちの一つが供給されるようにすることができる。この形態では、４つのデータ信号、すなわち、第１データ信号およびそれに対して論理的に相補的な信号と、第２データ信号およびそれに対して論理的に相補的な信号とが、４つのデータ信号トランジスタのゲート端子を介して論理関数ブロックに結合される。
上記の形態では、第１データ信号トランジスタは、第１ソース／ドレイン端子が、第１論理トランジスタの第１ソース／ドレイン端子、および、第２論理トランジスタの第２ソース／ドレイン端子に結合されるように、接続されていてもよい。さらに、第２データ信号トランジスタの第２ソース／ドレイン端子は、第３データ信号トランジスタの第１ソース／ドレイン端子と結合されていてもよい。
第３データ信号トランジスタは、その第２ソース／ドレイン端子が、第４論理トランジスタの第１ソース／ドレイン端子、および、第２論理トランジスタの第１ソース／ドレイン端子に結合されるように、接続されていてもよい。
第２データ信号トランジスタは、その第１ソース／ドレイン端子が、第１論理トランジスタの第２ソース／ドレイン端子、および、第３論理トランジスタの第２ソース／ドレイン端子に結合されるように、接続されていてもよい。第１データ信号トランジスタの第２ソース／ドレイン端子は、第４のデータ信号トランジスタの第１ソース／ドレイン端子に結合されていてもよい。第４のデータ信号トランジスタは、その第２ソース／ドレイン端子が、第３論理トランジスタの第２ソース／ドレイン端子、および、第４論理トランジスタの第２ソース／ドレイン端子に結合されるように、接続されていてもよい。
上記４つのデータ信号トランジスタと４つの論理トランジスタとの相互接続により、データ信号の結合のための可能な論理関数を実現するための論理基本セルの論理関数ブロックを好適に実現できる回路を提供できる。
論理基本セルの形態を記載したが、これらの形態は本発明の論理基本セルアレイおよび本発明の論理回路にも適用される。
本発明の模範的な形態を図に示し、以下に詳述する。
図１は、本発明の模範的な一実施形態にかかる論理基本セルを示す図である。
図２は、４つの論理選択信号の値と、図１の論理基本セルによって実現される論理関数との間の相関を示す表である。
図３は、本発明の模範的な一実施形態にかかる論理基本セルの論理関数ブロックを示す図である。
図４は、本発明の模範的な第１実施形態にかかる論理基本セルアレイを示す図である。
図５は、本発明の模範的な第２実施形態にかかる論理基本セルアレイを示す図である。
図６Ａおよび図６Ｂは、本発明の模範的な一実施形態にかかる論理基本セルの論理関数ブロックのｐ‐ＭＯＳ部分経路およびｎ‐ＭＯＳ部分経路を示す図である。
異なる図における同じまたは類似の素子には、同じ参照符号を付している。
図は概略的であり、縮尺どおりではない。
図１に関して、本発明の模範的な一実施形態にかかる論理基本セル１００について、以下に示す。
論理基本セル１００は、ｎ‐ＭＯＳトランジスタを含む第１データ信号経路１０１と、ｐ‐ＭＯＳトランジスタを含む第２データ信号経路１０２とを有している。第１データ信号経路１０１は、第１論理関数ブロック１６０と第２論理関数ブロック１７０とを含んでいる。第２データ信号経路１０２は、第１論理関数ブロック１４０と第２論理関数ブロック１５０とを含んでいる。
第１データ信号経路１０１の第１論理関数ブロック１６０の構造について、以下に詳述する。
第１データ信号経路１０１の第１論理関数ブロック１６０は、第１データ信号入力部１０３を有している。この第１データ信号入力部１０３には、第１データ信号ａ0に対して相補的な第１補助データ信号／ａ0が供給される。さらに、第２データ信号ａ1に対して相補的な第２補助データ信号／ａ1が、第２データ信号入力部１０４に供給される。第３データ信号入力部１０５には、第１データ信号ａ0が供給される。さらに、第４データ信号入力部１０６には、第２データ信号ａ1が供給される。
第１論理関数ブロック１６０の出力信号、すなわち、あらかじめ決定できる論理サブ関数に基づいた第１入力信号ａ0、／ａ0と第２入力信号ａ1、／ａ1とを論理的に組み合わせたものの出力信号が、第１データ信号経路１０１の第１論理関数ブロック１６０のデータ信号出力部１０７ｂから出力される。
第１ｎ‐ＭＯＳ論理選択トランジスタ１０８が、第１データ信号入力部１０３と第２データ信号入力部１０４との間の第１論理選択素子として設けられている。この第１ｎ‐ＭＯＳ論理選択トランジスタ１０８は、第１論理選択信号ｓ0によって制御される。さらに、第２ｎ‐ＭＯＳ論理選択トランジスタ１０９が、第１データ信号入力部１０３と第４データ信号入力部１０６との間の第２論理選択素子として設けられている。この第２ｎ‐ＭＯＳ論理選択トランジスタ１０９は、第２論理選択信号ｓ1によって制御される。さらに、第３ｎ‐ＭＯＳ論理選択トランジスタ１１０が、第２データ信号入力部１０４と第３データ信号入力部１０５との間の第３の論理選択素子として設けられている。この第３ｎ‐ＭＯＳ論理選択トランジスタ１１０は、第３論理選択信号ｓ2によって制御される。第４ｎ‐ＭＯＳ論理選択トランジスタ１１１が、第３データ信号入力部１０５と第４データ信号入力部１０６との間に第４論理選択素子として接続されている。この第４ｎ‐ＭＯＳ論理選択トランジスタ１１１は、第４論理選択信号ｓ3によって制御される。
第１データ信号入力部１０３は、第１ｎ‐ＭＯＳデータ信号トランジスタ１１２のゲート領域に連結されている。第２データ信号入力部１０４は、第２ｎ‐ＭＯＳデータ信号トランジスタ１１３のゲート領域に連結されている。第３データ信号入力部１０５は、第３ｎ‐ＭＯＳデータ信号トランジスタ１１４のゲート領域に連結されている。第４データ信号入力部１０６は、第４ｎ‐ＭＯＳデータ信号トランジスタ１１５のゲート領域に連結されている。
第１ｎ‐ＭＯＳデータ信号トランジスタ１１２は、その第１ソース／ドレイン端子が第１ｎ‐ＭＯＳ論理選択トランジスタ１０８の第１ソース／ドレイン端子と第２ｎ‐ＭＯＳ論理選択トランジスタ１０９の第１ソース／ドレイン端子とに連結されているように、接続されている。第１ｎ‐ＭＯＳデータ信号トランジスタ１１２の第２ソース／ドレイン端子は、第３ｎ‐ＭＯＳデータ信号トランジスタ１１４の第１ソース／ドレイン端子に連結されている。該第２ソース／ドレイン端子には、供給電位（electrical supply potential）１２６が印加される。第３ｎ‐ＭＯＳデータ信号トランジスタ１１４は、その第２ソース／ドレイン端子が第４ｎ‐ＭＯＳ論理選択トランジスタ１１１の第１ソース／ドレイン端子と第３ｎ‐ＭＯＳ論理選択トランジスタ１１０の第１ソース／ドレイン端子とに連結されているように、接続されている。第２ｎ‐ＭＯＳデータ信号トランジスタ１１３は、その第１ソース／ドレイン端子が第１ｎ‐ＭＯＳ論理選択トランジスタ１０８の第２ソース／ドレイン端子と第３ｎ‐ＭＯＳ論理選択トランジスタ１１０の第２ソース／ドレイン端子とに連結されているように、接続されている。第２ｎ‐ＭＯＳデータ信号トランジスタ１１３の第２ソース／ドレイン端子は、第４ｎ‐ＭＯＳデータ信号トランジスタ１１５の第１ソース／ドレイン端子に連結されている。第４ｎ‐ＭＯＳデータ信号トランジスタ１１５は、その第２ソース／ドレイン端子が第２ｎ‐ＭＯＳ論理選択トランジスタ１０９の第２ソース／ドレイン端子と第４ｎ‐ＭＯＳ論理選択トランジスタ１１１の第２ソース／ドレイン端子とに連結されているように、接続されている。第２ｎ‐ＭＯＳデータ信号トランジスタ１１３の第２ソース／ドレイン端子と第４ｎ‐ＭＯＳデータ信号トランジスタ１１５の第１ソース／ドレイン端子とは、データ信号出力部１０７ｂに連結されている。
第２データ信号ａ1に対して相補的なデータ信号／ａ1は、上記第２データ信号ａ1から第１インバータ１２４を介して生成される。第１データ信号ａ0に対して相補的なデータ信号／ａ0は、上記第１データ信号ａ0から第２インバータ１２５を介して生成される。第３データ信号ａ2に対して相補的なデータ信号／ａ2は、上記第３データ信号ａ2から第３インバータ１２８を介して生成される。
上記の模範的な実施形態では、第１データ信号経路１０１の第２論理関数ブロック１７０は、第１データ信号経路１０１の第１論理関数ブロック１６０と全く同じように構成されている。しかし、第２論理関数ブロック１７０によって実現される論理サブ関数は、第１論理関数ブロック１６０によって実現される論理サブ関数とは異なっていてもよい。すなわち、図１に示すように、第１データ信号経路１０１の第２論理関数ブロック１７０の論理選択信号ｓ4〜ｓ7が、第１論理関数ブロック１６０の論理関数信号ｓ0〜ｓ3とは異なるように設計されている。これにより、論理関数ブロック１６０、１７０のそれぞれにおいて、入力信号ａ0、ａ1、／ａ0、／ａ1の任意の論理的な組み合わせを、互いの影響を受けずに実現できる。
さらに、第１ソース／ドレイン端子と、ゲート端子と、第２ソース／ドレイン端子とを有する第１ｎ‐ＭＯＳ論理トランジスタ１２９が、設けられている。該第１ソース／ドレイン端子は、第１論理関数ブロック１６０のデータ信号出力部１０７ｂに連結されている。該ゲート端子には、第３データ信号ａ2に対して相補的な第３補助入力信号／ａ2が供給される。該第２ソース／ドレイン端子では、所定の論理関数に従って、３つの入力信号ａ0、ａ1、ａ2と、それらの論理的に相補的な信号／ａ0、／ａ1、／ａ2とから、論理基本セル１００の出力信号が形成される。さらに、論理基本セル１００において、第１ソース／ドレイン端子と、ゲート端子と、第２ソース／ドレイン端子とを有する第２ｎ‐ＭＯＳ論理トランジスタ１３０が、設けられている。該第１ソース／ドレイン端子は、第２論理関数ブロック１７０の第１データ信号出力部に連結されている。該ゲート端子には、第３データ信号ａ2が供給される。該第２ソース／ドレイン端子は、第１ｎ‐ＭＯＳ論理トランジスタ１２９の第２ソース／ドレイン端子に連結されている。
第２データ信号経路１０２の構造について、以下に記載する。
この構造は、第１データ信号経路１０１に対して反対称的に接続されている。これにより、第２データ信号経路１０２には、第１論理関数ブロック１４０および第２論理関数ブロック１５０が、該第１データ信号経路１０１と同様に設けられている。第２データ信号経路１０２には、第１ｎ‐ＭＯＳ論理選択トランジスタ１０８の代わりに、第１ｐ‐ＭＯＳ論理選択トランジスタ１１６が設けられている。第２ｎ‐ＭＯＳ論理選択トランジスタ１０９は、第２ｐ‐ＭＯＳ論理選択トランジスタ１１７に置き換えられる。第３ｎ‐ＭＯＳ論理選択トランジスタ１１０は、第３ｐ‐ＭＯＳ論理選択トランジスタ１１８に置き換えられる。第４ｎ‐ＭＯＳ論理選択トランジスタ１１１は、第４ｐ‐ＭＯＳ論理選択トランジスタ１１９に置き換えられる。第１ｎ‐ＭＯＳデータ信号トランジスタ１１２は、第１ｐ‐ＭＯＳデータ信号トランジスタ１２０に置き換えられる。第２ｎ‐ＭＯＳデータ信号トランジスタ１１３は、第２ｐ‐ＭＯＳデータ信号トランジスタ１２１に置き換えられる。第３ｎ‐ＭＯＳデータ信号トランジスタ１１４は、第３ｐ‐ＭＯＳデータ信号トランジスタ１２２に置き換えられる。第４ｎ‐ＭＯＳデータ信号トランジスタ１１５は、第４ｐ‐ＭＯＳデータ信号トランジスタ１２３に置き換えられる。データ信号トランジスタ１２０〜１２３のゲート端子に供給される信号は、ｎ‐ＭＯＳデータ信号経路１０１のデータ信号トランジスタ１１２〜１１５のゲート端子に供給される信号と比べて、反転した信号である。したがって、第１ｐ‐ＭＯＳデータ信号トランジスタ１２０のゲートにａ0が存在している（present）一方で、第１ｎ‐ＭＯＳデータ信号トランジスタ１１２のゲートには／ａ0が存在している。第２ｐ‐ＭＯＳデータ信号トランジスタ１２１のゲートにａ1が存在している一方で、第２ｎ‐ＭＯＳデータ信号トランジスタ１１３のゲートには／ａ1が存在している。第３ｐ‐ＭＯＳデータ信号トランジスタ１２２のゲートに／ａ0が存在している一方で、第３ｐ‐ＭＯＳデータ信号トランジスタ１１４のゲートにはａ0が存在している。第４ｐ‐ＭＯＳデータ信号トランジスタ１２３のゲートに／ａ1が存在している一方で、第４ｎ‐ＭＯＳデータ信号トランジスタ１１５のゲートにはａ1が存在している。
２つデータ信号経路１０１、１０２の反対称性とは、それらの互いの配列は基本的に鏡面対称になっているが、互いに対応したトランジスタの導電型が互いに相補的であり、互いに対応したデータ信号トランジスタの入力部に供給されるデータ信号が同様に互いに相補的であるということを意味している、と理解されるべきである。しかし、互いに対応した論理選択トランジスタの入力部に供給される論理選択信号は、２つデータ信号経路１０１、１０２において同じである。
第１ｐ‐ＭＯＳデータ信号トランジスタ１２０と第３ｐ‐ＭＯＳデータ信号トランジスタ１２２との互いに連結されているソース／ドレイン端子には、供給電位１２７が印加される。さらに、第２ｐ‐ＭＯＳデータ信号トランジスタ１２１と第４ｐ‐ＭＯＳデータ信号トランジスタ１２３との互いに連結されているソース／ドレイン端子は、データ信号出力部１０７ａに連結されている。論理関数ブロック１４０においてあらかじめ決定された論理サブ関数において論理関数ブロック１４０内の入力信号ａ0、ａ1の処理（processing）に対応した出力信号が、第１論理関数ブロック１４０のデータ信号出力部１０７ａから出力される。第１ｐ‐ＭＯＳ論理トランジスタ１３１が、第１ソース／ドレイン端子と、ゲート端子と、第２ソース／ドレイン端子とを有している。該第１ソース／ドレイン端子は、第１論理関数ブロック１４０のデータ信号出力部１０７ａに連結されている。該ゲート端子には、第３入力信号ａ2が供給される。該第２ソース／ドレイン端子では、論理基本セル１００の出力信号が出力される。さらに、第１ソース／ドレイン端子と、ゲート端子と、第２ソース／ドレイン端子とを有する第２ｐ‐ＭＯＳ論理トランジスタ１３２が、備えられている。該第１ソース／ドレイン端子は、第２データ信号経路１０２の第２論理関数ブロック１５０のデータ信号出力部１０７ａに連結されている。該ゲート端子には、第３入力信号ａ2に対して相補的な信号／ａ2を供給できる。該第２ソース／ドレイン端子は、第１ｐ‐ＭＯＳ論理トランジスタ１３１の第２ソース／ドレイン端子に連結されている。
その結果、あらかじめ決定できる論理関数の、３つの入力信号ａ0、ａ1、ａ2と、それらの論理的に相補的な信号／ａ0、／ａ1、／ａ2とを組み合わせた出力信号ｙが、論理選択トランジスタ１２８〜１３２の第２ソース／ドレイン端子から出力される。
論理基本セル１００は、３つの入力ａ0、ａ1、ａ2の最適化された論理基本セルを、スタティック標準ＣＭＯＳ回路技術（static standard CMOS circuitry）を用いて実現したものである。第１論理選択信号ｓ0から第４論理選択信号ｓ3をあらかじめ決定することにより、第１データ信号経路１０１および第２データ信号経路１０２の第１論理関数ブロック１４０、１６０において、どの論理サブ関数を論理関数ブロック１４０、１６０によって実現するべきかがあらかじめ明確に決定する。したがって、第１論理選択信号ｓ0から第４論理選択信号ｓ3をあらかじめ決定することにより、論理選択トランジスタ１０８〜１１１および１１６〜１１９の各チャネル領域が導通しているか、導通していないかが、確定する。これにより、論理関数ブロック１４０、１６０内の特定の信号経路を許可でき、それ以外の信号経路を不許可にする。これにより、論理選択信号ｓ0〜ｓ3をあらかじめ決定することにより規定された論理サブ関数に従った、入力信号ａ0、ａ1、／ａ0、／ａ1の組み合わせを規定できる。
同様に、第２論理関数ブロック１５０、１７０において対応する第５論理選択信号ｓ4から第８論理選択信号ｓ7をあらかじめ決定することにより、導通したトランジスタ経路が、あらかじめ決定される。これにより、これらのトランジスタ経路においても、２つの入力変数ａ0、ａ1のあらかじめ決定できる論理サブ関数を実現できる。
論理関数ブロック１４０、１５０、１６０、１７０の出力信号と、第３データ信号ａ2およびその論理的に相補的な値／ａ2との組み合わせが、論理トランジスタ１２９〜１３２を用いて達成される。これにより、図１の回路によって、方程式（１）が、回路技術に従って明確に（clearly）実現される。これにより、出力信号ｙが、広域データ信号出力部（global data signal output）から出力される。
したがって、本発明の論理基本セル１００によって、ほんのわずかなトランジスタを用いて３つの入力による関数（functions）を実現できる。ここで、明瞭な（explicit）マルチプレクサを用いない。トランジスタの数を少なくすることができるという原理は、最も高い重要度（significance）を有する入力部が出力部を直接切り替えるように、トランジスタの直列経路（transistor series path）の中の第３トランジスタ（または、一般的には任意のさらなるスイッチング変数（switching variable））を構成することにある。
論理基本セル１００の回路は、第１ｐチャネルトランジスタ回路（transistor network）１４０および第２ｐチャネルトランジスタ回路１５０と、第１ｎチャネルトランジスタ回路１６０および第２ｎチャネルトランジスタ回路１７０とに明確に細分されている。第１ｐチャネルトランジスタ回路１４０と第１ｎチャネルトランジスタ回路１６０とは、ともに、ｓ0〜ｓ3の切り替え割り当て（switch allocation）に応じて２つの入力の任意の関数（function）を実現する回路を構成している。ａ2が論理値「０」であると仮定すると、この関数は３つの入力の関数の出力を構成する。第２ｐチャネルトランジスタ回路１５０と第２ｎチャネルトランジスタ回路１７０とは、ともに、ｓ4〜ｓ7の切り替え割り当てに応じて２つの入力の任意の関数を実現する回路を構成している。ａ2が論理値「１」であると仮定すると、この関数は３つの入力の関数の出力を構成する。したがって、方程式（１）による３つの入力の関数のシャノン分解は、ここでも実現される。マルチプレクサの機能性を実現する機能単位は、ｃ＿（ｎ−１）＿ＭＯＳ構造（ｎは入力の数）によって実現された。
図２に示した表２００は、第２データ信号経路１０２の第１論理関数ブロック１４０の例と、第１データ信号経路１０１の第１論理関数ブロック１６０とに関して、論理選択信号ｓ0〜ｓ3の様々な順列に対してどの論理サブ関数ｙTがあらかじめ決定されるかを示している。例えば、第１論理選択信号ｓ0の論理値が「１」であり、第２論理選択信号ｓ1から第４論理選択信号ｓ3の論理値がそれぞれ「０」である場合、データ信号ａ0とａ1とは、ＯＲ論理サブ関数に従って、組み合わされる。
表２００は、スイッチング変数ｓ0〜ｓ3の割り当てを示している。この割り当てによって、２つデータ信号ａ0およびａ1を組み合わせるための全ての可能な１６の論理関数を設定できる。図１に示したように複数の論理関数ブロック１４０、１５０、１６０、１７０が互いに接続されていることにより、方程式（２）を用いて、より有効でより複雑な関数が構成される。第３データ信号ａ2の影響（influences）は、図１に示した相互に連結した論理トランジスタ１２９〜１３２によって実現される。
図３を参照しながら、模範的な一実施形態にかかる論理関数ブロック３００について以下に記載する。この論理関数ブロック３００は、論理関数ブロック１４０、１５０、１６０、１７０の代わりに本発明の論理基本セル（例えば、図１の論理基本セル１００）において実行され、同様に、任意に選択可能な論理サブ関数を実現できるものである。
初めに、本発明の論理基本セルの論理関数ブロック３００の機能性におけるブール論理に基づいた理論的基礎について記載する。
ブール関数を、ｎ個の入力の積項（product terms）のＯＲ組み合わせ（OR combination）として標準的な論理積正規形で表現できる（図３では、例えば、２つの入力信号ａ1、ａ0が供給されるので、ｎ＝２である）。これらのｎ個の入力は、２n積項に割り当てられている（assigned）。
標準ＣＭＯＳ論理を適用して、関数の論理値「１」の積項は、ｐチャネルトランジスタの直列経路として実現される。論理値「０」は、同様に、ｎチャネルトランジスタの直列経路として実現される。これに応じて、ｎ個の入力に供給された信号を互いに論理的に組み合わせる全ての論理関数を、明らかに（clearly）積項が接続されるかあるいは切断されることにより、２n個の積項から構成できる。
２つの入力ａ0、ａ1には、以下の式が当てはまる。
Figure 0004565003
Figure 0004565003
ここで、
ｋi＝｛０,１｝（ｉ＝０、１、・・・７） （５）
である。
各関数ｙ＝ｆ（ａ0、ａ1）は、スイッチング係数または論理関数変数ｋ0〜ｋ7の４つの値が論理値「１」に設定され、残りの値が論理値「０」に設定されることにより、形成される。ＣＭＯＳ論理においてｐチャネルトランジスタが、制御端子またはゲート端子において電位「０」でＯＦＦ状態になり、一方、ｎチャネルトランジスタが、電位が値「１」である場合にＯＦＦ状態になるので、方程式（３）、（４）の積項を、互いに排除しあう（exclusive）対を形成するように順序付ける（ordered）ことができる。方程式（３）、（４）では、各第１の積項は、各第２の積項、各第３の積項、および、各第４の積項と同様に、互いに論理的に排除しあっている（exclude）。
スイッチング係数ｋiには、以下の関係が当てはまる。
Figure 0004565003
方程式（４）、（５）、（６）から、４つの独立したスイッチング変数（independent switching valiables）ｃ0、ｃ1、ｃ2、ｃ3を形成するために組み合わせた後、以下の式が得られる。
Figure 0004565003
Figure 0004565003
ここで、
ｃi＝｛０、１｝（ｉ＝０、１、・・・３） （９）
である。
図３は、論理基本セル１００の可能な論理関数ブロック１４０、１５０、１６０、１７０としてのトランジスタに基づいて、方程式（７）、（８）に関する関数（function）を半導体技術によって実現したことを示すものである。
図３の論理関数ブロック３００の場合、第１データ信号ａ0が、第１データ信号入力部３５０に供給される。さらに、第２データ信号ａ1が、第２データ信号入力部３５１に供給される。第１インバータ回路３０１によって、第１データ信号ａ0から、該第１データ信号ａ0に対して相補的な信号／ａ0を形成する。第１データ信号入力部３５０は、第１ｎ‐ＭＯＳインバータトランジスタ３０２のゲート領域に連結されている。さらに、第１データ信号入力部３５０は、第１ｐ‐ＭＯＳインバータトランジスタ３０３のゲート端子に連結されている。第１ｐ‐ＭＯＳインバータトランジスタ３０３の第１ソース／ドレイン領域には、供給電位３０７を印加する。第１ｐ‐ＭＯＳインバータトランジスタ３０３の第２ソース／ドレイン領域は、第１ｎ‐ＭＯＳインバータトランジスタ３０２の第１ソース／ドレイン領域に連結されている。該第２ソース／ドレイン領域には、接地電位３０８が印加される。
さらに、第２インバータ回路３０４が設けられている。該第２インバータ回路３０４によって、第２データ信号ａ1から、その論理的に相補的な信号／ａ1を形成する。第２データ信号入力部３５１は、第２ｎ‐ＭＯＳインバータトランジスタ３０５と第２ｐ‐ＭＯＳインバータトランジスタ３０６とのゲート端子に連結されている。これらのトランジスタ３０５、３０６が、第２インバータ回路３０４を構成している。第２ｐ‐ＭＯＳインバータトランジスタ３０６の第１ソース／ドレイン領域は、第１ｐ‐ＭＯＳインバータトランジスタ３０３の第１ソース／ドレイン領域に連結されている。一方、第２ｐ‐ＭＯＳインバータトランジスタ３０６の第２ソース／ドレイン端子は、第２ｎ‐ＭＯＳインバータトランジスタ３０５の第１ソース／ドレイン端子に連結されている。第２ｎ‐ＭＯＳインバータトランジスタ３０５の第２ソース／ドレイン端子には、接地電位３０８が印加されている。
図３に示したように、データ信号と、その論理的に相補的な値とは、信号経路ユニット３０９に供給される。信号／ａ0は、第１信号経路入力部３１０に供給される。信号／ａ1は、第２信号経路入力部３１１に供給される。信号ａ0は、第３信号経路入力部３１２に供給される。信号ａ1は、第４信号経路入力部３１３に供給される。
信号経路ユニット３０９は、第１ｐ‐ＭＯＳ論理トランジスタ３１４〜第１２ｐ‐ＭＯＳ論理トランジスタ３２５、および、第１ｎ‐ＭＯＳ論理トランジスタ３２６〜第１２ｎ‐ＭＯＳ論理トランジスタ３３７から構成されている。第１ｐ‐ＭＯＳ論理トランジスタ３１４〜第１２ｐ‐ＭＯＳ論理トランジスタ３２５は、第１信号経路サブユニットを構成している。一方、第１ｎ‐ＭＯＳ論理トランジスタ３２６〜第１２ｎ‐ＭＯＳ論理トランジスタ３３７は、第２信号経路サブユニットを構成している。
第１論理関数入力部３３８には、第１論理関数信号ｃ0が供給される。第２論理関数入力部３３９には、第２論理関数信号ｃ1が供給される。第３論理関数入力部３４０には、第３論理関数信号ｃ2が供給される。第４論理関数入力部３４１には、第４論理関数信号ｃ3が供給される。
第４論理関数入力部３４１は、第９ｐ‐ＭＯＳ論理トランジスタ３２２のゲート端子と、 第１ｎ‐ＭＯＳ論理トランジスタ３２６のゲート端子とに連結されている。第３論理関数入力部３４０は、第１０ｐ‐ＭＯＳ論理トランジスタ３２３と第２ｎ‐ＭＯＳ論理トランジスタ３２７とのゲート端子に連結されている。第２論理関数入力部３３９は、第１１ｐ‐ＭＯＳ論理トランジスタ３２４と第３ｎ‐ＭＯＳ論理トランジスタ３２８とのゲート端子に連結されている。第１論理関数入力部３３８は、第１２ｐ‐ＭＯＳ論理トランジスタ３２５と第４ｎ‐ＭＯＳ論理トランジスタ３２９とのゲート端子に連結されている。
第１データ信号入力部３１０は、第５ｎ‐ＭＯＳ論理トランジスタ３３０と、第６ｐ‐ＭＯＳ論理トランジスタ３１９と、第７ｎ‐ＭＯＳ論理トランジスタ３３２と、第４ｐ‐ＭＯＳ論理トランジスタ３１７とのゲート端子に連結されている。第２データ信号入力部３１１は、第９ｎ‐ＭＯＳ論理トランジスタ３３４と、第１０ｎ‐ＭＯＳ論理トランジスタ３３５と、第３ｐ‐ＭＯＳ論理トランジスタ３１６と、第８ｐ‐ＭＯＳ論理トランジスタ３２１とのゲート端子に連結されている。第３データ信号入力部３１２は、第５ｐ‐ＭＯＳ論理トランジスタ３１８と、第６ｎ‐ＭＯＳ論理トランジスタ３３１と、第７ｐ‐ＭＯＳ論理トランジスタ３２０と、第８ｎ‐ＭＯＳ論理トランジスタ３３３とのゲート端子に連結されている。第４データ信号入力部３１３は、第１ｐ‐ＭＯＳ論理トランジスタ３１４と、第２ｐ‐ＭＯＳ論理トランジスタ３１５と、第１１ｎ‐ＭＯＳ論理トランジスタ３３６と、第１２ｎ‐ＭＯＳ論理トランジスタ３３７とのゲート端子に連結されている。
第１ｐ‐ＭＯＳ論理トランジスタ３１４〜第４ｐ‐ＭＯＳ論理トランジスタ３１７の第１ソース／ドレイン端子には、供給電圧３０７の電位が印加される。第１ｐ‐ＭＯＳ論理トランジスタ３１４の第２ソース／ドレイン端子は、第５ｐ‐ＭＯＳ論理トランジスタ３１８の第１ソース／ドレイン端子に連結されている。該第５ｐ‐ＭＯＳ論理トランジスタ３１８の第２ソース／ドレイン端子は、第９ｐ‐ＭＯＳ論理トランジスタ３２２の第１ソース／ドレイン端子に連結されている。第２ｐ‐ＭＯＳ論理トランジスタ３１５の第２ソース／ドレイン端子は、第６ｐ‐ＭＯＳ論理トランジスタ３１９の第１ソース／ドレイン端子に連結されている。該第６ｐ‐ＭＯＳ論理トランジスタ３１９の第２ソース／ドレイン端子は、第１０ｐ‐ＭＯＳ論理トランジスタ３２３の第１ソース／ドレイン端子に連結されている。第３ｐ‐ＭＯＳ論理トランジスタ３１６の第２ソース／ドレイン端子は、第７ｐ‐ＭＯＳ論理トランジスタ３２０の第１ソース／ドレイン端子に連結されている。該第７ｐ‐ＭＯＳ論理トランジスタ３２０の第２ソース／ドレイン端子は、第１１ｐ‐ＭＯＳ論理トランジスタ３２４の第１ソース／ドレイン端子に連結されている。第４ｐ‐ＭＯＳ論理トランジスタ３１７の第２ソース／ドレイン端子は、第８ｐ‐ＭＯＳ論理トランジスタ３２１の第１ソース／ドレイン端子に連結されている。該第８ｐ‐ＭＯＳ論理トランジスタ３２１の第２ソース／ドレイン端子は、第１２ｐ‐ＭＯＳ論理トランジスタ３２５の第１ソース／ドレイン端子に連結されている。
第９ｐ‐ＭＯＳ論理トランジスタ３２２〜第１２ｐ‐ＭＯＳ論理トランジスタ３２５の第２ソース／ドレイン端子は、出力部３５２と、第１ｎ‐ＭＯＳ論理トランジスタ３２６〜第４ｎ‐ＭＯＳ論理トランジスタ３２９の第１ソース／ドレイン端子とに連結されている。第１ｎ‐ＭＯＳ論理トランジスタ３２６の第２ソース／ドレイン端子は、第５ｎ‐ＭＯＳ論理トランジスタ３３０の第１ソース／ドレイン端子に連結されている。該第５ｎ‐ＭＯＳ論理トランジスタ３３０の第２ソース／ドレイン端子は、第９ｎ‐ＭＯＳ論理トランジスタ３３４の第１ソース／ドレイン端子に連結されている。第２ｎ‐ＭＯＳ論理トランジスタ３２７の第２ソース／ドレイン端子は、第６ｎ‐ＭＯＳ論理トランジスタ３３１の第１ソース／ドレイン端子に連結されている。該第６ｎ‐ＭＯＳ論理トランジスタ３３１の第２ソース／ドレイン端子は、第１０ｎ‐ＭＯＳ論理トランジスタ３３５の第１ソース／ドレイン端子に連結されている。第３ｎ‐ＭＯＳ論理トランジスタ３２８の第２ソース／ドレイン端子は、第７ｎ‐ＭＯＳ論理トランジスタ３３２の第１ソース／ドレイン端子に連結されている。該第７ｎ‐ＭＯＳ論理トランジスタ３３２の第２ソース／ドレイン端子は、第１１ｎ‐ＭＯＳ論理トランジスタ３３６の第１ソース／ドレイン端子に連結されている。さらに、第４ｎ‐ＭＯＳ論理トランジスタ３２９の第２ソース／ドレイン端子は、第８ｎ‐ＭＯＳ論理トランジスタ３３３の第１ソース／ドレイン端子に連結されている。該第８ｎ‐ＭＯＳ論理トランジスタ３３３の第２ソース／ドレイン端子は、第１２ｎ‐ＭＯＳ論理トランジスタ３３７の第１ソース／ドレイン端子に連結されている。第９ｎ‐ＭＯＳ論理トランジスタ３３４〜第１２ｎ‐ＭＯＳ論理トランジスタ３３７の第２ソース／ドレイン端子は、互いに連結されており、該端子に接地電位３０８が印加される。
出力信号ｙintは、ノード３５２から出力される。
論理関数ブロック３００の出力部から出力される論理的な反転（inverse）ｙ0は、ノード３５２の出力信号ｙintから第３インバータ回路３４２を用いて形成される。出力信号ｙintは、第３ｎ‐ＭＯＳインバータトランジスタ３４３と第３ｐ‐ＭＯＳインバータトランジスタ３４４とから構成された第３インバータ回路３４２を通過する。論理関数ブロックの出力部は、トランジスタ３４４、３４３のドレイン端子に連結されている。第３ｐ‐ＭＯＳインバータトランジスタ３４４の第１ソース／ドレイン端子には、供給電位３０７が印加されている。第３ｐ‐ＭＯＳインバータトランジスタ３４４の第２ソース／ドレイン端子は、第３ｎ‐ＭＯＳインバータトランジスタ３４３の第１ソース／ドレイン端子に連結されている。該第３ｎ‐ＭＯＳインバータトランジスタ３４３の第２ソース／ドレイン端子には、接地電位３０８が印加されている。第３ｐ‐ＭＯＳインバータトランジスタ３４４の第２ソース／ドレイン端子と、第３ｎ‐ＭＯＳインバータトランジスタ３４３の第１ソース／ドレイン端子とは、出力部に連結されており、この出力部から、信号ｙ0が出力される。信号ｙ0を、本発明の論理基本セルの論理トランジスタに連結できる。
論理関数ブロック３００の機能性について、以下に記載する。
経路信号ユニット３０９は、入力信号／ａ0、／ａ1、ａ0、ａ1を用いた論理演算を具体的に（clearly）実施する。方程式（７）の機能性は、図３に示したように接続されたｐ‐ＭＯＳトランジスタ３１４〜３２５によって具体的に実施される。一方、方程式（８）による論理演算は、ｎ‐ＭＯＳトランジスタ３２６〜３３７によって具体的に実施される。相補的な信号／ａ0、／ａ1を生成するために、データ信号入力部３５０、３５１と信号経路入力部３１０〜３１３との間に、２つのインバータ回路３０１、３０４が設けられている。駆動している（driving）インバータ回路３４２は、出力部３５２と広域出力部１０７ａとの間に接続されている。上記の模範的な実施形態に関して、２つの入力部３５０、３５１を有する論理関数ブロック３００には、３０個のトランジスタ、つまり、１２個のｐ‐ＭＯＳ論理トランジスタ３１４〜３２５、１２個のｎ‐ＭＯＳ論理トランジスタ３２６〜３３７、６個のトランジスタ３０２、３０３、３０５、３０６、３４３、３４４が必要である。構成ビット（configuration bits）または論理関数信号の数は、４つ（ｃ0、ｃ1、ｃ2、ｃ3）である。
４つの共通の（common）論理関数信号ｃ0〜ｃ3の代わりに、代替案として、１２個のｐ‐ＭＯＳ論理トランジスタ３１４〜３２５を４つの別々の論理関数信号を用いて動作させ、１２個のｎ‐ＭＯＳ論理トランジスタ３２６〜３３７をｃ0〜ｃ3とは異なる４つの別々の論理関数信号を用いて動作させることもできるということに、留意すべきである。
以下では、図４を参照しながら、本発明の模範的な第１実施形態に関する論理基本セルアレイ４００について記載する。
論理基本セルアレイ４００は、基本的に構造的に同じ２つの部分回路、つまり、ｐ‐ＭＯＳ部分回路４１０、および、ｎ‐ＭＯＳ部分回路４１１から構成されている。ｐ‐ＭＯＳ部分回路４１０は、ｐ‐ＭＯＳトランジスタから構成されている。一方、ｎ‐ＭＯＳ部分回路４１１は、ｎ‐ＭＯＳトランジスタから構成されている。
ｐ‐ＭＯＳ部分回路４１０は、第１ｐ‐ＭＯＳ論理基本セル４１２と、第２ｐ‐ＭＯＳ論理基本セル４１３とから構成されている。ｐ‐ＭＯＳ論理基本セル４１２、４１３は、それぞれ、第１ｐ‐ＭＯＳ論理関数ブロック１４０および第２ｐ‐ＭＯＳ論理関数ブロック１５０を備えている。これらのブロックは、第１ｐ‐ＭＯＳ論理トランジスタ１３１および第２ｐ‐ＭＯＳ論理トランジスタ１３２によって連結されている。これにより、３つの入力信号ａ0、ａ1、ａ2を論理的に組み合わせたものが、第１ｐ‐ＭＯＳ論理基本セル４１２の出力部のノード４０３において形成される。同様に、３つのデータ信号ａ0、ａ1、ａ2を論理的に組み合わせたものが、第２ｐ‐ＭＯＳ論理基本セル４１３の出力部のノード４０３に供給される。該第２ｐ‐ＭＯＳ論理基本セル４１３の内部構造は、第１ｐ‐ＭＯＳ論理基本セル４１２の内部構造と同じである。第１ｐ‐ＭＯＳ論理基本セル４１２の出力部には、第１ソース／ドレイン端子と、ゲート端子と、第２ソース／ドレイン端子とを有する第３ｐ‐ＭＯＳ論理トランジスタ４０１ａが配置されている。該第１ソース／ドレイン端子には、第１ｐ‐ＭＯＳ論理基本セル４１２の出力信号が供給される。該ゲート端子には、第４入力信号ａ3が供給される。該第２ソース／ドレイン端子では、論理基本セルアレイ４００の出力信号ｙが供給される。
第２ｐ‐ＭＯＳ論理基本セル４１３の出力部、つまり、ノード４０３に配置されているのは、第１ソース／ドレイン端子と、ゲート端子と、第２ソース／ドレイン端子とを有する第４ｐ‐ＭＯＳ論理トランジスタ４０１ｂである。該第１ソース／ドレイン端子では、第２ｐ‐ＭＯＳ論理基本セル４１３の出力信号が供給される。該ゲート端子には、第４入力信号ａ3に対して相補的な信号／ａ3が供給される。該第２ソース／ドレイン端子は、第１ｐ‐ＭＯＳ論理基本セル４１２の第３ｐ‐ＭＯＳ論理トランジスタ４０１ａの第２ソース／ドレイン端子に連結されている。
ｎ‐ＭＯＳ部分回路４１１の構造は、基本的に、その中に含まれた素子が、第１ｐ‐ＭＯＳ論理基本セル４１２と同様のｐチャネルトランジスタではなく、ｎチャネルトランジスタであるという点を除いて、ｐ‐ＭＯＳ部分回路４１０の構造と同じである。ｎ‐ＭＯＳトランジスタを含む第１論理関数ブロック１６０と、ｐ‐ＭＯＳトランジスタを含む第２ｐ‐ＭＯＳ論理関数ブロック１７０とが、第１ｎ‐ＭＯＳ論理トランジスタ１２９と第２ｎ‐ＭＯＳ論理トランジスタ１３０とに、ともに接続されている。これにより、３つのデータ信号ａ0、ａ1、ａ2からの出力信号が、第１ｎ‐ＭＯＳ論理基本セル４１４の出力部のノード４０３に供給される。同様に、第２ｎ‐ＭＯＳ論理基本セル４１５の出力部のノード４０３にも、３つのデータ信号ａ0、ａ1、ａ2からの出力信号が供給される。第１ｎ‐ＭＯＳ論理基本セル４１４の出力部４０３における第３ｎ‐ＭＯＳ論理トランジスタ４０２ａと、第２ｎ‐ＭＯＳ論理基本セル４１５の出力部４０３における第４ｎ‐ＭＯＳ論理トランジスタ４０２ｂとによって、論理基本セルアレイ４００の出力部４０４に広域出力信号ｙが生成される。
第３ｎ‐ＭＯＳ論理トランジスタ４０２ａは、第１ソース／ドレイン端子と、ゲート端子と、第２ソース／ドレイン端子とを有している。該第１ソース／ドレイン端子には、第１ｎ‐ＭＯＳ論理基本セル４１４の出力信号が供給される。該ゲート端子には、第４入力信号ａ3に対して相補的な信号が供給される。該第２ソース／ドレイン端子には、論理基本セルアレイ４００の出力信号ｙが供給される。さらに、第２ｎ‐ＭＯＳ論理トランジスタ４０２ｂは、第１ソース／ドレイン端子と、ゲート端子と、第２ソース／ドレイン端子とを有している。該第１ソース／ドレイン端子には、第２ｎ‐ＭＯＳ論理基本セル４１５の出力信号４０３が供給される。該ゲート端子には、第４入力信号ａ3が供給される。該第２ソース／ドレイン端子は、第１ｎ‐ＭＯＳ論理基本セル４１４の第３ｎ‐ＭＯＳ論理トランジスタ４０２ａの第２ソース／ドレイン端子に連結されている。
論理基本セルアレイ４００の機能性について、以下に記載する。
論理基本セル４１２〜４１５の出力部に、各論理基本セル４１２〜４１５によって実現される論理サブ関数の各信号が供給される。該信号は、２つの入力信号ａ0、ａ1を組み合わせたものである。３つのデータ信号ａ0、ａ1、ａ2から方程式（１）に従って形成された論理的な部分出力信号が、各場合において、論理トランジスタ４０１ａ、４０１ｂ、４０２ａ、４０２ｂの第１ソース／ドレイン端子に連結されたノード４０３に供給される。４つのデータ入力信号ａ0、ａ1、ａ2、ａ3からの論理出力信号ｙが、論理基本セルアレイ４００の広域出力部４０４に供給される。これは、ｎ＝３の場合の方程式（２）に対応している。
結果として、本発明では、二分木としての構造を有する３つより多い入力の関数（図４は、４つの入力の関数を示している）を実現できる。図４の二分木の場合、広域出力部４０４での容量性負荷は、入力の数に依存していない。この容量性負荷は、通常、出力部４０４に印加される４つのトランジスタ４０１ａ、４０１ｂ、４０２ａ、４０２ｂのドレインの容量に相当する。
図５を参照しながら、本発明の模範的な第２実施形態にかかる論理基本セルアレイ５００について、以下に記載する。
図４の論理基本セルアレイ４００と比べて、図５の論理基本セルアレイ５００は、スタティックＣＭＯＳ論理によって構成されていない。つまり、図５は、ｎ‐ＭＯＳ経路に対して基本的に鏡面対称的に構成されたｐ‐ＭＯＳ経路を示していない。論理基本セルアレイ５００は、図４のｎ‐ＭＯＳ部分回路４１１に相当するデータ信号経路からのみ構成されている。したがって、図５のｎ‐ＭＯＳ部分回路４１１の内部構造は、図４のそれと基本的に同じである。したがって、論理基本セルアレイ４００とは異なって、論理基本セルアレイ５００には、ｎ‐ＭＯＳ電界効果トランジスタを含んだ単一のデータ信号経路４１１が設けられている。一方、図４に示したようなｐ‐ＭＯＳ電界効果トランジスタを含むデータ信号経路４１０は、削除される。これにより、特に、面積を縮小した構造が得られる。
選択された論理関数のデータ信号ａ0、ａ1、ａ2、ａ3を処理した結果を示す出力信号が、データ信号経路４１１のノード４０４に供給される。該データ信号経路４１１の出力部は、ｎ‐ＭＯＳ評価トランジスタ５０１の第１ソース／ドレイン端子に連結されている。評価トランジスタ５０１のゲート領域に連結された評価入力部５０３に、対応した信号があると、処理された出力信号は、論理基本セルアレイ５００の広域出力部５０５に供給される。該広域出力部５０５は、評価トランジスタ５０１の第２ソース／ドレイン領域に連結されている。評価トランジスタ５０１の第２ソース／ドレイン領域は、ｐ‐ＭＯＳ予備充電トランジスタ５０２の第１ソース／ドレイン領域に連結されている。該ｐ‐ＭＯＳ予備充電トランジスタ５０２の第２ソース／ドレイン領域には、供給電位１２７が印加される。ｐ‐ＭＯＳ予備充電トランジスタ５０２のゲート領域に連結された予備充電入力部５０４に、対応した信号があると、供給電位１２７は、基準電位として論理基本セルアレイ５００の出力部５０５に存在する。この出力部は、ｐ‐ＭＯＳ予備充電トランジスタ５０２の第１ソース／ドレイン領域に連結されている。
したがって、図４と比べて、図５では、ｐ‐ＭＯＳトランジスタを含む経路が削除されている。プルダウン網４１１は、図５では図４と同様に、ｎ‐ＭＯＳトランジスタから構成される。一方、図５では、ｐ‐ＭＯＳトランジスタを含むプルアップ網４１０は、削除され、スタティックまたはダイナミックに切り替えられる予備充電トランジスタ５０２に置き換えられている。図５とは異なる方法として、図４のｎ‐ＭＯＳトランジスタからなる信号経路を削除して予備充電トランジスタに置き換えてもよい。その場合には、ｐ‐ＭＯＳトランジスタからなる信号経路を設ける。
したがって、図５の本発明の論理基本セルアレイ５００をスタティックではないＣＭＯＳによって実現した場合、プルアップトランジスタ５０２が設けられる。プルアップトランジスタ５０２は、論理基本セルアレイ５００のスイッチング時間の部分区間において、出力部５０５に論理値「１」を予備充電する（予備充電段階（precharge phase））。一方、残りのスイッチング時間では、選択された論理関数は、本発明に従って実現されたプルダウン経路４１１において計算される（評価段階）。
図４の構造における２つの経路のうちの少なくとも１つ（プルアップ経路またはプルダウン経路）を含んだ回路はいずれも、逆の論理的電位をどのように実現するかとは無関係に、本発明の意味での論理基本セルまたは論理基本セルアレイを同様に構成している。
以下では、図６Ａおよび図６Ｂを参照しながら、図１の論理基本セル１００の、第１ｎ‐ＭＯＳ部分経路１０１ａと第２ｎ‐ＭＯＳ部分経路１０１ｂと、および、第１ｐ‐ＭＯＳ部分経路１０２ａと第２ｐ‐ＭＯＳ部分経路１０２ｂとの代替案について詳述する。
図１では、部分経路１０１ａ、１０１ｂ、１０２ａ、１０２ｂによって実現された論理サブ関数は、論理関数信号ｓ0〜ｓ7をあらかじめ決定することによって規定されている。したがって、トランジスタ回路内の特定の経路が通電し、他の経路は信号を伝送しない。これにより、部分経路１０１ａ、１０１ｂ、１０２ａ、１０２ｂの入力部に供給される入力信号ａ0、ａ1、／ａ0、／ａ1が、それらによって選択された論理サブ関数に従って組み合わされる。
図６Ａに示したｐ‐ＭＯＳ部分経路６００および図６Ｂに示したｎ‐ＭＯＳ部分経路６１０は、該部分経路６００、６１０によって実現される論理サブ関数をあらかじめ配線で決定、具体化した構成となっている。すなわち、図１の論理選択トランジスタが、図６Ａおよび図６Ｂのビアまたは金属ブリッジに置き換えられている。
図６Ａのｐ‐ＭＯＳ部分経路６００は、論理選択トランジスタ１１６〜１１９が、配線で接続された（hardwired）構成要素６０１〜６０３から構成されている接触素子に置き換えられている点で、図１の第１ｐ‐ＭＯＳ部分経路１０２ａおよび第２ｐ‐ＭＯＳ部分経路１０２ｂとは異なっている。同様に、図６Ｂのｎ‐ＭＯＳ部分経路６１０は、論理選択トランジスタ１０８〜１１１が、配線で接続された構成要素６０１〜６０３から構成されている接触素子に置き換えられることにより、図１の第１ｎ‐ＭＯＳ部分経路s１０１ａおよび第２ｎ‐ＭＯＳ部分経路１０１ｂとは異なっている。ｐ‐ＭＯＳ部分経路６００およびｎ‐ＭＯＳ部分経路６１０におけるデータ信号トランジスタ１２０〜１２３および１１２〜１１５の相互接続は、それぞれ、配線であらかじめ決めた通りに固定されている。すなわち、ビア６０３を用いて、第１金属面６０１の接触素子と第２金属面６０２の接触素子とを用いて固定されている。ビア６０３は、図６Ａ、図６Ｂの紙面に対して垂直に延びるように形成されている。図６Ａ、図６Ｂの論理選択素子は、変更不可能な（invariable）ハードウェア素子として備えられている。該ハードウェア素子は、金属面６０１、６０２およびビア６０３によって実現されている。データ信号トランジスタ１１２〜１１５および１２０〜１２３の配線は、各場合に、固定してあらかじめ決定された論理関数を規定する。別の言い方をすれば、構成トランジスタ１０８〜１１１および１１６〜１１９が、図６Ａ、図６Ｂでは、それぞれ、ビアブリッジ（via bridges）ｓ0ｐ・・・ｓ3ｐ、および、ｓ0ｎ・・・ｓ3ｎに置き換えられる。さらに、削除されたと考えられる論理経路については、パワービア（power via）６０４によって、供給電圧１２７ＶＤＤまたは接地電位ＶＳＳ１２６から分離することができる。
別の方法として、図６の個々のトランジスタ間のスイッチは、他の全てのビア面（via planes）、全ての任意の金属層、多結晶シリコン、拡散層、または、今日のまたは将来のＣＭＯＳプロセスの他のあらゆる適切な面によって、形成されてもよい。標準ＣＭＯＳ回路技術内では、図６Ａ、図６Ｂの構成とすることで、特に好ましい電力消費量を実現し、特に小型化・高速化することができる。
標準ＣＭＯＳ技術を用いた図６Ａ、図６Ｂの実現について、２つの入力インバータ１２４、１２５が、それぞれ、データ信号ａ0、ａ1からの電位／ａ0、／ａ1を生成するために用いられる。該入力インバータ１２４、１２５を、プルアップ経路６００にも（also）用いられるｎチャネルトランジスタと、プルダウン経路６１０にも用いられるｐチャネルトランジスタとによって、削除できる。それにもかかわらず出力部において完全な（full）電圧振動を得るために、電圧降下は、閾値電圧Ｖthの倍数だけ、供給電位を上げることにより、あるいは接地電位を下げることにより、補償される。しかしこの場合は、長い直列経路がある場合、トランジスタの負荷容量を考慮すべきである。このような手段により、非常に高い組み合わせ充填密度（combinatorial packing density）を有する構成をつくることができ、複数の供給電圧が供給される。
本発明の、明示的な（explicit）マルチプレクサを備えた論理基本セルを実現することは、特に、方程式（１）のサブ関数ｆ0、ｆ1が他の用途向けのチップにさらに用いるために設けられている場合、興味深い変形例である。そうではない場合、本発明にかかるｃ＿（ｎ−１）＿ＭＯＳ構造による分解は、トランジスタの長い直列経路による遅延増加がわずかであることによって実現可能になった、小型化可能で、複雑さを制限できると考えられる変形例である。非常に複雑な関数について（for）、これら２つのアプローチを組み合わせたものが最良の解決策であるといってもよい。６個よりも多い入力を有する組み合わせ関数については、２つの入力の１６より多い関数が存在しないので、簡略化できる。特に、ビアプログラム化された解決策（via-programmed solution）により、本発明の利点を効果的に用いることができる。
以下の出版物を本明細書に引用している。すなわち、
文献１：Wannemacher, M「Das FPGA-Kochbuch」（「The FPGA cookbook」、図６．４『SRAM cell from XILINX』、第１版、International Thomson Publishing Company、ボン、１９９８年、１１１ページ）
文献２：Wannemacher, M「Das FPGA-Kochbuch」（「The FPGA cookbook」、図７．３６『logic block（CLB）of the XC4000 families』、第１版、International Thomson Publishing Company、ボン、１９９８年、１９７ページ）
文献３：US 6,529,040 B1
文献４：US 5,592,107
である。
本発明の模範的な一実施形態にかかる論理基本セルを示す図である。 ４つの論理選択信号の値と、図１の論理基本セルによって実現される論理関数との間の相関を示す表である。 本発明の模範的な一実施形態にかかる論理基本セルの論理関数ブロックを示す図である。 本発明の模範的な第１実施形態にかかる論理基本セルアレイを示す図である。 本発明の模範的な第２実施形態にかかる論理基本セルアレイを示す図である。 本発明の模範的な一実施形態にかかる論理基本セルの論理関数ブロックのｐ‐ＭＯＳ部分経路を示す図である。 本発明の模範的な一実施形態にかかる論理基本セルの論理関数ブロックのｎ‐ＭＯＳ部分経路を示す図である。
符号の説明
１００ 論理基本セル
１０１ 第１データ信号経路
１０１ａ 第１ｎ‐ＭＯＳ部分経路
１０１ｂ 第２ｎ‐ＭＯＳ部分経路
１０２ 第２データ信号経路
１０２ａ 第１ｐ‐ＭＯＳ部分経路
１０２ｂ 第２ｐ‐ＭＯＳ部分経路
１０３ 第１データ信号入力部
１０４ 第２データ信号入力部
１０５ 第３データ信号入力部
１０６ 第４データ信号入力部
１０７ａ データ信号出力部
１０７ｂ データ信号出力部
１０８ 第１ｎ‐ＭＯＳ論理選択トランジスタ
１０９ 第２ｎ‐ＭＯＳ論理選択トランジスタ
１１０ 第３ｎ‐ＭＯＳ論理選択トランジスタ
１１１ 第４ｎ‐ＭＯＳ論理選択トランジスタ
１１２ 第１ｎ‐ＭＯＳデータ信号トランジスタ
１１３ 第２ｎ‐ＭＯＳデータ信号トランジスタ
１１４ 第３ｎ‐ＭＯＳデータ信号トランジスタ
１１５ 第４ｎ‐ＭＯＳデータ信号トランジスタ
１１６ 第１ｐ‐ＭＯＳ論理選択トランジスタ
１１７ 第２ｐ‐ＭＯＳ論理選択トランジスタ
１１８ 第３ｐ‐ＭＯＳ論理選択トランジスタ
１１９ 第４ｐ‐ＭＯＳ論理選択トランジスタ
１２０ 第１ｐ‐ＭＯＳデータ信号トランジスタ
１２１ 第２ｐ‐ＭＯＳデータ信号トランジスタ
１２２ 第３ｐ‐ＭＯＳデータ信号トランジスタ
１２３ 第４ｐ‐ＭＯＳデータ信号トランジスタ
１２４ 第１インバータ
１２５ 第２インバータ
１２６ 接地電位
１２７ 供給電位
１２８ 第３インバータ
１２９ 第１ｎ‐ＭＯＳ論理トランジスタ
１３０ 第２ｎ‐ＭＯＳ論理トランジスタ
１３１ 第１ｐ‐ＭＯＳ論理トランジスタ
１３２ 第２ｐ‐ＭＯＳ論理トランジスタ
１４０ 第１論理関数ブロック
１５０ 第２論理関数ブロック
１６０ 第１論理関数ブロック
１７０ 第２論理関数ブロック
２００ 表
３００ 論理関数ブロック
３０１ 第１インバータ回路
３０２ 第１ｎ‐ＭＯＳインバータトランジスタ
３０３ 第１ｐ‐ＭＯＳインバータトランジスタ
３０４ 第２インバータ回路
３０５ 第２ｎ‐ＭＯＳインバータトランジスタ
３０６ 第２ｐ‐ＭＯＳインバータトランジスタ
３０７ 供給電位
３０８ 接地電位
３０９ 信号経路ユニット
３１０ 第１信号経路入力部
３１１ 第２信号経路入力部
３１２ 第３信号経路入力部
３１３ 第４信号経路入力部
３１４ 第１ｐ‐ＭＯＳ論理トランジスタ
３１５ 第２ｐ‐ＭＯＳ論理トランジスタ
３１６ 第３ｐ‐ＭＯＳ論理トランジスタ
３１７ 第４ｐ‐ＭＯＳ論理トランジスタ
３１８ 第５ｐ‐ＭＯＳ論理トランジスタ
３１９ 第６ｐ‐ＭＯＳ論理トランジスタ
３２０ 第７ｐ‐ＭＯＳ論理トランジスタ
３２１ 第８ｐ‐ＭＯＳ論理トランジスタ
３２２ 第９ｐ‐ＭＯＳ論理トランジスタ
３２３ 第１０ｐ‐ＭＯＳ論理トランジスタ
３２４ 第１１ｐ‐ＭＯＳ論理トランジスタ
３２５ 第１２ｐ‐ＭＯＳ論理トランジスタ
３２６ 第１ｎ‐ＭＯＳ論理トランジスタ
３２７ 第２ｎ‐ＭＯＳ論理トランジスタ
３２８ 第３ｎ‐ＭＯＳ論理トランジスタ
３２９ 第４ｎ‐ＭＯＳ論理トランジスタ
３３０ 第５ｎ‐ＭＯＳ論理トランジスタ
３３１ 第６ｎ‐ＭＯＳ論理トランジスタ
３３２ 第７ｎ‐ＭＯＳ論理トランジスタ
３３３ 第８ｎ‐ＭＯＳ論理トランジスタ
３３４ 第９ｎ‐ＭＯＳ論理トランジスタ
３３５ 第１０ｎ‐ＭＯＳ論理トランジスタ
３３６ 第１１ｎ‐ＭＯＳ論理トランジスタ
３３７ 第１２ｎ‐ＭＯＳ論理トランジスタ
３３８ 第１論理関数入力部
３３９ 第２論理関数入力部
３４０ 第３論理関数入力部
３４１ 第４論理関数入力部
３４２ 第３インバータ回路
３４３ 第３ｎ‐ＭＯＳインバータトランジスタ
３４４ 第３ｐ‐ＭＯＳインバータトランジスタ
３５０ 第１データ信号入力部
３５１ 第２データ信号入力部
３５２ ノード
４００ 論理基本セルアレイ
４０１ａ 第３ｐ‐ＭＯＳ論理トランジスタ
４０１ｂ 第４ｐ‐ＭＯＳ論理トランジスタ
４０２ａ 第３ｎ‐ＭＯＳ論理トランジスタ
４０２ｂ 第４ｎ‐ＭＯＳ論理トランジスタ
４０３ ノード
４０４ 広域ノード
４１０ ｐ‐ＭＯＳ部分回路
４１１ ｎ‐ＭＯＳ部分回路
４１２ 第１ｐ‐ＭＯＳ論理基本セル
４１３ 第２ｐ‐ＭＯＳ論理基本セル
４１４ 第１ｎ‐ＭＯＳ論理基本セル
４１５ 第２ｎ‐ＭＯＳ論理基本セル
５００ 論理基本セルアレイ
５０１ 評価電界効果トランジスタ
５０２ 予備充電電界効果トランジスタ
５０３ 評価入力部
５０４ 予備充電入力部
５０５ 広域出力部
６００ ｐ‐ＭＯＳ部分経路
６０１ 第１金属面
６０２ 第２金属面
６０３ ビア
６０４ パワービア
６１０ ｎ‐ＭＯＳ部分経路

Claims (22)

  1. あらかじめ決定できる論理関数に関し、少なくとも３つの入力信号から出力信号を形成する論理基本セルであって、
    ２つのデータ信号入力部と、データ信号出力部とを有する第１論理関数ブロックを含んでおり、該２つのデータ信号入力部には、第１入力信号および第２入力信号が供給でき、該データ信号出力部は、あらかじめ決定できる第１の論理サブ関数に基づいて、第１入力信号と第２入力信号との論理的な組み合わせを供給するようになっており、
    ２つのデータ信号入力部と、データ信号出力部とを有する第２論理関数ブロックを含んでおり、該２つのデータ信号入力部には、第１入力信号および第２入力信号が供給でき、該データ信号出力部は、あらかじめ決定できる第２の論理サブ関数に基づいて、第１入力信号と第２入力信号との論理的な組み合わせを供給するようになっており、
    第１ソース／ドレイン端子と、ゲート端子と、第２ソース／ドレイン端子とを有する第１論理トランジスタを含んでおり、該第１ソース／ドレイン端子は、第１論理関数ブロックのデータ信号出力部に連結され、該ゲート端子には、第３入力信号が供給されるようにすることができ、該第２ソース／ドレイン端子では、出力信号が出力されるようにすることができ、
    第１ソース／ドレイン端子と、ゲート端子と、第２ソース／ドレイン端子とを有する第２論理トランジスタを含んでおり、該第１ソース／ドレイン端子は、第２論理関数ブロックのデータ信号出力部に連結され、該ゲート端子には、第３入力信号に対して相補的な信号が供給されるようにすることができ、該第２ソース／ドレイン端子は、第１論理トランジスタの第２ソース／ドレイン端子に連結されている、
    論理基本セル。
  2. 第１論理関数ブロックおよび第２論理関数ブロックは、少なくとも１つのさらなるデータ信号入力部を有し、そのデータ信号入力部のそれぞれに、さらなる入力信号が供給される、それにより、論理基本セルは、あらかじめ決定できる論理関数に関し、少なくとも４つの入力信号から出力信号を形成するよう設定される、
    請求項１に記載の論理基本セル。
  3. 第１論理関数ブロックおよび第２論理関数ブロックが、各論理サブ関数に関し、互いに接続された複数のデータ信号トランジスタから形成される、
    請求項１または２に記載の論理基本セル。
  4. 論理トランジスタおよびデータ信号トランジスタは第１導電型トランジスタであり、該第１導電型トランジスタは第１データ信号経路を形成し、
    第２データ信号経路は第２導電型トランジスタから形成され、第２導電型は、第１導電型に対して相補的なものであり、第１データ信号経路の各トランジスタに対し、第２データ信号経路に、対応して接続されたトランジスタが設けられており、
    第１データ信号経路の論理トランジスタの第２ソース／ドレイン端子と、第２データ信号経路の論理トランジスタの第２ソース／ドレイン端子とが互いに結合している、
    請求項３に記載の論理基本セル。
  5. 出力信号が供給されうる評価スイッチ、および、予備充電スイッチを含んでおり、
    評価スイッチが開いて予備充電スイッチが閉じているときには、出力信号は論理基本セルの出力部に供給され、予備充電スイッチが開いて評価スイッチが閉じているときには、論理基本セルの出力部には基準信号が供給されるように、これらのスイッチは接続されて制御されうる、
    請求項１ないし４のいずれか１項に記載の論理基本セル。
  6. 評価スイッチおよび予備充電スイッチがトランジスタである、
    請求項５に記載の論理基本セル。
  7. ＣＭＯＳ論理基本セルとして設定される、
    請求項１ないし６のいずれか１項に記載の論理基本セル。
  8. 論理関数ブロックのうちの少なくとも１つは、
    プログラマブル論理回路、
    書き換え可能ゲートアレイ、
    マスクプログラムド特定用途向けＩＣ、
    論理ゲート、または、複数の論理ゲート構造、
    またはルックアップテーブルの構造において形成されている、
    請求項１ないし７のいずれか１項に記載の論理基本セル。
  9. 論理関数ブロックのうちの少なくとも１つが、少なくとも１つの論理関数構成入力を有し、それによって、実現しうる論理サブ関数が、各論理関数ブロックに対して、不変のやり方であらかじめ決定される、
    請求項１ないし８のうちの少なくとも1つに記載の論理基本セル。
  10. 少なくとも一つの論理構成の入力部に結合された記憶装置であって、実現可能な論理サブ関数をあらかじめ決めておくための情報を格納できる記憶装置を備えている、
    請求項９に記載の論理基本セル。
  11. 論理関数ブロックのうちの少なくとも１つが、少なくとも１つの論理関数構成入力部を有し、それによって、
    実現しうる論理サブ関数が、
    供給しうる信号によって、各論理関数ブロックに対して、可変のやり方であらかじめ決定される、
    請求項１ないし８のいずれか１項に記載の論理基本セル。
  12. 論理関数ブロックのうちの少なくとも１つが、
    第１入力信号に対して論理的に相補的な信号が供給されうる第１補助データ信号入力部と、
    第２入力信号に対して論理的に相補的な信号が供給されうる第２補助データ信号入力部と、
    上記第１データ信号入力部と上記第２データ信号入力部との間に形成された第１論理選択素子と、
    上記第１データ信号入力部と上記第２補助データ信号入力部との間に形成された第２論理選択素子と、
    上記第２データ信号入力部と上記第１補助データ信号入力部との間に形成された第３論理選択素子と、
    上記第１データ補助信号入力部と上記第２補助データ信号入力部との間に形成された第４論理選択素子とを有し、
    上記論理選択素子によって選択された論理関数に関する２つのデータ信号の論理的な組み合わせを、データ信号出力部に供給することができる、
    請求項１ないし１１のいずれか１項に記載の論理基本セル。
  13. 論理選択素子が、固定のハードウェア素子である、
    請求項１２に記載の論理基本セル。
  14. 論理選択素子が、複数の金属面および／またはビアによって実現されている、
    請求項１２または１３に記載の論理基本セル。
  15. 第１論理選択素子は、第１論理選択信号によって制御されうる第１論理トランジスタであり、
    第２論理選択素子は、第２論理選択信号によって制御されうる論理トランジスタであり、
    第３論理選択素子は、第３論理選択信号によって制御されうる第３論理トランジスタであり、
    第４論理選択素子は、第４論理選択素子によって制御されうる第４論理トランジスタである、
    請求項１４に記載の論理基本セル。
  16. ４つのデータ信号トランジスタを有し、そのゲート端子にて、データ信号のうちの一つ、または、そのデータ信号のうちの一つに関して論理的に相補的なデータ信号のうちの一つが供給されることができる、
    請求項１２ないし１５のいずれか１項に記載の論理基本セル。
  17. 第１データ信号トランジスタは、
    その第１ソース／ドレイン端子が、第１論理トランジスタの第１ソース／ドレイン端子、および、第２論理トランジスタの第２ソース／ドレイン端子に結合され、
    その第２ソース／ドレイン端子が、第３データ信号トランジスタの第１ソース／ドレイン端子と結合されるように、
    接続されている、
    請求項１６に記載の論理基本セル。
  18. 第３データ信号トランジスタは、
    その第２ソース／ドレイン端子が、第４論理トランジスタの第１ソース／ドレイン端子、および、第２論理トランジスタの第１ソース／ドレイン端子に結合されるように、
    接続されている、
    請求項１７に記載の論理基本セル。
  19. 第２データ信号トランジスタは、
    その第１ソース／ドレイン端子が、第１論理トランジスタの第２ソース／ドレイン端子、および、第３論理トランジスタの第２ソース／ドレイン端子に結合され、
    その第２ソース／ドレイン端子が、第４のデータ信号トランジスタの第１ソース／ドレイン端子に結合されるように、
    接続されている、
    請求項１６ないし１８のいずれか１項に記載の論理基本セル。
  20. 第４のデータ信号トランジスタは、
    その第２ソース／ドレイン端子が、第２論理トランジスタの第２ソース／ドレイン端子、および、第４論理トランジスタの第２ソース／ドレイン端子に結合されるように、
    接続されている、
    請求項１９に記載の論理基本セル。
  21. あらかじめ決定できる論理関数に関し、少なくとも４つの入力信号から構成の出力信号を形成する論理基本セルアレイであって、
    請求項１ないし２０のいずれか１項に記載の第１論理基本セルを含んでおり、
    また、第１ソース／ドレイン端子と、ゲート端子と、第２ソース／ドレイン端子とを有する第３論理トランジスタを含んでおり、該第１ソース／ドレイン端子には、第１論理基本セルの出力信号が供給されるようにすることができ、該ゲート端子には、第４入力信号が供給されるようにすることができ、該第２ソース／ドレイン端子では、論理基本セルアレイの出力信号が供給されるようにすることができ、
    また、請求項１ないし２０のいずれか１項に記載の第２論理基本セルを含んでおり、
    また、第１ソース／ドレイン端子と、ゲート端子と、第２ソース／ドレイン端子とを有する第４論理トランジスタを含んでおり、該第１ソース／ドレイン端子には、第２論理基本セルの出力信号が供給されるようにすることができ、該ゲート端子には、第４入力信号に対して相補的な信号が供給されるようにすることができ、該第２ソース／ドレイン端子は、第３論理トランジスタの第２ソース／ドレイン端子に連結されている、
    論理基本セルアレイ。
  22. ４つよりも多いデータ信号の論理的な組み合わせを形成する論理回路であって、
    請求項２１に記載の複数の論理基本セルアレイを備えた論理回路。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5453850B2 (ja) * 2009-03-06 2014-03-26 富士通セミコンダクター株式会社 半導体集積回路
DE102016118000B4 (de) 2016-09-23 2018-12-20 Infineon Technologies Ag Programmierbare logikschaltung und verfahren zur implementierung einer booleschen funktion
US10630295B2 (en) * 2018-04-23 2020-04-21 Synaptics Incorporated Device and method for detecting signal state transition
JP7324579B2 (ja) * 2018-04-23 2023-08-10 シナプティクス インコーポレイテッド 半導体回路、データ伝送システム及び半導体回路の動作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5013068B1 (ja) * 1970-07-31 1975-05-16
JPH01216622A (ja) * 1988-02-24 1989-08-30 Fujitsu Ltd 論理回路
JPH01256219A (ja) * 1988-04-05 1989-10-12 Fujitsu Ltd 論理回路
US5299136A (en) * 1991-06-05 1994-03-29 International Business Machines Corp. Fully testable DCVS circuits with single-track global wiring
US5592107A (en) * 1995-06-30 1997-01-07 Cyrix Corporation Configurable NAND/NOR element
JPH0955651A (ja) * 1995-08-15 1997-02-25 Toshiba Corp 論理回路
JPH09162722A (ja) * 1995-12-04 1997-06-20 Kawasaki Steel Corp パストランジスタ論理回路
JP3351672B2 (ja) * 1995-12-20 2002-12-03 株式会社東芝 加算器
JP3683888B2 (ja) * 1997-09-05 2005-08-17 日本電信電話株式会社 断熱充電論理回路
JP3185727B2 (ja) * 1997-10-15 2001-07-11 日本電気株式会社 プログラマブル機能ブロック
US6407576B1 (en) 1999-03-04 2002-06-18 Altera Corporation Interconnection and input/output resources for programmable logic integrated circuit devices
JP2001217707A (ja) 2000-01-31 2001-08-10 Sony Corp 論理セル及びそれを用いた論理回路
US6529040B1 (en) * 2000-05-05 2003-03-04 Xilinx, Inc. FPGA lookup table with speed read decoder
DE10354501B4 (de) 2003-11-21 2007-07-05 Infineon Technologies Ag Logik-Schaltkreis-Anordnung
DE10357209A1 (de) 2003-12-08 2005-07-07 Infineon Technologies Ag Logik-Grundzelle, Logik-Grundzellen-Anordnung und Logik-Vorrichtung

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