JP4562362B2

JP4562362B2 - Semiconductor device

Info

Publication number: JP4562362B2
Application number: JP2003286356A
Authority: JP
Inventors: 俊之竹森; 史典笹岡; 祐司渡辺
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 2003-08-05
Filing date: 2003-08-05
Publication date: 2010-10-13
Anticipated expiration: 2023-08-05
Also published as: JP2005057059A

Description

本発明は、半導体装置に係り、主として電源回路等に利用されるパワーＭＯＳＦＥＴの構成を有する半導体装置に関するものである。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a configuration of a power MOSFET used mainly for a power supply circuit or the like.

パワーＭＯＳＦＥＴの構成を有する半導体装置においてゲートトレンチ及びソーストレンチを形成したものは、近年、ＤＣ−ＤＣコンバータなど各種電源に幅広く応用されている。このような半導体装置の一例を図１１に示す。図１１は、従来技術に係る半導体装置の例を示す断面図である。図１１の符号において、３００は半導体装置、３０１はＮ^＋型ドレイン層、３０２はＮ⁻型ドリフト層、３０３はＰ型ボディ層、３０４はＰ^＋型拡散領域、３０５はソース電極膜、３０６はゲート絶縁膜、３０７はゲート電極膜、３０９はドレイン電極膜、３１１はゲートトレンチ、３１２はＮ^＋型ソース領域、３１３はソーストレンチ、３１９は絶縁膜、３２０はＰＳＧ膜、Ｗはメサ幅を示している。 A semiconductor device having a power MOSFET structure in which a gate trench and a source trench are formed has been widely applied to various power sources such as a DC-DC converter in recent years. An example of such a semiconductor device is shown in FIG. FIG. 11 is a cross-sectional view showing an example of a conventional semiconductor device. In FIG. 11, 300 is a semiconductor device, 301 is an N ⁺ type drain layer, 302 is an N ⁻ type drift layer, 303 is a P type body layer, 304 is a P ⁺ type diffusion region, 305 is a source electrode film, and 306 is Gate insulating film, 307 is a gate electrode film, 309 is a drain electrode film, 311 is a gate trench, 312 is an N ⁺ type source region, 313 is a source trench, 319 is an insulating film, 320 is a PSG film, and W is a mesa width ing.

半導体装置３００は、Ｎ^＋型ドレイン層３０１上にＮ⁻型ドリフト層３０２を積層し、さらにＮ⁻型ドリフト層３０２上にＰ型ボディ層３０３とＮ^＋型ソース領域３１２を積層して形成している。また、Ｎ^＋型ソース領域３１２の表面を開口させて、ゲートトレンチ３１１とソーストレンチ３１３を交互に、且つ、平行になるように形成している。ゲートトレンチ３１１の底面部は、Ｎ⁻型ドリフト層３０２まで達するように形成されており、その側面部にはＰ型ボディ層３０３とＮ^＋型ソース領域３１２が露出している。また、ゲートトレンチ３１１の表面全体を覆うようにゲート絶縁膜３０６が形成されている。さらに、ゲート絶縁膜３０６に囲まれる空間は、ゲート電極膜３０７によって充てんされており、トレンチゲートの構造をなしている。 The semiconductor device 300, N on the ^{N +} -type drain layer 301 ^- -type drift layer 302 are laminated, further N ^- the P type body layer 303 and the ^{N +} -type source region 312 and formed by laminating on the type drift layer 302 ing. Further, the surface of the N ⁺ type source region 312 is opened, and the gate trenches 311 and the source trenches 313 are formed alternately and in parallel. The bottom surface of the gate trench 311 is formed to reach the N ⁻ type drift layer 302, and the P type body layer 303 and the N ⁺ type source region 312 are exposed on the side surface. A gate insulating film 306 is formed so as to cover the entire surface of the gate trench 311. Further, the space surrounded by the gate insulating film 306 is filled with a gate electrode film 307, forming a trench gate structure.

くわえて、ゲート絶縁膜３０６、ゲート電極膜３０７及びＮ^＋型ソース領域３１２の表面を覆うように絶縁膜３１９を形成している。さらに、絶縁膜３１９の表面は、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌａｓｓ）膜３２０で覆われている。ソーストレンチ３１３は、その底面部がＰ型ボディ層３０３まで達するように形成されており、その側面部にはＮ^＋型ソース領域３１２が露出している。また、ソーストレンチ３１３の底面部に露出するように、Ｐ^＋型拡散領域３０４を形成している。また、ソーストレンチ３１３及びＰＳＧ膜３２０の表面は、ソース電極膜３０５を形成している。したがって、Ｎ^＋型ソース領域３１２とソース電極膜３０５とは、ソーストレンチ３１３の内部で電気的に接続されていることになる。また、Ｎ^＋型ドレイン層３０１の、Ｎ⁻型ドリフト層３０２を積層していない面には、ドレイン電極膜３０９が形成されている。 In addition, an insulating film 319 is formed so as to cover the surfaces of the gate insulating film 306, the gate electrode film 307, and the N ⁺ type source region 312. Furthermore, the surface of the insulating film 319 is covered with a PSG (phosphosilicate glass) film 320. The source trench 313 is formed so that the bottom surface thereof reaches the P-type body layer 303, and the N ⁺ -type source region 312 is exposed on the side surface thereof. Further, a P ⁺ type diffusion region 304 is formed so as to be exposed at the bottom surface of the source trench 313. A source electrode film 305 is formed on the surfaces of the source trench 313 and the PSG film 320. Therefore, the N ⁺ type source region 312 and the source electrode film 305 are electrically connected inside the source trench 313. A drain electrode film 309 is formed on the surface of the N ⁺ type drain layer 301 on which the N ⁻ type drift layer 302 is not stacked.

ここで、半導体装置３００において、ソース電極膜３０５とドレイン電極膜３０９との間に電圧を印加するとともに、ゲート電極膜３０７とソース電極膜３０５との間に閾値以上の電圧を印加すると、Ｐ型ボディ層３０３のゲート絶縁膜３０６との境界近傍に反転層が形成されてチャネルとなる。そして、このチャネルを通ってドレイン電極膜３０９からソース電極膜３０５へ電流が流れる。逆に、ゲート電極膜３０７とソース電極膜３０５との間の電圧を閾値以下にすれば、チャネルが消失してソース電極膜３０５とドレイン電極膜３０９との間に電流が流れない。 Here, in the semiconductor device 300, when a voltage is applied between the source electrode film 305 and the drain electrode film 309 and a voltage higher than a threshold is applied between the gate electrode film 307 and the source electrode film 305, the P-type An inversion layer is formed near the boundary between the body layer 303 and the gate insulating film 306 to form a channel. Then, current flows from the drain electrode film 309 to the source electrode film 305 through this channel. On the other hand, when the voltage between the gate electrode film 307 and the source electrode film 305 is set to a threshold value or lower, the channel disappears and no current flows between the source electrode film 305 and the drain electrode film 309.

以上のように、半導体装置３００は、ソーストレンチ３１３を形成したことによって、ソーストレンチ３１３の内部でＮ^＋型ソース領域３１２とソース電極膜３０５を電気的に接続している。したがって、ソース電極膜３０５との接続のために、Ｎ^＋型ソース領域３１２の上面（表面）の面積を一定程度確保するという設計上の配慮が不要になる。また、Ｐ^＋型拡散領域３０４をＰ型ボディ層３０３内に形成しているので、Ｐ^＋型拡散領域３０４をＮ^＋型ソース領域３１２の表面に拡散形成する場合よりも上記の面積を縮小することが可能になるという利点がある（この種の半導体装置の事例として、特許文献１参照）。 As described above, the semiconductor device 300 electrically connects the N ⁺ -type source region 312 and the source electrode film 305 inside the source trench 313 by forming the source trench 313. Therefore, the design consideration of securing a certain area of the upper surface (surface) of the N ⁺ -type source region 312 for connection with the source electrode film 305 is not necessary. Further, since the P ⁺ -type diffusion region 304 is formed in the P-type body layer 303, the area is reduced as compared with the case where the P ⁺ -type diffusion region 304 is formed by diffusion on the surface of the N ⁺ -type source region 312. (See Patent Document 1 as an example of this type of semiconductor device).

ところで、このような半導体装置において小型化を図る場合には、メサ幅Ｗを縮小することが必要となる。しかし、例えばメサ幅Ｗを０．５μｍ以下まで縮小すると、ソーストレンチ３１３やＰ^＋型拡散領域３０４を形成する半導体装置の精度上の問題から、Ｐ^＋型拡散領域３０４とゲートトレンチ３１１が接した状態になりやすくなる。このような状態になった半導体装置は特性面で大変問題があり、半導体装置の小型化を阻害する要因となっている。
特開２０００−２２３７０８号公報（第３−４頁、図１） By the way, in order to reduce the size of such a semiconductor device, it is necessary to reduce the mesa width W. However, for example, when the mesa width W is reduced to 0.5 μm or less, the P ⁺ type diffusion region 304 and the gate trench 311 are in contact with each other due to a problem in accuracy of the semiconductor device forming the source trench 313 and the P ⁺ type diffusion region 304. It becomes easy to become a state. The semiconductor device in such a state is very problematic in terms of characteristics, and is a factor that hinders downsizing of the semiconductor device.
JP 2000-223708 (page 3-4, FIG. 1)

本発明は、上述した事情に鑑みてなされたもので、ゲートトレンチ及びソーストレンチを形成した半導体装置において、小型化を図ることが容易な構造を持つ半導体装置を提供することを目的とする。 The present invention has been made in view of the above-described circumstances, and an object of the present invention is to provide a semiconductor device having a structure that can be easily reduced in size in a semiconductor device in which a gate trench and a source trench are formed.

上記の課題を解決するために、本発明は、第１導電型の第１の導電層と、前記第１の導電層に積層させて形成してなる第１導電型の第２の導電層と、前記第２の導電層に積層させて形成してなる第１導電型とは反対型の第２導電型の第３の導電層と、前記第３の導電層に積層させて形成してなる第１導電型の第４の導電層と、前記第４の導電層を開口させて形成するとともに互いに平行に配置されてなる複数個の第１の溝と、前記第３の導電層上に、前記第１の溝と交差する方向に帯状に形成されるとともに前記第４の導電領域及び前記第１の溝の両端部に接しかつ挟むように配置されてなる第２導電型の複数個の導電領域と、前記第１の溝の側面及び底面上に形成してなる第１の絶縁膜と、前記第１の絶縁膜の表面上に形成してなるゲート電極膜と、前記ゲート電極膜上に形成してなる第２の絶縁膜と、前記導電領域間に挟まれた前記ゲート電極膜上に形成されるとともに、前記第２の絶縁膜に形成された開口部で前記ゲート電極膜に接続されてなる複数個の上部ゲート電極膜と、前記第４の導電層の上方に形成されるとともに、隣り合う前記上部ゲート電極膜と電気的に接続されており、かつ前記導電領域と所定間隔で交互に配置されてなる複数個の連結部材と、前記連結部材を覆うように形成してなる第３の絶縁膜と、少なくとも前記第４の導電層及び前記導電領域の表面上に形成してなるソース電極膜と、前記第１の導電層の表面上に形成してなるドレイン電極膜を有することを特徴とするものとした。 In order to solve the above problems, the present invention provides a first conductive type first conductive layer, a first conductive type second conductive layer formed by laminating the first conductive layer, and A third conductive layer opposite to the first conductive type formed by laminating on the second conductive layer, and a third conductive layer laminated on the third conductive layer. On the third conductive layer, a fourth conductive layer of the first conductivity type, a plurality of first grooves formed by opening the fourth conductive layer and arranged parallel to each other, the first said is formed in a strip shape in the direction intersecting the grooves of the fourth conductive region and a plurality of second conductivity type composed are disposed so as to sandwich against vital to both ends of the first groove and conductive region, a first insulating film formed by forming on the side and bottom surfaces of said first groove, made by forming on the surface of the first insulating film gate And electrode film, a second insulating film formed by forming the gate electrode film is formed in a said conductive region and the gate electrode film sandwiched between, formed on the second insulating film A plurality of upper gate electrode films connected to the gate electrode film at openings and formed above the fourth conductive layer and electrically connected to the adjacent upper gate electrode film And a plurality of connecting members arranged alternately with the conductive region at a predetermined interval, a third insulating film formed so as to cover the connecting members , at least the fourth conductive layer and the conductive material A source electrode film formed on the surface of the region and a drain electrode film formed on the surface of the first conductive layer are provided.

したがって、第２導電型の複数個の導電領域を第１の溝と交差する方向に形成しているので、これらの導電領域と第１の溝とに囲まれた部分の大半を第４の導電層にできる。すなわち、第１の溝と第１の溝との間に挟まれた部分の構成を単純化できるので、この部分の縮小化が容易になる。 Therefore, since the forming a plurality of conductive regions of the second conductivity type in a direction crossing the first groove, the majority of these conductive areas and portions surrounded by the first groove and the fourth conductive Can be layered. That is, since the configuration of the portion sandwiched between the first groove and the first groove can be simplified, it is easy to reduce the size of this portion.

また、本発明は、半導体装置において、第１導電型の第１の導電層と、前記第１の導電層に積層させて形成してなる第１導電型の第２の導電層と、前記第２の導電層に積層させて形成してなる第１導電型とは反対型の第２導電型の第３の導電層と、前記第３の導電層に積層させて形成してなる第１導電型の第４の導電層と、前記第４の導電層を開口させて形成するとともに互いに平行に配置されてなる複数個の第１の溝と、前記第４の導電層を、前記第１の溝と交差する方向に、且つ、前記第１の溝から離隔した状態に開口させて、前記第３の導電層まで達するように形成してなる複数個の第２の溝と、少なくとも前記第２の溝の底面に露出するように形成してなる第２導電型の複数個の導電領域と、前記第１の溝の側面及び底面上に形成してなる第１の絶縁膜と、前記第１の絶縁膜の表面上に形成してなるゲート電極膜と、前記ゲート電極膜上に形成してなる第２の絶縁膜と、前記導電領域間に挟まれた前記ゲート電極膜上に形成されるとともに、前記第２の絶縁膜に形成された開口部で前記ゲート電極膜に接続されてなる複数個の上部ゲート電極膜と、前記第４の導電層の上方に形成されるとともに、隣り合う前記上部ゲート電極膜と電気的に接続されており、かつ前記導電領域と所定間隔で交互に配置されてなる複数個の連結部材と、前記連結部材を覆うように形成してなる第３の絶縁膜と、少なくとも前記第４の導電層の表面並びに前記第２の溝の側面及び底面上に形成してなるソース電極膜と、前記第１の導電層の表面上に形成してなるドレイン電極膜を有することを特徴とするものとした。 According to the present invention, in the semiconductor device, a first conductive type first conductive layer, a first conductive type second conductive layer formed by laminating the first conductive layer, the first conductive type, A third conductive layer of a second conductivity type opposite to the first conductivity type formed by laminating on two conductive layers, and a first conductivity formed by laminating on the third conductive layer. A fourth conductive layer of the mold, a plurality of first grooves formed by opening the fourth conductive layer and arranged in parallel to each other, and the fourth conductive layer including the first conductive layer A plurality of second grooves formed so as to reach the third conductive layer by opening in a direction intersecting with the grooves and spaced apart from the first groove, and at least the second groove a plurality of conductive regions of the formed second conductivity type formed by so as to be exposed on the bottom of the groove, formed on the side and bottom surfaces of the first groove A first insulating film made of a first insulating film a gate electrode film obtained by forming on the surface of the second insulating film obtained by forming the gate electrode film, sandwiched between the conductive region A plurality of upper gate electrode films formed on the gate electrode film and connected to the gate electrode film through openings formed in the second insulating film; and the fourth conductive layer. And a plurality of connecting members that are electrically connected to the adjacent upper gate electrode film and are alternately arranged with a predetermined distance from the conductive region, and covers the connecting members A third insulating film formed as described above, a source electrode film formed on at least the surface of the fourth conductive layer and the side and bottom surfaces of the second groove, and the first conductive layer It has a drain electrode film formed on the surface. It was assumed to be.

したがって、第１の溝と第２の溝と交差するように形成し、これらの溝の表面に異なる導電層または領域が露出するようにしているので、第１の溝と第２の溝とに囲まれた部分の大半を第４の導電層にできる。 Accordingly, the first groove and the second groove are formed so as to intersect with each other, and different conductive layers or regions are exposed on the surfaces of these grooves. The majority of the enclosed part can be the fourth conductive layer.

なお、上記の発明において、前記ゲート電極膜は、前記第４の導電層の上方に形成されるとともに前記ソース電極膜と電気的に絶縁された連結部材によって隣り合う別のゲート電極膜と電気的に接続されるようにすることができる。また、この連結部材においては、前記ゲート絶縁膜によって前記ソース電極膜と電気的に絶縁されるようにもできる。さらに、上記の発明において、前記第２の導電層と前記第３の導電層との間に介在するように、且つ、前記第１の溝の隅角部を覆うように形成してなる電界緩和用導電領域を持つようにもできる。くわえて、前記第１の導電層の、前記第２の導電層を積層した面とは反対側の面に積層されてなる第２導電型の第５の導電層を持つものとすることも可能である。 In the above invention, the gate electrode film is electrically connected to another gate electrode film adjacent to the gate electrode film by a connecting member that is formed above the fourth conductive layer and is electrically insulated from the source electrode film. Can be connected to. In this connection member, the gate insulating film can be electrically insulated from the source electrode film. Furthermore, in the above invention, the electric field relaxation formed so as to be interposed between the second conductive layer and the third conductive layer and to cover the corner portion of the first groove. It can also have a conductive region. In addition, the first conductive layer may have a second conductive type fifth conductive layer laminated on a surface opposite to the surface on which the second conductive layer is laminated. It is.

本発明は、第２導電型の複数個の導電領域を溝と交差する方向に形成しているので、これらの導電領域と溝とに囲まれた部分の大半を一つの導電層にすることができる。したがって、この部分の構成が単純になり、半導体装置の小型化が容易になる。また、半導体装置の小型化を図る際に、高価な半導体製造装置の導入が不要なるという利点もある。 In the present invention, since the plurality of conductive regions of the second conductivity type are formed in the direction intersecting with the grooves, most of the portion surrounded by the conductive regions and the grooves can be made into one conductive layer. it can. Therefore, the configuration of this part is simplified and the semiconductor device can be easily downsized. In addition, there is an advantage that an expensive semiconductor manufacturing apparatus is not required when the semiconductor device is downsized.

また、第１の溝と第２の溝と交差するように形成し、これらの溝の表面に異なる導電層または領域が露出するようにしているので、第１の溝と第２の溝とに囲まれた部分の大半を一つの導電層にすることができる。したがって、この部分の構成が単純になり、半導体装置の小型化が容易になる。 Further, the first groove and the second groove are formed so as to intersect with each other, and different conductive layers or regions are exposed on the surfaces of these grooves, so that the first groove and the second groove are formed. Most of the enclosed portion can be made into one conductive layer. Therefore, the configuration of this part is simplified and the semiconductor device can be easily downsized.

本発明の実施の形態においては、ゲートトレンチに挟まれたメサ部にソース領域及びＰ形ボディ層を配置し、Ｐ型拡散領域をメサ部以外の部位に配置する構成としており、この点に特徴がある。また、ゲートトレンチに交差するように連結部材を形成し、この連結部材の下方に位置するゲート電極及び上部ゲート電極膜と連結部材を接続することによってゲート電極膜同士を連結している点にも特徴がある。さらに、ゲートトレンチ隅角部を覆う電界緩和用Ｐ型領域を形成することによって、ゲートトレンチ隅角部近傍の電界強度の緩和を図っている点にも特徴がある。以下に、実施例に基づいて詳しく説明する。 In the embodiment of the present invention, the source region and the P-type body layer are disposed in the mesa portion sandwiched between the gate trenches, and the P-type diffusion region is disposed in a portion other than the mesa portion. There is. In addition, the connecting member is formed so as to intersect the gate trench, and the gate electrode film and the upper gate electrode film located below the connecting member are connected to the connecting member to connect the gate electrode films. There are features. Furthermore, there is a feature that the electric field intensity in the vicinity of the corner portion of the gate trench is reduced by forming a P-type region for electric field relaxation covering the corner portion of the gate trench. Below, it demonstrates in detail based on an Example.

図１は、本発明の第１の実施例に係る半導体装置の斜視図である。図１において、１００は半導体装置、１０１はＮ^＋型ドレイン層、１０２はＮ⁻型ドリフト層、１０３はＰ型ボディ層、１０４はＰ^＋型拡散領域、１０５はソース電極膜、１０６はゲート絶縁膜、１０７はゲート電極膜、１０８は上部ゲート絶縁膜、１０９はドレイン電極膜、１１０は上部ゲート電極膜、１１１はゲートトレンチ、１１２はＮ^＋型ソース領域である。なお、図１と後述する図２ないし図９の各図において、説明の便宜上、ソース電極膜１０５及びソース電極膜２０５を透明状態にして、ソース電極膜１０５及びソース電極膜２０５下に存在する構造を表すようにしており、以下の説明もこの状態を前提として説明する。 FIG. 1 is a perspective view of a semiconductor device according to a first embodiment of the present invention. In FIG. 1, 100 is a semiconductor device, 101 is an N ⁺ type drain layer, 102 is an N ⁻ type drift layer, 103 is a P type body layer, 104 is a P ⁺ type diffusion region, 105 is a source electrode film, and 106 is gate insulation. The reference numeral 107 denotes a gate electrode film, 108 denotes an upper gate insulating film, 109 denotes a drain electrode film, 110 denotes an upper gate electrode film, 111 denotes a gate trench, and 112 denotes an N ⁺ type source region. Note that in FIG. 1 and FIGS. 2 to 9 to be described later, for convenience of explanation, the source electrode film 105 and the source electrode film 205 are in a transparent state and exist under the source electrode film 105 and the source electrode film 205. The following description is also made on the assumption of this state.

半導体装置１００は、Ｎ^＋型ドレイン層１０１上にＮ⁻型ドリフト層１０２を積層し、またＮ⁻型ドリフト層１０２上にＰ型ボディ層１０３を形成している。さらに、Ｐ型ボディ層１０３上には、Ｐ^＋型拡散領域１０４を形成している。Ｎ^＋型ドレイン層１０１は、Ｎ型不純物濃度の高いシリコン基板であり、Ｎ⁻型ドリフト層１０２は、この基板上にエピタキシャル成長によって不純物濃度の低いＮ型シリコン層を形成したものである。Ｐ型ボディ層１０３は、Ｎ⁻型ドリフト層１０２の表面からＰ型の不純物を選択的に注入し、その表面から所定の深さまでの範囲内に、この不純物を高温で拡散させることによって形成している。また、Ｐ^＋型拡散領域１０４も、Ｐ型不純物の注入拡散によって形成している。 In the semiconductor device 100, an N ⁻ type drift layer 102 is stacked on an N ⁺ type drain layer 101, and a P type body layer 103 is formed on the N ⁻ type drift layer 102. Further, a P ⁺ type diffusion region 104 is formed on the P type body layer 103. The N ⁺ -type drain layer 101 is a silicon substrate with a high N-type impurity concentration, and the N ⁻ -type drift layer 102 is formed by forming an N-type silicon layer with a low impurity concentration on this substrate by epitaxial growth. P-type body layer 103 is formed by selectively injecting P-type impurities from the surface of N ⁻ -type drift layer 102 and diffusing the impurities at a high temperature within a range from the surface to a predetermined depth. ing. The P ⁺ type diffusion region 104 is also formed by implantation diffusion of P type impurities.

なお、これらの導電層及び拡散領域の具体的な比抵抗及び表面濃度としては、Ｎ^＋型ドレイン層１０１を０．００３Ω・ｃｍ、Ｎ⁻型ドリフト層１０２を０．３〜２．３Ω・ｃｍ、Ｐ型ボディ層１０３を１Ｅ１８ａｔｏｍｓ／ｃｍ^３前後、Ｐ^＋型拡散領域１０４を５Ｅ１９ａｔｏｍｓ／ｃｍ^３前後、さらに以下に述べるＮ^＋型ソース領域１１２を１Ｅ２０ａｔｏｍｓ／ｃｍ^３前後とすることが本発明の構成上好ましい。しかし、これらは一つの事例であって、設計条件に応じて他の不純物濃度とすることも可能である。また、これらの形成方法は、上述の方法に限られるものではなく、同じ構造を形成可能であれば他の方法であっても良い。 The specific resistivity and surface concentration of these conductive layers and diffusion regions are 0.003 Ω · cm for the N ⁺ -type drain layer 101 and 0.3 to 2.3 Ω · cm for the N ⁻ -type drift layer 102. The P-type body layer 103 is about 1E18 atoms / cm ³ , the P ⁺ -type diffusion region 104 is about 5E19 atoms / cm ³ , and the N ⁺ -type source region 112 described below is about 1E20 atoms / cm ^3. Preferred above. However, these are only examples, and other impurity concentrations can be used depending on design conditions. Further, these forming methods are not limited to the above-described methods, and other methods may be used as long as the same structure can be formed.

図２は、図１に示した半導体装置のＡ−Ａ線断面斜視図である。図２の符号は、すべて図１において示したものと同じものを示す。図２において、Ｐ型ボディ層１０３及びＰ^＋型拡散領域１０４の間には、多数のゲートトレンチ１１１を平行に形成している。ゲートトレンチ１１１は、Ｎ^＋型ソース領域１１２の表面をエッチングで開口させて形成しており、その底面部は、Ｐ型ボディ層１０３とＮ⁻型ドリフト層１０２との境界面を超えて、Ｎ⁻型ドリフト層１０２まで達するように形成されている。また、その両端部は、図１に示したように、Ｐ^＋型拡散領域１０４に接するように形成されており、半導体装置１００を平面的に見る（半導体装置１００を真上から見下ろす）と、各々のゲートトレンチ１１１がＰ^＋型拡散領域１０４に挟まれた状態に形成されている。 FIG. 2 is a cross-sectional perspective view of the semiconductor device shown in FIG. 2 are the same as those shown in FIG. In FIG. 2, a large number of gate trenches 111 are formed in parallel between the P-type body layer 103 and the P ⁺ -type diffusion region 104. The gate trench 111 is formed by opening the surface of the N ⁺ -type source region 112 by etching, and the bottom surface thereof exceeds the boundary surface between the P-type body layer 103 and the N ⁻ -type drift layer 102, and N It is formed so as to reach the ⁻ type drift layer 102. Further, as shown in FIG. 1, both end portions thereof are formed so as to be in contact with the P ⁺ -type diffusion region 104, and when the semiconductor device 100 is viewed in plan (the semiconductor device 100 is looked down from directly above), Each gate trench 111 is formed so as to be sandwiched between P ⁺ -type diffusion regions 104.

なお、ゲートトレンチ１１１の深さは、図２に示した程度とすることが好ましいが、必要に応じて変更することも可能である。例えば、半導体装置１００に対して静電容量Ｃ_ｒｓｓを特に小さくすることが要求されている場合には、Ｎ⁻型ドリフト層１０２とＰ型ボディ層１０３との境界面よりも浅く形成して静電容量Ｃ_ｒｓｓを小さくすることができる。逆に、オン抵抗Ｒ_ｏｎを特に小さくすることが要求されている場合には、Ｎ^＋型ドレイン層１０１とＮ⁻型ドリフト層１０２との境界面よりも深く形成してオン抵抗Ｒ_ｏｎを小さくすることもできる。 Note that the depth of the gate trench 111 is preferably set to the extent shown in FIG. 2, but may be changed as necessary. For example, when the semiconductor device 100 is required to have a particularly small capacitance _Crss , it is formed shallower than the boundary surface between the N ⁻ -type drift layer 102 and the P-type body layer 103, and is static. The electric capacity C _rss can be reduced. Conversely, if that particular reduce the on-resistance R _on is requested, N ⁺ -type drain layer 101 and the N ^- -type drift layer 102 is formed deeper than the boundary surface between the smaller on-resistance R _on You can also

また、ゲートトレンチ１１１の表面には、ゲート絶縁膜１０６が形成されている。ゲート絶縁膜１０６は、高温の酸素雰囲気中でシリコン酸化膜を成膜することによって形成する。もちろん、シリコン酸化膜をＣＶＤ法で形成することも可能である。さらに、ゲート絶縁膜１０６で囲まれる内部空間には、ゲート電極膜１０７がこの空間を充てんするように形成されている。ゲート電極膜１０７は、Ｎ型の不純物を含むポリシリコンを堆積させることによって形成しているが、ポリシリコンに代えてシリサイドや金属を充てんしても良い。なお、上部ゲート電極膜１１０は、ゲート電極膜１０７と同じ材質のものとしても良いし、別のもので形成することも可能である。また、上部ゲート電極膜１１０は、工程数を増やさないようにするために、ゲート電極膜１０７と同一プロセスで形成することが好ましいが、別プロセスで形成することも可能である。 A gate insulating film 106 is formed on the surface of the gate trench 111. The gate insulating film 106 is formed by forming a silicon oxide film in a high-temperature oxygen atmosphere. Of course, the silicon oxide film can also be formed by the CVD method. Furthermore, an internal space surrounded by the gate insulating film 106 is formed with a gate electrode film 107 filling the space. Although the gate electrode film 107 is formed by depositing polysilicon containing N-type impurities, it may be filled with silicide or metal instead of polysilicon. Note that the upper gate electrode film 110 may be formed of the same material as the gate electrode film 107 or may be formed of a different material. The upper gate electrode film 110 is preferably formed by the same process as the gate electrode film 107 in order not to increase the number of steps, but may be formed by a different process.

さらに、ゲート絶縁膜１０６、ゲート電極膜１０７及び上部ゲート電極膜１１０の上には、上部ゲート絶縁膜１０８が形成されている。上部ゲート絶縁膜１０８は、さらに後述する連結部材を覆うように形成されており、その一部はＮ^＋型ソース領域１１２の表面よりも上方に突き出している。なお、上部ゲート絶縁膜１０８の形成方法は、ゲート絶縁膜１０６と同様であるが、複数のシリコン酸化膜を組み合わせることによって形成されている。ゲート絶縁膜１０６及び上部ゲート絶縁膜１０８を形成するプロセスとしては様々なものが考えられるが、図１などに示したような形状、構造が得られるならば、例えば両者の一部を共通のプロセスで形成するなど、どのようなプロセスを採用しても構わない。また、ゲート絶縁膜１０６及び上部ゲート絶縁膜１０８のいずれか一方または両方をシリコンチッ化膜で形成することも可能である。 Further, an upper gate insulating film 108 is formed on the gate insulating film 106, the gate electrode film 107, and the upper gate electrode film 110. The upper gate insulating film 108 is formed so as to cover a connecting member to be described later, and a part of the upper gate insulating film 108 protrudes above the surface of the N ⁺ type source region 112. The upper gate insulating film 108 is formed in the same manner as the gate insulating film 106, but is formed by combining a plurality of silicon oxide films. Various processes for forming the gate insulating film 106 and the upper gate insulating film 108 can be considered. If the shape and structure as shown in FIG. Any process may be employed, such as forming by. In addition, one or both of the gate insulating film 106 and the upper gate insulating film 108 can be formed of a silicon nitride film.

Ｎ^＋型ソース領域１１２は、ゲートトレンチ１１１の間に形成されている。また、半導体装置１００を平面的に見ると、Ｎ^＋型ソース領域１１２と上部ゲート絶縁膜１０８とが交互に配置されており、これら全体としてストライプ模様を呈している。また、これらに交差するように、Ｐ^＋型拡散領域１０４と上部ゲート電極膜１１０の上に形成された上部ゲート絶縁膜１０８とが所定間隔で交互に配置されている。なお、半導体装置１００を平面的に見たときに、Ｎ^＋型ソース領域１１２及び上部ゲート絶縁膜１０８を上下左右に多数配列した状態とすることも可能である。この場合、上部ゲート絶縁膜１０８も所定間隔で多数配列されることになる。 The N ⁺ type source region 112 is formed between the gate trenches 111. Further, when the semiconductor device 100 is viewed in a plan view, the N ⁺ type source regions 112 and the upper gate insulating films 108 are alternately arranged, and as a whole, a stripe pattern is exhibited. In addition, the P ⁺ -type diffusion regions 104 and the upper gate insulating films 108 formed on the upper gate electrode film 110 are alternately arranged at predetermined intervals so as to intersect these. When the semiconductor device 100 is viewed in plan, a large number of N ⁺ -type source regions 112 and upper gate insulating films 108 may be arranged vertically and horizontally. In this case, a large number of upper gate insulating films 108 are also arranged at a predetermined interval.

なお、以上の説明はソース電極膜１０５を透かして見た状態について説明しているが、実際には、Ｐ^＋型拡散領域１０４、上部ゲート絶縁膜１０８及びＮ^＋型ソース領域１１２はソース電極膜１０５に覆われている。したがって、Ｐ^＋型拡散領域１０４及びＮ^＋型ソース領域１１２は、その上面においてソース電極膜１０５と電気的に接続されている。また、Ｎ^＋型ドレイン層１０１の、Ｎ⁻型ドリフト層１０２を積層していない側の面は、ドレイン電極膜１０９によって覆われている。当然のことながら、Ｎ^＋型ドレイン層１０１は、ドレイン電極膜１０９と電気的に接続されている。 Note that the above description describes the state seen through the source electrode film 105, but actually, the P ⁺ type diffusion region 104, the upper gate insulating film 108, and the N ⁺ type source region 112 are the source electrode film. 105. Therefore, the P ⁺ -type diffusion region 104 and the N ⁺ -type source region 112 are electrically connected to the source electrode film 105 on the upper surface thereof. Further, the surface of the N ⁺ -type drain layer 101 on the side where the N ⁻ -type drift layer 102 is not stacked is covered with the drain electrode film 109. As a matter of course, the N ⁺ type drain layer 101 is electrically connected to the drain electrode film 109.

図３は、図１に示した半導体装置のＢ−Ｂ線断面斜視図である。図３において、１１３は連結部材、１１５及び１１６は層間絶縁膜、その他の符号はすべて図１において示したものと同じものを示す。また、図１０は、図１に示した半導体装置のゲート電極膜を示す斜視図である。図３の符号はすべて図１において示したものと同じものを示す。図３及び図１０に示すように、それぞれの上部ゲート電極膜１１０は、共通する連結部材１１３によって互いに接続されている。また、連結部材１１３は、所定の部分を除いて層間絶縁膜１１５及び層間絶縁膜１１６にはさまれるようにして覆われている。よって、Ｎ^＋型ソース領域１１２と交差するように形成されているが、Ｎ^＋型ソース領域１１２とは絶縁されている。さらに、ソース電極膜１０５とも絶縁されている。したがって、連結部材１１３の所定の部位において外部との電気的接続を確保すれば、すべてのゲート電極膜１０７及び上部ゲート電極膜１１０に対して外部から電気的に接続することが可能になり、トレンチゲート構造として機能可能となる。 3 is a cross-sectional perspective view of the semiconductor device shown in FIG. In FIG. 3, 113 is a connecting member, 115 and 116 are interlayer insulating films, and other reference numerals are the same as those shown in FIG. FIG. 10 is a perspective view showing a gate electrode film of the semiconductor device shown in FIG. 3 are all the same as those shown in FIG. As shown in FIGS. 3 and 10, the upper gate electrode films 110 are connected to each other by a common connecting member 113. Further, the connecting member 113 is covered so as to be sandwiched between the interlayer insulating film 115 and the interlayer insulating film 116 except for a predetermined portion. Thus, it is formed so as to intersect with the N ⁺ -type source region 112 is insulated from the N ⁺ -type source region 112. Further, the source electrode film 105 is also insulated. Therefore, if electrical connection with the outside is ensured at a predetermined portion of the connecting member 113, all the gate electrode films 107 and the upper gate electrode film 110 can be electrically connected from the outside. It can function as a gate structure.

なお、連結部材１１３への電気的接続は、一つの連結部材１１３に対して１カ所確保すれば良いが、連結部材１１３や上部ゲート電極膜１１０の抵抗成分の大きさに応じて２カ所以上確保しても良い。また、いずれかのゲート電極膜１０７を外部との電気的接続に利用し、連結部材１１３を外部との電気的接続に利用しないことも可能である。さらに、連結部材１１３を２つ以上形成する場合、連結部材１１３を相互に接続し、いずれか一つの連結部材１１３において電気的接続を確保するようにしても良い。 The electrical connection to the connecting member 113 may be ensured at one place for one connecting member 113, but at least two places are secured according to the magnitude of the resistance component of the connecting member 113 and the upper gate electrode film 110. You may do it. It is also possible to use one of the gate electrode films 107 for electrical connection with the outside and not use the connecting member 113 for electrical connection with the outside. Further, when two or more connecting members 113 are formed, the connecting members 113 may be connected to each other and electrical connection may be ensured in any one of the connecting members 113.

図４は、図１に示した半導体装置のＣ−Ｃ線断面斜視図である。図４において用いた符号はすべて図１及び図３において示したものと同じものを示す。図４に示すように、連結部材１１３は、Ｎ^＋型ソース領域１１２上において層間絶縁膜１１６に周囲を覆われており、上述したようにＮ^＋型ソース領域１１２とは絶縁されている。層間絶縁膜１１６は、複数のシリコン酸化膜によって形成されているが、図４に示したような形状、構造が得られるならば、どのようなプロセスを採用しても構わない。 4 is a cross-sectional perspective view of the semiconductor device shown in FIG. The reference numerals used in FIG. 4 are the same as those shown in FIGS. As shown in FIG. 4, the connecting member 113, N ⁺ -type is covered around the interlayer insulating film 116 on the source region 112, is insulated from the N ⁺ -type source region 112 as described above. The interlayer insulating film 116 is formed of a plurality of silicon oxide films, but any process may be adopted as long as the shape and structure as shown in FIG. 4 can be obtained.

以上の構造において、ソース電極膜１０５とドレイン電極膜１０９との間に電圧を印加するとともに、ゲート電極膜１０７とソース電極膜１０５との間に閾値以上の電圧を印加すると、Ｐ型ボディ層１０３のゲート絶縁膜１０６との境界近傍に反転層が形成されてチャネルとなる。そして、ドレイン電極膜１０９からソース電極１０５へこのチャネルを通って電流が流れる。また、ゲート電極膜１０７とソース電極膜１０５との間の電圧を所定閾値より低くすれば、このチャネルが消滅して、ドレイン電極膜１０９とソース電極膜１０５との間には電流が流れない。 In the above structure, when a voltage is applied between the source electrode film 105 and the drain electrode film 109 and a voltage higher than a threshold is applied between the gate electrode film 107 and the source electrode film 105, the P-type body layer 103. An inversion layer is formed in the vicinity of the boundary with the gate insulating film 106 to form a channel. Then, a current flows from the drain electrode film 109 to the source electrode 105 through this channel. Further, if the voltage between the gate electrode film 107 and the source electrode film 105 is made lower than a predetermined threshold value, this channel disappears and no current flows between the drain electrode film 109 and the source electrode film 105.

ところで、本発明の第１の実施の形態に係る半導体装置１００は、半導体装置１００を平面的に見たときに、Ｎ^＋型ソース領域１１２とゲートトレンチ１１１とを平行に形成し、Ｐ^＋型拡散領域１０４をこれらに対して直交する方向に分離して形成している。すなわち、所定間隔でストライプ状にゲートトレンチ１１１の間のメサ部には、Ｎ^＋型ソース領域１１２とＰ型ボディ層１０３とが積層した状態で形成されているが、Ｐ^＋型拡散領域１０４は形成されていない。したがって、図１１に示した従来技術に係る半導体装置と比較した場合、メサ部の構成が極めて単純になっている。メサ部の構成が極めて単純になれば、半導体装置１００の小型化は極めて容易になる。さらに、各々のゲート電極膜１０７は、連結部材１１３で相互に接続されている。したがって、各々のゲート電極膜１０７に対する外部からの電気的接続の確保が容易な構造となっている。くわえて、連結部材１１
３は、層間絶縁膜１１５及び層間絶縁膜１１６で覆われておりソース電極膜１０５とは完全に絶縁されている。したがって、Ｎ^＋型ソース領域１１２及びＰ^＋型拡散領域１０４の露出している部分は、すべてソース電極膜１０５に対するコンタクト領域として利用できる。 By the way, in the semiconductor device 100 according to the first embodiment of the present invention, when the semiconductor device 100 is viewed in plan, the N ⁺ type source region 112 and the gate trench 111 are formed in parallel to form a P ⁺ type. The diffusion region 104 is formed separately in a direction perpendicular to these. That is, the N ⁺ type source region 112 and the P type body layer 103 are stacked in the mesa portion between the gate trenches 111 in a stripe shape at predetermined intervals, but the P ⁺ type diffusion region 104 is Not formed. Therefore, when compared with the semiconductor device according to the prior art shown in FIG. 11, the configuration of the mesa portion is extremely simple. If the configuration of the mesa unit becomes extremely simple, the semiconductor device 100 can be extremely miniaturized. Further, the gate electrode films 107 are connected to each other by a connecting member 113. Therefore, it is easy to ensure electrical connection from the outside to each gate electrode film 107. In addition, connecting member 11
3 is covered with an interlayer insulating film 115 and an interlayer insulating film 116 and is completely insulated from the source electrode film 105. Therefore, all exposed portions of the N ⁺ type source region 112 and the P ⁺ type diffusion region 104 can be used as contact regions for the source electrode film 105.

さらに、本発明の第２の実施例について説明する。図５は、本発明の第２の実施例に係る半導体装置の斜視図である。図５において、１１７は電界緩和用Ｐ型領域であり、その他の符号は図１において示したものと同じものを示す。 Furthermore, a second embodiment of the present invention will be described. FIG. 5 is a perspective view of a semiconductor device according to the second embodiment of the present invention. In FIG. 5, reference numeral 117 denotes a P-type region for electric field relaxation, and other reference numerals are the same as those shown in FIG.

本発明の第２の実施例に係る半導体装置１００は、本発明の第１の実施例に係る半導体装置１００の一変形例である。すなわち、図１の半導体装置１００の構成に対して、電界緩和用Ｐ型領域１１７を付加したものである。電界緩和用Ｐ型領域１１７を形成することによって半導体装置１００の製造工程数は増えるが、半導体装置１００への逆電圧の印加時におけるゲートトレンチ１１１隅角部の電界強度を電界緩和用Ｐ型領域１１７で緩和することが可能になるという利点がある。 The semiconductor device 100 according to the second embodiment of the present invention is a modification of the semiconductor device 100 according to the first embodiment of the present invention. That is, a P-type region 117 for electric field relaxation is added to the configuration of the semiconductor device 100 of FIG. Although the number of manufacturing steps of the semiconductor device 100 is increased by forming the P-type region 117 for electric field relaxation, the electric field strength at the corner portion of the gate trench 111 when a reverse voltage is applied to the semiconductor device 100 is changed to the P-type region for electric field relaxation. There is an advantage that it becomes possible to relax at 117.

次に、本発明の第３の実施例について説明する。図６は、本発明の第３の実施例に係る半導体装置の斜視図である。図６において、２００は半導体装置、２０１はＮ^＋型ドレイン層、２０２はＮ⁻型ドリフト層、２０３はＰ型ボディ層、２０５はソース電極膜、２０６はゲート絶縁膜、２０７はゲート電極膜、２０８は上部ゲート絶縁膜、２０９はドレイン電極膜、２１０は上部ゲート電極膜、２１１はゲートトレンチ、２１２はＮ^＋型ソース領域、２０４はソーストレンチ、２１４は埋込Ｐ^＋型拡散領域である。また、図７は、図６に示した半導体装置のＡ−Ａ線断面斜視図である。図７の符号は、すべて図１において示したものと同じものを示す。 Next, a third embodiment of the present invention will be described. FIG. 6 is a perspective view of a semiconductor device according to the third embodiment of the present invention. 6, reference numeral 200 denotes a semiconductor device, 201 denotes an N ⁺ type drain layer, 202 denotes an N ⁻ type drift layer, 203 denotes a P type body layer, 205 denotes a source electrode film, 206 denotes a gate insulating film, 207 denotes a gate electrode film, 208 is an upper gate insulating film, 209 is a drain electrode film, 210 is an upper gate electrode film, 211 is a gate trench, 212 is an N ⁺ type source region, 204 is a source trench, and 214 is a buried P ⁺ type diffusion region. 7 is a cross-sectional perspective view of the semiconductor device shown in FIG. Reference numerals in FIG. 7 denote the same components as those shown in FIG.

本発明の第３の実施例に係る半導体装置２００においては、第１の実施例に係る半導体装置１００にソーストレンチ構造を設けたものとしている。すなわち、ゲートトレンチ２１１と直交する方向に、且つ、ゲートトレンチ２１１と離隔させてソーストレンチ２０４を形成している。さらに、半導体装置１００のＰ^＋型拡散領域１０４に代えて、埋込Ｐ^＋型拡散領域２１４を形成している。この埋込Ｐ^＋型拡散領域２１４は、ソーストレンチ２０４の底面及び側面の底面付近に露出するように形成されている。埋込Ｐ^＋型拡散領域２１４の上方にはＮ^＋型ソース領域２１２が形成されており、ソーストレンチ２０４の側面の底面付近以外の部分にはＮ^＋型ソース領域２１２が露出している。また、埋込Ｐ^＋型拡散領域２１４の形成方法は、ソーストレンチ２０４の底面からＰ型の不純物を注入し、高熱を加えてこの不純物を拡散させることによるが、これ以外の方法で形成しても良い。なお、Ｎ^＋型ソース領域２１２は、上述の範囲に露出していることが好ましいが、ソーストレンチ２０４の底面の大部分に露出していればその機能を果たすので、ソーストレンチ２０４とゲートトレンチ２１１との距離など諸条件に応じて形成範囲を変更可能である。 In the semiconductor device 200 according to the third embodiment of the present invention, the semiconductor device 100 according to the first embodiment is provided with a source trench structure. That is, the source trench 204 is formed in a direction orthogonal to the gate trench 211 and separated from the gate trench 211. Further, a buried P ⁺ type diffusion region 214 is formed instead of the P ⁺ type diffusion region 104 of the semiconductor device 100. The buried P ⁺ -type diffusion region 214 is formed so as to be exposed near the bottom surface of the source trench 204 and the bottom surface of the side surface. An N ⁺ type source region 212 is formed above the buried P ⁺ type diffusion region 214, and the N ⁺ type source region 212 is exposed at a portion other than the vicinity of the bottom surface of the side surface of the source trench 204 . The buried P ⁺ -type diffusion region 214 is formed by injecting a P-type impurity from the bottom surface of the source trench 204 and diffusing the impurity by applying high heat. Also good. Incidentally, N ⁺ -type source region 212 is preferably exposed to the above-mentioned range, since it performs its function if exposed to most of the bottom of the source trench 204, source trench 204 and gate trenches 211 The formation range can be changed according to various conditions such as

また、ソーストレンチ２０４の内部には、ソース電極膜２０５が充てんされるようにしている、したがって、ソーストレンチ２０４の内部において、埋込Ｐ^＋型拡散領域２１４及びＮ^＋型ソース領域２１２とソース電極膜２０５とが電気的に接続されている。なお、Ｎ^＋型ソース領域２１２は、ソーストレンチ２０４の内部以外の部分にも露出しているので、当然のことながら、この露出している部分においてもソース電極膜２０５と電気的に接続されている。 The source trench 204 is filled with the source electrode film 205. Therefore, the buried P ⁺ -type diffusion region 214 and the N ⁺ -type source region 212 and the source electrode are provided inside the source trench 204. The film 205 is electrically connected. Note that since the N ⁺ type source region 212 is also exposed at a portion other than the inside of the source trench 204 , the exposed portion is naturally electrically connected to the source electrode film 205. Yes.

図７に示すように、各々のゲートトレンチ２１１の間のメサ部における構造は、図２とほぼ同じである。したがって、Ｐ型ボディ層２０３は、このメサ部ではＮ^＋型ソース領域２１２下の一定の厚さで形成されており、ソーストレンチ２０４の下方では埋込Ｐ^＋型拡散領域２１４の下に回り込むように薄く形成されている。 As shown in FIG. 7, the structure in the mesa portion between each gate trench 211 is almost the same as that in FIG. Therefore, P-type body layer 203 is formed at a constant thickness below N ⁺ -type source region 212 in this mesa portion, and goes under buried P ⁺ -type diffusion region 214 below source trench 204. It is thinly formed.

図８は、図６に示した半導体装置のＢ−Ｂ線断面斜視図である。図８において、２１３は連結部材、２１５及び２１６は層間絶縁膜、その他の符号はすべて図６において示したものと同じものを示す。また、図９は、図６に示した半導体装置のＣ−Ｃ線断面斜視図である。図９において用いた符号はすべて図６及び図８において示したものと同じものを示す。図８及び図９に示すように、半導体装置２００の連結部材２１３及びその周辺の構成は、半導体装置１００とほぼ同じである。なお、各導電層及び導電領域の比抵抗及び表面濃度は、実施例１の半導体装置１００と同様である。 8 is a cross-sectional perspective view of the semiconductor device shown in FIG. In FIG. 8, 213 is a connecting member, 215 and 216 are interlayer insulating films, and other reference numerals are the same as those shown in FIG. FIG. 9 is a cross-sectional perspective view of the semiconductor device shown in FIG. The reference numerals used in FIG. 9 are the same as those shown in FIGS. As shown in FIGS. 8 and 9, the configuration of the connecting member 213 of the semiconductor device 200 and its periphery is almost the same as that of the semiconductor device 100. The specific resistance and surface concentration of each conductive layer and conductive region are the same as those of the semiconductor device 100 of the first embodiment.

したがって、半導体装置２００は、ソーストレンチ２０４を形成してその底面及びその付近に埋込Ｐ^＋型拡散領域２１４を露出させたので、半導体装置１００よりも構造が複雑になる反面、Ｐ^＋型拡散領域を埋め込んだことによって当該領域付近の小型化がさらに容易になるという利点がある。 Therefore, in the semiconductor device 200, since the source trench 204 is formed and the buried P ⁺ type diffusion region 214 is exposed at and near the bottom surface thereof, the structure is more complicated than the semiconductor device 100, but the P ⁺ type diffusion is performed. By embedding the region, there is an advantage that the size of the region can be easily reduced.

なお、半導体装置２００においても、図５の電界緩和用Ｐ型領域１１７に相当するものを形成して、ゲートトレンチ２１１隅角部の電界強度の緩和を図ることが可能である。 In the semiconductor device 200 as well, it is possible to reduce the electric field intensity at the corner portion of the gate trench 211 by forming the one corresponding to the electric field relaxation P-type region 117 of FIG.

本発明の第１の実施例に係る半導体装置の斜視図である。1 is a perspective view of a semiconductor device according to a first embodiment of the present invention. 図１に示した半導体装置のＡ−Ａ線断面斜視図である。FIG. 2 is a cross-sectional perspective view taken along line AA of the semiconductor device illustrated in FIG. 1. 図１に示した半導体装置のＢ−Ｂ線断面斜視図である。FIG. 2 is a cross-sectional perspective view of the semiconductor device shown in FIG. 図１に示した半導体装置のＣ−Ｃ線断面斜視図である。FIG. 2 is a cross-sectional perspective view of the semiconductor device shown in FIG. 本発明の第２の実施例に係る半導体装置の斜視図である。It is a perspective view of a semiconductor device concerning the 2nd example of the present invention. 本発明の第３の実施例に係る半導体装置の斜視図である。It is a perspective view of the semiconductor device which concerns on the 3rd Example of this invention. 図６に示した半導体装置のＡ−Ａ線断面斜視図である。FIG. 7 is a cross-sectional perspective view taken along line AA of the semiconductor device illustrated in FIG. 6. 図６に示した半導体装置のＢ−Ｂ線断面斜視図である。FIG. 7 is a cross-sectional perspective view taken along line BB of the semiconductor device illustrated in FIG. 6. 図６に示した半導体装置のＣ−Ｃ線断面斜視図である。FIG. 7 is a cross-sectional perspective view of the semiconductor device shown in FIG. 図１に示した半導体装置のゲート電極膜を示す斜視図である。FIG. 2 is a perspective view showing a gate electrode film of the semiconductor device shown in FIG. 1. 実従来技術に係る半導体装置の例を示す断面図である。It is sectional drawing which shows the example of the semiconductor device which concerns on a real prior art.

Explanation of symbols

１００：半導体装置
１０１：Ｎ^＋型ドレイン層
１０２：Ｎ⁻型ドリフト層
１０３：Ｐ型ボディ層
１０４：Ｐ^＋型拡散領域
１０５：ソース電極膜
１０６：ゲート絶縁膜
１０７：ゲート電極膜
１０８：上部ゲート絶縁膜
１０９：ドレイン電極膜
１１０：上部ゲート電極膜
１１１：ゲートトレンチ
１１２：Ｎ^＋型ソース領域
１１３：連結部材
１１５：層間絶縁膜
１１６：層間絶縁膜
１１７：電界緩和用Ｐ型領域
２０１：Ｎ^＋型ドレイン層
２０２：Ｎ⁻型ドリフト層
２０３：Ｐ型ボディ層
２０５：ソース電極膜
２０６：ゲート絶縁膜
２０７：ゲート電極膜
２０８：上部ゲート絶縁膜
２０９：ドレイン電極膜
２１０：上部ゲート電極膜
２１１：ゲートトレンチ
２１２：Ｎ^＋型ソース領域
２０４：ソーストレンチ
２１４：埋込Ｐ^＋型拡散領域
２１３：連結部材
２１５：層間絶縁膜
２１６：層間絶縁膜
３００：半導体装置
３０１：Ｎ^＋型ドレイン層
３０２：Ｎ⁻型ドリフト層
３０３：Ｐ型ボディ層
３０４：Ｐ^＋型拡散領域
３０５：ソース電極膜
３０６：ゲート絶縁膜
３０７：ゲート電極膜
３０９：ドレイン電極膜
３１１：ゲートトレンチ
３１２：Ｎ^＋型ソース領域
３１３：ソーストレンチ
３１９：絶縁膜
３２０：ＰＳＧ膜
Ｗ：メサ幅
100: Semiconductor device 101: N ⁺ type drain layer 102: N ⁻ type drift layer 103: P type body layer 104: P ⁺ type diffusion region 105: Source electrode film 106: Gate insulating film 107: Gate electrode film 108: Upper gate Insulating film 109: Drain electrode film 110: Upper gate electrode film 111: Gate trench 112: N ⁺ type source region 113: Connecting member 115: Interlayer insulating film 116: Interlayer insulating film 117: P type region 201 for electric field relaxation: N ⁺ Type drain layer 202: N ^- type drift layer 203: P type body layer 205: Source electrode film 206: Gate insulating film 207: Gate electrode film 208: Upper gate insulating film 209: Drain electrode film 210: Upper gate electrode film 211: Gate trench 212: N ⁺ type source region
204 : Source trench 214: Buried P ⁺ type diffusion region 213: Connection member 215: Interlayer insulating film 216: Interlayer insulating film 300: Semiconductor device 301: N ⁺ type drain layer 302: N ⁻ type drift layer 303: P type body Layer 304: P ⁺ type diffusion region 305: Source electrode film 306: Gate insulating film 307: Gate electrode film 309: Drain electrode film 311: Gate trench 312: N ⁺ type source region 313: Source trench 319: Insulating film 320: PSG Film W: Mesa width

Claims

A first conductive layer of a first conductivity type;
A first conductive type second conductive layer formed by laminating the first conductive layer;
A third conductive layer of a second conductivity type opposite to the first conductivity type formed by laminating the second conductive layer;
A first conductive type fourth conductive layer formed by laminating on the third conductive layer;
A plurality of first grooves formed by opening the fourth conductive layer and arranged parallel to each other;
Said third conductive layer is disposed so as to sandwich against vital to both ends of the fourth conductive region and the first groove is formed in a strip shape in the direction intersecting with the first groove A plurality of conductive regions of the second conductivity type,
A first insulating film formed on a side surface and a bottom surface of the first groove;
A gate electrode film formed on the surface of the first insulating film;
A second insulating film formed on the gate electrode film;
A plurality of upper gate electrode films formed on the gate electrode film sandwiched between the conductive regions and connected to the gate electrode film through openings formed in the second insulating film ;
Formed above the fourth conductive layer and electrically connected to the adjacent upper gate electrode film.
A plurality of connecting members that are connected to each other and arranged alternately with the conductive region at a predetermined interval;
A third insulating film formed so as to cover the connecting member ;
A source electrode film formed on the surface of at least the fourth conductive layer and the conductive region;
A semiconductor device comprising a drain electrode film formed on a surface of the first conductive layer.

A first conductive layer of a first conductivity type;
A first conductive type second conductive layer formed by laminating the first conductive layer;
A third conductive layer of a second conductivity type opposite to the first conductivity type formed by laminating the second conductive layer;
A first conductive type fourth conductive layer formed by laminating on the third conductive layer;
A plurality of first grooves formed by opening the fourth conductive layer and arranged parallel to each other;
A plurality of the fourth conductive layers are formed so as to reach the third conductive layer by opening the fourth conductive layer in a direction intersecting the first groove and in a state of being separated from the first groove. Second grooves,
A plurality of conductive regions of the second conductivity type formed so as to be exposed at least on the bottom surface of the second groove;
A first insulating film formed on a side surface and a bottom surface of the first groove; a gate electrode film formed on a surface of the first insulating film;
A second insulating film formed on the gate electrode film;
A plurality of upper gate electrode films formed on the gate electrode film sandwiched between the conductive regions and connected to the gate electrode film at openings formed in the second insulating film ;
Formed above the fourth conductive layer and electrically connected to the adjacent upper gate electrode film.
A plurality of connecting members that are connected to each other and arranged alternately with the conductive region at a predetermined interval;
A third insulating film formed so as to cover the connecting member ;
A source electrode film formed on at least the surface of the fourth conductive layer and the side and bottom surfaces of the second groove;
A semiconductor device comprising a drain electrode film formed on a surface of the first conductive layer.

The semiconductor device according to claim 1 , wherein the connecting member is electrically insulated from the source electrode film by the third insulating film .

And an electric field relaxation conductive region formed so as to be interposed between the second conductive layer and the third conductive layer and to cover a corner portion of the first groove. The semiconductor device according to claim 1, wherein the semiconductor device is a semiconductor device.

Furthermore, it has the 5th conductive layer of the 2nd conductivity type laminated | stacked on the surface on the opposite side to the surface which laminated | stacked the said 2nd conductive layer of the said 1st conductive layer. The semiconductor device according to claim 1 or claim 2 or claim 4 .