JP4558186B2 - Semiconductor device - Google Patents
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Description
【0001】
【発明の属する技術分野】
この発明は半導体装置に係り、特に複数のワード線が昇圧されるテストモードを有する半導体装置に関するものである。
【0002】
【従来の技術】
近年、多数のトランジスタを集積化した半導体装置が、ワークステーションやパーソナルコンピュータをはじめとした、様々な電気製品に使用されている。半導体装置の製造においては、信頼性のテストとスクリーニングのために高温雰囲気中でこの半導体装置の電源に通常時よりも高い電圧を与えて動作試験するバーンインが必要とされる。バーンインによるストレスによって、半導体装置中に含まれる絶縁膜等に潜在していた欠陥箇所の劣化を加速させて不良の半導体装置をスクリーニングすることができる。このバーンインとして、半導体チップをアセンブリした後に実施される通常のバーンインと、アセンブリ前の複数の半導体チップを備えるウェハの状態で実施されるウェハレベルバーンイン(WBI)とが知られている。
【0003】
ウェハレベルバーンインについては、例えば文献T. Furuyama et al., "Wafer Burn-in (WBI) Technology for RAM's", 1993 IEDM Tech. Digest, pp.639-642に記載されている。ウェハレベルバーンインは通常のバーンインに比べて、次のようなメリットがある。第1に、半導体チップがパッケージまたはモールドに封入されていない。ゆえに、パッケージまたはモールドの耐熱よりも高い温度でバーンインを実行できる。また、ストレス電界も高く設定できるので、バーンインの時間が短縮される。第2に、レーザトリミング等によって不良をスペアと置き換えるためのリペアテスト前に実施される。ゆえに、バーンイン後に発生する不良の救済をその後のリペアテストで救済することが可能となる。第3に、ウェハ上の不良が検出された半導体チップの位置を知ることができる。そのため、この不良情報を製造ラインへフィードバックして改善をはかることが容易におこなえる。
【0004】
DRAMはパーソナルコンピュータのメインメモリとして利用されている。このDRAMは複数行および複数列に配置される複数のメモリセルを含んでいる。このメモリセルの各々に、"0"または"1"の1ビットの情報が格納される。メモリセルはメモリセルトランジスタとメモリセルキャパシタとで構成される。メモリセルキャパシタの一方の電極はセルプレートで構成される。メモリセルの複数行にそれぞれ対応して複数のワード線が配置される。メモリセルの複数列にそれぞれ対応してビット線対が配置される。メモリセルトランジスタのゲートは対応のワード線で構成される。メモリセルトランジスタは対応のビット線とメモリセルキャパシタの他方の電極との間に接続される。
【0005】
ウェハレベルバーンインでは、全てのワード線を同時に選択したり、または1本おきのワード線をストライプ状に同時に選択した後、ビット線およびセルプレートに外部から電圧を与える。これにより、メモリセルトランジスタのゲート酸化膜、メモリセルキャパシタの絶縁膜、隣接したワード線間の絶縁膜、隣接したメモリセル間の絶縁膜等にストレス電圧が与えられる。
【0006】
【発明が解決しようとする課題】
図8は例えば米国特許公報第5,513,142号に開示された、DRAMの一部を示す回路図である。この図8に示された構成では、昇圧信号ドライバRXDが昇圧信号RXを電源電位よりも高い昇圧電位VPPにドライブする。この昇圧電位VPPは、ウェハレベルバーンイン時に通常動作時よりも高いバーンイン電位とされる。ウェハレベルバーンイン時に、各ワードドライバDRVに含まれているPチャネルトランジスタP1を介して、128本のワード線が同時にドライブされる。
【0007】
しかし、昇圧信号ドライバRXDのドライブ能力は、1本のワード線を所望の速さで接地電位GNDから昇圧電位VPPにドライブするように設計されている。従って、128本のワード線を同時にドライブしようとすると、これらのワード線の容量負荷の合計は昇圧信号ドライバRXDのドライブ能力に比べて大きくなり過ぎており、さらに、ワード線への充電電流が大きいことから昇圧電位VPPを伝達する電源配線抵抗における電圧降下もあいまって、昇圧信号RXはゆっくりと上昇してインバータINVの論理しきい値を越えていく。その結果、インバータINVの出力信号ZRXはゆっくりと低下するため、NチャネルトランジスタN2はゆっくりとオフとなる。その間、昇圧信号RXからPチャネルトランジスタP1を通ってワード線WLに充電される電荷の一部がNチャネルトランジスタN2を通って接地電位GNDに抜けていく。このため、昇圧電位VPPがゆっくりと上昇するときに一時的に所望の電位と接地電位の間の中間電位に停留してしまう。
【0008】
インバータINVの論理しきい値は、製造プロセスの変動等によって、Nチャネルトランジスタおよび/またはPチャネルトランジスタのしきい値がずれることで、設計値からずれて高くなることがある。この図8に示された構成では、昇圧電位VPPが一時的に停留する中間電位が、高くずれたインバータINVの論理しきい値よりも低くなると、インバータINVの出力信号ZRXの電位はハイレベルに固定される場合がある。このような場合、ワードドライバDRVのNチャネルトランジスタN2がオンのままとなる。そのため、昇圧信号RXからワード線WLへの充電電流の大部分が接地電位GNDに抜けてしまう。その結果、昇圧信号RXはインバータINVのしきい値を越えられず、インバータINVの論理しきい値付近の電位で飽和してしまう。
【0009】
このように、従来の構成では、ウェハバーンイン時にワード線WLの電位がバーンイン電位に上昇しなくなるという問題が生じていた。
【0010】
この発明の目的は、ウェハレベルバーンイン時に確実にワード線をバーンイン電位にドライブする半導体装置を得ることにある。
【0011】
【課題を解決するための手段】
第1および第2の発明にかかる半導体装置は、昇圧信号を発生する昇圧信号発生器と、昇圧信号とウェハバーンイン信号とを受けてドライブ信号を出力するドライブ信号発生器と、複数のワード線と、複数のワード線それぞれと昇圧信号発生器の出力とに接続される複数のワードドライバとを備える。
複数のワードドライバは、各々、ワード線選択信号に従って昇圧信号を対応したワード線に伝えるための第1のドライブトランジスタと、対応したワード線とワード線用のロウレベルの電位が与えられるノードとの間に接続され、ドライブ信号を受けるゲートを有し該ゲートの電位に従って選択的に該ロウレベル電位を対応のワード線に伝達するとともに該ゲート電位がロウレベルのときにオフする第2のドライブトランジスタとを含む。
ドライブ信号発生器は、昇圧信号が電源電位よりも高い昇圧電位に向けて上昇するのに従いロウレベルの電位となるドライブ信号を出力し、ウェハバーンイン信号の活性化時昇圧信号に応答してドライブ信号をロウレベルの電位とする。
【0012】
第1の発明に係る半導体装置においては、ドライブ信号発生器は、ドライブ信号を出力するための出力ノードとロウレベルの電位が与えられるノードとの間に接続され、昇圧信号を受けるゲートを有するNチャネルトランジスタと、出力ノードとハイレベルの電位が与えられるノードとの間に直列に接続されるカットオフトランジスタおよびPチャネルトランジスタを含む。カットオフトランジスタはウェハバーンイン信号の活性化に応答してオフとなり、Pチャネルトランジスタは昇圧信号を受けるゲートを有する。
【0013】
好ましくは、カットオフトランジスタは、Pチャネルトランジスタよりも薄いゲート絶縁膜を有する。
【0014】
第2の発明に係る半導体装置においては、ドライブ信号発生器は、ドライブ信号を出力するための出力ノードとロウレベルの電位が与えられるノードとの間に接続され、昇圧信号を受けるゲートを有する第1のNチャネルトランジスタ、出力ノードとハイレベルの電位が与えられるノードとの間に接続され、昇圧信号を受けるゲートを有するPチャネルトランジスタ、および、出力ノードとロウレベルの電位が与えられるノードとの間に第1のNチャネルトランジスタと並列に接続され、ウェハバーンイン信号の活性化に応答してオンする第2のNチャネルトランジスタを含む。
【0015】
好ましくは、第2のNチャネルトランジスタを、第1のNチャネルトランジスタよりも薄いゲート絶縁膜を有するものとする。
【0016】
第3および第4の発明に係る半導体装置は、第1の方向に延びる複数のメインワード線、第1の方向と交差する第2の方向に沿って延びる複数のビット線対、第1の方向に沿って配置され、複数のビット線対にそれぞれ接続される複数のセンスアンプを含むセンスアンプバンド、第1の方向に沿って延びるとともに各メインワード線に対応して所定数配置される複数のサブワード線、および、センスアンプバンドと交差する方向に配置され、第2の方向に沿って複数のサブワード線に対応して配置される複数のサブワードドライバを含む。各サブワードドライバは、複数のメインワード線の対応する1つに接続されるゲートを有し、該ゲート電位に従って複数の昇圧信号の対応の1つを対応のサブワード線に伝えるための第1のドライブトランジスタと、対応のサブワード線とサブワード線用のロウレベルの電位が与えられるノードとの間に接続され、複数の昇圧信号にそれぞれ対応した複数のドライブ信号の対応の1つを受けるゲートを有し、該ゲート電位に従って該ノードのロウレベル電位を対応のサブワード線に伝達し、該ゲート電位がロウレベルの時にオフする第2のドライブトランジスタとを含む。
第3および第4の発明に係る半導体装置は、さらに、複数のビット線対と複数のサブワード線との交差部に対応して配置される複数のメモリセルを含むサブメモリブロック、および、センスアンプバンドとサブワードドライババンドとの交差領域に配置される昇圧ドライバを備える。この昇圧ドライバは、複数の昇圧信号を発生する昇圧信号発生器と、複数の昇圧信号とウェハバーンイン信号とを受け、与えられた昇圧信号が電源電位よりも高い昇圧電位に向けて上昇するのに従い対応のドライブ信号をドライブ信号用のロウレベルの電位とし、与えられたウェハバーンイン信号の活性化に応答して該対応のドライブ信号を前記ドライブ信号用のロウレベルの電位とするドライブ信号発生器とを含む。
【0017】
第3の発明に係る半導体装置において、ドライブ信号発生器は、各対応のドライブ信号を出力するための出力ノードとドライブ信号用のロウレベルの電位が与えられるノードとの間に接続され、対応の昇圧信号を受けるゲートを有するNチャネルトランジスタ、および該出力ノードとハイレベルの電位が与えられるノードとの間に直列に接続されるカットオフトランジスタおよびPチャネルトランジスタを含む。カットオフトランジスタはウェハバーンイン信号の活性化に応答してオフとなり、Pチャネルトランジスタは対応の昇圧信号を受けるゲートを有する。
【0018】
好ましくは、カットオフトランジスタは、Pチャネルトランジスタよりも薄いゲート絶縁膜を有する。
【0019】
第4の発明に係る半導体装置においては、ドライブ信号発生器は、対応のドライブ信号を出力するための出力ノードとドライブ信号用のロウレベルの電位が与えられるノードとの間に接続され、対応の昇圧信号を受けるゲートを有する第1のNチャネルトランジスタと、出力ノードとハイレベルの電位が与えられるノードとの間に接続され、対応の昇圧信号を受けるゲートを有するPチャネルトランジスタと、該出力ノードとドライブ信号用のロウレベルの電位が与えられるノードとの間に第1のNチャネルトランジスタと並列に接続され、与えられたウェハバーンイン信号の活性化に応答してオンする第2のNチャネルトランジスタを含む。
【0020】
好ましくは、第2のNチャネルトランジスタは、第1のNチャネルトランジスタよりも薄いゲート絶縁膜を有する。また、カットオフトランジスタは、Pチャネルトランジスタからなる。
【0021】
【発明の実施の形態】
実施の形態1.
以下、この発明の実施の形態であるDRAM(Dynamic Random Access Memory)について、図1から図6に基づき説明する。図1はDRAM 100の概略ブロック図である。図1を参照して、DRAM 100はコマンドデコーダ110を備える。コマンドデコーダ110は、外部から与えられる各種の制御信号(例えばクロックイネーブル信号CKE、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEおよびデータマスク信号DM)を、外部から与えられるクロック信号CLKに同期してラッチし、これらの制御信号をデコードする。これらの制御信号の論理の組み合わせによりオペレーションコマンドが指定される。コマンドにはバンク活性コマンド、リードコマンド、ライトコマンド、プリチャージコマンド、CBRリフレッシュコマンドおよびセルフリフレッシュコマンドなどが含まれる。コマンドデコーダ110は与えられたコマンドをデコードして、このコマンドに応答してDRAM 100の動作を制御するための、複数種の内部制御信号を出力する。
【0022】
また、DRAM 100は、ロウアドレスバッファおよびリフレッシュカウンタ120を備える。ロウアドレスバッファおよびリフレッシュカウンタ120は、外部から与えられる複数ビットを含むアドレス信号A0-A12および複数ビットを含むバンクアドレス信号BA0-BA1を受けてロウアドレス信号および内部のバンクアドレス信号を出力する。ロウアドレスバッファおよびリフレッシュカウンタ120は、コマンドデコーダ110からの内部制御信号が、コマンドデコーダ110にバンク活性コマンドが与えられたことを示すと、外部から与えられるアドレス信号A0-A12およびバンクアドレス信号BA0-BA1をロウアドレス信号および内部バンクアドレス信号として供給する。
【0023】
ロウアドレスバッファおよびリフレッシュカウンタ120はまた、コマンドデコーダ110からの内部制御信号が、コマンドデコーダ110にリフレッシュコマンド(例えばCBRリフレッシュコマンドまたはセルフリフレッシュコマンド)が与えられたことを示すと、外部から与えられるアドレス信号A0-A12およびバンクアドレス信号BA0-BA1とは関係なしに、自らロウアドレス信号および内部のバンクアドレス信号を生成して供給する。
【0024】
DRAM 100はさらに、コラムアドレスバッファおよびレイテンシ/バーストコントローラ130を備える。コラムアドレスバッファおよびレイテンシ/バーストコントローラ130は、外部から与えられるアドレス信号A0-A12およびバンクアドレス信号BA0-BA1を受けてコラムアドレス信号および内部のバンクアドレス信号を出力する。コラムアドレスバッファおよびレイテンシ/バーストコントローラ130は、コマンドデコーダ110からの内部制御信号が、コマンドデコーダ110にリードコマンドまたはライトコマンドが与えられたことを示すと、外部から与えられるアドレス信号A0-A12およびバンクアドレス信号BA0-BA1をコラムアドレス信号および内部バンクアドレス信号として供給する。
【0025】
コラムアドレスバッファおよびレイテンシ/バーストコントローラ130はまた、コマンドデコーダ110からの内部制御信号が、コマンドデコーダ110にモードレジスタセットコマンドが与えられたことを示すと、外部から与えられるアドレス信号A0-A12の所定のビット(例えばA4-A6)に応答して/CASレイテンシをセットし、他の所定のビット(例えばA0-A2)に応答してバースト長をセットする。
【0026】
さらに、DRAM 100は、バンクA,B,CおよびDと称される複数のバンク140を備える。各バンクは複数のメモリセルが複数行および複数列に配置されるメモリアレイ141、メモリアレイ141の行を選択するためのロウデコーダ142、メモリアレイ141の列に現われるメモリセルデータを検知増幅するためのセンスアンプ群143、およびメモリアレイ141の列を選択するためのコラムデコーダ144を備える。各バンク140は他のバンクで選択されるメモリセルのアドレスとは独立したアドレスのメモリセルが選択できるように構成されている。つまり、他のバンクでどのメモリセルが選択されていようと、各バンクの任意のメモリセルが選択できる。
【0027】
ロウデコーダ142は、ロウアドレスバッファおよびリフレッシュカウンタ120からのロウアドレス信号および内部バンクアドレス信号をデコードする。そして、内部バンクアドレス信号に応じた(従ってバンクアドレス信号BA0-BA1にも応じた)バンク140の、ロウアドレス信号に応じた(従ってアドレス信号A0-A12にも応じた)行のメモリセルを選択する。
【0028】
センスアンプ群143は、メモリアレイ141の列に現われる、ロウデコーダ142により選択された行のメモリセルのデータを検知増幅する。コラムデコーダ144は、コラムアドレスバッファおよびレイテンシ/バーストコントローラ130からのコラムアドレス信号および内部バンクアドレス信号をデコードする。そして、センスアンプ群143により増幅されるデータのうち、内部バンクアドレス信号に応じた(従ってバンクアドレス信号BA0-BA1にも応じた)バンク140の、コラムアドレス信号に応じた(従ってアドレス信号A0-A12にも応じた)列のデータを選択する。
【0029】
さらにまた、DRAM 100はデータコントローラおよび入出力バッファ150を備える。データコントローラおよび入出力バッファ150は、コマンドデコーダ110からの内部制御信号と、コラムアドレスバッファおよびレイテンシ/バーストコントローラ130にセットされた/CASレイテンシおよびバースト長に応答して、クロック信号CLKに同期して、メモリアレイ141から外部へデータDQを出力する。また、データコントローラおよび入出力バッファ150は、コマンドデコーダ110からの内部制御信号と、コラムアドレスバッファおよびレイテンシ/バーストコントローラ130にセットされたバースト長に応答して、クロック信号CLKに同期して外部から与えられるデータDQをメモリアレイ141に与える。
【0030】
データコントローラおよび入出力バッファ150は、コマンドデコーダ110からの内部制御信号が、コマンドデコーダ110にリードコマンドが与えられたことを示すと、リードコマンドが与えられて/CASレイテンシの値に応じたクロック信号CLKのサイクルが経過した時点からリードデータDQの出力を始める。リードデータの出力は、バースト長の値ぶんのデータが複数(例えば4つ)あるDQピンの各々に対し、シリアルに出力される。データコントローラおよび入出力バッファ150は、コラムデコーダ144により選択されたメモリアレイ141からのデータを各DQピンにシリアルに出力することができる。
【0031】
また、データコントローラおよび入出力バッファ150は、コマンドデコーダ110からの内部制御信号が、コマンドデコーダ110にライトコマンドが与えられたことを示すと、外部から各DQピンにシリアルに与えられるバースト長ぶんのライトデータをクロック信号CLKに同期して順次内部に取り込み、コラムデコーダ144により選択されたメモリアレイの列にライトデータを与える。また、データマスク信号DMによりシリアルに与えられるライトデータの一部を取り込まないようにすることが可能である。
【0032】
DRAM 100はさらに、電源電位VCCを昇圧した昇圧電位VPP、電源電位VCCと接地電位VSSの間の中間電位(VCC+VSS)/2であるビット線のプリチャージ電位VBLおよびセルプレート電位VCPを出力するための内部電位発生回路群160を備える。DRAM 100はさらに、パッド161を備える。パッド161は昇圧電位VPPを伝達する電源配線に接続されており、ウェハバーンイン時にこのパッド161にバーンイン電位を与えることで、昇圧電位VPPを通常動作時よりも高いバーンイン電位とすることができる。
【0033】
図2はメモリアレイ141およびセンスアンプ群143の構成を示す概略図である。図2を参照して、メモリアレイ141は複数のメモリブロックMB1-MBnを含む。メモリブロックMB1-MBnの各々は複数のビット線対141aを含む。また、センスアンプ群143は複数のセンスアンプバンドSB1-SBn+1を含む。センスアンプバンドSB1-SBn+1の各々は複数のセンスアンプ143aを含む。メモリブロックの間に位置するセンスアンプバンドは、その両側のメモリブロックに共通に設けられる。つまり、このDRAMでは、いわゆるシェアードセンスアンプ構成が採用されている。
【0034】
ビット線対141aはメモリセルの列に沿って延びる。ビット線対141aの各々は、対応のメモリブロックのメモリセルの列に対応して配置される。また、センスアンプバンドSB1-SBn+1の各々に含まれるセンスアンプ143aは、メモリセルの行に沿って配置される。
【0035】
図3はメモリブロックMB1-MBnのうちの1つのメモリブロックMBiとロウデコーダ142の構成を示す概略図である。図3を参照して、複数(この実施の形態では128本)のメインワード線141bがメモリブロックMBi上に配置される。メインワード線141bの各々はメモリセルの行に沿って延びる。ロウデコーダ142はメモリブロックMBiに対応して設けられるメインロウデコーダMRDiを含む。
【0036】
メインロウデコーダMRDiは、通常動作時、対応のメモリブロックが選択されたときにアドレス信号に従って複数のメインワード線141bのうち1本を選択レベル(ロウレベル)にする。また、残りのメインワード線141bを非選択レベル(昇圧電位VPP)にする。他方、メインロウデコーダMRDiは、ウェハレベルバーンイン時、ウェハバーンイン信号WBIがウェハレベルバーンインを示すハイレベルになるのに応答して、全てのメインワード線141bを選択レベルのロウレベルにする。このウェハバーンイン信号WBIは図1に示されたコマンドデコーダ110により生成される。外部制御信号および外部アドレス信号の組み合わせによりウェハレベルバーンインが指定されると、このウェハバーンイン信号WBIはハイレベルとなる。
【0037】
ロウデコーダ142はまた、複数のサブワードドライババンドSWDB1-SWDB5を含む。メモリブロックMBiはサブワードドライババンドSWDB2-SWDB4によって複数のサブメモリブロックSMB1-SMB4に分割される。サブメモリブロックSMB1-SMB4の各々は、複数のサブワード線141cを含む。サブワード線141cは対応のサブメモリブロック中のメモリセルの行に対応して配置される。サブワード線141cはメモリセルの行に沿って延びる。サブワードドライババンドSWDB1-SWDB5の各々は、メモリセルの列に沿って配置される複数のサブワードドライバ142aを含む。サブワードドライバ142aはサブワード線141cにそれぞれ接続される。
【0038】
サブメモリブロックSMB1-SMB4のうち1つに着目すると、1本のメインワード線141bに4本の隣接したサブワード線141cが対応している。この4本のサブワード線141cに接続されるサブワードドライバ142aは、共通に対応のメインワード線141bに接続される。それとともに、このサブワードドライバ142aの各々は、隣接した4本のサブワード線141cのいずれかを選択するための複数の昇圧信号BT0 +-BT3 +のうち対応の1つを受ける。ここで、右上の+の添字はハイレベルが電源電位VCCよりも高い昇圧電位VPPであることを示す。各サブワードドライバ142aは、対応のメインワード線141bの電位が選択レベルのロウレベルとなり、対応の昇圧信号が選択レベルの昇圧電位VPPのとき、この昇圧電位VPPの昇圧信号を対応のサブワード線141cに伝達する。
【0039】
ロウデコーダ142はさらに、サブロウデコーダSRDを含む。サブロウデコーダSRDは複数のメモリブロックMB1-MBnに共通してバンク140に対してそれぞれ設けられる。サブロウデコーダSRDは、通常動作時、対応のバンク140が活性化されるときは、アドレス信号に従ってサブデコード信号/X0 +-/X3 +のうち1つを選択レベルのロウレベルとする。この実施の形態では、サブロウデコーダSRDはロウアドレス信号の下位2ビットに従ってサブデコード信号/X0 +-/X3 +のうち1つを選択レベルのロウレベルとし、残りは非選択レベルの昇圧電位VPPとする。
【0040】
サブロウデコーダSRDは、ウェハレベルバーンイン時、ウェハバーンイン信号WBIEおよびWBIOに応答して、サブデコード信号/X0 +-/X3 +のうちの偶数番/X0 +および/X2 +のみ、奇数番/X1 +および/X3 +のみ、またはその両方/X0 +-/X3 +を選択レベルのロウレベルとする。詳述すると、ウェハバーンイン信号WBIEがハイレベルでWBIOがロウレベルのとき、サブロウデコーダSRDはサブデコード信号/X0 +-/X3 +のうちの偶数番/X0 +および/X2 +のみロウレベルとする。また、ウェハバーンイン信号WBIEがロウレベルでWBIOがハイレベルのとき、サブロウデコーダSRDはサブデコード信号/X0 +-/X3 +のうちの奇数番/X1 +および/X3 +のみロウレベルとする。さらに、ウェハバーンイン信号WBIEおよびWBIOが共にハイレベルのとき、サブロウデコーダSRDはサブデコード信号/X0 +-/X3 +を全てロウレベルとする。
【0041】
ウェハバーンイン信号WBIEおよびWBIOは図1に示されたコマンドデコーダ110により生成される。外部制御信号および外部アドレス信号の組み合わせにより、ウェハバーンイン信号WBIEおよびWBIOは制御される。このウェハバーンイン信号WBIEおよびWBIOの少なくとも一方がハイレベルとなるとき、ウェハバーンイン信号WBIはハイレベルとなる。ウェハバーンイン信号WBIEおよびWBIOはそれぞれ偶数番のサブワード線および奇数番のサブワード線を同時に選択するための信号である。従って、ウェハレベルバーンイン時に偶数番のサブワード線のみを同時に選択するときは、ウェハバーンイン信号WBIおよびWBIEが活性状態のハイレベル、WBIOが非活性状態のロウレベルとなる。また、奇数番のサブワード線のみを同時に選択するときは、ウェハバーンイン信号WBIおよびWBIOが活性状態のハイレベル、WBIEが非活性状態のロウレベルとなる。さらに、全てのサブワード線を同時に選択するときは、ウェハバーンイン信号WBI,WBIEおよびWBIOが全て活性状態のハイレベルとなる。また、通常動作時はウェハバーンイン信号WBI,WBIEおよびWBIOは全て非活性状態のロウレベルとなる。
【0042】
サブワードドライババンドSWDB1-SWDB5は、センスアンプバンドSBi+1と、交差領域CRが形成されるように交差している。ロウデコーダ142はさらにまた、交差領域CRに配置される昇圧ドライバ142bを含む。
【0043】
図4はサブワードドライバ142aの具体的回路図である。図4を参照して、サブワードドライバ142aはPチャネルのドライブトランジスタ142aaを含む。このドライブトランジスタ142aaは複数のメインワード線141bのうちの対応する1つに接続されるゲートを有する。ドライブトランジスタ142aaのゲートは対応のメインワード線141bにより伝達される信号/MWLmを受ける。ドライブトランジスタ142aaのソースは複数の昇圧信号BT0 +-BT3 +のうち対応の1つBTk +を受ける。ドライブトランジスタ142aaのドレインはサブワード線141cに接続される。さらに、ドライブトランジスタ142aaのバックゲートには昇圧電位VPPが与えられる。ドライブトランジスタ142aaは、対応のメインワード線141bにより伝達される信号/MWLmがロウレベルになると、対応の昇圧信号BTk +を対応のサブワード線141cに伝える。
【0044】
サブワードドライバ142aはまた、サブワード線141cとワード線用のロウレベルの電位が与えられるノード142abとの間に接続されるNチャネルのドライブトランジスタ142acを含む。ドライブトランジスタ142acのゲートは対応のメインワード線141bに接続され、信号/MWLmを受ける。この実施の形態ではノード142abには接地電位VSSが与えられるが、メモリセルのサブスレッショルドリーク電流を抑制するために、接地電位よりも低い負の電位が与えられても良い。
【0045】
サブワードドライバ142aはさらに、対応のサブワード線141cとノード142abとの間に接続されるNチャネルのドライブトランジスタ142adを含む。ドライブトランジスタ142adのゲートは、複数の昇圧信号BT0 +-BT3 +にそれぞれ対応した複数のドライブ信号/DV0-/DV3のうちから対応の1つ/DVkを受ける。このドライブ信号/DVkは、対応の昇圧信号BTk +が昇圧電位VPPに向けて上昇するのに従い、ドライブ信号用のロウレベルの電位となる。この実施の形態では、ドライブ信号用のロウレベルの電位はワード線用のロウレベルの電位と同じく、接地電位VSSである。しかし、このドライブ信号用のロウレベルの電位をワード線用のロウレベルの電位よりも低くして、互いに異ならせてもよい。
【0046】
ドライブ信号/DV0-/DV3の各々は、ウェハバーンイン信号WBIEまたはWBIOに応答してドライブ信号用のロウレベルとされる。詳述すると、ウェハバーンイン信号WBIEがハイレベルのとき、偶数番のドライブ信号/DV0および/DV2がロウレベルとされる。また、ウェハバーンイン信号WBIOがハイレベルのとき、奇数番のドライブ信号/DV1および/DV3がロウレベルとされる。
【0047】
図5は昇圧ドライバ142bの構成を示す回路図である。図5を参照して、昇圧ドライバ142bは昇圧信号BT0 +およびBT2 +、またはBT1 +およびBT3 +を発生する昇圧信号発生器142baを含む。昇圧信号発生器142baはサブデコード信号/X0 +-/X3 +を反転して昇圧信号BT0 +-BT3 +を発生する。従って、昇圧信号BT0 +-BT3 +はサブデコード信号/X0 +-/X3 +に従うとともに、アドレス信号にも従う。また、昇圧信号BT0 +-BT3 +の各々は、ウェハバーンイン信号WBIEまたはWBIOにも従う。昇圧信号発生器142baは、PチャネルトランジスタPT1およびPT2を含む。昇圧信号発生器142baはまた、NチャネルトランジスタNT1およびNT2を含む。PチャネルトランジスタPT1およびPT2のソースは、電源配線の抵抗R1を介して昇圧電位VPPを受けている。
【0048】
PチャネルトランジスタPT1とNチャネルトランジスタNT1とが、サブデコード信号/X0 +または/X1 +に応答して昇圧信号BT0 +またはBT1 +を出力するインバータを構成している。また、PチャネルトランジスタPT2とNチャネルトランジスタNT2とが、サブデコード信号/X2 +または/X3 +に応答して昇圧信号BT2 +またはBT3 +を出力するインバータを構成している。
【0049】
昇圧ドライバ142bはまた、ドライブ信号/DV0および/DV2、または/DV1および/DV3を発生するドライブ信号発生器142bbを含む。ドライブ信号発生器142bbは、ドライブ信号/DV0または/DV1が出力される出力ノードND1とドライブ信号用のロウレベルの電位が与えられるノードND2との間に接続されるNチャネルトランジスタNT3を含む。NチャネルトランジスタNT3は昇圧信号BT0 +またはBT1 +を受けるゲートを有する。この実施の形態では、ノードND2にはワード線用のロウレベルの電位と同じ接地電位VSSを与えている。
【0050】
ドライブ信号発生器142bbはまた、出力ノードND1とハイレベルの電位が与えられるノードND3との間に直列に接続されるカットオフトランジスタCTおよびPチャネルトランジスタPT3を含む。このカットオフトランジスタCTはPチャネルトランジスタからなる。ノードND3には電源配線の抵抗R2を介して電源電位VCCが与えられている。ノードND3に与えられるハイレベルの電位は、電源電位VCCの代わりに昇圧電位VPPであってもかまわない。カットオフトランジスタCTのゲートはウェハバーンイン信号WBIEまたはWBIOを受ける。カットオフトランジスタCTは、ウェハバーンイン信号WBIEまたはWBIOに応答してオフとなる。PチャネルトランジスタPT3は昇圧信号BT0 +またはBT1 +を受けるゲートを有する。
【0051】
ドライブ信号発生器142bbはさらに、PチャネルトランジスタPT4およびNチャネルトランジスタNT4を含む。PチャネルトランジスタPT3およびNチャネルトランジスタNT3が昇圧信号BT0 +またはBT1 +に従いドライブ信号/DV0または/DV1を出力するインバータを構成する。また、PチャネルトランジスタPT4およびNチャネルトランジスタNT4が昇圧信号BT2 +またはBT3 +に従いドライブ信号/DV2または/DV3を出力するインバータを構成する。カットオフトランジスタCTは、ウェハバーンイン信号WBIEまたはWBIOがハイレベルのときは、これらのインバータへのハイレベルの電位の供給をカットオフする。カットオフトランジスタCTはこれらのインバータに共通に設けられる。カットオフトランジスタCTはこれらのインバータごとに設けられていても良い。共通に設けられたほうが面積の増大を抑制できる。
【0052】
カットオフトランジスタCTは、NチャネルトランジスタNT3とは別に設けられ、ウェハバーンイン信号WBIEまたはWBIOに応答してドライブ信号/DV0-/DV3をロウレベルの電位にするのを補助するための回路を構成する。
【0053】
ドライブ信号/DV0-/DV3の各々は、昇圧信号BT0 +-BT3 +のうちの対応の信号が昇圧電位VPPに向けて上昇するのに従いロウレベルの電位となる。ウェハバーンイン信号WBIEまたはWBIOがハイレベルのときは、PチャネルトランジスタPT3およびPT4へのハイレベルの電位の供給がカットオフされる。従って、ドライブ信号/DV0-/DV3は確実にロウレベルの電位とされるので、図4に示されたドライブトランジスタ142adが確実にオフとなる。その結果、サブワード線141cの電位が確実に昇圧電位VPPに上昇する。
【0054】
図5に示された昇圧ドライバ142bにおいては、カットオフトランジスタCTのゲートに与えられるウェハバーンイン信号WBIEまたはWBIOが電源電位VCCまでしか上昇しないので、カットオフトランジスタCTのゲート絶縁膜は、PチャネルトランジスタPT1-PT4の絶縁膜に比べて薄くしている。このように絶縁膜を薄くすることで、カットオフトランジスタCTを挿入したことによるドライブ信号/DV0-/DV3の上昇の遅れを抑制することができる。つまり、図4に示されたサブワード線141cの、ドライブトランジスタ142adを通しての接地電位VSSへのリセットタイミングの遅れを抑制することができる。
【0055】
図6はメモリアレイ141、ロウデコーダ142およびセンスアンプ143の一部を示した回路図である。図6を参照して、メモリブロックMBiは、複数行および複数列に配置される複数のメモリセル141dを含む。メモリセル141dは、ビット線対141aとサブワード線141cとの交点に対応して配置される。メモリブロックMBiは、複数列のメモリセル141dを含むサブメモリブロックSMB1-SMB4に分割されている。サブメモリブロックSMB1-SMB4の各々は、メモリセル141dの行にそれぞれ対応して設けられる複数のサブワード線141cを含む。各サブワード線141cは対応の行のメモリセル141dに接続される。サブメモリブロックSMB1-SMB4の各々はまた、メモリセル141dの列にそれぞれ対応して設けられる複数のビット線対141aを含む。各ビット線対141aは対応の列のメモリセル141dに接続される。サブメモリブロックSMB1-SMB4の各々を挟んで両側にサブワード線141cのそれぞれに接続される複数のサブワードドライバ142aが設けられる。
【0056】
各メモリセル141dは、一方の電極にセルプレート電位VCPを受けるメモリキャパシタCPと、メモリキャパシタCPの他方電極とビット線対141aを構成するビット線BLまたは/BLとの間に接続され、ゲートがサブワード線141cに接続されるNチャネルトランジスタからなるメモリトランジスタTRとを有する。
【0057】
センスアンプバンドSBi+1は、電源電位VCCが供給される電源線143b、接地電位VSSが供給される電源線143c、共通ソース線143d、共通ソース線143e、およびビット線プリチャージ電位VBLを伝達するプリチャージ電位線143fを含む。センスアンプバンドSBi+1はまた、センスアンプイネーブル信号/PSEi+1に応じて共通ソース線143dを電源電位VCCに充電するためのPチャネルトランジスタ143gを含む。
センスアンプバンドSBi+1はさらに、センスアンプイネーブル信号NSEi+1に応じて共通ソース線143eを接地電位VSSに放電するためのNチャネルトランジスタ143hを含む。
【0058】
センスアンプバンドSBi+1は、ビット線対141aの電位差を増幅し、ビット線の一方の電位を電源電位VCCに、他方の電位を接地電位VSSにするための複数のセンスアンプ143aを含む。センスアンプ143aの各々は、クロスカップル接続され、ビット線BLまたは/BLのうち電位の高い方のビット線の電位を電源電位VCCに増幅するためのPチャネルトランジスタPT11およびPT12を含む。センスアンプ143aの各々はまた、クロスカップル接続され、ビット線BLまたは/BLのうち電位の低い方のビット線の電位を接地電位VSSに増幅するためのNチャネルトランジスタNT11およびNT12を含む。センスアンプ143aは、電源線143bおよび143cから電源電位VCCおよび接地電位VSSを供給される。
【0059】
センスアンプバンドSBi+1はさらに、ビット線イコライズ信号BLEQi+1に応じてビット線BLおよび/BLの電位をイコライズ/プリチャージするためのビット線プリチャージ/イコライズ回路143iを含む。ビット線プリチャージ/イコライズ回路143iは、ビット線イコライズ信号BLEQi+1に応じてビット線BLおよび/BLの電位をイコライズするためのNチャネルトランジスタNT13を含む。ビット線プリチャージ/イコライズ回路143iはまた、ビット線イコライズ信号BLEQi+1に応じてビット線BLおよび/BLの電位をビット線プリチャージ電位VBLにプリチャージするためのNチャネルトランジスタNT14およびNT15を含む。
【0060】
また、センスアンプバンドSBi+1は、ビット線対141aとセンスアンプ143aとの間に接続される分離ゲート回路143jを含む。分離ゲート回路143jはNチャネルトランジスタNT16およびNT17を含む。この対をなすNチャネルトランジスタNT16およびNT17は、ビット線分離(isolation)信号BLI2iまたはBLI2i+1を受けるゲートを有する。このビット線分離信号BLI2iおよびBLI2i+1はアドレス信号に応答して昇圧電位VPPまたは接地電位VSSとなる。分離ゲート回路143jの各々は、ビット線分離信号BLI2iまたはBLI2i+1に応答して、対応のビット線対141aをセンスアンプ143aおよびビット線プリチャージ/イコライズ回路143iから分離する。
【0061】
さらに、センスアンプバンドSBi+1は、メモリアレイ141からのデータを伝達するためのデータバス143kを含む。データバス143kの各々は、データバスラインの対を含む。さらにまた、センスアンプバンドSBi+1の各々は、コラム選択信号CSLp(p=0,1,...)に応じてビット線対141aとデータバス143kとを選択的に接続するためのデータ転送回路143mを含む。このデータ転送回路143mは、NチャネルMOSトランジスタNT18およびNT19を含む。
【0062】
さらにまた、センスアンプバンドSBi+1は、ビット線イコライズ信号BLEQi+1に応じて共通ソース線143dおよび143eの電位をイコライズ/プリチャージするための共通ソース線プリチャージ/イコライズ回路143nを含む。共通ソース線プリチャージ/イコライズ回路143nは、ビット線イコライズ信号BLEQi+1に応じて共通ソース線143dおよび143eの電位をイコライズするためのNチャネルトランジスタNT20を含む。共通ソース線プリチャージ/イコライズ回路143nはまた、ビット線イコライズ信号BLEQi+1に応じて共通ソース線143dおよび143eの電位をビット線プリチャージ電位VBLにプリチャージするためのNチャネルトランジスタNT21およびNT22とを含む。
【0063】
実施の形態2.
以下、この発明の他の実施の形態であるDRAMについて、図7に基づき説明する。この実施の形態2のDRAMが実施の形態1のDRAMと異なっているのは、昇圧ドライバ142bの構成である。以下、この異なっている点について説明する。図7を参照して、この実施の形態2ではカットオフトランジスタCTに代えて、NチャネルトランジスタトランジスタNT5およびNT6が配置される。NチャネルトランジスタNT5は、出力ノードND1とロウレベルの電位が与えられるノードND2の間に接続される。NチャネルトランジスタNT5およびNT6は、NチャネルトランジスタNT3およびNT4にそれぞれ並列に接続される。
【0064】
NチャネルトランジスタNT5およびNT6は、NチャネルトランジスタNT3およびNT4とは別に設けられ、ウェハバーンイン信号WBIEまたはWBIOに応答してドライブ信号/DV0-/DV3をロウレベルの電位にするのを補助するための回路を構成する。
【0065】
NチャネルトランジスタNT5およびNT6は、ウェハバーンイン信号WBIEまたはWBIOに応答してオンする。ウェハバーンイン信号WBIEまたはWBIOがハイレベルのときは、NチャネルトランジスタNT5およびNT6がオンする。従って、ドライブ信号/DV0-/DV3は強制的にロウレベルの電位とされるので、図4に示されたドライブトランジスタ142adが確実にオフとなる。その結果、サブワード線141cの電位が確実に昇圧電位VPPに上昇する。
【0066】
図7に示された昇圧ドライバ142bにおいては、NチャネルトランジスタNT5およびNT6に与えられるウェハバーンイン信号WBIEまたはWBIOが電源電位VCCまでしか上昇しないので、NチャネルトランジスタNT5およびNT6のゲート絶縁膜は、NチャネルトランジスタNT1-NT4の絶縁膜に比べて薄くしている。このように絶縁膜を薄くすることで、スイッチ速度が早くなり、ドライブ信号/DV0-/DV3の上昇および下降の遅れを抑制することができる。
【0067】
【発明の効果】
以上のようにこの発明によれば、ウェハレベルバーンイン時に確実にワード線を昇圧電位VPPにドライブする半導体装置を得ることができるという効果がある。
【図面の簡単な説明】
【図1】 この発明の実施の形態1のDRAMのチップ概観図である。
【図2】 この発明の実施の形態1のメモリアレイの概略図である。
【図3】 この発明の実施の形態1のロウデコーダおよびメモリブロックの概略図である。
【図4】 この発明の実施の形態1のサブワードドライバの回路図である。
【図5】 この発明の実施の形態1の昇圧ドライバの回路図である。
【図6】 この発明の実施の形態1のメモリアレイの回路図である。
【図7】 この発明の実施の形態2の昇圧ドライバの回路図である。
【図8】 従来のワードドライバの回路図である。
【符号の説明】
142ba 昇圧信号発生器、 142bb ドライブ信号発生器
141c サブワード線
142aa ドライブトランジスタ、 142ab ノード
142ad ドライブトランジスタ
142a サブワードドライバ
NT3,NT4 Nチャネルトランジスタ
ND1 出力ノード、 ND2,ND3 ノード
CT カットオフトランジスタ
PT3,PT4 Pチャネルトランジスタ
NT5,NT6 Nチャネルトランジスタ
141b メインワード線
143a センスアンプ
141a ビット線対
SB1-SBn+1 センスアンプバンド
SWDB1-SWDB5 サブワードドライババンド
141d メモリセル、 SMB1-SMB4 サブメモリブロック
142b 昇圧ドライバ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a test mode in which a plurality of word lines are boosted.
[0002]
[Prior art]
In recent years, semiconductor devices in which a large number of transistors are integrated are used in various electrical products such as workstations and personal computers. In the manufacture of a semiconductor device, burn-in for performing an operation test by applying a higher voltage to the power supply of the semiconductor device in a high temperature atmosphere than usual is required for a reliability test and screening. A defective semiconductor device can be screened by accelerating the deterioration of a defective portion latent in an insulating film or the like contained in the semiconductor device due to stress due to burn-in. As this burn-in, there are known a normal burn-in performed after assembling semiconductor chips and a wafer level burn-in (WBI) performed in the state of a wafer including a plurality of semiconductor chips before assembly.
[0003]
The wafer level burn-in is described in, for example, the document T. Furuyama et al., “Wafer Burn-in (WBI) Technology for RAM's”, 1993 IEDM Tech. Digest, pp. 639-642. Wafer level burn-in has the following advantages over normal burn-in. First, the semiconductor chip is not enclosed in a package or mold. Therefore, burn-in can be performed at a temperature higher than the heat resistance of the package or mold. In addition, since the stress electric field can be set high, the burn-in time is shortened. Second, it is performed before a repair test for replacing a defect with a spare by laser trimming or the like. Therefore, it becomes possible to relieve defects that occur after burn-in by a subsequent repair test. Third, it is possible to know the position of the semiconductor chip where the defect on the wafer is detected. Therefore, this defect information can be easily fed back to the production line for improvement.
[0004]
DRAM is used as the main memory of personal computers. This DRAM includes a plurality of memory cells arranged in a plurality of rows and a plurality of columns. Each memory cell stores 1-bit information of “0” or “1”. The memory cell includes a memory cell transistor and a memory cell capacitor. One electrode of the memory cell capacitor is formed of a cell plate. A plurality of word lines are arranged corresponding to the plurality of rows of memory cells, respectively. Bit line pairs are arranged corresponding to the plurality of columns of memory cells. The gate of the memory cell transistor is constituted by a corresponding word line. The memory cell transistor is connected between the corresponding bit line and the other electrode of the memory cell capacitor.
[0005]
In wafer level burn-in, all word lines are selected simultaneously, or every other word line is simultaneously selected in a stripe shape, and then a voltage is applied to the bit lines and the cell plate from the outside. As a result, a stress voltage is applied to the gate oxide film of the memory cell transistor, the insulating film of the memory cell capacitor, the insulating film between adjacent word lines, the insulating film between adjacent memory cells, and the like.
[0006]
[Problems to be solved by the invention]
FIG. 8 is a circuit diagram showing a part of a DRAM disclosed in, for example, US Pat. No. 5,513,142. In the configuration shown in FIG. 8, the boost signal driver RXD sends the boost signal RX to the boost potential V higher than the power supply potential.PPDrive to. This boosted potential VPPIs set to a burn-in potential higher than that during normal operation during wafer level burn-in. At the time of wafer level burn-in, 128 word lines are simultaneously driven via the P-channel transistor P1 included in each word driver DRV.
[0007]
However, the drive capability of the boost signal driver RXD is that one word line can be driven from the ground potential GND to the boost potential V at the desired speed.PPDesigned to drive into. Therefore, if 128 word lines are driven simultaneously, the total capacity load of these word lines is too large compared to the drive capability of the boost signal driver RXD, and the charging current to the word lines is large. Therefore, boosted potential VPPIn combination with the voltage drop in the power supply wiring resistance for transmitting the voltage, the boost signal RX rises slowly and exceeds the logic threshold value of the inverter INV. As a result, the output signal ZRX of the inverter INV slowly decreases, so that the N-channel transistor N2 is slowly turned off. In the meantime, part of the electric charge charged to the word line WL from the boost signal RX through the P-channel transistor P1 passes through the N-channel transistor N2 to the ground potential GND. Therefore, boosted potential VPPTemporarily rises to an intermediate potential between the desired potential and the ground potential.
[0008]
The logical threshold value of the inverter INV may become higher than the design value due to the deviation of the threshold value of the N-channel transistor and / or the P-channel transistor due to variations in the manufacturing process. In the configuration shown in FIG. 8, the boosted potential VPPWhen the intermediate potential that temporarily stops becomes lower than the logical threshold value of the highly shifted inverter INV, the potential of the output signal ZRX of the inverter INV may be fixed at a high level. In such a case, the N-channel transistor N2 of the word driver DRV remains on. Therefore, most of the charging current from the boost signal RX to the word line WL is lost to the ground potential GND. As a result, the boost signal RX cannot exceed the threshold value of the inverter INV and saturates at a potential near the logic threshold value of the inverter INV.
[0009]
As described above, the conventional configuration has a problem that the potential of the word line WL does not rise to the burn-in potential during wafer burn-in.
[0010]
An object of the present invention is to obtain a semiconductor device that reliably drives a word line to a burn-in potential during wafer level burn-in.
[0011]
[Means for Solving the Problems]
A semiconductor device according to first and second inventions includes a boost signal generator for generating a boost signal, a drive signal generator for receiving a boost signal and a wafer burn-in signal, and outputting a drive signal, a plurality of word lines, And a plurality of word drivers connected to each of the plurality of word lines and the output of the boost signal generator.
Each of the plurality of word drivers is provided between a first drive transistor for transmitting a boost signal to a corresponding word line according to a word line selection signal and a node to which a corresponding low level potential is applied to the word line and the word line. And has a gate connected to the drive signalThe low level potential is selectively transmitted to the corresponding word line according to the potential of the gate, and the gate potential isAnd a second drive transistor that is turned off at the low level.
The drive signal generator outputs a drive signal that becomes a low level potential as the boost signal rises toward a boost potential that is higher than the power supply potential, and outputs the drive signal in response to the boost signal when the wafer burn-in signal is activated. The potential is low level.
[0012]
In the semiconductor device according to the first inventionDrive signal generatorIsAn N-channel transistor having a gate for receiving a boosted signal, connected between an output node for outputting a drive signal and a node to which a low level potential is applied, and an output node and a node to which a high level potential is applied Includes a cutoff transistor and a P-channel transistor connected in series betweenMuCut-off transistor is wafer burn-in signalActivationThe P-channel transistor has a gate for receiving a boost signal.The
[0013]
Preferably, Cutoff transistorIsHas a thinner gate insulating film than P-channel transistorsThe
[0014]
In the semiconductor device according to the second inventionDrive signal generatorIsA first N-channel transistor having a gate for receiving a boosted signal, connected between an output node for outputting a drive signal and a node to which a low-level potential is applied; an output node and a node to which a high-level potential is applied And a P-channel transistor having a gate for receiving a boost signal, and a first N-channel transistor connected in parallel between the output node and a node to which a low level potential is applied, and a wafer burn-in signalActivationIncluding a second N-channel transistor that is turned on in response toMu
[0015]
PreferablyThe second N-channel transistor has a thinner gate insulating film than the first N-channel transistorYouThe
[0016]
3rd and 4thA semiconductor device according to the invention includes a plurality of main word lines extending in a first direction,A plurality of bit line pairs extending along a second direction intersecting the first direction;Arranged along the first directionA sense amplifier band including a plurality of sense amplifiers respectively connected to a plurality of bit line pairs, a plurality of sub word lines extending along the first direction and arranged in a predetermined number corresponding to each main word line, and It includes a plurality of sub word drivers arranged in a direction crossing the sense amplifier band and arranged corresponding to the plurality of sub word lines along the second direction. Each subword driverA gate connected to a corresponding one of a plurality of main word lines;According to the gate potentialA first drive transistor for transmitting one of a plurality of boost signals to a corresponding sub word line; a corresponding sub word line;subA gate connected to a node to which a low-level potential for the word line is applied, and receiving one of a plurality of drive signals corresponding to a plurality of boost signals, respectively.And a second drive transistor that transmits the low level potential of the node to the corresponding sub-word line in accordance with the gate potential and is turned off when the gate potential is at the low level.
The semiconductor device according to the third and fourth inventions further includesA sub memory block including a plurality of memory cells arranged corresponding to intersections of a plurality of bit line pairs and a plurality of sub word lines,and,Located at the intersection of the sense amplifier band and subword driver bandA boost driver. This boost driver receives a boost signal generator for generating a plurality of boost signals, a plurality of boost signals and a wafer burn-in signal, and as the applied boost signal rises toward a boost potential higher than the power supply potential. A drive signal generator for setting a corresponding drive signal to a low level potential for the drive signal and setting the corresponding drive signal to a low level potential for the drive signal in response to activation of a given wafer burn-in signal. .
[0017]
In the semiconductor device according to the third invention,The drive signal generatorFor eachConnected between an output node for outputting a drive signal and a node to which a low-level potential for the drive signal is applied;CorrespondingAn N-channel transistor having a gate for receiving a boost signal; andTheIncludes a cutoff transistor and a P-channel transistor connected in series between the output node and a node to which a high level potential is applied.MuCut-off transistor is wafer burn-in signalActivationIs turned off in response to the P channel transistorCorrespondingHas a gate to receive a boost signalThe
[0018]
Preferably, Cutoff transistorIsHas a thinner gate insulating film than P-channel transistorsThe
[0019]
In the semiconductor device according to the fourth aspect of the present invention, the drive signal generator is connected between an output node for outputting a corresponding drive signal and a node to which a low-level potential for the drive signal is applied. A first N-channel transistor having a gate for receiving a signal; a P-channel transistor having a gate for receiving a corresponding boosted signal, connected between the output node and a node to which a high-level potential is applied; A wafer burn-in signal applied in parallel with the first N-channel transistor between a node to which a low-level potential for the drive signal is appliedActivationIncludes a second N-channel transistor that is turned on in response to.
[0020]
Preferably, Second N-channel transistorIsHas a thinner gate insulating film than the first N-channel transistor.Do.Also, Cutoff transistorIsFrom P-channel transistorBecome.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a DRAM (Dynamic Random Access Memory) according to an embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a schematic block diagram of the
[0022]
The
[0023]
The row address buffer and refresh counter 120 also provides an externally applied address when an internal control signal from the
[0024]
[0025]
The column address buffer and latency /
[0026]
The
[0027]
[0028]
The
[0029]
Furthermore, the
[0030]
When the internal control signal from the
[0031]
In addition, the data controller and input /
[0032]
[0033]
FIG. 2 is a schematic diagram showing the configuration of the
[0034]
[0035]
Figure 3 shows memory block MB1-MBnOne of the memory blocks
[0036]
Main row decoder MRDiIn normal operation, when a corresponding memory block is selected, one of the plurality of
[0037]
The
[0038]
Sub memory block SMB1-SMBFourFocusing on one of them, four adjacent
[0039]
[0040]
The sub-row decoder SRD responds to the wafer burn-in signals WBIE and WBIO during wafer level burn-in, and generates a sub-decode signal / X0 +-/ XThree +Even number / X0 +And / X2 +Only odd number / X1 +And / XThree +Only or both / X0 +-/ XThree +Is the low level of the selection level. More specifically, when the wafer burn-in signal WBIE is at a high level and WBIO is at a low level, the sub-row decoder SRD has a sub-decode signal / X0 +-/ XThree +Even number / X0 +And / X2 +Only low level. When the wafer burn-in signal WBIE is low and WBIO is high, the sub-row decoder SRD outputs the sub-decode signal / X0 +-/ XThree +Odd number / X1 +And / XThree +Only low level. In addition, when both the wafer burn-in signals WBIE and WBIO are at the high level, the sub row decoder SRD outputs the sub decode signal / X.0 +-/ XThree +Are all low level.
[0041]
Wafer burn-in signals WBIE and WBIO are generated by
[0042]
Subword driver band SWDB1-SWDBFiveSense amplifier band SBi + 1And intersect so as to form an intersection region CR.
[0043]
FIG. 4 is a specific circuit diagram of the
[0044]
[0045]
Sub
[0046]
Drive signal / DV0-/ DVThreeAre driven to a low level for a drive signal in response to a wafer burn-in signal WBIE or WBIO. More specifically, when the wafer burn-in signal WBIE is at high level, the even drive signal / DV0And / DV2Is at a low level. When the wafer burn-in signal WBIO is at high level, the odd numbered drive signal / DV1And / DVThreeIs at a low level.
[0047]
FIG. 5 is a circuit diagram showing a configuration of the
[0048]
P-channel transistor PT1And N channel transistor NT1And subdecode signal / X0 +Or / X1 +In response to boost signal BT0 +Or BT1 +Is configured to output an inverter. P channel transistor PT2And N channel transistor NT2And subdecode signal / X2 +Or / XThree +In response to boost signal BT2 +Or BTThree +Is configured to output an inverter.
[0049]
[0050]
The drive signal generator 142bb is also connected to the output node ND1And node ND to which high level potential is appliedThreeCut-off transistor CT and P-channel transistor PT connected in series betweenThreeincluding. This cut-off transistor CT is a P-channel transistor. Node NDThreeThe power supply resistance R2Through the power supply potential VCCIs given. Node NDThreeThe high level potential applied to the power supply potential VCCInstead of boosted potential VPPIt doesn't matter. The gate of the cut-off transistor CT receives a wafer burn-in signal WBIE or WBIO. The cut-off transistor CT is turned off in response to the wafer burn-in signal WBIE or WBIO. P-channel transistor PTThreeIs the boost signal BT0 +Or BT1 +Having a gate to receive.
[0051]
The drive signal generator 142bb further includes a P-channel transistor PTFourAnd N-channel transistor NTFourincluding. P-channel transistor PTThreeAnd N-channel transistor NTThreeIs the boost signal BT0 +Or BT1 +According to drive signal / DV0Or / DV1Is configured to output an inverter. P channel transistor PTFourAnd N-channel transistor NTFourIs the boost signal BT2 +Or BTThree +According to drive signal / DV2Or / DVThreeIs configured to output an inverter. The cut-off transistor CT cuts off the supply of the high-level potential to these inverters when the wafer burn-in signal WBIE or WBIO is at the high level. The cut-off transistor CT is provided in common for these inverters. The cut-off transistor CT may be provided for each of these inverters. An increase in area can be suppressed by providing them in common.
[0052]
Cut-off transistor CT is N-channel transistor NTThreeDrive signal / DV in response to wafer burn-in signal WBIE or WBIO0-/ DVThreeA circuit for assisting in setting the potential to a low level potential is configured.
[0053]
Drive signal / DV0-/ DVThreeEach of the boost signal BT0 +-BTThree +The corresponding signal is the boosted potential VPPAs it rises toward, it becomes a low level potential. P-channel transistor PT when wafer burn-in signal WBIE or WBIO is highThreeAnd PTFourThe supply of a high level potential to is cut off. Therefore, drive signal / DV0-/ DVThreeIs reliably set to the low level potential, the drive transistor 142ad shown in FIG. 4 is surely turned off. As a result, it is ensured that the potential of the
[0054]
In the
[0055]
FIG. 6 is a circuit diagram showing a part of the
[0056]
Each
[0057]
Sense amplifier band SBi + 1Is the power supply potential VCCPower supply line 143b, ground potential VSSPower supply line 143c, common source line 143d, common source line 143e, and bit line precharge potential VBLIncluding a precharge potential line 143f. Sense amplifier band SBi + 1Sense amplifier enable signal / PSEi + 1Depending on the common source line 143d, the power supply potential VCCA P-channel transistor 143g for charging is included.
Sense amplifier band SBi + 1In addition, the sense amplifier enable signal NSEi + 1The common source line 143e is connected to the ground potential V according toSSIncludes an N-channel transistor 143h for discharging to a low voltage.
[0058]
Sense amplifier band SBi + 1Amplifies the potential difference of the
[0059]
Sense amplifier band SBi + 1In addition, bit line equalize signal BLEQi + 1In response to this, a bit line precharge / equalize circuit 143i for equalizing / precharging the potentials of bit lines BL and / BL is included. The bit line precharge / equalize circuit 143i is connected to the bit line equalize signal BLEQ.i + 1N-channel transistor NT for equalizing potentials of bit lines BL and / BL according to13including. The bit line precharge / equalize circuit 143i is also connected to the bit line equalize signal BLEQ.i + 1In response to the bit line BL and / BL potential, the bit line precharge potential VBLN-channel transistor NT for precharging14And NT15including.
[0060]
Sense amplifier band SBi + 1Includes an isolation gate circuit 143j connected between the
[0061]
In addition, sense amplifier band SBi + 1Includes a data bus 143k for transmitting data from
[0062]
Furthermore, sense amplifier band SBi + 1Is the bit line equalize signal BLEQi + 1In response, common source line precharge / equalize circuit 143n for equalizing / precharging the potentials of common source lines 143d and 143e is included. The common source line precharge / equalize circuit 143n generates a bit line equalize signal BLEQ.i + 1N-channel transistor NT for equalizing potentials of common source lines 143d and 143e according to20including. The common source line precharge / equalize circuit 143n also has a bit line equalize signal BLEQ.i + 1In response to the potential of the common source lines 143d and 143e, the bit line precharge potential VBLN-channel transistor NT for prechargingtwenty oneAnd NTtwenty twoIncluding.
[0063]
Hereinafter, a DRAM according to another embodiment of the present invention will be described with reference to FIG. The DRAM of the second embodiment is different from the DRAM of the first embodiment in the configuration of the
[0064]
N-channel transistor NTFiveAnd NT6N-channel transistor NTThreeAnd NTFourDrive signal / DV in response to wafer burn-in signal WBIE or WBIO0-/ DVThreeA circuit for assisting to set the potential to a low level is formed.
[0065]
N-channel transistor NTFiveAnd NT6Is turned on in response to the wafer burn-in signal WBIE or WBIO. N-channel transistor NT when wafer burn-in signal WBIE or WBIO is highFiveAnd NT6Turns on. Therefore, drive signal / DV0-/ DVThreeIs forcibly set to a low level potential, the drive transistor 142ad shown in FIG. 4 is surely turned off. As a result, it is ensured that the potential of the
[0066]
In the
[0067]
【The invention's effect】
As described above, according to the present invention, the word line is reliably connected to the boosted potential V during wafer level burn-in.PPThere is an effect that it is possible to obtain a semiconductor device to be driven at a high speed.
[Brief description of the drawings]
FIG. 1 is an overview of a DRAM chip according to a first embodiment of the present invention;
FIG. 2 is a schematic diagram of a memory array according to the first embodiment of the present invention.
FIG. 3 is a schematic diagram of a row decoder and a memory block according to the first embodiment of the present invention.
FIG. 4 is a circuit diagram of a sub word driver according to the first embodiment of the present invention.
FIG. 5 is a circuit diagram of a boost driver according to the first embodiment of the present invention.
FIG. 6 is a circuit diagram of the memory array according to the first embodiment of the present invention.
FIG. 7 is a circuit diagram of a boost driver according to a second embodiment of the present invention.
FIG. 8 is a circuit diagram of a conventional word driver.
[Explanation of symbols]
142ba boost signal generator, 142bb drive signal generator
141c Sub word line
142aa drive transistor, 142ab node
142ad drive transistor
142a Subword driver
NTThree, NTFour N-channel transistor
ND1 Output node, ND2, NDThree node
CT cut-off transistor
PTThree, PTFour P-channel transistor
NTFive, NT6 N-channel transistor
141b Main word line
143a sense amplifier
141a Bit line pair
SB1-SBn + 1 Sense amplifier band
SWDB1-SWDBFive Subword driver band
141d memory cell, SMB1-SMBFour Sub memory block
142b Boost Driver
Claims (9)
前記昇圧信号とウェハバーンイン信号とを受け、前記昇圧信号が電源電位よりも高い昇圧電位に向けて上昇するのに従いロウレベルの電位となるドライブ信号を出力し、ウェハバーンイン信号の活性化時前記昇圧信号に応答して前記ドライブ信号を前記ロウレベルの電位とするドライブ信号発生器、
複数のワード線、および
前記複数のワード線それぞれと前記昇圧信号発生器の出力とに接続され、各々が、ワード線選択信号に従って前記昇圧信号を対応したワード線に伝えるための第1のドライブトランジスタと、前記対応したワード線とワード線用のロウレベルの電位が与えられるノードとの間に接続され、前記ドライブ信号を受けるゲートを有し前記ドライブ信号がロウレベルのときにオフする第2のドライブトランジスタとを含む複数のワードドライバを備え、
前記ドライブ信号発生器は、前記ドライブ信号を出力するための出力ノードと前記ロウレベルの電位が与えられるノードとの間に接続され、前記昇圧信号を受けるゲートを有するNチャネルトランジスタ、および前記出力ノードとハイレベルの電位が与えられるノードとの間に直列に接続されるカットオフトランジスタおよびPチャネルトランジスタを含み、前記カットオフトランジスタは前記ウェハバーンイン信号の活性化に応答してオフとなり、前記Pチャネルトランジスタは前記昇圧信号を受けるゲートを有する、半導体装置。A boost signal generator for generating a boost signal;
The boost signal and the wafer burn-in signal are received, a drive signal that becomes a low level potential is output as the boost signal rises toward a boost potential higher than the power supply potential, and the boost signal is activated when the wafer burn-in signal is activated A drive signal generator for setting the drive signal to the low level potential in response to
A plurality of word lines, and a first drive transistor connected to each of the plurality of word lines and the output of the boost signal generator, each for transmitting the boost signal to a corresponding word line in accordance with a word line select signal A second drive transistor connected between the corresponding word line and a node to which a low-level potential for the word line is applied, and having a gate for receiving the drive signal and being turned off when the drive signal is at the low level With multiple word drivers including
The drive signal generator is connected between an output node for outputting the drive signal and a node to which the low-level potential is applied, and has an N-channel transistor having a gate for receiving the boost signal, and the output node A cut-off transistor and a P-channel transistor connected in series with a node to which a high-level potential is applied; the cut-off transistor is turned off in response to the activation of the wafer burn-in signal; Is a semiconductor device having a gate for receiving the boost signal.
前記昇圧信号とウェハバーンイン信号とを受け、前記昇圧信号が電源電位よりも高い昇圧電位に向けて上昇するのに従いロウレベルの電位となるドライブ信号を出力し、ウェハバーンイン信号の活性化時前記昇圧信号に応答して前記ドライブ信号を前記ロウレベルの電位とするドライブ信号発生器、
複数のワード線、および
前記複数のワード線それぞれと前記昇圧信号発生器の出力とに接続され、各々が、対応のワード線を指定するワード線選択信号に従って前記昇圧信号を対応したワード線に伝えるための第1のドライブトランジスタ、および前記対応したワード線とワード線用のロウレベルの電位が与えられるノードとの間に接続され、前記ドライブ信号を受けるゲートを有し、該ゲート電位に従って選択的に前記ロウレベル電位を対応のワード線に伝達するとともに該ゲート電位がロウレベルの時にオフする第2のドライブトランジスタを含む複数のワードドライバを備え、
前記ドライブ信号発生器は、前記ドライブ信号を出力するための出力ノードと前記ロウレベルの電位が与えられるノードとの間に接続され、前記昇圧信号を受けるゲートを有する第1のNチャネルトランジスタと、前記出力ノードとハイレベルの電位が与えられるノードとの間に接続され、前記昇圧信号を受けるゲートを有するPチャネルトランジスタと、前記出力ノードと前記ロウレベルの電位が与えられるノードとの間に前記第1のNチャネルトランジスタと並列に接続され、前記ウェハバーンイン信号の活性化に応答してオンする第2のNチャネルトランジスタを含む、半導体装置。A boost signal generator for generating a boost signal;
The boost signal and the wafer burn-in signal are received, a drive signal that becomes a low level potential is output as the boost signal rises toward a boost potential higher than the power supply potential, and the boost signal is activated when the wafer burn-in signal is activated. A drive signal generator for setting the drive signal to the low-level potential in response to
A plurality of word lines, and each of the plurality of word lines and an output of the boost signal generator are connected to each other, and each transmits the boost signal to the corresponding word line in accordance with a word line selection signal designating the corresponding word line. And a gate connected to the corresponding word line and a node to which a low-level potential for the word line is applied, and receiving the drive signal, and selectively according to the gate potential A plurality of word drivers including a second drive transistor that transmits the low level potential to a corresponding word line and is turned off when the gate potential is low;
The drive signal generator is connected between an output node for outputting the drive signal and a node to which the low-level potential is applied, and has a first N-channel transistor having a gate for receiving the boost signal; The first node is connected between an output node and a node to which a high level potential is applied, and has a gate for receiving the boost signal, and between the output node and a node to which the low level potential is applied. A second N-channel transistor connected in parallel with the N-channel transistor and turned on in response to activation of the wafer burn-in signal.
前記第1の方向に沿って配置され、前記第1の方向と交差する第2の方向に沿って延びる複数のビット線対にそれぞれ接続される複数のセンスアンプを含むセンスアンプバンド、
前記第1の方向に沿って延びるとともに各前記メインワード線に対応して所定数配置される複数のサブワード線、
第2の方向に沿って前記複数のサブワード線に対応して配置され、各々が、前記複数のメインワード線の対応する1つに接続されるゲートを有し、該ゲート電位に従って複数の昇圧信号の対応の1つを対応のサブワード線に伝えるための第1のドライブトランジスタと、前記対応のサブワード線とサブワード線用のロウレベルの電位が与えられるノードとの間に接続され、前記複数の昇圧信号にそれぞれ対応した複数のドライブ信号の対応の1つを受けるゲートを有し、該ゲート電位に従って前記ノードのロウレベル電位を対応のサブワード線に伝達し、該ゲート電位がロウレベルの時にオフする第2のドライブトランジスタとを含む複数のサブワードドライバを含む、前記センスアンプバンドと交差する方向に配置されるサブワードドライババンド、
前記複数のビット線対と前記複数のサブワード線との交差部に対応して配置される複数のメモリセルを含むサブメモリブロック、および
前記センスアンプバンドとサブワードドライババンドとの交差領域に配置され、前記複数の昇圧信号を発生する昇圧信号発生器と、前記複数の昇圧信号とウェハバーンイン信号とを受け、与えられた昇圧信号が電源電位よりも高い昇圧電位に向けて上昇するのに従い対応のドライブ信号をドライブ信号用のロウレベルの電位とし、与えられたウェハバーンイン信号の活性化に応答して該対応のドライブ信号を前記ドライブ信号用のロウレベルの電位とするドライブ信号発生器とを含む昇圧ドライバを備え、
前記ドライブ信号発生器は、各対応のドライブ信号を出力するための出力ノードと前記ドライブ信号用のロウレベルの電位が与えられるノードとの間に接続され、対応の昇圧信号を受けるゲートを有するNチャネルトランジスタ、および前記出力ノードとハイレベルの電位が与えられるノードとの間に直列に接続されるカットオフトランジスタおよびPチャネルトランジスタを含み、前記カットオフトランジスタは前記ウェハバーンイン信号の活性化に応答してオフとなり、前記Pチャネルトランジスタは前記対応の昇圧信号を受けるゲートを有する、半導体装置。A plurality of main word lines extending in a first direction;
A sense amplifier band including a plurality of sense amplifiers respectively connected to a plurality of bit line pairs arranged along the first direction and extending along a second direction intersecting the first direction;
A plurality of sub-word lines extending along the first direction and arranged in a predetermined number corresponding to the main word lines;
A plurality of boosted signals are arranged along the second direction so as to correspond to the plurality of sub word lines, each having a gate connected to a corresponding one of the plurality of main word lines. The plurality of boost signals are connected between a first drive transistor for transmitting one of the corresponding ones to the corresponding sub word line and a node to which a low level potential for the corresponding sub word line and the sub word line is applied. A second gate that receives one of a plurality of drive signals corresponding to each of the first and second drive signals, transmits the low level potential of the node to the corresponding sub-word line according to the gate potential, and is turned off when the gate potential is low level. A plurality of subword drivers including a drive transistor, and a subword driver disposed in a direction intersecting the sense amplifier band. Band,
A sub memory block including a plurality of memory cells arranged corresponding to intersections of the plurality of bit line pairs and the plurality of sub word lines, and arranged in an intersection region of the sense amplifier band and the sub word driver band; The boost signal generator for generating the plurality of boost signals, the plurality of boost signals and the wafer burn-in signal, and a corresponding drive as the applied boost signal rises toward a boost potential higher than the power supply potential. A step-up driver including a drive signal generator having a signal as a low level potential for a drive signal and a corresponding drive signal as a low level potential for the drive signal in response to activation of a given wafer burn-in signal Prepared,
The drive signal generator is connected between an output node for outputting each corresponding drive signal and a node to which a low level potential for the drive signal is applied, and has an N channel having a gate for receiving the corresponding boost signal A transistor, and a cut-off transistor and a P-channel transistor connected in series between the output node and a node to which a high-level potential is applied, wherein the cut-off transistor is responsive to activation of the wafer burn-in signal A semiconductor device which is turned off and the P-channel transistor has a gate for receiving the corresponding boost signal.
前記第1の方向に沿って延在するように配置され、各前記メインワード線に対応して所定数が配置される複数のサブワード線、
前記第1の方向と交差する第2の方向に沿って延在するように配置される複数のビット線対、
第1の方向に沿って配置され、前記複数のビット線対にそれぞれ接続される複数のセンスアンプを含むセンスアンプバンド、
前記第2の方向に沿って配置されるとともに前記複数のサブワード線それぞれに対応して配置されて、各々が、前記複数のメインワード線の対応する1つに接続されるゲートを有し、該ゲート電位に従って選択的に複数の昇圧信号の対応の1つを対応のサブワード線に伝えるための第1のドライブトランジスタと、前記対応のサブワード線とサブワード線用のロウレベルの電位が与えられるノードとの間に接続され、前記複数の昇圧信号にそれぞれ対応した複数のドライブ信号の対応の1つを受けるゲートを有し、該ゲート電位に従って選択的に前記ロウレベル電位を対応のワード線に伝達するとともに該ゲート電位がロウレベルの時にオフする第2のドライブトランジスタとを含む複数のサブワードドライバを含み、前記センスアンプバンドと交差するサブワードドライババンド、
前記複数のビット線対と前記複数のサブワード線との交差部に対応して配置される複数のメモリセルを含むサブメモリブロック、および
前記センスアンプバンドとサブワードドライババンドとの交差領域に配置され、前記複数の昇圧信号を発生する昇圧信号発生器と、前記複数の昇圧信号とウェハバーンイン信号とを受け、与えられた昇圧信号が電源電位よりも高い昇圧電位に向けて上昇するのに従い対応のドライブ信号をドライブ信号用のロウレベルの電位とし、与えられたウェハバーンイン信号の活性化時該対応のドライブ信号を前記ドライブ信号用のロウレベルの電位とするドライブ信号発生器とを含む昇圧ドライバを備え、
前記ドライブ信号発生器は、対応のドライブ信号を出力するための出力ノードと前記ドライブ信号用のロウレベルの電位が与えられるノードとの間に接続され、対応の昇圧信号を受けるゲートを有する第1のNチャネルトランジスタと、前記出力ノードとハイレベルの電位が与えられるノードとの間に接続され、前記対応の昇圧信号を受けるゲートを有するPチャネルトランジスタと、前記出力ノードと前記ドライブ信号用のロウレベルの電位が与えられるノードとの間に前記第1のNチャネルトランジスタと並列に接続され、前記与えられたウェハバーンイン信号の活性化に応答してオンする第2のNチャネルトランジスタを含む、半導体装置。A plurality of main word lines extending in a first direction;
A plurality of sub-word lines arranged so as to extend along the first direction and having a predetermined number arranged corresponding to each of the main word lines;
A plurality of bit line pairs arranged to extend along a second direction intersecting the first direction;
A sense amplifier band including a plurality of sense amplifiers disposed along the first direction and connected to the plurality of bit line pairs,
A gate disposed along the second direction and corresponding to each of the plurality of sub-word lines, each having a gate connected to a corresponding one of the plurality of main word lines; A first drive transistor for selectively transmitting one of a plurality of boost signals to a corresponding sub word line according to a gate potential, and a node to which a low level potential for the corresponding sub word line and sub word line is applied A gate connected to each other and receiving a corresponding one of a plurality of drive signals respectively corresponding to the plurality of boosted signals, and selectively transmits the low level potential to a corresponding word line according to the gate potential. a second drive transistor gate potential is turned off when the low level comprises including multiple sub-word driver, the sense amplifier vans Sub-word driver band that intersects with,
A sub memory block including a plurality of memory cells arranged corresponding to intersections of the plurality of bit line pairs and the plurality of sub word lines, and arranged in an intersection region of the sense amplifier band and the sub word driver band; The boost signal generator for generating the plurality of boost signals, the plurality of boost signals and the wafer burn-in signal, and a corresponding drive as the applied boost signal rises toward a boost potential higher than the power supply potential. A boosting driver including a drive signal generator that sets a low-level potential for a drive signal and a corresponding drive signal to a low-level potential for the drive signal when a given wafer burn-in signal is activated;
The drive signal generator is connected between an output node for outputting a corresponding drive signal and a node to which a low level potential for the drive signal is applied, and has a gate for receiving a corresponding boost signal. An N channel transistor, a P channel transistor connected between the output node and a node to which a high level potential is applied, and having a gate for receiving the corresponding boosted signal; a low level for the output node and the drive signal; A semiconductor device including a second N-channel transistor connected in parallel to the first N-channel transistor between a node to which a potential is applied and turned on in response to activation of the applied wafer burn-in signal.
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07201197A (en) * | 1993-12-28 | 1995-08-04 | Mitsubishi Electric Corp | Semiconductor storage device |
JPH08339698A (en) * | 1995-05-31 | 1996-12-24 | United Memories Inc | Method and circuit for access to memory cell of memory device |
JPH11260054A (en) * | 1998-01-08 | 1999-09-24 | Mitsubishi Electric Corp | Dynamic semiconductor memory device |
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