JP4555462B2 - PLL circuit - Google Patents

Description

【００１０】
（従来のＰＬＬ回路の第２例）
図６は従来のＰＬＬ回路の第２例を示す。このＰＬＬ回路は、位相比較器（ＰＤ）、もしくは周波数位相比較器（ＰＦＤ）５０１、５０２をもち、異なる２つの位相差または、周波数差に対する電流ゲインｋ_i1，ｋ_i2を個々に、制御コントロールするように構成している。図６ではＰＤ／ＰＦＤを２つ持たせているように描かれているが、ＰＤ／ＰＦＤが１つで、チャージポンプ回路（ＣＨＰ）を用いて、２つの異なる電流ゲインを構成することも可能である。従来のＰＬＬ回路の第１例で述べたように、同様にして伝達関数を書くと以下の（２）式のようになる。
【００１１】
【数２】

【００１２】
ここで、（１）式と（２）式を比べてみると、ＰＬＬ回路の周波数特性を決める上で重要なω₀とω₁に着目すると、
（２）式での
【００１３】
【数３】

【００１４】
が（１）式でのＲと同様の作用をしていることがわかる。
【００１５】
この方式での利点としてｇｍと、ｋ_i1／ｋ_i2比を適切に選べば、容量値Ｃを小さくすることができ、ＩＣとしての集積化が容易となる。
【００１６】
（従来のＰＬＬ回路の第３例）
上記、「従来のＰＬＬ回路の第１例」で述べたＰＬＬ回路において、ＰＤもしくはＰＦＤとせず、図７の従来のＰＬＬ回路の第３例においては、それぞれに位相差に対して主に役割をになっている位相比較器（ＰＤ）７０１と、周波数差に対して主に役割をになうようにした周波数比較器（ＦＤ）７０２を用い、ＰＬＬ回路のループのなかで役割分担を行うように構成している。本質的には「従来のＰＬＬ回路の第２例」とかわらず、ＰＤとＦＤを用い、それぞれの電流ゲインをｋ_i1，ｋ_i2とすると、伝達関数自体は（２）式と同じになる。
【００１７】
但し、この場合、プルインレンジを広くとろうとした場合、ＦＤ７０１からなる周波数差を合わせ込むループの電流ゲインｋ_i2を上げる必要があるが、上げすぎるとゼロ点であるω₁が高くなり、ユニティーゲイン周波数に近づくにつれ、ＰＬＬ回路のループ自体がだんだんと不安定になってゆき、ジッタトランスファー特性としては、ピーキングの増大として影響が現れてくる。従来技術では、広いプルインレンジを持ち、ロックするまでの時間（ロックインタイム）を高速化することが困難である。このことは、ジッタトレランス試験のような入力データにジッタ周波数を加味して行う耐力試験では、周波数差として見えてくるジッタ量に対して容易にＰＬＬ回路が脱ロックしてしまいデジタルデータ伝送用途ＰＬＬ回路としての信頼性に欠けてしまう。
【００１８】
上記、ジッタトランスファー特性とは、入力信号に対して、ある周波数の正弦波ジッタを加えていき、その入力正弦波ジッタとＣＤＲから出力されるその周波数成分のジッタとの比によって決められるものである。通常、ＰＬＬ回路でＣＤＲを構成する場合、基本的にはそのＰＬＬ回路の周波数−ゲイン特性（ｆ−特）が、すなわちＰＬＬ回路の帯域が、ジッタトランスファー特性と等価とみなすことができる。デジタル伝送分野では、この特性がかなり厳しいものである。ＣＤＲの再生データのジッタを抑えるため、ＰＬＬ帯域としては、カットオフ周波数（ｆｃ）が低く、またピーキングに対しても、例えば０．１ｄＢ以下というような仕様が要求されている。
【００１９】
また、ジッタトレランス特性とは、入力信号に対して、ある周波数の正弦波ジッタを加えていき、ＣＤＲから出力される（再生される）データが、どこまで正しく再生できるか、その付加ジッタ量の限界値を求める（耐力試験）ものである。
【００２０】
通常の場合、ジッタトレランス特性を向上させようとした場合、ＣＤＲとしてのＰＬＬ帯域を広くとらなければならず、そのようにするとジッタトレランス特性を満足できなくなってしまい、常にトレードオフの関係であった。
【００２１】
【発明が解決しようとする課題】
上述のように、従来のＰＬＬ回路においては、プルインレンジを大きくとり、デジタルデータ伝送用のＣＤＲ用途ＰＬＬ回路に要求されるジッタ特性を改善させることが困難であった。また、プルインレンジを広くとろうとすると、ＰＬＬ回路のループ自体が不安定となり、安定性に欠け、また、ジッタトランスファー特性と、ジッタトレランス特性は、トレードオフの関係にあったため、ジッタトランスファー特性を向上させるとジッタトレランス特性が劣化してしまっていた。逆に、ジッタトレランス特性を改善しようとすれば、ＰＬＬ回路の帯域が広くなり、ジッタトランスファー特性で規定されているカットオフ周波数を満たすことが困難となる。ピーキングに関しても厳しい特性が要求されている。
【００２２】
本発明は、上述の点に鑑みてなされたもので、その目的は、ジッタトランスファー特性に影響を与えずにジッタトレランス特性の性能を向上させることができ、またＰＬＬループとしても十分な安定性を確保することができ、さらには、ピーキングを抑え、広いプルインレンジを持つことができるＰＬＬ回路を提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成するため、請求項１の発明は、入力信号とＰＬＬ出力信号を入力して、該入力信号と該ＰＬＬ出力信号との位相を比較する位相比較器と、前記入力信号と前記ＰＬＬ出力信号を入力して、該入力信号と該ＰＬＬ出力信号との周波数を比較する周波数比較器と、前記周波数比較器の出力を入力するループフィルタと、前記ループフィルタの出力を入力してＶ−Ｉ変換するＧｍセル回路と、前記位相比較器の出力と前記Ｇｍセル回路の出力を入力して前記ＰＬＬ出力信号を生成する電流制御発振器とを具備することを特徴とするＰＬＬ回路において、前記ループフィルタはＲ−Ｃループフィルタであり、前記位相比較器の電流ゲインをｋ _ｉ１ 、前記周波数比較器の電流ゲインをｋ _ｉ２ 、前記電流制御発振器の周波数ゲインをｋ _ｉｃｏ 、前記Ｇｍセル回路のＶ−Ｉ変換ゲインをｇｍ、前記Ｒ−Ｃループフィルタの抵抗の抵抗値をＲ、前記Ｒ−Ｃループフィルタの容量の容量値をＣ、としたときに、伝達関数Ｈ（ｓ）が、
Ｈ（ｓ）＝Ａ／２π・（（ｓ＋ω）／ｓ）・ｋ _ｉｃｏ ／ｓ
ここで、
Ａ＝ｋ _ｉ１ ＋ｋ _ｉ２ ・ｇｍ・Ｒ
ω＝１／（（（ｋ _ｉ１ ／ｋ _ｉ２ ・ｇｍ）＋Ｒ）・Ｃ）
であり、前記周波数比較器の電流ゲインｋ _ｉ２ が前記位相比較器の電流ゲインｋ _ｉ１ よりも大きいことを特徴とする。
【００２５】
また、前記ループフィルタに前記位相比較器の出力が入力されることを特徴とすることができる。
【００２６】
また、前記位相比較器の出力を入力する第１および第２のチャージポンプ回路と、前記周波数比較器の出力を入力する第３のチャージポンプ回路を有し、前記第１のチャージポンプの出力は前記電流制御発振器の入力端子に接続し、前記第２および第３のチャージポンプ回路の出力は前記ループフィルタの入力端子に接続することを特徴とすることができる。
【００２７】
また、前記ループフィルタと前記信号発振器間にＧｍセル回路またはＶ−Ｉ変換器を接続したことを特徴とすることができる。
【００２９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
【００３０】
（基本構成と作用）
まず、本発明のＰＬＬ回路の基本構成を図１に示す。同図に示すように、このＰＬＬ回路は、入力信号とＰＬＬ出力信号を入力して、入力信号とＰＬＬ出力信号との位相を比較する位相比較器１０１と、入力信号とＰＬＬ出力信号を入力して、入力信号とＰＬＬ出力信号との周波数を比較する周波数比較器１０２と、周波数比較器１０２の出力を入力するループフィルタ１０３と、ループフィルタ１０３の電圧をＶ−Ｉ変換（Ｇｍ）するＧｍセル回路１０６と、位相比較器１０１の出力とＧｍセル回路１０６の出力を入力してＰＬＬ出力を生成する電流制御発振器（ＩＣＯ）１０８とを有するＰＬＬ回路であって、ループフィルタ１０３がＲ−Ｃからなるループフィルタ（ＬＰＦ）である。
【００３１】
位相比較器（ＰＤ）１０１と周波数比較器（ＦＤ）１０２のそれぞれの電流ゲインをｋ_i1，ｋ_i2とする。ここで、Ｇｍセル回路１０６とＩＣＯ１０８を電圧制御発振器（ＶＣＯ）としても良い。
【００３２】
従来のＰＬＬ回路の第３例である図７の構成の容量Ｃに対して、本発明の図１の構成では、直列にＲを挿入することにより、Ｒ−Ｃ（もしくはＣ−Ｒ）からなる第二のループフィルタを形成しているかのような振る舞いがＰＬＬ回路に表れてくる。
【００３３】
その伝達関数を以下の（３）式に示す。
【００３４】
【数１】

・・・・（３）
【００３５】
（３）式は、上述の（２）式と比較して、ω₂の分母にＲがあるため、周波数差に対して、ループのゲインを高くし、引き込みを高速に行う為、周波数差側の電流ゲインｋ_i2を高くしても、ループが不安定となることはない。このことは、（２）式で、周波数差に対して応答をよくする為、ｋ_i2≫ｋ_i1とした時、ω₁≡∞となりゼロ点が無くなりループが不安定となっていたが、（３）式では、
【００３６】
【数５】

【００３７】
となり、ゼロ点が確保でき、ループ自体の安定性も得ることが可能となる。このため、ゼロ点が、ユニティゲイン周波数（ｆ₀）よりも、十分低くすることが可能となり、ジッタトランスファー特性には、ピーキングをほとんど無くすことが可能となる。この場合においても、ｋ_i2≫ｋ_i1とすることが、無理なくできるため、ジッタトレランス特性のようなジッタ耐力試験においても、十分なジッタトレランス特性を得ることが可能となる。これにより、従来技術のような、ジッタトランスファー特性とジッタトレランス特性とのトレードオフ関係を無くし、双方の性能向上を可能とすることができる。
【００３８】
また、同じゼロ点を確保しようとした場合（ω₂を一定にする）にも、容量値Ｃを小さくすることが、可能な為、ＩＣの高集積化のみならず、ＰＬＬ回路としてのロックインタイムを短くすることが可能である。
【００３９】
図２は図１の基本構成の変形例である。図１に増幅器１０４を挿入したものである。
【００４０】
（第１の実施形態の構成と動作）
図３は本発明を適用した一実施形態のＣＤＲ用途向けのＰＬＬ回路の構成を示す。同図に示すように、本実施形態のＰＬＬ回路は、入力信号であるＮＲＺ信号とＰＬＬ出力となる同期信号を入力信号とする位相比較器３０１と周波数比較３０２器の両比較器を併せ持ち、それらの出力を入力とする位相比較器用チャージポンプ回路３０３、３０４を２つもち、周波数比較器用チャージポンプ回路３０５とそれらの出力を入力とするＧｍセル回路（Ｖ−Ｉ変換器）３０６、およびＲ−Ｃからなるループフィルタ（ＬＰＦ）３０７と、それらの入力を制御信号とする電流制御発振器（ＩＣＯ）３０８を有する。
【００４１】
ここで、チャージポンプ回路３０３〜３０５を用いたのは、発振器としてＩＣＯ３０８を用いたことによる。また、Ｇｍセル回路３０６を用いたのは、後述する、サブループ３２０のゲイン調節を任意に行えるようにするためである。
【００４２】
上記の位相比較器３０１と第１の位相比較器用チャージポンプ回路３０３と、ＩＣＯ３０８とから、１次のＰＬＬループの帯域を決めるメインループ３１０が構成される。また、位相比較器３０１、第２の位相比較器用チャージポンプ回路３０４、周波数比較器３０２、周波数比較器用チャージポンプ回路３０５、Ｇｍセル回路（Ｖ−Ｉ変換器）３０６、ループフィルタ３０７、およびＩＣＯ３０８から、２次のＰＬＬループの帯域を決めるサブループ３２０が構成される。
【００４３】
ジッタ特性のうちのジッタトランスファー特性を決める制御ループは、メインループ３１０により決まり、プルインレンジは、サブループ３２０により決まるので、プルインレンジを広く取ることが可能となる。この際、サブループ３２０の特性がジッタトランスファー特性に影響を与えないように、メインループ３１０とサブループ３２０のループ特性を決める必要がある。また、位相比較器３０１でメインループ３１０を決める必要があるため、図４に示すように、周波数比較器３０２は、±０．２５ＵＩｐｐ（データレートの１／４周期分）の位相差不感帯を設けてある。なお、ＵＩｐｐは、データレート周期を１とした時のＵｎｉｔ Ｉｎｔｅｒｖａｌ（単位インターバル）の略である。
【００４４】
上記のように、ジッタトランスファー特性を決める制御ループは、メインループ３１０により決まり、ジッタトレランス特性を決める制御ループは、サブループ３０２により決まるので、ジッタトランスファー特性とジッタトレランス特性は、従来方式と異なり、独立に制御することができる。以上述べた本発明の特有な作用を以下にさらに詳述する。
【００４５】
上述のように、ジッタトランスファー特性を特徴づけるＰＬＬループの帯域は、メインループ３１０により決定される。メインループ３１０は、位相比較器３０１とその出力を入力とする第１の位相比較器用チャーシポンプ３０３、その出力を入力とするＩＣＯ（電流制御発振器）３０８から構成される。ここで、ＩＣＯ３０８からは、ＲＣＬＫ（再生クロック）と同位相のｉｃｌｋと、９０°位相の異なるｑｃｌｋを出力している。ＲＣＬＫ（ｉｃｌｋ）と入力信号のＮＲＺであるＩＮＤＡＴＡが、位相比較器３０１の入力となる。
【００４６】
これらのＲＣＬＫとＩＮＤＡＴＡとの位相差を位相比較器３０１により抽出が行われるが、この際、位相比較器３０１は、位相差の絶対値に依らず固定のゲインでアップ信号（ＵＰ）、ダウン信号（ＤＮ）を出力する。この一定ゲインをＡ_Θと略す。また、第１の位相比較器用チャーシポンプ３０３の電流ゲインをＩ_tと略し、ＩＣＯ３０８の電流に対する周波数ゲインをＫ_icoとすると、メインループ３１０の伝達関数Ｈ(s)_mainは、以下の（４）式のように表記することができる。
【００４７】
【数６】

【００４８】
また、上述のように、ジッタトレランス特性を特徴づけるＰＬＬループの帯域は、サブループ３２０により決定される。サブループ３２０は、位相比較器３０１、第２の位相比較器用チャージポンプ回路３０４、周波数比較器３０２、周波数比較器用チャージポンプ回路３０５、Ｇｍセル回路３０６、ループフィルタ３０７、およびＩＣＯ３０８から構成される。ここで、周波数比較器３０２は、上述のように、ｉｃｌｋ，ｑｃｌｋを入力とし、ＩＮＤＡＴＡとを比較することにより、周波数差を検出するが、位相差が±０．２５ＵＩｐｐ以上ある周波数差（位相差も含む）を検出し、絶対値に依らず、固定のゲインで周波数アップ信号（ＦＵＰ）、周波数ダウン（ＦＤＮ）を出力する。その際、周波数比較器３０２は、ｉｃｌｋ，ｑｃｌｋを入力とし、両入力信号を比較することにより、周波数比較器３０２に±０．２５ＵＩｐｐの不感帯を作り、周波数比較器３０２はその不感帯で周波数比較を行っている。この一定ゲインをＢ_Θと略す。また、第２の位相比較器用チャージポンプ回路３０４、周波数比較器用チャージポンプ回路３０５のそれぞれの電流ゲインをＩ₂，Ｉ₃と略すと、サブループ３２０の伝達関数Ｈ(s)_subは、以下の（５）式のよう表記することができる。
【００４９】
【数７】

【００５０】
ここで、簡略のためＣ₁≫Ｃ_2、Ｃ₁≫Ｃ₃とし、Ｃ₂及びＣ₃はＣ₁よりも十分小さいとし、これらによる効果を無視した。Ｃ_1、Ｃ₂は、高周波ノイズを除去するために存在している。
【００５１】
また、Ｉ₃≫Ｉ₂としてループの安定性を加味し、Ｉ₂による効果がサブループ３２０に及ぼす影響が小さいようなＩ₂を決める必要がある。
【００５２】
上記の（５）式で示されているように、サブループ３２０は、２次のＰＬＬ回路を構成しており、上記のように、Ｉ₃≫Ｉ₂と仮定すると、サブルーブ３２０は、Ｂ_Θ＊Ｉ₃の項によって決まることがわかる。
【００５３】
（５）式のＡ_Θ＊Ｉ₂の項は、サブループ３２０で用いられているキャパシタＲ，Ｃ₁からなるループフィルタ３０７の位相周波数差の積分された電圧（Ｖｌｐｆ）が、実デバイス上の微少リーク、定常位相誤差を補正するために補助的な作用をになうように設計されている。これにより、ループフィルタ３０７を安定的な一定値電圧としておくことで、周波数比較器３０２が急激な反応をしないようにすることができ、そのため出力ジッタを抑える効果も得られる。
また、周波数比較器３０２が通常動作時に位相比較器３０１のメインループ３１０に影響を与えないように位相差±０．２５ＵＩｐｐの不感帯をもっているため、周波数が合わせ込まれ位相差が、±０．２５ＵＩｐｐ以下となった時には、（２）式のゲインＢ_Θは、Ｂ_Θ＝０となるので、ＣＤＲとしてのジッタトランスファー特性をきめるＣＤＲのループ特性、ＰＬＬ帯域は、Ｈ(s)_sub
【外１】

【００５４】
０となり、（４）式がそのままＰＬＬ回路全体のループ特性となる。
【００５５】
また、前述のように、プルインレンジを広くとるため、２次のＰＬＬ回路を構成する際に発生しやすいジッタトランスファー特性のピーキングを、（４）式で表されるＨ(s)_mainの特性のメインループ３１０で一次のＰＬＬ回路の構成することにより、理論上無くすことが可能となる。
【００５６】
出力ジッタに関しても、（４）式において、Ａ_Θが固定ゲインのため、それ以上のジッタを発生することが無いことがわかる。
【００５７】
さらに、ＣＤＲにとって重要な特性であるジッタトレランス特性に関しては、（５）式において、±０．２５ＵＩｐｐ以上の位相差、あるいは周波数差が検出された場合にはＢ_Θ≠０となり、その結果、サブループ３０２が作用して２次のＰＬＬループとなり、入力ジッタに対してロックが外れること無く、良好な特性を得ることができる。
【００５８】
最後に、ＣＤＲ用途の本ＰＬＬ回路を用いたデータリカバリーについて述べる。本ＰＬＬ回路に用いられている位相比較器３０１は、２値出力の位相比較器のため、位相差による動作特性としては、不感帯をもたない常に入力信号のセンター、つまり入力信号のアイ・パターンの中心でＰＬＬ回路がロックすることを容易にしている。このため、ＢＥＲ（Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ；ビット誤り率）特性を劣化させない。ＢＥＲは、入力信号とノイズ（Ｓ／Ｎ Ｒａｔｅ；信号対雑音比）により、再生データにどれだけのエラーを発生するかを示したもので、誤り率ともいう。
【００５９】
（他の実施形態）
上記の本発明の実施形態では、発振器として、電流制御発振器（ＩＣＯ）を例示したが、本発明はこれに限定されず、例えば電圧制御発振器（ＶＣＯ）などでもよい。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、ＰＬＬ回路としての安定性を飛躍的に向上し、デジタル伝送用ＣＤＲ（デジタルデータ伝送用クロック／データ・リカバリー）に要求されるジッタ特性を飛躍的に向上し、広いプルインレンジ（周波数引き込み範囲）を確保しつつ、かつＰＬＬ回路として十分なループの安定性を確保することができる。
【図面の簡単な説明】
【図１】本発明のＣＲＤ用途ＰＬＬ回路の基本構成を示すブロック図である。
【図２】本発明のＣＲＤ用途ＰＬＬ回路の基本構成の変形例を示すブロック図である。
【図３】本発明の一実施形態のＣＲＤ用途ＰＬＬ回路の構成を示すブロック図である。
【図４】本発明のＣＲＤ用途ＰＬＬ回路を構成する３値出力の周波数比較器の動作特性を示すグラフである。
【図５】従来のＣＲＤ用途ＰＬＬ回路の構成の第１例を示すブロック図である。
【図６】従来のＣＲＤ用途ＰＬＬ回路の構成の第２例を示すブロック図である。
【図７】従来のＣＲＤ用途ＰＬＬ回路の構成の第３例を示すブロック図である。
【符号の説明】
１０１ 位相比較器
１０２ 周波数比較器
１０３ Ｒ−Ｃループフィルタ
１０４ 増幅器
１０６ Ｇｍセル回路（Ｖ−Ｉ変換器）
１０７ 加算器
１０８ 電流制御発振器（ＩＣＯ）
３０１ 位相比較器
３０２ 周波数比較器
３０３ 第１の位相比較器用チャージポンプ回路
３０４ 第２の位相比較器用チャージポンプ回路
３０５ 周波数比較器用チャージポンプ回路
３０６ Ｇｍセル回路（Ｖ−Ｉ変換器）
３０７ Ｒ−Ｃループフィルタ
３０８ 電流制御発振器（ＩＣＯ）
３１０ メインループ
３２０ サブループ
５０１ 位相／周波数比較器
５０３ Ｒ−Ｃループフィルタ
５０４ ループフィルタ
５０６ Ｇｍセル回路（Ｖ−Ｉ変換器）
５０７ 加算器
５０８ 電流制御発振器（ＩＣＯ）
７０１ 位相比較器
７０２ 周波数比較器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a PLL circuit, and more particularly to a CDR (clock / data recovery circuit) of an NRZ (non-zero return) signal represented by SDH / SONET (synchronous digital hierarchy / sonnet (synchronous optical communication network)), particularly in the field of digital transmission. The present invention relates to a PLL (phase locked loop) circuit suitable for use.
[0002]
[Prior art]
Jitter characteristics required for digital transmission clock / data recovery (or retiming) circuit (hereinafter abbreviated as CDR) applications include jitter tolerance characteristics, jitter transfer characteristics, and output jitter.
[0003]
The jitter transfer characteristic is determined by adding a sine wave jitter of a certain frequency to the input signal and determining the ratio between the input sine wave jitter and the frequency component jitter output from the CDR.
[0004]
In addition, the jitter tolerance characteristics described above add sinusoidal jitter of a certain frequency to the input signal, and determine the limit value of how far the data output from the CDR can be recovered (reproduced) correctly (proof test) Is.
[0005]
The output jitter is jitter generated by the CDR itself when there is no jitter in the input signal.
[0006]
A PLL circuit conventionally used as a CDR application will be described below.
[0007]
(First example of conventional PLL circuit)
First, as shown in FIG. 5, a comparator 501 including a phase comparator (PD) or a frequency phase comparator (PFD), an RC loop filter (LPF) 503, and a voltage of the loop filter are set. A conventional PLL circuit having a Gm cell circuit 506 for V-I conversion and a current controlled oscillator (ICO) 508 is taken as an example. Here, the Gm cell circuit 506 and the ICO 508 may be voltage controlled oscillators (VCOs).
[0008]
Here, the phase difference PD / PFD501 or, if the V-I conversion gain by Gm cell circuit 506 to the current gain for the frequency difference and k _i the frequency gain for current gm, ICO508 and k _ico, the transfer function the following It is expressed as (1).
[0009]
[Expression 1]

[0010]
(Second example of conventional PLL circuit)
FIG. 6 shows a second example of a conventional PLL circuit. This PLL circuit has a phase comparator (PD) or frequency phase comparator (PFD) 501 and 502, and individually controls and controls two different phase differences or current gains k _i1 and k _i2 for the frequency difference. It is configured as follows. In FIG. 6, it is drawn as having two PD / PFDs, but it is also possible to configure two different current gains using one charge pump circuit (CHP) with one PD / PFD. It is. As described in the first example of the conventional PLL circuit, when the transfer function is written in the same manner, the following equation (2) is obtained.
[0011]
[Expression 2]

[0012]
Here, comparing (1) and (2), focusing on ω ₀ and ω ₁ which are important in determining the frequency characteristics of the PLL circuit,
In the formula (2)
[Equation 3]

[0014]
It can be seen that this has the same effect as R in the equation (1).
[0015]
If gm and k _i1 / k _i2 ratio are appropriately selected as an advantage in this method, the capacitance value C can be reduced, and integration as an IC is facilitated.
[0016]
(Third example of conventional PLL circuit)
In the PLL circuit described in the above “first example of conventional PLL circuit”, PD or PFD is not used. In the third example of the conventional PLL circuit of FIG. The phase comparator (PD) 701 and the frequency comparator (FD) 702 that mainly plays a role with respect to the frequency difference are used to perform the role sharing in the loop of the PLL circuit. It is configured. Essentially, regardless of the “second example of the conventional PLL circuit”, if PD and FD are used and the respective current gains are k _i1 and k _i2 , the transfer function itself is the same as the equation (2).
[0017]
In this case, however, when trying to take a wide pull-in range, it is necessary to increase the current gain k _i2 loop is intended to adjust the frequency difference consisting FD701, the higher the omega ₁ is zero too raised, unity gain As the frequency approaches, the loop of the PLL circuit itself becomes increasingly unstable, and the jitter transfer characteristic is affected by an increase in peaking. In the prior art, it has a wide pull-in range, and it is difficult to increase the time to lock (lock-in time). This is because in a tolerance test that is performed by adding the jitter frequency to the input data, such as a jitter tolerance test, the PLL circuit is easily unlocked with respect to the amount of jitter that appears as a frequency difference, and the digital data transmission PLL It lacks reliability as a circuit.
[0018]
The jitter transfer characteristic is determined by adding a sine wave jitter of a certain frequency to the input signal and determining the ratio between the input sine wave jitter and the jitter of the frequency component output from the CDR. . Normally, when a CDR is configured with a PLL circuit, the frequency-gain characteristic (f-characteristic) of the PLL circuit, that is, the bandwidth of the PLL circuit can be regarded as equivalent to the jitter transfer characteristic. In the digital transmission field, this characteristic is quite severe. In order to suppress the jitter of the reproduction data of CDR, the PLL band is required to have a low cut-off frequency (fc) and a peaking specification of, for example, 0.1 dB or less.
[0019]
The jitter tolerance characteristic is that the sinusoidal jitter of a certain frequency is added to the input signal, and how much the data output (reproduced) from the CDR can be reproduced correctly, and the limit of the additional jitter amount. The value is obtained (proof test).
[0020]
Normally, when trying to improve the jitter tolerance characteristics, it is necessary to take a wide PLL band as a CDR, and as a result, the jitter tolerance characteristics cannot be satisfied, and there has always been a trade-off relationship. .
[0021]
[Problems to be solved by the invention]
As described above, in the conventional PLL circuit, it is difficult to increase the pull-in range and improve the jitter characteristics required for the CDR application PLL circuit for digital data transmission. In addition, when trying to widen the pull-in range, the PLL circuit loop itself becomes unstable and lacks stability, and the jitter transfer characteristics and jitter tolerance characteristics are in a trade-off relationship, improving the jitter transfer characteristics. As a result, the jitter tolerance characteristics deteriorated. On the other hand, if the jitter tolerance characteristic is to be improved, the bandwidth of the PLL circuit becomes wide and it becomes difficult to satisfy the cutoff frequency defined by the jitter transfer characteristic. Strict characteristics are also required for peaking.
[0022]
The present invention has been made in view of the above points, and its object is to improve the performance of the jitter tolerance characteristic without affecting the jitter transfer characteristic, and to provide sufficient stability as a PLL loop. It is another object of the present invention to provide a PLL circuit that can be secured and that can suppress peaking and have a wide pull-in range.
[0023]
[Means for Solving the Problems]
To achieve the above object, the invention of claim 1, and receives the input signal and the PLL output signal, the phase comparator for comparing the phase of the input signal and the PLL output signal, said input signal and PLL An output signal is input, a frequency comparator that compares the frequency of the input signal and the PLL output signal, a loop filter that inputs an output of the frequency comparator, and an output of the loop filter is input and V− A PLL circuit comprising: a Gm cell circuit that performs I conversion; and a current-controlled oscillator that receives the output of the phase comparator and the output of the Gm cell circuit and generates the PLL output signal. filter Ri R-C loop filter der, the current gain of the phase comparator k _i1, the current gain of the frequency comparator k _i2, the frequency gain of the current control oscillator k _co, the V-I conversion gain of the Gm cell circuit gm, the resistance value of the resistance of the R-C loop filter R, a capacitance value of the capacitor of the R-C loop filter when C, and a transfer function H (s) is
H (s) = A / 2π · ((s + ω) / s) · k _ico / s
here,
A = k _i1 + k _i2 · gm · R
ω = 1 / (((k _i1 / k _i2 · gm) + R) · C)
The current gain k _i2 of the frequency comparator is larger than the current gain k _i1 of the phase comparator .
[0025]
Further, the output of the phase comparator may be input to the loop filter.
[0026]
And a first charge pump circuit for inputting the output of the phase comparator, and a third charge pump circuit for inputting the output of the frequency comparator. The output of the first charge pump is The output terminal of the second and third charge pump circuits is connected to the input terminal of the loop filter, and the output terminal of the second and third charge pump circuits is connected to the input terminal of the loop filter.
[0027]
In addition, a Gm cell circuit or a VI converter may be connected between the loop filter and the signal oscillator.
[0029]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0030]
(Basic configuration and operation)
First, the basic configuration of the PLL circuit of the present invention is shown in FIG. As shown in the figure, this PLL circuit receives an input signal and a PLL output signal, compares a phase between the input signal and the PLL output signal, and inputs an input signal and a PLL output signal. The frequency comparator 102 that compares the frequency of the input signal and the PLL output signal, the loop filter 103 that inputs the output of the frequency comparator 102, and the Gm cell that performs VI conversion (Gm) on the voltage of the loop filter 103 A PLL circuit having a circuit 106 and a current control oscillator (ICO) 108 that generates the PLL output by inputting the output of the phase comparator 101 and the output of the Gm cell circuit 106, and the loop filter 103 is connected to the RC. A loop filter (LPF).
[0031]
The respective current gains of the phase comparator (PD) 101 and the frequency comparator (FD) 102 are k _i1 and k _i2 . Here, the Gm cell circuit 106 and the ICO 108 may be a voltage controlled oscillator (VCO).
[0032]
In the configuration of FIG. 1 of the present invention with respect to the capacitance C of the configuration of FIG. 7 which is a third example of a conventional PLL circuit, R is inserted in series to form RC (or CR). A behavior as if forming a second loop filter appears in the PLL circuit.
[0033]
The transfer function is shown in the following equation (3).
[0034]
[Expression 1]

.... (3)
[0035]
Compared with the above equation (2), the equation (3) has R in the denominator of ω ₂ , so the loop gain is increased with respect to the frequency difference and the pull-in is performed at a high speed. Even if the current gain k _i2 is increased, the loop does not become unstable. In order to improve the response to the frequency difference in equation (2), when k _i2 >> k _i1 , ω ₁ ≡ ∞ and the zero point disappears and the loop becomes unstable. In equation 3)
[0036]
[Equation 5]

[0037]
Thus, the zero point can be secured and the stability of the loop itself can be obtained. For this reason, the zero point can be made sufficiently lower than the unity gain frequency (f ₀ ), and the peaking can be almost eliminated in the jitter transfer characteristics. Even in this case, k _i2 >> k _i1 can be easily set, so that sufficient jitter tolerance characteristics can be obtained even in a jitter tolerance test such as jitter tolerance characteristics. As a result, the trade-off relationship between the jitter transfer characteristic and the jitter tolerance characteristic as in the prior art can be eliminated, and the performance of both can be improved.
[0038]
In addition, since it is possible to reduce the capacitance value C even when trying to secure the same zero point (with constant ω ₂ ), not only high integration of the IC but also lock-in as a PLL circuit is possible. It is possible to shorten the time.
[0039]
FIG. 2 is a modification of the basic configuration of FIG. The amplifier 104 is inserted in FIG.
[0040]
(Configuration and operation of the first embodiment)
FIG. 3 shows a configuration of a PLL circuit for CDR use according to an embodiment to which the present invention is applied. As shown in the figure, the PLL circuit according to the present embodiment has both a phase comparator 301 and a frequency comparator 302 having an input signal of an NRZ signal that is an input signal and a synchronization signal that is an output of the PLL. Two phase comparator charge pump circuits 303 and 304 that receive the output of the output, a frequency comparator charge pump circuit 305, a Gm cell circuit (VI converter) 306 that receives these outputs, and R- A loop filter (LPF) 307 made up of C and a current controlled oscillator (ICO) 308 using their inputs as control signals are included.
[0041]
Here, the reason why the charge pump circuits 303 to 305 are used is that the ICO 308 is used as an oscillator. The reason why the Gm cell circuit 306 is used is that it is possible to arbitrarily adjust the gain of the sub-loop 320, which will be described later.
[0042]
The phase comparator 301, the first phase comparator charge pump circuit 303, and the ICO 308 constitute a main loop 310 that determines the band of the primary PLL loop. Further, from the phase comparator 301, the second phase comparator charge pump circuit 304, the frequency comparator 302, the frequency comparator charge pump circuit 305, the Gm cell circuit (VI converter) 306, the loop filter 307, and the ICO 308. A sub-loop 320 that determines the band of the secondary PLL loop is configured.
[0043]
The control loop that determines the jitter transfer characteristic among the jitter characteristics is determined by the main loop 310, and the pull-in range is determined by the sub-loop 320, so that a wide pull-in range can be obtained. At this time, it is necessary to determine the loop characteristics of the main loop 310 and the sub-loop 320 so that the characteristics of the sub-loop 320 do not affect the jitter transfer characteristics. Further, since it is necessary to determine the main loop 310 by the phase comparator 301, as shown in FIG. 4, the frequency comparator 302 has a phase difference dead zone of ± 0.25 UIpp (one quarter of the data rate). It is. UIpp is an abbreviation for Unit Interval (unit interval) when the data rate period is 1.
[0044]
As described above, the control loop that determines the jitter transfer characteristics is determined by the main loop 310, and the control loop that determines the jitter tolerance characteristics is determined by the sub-loop 302. Therefore, the jitter transfer characteristics and the jitter tolerance characteristics are independent of the conventional method. Can be controlled. The specific action of the present invention described above will be described in detail below.
[0045]
As described above, the bandwidth of the PLL loop that characterizes the jitter transfer characteristic is determined by the main loop 310. The main loop 310 includes a phase comparator 301, a first phase comparator chars pump 303 having the output as an input, and an ICO (current controlled oscillator) 308 having the output as an input. Here, the ICO 308 outputs iclk having the same phase as RCLK (reproduced clock) and qclk having a 90 ° phase difference. RDATA (iclk) and INDATA that is the NRZ of the input signal are input to the phase comparator 301.
[0046]
The phase difference between RCLK and INDATA is extracted by the phase comparator 301. At this time, the phase comparator 301 does not depend on the absolute value of the phase difference, but has an up signal (UP) and a down signal with a fixed gain. (DN) is output. The constant gain abbreviated as A _theta. Further, when the current gain of the first phase comparator for the chassis pump 303 is abbreviated as I _t and the frequency gain for the current of the ICO 308 is K _ico , the transfer function H (s) _main of the main loop 310 is expressed by the following (4). It can be expressed as an expression.
[0047]
[Formula 6]

[0048]
Further, as described above, the bandwidth of the PLL loop that characterizes the jitter tolerance characteristic is determined by the sub-loop 320. The sub-loop 320 includes a phase comparator 301, a second phase comparator charge pump circuit 304, a frequency comparator 302, a frequency comparator charge pump circuit 305, a Gm cell circuit 306, a loop filter 307, and an ICO 308. Here, as described above, the frequency comparator 302 receives iclk and qclk as input and detects the frequency difference by comparing with INDATA. However, the frequency difference (phase difference) has a phase difference of ± 0.25 UIpp or more. And frequency up signal (FUP) and frequency down (FDN) are output with a fixed gain regardless of the absolute value. At this time, the frequency comparator 302 receives iclk and qclk as inputs and compares both input signals to create a dead band of ± 0.25 UIpp in the frequency comparator 302. The frequency comparator 302 performs frequency comparison in the dead band. Is going. Abbreviated this constant gain and B _theta. Further, when the current gains of the second phase comparator charge pump circuit 304 and the frequency comparator charge pump circuit 305 are abbreviated as I ₂ and I ₃ , the transfer function H (s) _sub of the _sub- loop 320 is expressed as follows: 5) It can be expressed as:
[0049]
[Expression 7]

[0050]
Here, the _{C 1 »C 2, C 1 »C} 3 for simplification, the C ₂ and C ₃ is sufficiently smaller than C _1, ignoring these by effects. C _{1 and} C ₂ exist to remove high frequency noise.
[0051]
Further, in consideration of the stability of the loop as I ₃ »I _2, it is necessary to determine the I ₂ as the effect of I ₂ is less effect on the sub-loop 320.
[0052]
As shown in the above (5), sub-loop 320 constitutes a second-order PLL circuit, as described above, assuming that I ₃ »I _2, Saburubu 320 B _theta * It can be seen that it depends on the term I ₃ .
[0053]
The term A _Θ * I _{2 in} the equation (5) indicates that the integrated voltage (Vlpf) of the phase frequency difference of the loop filter 307 composed of the capacitors R and C ₁ used in the sub-loop 320 is very small on the actual device. It is designed to provide an auxiliary function for correcting leakage and stationary phase errors. Thus, by setting the loop filter 307 to a stable constant value voltage, the frequency comparator 302 can be prevented from reacting rapidly, and the effect of suppressing output jitter can also be obtained.
Further, since the frequency comparator 302 has a dead zone of ± 0.25 UIpp so as not to affect the main loop 310 of the phase comparator 301 during normal operation, the frequency is adjusted and the phase difference is ± 0.25 UIpp. Since the gain B _{Θ in the} equation (2) becomes B _Θ = 0 when the following is satisfied, the CDR loop characteristics and the PLL band that determine the jitter transfer characteristics as the CDR are H (s) _sub
[Outside 1]

[0054]
0, and equation (4) becomes the loop characteristic of the entire PLL circuit as it is.
[0055]
Further, as described above, since the pull-in range is widened, the peaking of the jitter transfer characteristic, which is likely to occur when the secondary PLL circuit is configured, is represented by the H (s) _main characteristic expressed by the equation (4). By constituting a primary PLL circuit with the main loop 310, it can be theoretically eliminated.
[0056]
Regarding the output jitter, it can be seen that in equation (4), A _Θ is a fixed gain, and therefore no more jitter is generated.
[0057]
Furthermore, with respect to jitter tolerance characteristics that are important for CDR, in the equation (5), when a phase difference of ± 0.25 UIpp or more or a frequency difference is detected, B _Θ ≠ 0, and as a result, 302 acts to form a second-order PLL loop, and good characteristics can be obtained without being unlocked with respect to input jitter.
[0058]
Finally, data recovery using this PLL circuit for CDR applications will be described. Since the phase comparator 301 used in the present PLL circuit is a binary output phase comparator, the operation characteristic due to the phase difference is always the center of the input signal having no dead zone, that is, the eye pattern of the input signal. This makes it easy to lock the PLL circuit at the center. For this reason, BER (Bit Error Rate) characteristics are not deteriorated. The BER indicates how much error occurs in the reproduced data due to the input signal and noise (S / N Rate; signal-to-noise ratio), and is also called an error rate.
[0059]
(Other embodiments)
In the above embodiment of the present invention, the current controlled oscillator (ICO) is exemplified as the oscillator. However, the present invention is not limited to this, and may be a voltage controlled oscillator (VCO), for example.
[0060]
【The invention's effect】
As described above, according to the present invention, the stability as a PLL circuit is dramatically improved, and the jitter characteristics required for digital transmission CDR (digital data transmission clock / data recovery) are dramatically improved. As a result, it is possible to secure a wide pull-in range (frequency pull-in range) and to secure sufficient loop stability as a PLL circuit.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a basic configuration of a CRD application PLL circuit of the present invention.
FIG. 2 is a block diagram showing a modification of the basic configuration of the CRD application PLL circuit of the present invention.
FIG. 3 is a block diagram showing a configuration of a CRD application PLL circuit according to an embodiment of the present invention.
FIG. 4 is a graph showing operating characteristics of a three-value output frequency comparator constituting the CRD application PLL circuit of the present invention.
FIG. 5 is a block diagram showing a first example of a configuration of a conventional CRD application PLL circuit.
FIG. 6 is a block diagram showing a second example of the configuration of a conventional CRD application PLL circuit.
FIG. 7 is a block diagram showing a third example of the configuration of a conventional CRD application PLL circuit.
[Explanation of symbols]
Reference Signs List 101 phase comparator 102 frequency comparator 103 RC loop filter 104 amplifier 106 Gm cell circuit (VI converter)
107 Adder 108 Current Control Oscillator (ICO)
301 Phase Comparator 302 Frequency Comparator 303 First Phase Comparator Charge Pump Circuit 304 Second Phase Comparator Charge Pump Circuit 305 Frequency Comparator Charge Pump Circuit 306 Gm Cell Circuit (VI Converter)
307 RC loop filter 308 Current controlled oscillator (ICO)
310 Main loop 320 Sub loop 501 Phase / frequency comparator 503 RC loop filter 504 Loop filter 506 Gm cell circuit (VI converter)
507 Adder 508 Current controlled oscillator (ICO)
701 Phase comparator 702 Frequency comparator

Claims (3)

A phase comparator that inputs an input signal and a PLL output signal and compares the phases of the input signal and the PLL output signal;
Enter the input signal and the PLL output signal, and a frequency comparator for comparing the frequency of the input signal and the PLL output signal,
A loop filter for inputting the output of the frequency comparator;
A Gm cell circuit that inputs the output of the loop filter and performs VI conversion;
In the PLL circuit, comprising: a current-controlled oscillator that receives the output of the phase comparator and the output of the Gm cell circuit and generates the PLL output signal ;
Said loop filter Ri R-C loop filter der,
The current gain of the phase comparator is k _i1 , the current gain of the frequency comparator is k _i2 , the frequency gain of the current controlled oscillator is _kico , the VI conversion gain of the Gm cell circuit is gm, and the RC When the resistance value of the resistance of the loop filter is R and the capacitance value of the capacity of the RC loop filter is C, the transfer function H (s) is
H (s) = A / 2π · ((s + ω) / s) · k _ico / s
here,
A = k _i1 + k _i2 · gm · R
ω = 1 / (((k _i1 / k _i2 · gm) + R) · C)
And
A PLL circuit, wherein a current gain k _i2 of the frequency comparator is larger than a current gain k _i1 of the phase comparator . PLL circuit according to claim 1, characterized in that the output of the phase comparator to the loop filter is input. A first charge pump circuit for inputting the output of the phase comparator; a third charge pump circuit for inputting the output of the frequency comparator; and the output of the first charge pump is the current 3. The PLL circuit according to claim 1 , wherein the PLL circuit is connected to an input terminal of a controlled oscillator, and outputs of the second and third charge pump circuits are connected to an input terminal of the loop filter.

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