JP4536174B2 - Television tuner - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、地上波のテレビジョン放送や、ケーブルテレビジョンの受信に好適に実施されるテレビジョンチューナに関し、特にデジタル放送とアナログ放送との受信に共用することができるテレビジョンチューナに関する。
【0002】
【従来の技術】
地上波のテレビジョン放送では、これまで、アナログの映像および音声信号を、それぞれAMおよびFM変調して所定の搬送周波数で送信する、いわゆるアナログ放送のみであったが、本年から米国および英国では、前記アナログの映像および音声信号をデジタル化し、さらに圧縮した後のデータをQPSKまたはQAM変調などによってデジタル変調し、OFDM方式で伝送する、いわゆるデジタル放送が開始される予定である。また、前記ケーブルテレビジョンにおいては、一部で既に前記デジタル放送が開始されている。
【0003】
前記デジタル放送は、半導体技術や画像圧縮技術の進歩によって可能となったものであり、アナログ放送に比べて、同じ周波数帯域で、より多くの番組を放送することが可能であり、また前記OFDM方式での伝送によって、フェージングの影響を無くすことができる等の種々の特徴を有している。
【0004】
図7は、従来からのアナログ放送受信用のテレビジョンチューナ1の電気的構成を示すブロック図である。アンテナ2で受信された高周波信号は、アンテナ入力端子3から増幅回路4に入力されて増幅される。
【0005】
前記増幅回路4で増幅された受信高周波信号は、VHF入力同調回路となるバンドパスフィルタ(以下、BPFと略称する)5においてVHF帯域の選局チャネル付近の信号成分が選択され、高周波増幅回路6において所定レベル範囲に制限され、さらにVHF段間同調回路となるBPF7において復同調された後、混合回路8に与えられる。混合回路8には、局部発振回路9からの局部発振信号が与えられており、この局部発振信号の発振周波数は、マイクロコンピュータなどの図示しない選局回路から端子11,12に与えられる選局信号に応答して、PLL回路13が発生する同調電圧によって制御される。
【0006】
PLL回路13は、前記局部発振回路9とループ回路を形成し、局部発振信号の発振周波数と基準信号源14の発振周波数と比較し、所望とする周波数となるように前記同調電圧を制御する。この同調電圧はまた、前記BPF5,7にも与えられており、こうして高い選択度で所望とするチャネルの信号成分が取出され、所定の周波数の中間周波信号に変換される。
【0007】
前記増幅回路4からの受信高周波信号からはまた、ハイパスフィルタ(以下、HPFと略称する)21、BPF22、高周波増幅回路23およびBPF24によって、高い選択度で所望とするチャネルの周波数近傍の成分が選択され、かつ所定レベル範囲に制限されて混合回路25に入力される。混合回路25には、局部発振回路26からの局部発振信号が与えられている。前記BPF22はUHF入力同調回路となり、BPF24はUHF段間同調回路となり、これらBPF22,24および局部発振回路26には、前記PLL回路13から受信チャネルに対応した同調電圧が与えられ、これによって混合回路25からは、受信チャネルの高周波信号が、前記所定周波数の中間周波信号に変換されて出力される。
【0008】
なお、高周波増幅回路6,23には、後述する検波回路31からのAGC電圧が与えられ、これによって信号成分が前記所定レベル範囲内に制限されることになる。
【0009】
混合回路8,25からの中間周波信号は、中間周波増幅回路32で増幅され、中間周波フィルタ33を介して前記検波回路31に入力される。
【0010】
検波回路31内では、前記中間周波信号は、増幅回路34で増幅され、PLL検波回路35によって同期検波され、I信号およびQ信号の映像信号に復調されて、映像出力端子36から出力される。また、前記PLL検波回路35で検波された音声信号成分は、SIFBPF37を介してFM検波回路38に入力され、音声信号に復調されて、音声出力端子39から出力される。増幅回路34への中間周波信号の入力レベルに対応して、RFAGE回路40は前記AGC電圧を発生し、前記高周波増幅回路6,23へ出力する。
【0011】
一方、デジタル放送受信用のテレビジョンチューナ41は、たとえば図8で示すように構成される。このテレビジョンチューナ41において、前述のテレビジョンチューナ1に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。
【0012】
このテレビジョンチューナ41では、高周波増幅回路6,23での振幅制限は、中間周波増幅回路32からの中間周波信号のレベルをレベル検波回路42で検知し、その検知結果に応答して、遅延AGC回路43が発生するAGC電圧によって行われる。中間周波信号は、中間周波増幅回路32、中間周波フィルタ33、中間周波増幅回路44および中間周波フィルタ45において帯域制限および増幅された後、第2IF変換回路46に入力される。
【0013】
前記第2IF変換回路46では、前記中間周波信号は、図示しない後段の復号化回路からAGC端子47に与えられるAGC電圧に対応して、中間周波増幅回路48によって適正レベルに増幅され、さらに混合回路49において局部発振回路50からの局部発振信号と混合されて、たとえば5(MHz)の第2の中間周波信号に変換され、ローパスフィルタ(略称LPF)51、中間周波増幅回路52およびLPF53によって、周波数選択および増幅された後、デジタル出力端子54から出力される。この第2の中間周波信号は、アナログ/デジタル変換された後、OFDM復調およびMPEG復号されて、映像・音声信号に復号化される。前記、局部発振回路50の発振周波数は、基準信号源55によって一定に制御されている。
【0014】
【発明が解決しようとする課題】
前記アナログ・デジタル共用チューナは、上述のように構成されるテレビジョンチューナ1,41が併用して用いられることで実現される。これは、アナログ放送受信用のテレビジョンチューナ1では、送信周波数のずれや基準信号源14の発振周波数の偏差などによって中間周波信号の周波数にずれを生じ、画質の劣化を招いてしまうという恐れがあるためである。このような不具合を防止するためには、PLL回路13によって前記同調電圧が変化され、局部発振回路9,26の発振周波数が僅かに変化される。このため、PLL回路13内での周波数分解能、すなわちステップ周波数は比較的小さく、たとえば我が国においては、62.5(kHz)に選ばれている。
【0015】
これに対して、デジタル放送受信用のテレビジョンチューナ41では、位相ノイズが重要視され、前記ステップ周波数をできるだけ大きく設定することで、前記位相ノイズの改善およびチャネル切換時間の短縮化が図られている。したがって、従来のアナログ・デジタル共用チューナでは、前述のように2つのチューナ1,41を併設するために、構成が大型化し、コストが嵩むという問題がある。
【0016】
本発明の目的は、小型化および低コスト化を図ることができるアナログ・デジタル共用のテレビジョンチューナを提供することである。
【0017】
【課題を解決するための手段】
請求項1の発明に係るテレビジョンチューナは、入力されたテレビジョン信号を予め定められている周波数の中間周波信号に変換し、アナログ用およびデジタル用のそれぞれの復調回路に出力するテレビジョンチューナであって、
前記中間周波信号に変換するために前記入力テレビジョン信号に混合される局部発振信号の発振周波数を制御するPLL回路における周波数ステップおよびループフィルタのカットオフ周波数を、アナログ放送受信時とデジタル放送受信時とで切換える切換手段を含むことを特徴とする。
【0018】
上記の構成によれば、切換手段は、アナログ放送受信時には、PLL回路の周波数ステップを小さくして、送信周波数や局部発振周波数のずれを細かく調整できるようにし、これに対応してループフィルタのカットオフ周波数も低く設定する。これに対して、デジタル放送受信時には、前記周波数ステップを大きくして、位相ノイズの改善を図るとともに、チャネル切換時間を短縮し、またこれに対応してループフィルタのカットオフ周波数も高く設定する。
【0019】
したがって、高周波段から中間周波段までの回路ならびにPLL回路を共通に用いることができ、デジタル・アナログ共用テレビジョンチューナを小型および低コストに実現することができる。
【0020】
また、請求項2の発明に係るテレビジョンチューナは、前記ループフィルタのカットオフ周波数の切換えに、前記PLL回路の汎用ポートを使用することを特徴とする。
【0021】
上記の構成によれば、ループフィルタのカットオフ周波数の切換えのために、特別な構成を用いることなく、該切換えを、マイクロコンピュータなどの選局回路からの選局信号に応答したPLL回路の選局動作に連動して行うことができる。したがって、コストの上昇なく、実現することができる。
【0022】
【発明の実施の形態】
本発明の実施の一形態について、図1〜図6に基づいて説明すれば、以下のとおりである。
【0023】
図1は、本発明の実施の一形態の地上波のアナログ放送およびデジタル放送に共用のテレビジョンチューナ61の電気的構成を示すブロック図である。なお、このテレビジョンチューナ61は、ケーブルテレビジョンに適用可能なことは言うまでもない。
【0024】
アンテナ62で受信された高周波信号は、アンテナ入力端子63から増幅回路64に入力されて増幅される。
【0025】
前記増幅回路64で増幅された受信高周波信号は、VHF入力同調回路となるBPF65においてVHF帯域の選局チャネル付近の信号成分が選択され、高周波増幅回路66において所定レベル範囲に制限され、さらにVHF段間同調回路となるBPF67において復同調された後、混合回路68に与えられる。混合回路68には、局部発振回路69からの局部発振信号が与えられており、この局部発振信号の発振周波数は、マイクロコンピュータなどの図示しない選局回路から端子71,72に与えられる選局信号に応答して、PLL回路73が発生する同調電圧によって制御される。
【0026】
PLL回路73は、前記局部発振回路69とループ回路を形成し、局部発振信号の発振周波数と基準信号源74の発振周波数と比較し、所望とする周波数となるように前記同調電圧を制御する。この同調電圧はまた、前記BPF65,67にも与えられており、こうして高い選択度で所望とするチャネルの信号成分が取出され、所定の周波数、たとえば米国の場合には45.75(MHz)、我が国の場合には58.75(MHz)の中間周波信号に変換される。
【0027】
前記増幅回路64からの受信高周波信号からはまた、HPF81、BPF82、高周波増幅回路83およびBPF84によって、高い選択度で所望とするチャネルの周波数近傍の成分が選択され、かつ所定レベル範囲に制限されて混合回路85に入力される。混合回路85には、局部発振回路86からの局部発振信号が与えられている。前記BPF82はUHF入力同調回路となり、BPF84はUHF段間同調回路となり、これらBPF82,84および局部発振回路86には、前記PLL回路73から受信チャネルに対応した同調電圧が与えられ、これによって混合回路85からは、受信チャネルの高周波信号が、前記所定周波数の中間周波信号に変換されて出力される。
【0028】
なお、高周波増幅回路66,83には、アナログ放送受信時には、後述する検波回路91からのAGC電圧が与えられ、これによって信号成分が前記所定レベル範囲内に制限されることになる。
【0029】
混合回路68,85からの中間周波信号は、中間周波増幅回路92で増幅され、中間周波フィルタ93を介して前記検波回路91に入力される。検波回路91内では、前記中間周波信号は、増幅回路94で増幅され、PLL検波回路95によって同期検波され、I信号およびQ信号の映像信号に復調されて、映像出力端子96から出力される。また、前記PLL検波回路95で検波された音声信号成分は、たとえば我が国では4.5(MHz)の中心周波数を有するSIFBPF97を介してFM検波回路98に入力され、音声信号に復調されて、音声出力端子99から出力される。増幅回路94への中間周波信号の入力レベルに対応して、RFAGE回路100は前記AGC電圧を発生し、前記高周波増幅回路66,83へ出力する。
【0030】
一方、デジタル放送受信時には、前記高周波増幅回路66,83での振幅制限は、中間周波増幅回路92からの中間周波信号のレベルをレベル検波回路101で検知し、その検知結果に応答して、遅延AGC回路102が発生するAGC電圧によって行われる。前記中間周波増幅回路92からの中間周波信号はまた、中間周波フィルタ103、中間周波増幅回路104および中間周波フィルタ105において帯域制限および増幅された後、第2IF変換回路106に入力される。
【0031】
前記第2IF変換回路106では、前記中間周波信号は、図示しない後段の復号化回路からAGC端子107に与えられるAGC電圧に対応して、中間周波増幅回路108によって適正レベルに増幅され、さらに混合回路109において局部発振回路110からの局部発振信号と混合されて、たとえば5(MHz)の第2の中間周波信号に変換され、LPF111、中間周波増幅回路112およびLPF113によって、周波数選択および増幅された後、デジタル出力端子114から出力される。この第2の中間周波信号は、アナログ/デジタル変換された後、OFDM復調およびMPEG復号されて、映像・音声信号に復号化される。前記、局部発振回路110の発振周波数は、基準信号源115によって一定に制御されている。
【0032】
図2は、前記PLL回路73の具体的構成を示すブロック図である。PLL回路73は、PLLIC120と、前記基準信号源74と、ループフィルタ130とを備えて構成されている。PLLIC120は、前述のようにループフィルタ130を介して、局部発振回路69,86とループ回路を形成している。
【0033】
局部発振信号は、プリスケーラ121において所定の分周比PまたはP+1で分周された後、プログラムカウンタ122およびスワローカウンタ123に与えられる。プログラムカウンタ122の分周出力は、位相比較器125に入力される。
【0034】
プログラムカウンタ122の分周比をNとし、スワローカウンタ123の分周比をSとするとき、S<Nに選ばれており、プリスケーラ121の分周比は、コントロール回路124によって、まずP+1、たとえば33に選ばれる。したがって、プリスケーラ121とスワローカウンタ123とによって、(P+1)Sまでカウントが行われると、スワローカウント123はコントロール回路124を介してプリスケーラ121の分周比をP、すなわち32に設定し、プログラムカウンタ122がさらに、P(N−S)をカウントすることによって、前記局部発振信号の分周信号が作成される。すなわち、分周信号の分周比をKとすると、
K=(P+1)S+P(N−S)=PN+S …(1)
となる。
【0035】
一方、前記基準信号源74からの基準信号は、リファレンスカウンタ126で分周されて、前記位相比較器125に入力される。位相比較器125は、前記局部発振信号の分周信号と、基準信号の分周信号との位相を比較し、両者の差に対応した位相補正パルスを作成し、チャージポンプ127を介して前記ループフィルタ130へ出力する。ループフィルタ130は、前記位相補正パルスの高調波成分を除去し、前記同調電圧として出力する。
【0036】
前記プログラムカウンタ122の分周比N、スワローカウンタ123の分周比Sおよびリファレンスカウンタ126の分周比Mは、前記選局回路から端子71,72に与えられる選局信号が、データインタフェイス回路128でデコードされて設定される。本発明では、プログラムカウンタ122の分周比Nの変化幅である周波数ステップが、アナログ放送受信時には、たとえば62.5(kHz)に選ばれ、デジタル放送受信時には2倍の125(kHz)に選ばれる。これによって、後述するようにデジタル放送受信時の位相ノイズを6(dB)改善することが可能となる。
【0037】
前記分周比Nの変化幅の切換えに対応して、データインタフェイス回路128は、さらに制御信号を作成し、ポートインタフェイス129を介して、PLLIC120の所定の汎用ポート129aから、ループフィルタ130に与えられる。
【0038】
ループフィルタ130は、前述の図7および図8で示す従来技術では、図3(a)で示されるように構成されているのに対して、本発明では、図3(b)で示すように構成される。すなわち、従来では、差動増幅器131に対して、入力抵抗R1と、抵抗R2およびコンデンサC1の直列回路から成る帰還回路が設けられているのに対して、本発明では、前記入力抵抗R1に代えて、2つの入力抵抗R11,R12がスイッチS1,S2によって選択的に切換えられて使用される。スイッチS1,S2は、制御端子132に与えられる前記PLL回路73の汎用ポート129aからの制御信号に応答して、択一的に導通する。
【0039】
入力端子133には、前記チャージポンプ127からの位相補正パルスが入力され、出力端子134からの同調電圧は、後述する局部発振回路69,86を実現する電圧制御発振回路の可変容量ダイオードD21に与えられる。
【0040】
なお、入力抵抗の切換えには、このように並列に配置された抵抗を切換えるだけでなく、直列に設けておいた抵抗の一方の端子間を短絡/開放することや、常時接続されている一方の抵抗に他方の抵抗を並列に接続/開放するなどの他の構成が用いられてもよいことは言うまでもない。
【0041】
このように構成されるループフィルタ130において、選択された入力抵抗の抵抗値をR1とし、コンデンサC1の静電容量を参照符と同一で示すとき、自然角周波数ωnは、
【0042】
【数1】
【0043】
で表される。ただし、Koは局部発振回路69,86を実現する電圧制御発振器の変換利得であり、Kdは位相比較器125の変換利得である。
【0044】
ここで、カットオフ周波数ωcと前記自然角周波数ωnとの関係は、図4で示すように、ωc/ωn=2.06であり、したがって、
【0045】
【数2】
【0046】
となる。
【0047】
したがって、入力抵抗の抵抗値R1をR11とR12とに切換えることによって、カットオフ周波数ωcを、アナログ放送受信時とデジタル放送受信時とにそれぞれ適切な値に設定することができる。
【0048】
なお、帰還コンデンサC1の静電容量を切換えるようにしてもよいけれども、その場合、構成が大型化する。入力抵抗R11は、たとえば3.9(kΩ)に選ばれ、入力抵抗R12は、たとえば10(kΩ)に選ばれる。比較的抵抗値の小さい入力抵抗R11がデジタル放送受信時に選択されて、カットオフ周波数ωcが高くなり、比較的抵抗値の大きい入力抵抗R12はアナログ放送の受信時に選択されて、カットオフ周波数ωcは低くなる。
【0049】
このように構成されるループフィルタ130において、前記入力抵抗R12が選択されるアナログ放送の受信時にはカットオフ周波数ωcが低くなり、図5(a)で示すような通過特性となる。これに対して、入力抵抗R11が選択されるデジタル放送受信時には、前記カットオフ周波数ωcが高くなり、該ループフィルタ130の通過特性は、図5(b)で示すようになる。
【0050】
これら図5(a)および図5(b)は、ループフィルタ130に発振器から所定の周波数fc1,fc2の信号を入力したときの位相ノイズ特性を表すものであり、前記周波数fc1,fc2からそれぞれ2(kHz)離れた◇印で示すポイントでの位相ノイズは、図5(a)で示すアナログ放送受信時には、−56(dBc/Hz)であるのに対して、図5(b)で示すデジタル放送受信時には、−68(dBc/Hz)となり、12(dB)だけ位相ノイズ、すなわち共振周波数近傍のノイズが改善されている。
【0051】
なお、fc1=70.18311(MHz)であり、fc2=70.08639(MHz)である。
【0052】
こうして、位相比較器125で作成された位相補正パルスの高調波成分が除去され、局部発振回路69,86へ出力される。図6は、前記局部発振回路69,86を実現する電圧制御発振回路の一例を示す図である。発振回路は、差動増幅回路で構成され、集積回路141内に集積化されている。差動対を構成するトランジスタのベースは端子TB1,TB2に引出され、またコレクタは端子TC1,TC2に引出されている。これらの端子TB1,TB2;TC1,TC2には、タンク回路を構成する外付けのコンデンサC21〜C26、抵抗R21,R22,インダクタL21および可変容量ダイオードD21が接続される。並列共振回路を構成するインダクタL21および可変容量ダイオードD21には、前記ループフィルタ130からの同調電圧が与えられる。
【0053】
以上のように、本発明に従うテレビジョンチューナ61は、アナログ放送とデジタル放送とに共用するにあたって、アナログ放送受信時には、PLL回路73のループフィルタ130のカットオフ周波数ωcを低くするとともに、周波数ステップを小さくし、送信周波数や基準信号源74の周波数ずれに対して、設定周波数の高精度な補正を行い、画質の向上を図ることができるとともに、デジタル放送受信時には、前記時定数を小さくするとともに、周波数ステップを大きくすることによって、位相ノイズを改善し、かつチャネル切換時間を短縮化することができる。
【0054】
したがって、共用化によっても、アナログ放送受信時とデジタル放送受信時とにそれぞれ最適な特性を得ることができ、高周波段から中間周波段までの回路およびPLL回路73の共用化による低コスト化および小型化を図ることができる。
【0055】
【発明の効果】
請求項1の発明に係るテレビジョンチューナは、以上のように、アナログ・デジタル共用のテレビジョンチューナであって、アナログ放送受信時には、局部発振信号の発振周波数を制御するPLL回路の周波数ステップを小さくして、送信周波数や局部発振周波数のずれを細かく調整できるようにし、これに対応してループフィルタのカットオフ周波数も低く設定する。これに対して、デジタル放送受信時には、前記周波数ステップを大きくして、位相ノイズの改善を図るとともに、チャネル切換時間を短縮し、またこれに対応してループフィルタのカットオフ周波数も高くする。
【0056】
それゆえ、高周波段から中間周波段までの回路ならびにPLL回路を共通に用いることができ、デジタル・アナログ共用テレビジョンチューナを小型および低コストに実現することができる。
【0057】
また、請求項2の発明に係るテレビジョンチューナは、以上のように、ループフィルタのカットオフ周波数の切換えに、PLL回路の汎用ポートを使用する。
【0058】
それゆえ、ループフィルタのカットオフ周波数の切換えのために、特別な構成を用いる必要はなく、コストの上昇なく、実現することができる。
【図面の簡単な説明】
【図1】本発明の実施の一形態のアナログ・デジタル共用のテレビジョンチューナの電気的構成を示すブロック図である。
【図2】図1で示すテレビジョンチューナに用いられるPLL回路の電気的構成を示すブロック図である。
【図3】図2で示すPLL回路におけるループフィルタの構成を示す電気回路図である。
【図4】ループフィルタの周波数特性を説明するためのグラフである。
【図5】ループフィルタの位相ノイズ特性を示すグラフである。
【図6】局部発振回路を実現する電圧制御発振回路の一構成例を示す電気回路図である。
【図7】典型的な従来技術であるアナログ放送受信用のテレビジョンチューナの電気的構成を示すブロック図である。
【図8】デジタル放送受信用のテレビジョンチューナの電気的構成を示すブロック図である。
【符号の説明】
61 テレビジョンチューナ
62 アンテナ
64,94,108,112 増幅回路
65,67,82,84,93,103,105 BPF
66,83 高周波増幅回路
68,85,109 混合回路
69,86,110 局部発振回路
73 PLL回路
74,115 基準信号源
81 HPF
92,104 中間周波増幅回路
95 PLL検波回路
97 SIFBPF
98 FM検波回路
100 RFAGC回路
101 レベル検波回路
102 遅延AGC回路
111,113 LPF
120 PLLIC(切換手段)
121 プリスケーラ
122 プログラムカウンタ
123 スワローカウンタ
124 コントロール回路
125 位相比較器
126 リファレンスカウンタ
127 チャージポンプ
128 データインタフェイス
129 ポートインタフェイス
129a 汎用ポート
131 差動増幅器
S1,S2 スイッチ(切換手段)
R2 帰還抵抗
R11,R12 入力抵抗[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a television tuner that is preferably implemented for reception of terrestrial television broadcasting and cable television, and more particularly to a television tuner that can be shared for reception of digital broadcasting and analog broadcasting.
[0002]
[Prior art]
In terrestrial television broadcasting, until now, only analog so-called analog broadcasting in which analog video and audio signals are respectively modulated by AM and FM and transmitted at a predetermined carrier frequency has been used in the United States and the United Kingdom. The so-called digital broadcasting in which the analog video and audio signals are digitized and the compressed data is digitally modulated by QPSK or QAM modulation and transmitted by the OFDM method is scheduled to start. Moreover, in the cable television, the digital broadcasting has already begun in part.
[0003]
The digital broadcasting is made possible by the advancement of semiconductor technology and image compression technology, and more programs can be broadcast in the same frequency band than analog broadcasting, and the OFDM system The transmission has a variety of characteristics such as the effect of fading can be eliminated.
[0004]
FIG. 7 is a block diagram showing an electrical configuration of a
[0005]
The received high frequency signal amplified by the amplifying
[0006]
The
[0007]
From the high-frequency signal received from the
[0008]
The high
[0009]
The intermediate frequency signals from the
[0010]
In the detection circuit 31, the intermediate frequency signal is amplified by an
[0011]
On the other hand, the
[0012]
In the
[0013]
In the second
[0014]
[Problems to be solved by the invention]
The analog / digital shared tuner is realized by using the
[0015]
On the other hand, in the
[0016]
An object of the present invention is to provide an analog / digital television tuner that can be reduced in size and cost.
[0017]
[Means for Solving the Problems]
According to a first aspect of the present invention, there is provided a television tuner for converting an inputted television signal into an intermediate frequency signal having a predetermined frequency and outputting the signal to analog and digital demodulation circuits. There,
The frequency step and the cut-off frequency of the loop filter in the PLL circuit that controls the oscillation frequency of the local oscillation signal mixed with the input television signal for conversion to the intermediate frequency signal are set at the time of analog broadcast reception and digital broadcast reception. And a switching means for switching between and.
[0018]
According to the above configuration, the switching means reduces the frequency step of the PLL circuit during analog broadcast reception so that the deviation of the transmission frequency and the local oscillation frequency can be finely adjusted, and the loop filter is cut accordingly. Also set the off frequency low. On the other hand, at the time of digital broadcast reception, the frequency step is increased to improve the phase noise, the channel switching time is shortened, and the cut-off frequency of the loop filter is set higher accordingly.
[0019]
Therefore, the circuit from the high frequency stage to the intermediate frequency stage and the PLL circuit can be used in common, and the digital / analog shared television tuner can be realized in a small size and at low cost.
[0020]
The television tuner according to a second aspect of the invention is characterized in that a general-purpose port of the PLL circuit is used for switching a cutoff frequency of the loop filter.
[0021]
According to the above configuration, the switching of the cutoff frequency of the loop filter is performed without using a special configuration, and the switching is performed by selecting a PLL circuit in response to a channel selection signal from a channel selection circuit such as a microcomputer. It can be performed in conjunction with the station operation. Therefore, it can be realized without an increase in cost.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described below with reference to FIGS.
[0023]
FIG. 1 is a block diagram showing an electrical configuration of a
[0024]
The high frequency signal received by the
[0025]
The received high-frequency signal amplified by the
[0026]
The
[0027]
From the high-frequency signal received from the
[0028]
The high
[0029]
The intermediate frequency signals from the mixing
[0030]
On the other hand, at the time of digital broadcast reception, the amplitude limitation in the high
[0031]
In the second IF
[0032]
FIG. 2 is a block diagram showing a specific configuration of the
[0033]
The local oscillation signal is frequency-divided by a predetermined frequency dividing ratio P or P + 1 in the
[0034]
When the division ratio of the
K = (P + 1) S + P (NS) = PN + S (1)
It becomes.
[0035]
On the other hand, the reference signal from the
[0036]
The frequency division ratio N of the
[0037]
In response to switching of the change width of the frequency division ratio N, the
[0038]
The
[0039]
A phase correction pulse from the
[0040]
In addition to switching the resistors arranged in parallel as described above, the input resistors can be switched by short-circuiting / opening one terminal of the resistors provided in series or by always connecting them. It goes without saying that other configurations such as connecting / opening the other resistor in parallel to the other resistor may be used.
[0041]
In the
[0042]
[Expression 1]
[0043]
It is represented by However, Ko is the conversion gain of the voltage controlled oscillator that implements the
[0044]
Here, the relationship between the cutoff frequency ωc and the natural angular frequency ωn is ωc / ωn = 2.06, as shown in FIG.
[0045]
[Expression 2]
[0046]
It becomes.
[0047]
Therefore, by switching the resistance value R1 of the input resistance between R11 and R12, the cut-off frequency ωc can be set to an appropriate value when receiving the analog broadcast and when receiving the digital broadcast.
[0048]
Note that the capacitance of the feedback capacitor C1 may be switched, but in that case, the configuration becomes large. The input resistance R11 is selected to be 3.9 (kΩ), for example, and the input resistance R12 is selected to be 10 (kΩ), for example. An input resistor R11 having a relatively small resistance value is selected at the time of digital broadcast reception, and the cut-off frequency ωc is increased, and an input resistor R12 having a relatively large resistance value is selected at the time of receiving an analog broadcast, and the cut-off frequency ωc is Lower.
[0049]
In the
[0050]
5A and 5B show the phase noise characteristics when signals of predetermined frequencies fc1 and fc2 are input from the oscillator to the
[0051]
Note that fc1 = 70.18311 (MHz) and fc2 = 70.08039 (MHz).
[0052]
In this way, the harmonic component of the phase correction pulse created by the
[0053]
As described above, the
[0054]
Therefore, even when sharing, it is possible to obtain optimum characteristics for analog broadcast reception and digital broadcast reception, respectively, and cost reduction and miniaturization by sharing the circuit from the high frequency stage to the intermediate frequency stage and the
[0055]
【The invention's effect】
As described above, the television tuner according to the first aspect of the present invention is an analog / digital television tuner, and when receiving an analog broadcast, the frequency step of the PLL circuit that controls the oscillation frequency of the local oscillation signal is reduced. Thus, the deviation of the transmission frequency and the local oscillation frequency can be finely adjusted, and the cut-off frequency of the loop filter is set low correspondingly. On the other hand, when receiving a digital broadcast, the frequency step is increased to improve the phase noise, the channel switching time is shortened, and the cut-off frequency of the loop filter is increased accordingly.
[0056]
Therefore, the circuit from the high frequency stage to the intermediate frequency stage and the PLL circuit can be used in common, and the digital / analog shared television tuner can be realized in a small size and at low cost.
[0057]
The television tuner according to the invention of
[0058]
Therefore, it is not necessary to use a special configuration for switching the cut-off frequency of the loop filter, and it can be realized without an increase in cost.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an electrical configuration of an analog / digital shared television tuner according to an embodiment of the present invention.
FIG. 2 is a block diagram showing an electrical configuration of a PLL circuit used in the television tuner shown in FIG.
FIG. 3 is an electric circuit diagram showing a configuration of a loop filter in the PLL circuit shown in FIG. 2;
FIG. 4 is a graph for explaining frequency characteristics of a loop filter.
FIG. 5 is a graph showing phase noise characteristics of a loop filter.
FIG. 6 is an electric circuit diagram showing a configuration example of a voltage controlled oscillation circuit that realizes a local oscillation circuit.
FIG. 7 is a block diagram showing an electrical configuration of a television tuner for receiving analog broadcasts, which is a typical prior art.
FIG. 8 is a block diagram showing an electrical configuration of a television tuner for receiving digital broadcasts.
[Explanation of symbols]
61
66, 83 High
92, 104 Intermediate
98
120 PLLIC (switching means)
121
R2 Feedback resistance R11, R12 Input resistance
Claims (2)
前記中間周波信号に変換するために前記入力テレビジョン信号に混合される局部発振信号の発振周波数を制御するPLL回路における周波数ステップおよびループフィルタのカットオフ周波数を、アナログ放送受信時とデジタル放送受信時とで切換える切換手段を含み、
前記PLL回路は、アナログ放送受信時に前記周波数ステップを小さく設定し、デジタル放送受信時に前記周波数ステップを大きく設定すると共に、アナログ放送受信時に前記ループフィルタのカットオフ周波数を低く設定し、デジタル放送受信時に前記ループフィルタのカットオフ周波数を高く設定することを特徴とするテレビジョンチューナ。A television tuner that converts an input television signal into an intermediate frequency signal having a predetermined frequency and outputs the signal to analog and digital demodulation circuits,
The frequency step and the cut-off frequency of the loop filter in the PLL circuit that controls the oscillation frequency of the local oscillation signal mixed with the input television signal for conversion to the intermediate frequency signal are set at the time of analog broadcast reception and digital broadcast reception. look including a switching means for switching between,
The PLL circuit sets the frequency step small at the time of analog broadcast reception, sets the frequency step large at the time of digital broadcast reception, sets the cut-off frequency of the loop filter low at the time of analog broadcast reception, and at the time of digital broadcast reception A television tuner characterized by setting a high cut-off frequency of the loop filter .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP3589178B2 (en) | 2000-11-29 | 2004-11-17 | 船井電機株式会社 | Digital / analog television signal receiver |
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-
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