JP4536174B2

JP4536174B2 - Television tuner

Info

Publication number: JP4536174B2
Application number: JP22054698A
Authority: JP
Inventors: 一雄北浦
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-08-04
Filing date: 1998-08-04
Publication date: 2010-09-01
Anticipated expiration: 2018-08-04
Also published as: JP2000059707A

Description

【０００１】
【発明の属する技術分野】
本発明は、地上波のテレビジョン放送や、ケーブルテレビジョンの受信に好適に実施されるテレビジョンチューナに関し、特にデジタル放送とアナログ放送との受信に共用することができるテレビジョンチューナに関する。
【０００２】
【従来の技術】
地上波のテレビジョン放送では、これまで、アナログの映像および音声信号を、それぞれＡＭおよびＦＭ変調して所定の搬送周波数で送信する、いわゆるアナログ放送のみであったが、本年から米国および英国では、前記アナログの映像および音声信号をデジタル化し、さらに圧縮した後のデータをＱＰＳＫまたはＱＡＭ変調などによってデジタル変調し、ＯＦＤＭ方式で伝送する、いわゆるデジタル放送が開始される予定である。また、前記ケーブルテレビジョンにおいては、一部で既に前記デジタル放送が開始されている。
【０００３】
前記デジタル放送は、半導体技術や画像圧縮技術の進歩によって可能となったものであり、アナログ放送に比べて、同じ周波数帯域で、より多くの番組を放送することが可能であり、また前記ＯＦＤＭ方式での伝送によって、フェージングの影響を無くすことができる等の種々の特徴を有している。
【０００４】
図７は、従来からのアナログ放送受信用のテレビジョンチューナ１の電気的構成を示すブロック図である。アンテナ２で受信された高周波信号は、アンテナ入力端子３から増幅回路４に入力されて増幅される。
【０００５】
前記増幅回路４で増幅された受信高周波信号は、ＶＨＦ入力同調回路となるバンドパスフィルタ（以下、ＢＰＦと略称する）５においてＶＨＦ帯域の選局チャネル付近の信号成分が選択され、高周波増幅回路６において所定レベル範囲に制限され、さらにＶＨＦ段間同調回路となるＢＰＦ７において復同調された後、混合回路８に与えられる。混合回路８には、局部発振回路９からの局部発振信号が与えられており、この局部発振信号の発振周波数は、マイクロコンピュータなどの図示しない選局回路から端子１１，１２に与えられる選局信号に応答して、ＰＬＬ回路１３が発生する同調電圧によって制御される。
【０００６】
ＰＬＬ回路１３は、前記局部発振回路９とループ回路を形成し、局部発振信号の発振周波数と基準信号源１４の発振周波数と比較し、所望とする周波数となるように前記同調電圧を制御する。この同調電圧はまた、前記ＢＰＦ５，７にも与えられており、こうして高い選択度で所望とするチャネルの信号成分が取出され、所定の周波数の中間周波信号に変換される。
【０００７】
前記増幅回路４からの受信高周波信号からはまた、ハイパスフィルタ（以下、ＨＰＦと略称する）２１、ＢＰＦ２２、高周波増幅回路２３およびＢＰＦ２４によって、高い選択度で所望とするチャネルの周波数近傍の成分が選択され、かつ所定レベル範囲に制限されて混合回路２５に入力される。混合回路２５には、局部発振回路２６からの局部発振信号が与えられている。前記ＢＰＦ２２はＵＨＦ入力同調回路となり、ＢＰＦ２４はＵＨＦ段間同調回路となり、これらＢＰＦ２２，２４および局部発振回路２６には、前記ＰＬＬ回路１３から受信チャネルに対応した同調電圧が与えられ、これによって混合回路２５からは、受信チャネルの高周波信号が、前記所定周波数の中間周波信号に変換されて出力される。
【０００８】
なお、高周波増幅回路６，２３には、後述する検波回路３１からのＡＧＣ電圧が与えられ、これによって信号成分が前記所定レベル範囲内に制限されることになる。
【０００９】
混合回路８，２５からの中間周波信号は、中間周波増幅回路３２で増幅され、中間周波フィルタ３３を介して前記検波回路３１に入力される。
【００１０】
検波回路３１内では、前記中間周波信号は、増幅回路３４で増幅され、ＰＬＬ検波回路３５によって同期検波され、Ｉ信号およびＱ信号の映像信号に復調されて、映像出力端子３６から出力される。また、前記ＰＬＬ検波回路３５で検波された音声信号成分は、ＳＩＦＢＰＦ３７を介してＦＭ検波回路３８に入力され、音声信号に復調されて、音声出力端子３９から出力される。増幅回路３４への中間周波信号の入力レベルに対応して、ＲＦＡＧＥ回路４０は前記ＡＧＣ電圧を発生し、前記高周波増幅回路６，２３へ出力する。
【００１１】
一方、デジタル放送受信用のテレビジョンチューナ４１は、たとえば図８で示すように構成される。このテレビジョンチューナ４１において、前述のテレビジョンチューナ１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。
【００１２】
このテレビジョンチューナ４１では、高周波増幅回路６，２３での振幅制限は、中間周波増幅回路３２からの中間周波信号のレベルをレベル検波回路４２で検知し、その検知結果に応答して、遅延ＡＧＣ回路４３が発生するＡＧＣ電圧によって行われる。中間周波信号は、中間周波増幅回路３２、中間周波フィルタ３３、中間周波増幅回路４４および中間周波フィルタ４５において帯域制限および増幅された後、第２ＩＦ変換回路４６に入力される。
【００１３】
前記第２ＩＦ変換回路４６では、前記中間周波信号は、図示しない後段の復号化回路からＡＧＣ端子４７に与えられるＡＧＣ電圧に対応して、中間周波増幅回路４８によって適正レベルに増幅され、さらに混合回路４９において局部発振回路５０からの局部発振信号と混合されて、たとえば５（ＭＨｚ）の第２の中間周波信号に変換され、ローパスフィルタ（略称ＬＰＦ）５１、中間周波増幅回路５２およびＬＰＦ５３によって、周波数選択および増幅された後、デジタル出力端子５４から出力される。この第２の中間周波信号は、アナログ／デジタル変換された後、ＯＦＤＭ復調およびＭＰＥＧ復号されて、映像・音声信号に復号化される。前記、局部発振回路５０の発振周波数は、基準信号源５５によって一定に制御されている。
【００１４】
【発明が解決しようとする課題】
前記アナログ・デジタル共用チューナは、上述のように構成されるテレビジョンチューナ１，４１が併用して用いられることで実現される。これは、アナログ放送受信用のテレビジョンチューナ１では、送信周波数のずれや基準信号源１４の発振周波数の偏差などによって中間周波信号の周波数にずれを生じ、画質の劣化を招いてしまうという恐れがあるためである。このような不具合を防止するためには、ＰＬＬ回路１３によって前記同調電圧が変化され、局部発振回路９，２６の発振周波数が僅かに変化される。このため、ＰＬＬ回路１３内での周波数分解能、すなわちステップ周波数は比較的小さく、たとえば我が国においては、６２．５（ｋＨｚ）に選ばれている。
【００１５】
これに対して、デジタル放送受信用のテレビジョンチューナ４１では、位相ノイズが重要視され、前記ステップ周波数をできるだけ大きく設定することで、前記位相ノイズの改善およびチャネル切換時間の短縮化が図られている。したがって、従来のアナログ・デジタル共用チューナでは、前述のように２つのチューナ１，４１を併設するために、構成が大型化し、コストが嵩むという問題がある。
【００１６】
本発明の目的は、小型化および低コスト化を図ることができるアナログ・デジタル共用のテレビジョンチューナを提供することである。
【００１７】
【課題を解決するための手段】
請求項１の発明に係るテレビジョンチューナは、入力されたテレビジョン信号を予め定められている周波数の中間周波信号に変換し、アナログ用およびデジタル用のそれぞれの復調回路に出力するテレビジョンチューナであって、
前記中間周波信号に変換するために前記入力テレビジョン信号に混合される局部発振信号の発振周波数を制御するＰＬＬ回路における周波数ステップおよびループフィルタのカットオフ周波数を、アナログ放送受信時とデジタル放送受信時とで切換える切換手段を含むことを特徴とする。
【００１８】
上記の構成によれば、切換手段は、アナログ放送受信時には、ＰＬＬ回路の周波数ステップを小さくして、送信周波数や局部発振周波数のずれを細かく調整できるようにし、これに対応してループフィルタのカットオフ周波数も低く設定する。これに対して、デジタル放送受信時には、前記周波数ステップを大きくして、位相ノイズの改善を図るとともに、チャネル切換時間を短縮し、またこれに対応してループフィルタのカットオフ周波数も高く設定する。
【００１９】
したがって、高周波段から中間周波段までの回路ならびにＰＬＬ回路を共通に用いることができ、デジタル・アナログ共用テレビジョンチューナを小型および低コストに実現することができる。
【００２０】
また、請求項２の発明に係るテレビジョンチューナは、前記ループフィルタのカットオフ周波数の切換えに、前記ＰＬＬ回路の汎用ポートを使用することを特徴とする。
【００２１】
上記の構成によれば、ループフィルタのカットオフ周波数の切換えのために、特別な構成を用いることなく、該切換えを、マイクロコンピュータなどの選局回路からの選局信号に応答したＰＬＬ回路の選局動作に連動して行うことができる。したがって、コストの上昇なく、実現することができる。
【００２２】
【発明の実施の形態】
本発明の実施の一形態について、図１〜図６に基づいて説明すれば、以下のとおりである。
【００２３】
図１は、本発明の実施の一形態の地上波のアナログ放送およびデジタル放送に共用のテレビジョンチューナ６１の電気的構成を示すブロック図である。なお、このテレビジョンチューナ６１は、ケーブルテレビジョンに適用可能なことは言うまでもない。
【００２４】
アンテナ６２で受信された高周波信号は、アンテナ入力端子６３から増幅回路６４に入力されて増幅される。
【００２５】
前記増幅回路６４で増幅された受信高周波信号は、ＶＨＦ入力同調回路となるＢＰＦ６５においてＶＨＦ帯域の選局チャネル付近の信号成分が選択され、高周波増幅回路６６において所定レベル範囲に制限され、さらにＶＨＦ段間同調回路となるＢＰＦ６７において復同調された後、混合回路６８に与えられる。混合回路６８には、局部発振回路６９からの局部発振信号が与えられており、この局部発振信号の発振周波数は、マイクロコンピュータなどの図示しない選局回路から端子７１，７２に与えられる選局信号に応答して、ＰＬＬ回路７３が発生する同調電圧によって制御される。
【００２６】
ＰＬＬ回路７３は、前記局部発振回路６９とループ回路を形成し、局部発振信号の発振周波数と基準信号源７４の発振周波数と比較し、所望とする周波数となるように前記同調電圧を制御する。この同調電圧はまた、前記ＢＰＦ６５，６７にも与えられており、こうして高い選択度で所望とするチャネルの信号成分が取出され、所定の周波数、たとえば米国の場合には４５．７５（ＭＨｚ）、我が国の場合には５８．７５（ＭＨｚ）の中間周波信号に変換される。
【００２７】
前記増幅回路６４からの受信高周波信号からはまた、ＨＰＦ８１、ＢＰＦ８２、高周波増幅回路８３およびＢＰＦ８４によって、高い選択度で所望とするチャネルの周波数近傍の成分が選択され、かつ所定レベル範囲に制限されて混合回路８５に入力される。混合回路８５には、局部発振回路８６からの局部発振信号が与えられている。前記ＢＰＦ８２はＵＨＦ入力同調回路となり、ＢＰＦ８４はＵＨＦ段間同調回路となり、これらＢＰＦ８２，８４および局部発振回路８６には、前記ＰＬＬ回路７３から受信チャネルに対応した同調電圧が与えられ、これによって混合回路８５からは、受信チャネルの高周波信号が、前記所定周波数の中間周波信号に変換されて出力される。
【００２８】
なお、高周波増幅回路６６，８３には、アナログ放送受信時には、後述する検波回路９１からのＡＧＣ電圧が与えられ、これによって信号成分が前記所定レベル範囲内に制限されることになる。
【００２９】
混合回路６８，８５からの中間周波信号は、中間周波増幅回路９２で増幅され、中間周波フィルタ９３を介して前記検波回路９１に入力される。検波回路９１内では、前記中間周波信号は、増幅回路９４で増幅され、ＰＬＬ検波回路９５によって同期検波され、Ｉ信号およびＱ信号の映像信号に復調されて、映像出力端子９６から出力される。また、前記ＰＬＬ検波回路９５で検波された音声信号成分は、たとえば我が国では４．５（ＭＨｚ）の中心周波数を有するＳＩＦＢＰＦ９７を介してＦＭ検波回路９８に入力され、音声信号に復調されて、音声出力端子９９から出力される。増幅回路９４への中間周波信号の入力レベルに対応して、ＲＦＡＧＥ回路１００は前記ＡＧＣ電圧を発生し、前記高周波増幅回路６６，８３へ出力する。
【００３０】
一方、デジタル放送受信時には、前記高周波増幅回路６６，８３での振幅制限は、中間周波増幅回路９２からの中間周波信号のレベルをレベル検波回路１０１で検知し、その検知結果に応答して、遅延ＡＧＣ回路１０２が発生するＡＧＣ電圧によって行われる。前記中間周波増幅回路９２からの中間周波信号はまた、中間周波フィルタ１０３、中間周波増幅回路１０４および中間周波フィルタ１０５において帯域制限および増幅された後、第２ＩＦ変換回路１０６に入力される。
【００３１】
前記第２ＩＦ変換回路１０６では、前記中間周波信号は、図示しない後段の復号化回路からＡＧＣ端子１０７に与えられるＡＧＣ電圧に対応して、中間周波増幅回路１０８によって適正レベルに増幅され、さらに混合回路１０９において局部発振回路１１０からの局部発振信号と混合されて、たとえば５（ＭＨｚ）の第２の中間周波信号に変換され、ＬＰＦ１１１、中間周波増幅回路１１２およびＬＰＦ１１３によって、周波数選択および増幅された後、デジタル出力端子１１４から出力される。この第２の中間周波信号は、アナログ／デジタル変換された後、ＯＦＤＭ復調およびＭＰＥＧ復号されて、映像・音声信号に復号化される。前記、局部発振回路１１０の発振周波数は、基準信号源１１５によって一定に制御されている。
【００３２】
図２は、前記ＰＬＬ回路７３の具体的構成を示すブロック図である。ＰＬＬ回路７３は、ＰＬＬＩＣ１２０と、前記基準信号源７４と、ループフィルタ１３０とを備えて構成されている。ＰＬＬＩＣ１２０は、前述のようにループフィルタ１３０を介して、局部発振回路６９，８６とループ回路を形成している。
【００３３】
局部発振信号は、プリスケーラ１２１において所定の分周比ＰまたはＰ＋１で分周された後、プログラムカウンタ１２２およびスワローカウンタ１２３に与えられる。プログラムカウンタ１２２の分周出力は、位相比較器１２５に入力される。
【００３４】
プログラムカウンタ１２２の分周比をＮとし、スワローカウンタ１２３の分周比をＳとするとき、Ｓ＜Ｎに選ばれており、プリスケーラ１２１の分周比は、コントロール回路１２４によって、まずＰ＋１、たとえば３３に選ばれる。したがって、プリスケーラ１２１とスワローカウンタ１２３とによって、（Ｐ＋１）Ｓまでカウントが行われると、スワローカウント１２３はコントロール回路１２４を介してプリスケーラ１２１の分周比をＰ、すなわち３２に設定し、プログラムカウンタ１２２がさらに、Ｐ（Ｎ−Ｓ）をカウントすることによって、前記局部発振信号の分周信号が作成される。すなわち、分周信号の分周比をＫとすると、
Ｋ＝（Ｐ＋１）Ｓ＋Ｐ（Ｎ−Ｓ）＝ＰＮ＋Ｓ …（１）
となる。
【００３５】
一方、前記基準信号源７４からの基準信号は、リファレンスカウンタ１２６で分周されて、前記位相比較器１２５に入力される。位相比較器１２５は、前記局部発振信号の分周信号と、基準信号の分周信号との位相を比較し、両者の差に対応した位相補正パルスを作成し、チャージポンプ１２７を介して前記ループフィルタ１３０へ出力する。ループフィルタ１３０は、前記位相補正パルスの高調波成分を除去し、前記同調電圧として出力する。
【００３６】
前記プログラムカウンタ１２２の分周比Ｎ、スワローカウンタ１２３の分周比Ｓおよびリファレンスカウンタ１２６の分周比Ｍは、前記選局回路から端子７１，７２に与えられる選局信号が、データインタフェイス回路１２８でデコードされて設定される。本発明では、プログラムカウンタ１２２の分周比Ｎの変化幅である周波数ステップが、アナログ放送受信時には、たとえば６２．５（ｋＨｚ）に選ばれ、デジタル放送受信時には２倍の１２５（ｋＨｚ）に選ばれる。これによって、後述するようにデジタル放送受信時の位相ノイズを６（ｄＢ）改善することが可能となる。
【００３７】
前記分周比Ｎの変化幅の切換えに対応して、データインタフェイス回路１２８は、さらに制御信号を作成し、ポートインタフェイス１２９を介して、ＰＬＬＩＣ１２０の所定の汎用ポート１２９ａから、ループフィルタ１３０に与えられる。
【００３８】
ループフィルタ１３０は、前述の図７および図８で示す従来技術では、図３（ａ）で示されるように構成されているのに対して、本発明では、図３（ｂ）で示すように構成される。すなわち、従来では、差動増幅器１３１に対して、入力抵抗Ｒ１と、抵抗Ｒ２およびコンデンサＣ１の直列回路から成る帰還回路が設けられているのに対して、本発明では、前記入力抵抗Ｒ１に代えて、２つの入力抵抗Ｒ１１，Ｒ１２がスイッチＳ１，Ｓ２によって選択的に切換えられて使用される。スイッチＳ１，Ｓ２は、制御端子１３２に与えられる前記ＰＬＬ回路７３の汎用ポート１２９ａからの制御信号に応答して、択一的に導通する。
【００３９】
入力端子１３３には、前記チャージポンプ１２７からの位相補正パルスが入力され、出力端子１３４からの同調電圧は、後述する局部発振回路６９，８６を実現する電圧制御発振回路の可変容量ダイオードＤ２１に与えられる。
【００４０】
なお、入力抵抗の切換えには、このように並列に配置された抵抗を切換えるだけでなく、直列に設けておいた抵抗の一方の端子間を短絡／開放することや、常時接続されている一方の抵抗に他方の抵抗を並列に接続／開放するなどの他の構成が用いられてもよいことは言うまでもない。
【００４１】
このように構成されるループフィルタ１３０において、選択された入力抵抗の抵抗値をＲ１とし、コンデンサＣ１の静電容量を参照符と同一で示すとき、自然角周波数ωｎは、
【００４２】
【数１】

【００４３】
で表される。ただし、Ｋｏは局部発振回路６９，８６を実現する電圧制御発振器の変換利得であり、Ｋｄは位相比較器１２５の変換利得である。
【００４４】
ここで、カットオフ周波数ωｃと前記自然角周波数ωｎとの関係は、図４で示すように、ωｃ／ωｎ＝２．０６であり、したがって、
【００４５】
【数２】

【００４６】
となる。
【００４７】
したがって、入力抵抗の抵抗値Ｒ１をＲ１１とＲ１２とに切換えることによって、カットオフ周波数ωｃを、アナログ放送受信時とデジタル放送受信時とにそれぞれ適切な値に設定することができる。
【００４８】
なお、帰還コンデンサＣ１の静電容量を切換えるようにしてもよいけれども、その場合、構成が大型化する。入力抵抗Ｒ１１は、たとえば３．９（ｋΩ）に選ばれ、入力抵抗Ｒ１２は、たとえば１０（ｋΩ）に選ばれる。比較的抵抗値の小さい入力抵抗Ｒ１１がデジタル放送受信時に選択されて、カットオフ周波数ωｃが高くなり、比較的抵抗値の大きい入力抵抗Ｒ１２はアナログ放送の受信時に選択されて、カットオフ周波数ωｃは低くなる。
【００４９】
このように構成されるループフィルタ１３０において、前記入力抵抗Ｒ１２が選択されるアナログ放送の受信時にはカットオフ周波数ωｃが低くなり、図５（ａ）で示すような通過特性となる。これに対して、入力抵抗Ｒ１１が選択されるデジタル放送受信時には、前記カットオフ周波数ωｃが高くなり、該ループフィルタ１３０の通過特性は、図５（ｂ）で示すようになる。
【００５０】
これら図５（ａ）および図５（ｂ）は、ループフィルタ１３０に発振器から所定の周波数ｆｃ１，ｆｃ２の信号を入力したときの位相ノイズ特性を表すものであり、前記周波数ｆｃ１，ｆｃ２からそれぞれ２（ｋＨｚ）離れた◇印で示すポイントでの位相ノイズは、図５（ａ）で示すアナログ放送受信時には、−５６（ｄＢｃ／Ｈｚ）であるのに対して、図５（ｂ）で示すデジタル放送受信時には、−６８（ｄＢｃ／Ｈｚ）となり、１２（ｄＢ）だけ位相ノイズ、すなわち共振周波数近傍のノイズが改善されている。
【００５１】
なお、ｆｃ１＝７０．１８３１１（ＭＨｚ）であり、ｆｃ２＝７０．０８６３９（ＭＨｚ）である。
【００５２】
こうして、位相比較器１２５で作成された位相補正パルスの高調波成分が除去され、局部発振回路６９，８６へ出力される。図６は、前記局部発振回路６９，８６を実現する電圧制御発振回路の一例を示す図である。発振回路は、差動増幅回路で構成され、集積回路１４１内に集積化されている。差動対を構成するトランジスタのベースは端子ＴＢ１，ＴＢ２に引出され、またコレクタは端子ＴＣ１，ＴＣ２に引出されている。これらの端子ＴＢ１，ＴＢ２；ＴＣ１，ＴＣ２には、タンク回路を構成する外付けのコンデンサＣ２１〜Ｃ２６、抵抗Ｒ２１，Ｒ２２，インダクタＬ２１および可変容量ダイオードＤ２１が接続される。並列共振回路を構成するインダクタＬ２１および可変容量ダイオードＤ２１には、前記ループフィルタ１３０からの同調電圧が与えられる。
【００５３】
以上のように、本発明に従うテレビジョンチューナ６１は、アナログ放送とデジタル放送とに共用するにあたって、アナログ放送受信時には、ＰＬＬ回路７３のループフィルタ１３０のカットオフ周波数ωｃを低くするとともに、周波数ステップを小さくし、送信周波数や基準信号源７４の周波数ずれに対して、設定周波数の高精度な補正を行い、画質の向上を図ることができるとともに、デジタル放送受信時には、前記時定数を小さくするとともに、周波数ステップを大きくすることによって、位相ノイズを改善し、かつチャネル切換時間を短縮化することができる。
【００５４】
したがって、共用化によっても、アナログ放送受信時とデジタル放送受信時とにそれぞれ最適な特性を得ることができ、高周波段から中間周波段までの回路およびＰＬＬ回路７３の共用化による低コスト化および小型化を図ることができる。
【００５５】
【発明の効果】
請求項１の発明に係るテレビジョンチューナは、以上のように、アナログ・デジタル共用のテレビジョンチューナであって、アナログ放送受信時には、局部発振信号の発振周波数を制御するＰＬＬ回路の周波数ステップを小さくして、送信周波数や局部発振周波数のずれを細かく調整できるようにし、これに対応してループフィルタのカットオフ周波数も低く設定する。これに対して、デジタル放送受信時には、前記周波数ステップを大きくして、位相ノイズの改善を図るとともに、チャネル切換時間を短縮し、またこれに対応してループフィルタのカットオフ周波数も高くする。
【００５６】
それゆえ、高周波段から中間周波段までの回路ならびにＰＬＬ回路を共通に用いることができ、デジタル・アナログ共用テレビジョンチューナを小型および低コストに実現することができる。
【００５７】
また、請求項２の発明に係るテレビジョンチューナは、以上のように、ループフィルタのカットオフ周波数の切換えに、ＰＬＬ回路の汎用ポートを使用する。
【００５８】
それゆえ、ループフィルタのカットオフ周波数の切換えのために、特別な構成を用いる必要はなく、コストの上昇なく、実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態のアナログ・デジタル共用のテレビジョンチューナの電気的構成を示すブロック図である。
【図２】図１で示すテレビジョンチューナに用いられるＰＬＬ回路の電気的構成を示すブロック図である。
【図３】図２で示すＰＬＬ回路におけるループフィルタの構成を示す電気回路図である。
【図４】ループフィルタの周波数特性を説明するためのグラフである。
【図５】ループフィルタの位相ノイズ特性を示すグラフである。
【図６】局部発振回路を実現する電圧制御発振回路の一構成例を示す電気回路図である。
【図７】典型的な従来技術であるアナログ放送受信用のテレビジョンチューナの電気的構成を示すブロック図である。
【図８】デジタル放送受信用のテレビジョンチューナの電気的構成を示すブロック図である。
【符号の説明】
６１テレビジョンチューナ
６２アンテナ
６４，９４，１０８，１１２増幅回路
６５，６７，８２，８４，９３，１０３，１０５ＢＰＦ
６６，８３高周波増幅回路
６８，８５，１０９混合回路
６９，８６，１１０局部発振回路
７３ＰＬＬ回路
７４，１１５基準信号源
８１ＨＰＦ
９２，１０４中間周波増幅回路
９５ＰＬＬ検波回路
９７ＳＩＦＢＰＦ
９８ＦＭ検波回路
１００ＲＦＡＧＣ回路
１０１レベル検波回路
１０２遅延ＡＧＣ回路
１１１，１１３ＬＰＦ
１２０ＰＬＬＩＣ（切換手段）
１２１プリスケーラ
１２２プログラムカウンタ
１２３スワローカウンタ
１２４コントロール回路
１２５位相比較器
１２６リファレンスカウンタ
１２７チャージポンプ
１２８データインタフェイス
１２９ポートインタフェイス
１２９ａ汎用ポート
１３１差動増幅器
Ｓ１，Ｓ２スイッチ（切換手段）
Ｒ２帰還抵抗
Ｒ１１，Ｒ１２入力抵抗[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a television tuner that is preferably implemented for reception of terrestrial television broadcasting and cable television, and more particularly to a television tuner that can be shared for reception of digital broadcasting and analog broadcasting.
[0002]
[Prior art]
In terrestrial television broadcasting, until now, only analog so-called analog broadcasting in which analog video and audio signals are respectively modulated by AM and FM and transmitted at a predetermined carrier frequency has been used in the United States and the United Kingdom. The so-called digital broadcasting in which the analog video and audio signals are digitized and the compressed data is digitally modulated by QPSK or QAM modulation and transmitted by the OFDM method is scheduled to start. Moreover, in the cable television, the digital broadcasting has already begun in part.
[0003]
The digital broadcasting is made possible by the advancement of semiconductor technology and image compression technology, and more programs can be broadcast in the same frequency band than analog broadcasting, and the OFDM system The transmission has a variety of characteristics such as the effect of fading can be eliminated.
[0004]
FIG. 7 is a block diagram showing an electrical configuration of a conventional television tuner 1 for receiving an analog broadcast. A high frequency signal received by the antenna 2 is input from the antenna input terminal 3 to the amplifier circuit 4 and amplified.
[0005]
The received high frequency signal amplified by the amplifying circuit 4 is selected in the vicinity of a channel selection channel in the VHF band by a band pass filter (hereinafter abbreviated as BPF) 5 serving as a VHF input tuning circuit. Then, the signal is limited to a predetermined level range and is further retuned in the BPF 7 serving as a VHF interstage tuning circuit, and then supplied to the mixing circuit 8. The mixing circuit 8 is supplied with a local oscillation signal from the local oscillation circuit 9, and the oscillation frequency of the local oscillation signal is a channel selection signal applied to terminals 11 and 12 from a channel selection circuit (not shown) such as a microcomputer. In response to the tuning voltage generated by the PLL circuit 13.
[0006]
The PLL circuit 13 forms a loop circuit with the local oscillation circuit 9, compares the oscillation frequency of the local oscillation signal with the oscillation frequency of the reference signal source 14, and controls the tuning voltage so as to obtain a desired frequency. This tuning voltage is also applied to the

BPFs

5 and 7, so that a signal component of a desired channel is extracted with high selectivity and converted into an intermediate frequency signal having a predetermined frequency.
[0007]
From the high-frequency signal received from the amplifier circuit 4, a high-pass filter (hereinafter abbreviated as HPF) 21, BPF 22, high-frequency amplifier circuit 23, and BPF 24 select components near the desired channel frequency with high selectivity. And is input to the mixing circuit 25 while being limited to a predetermined level range. The mixing circuit 25 is supplied with a local oscillation signal from the local oscillation circuit 26. The BPF 22 becomes a UHF input tuning circuit, and the BPF 24 becomes a UHF interstage tuning circuit. The

BPFs

22 and 24 and the local oscillation circuit 26 are supplied with a tuning voltage corresponding to the reception channel from the PLL circuit 13, thereby a mixing circuit. From 25, the high frequency signal of the reception channel is converted into the intermediate frequency signal of the predetermined frequency and output.
[0008]
The high

frequency amplifier circuits

6 and 23 are supplied with an AGC voltage from a detection circuit 31 to be described later, thereby limiting the signal component within the predetermined level range.
[0009]
The intermediate frequency signals from the

mixing circuits

8 and 25 are amplified by the intermediate frequency amplifier circuit 32 and input to the detection circuit 31 through the intermediate frequency filter 33.
[0010]
In the detection circuit 31, the intermediate frequency signal is amplified by an amplification circuit 34, synchronously detected by a PLL detection circuit 35, demodulated into video signals of I signal and Q signal, and output from a video output terminal 36. The audio signal component detected by the PLL detection circuit 35 is input to the FM detection circuit 38 via the SIFBPF 37, demodulated into an audio signal, and output from the audio output terminal 39. Corresponding to the input level of the intermediate frequency signal to the amplifier circuit 34, the RFAGE circuit 40 generates the AGC voltage and outputs it to the high

frequency amplifier circuits

6 and 23.
[0011]
On the other hand, the television tuner 41 for digital broadcast reception is configured as shown in FIG. 8, for example. The television tuner 41 is similar to the television tuner 1 described above, and corresponding portions are denoted by the same reference numerals and description thereof is omitted.
[0012]
In the television tuner 41, the amplitude limitation in the high

frequency amplification circuits

6 and 23 is performed by detecting the level of the intermediate frequency signal from the intermediate frequency amplification circuit 32 by the level detection circuit 42 and delaying AGC in response to the detection result. This is performed by the AGC voltage generated by the circuit 43. The intermediate frequency signal is band-limited and amplified by the intermediate frequency amplifier circuit 32, the intermediate frequency filter 33, the intermediate frequency amplifier circuit 44 and the intermediate frequency filter 45, and then input to the second IF conversion circuit 46.
[0013]
In the second IF conversion circuit 46, the intermediate frequency signal is amplified to an appropriate level by an intermediate frequency amplification circuit 48 in response to an AGC voltage applied to an AGC terminal 47 from a decoding circuit (not shown) in the subsequent stage. In 49, the signal is mixed with the local oscillation signal from the local oscillation circuit 50 and converted into a second intermediate frequency signal of, for example, 5 (MHz), and the frequency is reduced by the low-pass filter (abbreviation LPF) 51, the intermediate frequency amplification circuit 52, and the LPF 53. After being selected and amplified, it is output from the digital output terminal 54. The second intermediate frequency signal is subjected to analog / digital conversion, and then subjected to OFDM demodulation and MPEG decoding to be decoded into a video / audio signal. The oscillation frequency of the local oscillation circuit 50 is controlled to be constant by the reference signal source 55.
[0014]
[Problems to be solved by the invention]
The analog / digital shared tuner is realized by using the

television tuners

1 and 41 configured as described above in combination. This is because the television tuner 1 for receiving analog broadcasts may cause a shift in the frequency of the intermediate frequency signal due to a shift in the transmission frequency, a deviation in the oscillation frequency of the reference signal source 14, and the like, leading to deterioration in image quality. Because there is. In order to prevent such a problem, the tuning voltage is changed by the PLL circuit 13, and the oscillation frequencies of the

local oscillation circuits

9 and 26 are slightly changed. For this reason, the frequency resolution in the PLL circuit 13, that is, the step frequency, is relatively small. For example, in Japan, 62.5 (kHz) is selected.
[0015]
On the other hand, in the television tuner 41 for receiving digital broadcasting, phase noise is regarded as important, and by setting the step frequency as large as possible, the phase noise can be improved and the channel switching time can be shortened. Yes. Therefore, in the conventional analog / digital common tuner, since the two

tuners

1 and 41 are provided side by side as described above, there is a problem that the configuration becomes large and the cost increases.
[0016]
An object of the present invention is to provide an analog / digital television tuner that can be reduced in size and cost.
[0017]
[Means for Solving the Problems]
According to a first aspect of the present invention, there is provided a television tuner for converting an inputted television signal into an intermediate frequency signal having a predetermined frequency and outputting the signal to analog and digital demodulation circuits. There,
The frequency step and the cut-off frequency of the loop filter in the PLL circuit that controls the oscillation frequency of the local oscillation signal mixed with the input television signal for conversion to the intermediate frequency signal are set at the time of analog broadcast reception and digital broadcast reception. And a switching means for switching between and.
[0018]
According to the above configuration, the switching means reduces the frequency step of the PLL circuit during analog broadcast reception so that the deviation of the transmission frequency and the local oscillation frequency can be finely adjusted, and the loop filter is cut accordingly. Also set the off frequency low. On the other hand, at the time of digital broadcast reception, the frequency step is increased to improve the phase noise, the channel switching time is shortened, and the cut-off frequency of the loop filter is set higher accordingly.
[0019]
Therefore, the circuit from the high frequency stage to the intermediate frequency stage and the PLL circuit can be used in common, and the digital / analog shared television tuner can be realized in a small size and at low cost.
[0020]
The television tuner according to a second aspect of the invention is characterized in that a general-purpose port of the PLL circuit is used for switching a cutoff frequency of the loop filter.
[0021]
According to the above configuration, the switching of the cutoff frequency of the loop filter is performed without using a special configuration, and the switching is performed by selecting a PLL circuit in response to a channel selection signal from a channel selection circuit such as a microcomputer. It can be performed in conjunction with the station operation. Therefore, it can be realized without an increase in cost.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described below with reference to FIGS.
[0023]
FIG. 1 is a block diagram showing an electrical configuration of a television tuner 61 shared for terrestrial analog broadcasting and digital broadcasting according to an embodiment of the present invention. Needless to say, the television tuner 61 can be applied to cable television.
[0024]
The high frequency signal received by the antenna 62 is input from the antenna input terminal 63 to the amplifier circuit 64 and amplified.
[0025]
The received high-frequency signal amplified by the amplifier circuit 64 is selected by the BPF 65 serving as a VHF input tuning circuit in the vicinity of a channel selection channel in the VHF band, limited to a predetermined level range by the high-frequency amplifier circuit 66, and further VHF stage. The signal is fed back to the mixing circuit 68 after being retuned in the BPF 67 serving as an intermediate tuning circuit. The mixing circuit 68 is supplied with a local oscillation signal from the local oscillation circuit 69. The oscillation frequency of the local oscillation signal is a channel selection signal supplied to

terminals

71 and 72 from a channel selection circuit (not shown) such as a microcomputer. Is controlled by the tuning voltage generated by the PLL circuit 73.
[0026]
The PLL circuit 73 forms a loop circuit with the local oscillation circuit 69, compares the oscillation frequency of the local oscillation signal with the oscillation frequency of the reference signal source 74, and controls the tuning voltage so as to obtain a desired frequency. This tuning voltage is also applied to the

BPF

65, 67, so that the signal component of the desired channel is extracted with high selectivity, and a predetermined frequency, for example 45.75 (MHz) in the case of the United States, In Japan, it is converted to an intermediate frequency signal of 58.75 (MHz).
[0027]
From the high-frequency signal received from the amplifier circuit 64, the HPF 81, BPF 82, high-frequency amplifier circuit 83, and BPF 84 select components in the vicinity of the desired channel frequency with high selectivity and are limited to a predetermined level range. Input to the mixing circuit 85. The mixing circuit 85 is supplied with the local oscillation signal from the local oscillation circuit 86. The BPF 82 becomes a UHF input tuning circuit, and the BPF 84 becomes a UHF interstage tuning circuit. The

BPF

82 and 84 and the local oscillation circuit 86 are supplied with a tuning voltage corresponding to the reception channel from the PLL circuit 73, thereby a mixing circuit. From 85, the high frequency signal of the reception channel is converted into the intermediate frequency signal of the predetermined frequency and output.
[0028]
The high

frequency amplifier circuits

66 and 83 are supplied with an AGC voltage from a detection circuit 91, which will be described later, when receiving an analog broadcast, thereby limiting the signal component within the predetermined level range.
[0029]
The intermediate frequency signals from the mixing

circuits

68 and 85 are amplified by the intermediate frequency amplification circuit 92 and input to the detection circuit 91 through the intermediate frequency filter 93. In the detection circuit 91, the intermediate frequency signal is amplified by an amplification circuit 94, synchronously detected by a PLL detection circuit 95, demodulated into video signals of I and Q signals, and output from a video output terminal 96. Also, the audio signal component detected by the PLL detection circuit 95 is input to the FM detection circuit 98 via the SIFBPF 97 having a center frequency of 4.5 (MHz) in Japan, for example, and demodulated into an audio signal. Output from the output terminal 99. Corresponding to the input level of the intermediate frequency signal to the amplifier circuit 94, the RFAGE circuit 100 generates the AGC voltage and outputs it to the high

frequency amplifier circuits

66 and 83.
[0030]
On the other hand, at the time of digital broadcast reception, the amplitude limitation in the high

frequency amplifier circuits

66 and 83 is delayed by detecting the level of the intermediate frequency signal from the intermediate frequency amplifier circuit 92 by the level detection circuit 101 and responding to the detection result. This is performed by the AGC voltage generated by the AGC circuit 102. The intermediate frequency signal from the intermediate frequency amplifier circuit 92 is also band-limited and amplified by the intermediate frequency filter 103, the intermediate frequency amplifier circuit 104 and the intermediate frequency filter 105, and then input to the second IF conversion circuit 106.
[0031]
In the second IF conversion circuit 106, the intermediate frequency signal is amplified to an appropriate level by the intermediate frequency amplification circuit 108 in response to the AGC voltage applied to the AGC terminal 107 from a decoding circuit in the subsequent stage (not shown). In 109, the signal is mixed with the local oscillation signal from the local oscillation circuit 110, converted to a second intermediate frequency signal of 5 (MHz), for example, and selected and amplified by the LPF 111, the intermediate frequency amplification circuit 112, and the LPF 113. Are output from the digital output terminal 114. The second intermediate frequency signal is subjected to analog / digital conversion, and then subjected to OFDM demodulation and MPEG decoding to be decoded into a video / audio signal. The oscillation frequency of the local oscillation circuit 110 is controlled to be constant by the reference signal source 115.
[0032]
FIG. 2 is a block diagram showing a specific configuration of the PLL circuit 73. The PLL circuit 73 includes a PLLIC 120, the reference signal source 74, and a loop filter 130. The PLLIC 120 forms a loop circuit with the

local oscillation circuits

69 and 86 via the loop filter 130 as described above.
[0033]
The local oscillation signal is frequency-divided by a predetermined frequency dividing ratio P or P + 1 in the prescaler 121 and then given to the program counter 122 and the swallow counter 123. The frequency-divided output of the program counter 122 is input to the phase comparator 125.
[0034]
When the division ratio of the program counter 122 is N and the division ratio of the swallow counter 123 is S, S <N is selected, and the division ratio of the prescaler 121 is first set to P + 1 by the control circuit 124, for example, 33. Accordingly, when the prescaler 121 and the swallow counter 123 count up to (P + 1) S, the swallow count 123 sets the frequency division ratio of the prescaler 121 to P, that is, 32 through the control circuit 124, and the program counter 122 Further, by counting P (N−S), a frequency-divided signal of the local oscillation signal is created. That is, if the frequency division ratio of the frequency division signal is K,
K = (P + 1) S + P (NS) = PN + S (1)
It becomes.
[0035]
On the other hand, the reference signal from the reference signal source 74 is divided by the reference counter 126 and input to the phase comparator 125. The phase comparator 125 compares the phase of the frequency-divided signal of the local oscillation signal and the frequency-divided signal of the reference signal, creates a phase correction pulse corresponding to the difference between the two, and passes the loop through the charge pump 127. Output to the filter 130. The loop filter 130 removes the harmonic component of the phase correction pulse and outputs it as the tuning voltage.
[0036]
The frequency division ratio N of the program counter 122, the frequency division ratio S of the swallow counter 123, and the frequency division ratio M of the reference counter 126 are such that the channel selection signal applied to the

terminals

71 and 72 from the channel selection circuit is a data interface circuit. 128 is decoded and set. In the present invention, the frequency step, which is the change width of the frequency division ratio N of the program counter 122, is selected, for example, 62.5 (kHz) when receiving an analog broadcast, and is selected as 125 (kHz), which is doubled when receiving a digital broadcast. It is. As a result, as will be described later, it becomes possible to improve the phase noise at the time of digital broadcast reception by 6 (dB).
[0037]
In response to switching of the change width of the frequency division ratio N, the data interface circuit 128 further creates a control signal, and passes from the predetermined general-purpose port 129a of the PLLIC 120 to the loop filter 130 via the port interface 129. Given.
[0038]
The loop filter 130 is configured as shown in FIG. 3A in the prior art shown in FIGS. 7 and 8, whereas in the present invention, as shown in FIG. 3B. Composed. In other words, in the past, the differential amplifier 131 is provided with a feedback circuit composed of an input resistor R1 and a series circuit of a resistor R2 and a capacitor C1, whereas in the present invention, the feedback circuit is replaced with the input resistor R1. Thus, the two input resistors R11 and R12 are selectively switched by the switches S1 and S2 and used. The switches S1 and S2 are selectively turned on in response to a control signal from the general-purpose port 129a of the PLL circuit 73 supplied to the control terminal 132.
[0039]
A phase correction pulse from the charge pump 127 is input to the input terminal 133, and a tuning voltage from the output terminal 134 is applied to a variable capacitance diode D21 of a voltage controlled oscillation circuit that implements

local oscillation circuits

69 and 86 described later. It is done.
[0040]
In addition to switching the resistors arranged in parallel as described above, the input resistors can be switched by short-circuiting / opening one terminal of the resistors provided in series or by always connecting them. It goes without saying that other configurations such as connecting / opening the other resistor in parallel to the other resistor may be used.
[0041]
In the loop filter 130 configured as described above, when the resistance value of the selected input resistance is R1, and the capacitance of the capacitor C1 is indicated by the same reference numeral, the natural angular frequency ωn is
[0042]
[Expression 1]

[0043]
It is represented by However, Ko is the conversion gain of the voltage controlled oscillator that implements the

local oscillation circuits

69 and 86, and Kd is the conversion gain of the phase comparator 125.
[0044]
Here, the relationship between the cutoff frequency ωc and the natural angular frequency ωn is ωc / ωn = 2.06, as shown in FIG.
[0045]
[Expression 2]

[0046]
It becomes.
[0047]
Therefore, by switching the resistance value R1 of the input resistance between R11 and R12, the cut-off frequency ωc can be set to an appropriate value when receiving the analog broadcast and when receiving the digital broadcast.
[0048]
Note that the capacitance of the feedback capacitor C1 may be switched, but in that case, the configuration becomes large. The input resistance R11 is selected to be 3.9 (kΩ), for example, and the input resistance R12 is selected to be 10 (kΩ), for example. An input resistor R11 having a relatively small resistance value is selected at the time of digital broadcast reception, and the cut-off frequency ωc is increased, and an input resistor R12 having a relatively large resistance value is selected at the time of receiving an analog broadcast, and the cut-off frequency ωc is Lower.
[0049]
In the loop filter 130 configured as described above, the cutoff frequency ωc is lowered when receiving the analog broadcast in which the input resistor R12 is selected, and the pass characteristic as shown in FIG. On the other hand, at the time of digital broadcast reception in which the input resistor R11 is selected, the cut-off frequency ωc is increased, and the pass characteristic of the loop filter 130 is as shown in FIG.
[0050]
5A and 5B show the phase noise characteristics when signals of predetermined frequencies fc1 and fc2 are input from the oscillator to the loop filter 130. From the frequencies fc1 and fc2, 2 are respectively shown. The phase noise at the point indicated by ◇ away from (kHz) is −56 (dBc / Hz) at the time of receiving the analog broadcast shown in FIG. 5A, whereas the digital noise shown in FIG. At the time of broadcast reception, −68 (dBc / Hz) is obtained, and the phase noise, that is, the noise near the resonance frequency is improved by 12 (dB).
[0051]
Note that fc1 = 70.18311 (MHz) and fc2 = 70.08039 (MHz).
[0052]
In this way, the harmonic component of the phase correction pulse created by the phase comparator 125 is removed and output to the

local oscillation circuits

69 and 86. FIG. 6 is a diagram showing an example of a voltage-controlled oscillation circuit that implements the

local oscillation circuits

69 and 86. The oscillation circuit includes a differential amplifier circuit and is integrated in the integrated circuit 141. The bases of the transistors constituting the differential pair are drawn to terminals TB1 and TB2, and the collectors are drawn to terminals TC1 and TC2. These terminals TB1, TB2; TC1, TC2 are connected to external capacitors C21-C26, resistors R21, R22, an inductor L21, and a variable capacitance diode D21 constituting a tank circuit. A tuning voltage from the loop filter 130 is applied to the inductor L21 and the variable capacitance diode D21 constituting the parallel resonant circuit.
[0053]
As described above, the television tuner 61 according to the present invention reduces the cut-off frequency ωc of the loop filter 130 of the PLL circuit 73 and sets the frequency step when receiving the analog broadcast when the analog tuner and the digital broadcast are shared. It is possible to reduce the transmission frequency and the frequency shift of the reference signal source 74 with high precision correction of the set frequency, and to improve the image quality. By increasing the frequency step, the phase noise can be improved and the channel switching time can be shortened.
[0054]
Therefore, even when sharing, it is possible to obtain optimum characteristics for analog broadcast reception and digital broadcast reception, respectively, and cost reduction and miniaturization by sharing the circuit from the high frequency stage to the intermediate frequency stage and the PLL circuit 73. Can be achieved.
[0055]
【The invention's effect】
As described above, the television tuner according to the first aspect of the present invention is an analog / digital television tuner, and when receiving an analog broadcast, the frequency step of the PLL circuit that controls the oscillation frequency of the local oscillation signal is reduced. Thus, the deviation of the transmission frequency and the local oscillation frequency can be finely adjusted, and the cut-off frequency of the loop filter is set low correspondingly. On the other hand, when receiving a digital broadcast, the frequency step is increased to improve the phase noise, the channel switching time is shortened, and the cut-off frequency of the loop filter is increased accordingly.
[0056]
Therefore, the circuit from the high frequency stage to the intermediate frequency stage and the PLL circuit can be used in common, and the digital / analog shared television tuner can be realized in a small size and at low cost.
[0057]
The television tuner according to the invention of claim 2 uses the general-purpose port of the PLL circuit for switching the cut-off frequency of the loop filter as described above.
[0058]
Therefore, it is not necessary to use a special configuration for switching the cut-off frequency of the loop filter, and it can be realized without an increase in cost.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an electrical configuration of an analog / digital shared television tuner according to an embodiment of the present invention.
FIG. 2 is a block diagram showing an electrical configuration of a PLL circuit used in the television tuner shown in FIG.
FIG. 3 is an electric circuit diagram showing a configuration of a loop filter in the PLL circuit shown in FIG. 2;
FIG. 4 is a graph for explaining frequency characteristics of a loop filter.
FIG. 5 is a graph showing phase noise characteristics of a loop filter.
FIG. 6 is an electric circuit diagram showing a configuration example of a voltage controlled oscillation circuit that realizes a local oscillation circuit.
FIG. 7 is a block diagram showing an electrical configuration of a television tuner for receiving analog broadcasts, which is a typical prior art.
FIG. 8 is a block diagram showing an electrical configuration of a television tuner for receiving digital broadcasts.
[Explanation of symbols]
61 Television tuner 62

Antenna

64, 94, 108, 112

Amplifying circuit

65, 67, 82, 84, 93, 103, 105 BPF
66, 83 High

frequency amplifier circuits

68, 85, 109 Mixing

circuits

69, 86, 110 Local oscillator circuit 73

PLL circuits

74, 115 Reference signal source 81 HPF
92, 104 Intermediate frequency amplifier circuit 95 PLL detection circuit 97 SIFBPF
98 FM detection circuit 100 RFAGC circuit 101 Level detection circuit 102

Delay AGC circuits

111 and 113 LPF
120 PLLIC (switching means)
121 Prescaler 122 Program counter 123 Swallow counter 124 Control circuit 125 Phase comparator 126 Reference counter 127 Charge pump 128 Data interface 129 Port interface 129a General-purpose port 131 Differential amplifier S1, S2 Switch (switching means)
R2 Feedback resistance R11, R12 Input resistance

Claims

A television tuner that converts an input television signal into an intermediate frequency signal having a predetermined frequency and outputs the signal to analog and digital demodulation circuits,
The frequency step and the cut-off frequency of the loop filter in the PLL circuit that controls the oscillation frequency of the local oscillation signal mixed with the input television signal for conversion to the intermediate frequency signal are set at the time of analog broadcast reception and digital broadcast reception. look including a switching means for switching between,
The PLL circuit sets the frequency step small at the time of analog broadcast reception, sets the frequency step large at the time of digital broadcast reception, sets the cut-off frequency of the loop filter low at the time of analog broadcast reception, and at the time of digital broadcast reception A television tuner characterized by setting a high cut-off frequency of the loop filter .

The television tuner according to claim 1, wherein a general-purpose port of the PLL circuit is used for switching a cut-off frequency of the loop filter.