JP4533788B2

JP4533788B2 - Timing generator

Info

Publication number: JP4533788B2
Application number: JP2005116037A
Authority: JP
Inventors: 裕一豆崎
Original assignee: Fujifilm Corp
Current assignee: Fujifilm Corp
Priority date: 2005-04-13
Filing date: 2005-04-13
Publication date: 2010-09-01
Anticipated expiration: 2025-04-13
Also published as: JP2006295719A

Description

本発明は、撮像素子等を駆動する駆動パルスを生成するためのタイミングクロックを発生するタイミング発生回路に関する。 The present invention relates to a timing generation circuit that generates a timing clock for generating a driving pulse for driving an image sensor or the like.

一般に、固体撮像素子を含む撮像装置では、タイミング発生回路によって発生されたタイミングクロックに基づいて、固体撮像素子の駆動パルスや固体撮像素子から出力される信号のサンプリングパルス等を生成し、これらを用いて画像データを生成することが行われている。従来、高画質撮影や低消費電力を実現するために、上記タイミング発生回路で使用する基準クロックを、撮像装置の動作モードに応じて切り替える方法が提案されており、例えば特許文献１には、撮像装置の動作モードに合わせてＰＬＬ回路を制御して基準クロックを変更する装置が開示されている。 In general, in an imaging apparatus including a solid-state imaging device, a driving pulse of the solid-state imaging device, a sampling pulse of a signal output from the solid-state imaging device, or the like is generated based on a timing clock generated by a timing generation circuit, and these are used. Then, image data is generated. Conventionally, in order to realize high-quality imaging and low power consumption, a method of switching the reference clock used in the timing generation circuit in accordance with the operation mode of the imaging apparatus has been proposed. An apparatus for changing a reference clock by controlling a PLL circuit in accordance with an operation mode of the apparatus is disclosed.

一方、近年の固体撮像素子は、画素数の増大に伴い、固体撮像素子から出力される信号の読み出しレートやサンプリングレート等が高くなってきている。そこで、固体撮像素子から出力される信号を正確にサンプリングするために、タイミング発生回路にＤＬＬ回路を利用して高精度のタイミングクロックを生成することが行われている（特許文献２参照）。 On the other hand, in recent solid-state image sensors, the reading rate, sampling rate, and the like of signals output from the solid-state image sensor have increased with the increase in the number of pixels. Therefore, in order to accurately sample a signal output from the solid-state imaging device, a highly accurate timing clock is generated using a DLL circuit as a timing generation circuit (see Patent Document 2).

特開２００４−３１２５５４号公報JP 2004-31554 A 特開２００１−１２７６０６号公報JP 2001-127606 A

タイミング発生回路にＤＬＬ回路を利用して高精度のタイミングクロックを生成し、且つ、動作モードに合わせてＤＬＬ回路に入力する基準クロックを変更可能にすることを考える。この場合、ＤＬＬ回路動作中に基準クロックを変更すると、ＤＬＬ回路のロックが外れ、再ロックするまでに時間がかかってしまう又は異なる位相で誤ロックしてしまうといった問題が発生する。 Consider a case in which a DLL circuit is used as a timing generation circuit to generate a highly accurate timing clock, and a reference clock input to the DLL circuit can be changed in accordance with an operation mode. In this case, if the reference clock is changed during the operation of the DLL circuit, the DLL circuit is unlocked, and it takes a long time to re-lock, or erroneously locks at a different phase.

本発明は、上記事情に鑑みてなされたものであり、基準クロックを変更しても、高精度のタイミングクロックを即座に生成可能なタイミング発生回路を提供することを目的とする。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a timing generation circuit that can instantly generate a highly accurate timing clock even if the reference clock is changed.

本発明のタイミング発生回路は、基準クロックを出力する基準クロック出力手段と、前記基準クロックを遅延した遅延クロックをそれぞれ出力するカスケード接続された複数段の遅延回路と、最終段の前記遅延回路から出力された遅延クロックと前記基準クロックとを比較する比較手段とを含むタイミング発生回路であって、前記基準クロック出力手段は、前記基準クロックの切り替えを指示する切り替え信号に応じて、前記基準クロックの周期を切り替え可能であり、前記複数段の遅延回路の各々は、複数の遅延素子と、入出力間に接続される前記遅延素子の数を前記切り替え信号に応じて変更する遅延素子数変更手段とを含み、前記比較手段の比較結果に基づいて前記複数段の遅延回路に含まれる全ての前記遅延素子の遅延時間を制御する遅延制御手段を備え、前記複数段の遅延回路の各々から出力される信号を外部に出力するものである。 The timing generation circuit according to the present invention includes a reference clock output means for outputting a reference clock, a plurality of cascaded delay circuits for outputting a delayed clock obtained by delaying the reference clock, and an output from the delay circuit at the final stage. a timing generating circuit including a comparing means for comparing the reference clock and the delayed clock that is, the reference clock output unit, in response to the switching signal for instructing switching of the reference clock, the cycle of the reference clock Each of the plurality of delay circuits includes a plurality of delay elements and delay element number changing means for changing the number of delay elements connected between input and output in accordance with the switching signal. wherein, to control the delay time of all of the delay elements included in delay circuit of said plurality of stages based on the comparison result of the comparing means A delay control unit, and outputs a signal outputted from each of the delay circuits of the plurality of stages to the outside.

この構成により、基準クロックを変更しても、高精度のタイミングクロックを即座に生成することが可能となる。 With this configuration, it is possible to immediately generate a highly accurate timing clock even if the reference clock is changed.

本発明のタイミング発生回路は、前記切り替え信号の入力に応じて、前記遅延素子の数が変更されるまでの間に前記比較手段を停止させる制御を行う比較停止制御手段を備える。 The timing generation circuit according to the present invention includes comparison stop control means for performing control to stop the comparison means until the number of the delay elements is changed according to the input of the switching signal.

この構成により、基準クロックを切り替えたときの誤動作を防ぐことができる。 With this configuration, it is possible to prevent malfunction when the reference clock is switched.

本発明のタイミング発生回路は、前記遅延制御手段が、前記比較手段停止後も、前記比較手段が停止する直前に行っていた制御を継続して行う。 In the timing generation circuit of the present invention, the delay control means continues to perform the control performed immediately before the comparison means stops even after the comparison means stops.

本発明のタイミング発生回路は、前記基準クロック出力手段が、前記切り替え信号の入力に応じて前記基準クロックの出力を停止し、前記遅延素子の数の変更と同時に前記基準クロックの出力を開始する。 In the timing generation circuit of the present invention, the reference clock output means stops outputting the reference clock in response to the input of the switching signal, and starts outputting the reference clock simultaneously with the change in the number of delay elements.

この構成により、切り替え信号が入力されてから遅延素子の数が変更されるまでの間に、各遅延回路から意図しないクロックが出力されるのを防ぐことができる。 With this configuration, it is possible to prevent an unintended clock from being output from each delay circuit after the switching signal is input and before the number of delay elements is changed.

本発明によれば、基準クロックを変更しても、高精度のタイミングクロックを即座に生成可能なタイミング発生回路を提供することができる。 According to the present invention, it is possible to provide a timing generation circuit capable of immediately generating a highly accurate timing clock even if the reference clock is changed.

以下、本発明の実施形態について図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.

（第一実施形態）
図１は、本発明の第一実施形態を説明するためのタイミング発生回路の概略構成を示すブロック図である。
図１に示すタイミング発生回路１００は、ＤＬＬ回路１と、ＤＬＬ回路１を制御するＤＬＬ制御部２とを含む。ＤＬＬ制御部２は、特許請求の範囲の基準クロック出力手段及び比較停止制御手段に該当する。 (First embodiment)
FIG. 1 is a block diagram showing a schematic configuration of a timing generation circuit for explaining a first embodiment of the present invention.
A timing generation circuit 100 shown in FIG. 1 includes a DLL circuit 1 and a DLL control unit 2 that controls the DLL circuit 1. The DLL control unit 2 corresponds to a reference clock output unit and a comparison stop control unit in the claims.

ＤＬＬ制御部２は、入力クロックｃｋから基準クロックｃｋ２を生成し、これを出力する。ＤＬＬ制御部２は、基準クロックｃｋ２として、例えば、入力クロックｃｋそのものと、入力クロックｃｋの周波数を１／２倍したクロックｃｋ_２とを生成可能であり、基準クロックｃｋ２の切り替えを指示する切り替え信号ｆｒｅｑに応じて、出力する基準クロックｃｋ２を切り替える。本実施形態では、切り替え信号ｆｒｅｑがハイレベル（Ｈ）のとき、基準クロックｃｋ２としてクロックｃｋ_２を出力し、切り替え信号ｆｒｅｑがローレベル（Ｌ）のとき、基準クロックｃｋ２としてクロックｃｋを出力するものとする。又、ＤＬＬ制御部２は、切り替え信号ｆｒｅｑを所定時間遅延した信号ｆｒｅｑ２を出力する。又、ＤＬＬ制御部２は、後述する位相比較部３０の動作を停止させるための信号ｓｔｏｐを出力する。 The DLL control unit 2 generates a reference clock ck2 from the input clock ck and outputs it. The DLL control unit 2 can generate, for example, the input clock ck itself and the clock ck_2 that is 1/2 the frequency of the input clock ck as the reference clock ck2, and a switching signal freq that instructs switching of the reference clock ck2. The output reference clock ck2 is switched accordingly. In the present embodiment, when the switching signal freq is high level (H), the clock ck_2 is output as the reference clock ck2, and when the switching signal freq is low level (L), the clock ck is output as the reference clock ck2. To do. The DLL control unit 2 outputs a signal freq2 obtained by delaying the switching signal freq for a predetermined time. Further, the DLL control unit 2 outputs a signal stop for stopping the operation of the phase comparison unit 30 described later.

ＤＬＬ回路１は、ＤＬＬ制御部２から出力される基準クロックｃｋ２を遅延した遅延クロックｃｋ_ｄｅｌを出力する遅延装置２０と、遅延クロックｃｋ_ｄｅｌと基準クロックｃｋ２との位相を比較し、その比較結果に応じた信号ｕｐ，ｄｎを出力する位相比較部３０と、位相比較部３０から出力された信号ｕｐ，ｄｎに基づいて遅延装置２０の遅延時間を制御するための信号ｖｃｎｔを出力する遅延制御部４０とを含む。位相比較部３０は、特許請求の範囲の比較手段に該当する。 The DLL circuit 1 compares the phase of the delay clock ck_del and the reference clock ck2 with the delay device 20 that outputs the delay clock ck_del obtained by delaying the reference clock ck2 output from the DLL control unit 2, and according to the comparison result A phase comparator 30 that outputs signals up and dn, and a delay controller 40 that outputs a signal vcnt for controlling the delay time of the delay device 20 based on the signals up and dn output from the phase comparator 30. Including. The phase comparison unit 30 corresponds to comparison means in the claims.

位相比較部３０は、基準クロックｃｋ２の立ち上がりエッジの位相と、遅延クロックｃｋ_ｄｅｌの立ち上がりエッジの位相とを比較し、基準クロックｃｋ２の立ち上がりエッジの位相よりも遅延クロックｃｋ_ｄｅｌの立ち上がりエッジの位相の方が早い場合、その位相差に比例した時間だけ信号ｄｎをＨにし、基準クロックｃｋ２の立ち上がりエッジの位相よりも遅延クロックｃｋ_ｄｅｌの立ち上がりエッジの位相の方が遅い場合、その位相差に比例した時間だけ信号ｕｐをＨにする。位相比較部３０は、基準クロックｃｋ２の立ち上がりエッジの位相と、遅延クロックｃｋ_ｄｅｌの立ち上がりエッジの位相とが一致している場合、信号ｕｐ及び信号ｄｎをそれぞれＬにする。 The phase comparison unit 30 compares the phase of the rising edge of the reference clock ck2 with the phase of the rising edge of the delayed clock ck_del, and the phase of the rising edge of the delayed clock ck_del is greater than the phase of the rising edge of the reference clock ck2. If it is early, the signal dn is set to H for a time proportional to the phase difference, and if the phase of the rising edge of the delay clock ck_del is later than the phase of the rising edge of the reference clock ck2, the signal is proportional to the phase difference. Set up to H. When the phase of the rising edge of the reference clock ck2 matches the phase of the rising edge of the delay clock ck_del, the phase comparison unit 30 sets the signal up and the signal dn to L, respectively.

遅延制御部４０は、信号ｕｐがＨになった場合には、そのＨの時間に応じて信号ｖｃｎｔの電圧を上げ、信号ｄｎがＨになった場合には、そのＨの時間に応じて信号ｖｃｎｔの電圧を下げる。信号up，dnがＬのとき、ＤＬＬ回路１はロックされる。 When the signal up becomes H, the delay control unit 40 increases the voltage of the signal vcnt according to the H time, and when the signal dn becomes H, the delay control unit 40 determines the signal according to the H time. Decrease the voltage of vcnt. When the signals up and dn are L, the DLL circuit 1 is locked.

図２は、図１に示す遅延装置内部の概略構成を示すブロック図である。
図２に示すように、遅延装置２０は、カスケード接続された複数段の遅延回路２１を含み、初段の遅延回路２１に基準クロックｃｋ２が入力され、これが順次遅延されて最終段の遅延回路２１から遅延クロックｃｋ_ｄｅｌとして出力される。又、各遅延回路２１は、入力されたクロックを自回路に設定された遅延時間で遅延したクロックｐｕｌｓｅをＤＬＬ回路１外部に出力する。又、各遅延回路２１には、遅延制御部４０からの信号ｖｃｎｔと、ＤＬＬ制御部２からの信号ｆｒｅｑ２が入力される。 FIG. 2 is a block diagram showing a schematic configuration inside the delay device shown in FIG.
As shown in FIG. 2, the delay device 20 includes a plurality of stages of cascaded delay circuits 21, and the reference clock ck <b> 2 is input to the first stage delay circuit 21, which is sequentially delayed from the last stage delay circuit 21. Output as a delayed clock ck_del. Each delay circuit 21 outputs a clock pulse obtained by delaying the input clock by a delay time set in the own circuit to the outside of the DLL circuit 1. Each delay circuit 21 receives a signal vcnt from the delay control unit 40 and a signal freq2 from the DLL control unit 2.

図３は、図２に示す各遅延回路内部の概略構成を示すブロック図である。
図３に示すように、遅延回路２１は、基準クロックｃｋ２又は前段の遅延回路２１から出力された基準クロックｃｋ２が入力される遅延素子２１０と、これに直列に接続された遅延素子２１１と、遅延回路２１の入出力間に接続する遅延素子の数を信号ｆｒｅｑ２に応じて変更する変更部２１２とを含む。変更部２１２は、例えばスイッチ回路で構成される。変更部２１２は、特許請求の範囲の遅延素子数変更手段に該当する。 FIG. 3 is a block diagram showing a schematic configuration inside each delay circuit shown in FIG.
As shown in FIG. 3, the delay circuit 21 includes a delay element 210 to which the reference clock ck2 or the reference clock ck2 output from the preceding delay circuit 21 is input, a delay element 211 connected in series thereto, And a changing unit 212 that changes the number of delay elements connected between the input and output of the circuit 21 according to the signal freq2. The changing unit 212 is configured by a switch circuit, for example. The changing unit 212 corresponds to the delay element number changing unit in the claims.

遅延素子２１０，遅延素子２１１には、それぞれ、遅延制御部４０からの信号ｖｃｎｔが入力され、この信号ｖｃｎｔによって遅延時間が制御される。 Each of the delay element 210 and the delay element 211 receives the signal vcnt from the delay control unit 40, and the delay time is controlled by the signal vcnt.

本実施形態では、切り替え信号ｆｒｅｑ２がＨのとき、変更部２１２が遅延素子２１０と遅延素子２１１を入出力間に接続した状態にし、切り替え信号ｆｒｅｑ２がＬのとき、変更部２１２が遅延素子２１０のみを入出力間に接続した状態にする。このような変更部２１２の動作により、遅延回路２１の遅延時間を瞬時に変更することが可能となっている。 In the present embodiment, when the switching signal freq2 is H, the changing unit 212 connects the delay element 210 and the delay element 211 between the input and output, and when the switching signal freq2 is L, the changing unit 212 is only the delay element 210. Is connected between input and output. By such an operation of the changing unit 212, the delay time of the delay circuit 21 can be changed instantaneously.

このような構成により、ＤＬＬ回路１は、遅延装置２０の遅延時間が基準クロックｃｋ２の周期と一致するように制御する。例えば遅延回路２１の数が１０個あった場合、各遅延回路２１の遅延時間が、基準クロックｃｋ２の周期の１／１０となるように制御する。これにより、基準クロックｃｋ２の周期の１／１０ずつ位相をずらした１０個のクロックｐｕｌｓｅをタイミングクロックとして出力することができる。 With such a configuration, the DLL circuit 1 controls the delay time of the delay device 20 so as to coincide with the cycle of the reference clock ck2. For example, when there are ten delay circuits 21, the delay time of each delay circuit 21 is controlled to be 1/10 of the cycle of the reference clock ck2. As a result, ten clock pulses whose phases are shifted by 1/10 of the period of the reference clock ck2 can be output as timing clocks.

次に、信号ｆｒｅｑをＬにした状態で、遅延装置２０の遅延時間が基準クロックｃｋ２の周期と一致するように制御した（ＤＬＬ回路１をロックした）後、信号ｆｒｅｑをＨにして基準クロックｃｋ２の周波数（周期）を切り替えて、出力させるタイミングパルスを切り替える場合の動作について説明する。尚、以下の説明では、全ての遅延回路２１の特性が等しく、信号ｖｃｎｔの電圧が一定であれば、全ての遅延素子の遅延時間は等しいものとする。又、以下では、クロックｃｋの周期をｔとし、クロックｃｋ_２の周期を２ｔとし、遅延回路２１の数を１０個として説明する。 Next, in a state where the signal freq is set to L, the delay time of the delay device 20 is controlled to coincide with the cycle of the reference clock ck2 (the DLL circuit 1 is locked), and then the signal freq is set to H and the reference clock ck2 The operation in the case of switching the timing pulse to be output by switching the frequency (cycle) will be described. In the following description, it is assumed that the delay times of all delay elements are equal if the characteristics of all delay circuits 21 are equal and the voltage of the signal vcnt is constant. In the following description, it is assumed that the period of the clock ck is t, the period of the clock ck_2 is 2t, and the number of delay circuits 21 is ten.

図４は、タイミング発生回路１００の動作を説明するためのタイミングチャートである。
基準クロックｃｋ２の周期がｔで、ＤＬＬ回路１がロックした状態では、信号ｕｐ，ｄｎはＬとなっており、遅延素子２１０及び遅延素子２１１には、それぞれの遅延時間がｔ／１０となるような信号ｖｃｎｔが入力されている。又、この状態では、遅延時間がｔ／１０ずつずれた、周期ｔの１０個のクロックｐｕｌｓｅが遅延装置２０から出力されている。 FIG. 4 is a timing chart for explaining the operation of the timing generation circuit 100.
When the period of the reference clock ck2 is t and the DLL circuit 1 is locked, the signals up and dn are L so that the delay times of the delay element 210 and the delay element 211 are t / 10. The correct signal vcnt is input. In this state, ten clock pulses having a period t with a delay time shifted by t / 10 are output from the delay device 20.

この状態で、図４に示すように、信号ｆｒｅｑがＨになると、ＤＬＬ制御部２は、信号ｆｒｅｑを遅延させた信号ｆｒｅｑ２を出力する。又、ＤＬＬ制御部２は、信号ｆｒｅｑがＨになってから所定時間後、信号ｓｔｏｐをＬにすると共に（信号ｓｔｏｐはローアクティブ）、信号ｆｒｅｑ２がＨになるまで基準クロックｃｋ２の出力を停止する。位相比較部３０が停止している間、遅延制御部４０は、ＤＬＬ回路１がロックした状態の信号ｖｃｎｔの遅延素子２１０及び２１１への入力を継続する。 In this state, as shown in FIG. 4, when the signal freq becomes H, the DLL control unit 2 outputs a signal freq2 obtained by delaying the signal freq. Further, the DLL control unit 2 sets the signal stop to L after a predetermined time from when the signal freq becomes H (the signal stop is low active), and stops outputting the reference clock ck2 until the signal freq2 becomes H. . While the phase comparison unit 30 is stopped, the delay control unit 40 continues to input the signal vcnt to the delay elements 210 and 211 in a state where the DLL circuit 1 is locked.

そして、信号ｆｒｅｑ２がＨになると、ＤＬＬ制御部２は周期２ｔの基準クロックｃｋ２を出力する。信号ｆｒｅｑ２がＨになると、遅延回路２１の入出力間に接続される遅延素子は遅延素子２１０と遅延素子２１１との２つに変更される。このため、遅延回路２１の遅延時間は２ｔ／１０となり、遅延装置２０全体の遅延時間は２ｔとなる。したがって、この状態では、遅延時間が２ｔ／１０ずつずれた、周期２ｔの１０個のクロックｐｕｌｓｅが遅延装置２０から出力される。ＤＬＬ制御部２は、基準クロックｃｋ２を出力した後、信号ｓｔｏｐをＨにするが、基準クロックｃｋ２の位相と遅延クロックｃｋ_ｄｅｌの位相は一致しているため、信号ｕｐ，ｄｎはＬとなったままであり、ＤＬＬ回路１はロック状態を維持する。 When the signal freq2 becomes H, the DLL control unit 2 outputs the reference clock ck2 having a period 2t. When the signal freq2 becomes H, the delay element connected between the input and output of the delay circuit 21 is changed to two, the delay element 210 and the delay element 211. Therefore, the delay time of the delay circuit 21 is 2t / 10, and the delay time of the entire delay device 20 is 2t. Accordingly, in this state, ten clock pulses with a period of 2t, each having a delay time shifted by 2t / 10, are output from the delay device 20. After outputting the reference clock ck2, the DLL control unit 2 sets the signal stop to H. However, since the phase of the reference clock ck2 and the phase of the delay clock ck_del are the same, the signals up and dn remain L. Yes, the DLL circuit 1 maintains the locked state.

ＤＬＬ制御部２は、信号ｆｒｅｑがＬになってから所定時間後に信号ｓｔｏｐをＬにすると共に、信号ｆｒｅｑ２がＬになるまで基準クロックｃｋ２の出力を停止する。位相比較部３０が停止している間、遅延制御部４０は、ＤＬＬ回路１がロックした状態の信号ｖｃｎｔの遅延素子２１０及び２１１への入力を継続する。 The DLL control unit 2 sets the signal stop to L a predetermined time after the signal freq becomes L, and stops the output of the reference clock ck2 until the signal freq2 becomes L. While the phase comparison unit 30 is stopped, the delay control unit 40 continues to input the signal vcnt to the delay elements 210 and 211 in a state where the DLL circuit 1 is locked.

そして、信号ｆｒｅｑ２がＬになると、ＤＬＬ制御部２は周期ｔの基準クロックｃｋ２を出力する。信号ｆｒｅｑ２がＬになると、遅延回路２１の入出力間に接続される遅延素子は遅延素子２１０の１つに変更される。このため、遅延回路２１の遅延時間はｔ／１０となり、遅延装置２０全体の遅延時間はｔとなる。したがって、この状態では、遅延時間がｔ／１０ずつずれた、周期ｔの１０個のクロックｐｕｌｓｅが遅延装置２０から出力される。ＤＬＬ制御部２は、基準クロックｃｋ２を出力した後、信号ｓｔｏｐをＨにするが、基準クロックｃｋ２の位相と遅延クロックｃｋ_ｄｅｌの位相は一致しているため、信号ｕｐ，ｄｎはＬとなったままであり、ＤＬＬ回路１はロック状態を維持する。 When the signal freq2 becomes L, the DLL control unit 2 outputs a reference clock ck2 having a period t. When the signal freq2 becomes L, the delay element connected between the input and output of the delay circuit 21 is changed to one of the delay elements 210. Therefore, the delay time of the delay circuit 21 is t / 10, and the delay time of the entire delay device 20 is t. Therefore, in this state, 10 clock pulses with a period t, each having a delay time shifted by t / 10, are output from the delay device 20. After outputting the reference clock ck2, the DLL control unit 2 sets the signal stop to H. However, since the phase of the reference clock ck2 and the phase of the delay clock ck_del are the same, the signals up and dn remain L. Yes, the DLL circuit 1 maintains the locked state.

尚、図４に示した基準クロックｃｋ２は例えば次のようにして生成される。
図５は、図４に示した基準クロックｃｋ２の生成過程を説明するためのタイミングチャートである。
ＤＬＬ制御部２はクロックｃｋ_２を常に生成しており、信号ｆｒｅｑがクロックｃｋとクロックｃｋ_２の立下りエッジでラッチされて、クロックｆｒｅｑ_ｄ１〜ｆｒｅｑ_ｄ６が生成される。そして、クロックｆｒｅｑ_ｄ１〜ｆｒｅｑ_ｄ６から、基準クロックｃｋ２がクロックｃｋ_２に切り替えられている期間クロックｃｋをマスクするためのクロックｃｋ_ｍａｓｋと、基準クロックｃｋ２がクロックｃｋに切り替えられている期間クロックｃｋ_２をマスクするためのクロックｃｋ_２ｍａｓｋが生成される。クロックｃｋｍは、クロックｃｋをクロックｃｋ_ｍａｓｋでマスクしたクロックである。クロックｃｋ_２ｍは、クロックｃｋ_２をクロックｃｋ_２ｍａｓｋでマスクしたクロックである。
そしてＤＬＬ制御部２は、信号ｆｒｅｑがＨになるとクロックｃｋ_２ｍを出力し、信号ｆｒｅｑがＬになるとクロックｃｋｍを出力することで、基準クロックｃｋ２の切り替えや出力停止を行う。 The reference clock ck2 shown in FIG. 4 is generated as follows, for example.
FIG. 5 is a timing chart for explaining the generation process of the reference clock ck2 shown in FIG.
The DLL control unit 2 always generates the clock ck_2, the signal freq is latched at the falling edges of the clock ck and the clock ck_2, and clocks freq_d1 to freq_d6 are generated. Then, from the clocks freq_d1 to freq_d6, a clock ck_mask for masking the clock ck during the period when the reference clock ck2 is switched to the clock ck_2 and a clock ck_2 for the period when the reference clock ck2 is switched to the clock ck are masked. A clock ck_2mask is generated. The clock ckm is a clock obtained by masking the clock ck with the clock ck_mask. The clock ck_2m is a clock obtained by masking the clock ck_2 with the clock ck_2mask.
The DLL control unit 2 outputs the clock ck_2m when the signal freq becomes H, and outputs the clock ckm when the signal freq becomes L, thereby switching or stopping the output of the reference clock ck2.

以上のように、タイミング発生回路１００は、遅延装置２０に含まれる遅延回路２１の入出力間に接続される遅延素子の数を変更可能にしておき、基準クロックｃｋ２の切り替えを指示する信号ｆｒｅｑに応じてこの数を変更することで、遅延装置２０全体の遅延時間を瞬時に変更することを可能にしている。このため、基準クロックｃｋ２の周期が切り替わっても、それに合わせて位相比較部３０による比較動作や遅延制御部４０による制御動作を改めて行う必要がなく、タイミング発生回路１００から出力させるタイミングクロックの切り替えを瞬時に行うことができる。 As described above, the timing generation circuit 100 makes it possible to change the number of delay elements connected between the input and output of the delay circuit 21 included in the delay device 20, and to the signal freq instructing switching of the reference clock ck2. By changing this number accordingly, the delay time of the entire delay device 20 can be changed instantaneously. For this reason, even if the cycle of the reference clock ck2 is switched, it is not necessary to perform a comparison operation by the phase comparison unit 30 or a control operation by the delay control unit 40 in accordance therewith, and the timing clock output from the timing generation circuit 100 is switched. Can be done instantly.

又、タイミング発生回路１００によれば、信号ｆｒｅｑの入力に応じて位相比較部３０の動作を停止させてから、遅延素子数の変更及び基準クロックｃｋ２の切り替えを行うため、誤動作を確実に防ぐことができる。位相比較部３０の動作を停止させないで遅延素子数の変更及び基準クロックｃｋ２の切り替えを行うと、遅延素子数が変更された直後は、遅延時間が遅延素子数変更前のままのクロックｃｋ_ｄｅｌがまだ位相比較部３０に入力されていることになり、これによって遅延装置２０の遅延時間が誤制御される恐れがあるが、本実施形態によればこのような恐れはない。 In addition, according to the timing generation circuit 100, since the operation of the phase comparison unit 30 is stopped in response to the input of the signal freq, the number of delay elements is changed and the reference clock ck2 is switched, so that erroneous operation is surely prevented. Can do. When the number of delay elements is changed and the reference clock ck2 is switched without stopping the operation of the phase comparison unit 30, the clock ck_del whose delay time remains unchanged before the number of delay elements is changed immediately after the number of delay elements is changed. This means that the delay time of the delay device 20 may be erroneously controlled due to being input to the phase comparison unit 30. However, according to the present embodiment, there is no such fear.

又、タイミング発生回路１００によれば、信号ｆｒｅｑに応じて基準クロックｃｋ２の出力を一旦停止し、遅延素子数の変更と同時に周期を変えた基準クロックｃｋ２の出力を開始するようにしているため、信号ｆｒｅｑがＨになってから遅延素子数が変更されるまでの間、遅延装置２０から不要なクロックｐｕｌｓｅを極力出力させないようにすることができる。尚、基準クロックｃｋ２の出力を一旦停止させなくても、タイミングクロックの瞬時切り替えという効果を得ることは可能である。 Further, according to the timing generation circuit 100, the output of the reference clock ck2 is temporarily stopped according to the signal freq, and the output of the reference clock ck2 with the cycle changed is started simultaneously with the change of the number of delay elements. It is possible to prevent unnecessary delay from being output from the delay device 20 until the number of delay elements is changed after the signal freq becomes H. Note that the effect of instantaneous switching of the timing clock can be obtained without temporarily stopping the output of the reference clock ck2.

尚、本実施形態では、信号ｓｔｏｐを信号ｆｒｅｑ２がＨの期間中にＨに戻しているが、信号ｓｔｏｐがＬの状態では、遅延制御部４０が信号ｖｃｎｔを継続して出力するようにしているため、ＤＬＬ回路１がロックしてからは、信号ｓｔｏｐを常にＬにしておいても構わない。 In the present embodiment, the signal stop is returned to H while the signal freq2 is H. However, when the signal stop is L, the delay controller 40 continuously outputs the signal vcnt. Therefore, the signal stop may be always set to L after the DLL circuit 1 is locked.

又、本実施形態では、遅延回路２１に含まれる遅延素子の数を２つとしたが、この数は２つ以上であっても良い。 In the present embodiment, the number of delay elements included in the delay circuit 21 is two. However, the number may be two or more.

（第二実施形態）
本実施形態では、固体撮像素子や固体撮像素子から得られる信号に信号処理を施す信号処理部等を駆動する駆動装置（例えばデジタルカメラのタイミングジェネレータ）に、第一実施形態で説明したタイミング発生回路１００を用いた例を説明する。 (Second embodiment)
In the present embodiment, the timing generation circuit described in the first embodiment is applied to a driving device (for example, a timing generator of a digital camera) that drives a solid-state imaging device or a signal processing unit that performs signal processing on a signal obtained from the solid-state imaging device. An example using 100 will be described.

図６は、本発明の第二実施形態を説明するための駆動装置内部の概略構成を示すブロック図である。
図６に示すように、駆動装置４００は、タイミング発生回路１００と、エッジ検出回路２００と、複数のパルス発生回路３００とを含む。 FIG. 6 is a block diagram showing a schematic configuration inside the driving apparatus for explaining the second embodiment of the present invention.
As shown in FIG. 6, the driving device 400 includes a timing generation circuit 100, an edge detection circuit 200, and a plurality of pulse generation circuits 300.

エッジ検出回路２００は、タイミング発生回路１００から出力される各クロックｐｕｌｓｅの立ち上がりエッジを抽出する回路であり、例えば図７（ａ）に示すように、位相差の隣り合うｐｕｌｓｅ［i］とｐｕｌｓｅ［i＋１］との差分からエッジパルスｅｄｇｅ［i］を抽出する。図７（ｂ）は、エッジ検出回路２００の回路構成の具体例を示す図である。図７（ｂ）に示すように、エッジ検出回路２００は、ＮＯＴ回路２０１とＮＯＲ回路２０２とを含み、ＮＯＴ回路２０１にはｐｕｌｓｅ［i］が入力され、ＮＯＲ回路２０２にはｐｕｌｓｅ［i＋１］と、ＮＯＴ回路２０１の出力とが入力されて、ＮＯＲ回路２０２からエッジパルスｅｄｇｅ［i］が出力される。 The edge detection circuit 200 is a circuit that extracts a rising edge of each clock pulse output from the timing generation circuit 100. For example, as shown in FIG. 7A, the pulse [i] and pulse [ Edge pulse edge [i] is extracted from the difference from i + 1]. FIG. 7B is a diagram illustrating a specific example of the circuit configuration of the edge detection circuit 200. As illustrated in FIG. 7B, the edge detection circuit 200 includes a NOT circuit 201 and a NOR circuit 202, pulse [i] is input to the NOT circuit 201, and pulse [i + 1] is input to the NOR circuit 202. , The output of the NOT circuit 201 is input, and the edge circuit edge [i] is output from the NOR circuit 202.

パルス発生回路３００は、例えば固体撮像素子から得られる信号を相関２重サンプリングするためのサンプリングパルスshp，shdを出力するものであり、エッジ検出回路２００から入力されたエッジパルスから信号shpposlocやshdposlocで設定された所定の位相のエッジパルスを選択して出力するエッジパルス選択回路３０１と、エッジ検出回路２００から入力されたエッジパルスから信号shpneglocやshdposlocで設定された所定の位相のエッジパルスを選択して出力するエッジパルス選択回路３０２と、エッジパルス選択回路３０１で選択されたエッジパルスの立ち上がりエッジpedge及びエッジパルス選択回路３０２で選択されたエッジパルスの立ち上がりエッジnedgeをラッチしてサンプリングパルスshp,shdを出力するＲＳラッチ回路３０３とを含む。 The pulse generation circuit 300 outputs sampling pulses shp and shd for correlated double sampling of a signal obtained from a solid-state image sensor, for example, and signals shpposloc and shdposloc from edge pulses input from the edge detection circuit 200. An edge pulse selection circuit 301 that selects and outputs an edge pulse of a predetermined phase that is set, and an edge pulse of a predetermined phase that is set by the signals shpnegloc and shdposloc from the edge pulse that is input from the edge detection circuit 200 Output edge pulse selection circuit 302, and rising edge pedge of the edge pulse selected by edge pulse selection circuit 301 and rising edge nedge of the edge pulse selected by edge pulse selection circuit 302 are latched to obtain sampling pulses shp, shd RS latch circuit 303 that outputs

図８は、図６に示す駆動装置４００の動作を説明するためのタイミングチャートである。
図８の中段に示すように、エッジ検出回路２００においてタイミング発生回路１００から出力される各クロックｐｕｌｓｅの立ち上がりエッジｅｄｇｅ［１，２，３，４，・・・］が抽出される。そして、図８の下段に示すように、パルス発生回路３００において、信号shpposlocで設定された所定の位相のエッジパルスpedgeと信号shpneglocで設定された所定の位相のエッジパルスnedgeが選択して出力され、エッジパルスpedgeの立ち上がりエッジとエッジパルスnedgeの立ち上がりエッジがＲＳラッチ回路３０３でラッチされて、サンプリングパルスshpが出力される。 FIG. 8 is a timing chart for explaining the operation of drive device 400 shown in FIG.
As shown in the middle part of FIG. 8, the edge detection circuit 200 extracts the rising edge edge [1, 2, 3, 4,...] Of each clock pulse output from the timing generation circuit 100. Then, as shown in the lower part of FIG. 8, the pulse generation circuit 300 selects and outputs an edge pulse pedge having a predetermined phase set by the signal shposposloc and an edge pulse nedge having a predetermined phase set by the signal shpnegloc. The rising edge of the edge pulse pedge and the rising edge of the edge pulse nedge are latched by the RS latch circuit 303, and the sampling pulse shp is output.

尚、駆動装置４００によって生成するパルスは上記サンプリングパルスshp, shdに限らず、固体撮像素子を駆動するための駆動パルスや、信号処理回路を駆動するための駆動パルス等を生成することも可能である。又、タイミング発生回路１００は、図６に示す構成の駆動装置に限らず、公知の駆動装置に用いることが可能である。 The pulses generated by the driving device 400 are not limited to the sampling pulses shp and shd, but can also generate a driving pulse for driving the solid-state imaging device, a driving pulse for driving the signal processing circuit, and the like. is there. Further, the timing generation circuit 100 is not limited to the driving device having the configuration shown in FIG. 6, but can be used for a known driving device.

本発明の第一実施形態を説明するためのタイミング発生回路の概略構成を示すブロック図The block diagram which shows schematic structure of the timing generation circuit for describing 1st embodiment of this invention 図１に示す遅延装置内部の概略構成を示すブロック図The block diagram which shows schematic structure inside the delay apparatus shown in FIG. 図２に示す各遅延回路内部の概略構成を示すブロック図FIG. 2 is a block diagram showing a schematic configuration inside each delay circuit shown in FIG. タイミング発生回路の動作を説明するためのタイミングチャートTiming chart for explaining the operation of the timing generation circuit 図４に示した基準クロックｃｋ２の生成過程を説明するためのタイミングチャートTiming chart for explaining the generation process of the reference clock ck2 shown in FIG. 本発明の第二実施形態を説明するための駆動装置内部の概略構成を示すブロック図The block diagram which shows schematic structure inside the drive device for demonstrating 2nd embodiment of this invention. 本発明の第二実施形態を説明するための駆動装置のエッジ検出回路を説明するための図The figure for demonstrating the edge detection circuit of the drive device for describing 2nd embodiment of this invention 図６に示す駆動装置の動作を説明するためのタイミングチャートTiming chart for explaining the operation of the driving device shown in FIG.

Explanation of symbols

１００タイミング発生回路
１ＤＬＬ回路
２ＤＬＬ制御部
２０遅延装置
２１遅延回路
２１０，２１１遅延素子
２１２変更部
３０位相比較部
４０遅延制御部
ｃｋ入力クロック
ｆｒｅｑ基準クロック切り替え信号
ｃｋ２基準クロック
ｃｋ_ｄｅｌ遅延クロック
ｐｕｌｓｅタイミングクロック
ｓｔｏｐ位相比較部停止信号
ｖｃｎｔ遅延時間制御信号 100 timing generation circuit 1 DLL circuit 2 DLL control unit 20 delay device 21 delay circuits 210 and 211 delay element 212 changing unit 30 phase comparison unit 40 delay control unit ck input clock freq reference clock switching signal ck2 reference clock ck_del delay clock pulse timing clock stop Phase comparison unit stop signal vcnt Delay time control signal

Claims

Reference clock output means for outputting a reference clock, a plurality of cascaded delay circuits each outputting a delayed clock obtained by delaying the reference clock, a delay clock output from the delay circuit at the final stage, and the reference clock a timing generating circuit including a comparator means for comparing the bets,
The reference clock output means can switch a cycle of the reference clock according to a switching signal instructing switching of the reference clock.
Each of the plurality of stages of delay circuits includes a plurality of delay elements and delay element number changing means for changing the number of delay elements connected between input and output in accordance with the switching signal,
Delay control means for controlling the delay times of all the delay elements included in the plurality of delay circuits based on the comparison result of the comparison means;
A timing generation circuit for outputting a signal output from each of the plurality of stages of delay circuits to the outside ;

The timing generation circuit according to claim 1,
A timing generation circuit comprising comparison stop control means for performing control to stop the comparison means until the number of delay elements is changed in response to an input of the switching signal.

The timing generation circuit according to claim 2,
The delay control means is a timing generation circuit for continuously performing the control performed immediately before the comparison means stops even after the comparison means is stopped.

A timing generation circuit according to claim 2 or 3,
The timing generation circuit, wherein the reference clock output means stops outputting the reference clock according to the input of the switching signal and starts outputting the reference clock simultaneously with the change of the number of the delay elements.