JP4522292B2

JP4522292B2 - Image processing apparatus and image processing method

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Publication number: JP4522292B2
Application number: JP2005065649A
Authority: JP
Inventors: 和希村上
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2005-03-09
Filing date: 2005-03-09
Publication date: 2010-08-11
Anticipated expiration: 2025-03-09
Also published as: JP2006252014A

Description

本発明は、画像処理装置及び画像処理方法に関し、特に、種々の処理を行うＰＤＬ画像処理装置に関する。 The present invention relates to an image processing apparatus and an image processing method, and more particularly to a PDL image processing apparatus that performs various processes.

画像処理装置としての従来の複写機は、ＰＤＬ（Page-description language：ページ記述言語）言語で記述されたＰＤＬ画像からラスタ画像を生成するＰＤＬ言語処理の機能を有する画像処理回路を備える（例えば、特許文献１）。複写機は、ＰＤＬ言語処理を行う場合、ＰＤＬ画像のオブジェクトのエッジ検出処理、重なり判定処理、及び彩色処理等を実行する必要であるので、これらの処理を夫々実行する複数の機能回路ブロックを備えると共に、当該機能回路ブロックにパイプライン処理を実行させることによってＰＤＬ言語処理を行う。具体的には、従来のＰＤＬ画像処理装置は、エッジ検出機能回路ブロック、レベル判定機能回路ブロック、及び彩色機能回路ブロックを備え、これらは順に接続されて、３段のパイプライン処理を実行している。各機能回路ブロックは、夫々前段に接続された機能回路ブロックから出力された起動信号を受信すると、処理に必要なパラメータや画像データを読み込み、実行すべき各処理を開始する。 A conventional copying machine as an image processing apparatus includes an image processing circuit having a PDL language processing function for generating a raster image from a PDL image described in a PDL (Page-description language) language (for example, Patent Document 1). When performing PDL language processing, the copying machine needs to execute edge detection processing, overlap determination processing, coloring processing, and the like of an object of a PDL image, and thus includes a plurality of functional circuit blocks that respectively execute these processing. At the same time, PDL language processing is performed by causing the functional circuit block to execute pipeline processing. Specifically, the conventional PDL image processing apparatus includes an edge detection function circuit block, a level determination function circuit block, and a coloring function circuit block, which are connected in order to execute three-stage pipeline processing. Yes. When each function circuit block receives the activation signal output from the function circuit block connected to the preceding stage, each function circuit block reads parameters and image data necessary for the process and starts each process to be executed.

エッジ検出機能回路ブロックは、入力されたＰＤＬ画像データ中の各オブジェクトのエッジをトラッキングし、トラッキングが終了した後、後段のレベル判定機能ブロックを起動させる。 The edge detection function circuit block tracks the edge of each object in the input PDL image data, and activates the subsequent level determination function block after the tracking is completed.

レベル判定機能回路ブロックは、エッジ検出機能回路ブロックがトラッキングした各オブジェクトのエッジ情報に基づき、各オブジェクト間の重なりを判定すると共に可視オブジェクトを決定した後、後段の彩色機能回路ブロックを起動させる。 The level determination function circuit block determines the overlap between the objects based on the edge information of each object tracked by the edge detection function circuit block, determines the visible object, and then activates the subsequent color function circuit block.

彩色機能回路ブロックは、レベル判定機能回路ブロックによって決定された可視オブジェクトの彩色処理を行う。 The coloring function circuit block performs coloring processing of the visible object determined by the level determination function circuit block.

ＰＤＬ言語処理を実行する画像処理システムに要求される処理や制御は、複雑化しているので、処理や制御を行う画像処理回路には、大規模なプロセッサが搭載されている。 Since processing and control required for an image processing system that executes PDL language processing are complicated, a large-scale processor is mounted on an image processing circuit that performs processing and control.

全ての機能回路ブロックの動作速度が等しく、画像データ２０１，２０２，２０３，２０４，２０５が順に入力されるときは、各機能回路ブロックのパイプライン処理によって図４のように処理される。
特開２０００−１４９０３５号公報 When the operation speeds of all the functional circuit blocks are equal and the image data 201, 202, 203, 204, and 205 are sequentially input, the processing is performed as shown in FIG. 4 by the pipeline processing of each functional circuit block.
JP 2000-149035 A

しかしながら、従来のＰＤＬ画像処理装置において、各機能回路ブロックが処理するデータ量及び処理内容は、処理を行う画像データによって異なるので、各機能回路ブロックのデータ処理時間は夫々異なり、また、ある特定の各機能回路ブロックの処理負荷が重い場合、その他の機能回路ブロックが待ち状態となるので、パイプラインストールが発生し、ＰＤＬ画像処理装置全体のスループットが低下する。 However, in the conventional PDL image processing apparatus, the amount of data processed by each functional circuit block and the processing content differ depending on the image data to be processed, so that the data processing time of each functional circuit block is different, and a certain specific circuit When the processing load of each functional circuit block is heavy, other functional circuit blocks are in a waiting state, so that pipeline installation occurs, and the throughput of the entire PDL image processing apparatus decreases.

また、ハードウェアによってＰＤＬ画像処理を行う場合、ＰＤＬ画像処理装置は、ＰＤＬ画像データのオブジェクト数の増加や、彩色に使用するパターンの複雑化に対応するために、多様な機能が必要となり、さらに、処理を高速化する場合は、ハードウェア内部に多量のバッファや演算回路が必要となり、もって回路規模が増大する。 In addition, when PDL image processing is performed by hardware, the PDL image processing apparatus needs various functions in order to cope with an increase in the number of objects of PDL image data and a complicated pattern used for coloring. In order to increase the processing speed, a large amount of buffers and arithmetic circuits are required in the hardware, which increases the circuit scale.

ある特定の機能回路ブロックの処理負荷が常に高いときに、ＰＤＬ画像処理装置全体のスループットを向上させるべく、処理負担の高い機能回路ブロックの処理の一部をソフトウェアによる処理に振り分けてエミュレートする場合、ハードウェアによる処理時間は、処理を行う画像データの部位によって変化するので、ハードウェア及びソフトウェアへの処理の振り分けを固定的に行うと、ソフトウェアが処理しない機能回路ブロックの処理のスループットが向上せず、必ずしもＰＤＬ画像処理装置全体のスループットを向上させるわけではない。 When emulating a part of the processing of a functional circuit block having a high processing load distributed by software in order to improve the throughput of the entire PDL image processing apparatus when the processing load of a specific functional circuit block is always high Since the processing time by hardware varies depending on the part of image data to be processed, if processing is fixedly distributed to hardware and software, the processing throughput of functional circuit blocks that are not processed by software is improved. However, the throughput of the entire PDL image processing apparatus is not necessarily improved.

また、パイプラインストールを引き起こす可能性がある機能回路ブロックの処理を全てソフトウェアによって同時に実行する場合、ソフトウェアによる処理はハードウェアによる処理に比べて低速であるので、ソフトウェアによる処理の終了がハードウェアによる処理の終了より遅れる可能性が高くなり、ソフトウェアとハードウェアで負荷分散を行うことができず、もってＰＤＬ言語処理の実行速度を高速化することができない。 Also, when all the processing of functional circuit blocks that may cause pipeline installation is executed simultaneously by software, the processing by software is slower than the processing by hardware, so the end of processing by software is the processing by hardware. There is a high possibility that the process will be delayed, and the load cannot be distributed between software and hardware, so that the execution speed of the PDL language processing cannot be increased.

本発明の目的は、パイプライン処理による画像処理を高速化することができる画像処理装置及び画像処理方法を提供することにある。 An object of the present invention is to provide an image processing apparatus and an image processing method capable of speeding up image processing by pipeline processing.

上記目的を達成するために、本発明の画像処理装置は、互いに直列に接続されると共に入力されるデータに夫々所定の画像処理をパイプラインで施す複数の機能回路ブロックと、前記複数の機能回路ブロックに接続された機能プロセッサとを備える画像処理装置において、前記機能プロセッサ及び前記複数の機能回路ブロックの稼動状態を判定する稼動状態判定手段と、前記判定された稼動状態に応じて前記所定の画像処理の少なくとも１つを前記機能プロセッサに行わせる制御を行う制御手段とを備え、前記複数の機能回路ブロックは、第１機能回路ブロックと、前記第１機能回路ブロックの後段に接続されると共に前記第１機能回路ブロックの出力データを受取る第２機能回路ブロックとを含み、前記制御手段は、前記出力データが前記第２機能回路ブロックにおいて処理待ちを起こすか否かを判別する判別手段を備え、前記処理待ちを起こすときは、前記出力データを前記機能プロセッサに送出することを特徴とする。
上記目的を達成するために、本発明の画像処理装置は、互いに直列に接続されると共に入力されるデータに夫々所定の画像処理をパイプラインで施す複数の機能回路ブロックと、前記複数の機能回路ブロックに接続された機能プロセッサとを備える画像処理装置において、前記機能プロセッサ及び前記複数の機能回路ブロックの稼動状態を判定する稼動状態判定手段と、前記判定された稼動状態に応じて前記所定の画像処理の少なくとも１つを前記機能プロセッサに行わせる制御を行う制御手段とを備え、前記制御手段は、前記機能プロセッサがコマンドの処理を行っているか否かを判別する他の判別手段を備え、前記機能プロセッサが前記コマンドの処理を行っているときは、前記機能プロセッサが行っている前記コマンドの処理を終了させると共に前記コマンドの処理を前記第１機能回路ブロックに行わせることを特徴とする。
上記目的を達成するために、本発明の画像処理装置は、互いに直列に接続されると共に入力されるデータに夫々所定の画像処理をパイプラインで施す複数の機能回路ブロックと、前記複数の機能回路ブロックに接続された機能プロセッサとを備える画像処理装置において、前記機能プロセッサ及び前記複数の機能回路ブロックの稼動状態を判定する稼動状態判定手段と、前記判定された稼動状態に応じて前記所定の画像処理の少なくとも１つを前記機能プロセッサに行わせる制御を行う制御手段とを備え、前記複数の機能回路ブロックは、第１機能回路ブロックと、前記第１機能回路ブロックの後段に接続される第２機能回路ブロックと、前記第２機能回路ブロックの後段に接続された第３機能回路ブロックを含み、前記機能プロセッサは、前記第１機能回路ブロック、前記第２機能回路ブロック、及び前記第３機能回路ブロックの各出力データに夫々優先順位を付加する優先順位付加手段を備えると共に、前記優先順位が付加された出力データを前記優先順位の順に処理することを特徴とする。
上記目的を達成するために、本発明の画像処理方法は、互いに直列に接続されると共に入力されるデータに夫々所定の画像処理をパイプラインで施す複数の機能回路ブロックと、前記複数の機能回路ブロックに接続された機能プロセッサとを備え、前記複数の機能回路ブロックは、第１機能回路ブロックと、前記第１機能回路ブロックの後段に接続されると共に前記第１機能回路ブロックの出力データを受取る第２機能回路ブロックとを含む画像処理装置の画像処理方法において、前記機能プロセッサ及び前記複数の機能回路ブロックの稼動状態を判定する稼動状態判定ステップと、前記判定された稼動状態に応じて前記所定の画像処理の少なくとも１つを前記機能プロセッサに行わせる制御を行う制御ステップとを備え、前記制御ステップは、前記出力データが前記第２機能回路ブロックにおいて処理待ちを起こすか否かを判別する判別ステップを備え、前記処理待ちを起こすときは、前記出力データを前記機能プロセッサに送出することを特徴とする。
上記目的を達成するために、本発明の画像処理方法は、互いに直列に接続されると共に入力されるデータに夫々所定の画像処理をパイプラインで施す複数の機能回路ブロックと、前記複数の機能回路ブロックに接続された機能プロセッサとを備える画像処理装置の画像処理方法において、前記機能プロセッサ及び前記複数の機能回路ブロックの稼動状態を判定する稼動状態判定ステップと、前記判定された稼動状態に応じて前記所定の画像処理の少なくとも１つを前記機能プロセッサに行わせる制御を行う制御ステップとを備え、前記制御ステップは、前記機能プロセッサがコマンドの処理を行っているか否かを判別する他の判別ステップを備え、前記機能プロセッサが前記コマンドの処理を行っているときは、前記機能プロセッサが行っている前記コマンドの処理を終了させると共に前記コマンドの処理を前記第１機能回路ブロックに行わせることを特徴とする。
上記目的を達成するために、本発明の画像処理方法は、互いに直列に接続されると共に入力されるデータに夫々所定の画像処理をパイプラインで施す複数の機能回路ブロックと、前記複数の機能回路ブロックに接続された機能プロセッサとを備え、前記複数の機能回路ブロックは、第１機能回路ブロックと、前記第１機能回路ブロックの後段に接続される第２機能回路ブロックと、前記第２機能回路ブロックの後段に接続された第３機能回路ブロックを含む画像処理装置の画像処理方法において、前記機能プロセッサ及び前記複数の機能回路ブロックの稼動状態を判定する稼動状態判定ステップと、前記判定された稼動状態に応じて前記所定の画像処理の少なくとも１つを前記機能プロセッサに行わせる制御を行う制御ステップと、前記第１機能回路ブロック、前記第２機能回路ブロック、及び前記第３機能回路ブロックの出力データに夫々異なる優先順位を付加する優先順位付加ステップを備え、前記優先順位が付加された出力データを前記優先順位の順に処理することを特徴とする。 In order to achieve the above object, an image processing apparatus according to the present invention includes a plurality of functional circuit blocks that are connected in series to each other and that perform predetermined image processing on input data in a pipeline, and the plurality of functional circuits. In an image processing apparatus comprising a functional processor connected to a block, an operational state determining means for determining operational states of the functional processor and the plurality of functional circuit blocks, and the predetermined image according to the determined operational state Bei example and control means for at least one performs control to perform the function processor of the processing, the plurality of functional circuit blocks includes a first functional circuit block is connected to the subsequent stage of the first functional circuit block A second functional circuit block that receives the output data of the first functional circuit block, and the control means includes the output data Comprising a discriminating means for discriminating whether or not cause pending in 2 functional circuit blocks, when causing the processing wait is characterized by sending the output data to the function processor.
In order to achieve the above object, an image processing apparatus according to the present invention includes a plurality of functional circuit blocks that are connected in series to each other and that perform predetermined image processing on input data in a pipeline, and the plurality of functional circuits. In an image processing apparatus comprising a functional processor connected to a block, an operational state determining means for determining operational states of the functional processor and the plurality of functional circuit blocks, and the predetermined image according to the determined operational state Control means for performing control to cause the functional processor to perform at least one of processing, and the control means includes other determination means for determining whether or not the functional processor is processing a command, When the functional processor is processing the command, the processing of the command being performed by the functional processor is terminated. The process of Rutotomoni the command that is characterized in that to perform said first functional circuit block.
In order to achieve the above object, an image processing apparatus according to the present invention includes a plurality of functional circuit blocks that are connected in series to each other and that perform predetermined image processing on input data in a pipeline, and the plurality of functional circuits. In an image processing apparatus comprising a functional processor connected to a block, an operational state determining means for determining operational states of the functional processor and the plurality of functional circuit blocks, and the predetermined image according to the determined operational state Control means for performing control to cause the functional processor to perform at least one of processing, wherein the plurality of functional circuit blocks are a first functional circuit block and a second connected to a subsequent stage of the first functional circuit block. A functional circuit block; and a third functional circuit block connected to a subsequent stage of the second functional circuit block, The first functional circuit block, the second functional circuit block, and the third functional circuit block are provided with priority adding means for adding a priority to each output data, and the output data to which the priority is added is output. it comprises treating the order of the priority.
To achieve the above object, images processing method of the present invention includes a plurality of functional circuit blocks for performing each predetermined image processing pipeline data input is connected in series with each other, the plurality of functional A functional processor connected to the circuit block , wherein the plurality of functional circuit blocks are connected to a first functional circuit block and a subsequent stage of the first functional circuit block and output data of the first functional circuit block. In the image processing method of the image processing apparatus including the received second functional circuit block, an operation state determination step for determining an operation state of the functional processor and the plurality of functional circuit blocks, and the operation state determination step according to the determined operation state e Bei a control step of performing control to perform the function processor at least one of the predetermined image processing, the control step Comprises a determination step of said output data to determine whether cause pending in the second functional circuit block, when causing the processing waiting, to characterized in that sending the output data to the function processor The
To achieve the above object, images processing method of the present invention includes a plurality of functional circuit blocks for performing each predetermined image processing pipeline data input is connected in series with each other, the plurality of functional In an image processing method of an image processing apparatus comprising a functional processor connected to a circuit block, an operating state determining step for determining operating states of the functional processor and the plurality of functional circuit blocks, and depending on the determined operating state And a control step for controlling the function processor to perform at least one of the predetermined image processing, wherein the control step determines whether or not the function processor is processing a command. And when the functional processor is processing the command, the functional processor Processing said command together with the process ends of the command that is characterized in that to perform said first functional circuit block that.
In order to achieve the above object, an image processing method of the present invention includes a plurality of functional circuit blocks connected in series and performing predetermined image processing on input data in a pipeline, and the plurality of functional circuits. A functional processor connected to the block, wherein the plurality of functional circuit blocks include a first functional circuit block, a second functional circuit block connected to a subsequent stage of the first functional circuit block, and the second functional circuit. In the image processing method of the image processing apparatus including the third functional circuit block connected to the subsequent stage of the block, an operating state determining step for determining operating states of the functional processor and the plurality of functional circuit blocks, and the determined operation A control step for performing control to cause the functional processor to perform at least one of the predetermined image processing according to a state; and A priority adding step for adding different priorities to the output data of the functional circuit block, the second functional circuit block, and the third functional circuit block, respectively. It processes in order.

本発明によれば、プロセッサ及び複数の機能回路ブロックの稼動状態を判定し、判定された稼動状態に応じて所定の画像処理の少なくとも１つをプロセッサに行わせる制御を行うので、パイプライン処理による画像処理を高速化することができる。 According to the present invention, the operation state of the processor and the plurality of functional circuit blocks is determined, and control is performed to cause the processor to perform at least one of predetermined image processing according to the determined operation state. Image processing can be speeded up.

以下、本発明の実施の形態を図面を用いて詳述する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図１は、本発明の実施の形態に係る画像処理装置の構成を概略的に示すブロック図である。 FIG. 1 is a block diagram schematically showing a configuration of an image processing apparatus according to an embodiment of the present invention.

図１において、画像処理装置としてのＰＤＬ画像処理装置１は、プロセッサ４００と、データバス８，１１、コマンドバス５、及びプロセッサ制御線１７を介してプロセッサ４００と接続された第１機能回路ブロック１００と、データバス９，１２及びプロセッサ制御線１８を介してプロセッサ４００に接続されると共にコマンドバス６及びブロック制御線１５を介して第１機能回路ブロック１００に接続された第２機能回路ブロック２００と、データバス１０，１３を介して第２機能回路ブロック２００に接続されると共にコマンドバス７及びブロック制御線１６を介して第２機能回路ブロック２００に接続された第３機能回路ブロック３００と、データバス１９に接続されたシステムメモリ５００とを備え、プロセッサ４００、第３機能回路ブロック１４は、夫々データバス２０，１４を介してデータバス１９に接続される。 In FIG. 1, a PDL image processing apparatus 1 as an image processing apparatus includes a processor 400, a first functional circuit block 100 connected to the processor 400 via data buses 8 and 11, a command bus 5, and a processor control line 17. And a second functional circuit block 200 connected to the processor 400 via the data buses 9 and 12 and the processor control line 18 and connected to the first functional circuit block 100 via the command bus 6 and the block control line 15; A third functional circuit block 300 connected to the second functional circuit block 200 via the data buses 10 and 13 and connected to the second functional circuit block 200 via the command bus 7 and the block control line 16; A system memory 500 connected to the bus 19, and a processor 400, a third function Road block 14 is connected to the data bus 19 via the respective data bus 20, 14.

第１機能回路ブロック１００は、入力されたＰＤＬ画像データ中のオブジェクトのエッジをトラッキングして各オブジェクトのエッジ検出を行い、第２機能回路ブロック２００は、第１機能回路ブロック１００によって検出された各オブジェクトのエッジの情報に基づき、各オブジェクト間の重なりを判定すると共に可視オブジェクトを決定するレベル判定を行い、第３機能回路ブロック３００は、第２機能回路ブロック２００によって決定された可視オブジェクトの彩色処理を行い、プロセッサ４００は、コマンド受信バッファ（不図示）を備え各機能回路ブロック１００，２００，３００の処理をソフトウェアによってエミュレートすると共にＰＤＬ画像処理装置１全体の初期化及びエラー処理等を行う。 The first functional circuit block 100 performs edge detection of each object by tracking the edge of the object in the input PDL image data, and the second functional circuit block 200 detects each edge detected by the first functional circuit block 100. Based on the information on the edge of the object, the overlapping between the respective objects and the level determination for determining the visible object are performed, and the third functional circuit block 300 performs the coloring process of the visible object determined by the second functional circuit block 200. The processor 400 includes a command reception buffer (not shown) and emulates the processing of each functional circuit block 100, 200, 300 by software, and performs initialization and error processing of the entire PDL image processing apparatus 1.

第１機能回路ブロック１００は、プロセッサ４００の処理結果及び出力データをコマンドとしてデータバス８を介して受信し、プロセッサ４００が送出したコマンドをコマンドバス５を介して受信し、プロセッサ４００のコマンド受信バッファの状態を示すプロセッサ制御信号をプロセッサ制御線１７を介して受信し、第２機能回路ブロック２００のコマンド受信バッファである後述するコマンドバッファ２０１の状態を示すブロック制御信号をブロック制御線１５を介して受信する。 The first functional circuit block 100 receives the processing result and output data of the processor 400 as commands via the data bus 8, receives the command sent by the processor 400 via the command bus 5, and receives the command reception buffer of the processor 400. The processor control signal indicating the state of the command buffer 201 is received via the processor control line 17, and the block control signal indicating the state of the command buffer 201, which will be described later, which is the command reception buffer of the second functional circuit block 200, is received via the block control line 15. Receive.

第２機能回路ブロック２００は、プロセッサ４００の処理結果及びコマンドをデータバス９を介して受信し、第１機能回路ブロック１００が送出したコマンドをコマンドバス６を介して受信し、プロセッサ４００のコマンド受信バッファの状態を示すプロセッサ制御信号をプロセッサ制御線１８を介して受信し、第３機能回路ブロック３００のコマンド受信バッファの状態を示すブロック制御信号をブロック制御線１６を介して受信する。 The second functional circuit block 200 receives the processing result and command of the processor 400 via the data bus 9, receives the command sent by the first functional circuit block 100 via the command bus 6, and receives the command of the processor 400. A processor control signal indicating the state of the buffer is received via the processor control line 18, and a block control signal indicating the state of the command reception buffer of the third functional circuit block 300 is received via the block control line 16.

第３機能回路ブロック３００は、プロセッサ４００の処理結果及びコマンドをデータバス１０を介して受信し、第２機能回路ブロック２００が送出したコマンドをコマンドバス７を介して受信し、コマンドをデータバス１４を介してシステムバス１９に送出する。 The third functional circuit block 300 receives the processing result and command of the processor 400 via the data bus 10, receives the command sent by the second functional circuit block 200 via the command bus 7, and receives the command via the data bus 14. To the system bus 19.

図２は、図１のＰＤＬ画像処理装置の構成を詳細に示すブロック図である。 FIG. 2 is a block diagram showing in detail the configuration of the PDL image processing apparatus of FIG.

図２において、第１機能回路ブロック１００は、コマンドバス５に接続されたコマンドバッファ１０１と、コマンドバッファ２０１に接続されたコマンド制御部１０２と、データバス８及びコマンドバッファ１０１が入力端に接続されたセレクタ１０３と、プロセッサ制御線１７に接続されると共にブロック制御線１５を介して後述するコマンド制御部２０２に接続された出力制御部１０５と、セレクタ１０３の出力端及び出力制御部１０５に接続された演算回路１０４と、演算回路１０４及び出力制御部１０５が入力端に接続されると共にデータバス１１及び後述するコマンドバッファ２０１が出力端に接続されたセレクタ１０６とを備える。 In FIG. 2, the first functional circuit block 100 includes a command buffer 101 connected to the command bus 5, a command control unit 102 connected to the command buffer 201, a data bus 8 and a command buffer 101 connected to input terminals. Connected to the selector 103, the processor control line 17, and the output control unit 105 connected to the command control unit 202 (to be described later) via the block control line 15, and the output terminal of the selector 103 and the output control unit 105. The arithmetic circuit 104, the arithmetic circuit 104 and the output control unit 105 are connected to the input terminal, and the selector 106 is connected to the data bus 11 and a command buffer 201 (to be described later) connected to the output terminal.

第２機能回路ブロック２００は、コマンドバス６に接続されたコマンドバッファ２０１と、コマンドバッファ２０１及びブロック制御線１５に接続されたコマンド制御部２０２と、データバス９及びコマンドバッファ２０１が入力端に接続されたセレクタ２０３と、プロセッサ制御線１８に接続されると共にブロック制御線１６を介して第３機能回路ブロック３００が備えるコマンド制御部（不図示）に接続された出力制御部２０５と、セレクタ２０３の出力端及び出力制御部２０５に接続された演算回路２０４と、演算回路２０４及び出力制御部２０５が入力端に接続されると共にデータバス１２及び第３機能回路ブロック３００が備えるコマンドバッファ（不図示）が出力端に接続されたセレクタ２０６とを備える。 The second functional circuit block 200 includes a command buffer 201 connected to the command bus 6, a command control unit 202 connected to the command buffer 201 and the block control line 15, and a data bus 9 and a command buffer 201 connected to the input terminals. Connected to the processor control line 18, the output control unit 205 connected to the command control unit (not shown) included in the third functional circuit block 300 via the block control line 16, and the selector 203 An arithmetic circuit 204 connected to the output terminal and the output control unit 205, and a command buffer (not shown) provided in the data bus 12 and the third functional circuit block 300 while the arithmetic circuit 204 and the output control unit 205 are connected to the input terminal. Includes a selector 206 connected to the output terminal.

第３機能回路ブロック３００も、第１機能回路ブロック１００及び第２機能回路ブロック２００と同様の構成である。 The third functional circuit block 300 also has the same configuration as the first functional circuit block 100 and the second functional circuit block 200.

セレクタ１０３は、コマンドバッファ１０１の出力及びプロセッサ４００の出力の一方を出力し、演算回路１０４は、入力されたデータのエッジ検出演算を行い、セレクタ１０６は、出力制御部１０５の制御に基づいて、演算回路１０４によって演算されたデータを、プロセッサ４００及びコマンドバッファ２０１の一方に出力する。 The selector 103 outputs one of the output of the command buffer 101 and the output of the processor 400, the arithmetic circuit 104 performs an edge detection calculation of the input data, and the selector 106 is based on the control of the output control unit 105. Data calculated by the arithmetic circuit 104 is output to one of the processor 400 and the command buffer 201.

出力制御部１０５は、プロセッサ４００のコマンドバッファの空き状況情報であるプロセッサ制御信号をプロセッサ４００から受信し、コマンドバッファ２０１の空き状況情報であるブロック制御信号をコマンド制御部２０２から受信し、受信したプロセッサ制御信号及びブロック制御信号に基づいてセレクタ１０６を制御する。 The output control unit 105 receives a processor control signal, which is information about the availability of the command buffer of the processor 400, from the processor 400, and receives a block control signal, which is information about the availability of the command buffer 201, from the command control unit 202. The selector 106 is controlled based on the processor control signal and the block control signal.

コマンド制御部２０２は、コマンドバッファ２０１の空き状態情報を出力制御部１０５に知らせ、セレクタ２０３は、コマンドバッファ２０１の出力及びプロセッサ４００の出力の一方を出力し、演算回路２０４は、入力されたデータのレベル判定演算を行い、セレクタ２０６は、出力制御部２０５の制御に基づいて、演算回路２０４によって演算されたデータを、プロセッサ４００及び第３機能回路ブロック３００が備えるコマンドバッファの一方に出力する。 The command control unit 202 informs the output control unit 105 of the availability information of the command buffer 201, the selector 203 outputs one of the output of the command buffer 201 and the output of the processor 400, and the arithmetic circuit 204 receives the input data The selector 206 outputs the data calculated by the arithmetic circuit 204 to one of the command buffers included in the processor 400 and the third functional circuit block 300 based on the control of the output control unit 205.

出力制御部２０５は、プロセッサ４００のコマンドバッファの空き状況情報であるプロセッサ制御信号をプロセッサ４００から受信し、第３機能回路ブロック３００が備えるコマンドバッファの空き状況情報であるブロック制御信号を第３機能回路ブロック３００が備えるコマンド制御部から受信し、受信したプロセッサ制御信号及びブロック制御信号に基づいてセレクタ２０６を制御する。 The output control unit 205 receives a processor control signal that is command buffer availability information of the processor 400 from the processor 400, and receives a block control signal that is command buffer availability information included in the third functional circuit block 300 as a third function. The selector 206 is controlled based on the received processor control signal and block control signal received from the command control unit included in the circuit block 300.

プロセッサ４００は、各機能ブロック１００，２００，３００の処理をエミュレートして、各機能ブロック１００，２００，３００から夫々送られるコマンドに所定の処理を施す。 The processor 400 emulates the processing of each functional block 100, 200, 300, and performs predetermined processing on the command sent from each functional block 100, 200, 300.

入力されたＰＤＬ画像データの中のオブジェクトは、各機能回路ブロック１００，２００，３００によるパイプライン処理によって逐次的に処理されるが、その際、各機能回路ブロック１００，２００，３００は、夫々後段の機能回路ブロックにＰＤＬ画像データへのポインタ及び処理モード等、処理に必要となる情報を含むコマンドを送出する。 Objects in the input PDL image data are sequentially processed by pipeline processing by the functional circuit blocks 100, 200, and 300. At this time, the functional circuit blocks 100, 200, and 300 A command including information necessary for processing, such as a pointer to PDL image data and a processing mode, is sent to the functional circuit block.

図２のＰＤＬ画像処理装置１によれば、出力制御部１０５は、プロセッサ４００のコマンドバッファの空き状況情報であるプロセッサ制御信号と、コマンドバッファ２０１の空き状況情報であるブロック制御信号とに基づいてセレクタ１０６を制御するので、ソフトウェアとハードウェアで負荷分散を行うことによりＰＤＬ画像処理装置１全体のスループットを向上させることができ、もってＰＤＬ画像処理装置１全体の処理速度を高速化することができる。 According to the PDL image processing apparatus 1 of FIG. 2, the output control unit 105 is based on a processor control signal that is command buffer availability information of the processor 400 and a block control signal that is command buffer 201 availability information. Since the selector 106 is controlled, the throughput of the entire PDL image processing apparatus 1 can be improved by distributing the load by software and hardware, and thus the processing speed of the entire PDL image processing apparatus 1 can be increased. .

また、ＰＤＬ画像処理装置１の回路規模を増大させることなく複雑な画像に対応することができるので、ＰＤＬ画像処理装置１全体のコストパフォーマンスの低下を防ぐことができる。 In addition, since it is possible to deal with complicated images without increasing the circuit scale of the PDL image processing apparatus 1, it is possible to prevent a decrease in cost performance of the entire PDL image processing apparatus 1.

図３は、図２における第１機能回路ブロックによって実行されるコマンド処理の手順を示すフローチャートである。 FIG. 3 is a flowchart showing a procedure of command processing executed by the first functional circuit block in FIG.

図３において、第１機能回路ブロック１００は、コマンドバッファ１０１に有効なコマンドが入力されると（ステップＳ４０１でＹＥＳ）、入力されたコマンドが有する制御情報をデコードする(ステップＳ４０２)。このとき、制御情報中のコマンド出力先ビットには、第１機能回路ブロック１００が直前に出力したコマンドの出力先情報が含まれており、当該出力先情報を参照して、プロセッサ４００が、入力されたコマンドより古いコマンドの処理を行っているか否かを判別し(ステップＳ４０３)、プロセッサ４００が、入力されたコマンドより古いコマンドの処理を行っているときは、プロセッサ４００の処理状態を参照して、プロセッサ４００が、入力されたコマンドより古いコマンドの処理を終了したか否かを判別し(ステップＳ４０４)（他の判別手段）、入力されたコマンドより古いコマンドの処理が終了しているときは、プロセッサ４００からデータバス８を介して、入力されたコマンドより古いコマンドの処理結果を読み込み（ステップＳ４０５）、出力制御部１０５は、ブロック制御信号線１５と、プロセッサ制御信号線１７からの信号に基づいて、プロセッサ４００と第２機能回路ブロック２００の少なくとも一方にコマンド受信可能なバッファがあるか否かを判別する（ステップＳ４０６）。 In FIG. 3, when a valid command is input to the command buffer 101 (YES in step S401), the first functional circuit block 100 decodes control information included in the input command (step S402). At this time, the command output destination bit in the control information includes the output destination information of the command output immediately before by the first functional circuit block 100, and the processor 400 refers to the output destination information to input the command. It is determined whether or not a command older than the input command is being processed (step S403), and when the processor 400 is processing a command older than the input command, the processing state of the processor 400 is referred to. Then, the processor 400 determines whether or not the processing of the command older than the input command has ended (step S404) (other determination means), and the processing of the command older than the input command has ended. Reads the processing result of the command older than the input command from the processor 400 via the data bus 8 (step S4). 05) The output control unit 105 determines whether there is a buffer capable of receiving a command in at least one of the processor 400 and the second functional circuit block 200 based on the signal from the block control signal line 15 and the processor control signal line 17. Is determined (step S406).

ステップＳ４０６の判別の結果、プロセッサ４００と第２機能回路ブロック２００の少なくとも一方にコマンド受信可能なバッファがないときは、プロセッサ４００のコマンドバッファとコマンドバッファ２０１の少なくとも一方が空くまでステップＳ４０６の処理を繰り返して待機（ストール）し、プロセッサ４００と第２機能回路ブロック２００の少なくとも一方にコマンド受信可能なバッファがあるときは、コマンドバッファ２０１にコマンド受信可能なバッファがあるか否かを判別し(ステップＳ４０７)（稼動状態判定手段、制御手段、判別手段）、コマンドバッファ２０１にコマンド受信可能なバッファがないとき、つまり、第１機能回路ブロック１００からの出力コマンドを第２機能回路ブロック２００が受信できない現象であるパイプラインのストールが起こったときは、プロセッサ４００にデータバス１１を介してコマンドを出力し（ステップＳ４１３）、プロセッサ４００へのコマンド出力があったことを示すフラグを出力制御部１０５に設定し、第１機能回路ブロック１００が次に出力するコマンドの制御情報に、第１機能回路ブロック１００が直前に出力したコマンドの出力先がプロセッサ４００であることを示す出力先情報を付加して（ステップＳ４１４）、本処理を終了する。 If it is determined in step S406 that at least one of the processor 400 and the second functional circuit block 200 does not have a buffer capable of receiving a command, the process of step S406 is performed until at least one of the command buffer and the command buffer 201 of the processor 400 is free. When the processor 400 and the second functional circuit block 200 have a buffer capable of receiving a command, it is determined whether or not the command buffer 201 has a buffer capable of receiving a command (step). S407) (Operating state determination means, control means, determination means), when there is no buffer capable of receiving commands in the command buffer 201 , that is, the second functional circuit block 200 cannot receive an output command from the first functional circuit block 100. Phenomenon When a pipeline stall occurs, a command is output to the processor 400 via the data bus 11 (step S413), and a flag indicating that a command is output to the processor 400 is set in the output control unit 105. Output destination information indicating that the output destination of the command output immediately before by the first functional circuit block 100 is the processor 400 is added to the control information of the command output next by the first functional circuit block 100 (step S414). ), This process is terminated.

ステップＳ４０７の判別の結果、コマンドバッファ２０１にコマンド受信可能なバッファがあるときは、コマンドバス６を介してコマンドバッファ２０１にコマンドを出力して（ステップＳ４０８）、本処理を終了する。 If it is determined in step S407 that there is a buffer capable of receiving commands in the command buffer 201, the command is output to the command buffer 201 via the command bus 6 (step S408), and this process is terminated.

ステップＳ４０３の判別の結果、プロセッサ４００が、入力されたコマンドより古いコマンドの処理を行っていないときは、演算回路１０４は、入力されたコマンドに対する演算を行い(ステップＳ４０９)、ステップＳ４０６以降の処理を実行して第２機能回路ブロック２００及びプロセッサ４００のいずれか一方にコマンドを出力する。 As a result of the determination in step S403, when the processor 400 is not processing a command older than the input command, the arithmetic circuit 104 performs an operation on the input command (step S409), and the processing after step S406 To output a command to one of the second functional circuit block 200 and the processor 400.

ステップＳ４０４の判別の結果、入力されたコマンドより古いコマンドの処理が終了していないときは、データバス１１を用いてプロセッサ４００の処理を中断し（ステップＳ４１０）、演算回路１０４は、データバス８を介してプロセッサ４００に出力されたコマンドを読み込み（ステップＳ４１１）、読み込まれたコマンドに対応する所定の演算を行って（ステップＳ４１２）、ステップＳ４０６以降の処理を実行して、第２機能回路ブロック２００及びプロセッサ４００のいずれか一方にコマンドを出力する。これにより、第１機能回路ブロック１００は、プロセッサ４００が処理しているコマンドを優先して処理することができ、もってＰＤＬ画像処理装置１全体のスループットを向上させることができる。 As a result of the determination in step S404, if the processing of the command older than the input command has not been completed, the processing of the processor 400 is interrupted using the data bus 11 (step S410), and the arithmetic circuit 104 causes the data bus 8 to The command output to the processor 400 is read (step S411), a predetermined calculation corresponding to the read command is performed (step S412), and the processing after step S406 is executed to obtain the second functional circuit block. A command is output to one of the processor 200 and the processor 400. As a result, the first functional circuit block 100 can preferentially process the command being processed by the processor 400, thereby improving the overall throughput of the PDL image processing apparatus 1.

図３のフローチャートは、第１機能回路ブロック１００に入力されたコマンドの処理の手順を示しているが、第２機能回路ブロック２００入力されたコマンドも同様に処理される。 The flowchart of FIG. 3 shows the processing procedure of the command input to the first functional circuit block 100, but the command input to the second functional circuit block 200 is processed in the same manner.

プロセッサ４００は、図３のコマンド処理により、第１機能回路ブロック１００、第２機能回路ブロック２００、及び第３機能回路ブロック３００から出力されたコマンドを、夫々データバス１１，１２，１３を介して受信し、当該コマンドの処理を行うが、この際、受信したコマンドに優先順位をつけ（優先順位付加手段）、優先順位の高いコマンドを優先して処理する。これにより、各機能回路ブロック及びプロセッサ４００によってコマンドを処理する際、時分割処理よりも速く処理することができ、パイプラインストールが起きたときの待ち時間を短くすることができ、もって効率よく負荷分散を行うことができると共にＰＤＬ画像処理装置１全体のスループットを向上させることができる。 The processor 400 sends the commands output from the first functional circuit block 100, the second functional circuit block 200, and the third functional circuit block 300 through the data buses 11, 12, and 13 by the command processing of FIG. The received command is processed and the command is processed. At this time, a priority is given to the received command (priority adding means), and a command having a higher priority is preferentially processed. As a result, when the command is processed by each functional circuit block and the processor 400, the command can be processed faster than the time-sharing process, the waiting time when the pipeline installation occurs can be shortened, and the load can be distributed efficiently. And the overall throughput of the PDL image processing apparatus 1 can be improved.

また、プロセッサ４００は小規模なものであり、各機能回路ブロックは、プロセッサ４００がアイドル状態のときにコマンドをプロセッサ４００に出力して負荷分散を行うので、処理する画像の部位によってコマンドの処理内容や処理負荷が変化するＰＤＬ画像処理装置１においても、少ない追加回路で複雑な画像に対する処理速度を向上させることができる。 The processor 400 is a small-scale processor, and each functional circuit block outputs a command to the processor 400 when the processor 400 is in an idle state to perform load distribution. Even in the PDL image processing apparatus 1 in which the processing load changes, the processing speed for a complex image can be improved with a small number of additional circuits.

さらに、画像処理が複数の機能回路ブロックに分割された場合においても、画像処理回路内の負荷状況に応じて必要な部分の負荷分散を行うことができ、ＰＤＬ画像処理装置１全体のスループットをより向上させることができる。 Furthermore, even when the image processing is divided into a plurality of functional circuit blocks, it is possible to perform load distribution of necessary portions according to the load status in the image processing circuit, and to further increase the throughput of the PDL image processing apparatus 1 as a whole. Can be improved.

図３の処理によれば、コマンドバッファ２０１にコマンド受信可能なバッファがないときは（ステップＳ４０７でＮＯ）、プロセッサ４００にデータバス１１を介してコマンドを出力し（ステップＳ４１３）、コマンドバッファ２０１にコマンド受信可能なバッファがあるときは、コマンドバス６を介してコマンドバッファ２０１にコマンドを出力する（ステップＳ４０８）ので、後段の機能回路ブロックの終了待ち時間を短縮することができ、負荷分散することができると共にＰＤＬ画像処理装置１全体のスループットを向上させることができ、もってＰＤＬ画像処理装置１全体の処理速度を高速化することができる。 According to the processing of FIG. 3, when there is no command receivable buffer in the command buffer 201 (NO in step S407), the command is output to the processor 400 via the data bus 11 (step S413), and the command buffer 201 is output. When there is a buffer capable of receiving a command, the command is output to the command buffer 201 via the command bus 6 (step S408). Therefore, the waiting time for ending the functional circuit block in the subsequent stage can be shortened and the load is distributed. In addition, the throughput of the entire PDL image processing apparatus 1 can be improved, and the processing speed of the entire PDL image processing apparatus 1 can be increased.

本実施の形態では、パイプライン処理を行う機能回路ブロックは３段であるが、３段に限ることはなく、何段であってもよい。 In this embodiment, the functional circuit block that performs pipeline processing is three stages, but is not limited to three stages, and may have any number of stages.

これにより、高負荷状態の機能回路ブロックがコマンド発行処理のための余分な処理を行う必要がなく、高付加状態の機能回路ブロックの処理が他の処理の割り込み等で中断されるのを防ぐことができる。 As a result, it is not necessary for the functional circuit block in the high load state to perform extra processing for command issue processing, and the processing of the functional circuit block in the high addition state is prevented from being interrupted by an interrupt of other processing. Can do.

また、本発明の目的は、実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）が記憶媒体に格納されたプログラムコードを読み出して実行することによっても達成される。 In addition, an object of the present invention is to supply a storage medium storing software program codes for realizing the functions of the embodiment to a system or apparatus, and a computer (or CPU, MPU, etc.) of the system or apparatus as a storage medium. This can also be achieved by reading and executing the stored program code.

この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施の形態の機能を実現することになり、そのプログラムコード及び該プログラムコードを記憶した記憶媒体は本発明を構成することになる。 In this case, the program code itself read from the storage medium realizes the functions of the above-described embodiments, and the program code and the storage medium storing the program code constitute the present invention.

又、プログラムコードを供給するための記憶媒体としては、例えば、フロッピー（登録商標）ディスク、ハードディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＤＶＤ−ＲＷ、ＤＶＤ＋ＲＷ、磁気テープ、不揮発性のメモリカード、ＲＯＭ等を用いることができる。または、プログラムコードをネットワークを介してダウンロードしてもよい。 Examples of the storage medium for supplying the program code include a floppy (registered trademark) disk, a hard disk, a magneto-optical disk, a CD-ROM, a CD-R, a CD-RW, a DVD-ROM, a DVD-RAM, and a DVD. -RW, DVD + RW, magnetic tape, nonvolatile memory card, ROM, etc. can be used. Alternatively, the program code may be downloaded via a network.

また、コンピュータが読み出したプログラムコードを実行することにより、上記実施の形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳ（オペレーティングシステム）等が実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれる。 Further, by executing the program code read by the computer, not only the functions of the above-described embodiments are realized, but also an OS (operating system) running on the computer based on an instruction of the program code. A case where part or all of the actual processing is performed and the functions of the above-described embodiments are realized by the processing is also included.

更に、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵ等が実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれる。 Further, after the program code read from the storage medium is written in a memory provided in a function expansion board inserted into the computer or a function expansion unit connected to the computer, the function expansion is performed based on the instruction of the program code. This includes the case where the CPU or the like provided in the board or the function expansion unit performs part or all of the actual processing, and the functions of the above-described embodiments are realized by the processing.

本発明の実施の形態に係るＰＤＬ画像処理装置の構成を概略的に示すブロック図である。1 is a block diagram schematically showing a configuration of a PDL image processing device according to an embodiment of the present invention. 図１のＰＤＬ画像処理装置の構成を詳細に示すブロック図である。It is a block diagram which shows the structure of the PDL image processing apparatus of FIG. 1 in detail. 図２における第１機能回路ブロックによって実行されるコマンド処理の手順を示すフローチャートである。3 is a flowchart showing a procedure of command processing executed by a first functional circuit block in FIG. 2. 従来のＰＤＬ画像処理装置におけるパイプライン処理を説明する図である。It is a figure explaining the pipeline process in the conventional PDL image processing apparatus.

Explanation of symbols

１ＰＤＬ画像処理装置
１００第１機能回路ブロック
２００第２機能回路ブロック
３００第３機能回路ブロック
４００プロセッサ
５００システムメモリ
５，６，７，１４コマンドバス
８，９，１０，１１，１２，１３データバス
１５，１６ブロック制御線
１７，１８プロセッサ制御線
１０１，２０１コマンドバッファ
１０２，２０２コマンド制御部
１０３，２０３セレクタ
１０４，２０４演算回路
１０５，２０５出力制御部 DESCRIPTION OF SYMBOLS 1 PDL image processing apparatus 100 1st functional circuit block 200 2nd functional circuit block 300 3rd functional circuit block 400 Processor 500 System memory 5, 6, 7, 14 Command bus 8, 9, 10, 11, 12, 13 Data bus 15, 16 Block control lines 17, 18 Processor control lines 101, 201 Command buffer 102, 202 Command control unit 103, 203 Selector 104, 204 Arithmetic circuit 105, 205 Output control unit

Claims

In an image processing apparatus comprising a plurality of functional circuit blocks connected in series with each other and performing predetermined image processing on input data in a pipeline, and a functional processor connected to the plurality of functional circuit blocks,
Operating state determination means for determining an operating state of the functional processor and the plurality of functional circuit blocks;
E Bei and control means for performing control to perform at least one of the predetermined image processing in accordance with the determined operating state to said function processor,
The plurality of functional circuit blocks include a first functional circuit block and a second functional circuit block connected to a subsequent stage of the first functional circuit block and receiving output data of the first functional circuit block;
The control means includes a determination means for determining whether or not the output data causes a processing wait in the second functional circuit block, and when the processing waits, the output data is sent to the functional processor. An image processing apparatus.

In an image processing apparatus comprising a plurality of functional circuit blocks connected in series with each other and performing predetermined image processing on input data in a pipeline, and a functional processor connected to the plurality of functional circuit blocks,
Operating state determination means for determining an operating state of the functional processor and the plurality of functional circuit blocks;
Control means for performing control to cause the functional processor to perform at least one of the predetermined image processing according to the determined operating state;
The control means includes other determination means for determining whether or not the functional processor is processing a command, and when the functional processor is processing the command, the functional processor is performing images processor you characterized in that to perform processing of the command to the first functional circuit block with the process ends the command.

In an image processing apparatus comprising a plurality of functional circuit blocks connected in series with each other and performing predetermined image processing on input data in a pipeline, and a functional processor connected to the plurality of functional circuit blocks,
Operating state determination means for determining an operating state of the functional processor and the plurality of functional circuit blocks;
Control means for performing control to cause the functional processor to perform at least one of the predetermined image processing according to the determined operating state;
The plurality of functional circuit blocks include a first functional circuit block, a second functional circuit block connected to the subsequent stage of the first functional circuit block, and a third functional circuit connected to the subsequent stage of the second functional circuit block. Including blocks,
The functional processor includes priority adding means for adding a priority to each output data of the first functional circuit block, the second functional circuit block, and the third functional circuit block, and the priority is added. images processor characterized by processing the output data in order of the priority.

Wherein the predetermined image processing, the image processing apparatus according to any one of claims 1 to 3, characterized in that a PDL image processing.

A plurality of functional circuit blocks connected in series to each other and performing predetermined image processing on input data in a pipeline, and a functional processor connected to the plurality of functional circuit blocks, the plurality of functional circuits In the image processing method of the image processing apparatus , the block includes a first functional circuit block and a second functional circuit block connected to a subsequent stage of the first functional circuit block and receiving output data of the first functional circuit block . ,
An operational state determination step of determining operational states of the functional processor and the plurality of functional circuit blocks;
E Bei a control step of performing control to perform at least one of the predetermined image processing in accordance with the determined operating state to said function processor,
The control step includes a determination step of determining whether or not the output data causes a process waiting in the second functional circuit block, and when the process waits, the output data is sent to the function processor. images processing how to said.

Image processing of an image processing apparatus comprising: a plurality of functional circuit blocks connected in series to each other and subjected to predetermined image processing on input data by a pipeline; and a functional processor connected to the plurality of functional circuit blocks In the method
An operational state determination step of determining operational states of the functional processor and the plurality of functional circuit blocks;
A control step of performing control to cause the functional processor to perform at least one of the predetermined image processing according to the determined operating state,
The control step includes another determination step of determining whether or not the functional processor is processing a command, and when the functional processor is processing the command, the functional processor is performing images processing how to characterized in that to perform the processing of the command to the first functional circuit block with the process ends the command.

A plurality of functional circuit blocks connected in series to each other and performing predetermined image processing on input data in a pipeline, and a functional processor connected to the plurality of functional circuit blocks, the plurality of functional circuits The block includes a first functional circuit block, a second functional circuit block connected to the subsequent stage of the first functional circuit block, and a third functional circuit block connected to the subsequent stage of the second functional circuit block. In the image processing method of the apparatus,
An operational state determination step of determining operational states of the functional processor and the plurality of functional circuit blocks;
A control step for performing control to cause the functional processor to perform at least one of the predetermined image processing according to the determined operating state;
A priority order adding step of adding different priorities to the output data of the first functional circuit block, the second functional circuit block, and the third functional circuit block,
Images processing how to characterized by processing the output data of the priority is added sequentially of the priority.

Wherein the predetermined image processing, image processing method according to any one of claims 5 to 7, characterized in that a PDL image processing.