JP4518771B2

JP4518771B2 - Manufacturing method of semiconductor device

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Publication number: JP4518771B2
Application number: JP2003332539A
Authority: JP
Inventors: 一郎山本
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2003-09-24
Filing date: 2003-09-24
Publication date: 2010-08-04
Anticipated expiration: 2023-09-24
Also published as: JP2005101238A

Description

この発明は、半導体装置の製造方法に係り、詳しくは、多結晶ＳｉＧｅ（シリコンゲルマニウム）層およびこの多結晶ＳｉＧｅ層を覆う多結晶Ｓｉ層を含むゲート電極を有するＭＩＳ（Metal Insulator Semiconductor）型トランジスタにより構成される半導体装置の製造方法に関する。 The present invention relates to a method of manufacturing a semiconductor device, and more specifically, by a MIS (Metal Insulator Semiconductor) transistor having a polycrystalline SiGe (silicon germanium) layer and a gate electrode including the polycrystalline Si layer covering the polycrystalline SiGe layer. The present invention relates to a method for manufacturing a semiconductor device.

半導体装置の代表として知られているＬＳＩ（大規模集積回路）は、ほとんどが集積度の点で優れているＭＯＳ型(Metal Oxide Semiconductor)型トランジスタによって構成されているが、最近のＭＯＳ製造技術の進歩につれて性能の向上が著しくなっている。そのようなＭＯＳ型トランジスタにより構成されるＬＳＩでは、Ｐ型チャネルにより動作するＭＯＳ型トランジスタ（以下、ＰＭＯＳ型トランジスタと称する）と、Ｎ型チャネルにより動作するＭＯＳ型トランジスタ（以下、ＮＭＯＳ型トランジスタと称する）とを組み合わせてＣ（Complementary：相補型）ＭＯＳ型トランジスタを形成して、このＣＭＯＳ型トランジスタの低消費電力の利点を生かしてロジックデバイスを構成している。 LSIs (Large Scale Integrated Circuits), which are known as representative semiconductor devices, are mostly composed of MOS (Metal Oxide Semiconductor) transistors that are superior in terms of integration. As performance progresses, the performance gains become significant. In an LSI constituted by such a MOS transistor, a MOS transistor operating with a P-type channel (hereinafter referred to as a PMOS transistor) and a MOS transistor operating with an N-type channel (hereinafter referred to as an NMOS transistor). ) To form a C (Complementary) MOS transistor, and a logic device is configured by taking advantage of the low power consumption of the CMOS transistor.

上述のようなＣＭＯＳ型トランジスタでは、従来からゲート電極材料として多結晶Ｓｉが長年にわたって用いられているが、より性能の向上を図るためにゲート絶縁膜の薄膜化、ゲート電極の微細化等を進めると、短チャネル効果による弊害が避けられなくなる。それゆえ、短チャネル効果を抑制するために多結晶Ｓｉから成るゲート電極に対してＰＭＯＳ型トランジスタではＢ（Boron:ボロン）のようなＰ型不純物を、ＮＭＯＳ型トランジスタではＰ（燐）、Ａｓ（砒素）等のようなＮ型不純物がそれぞれ導入されている。そして、熱処理を施してそれらの不純物を活性化することによって、短チャネル効果を抑制させるようにしている。 In the above-mentioned CMOS type transistors, polycrystalline Si has been used for many years as a gate electrode material. However, in order to improve performance, the gate insulating film is made thinner and the gate electrode is made finer. Inevitably, the short channel effect is unavoidable. Therefore, in order to suppress the short channel effect, a P-type impurity such as B (Boron) is used in the PMOS transistor for the gate electrode made of polycrystalline Si, and P (phosphorus) and As ( N-type impurities such as arsenic) are introduced. Then, the short channel effect is suppressed by applying heat treatment to activate these impurities.

ところで、ＰＭＯＳ型トランジスタにおいて多結晶Ｓｉから成るゲート電極に導入されたＢは、ＮＭＯＳ型トランジスタのそれに導入されたＰ、Ａｓ等に比べて活性化の度合いが低いという性質があるので、この結果として、多結晶Ｓｉから成るゲート電極内にキャリア空乏化が生じて、実質的なゲート絶縁膜の膜厚が増加するようになるため、ＰＭＯＳ型トランジスタのオン電流が減少して、駆動力が低下するようになる。 By the way, B introduced into the gate electrode made of polycrystal Si in the PMOS type transistor has a property that the degree of activation is lower than that of P, As, etc. introduced into the NMOS type transistor. Since carrier depletion occurs in the gate electrode made of polycrystalline Si and the film thickness of the substantial gate insulating film increases, the on-current of the PMOS transistor decreases and the driving power decreases. It becomes like this.

このような問題に対処して、ゲート電極材料として従来の多結晶Ｓｉに代えて多結晶ＳｉＧｅを用いて、ＳｉＧｅのＧｅの作用により多結晶Ｓｉ中におけるよりも上記Ｂの活性化率を高めるようにして、ゲート電極内のキャリア空乏化を抑制するようにした新しいゲート電極形成技術が、例えば特許文献１〜５および非特許文献１に開示されている。このように、多結晶ＳｉＧｅをゲート電極材料として用いることにより特にＰＭＯＳ型トランジスタの性能を向上させるには、ＳｉＧｅ層の膜厚およびＳｉＧｅ層におけるＧｅの濃度が重要であり、その膜厚が小さくてかつＧｅ濃度が大きいことが望ましい。 In order to cope with such a problem, polycrystalline silicon germanium is used instead of conventional polycrystalline silicon as a gate electrode material, and the activation rate of B is increased more than in polycrystalline silicon due to the action of Ge of SiGe. Thus, for example, Patent Documents 1 to 5 and Non-Patent Document 1 disclose new gate electrode formation techniques that suppress carrier depletion in the gate electrode. Thus, in order to improve the performance of the PMOS transistor in particular by using polycrystalline SiGe as a gate electrode material, the film thickness of the SiGe layer and the Ge concentration in the SiGe layer are important, and the film thickness is small. It is desirable that the Ge concentration is high.

図８は、特許文献１に示されている従来のＰＭＯＳ型トランジスタを示す断面図である。同ＰＭＯＳ型トランジスタは、前述したように、実際には同一半導体基板内にＮＭＯＳ型トランジスタと組み合わされてＣＭＯＳ型トランジスタとして製造されるが、説明を簡単にするためＰＭＯＳ型トランジスタのみを示している。同ＰＭＯＳ型トランジスタ５０は、図８に示すように、Ｐ型Ｓｉ基板５１上にＮ型ウエル領域５２が形成され、ＳＴＩ（Shallow Trench Isolation）法等により形成された素子分離領域５３により囲まれた活性領域に、Ｐ型ソース領域５４およびドレイン領域５５が形成され、両領域５４、５５間のＮ型ウエル領域５２上にはゲートＳｉ酸化膜（ゲート絶縁膜）５６を介してゲート電極５７が形成されている。 FIG. 8 is a cross-sectional view showing a conventional PMOS transistor disclosed in Patent Document 1. In FIG. As described above, the PMOS transistor is actually manufactured as a CMOS transistor in combination with the NMOS transistor in the same semiconductor substrate, but only the PMOS transistor is shown for the sake of simplicity. As shown in FIG. 8, the PMOS transistor 50 has an N-type well region 52 formed on a P-type Si substrate 51 and surrounded by an element isolation region 53 formed by an STI (Shallow Trench Isolation) method or the like. A P-type source region 54 and a drain region 55 are formed in the active region, and a gate electrode 57 is formed on the N-type well region 52 between the regions 54 and 55 via a gate Si oxide film (gate insulating film) 56. Has been.

ゲート電極５７は、ゲートＳｉ酸化膜５６上に順次に積層されたａ（amorphous：アモルファス）−Ｓｉ層５８と、ＳｉＧｅ層５９と、多結晶Ｓｉ層６０と、バリア層（ＳｉＯ）６１Ａを介したキャップＳｉ層（ａ−Ｓｉ）６１Ｂと、Ｃｏシリサイド層６２Ｇとから構成されている。そして、ａ−Ｓｉ層５８、ＳｉＧｅ層５９、多結晶Ｓｉ層６０およびバリア層６１Ａを介したキャップＳｉ層６１Ｂには、前述したようにＰ型不純物としてＢがイオン注入されている。また、ゲート電極５７の側面にはサイドウォール絶縁膜６３が形成されている。さらに、Ｐ型ソース領域５４およびドレイン領域５５の表面には、それぞれＣｏシリサイド層６２Ｓおよび６２Ｄが形成されている。また、Ｐ型Ｓｉ基板５１の表面はＳｉ酸化膜、Ｓｉ窒化膜等から成る層間絶縁膜６７により覆われ、層間絶縁膜６７の表面にはそれぞれＣｏシリサイド層６２Ｓ、６２Ｇおよび６２Ｄに接続されたコンタクト６８Ｓ、６８Ｇ、６８Ｄを介して配線６９Ｓ、６９Ｇ、６９Ｄが形成されている。以上のような構成のＰＭＯＳ型トランジスタ５０によれば、ゲート電極５７を構成しているＳｉＧｅ層５９中のＧｅの作用によりＢの活性化率を高めることができるので、ゲート電極内のキャリア空乏化を抑制することができるようになる。 The gate electrode 57 is formed through an a (amorphous) -Si layer 58, a SiGe layer 59, a polycrystalline Si layer 60, and a barrier layer (SiO) 61A sequentially stacked on the gate Si oxide film 56. It is composed of a cap Si layer (a-Si) 61B and a Co silicide layer 62G. Then, as described above, B is ion-implanted into the cap Si layer 61B via the a-Si layer 58, the SiGe layer 59, the polycrystalline Si layer 60, and the barrier layer 61A. A sidewall insulating film 63 is formed on the side surface of the gate electrode 57. Further, Co silicide layers 62S and 62D are formed on the surfaces of the P-type source region 54 and the drain region 55, respectively. Further, the surface of the P-type Si substrate 51 is covered with an interlayer insulating film 67 made of Si oxide film, Si nitride film or the like, and contacts connected to the Co silicide layers 62S, 62G, and 62D are respectively connected to the surface of the interlayer insulating film 67. Wiring 69S, 69G, 69D is formed via 68S, 68G, 68D. According to the PMOS transistor 50 configured as described above, since the activation rate of B can be increased by the action of Ge in the SiGe layer 59 constituting the gate electrode 57, carrier depletion in the gate electrode is reduced. Can be suppressed.

次に、図９および図１０を参照して、同ＰＭＯＳ型トランジスタの製造方法を工程順に説明する。なお、同製造方法については特許文献２をも参考にして説明する。
まず、図９（ａ）に示すように、Ｐ型Ｓｉ基板５１上にＮ型ウエル領域５２を形成するとともに、ＳＴＩ法等により活性領域を囲むように素子分離領域５３を形成する。次に、熱酸化法によりＮ型ウエル領域５２の表面にゲートＳｉ酸化膜５６を形成する。次に、ＣＶＤ（Chemical Vapor Deposition）法により、ゲートＳｉ酸化膜５６上にシードＳｉ層となるａ−Ｓｉ層５８を成膜し、次にＣＶＤ法により例えば５００〜６００℃の成膜温度でａ−Ｓｉ層５８上にＳｉＧｅ層５９を成膜する。次に、ＣＶＤ法により例えば５５０〜６５０℃の成膜温度でＳｉＧｅ層５９上に多結晶Ｓｉ層６０を成膜する。 Next, with reference to FIG. 9 and FIG. 10, the manufacturing method of the PMOS transistor will be described in the order of steps. The manufacturing method will be described with reference to Patent Document 2.
First, as shown in FIG. 9A, an N-type well region 52 is formed on a P-type Si substrate 51, and an element isolation region 53 is formed so as to surround the active region by an STI method or the like. Next, a gate Si oxide film 56 is formed on the surface of the N-type well region 52 by thermal oxidation. Next, an a-Si layer 58 to be a seed Si layer is formed on the gate Si oxide film 56 by the CVD (Chemical Vapor Deposition) method, and then a is formed at a film formation temperature of 500 to 600 ° C. by the CVD method. A SiGe layer 59 is formed on the Si layer 58. Next, a polycrystalline Si layer 60 is formed on the SiGe layer 59 by a CVD method at a film formation temperature of 550 to 650 ° C., for example.

次に、図９（ｂ）に示すように、ＣＶＤ法により多結晶Ｓｉ層６０上にバリア層６１ＡおよびキャップＳｉ層６１Ｂを順次に成膜する。次に、図９（ｃ）に示すように、キャップＳｉ層６１Ｂ上に所望の形状のフォトレジスト膜６４を形成した後、このフォトレジスト膜６４をマスクとしてキャップＳｉ層６１Ｂからａ−Ｓｉ層５８に至る積層膜をエッチングして、ゲート電極５７を形成する。 Next, as shown in FIG. 9B, a barrier layer 61A and a cap Si layer 61B are sequentially formed on the polycrystalline Si layer 60 by a CVD method. Next, as shown in FIG. 9C, after a photoresist film 64 having a desired shape is formed on the cap Si layer 61B, the a-Si layer 58 is formed from the cap Si layer 61B using the photoresist film 64 as a mask. The stacked film extending to is etched to form the gate electrode 57.

次に、図１０（ｄ）に示すように、フォトレジスト膜６４を除去した後、全面にＰ型不純物としてＢをイオン注入する。これによって、ＳｉＧｅ層５９を含むゲート電極５７にＢがイオン注入されると同時に、ゲート電極５７をマスクとした自己整合法によりＮ型ウエル領域５２にＢがイオン注入されてイオン注入層６５が形成される。次に、図１０（ｅ）に示すように、ＣＶＤ法により全面にＳｉ酸化膜、Ｓｉ窒化膜等の絶縁膜を形成した後、絶縁膜の不要部をエッチングしてサイドウォール絶縁膜６３を形成する。次に、図１０（ｆ）に示すように、熱処理を施してＢのイオン注入層６５を活性化してＮ型ウエル領域５２にＰ型ソース領域５４およびドレイン領域５５を形成すると同時に、ゲート電極５７内のＢの活性化を行う。このとき、ゲート電極５７のＳｉＧｅ層５９のＧｅの作用により、Ｂの活性化率が高められるのでゲート電極５７内におけるキャリア空乏化が抑制されるようになる。 Next, as shown in FIG. 10D, after removing the photoresist film 64, B is ion-implanted as a P-type impurity on the entire surface. As a result, B is ion-implanted into the gate electrode 57 including the SiGe layer 59, and at the same time, B is ion-implanted into the N-type well region 52 by the self-alignment method using the gate electrode 57 as a mask to form an ion-implanted layer 65. Is done. Next, as shown in FIG. 10E, an insulating film such as a Si oxide film or a Si nitride film is formed on the entire surface by CVD, and then unnecessary portions of the insulating film are etched to form a sidewall insulating film 63. To do. Next, as shown in FIG. 10F, heat treatment is performed to activate the B ion implantation layer 65 to form the P-type source region 54 and the drain region 55 in the N-type well region 52, and at the same time, the gate electrode 57. Of B is activated. At this time, since the activation rate of B is increased by the action of Ge in the SiGe layer 59 of the gate electrode 57, carrier depletion in the gate electrode 57 is suppressed.

次に、スパッタ法により全面にシリサイド化金属膜となるコバルト（Ｃｏ）層６６を形成した後、熱処理を施して、サリサイドプロセスによりＣｏをゲート電極５７のキャップＳｉ層６１Ｂと反応させてＣｏシリサイド層６２Ｇを自己整合的に形成すると同時に、ＣｏをＰ型ソース領域５４およびドレイン領域５５のＳｉと反応させてそれぞれＣｏシリサイド層６２Ｓおよび６２Ｄを形成する。これによって、ゲート電極５７の低抵抗化を図ることができるとともに、ソース電極およびドレイン電極の低抵抗化も図ることができるようになる。次に、不要なＣｏ層６６を除去した後、層間絶縁膜６７を形成し、コンタクト６８Ｓ、６８Ｇ、６８Ｄを介して配線６９Ｓ、６９Ｇ、６９Ｄを引き出すことにより、図８に示したようなＰＭＯＳ型トランジスタ５０を製造する。
特開２００３−８６７９８号公報特開２００２−３０５２５６号公報特開２０００−１５０６６９号公報特開２００２−２６１０４７号公報特開２００３−３１８０６号公報第５０回応用物理学会予稿集（２００３．３）２９ａ−ＺＷ−１０ Next, a cobalt (Co) layer 66 to be a silicided metal film is formed on the entire surface by sputtering, and then heat treatment is performed, and Co is reacted with the cap Si layer 61B of the gate electrode 57 by a salicide process to form a Co silicide layer. While 62G is formed in a self-aligned manner, Co is reacted with Si in the P-type source region 54 and the drain region 55 to form Co silicide layers 62S and 62D, respectively. As a result, the resistance of the gate electrode 57 can be reduced, and the resistance of the source electrode and the drain electrode can be reduced. Next, after the unnecessary Co layer 66 is removed, an interlayer insulating film 67 is formed, and wirings 69S, 69G, and 69D are drawn out through contacts 68S, 68G, and 68D, so that the PMOS type as shown in FIG. The transistor 50 is manufactured.
JP 2003-86798 A JP 2002-305256 A JP 2000-150669 A Japanese Patent Application Laid-Open No. 2002-261047 JP 2003-31806 A Proceedings of the 50th Japan Society of Applied Physics (2003. 3) 29a-ZW-10

ところで、上述したような従来の半導体装置の製造方法では、ポリＳｉＧｅ層を含むゲート電極の形成過程で、表面に凹凸が発生し、ゲート歩留まりが低下する、という問題がある。
すなわち、従来の半導体装置の製造方法では、図９（ａ）の工程で、５５０〜６５０℃の成膜温度でＳｉＧｅ層５９上にポリＳｉ層６０を成膜しているが、このポリＳｉ層６０成膜前および成膜中にポリＳｉ層６０直下のＳｉＧｅ層がマイグレーションを伴いながら結晶化しポリＳｉＧｅ層となる。この結果、形成されたゲート電極５７の表面には凹凸が発生する。また、この凹凸はゲート電極５７とゲートＳｉ酸化膜５６との界面にボイドを生成させるとともに、ゲートＳｉ酸化膜５６にゲートリーク不良を発生させるように作用するので、ゲート絶縁膜の信頼性が損なわれて、ゲート歩留まりが低下するようになる。 By the way, in the conventional method for manufacturing a semiconductor device as described above, there is a problem that unevenness is generated on the surface in the process of forming the gate electrode including the poly-SiGe layer, and the gate yield is lowered.
That is, in the conventional method for manufacturing a semiconductor device, the poly Si layer 60 is formed on the SiGe layer 59 at the film forming temperature of 550 to 650 ° C. in the step of FIG. 9A. Before and during film formation, the SiGe layer immediately below the poly-Si layer 60 crystallizes with migration and becomes a poly-SiGe layer. As a result, irregularities occur on the surface of the formed gate electrode 57. In addition, the unevenness acts to generate a void at the interface between the gate electrode 57 and the gate Si oxide film 56 and to cause a gate leak defect in the gate Si oxide film 56, thereby impairing the reliability of the gate insulating film. As a result, the gate yield decreases.

この発明は、上述の事情に鑑みてなされたもので、多結晶ＳｉＧｅ層を含むゲート電極の形成過程で、ゲート電極の表面における凹凸の発生を抑制してゲート歩留まりを向上させることができるようにした半導体装置の製造方法を提供することを目的としている。 The present invention has been made in view of the above-described circumstances, and can improve the gate yield by suppressing the occurrence of unevenness on the surface of the gate electrode in the process of forming the gate electrode including the polycrystalline SiGe layer. An object of the present invention is to provide a method for manufacturing a semiconductor device.

上記課題を解決するために、請求項１記載の発明は、半導体基板上に、多結晶ＳｉＧｅ層および該多結晶ＳｉＧｅ層を覆う多結晶Ｓｉ層を含むゲート電極を有するＭＩＳ型トランジスタを製造する半導体装置の製造方法に係り、上記半導体基板上にゲート絶縁膜を形成した後、該ゲート絶縁膜上に第１の温度以下でアモルファスＳｉＧｅ層を成膜する第１の成膜工程と、上記アモルファスＳｉＧｅ層上に上記第１の温度以下でアモルファスＳｉ層を成膜する第２の成膜工程と、上記第１の温度より高い上記アモルファスＳｉ層が結晶化しない第２の温度で上記アモルファスＳｉ層上に第１の多結晶Ｓｉ層を成膜する第３の成膜工程とを含むことを特徴としている。 In order to solve the above-mentioned problems, the invention according to claim 1 is a semiconductor for manufacturing a MIS transistor having a polycrystalline SiGe layer and a gate electrode including a polycrystalline Si layer covering the polycrystalline SiGe layer on a semiconductor substrate. According to an apparatus manufacturing method, after forming a gate insulating film on the semiconductor substrate, a first film forming step of forming an amorphous SiGe layer on the gate insulating film at a first temperature or lower, and the amorphous SiGe A second film forming step of forming an amorphous Si layer on the layer at a temperature equal to or lower than the first temperature, and a second temperature at which the amorphous Si layer higher than the first temperature is not crystallized on the amorphous Si layer. And a third film forming step of forming a first polycrystalline Si layer.

また、請求項２記載の発明は、請求項１記載の半導体装置の製造方法に係り、上記第３の成膜工程の後に、上記第２の温度より高い第３の温度で上記第１の多結晶Ｓｉ層上に第２の多結晶Ｓｉ層を成膜する第４の成膜工程とを含むことを特徴としている。 According to a second aspect of the present invention, there is provided the method for manufacturing a semiconductor device according to the first aspect, wherein after the third film forming step, the first multi-layer is formed at a third temperature higher than the second temperature. And a fourth film forming step of forming a second polycrystalline Si layer on the crystalline Si layer.

また、請求項３記載の発明は、請求項１又は２記載の半導体装置の製造方法に係り、上記第１の成膜工程前に、上記ゲート絶縁膜上にシードＳｉ層を成膜する工程とを含むことを特徴としている。 According to a third aspect of the present invention, there is provided the method of manufacturing a semiconductor device according to the first or second aspect, wherein a step of forming a seed Si layer on the gate insulating film before the first film-forming step, It is characterized by including.

また、請求項４記載の発明は、請求項１、２又は３記載の半導体装置の製造方法に係り、上記第１の温度が４５０〜５５０℃であることを特徴としている。 According to a fourth aspect of the present invention, there is provided the method for manufacturing a semiconductor device according to the first, second, or third aspect, wherein the first temperature is 450 to 550 ° C.

また、請求項５記載の発明は、請求項１乃至４のいずれか一に記載の半導体装置の製造方法に係り、上記第３の成膜工程を、Ｈ₂とＳｉＨ₄との混合ガス雰囲気内で上記第２の温度である５９０〜６１０℃の成膜温度で行うことを特徴としている。 According to a fifth aspect of the present invention, there is provided the semiconductor device manufacturing method according to any one of the first to fourth aspects, wherein the third film forming step is performed in a mixed gas atmosphere of H ₂ and SiH ₄ . The film forming temperature is 590 to 610 ° C. which is the second temperature.

また、請求項６記載の発明は、請求項２乃至５のいずれか一に記載の半導体装置の製造方法に係り、上記第４の成膜工程を、ＳｉＨ₄ガス雰囲気内で上記第３の温度である６１５℃以上の成膜温度で行うことを特徴としている。 According to a sixth aspect of the present invention, there is provided the semiconductor device manufacturing method according to any one of the second to fifth aspects, wherein the fourth film forming step is performed in the SiH ₄ gas atmosphere at the third temperature. The film forming temperature is 615 ° C. or higher.

また、請求項７記載の発明は、請求項１乃至６のいずれか一に記載の半導体装置の製造方法に係り、上記第２の成膜工程から第３の成膜工程への上記第１の温度から第２の温度への第１の昇温工程と、上記第３の成膜工程から第４の成膜工程への上記第２の温度から第３の温度への第２の昇温工程を、Ｈ₂含有雰囲気中で行うことを特徴としている。 A seventh aspect of the invention relates to a method of manufacturing a semiconductor device according to any one of the first to sixth aspects, wherein the first film forming step to the third film forming step is the first first step. A first temperature raising step from a temperature to a second temperature, and a second temperature raising step from the second temperature to the third temperature from the third film forming step to the fourth film forming step. Is performed in an atmosphere containing H ₂ .

また、請求項８記載の発明は、請求項７記載の半導体装置の製造方法に係り、上記第１の昇温工程および第２の昇温工程のＨ₂含有雰囲気は、Ｈ₂の分圧が１．０Torr以上であることを特徴としている。 The invention according to claim 8 relates to the method of manufacturing a semiconductor device according to claim 7, wherein the H ₂ -containing atmosphere in the first temperature raising step and the second temperature raising step has a partial pressure of H _2. It is characterized by being 1.0 Torr or more.

また、請求項９記載の発明は、請求項５乃至８のいずれか一に記載の半導体装置の製造方法に係り、上記第３の成膜工程における上記混合ガス雰囲気は、（Ｈ₂／ＳｉＨ₄＋Ｈ₂）が０．９以上であることを特徴としている。 A ninth aspect of the invention relates to a method of manufacturing a semiconductor device according to any one of the fifth to eighth aspects, wherein the mixed gas atmosphere in the third film forming step is (H ₂ / SiH _4). + H ₂ ) is 0.9 or more.

また、請求項１０記載の発明は、請求項１記載の半導体装置の製造方法に係り、上記多結晶Ｓｉ層中のＧｅ濃度は、１５〜３５ｍｏｌ．％であることを特徴としている。 A tenth aspect of the present invention relates to a method of manufacturing a semiconductor device according to the first aspect, wherein the Ge concentration in the polycrystalline Si layer is 15 to 35 mol. %.

また、請求項１１記載の発明は、請求項１記載の半導体装置の製造方法に係り、上記第３の成膜工程の後に、上記第１の多結晶Ｓｉ層上に金属膜を成膜した後、熱処理を施して上記第１の多結晶Ｓｉ層と上記金属膜を反応させて金属シリサイド層を形成するシリサイド化工程を含むことを特徴としている。 The invention described in claim 11 relates to the method of manufacturing a semiconductor device according to claim 1, wherein after the third film forming step, a metal film is formed on the first polycrystalline Si layer. And a silicidation step of forming a metal silicide layer by reacting the first polycrystalline Si layer with the metal film by performing a heat treatment.

また、請求項１２記載の発明は、請求項２記載の半導体装置の製造方法に係り、上記第４の成膜工程の後に、上記第２の多結晶Ｓｉ層上に金属膜を成膜した後、熱処理を施して上記第２の多結晶Ｓｉ層と上記金属膜を反応させて金属シリサイド層を形成するシリサイド化工程とを含むことを特徴としている。 A twelfth aspect of the invention relates to a method of manufacturing a semiconductor device according to the second aspect of the invention, wherein a metal film is formed on the second polycrystalline Si layer after the fourth film forming step. And a silicidation step of forming a metal silicide layer by reacting the second polycrystalline Si layer with the metal film by performing a heat treatment.

この発明の半導体装置の製造方法によれば、半導体基板上にゲート絶縁膜を介してアモルファスＳｉＧｅ層を成膜し、このアモルファスＳｉＧｅ層上に第１のキャップ層となるアモルファスＳｉ層を成膜する。次に、アモルファスＳｉＧｅ層が結晶化しない範囲の温度に昇温した後、この温度でアモルファスＳｉ層上に第２のキャップ層となる多結晶Ｓｉ層を成膜する。アモルファスＳｉＧｅ層およびアモルファスＳｉ層は、表面が露出している場合結晶化の際に表面マイグレーションが起こり、これに伴い層表面に凹凸が生じる。この表面マイグレーションは温度が高いほど起こり易い。アモルファスＳｉＧｅ層はアモルファスＳｉ層より結晶化温度が低い。本発明では、第１の多結晶Ｓｉ層をアモルファスＳｉ層上に積層形成するが、この第１の多結晶Ｓｉ層の成膜温度をアモルファスＳｉ層が結晶化しない温度に設定しているので、アモルファスＳｉ層表面に凹凸が生じることがなく第１の多結晶Ｓｉ層を平坦に形成できる。第１の多結晶Ｓｉ層の成膜温度でアモルファスＳｉＧｅ層は結晶化するが、この際に既にアモルファスＳｉＧｅ層はアモルファスＳｉ層で覆われているので、アモルファスＳｉＧｅ層には結晶化時に表面マイグレーションが起こらない。このように、ＳｉＧｅ層のマイグレーションを抑制したままで多結晶Ｓｉ層を成膜できる。したがって、ゲート電極の表面に凹凸を発生させることがないため、ゲート歩留まりを向上させることができる。 According to the method for manufacturing a semiconductor device of the present invention, an amorphous SiGe layer is formed on a semiconductor substrate via a gate insulating film, and an amorphous Si layer serving as a first cap layer is formed on the amorphous SiGe layer. . Next, after raising the temperature to a range where the amorphous SiGe layer is not crystallized, a polycrystalline Si layer serving as a second cap layer is formed on the amorphous Si layer at this temperature. In the amorphous SiGe layer and the amorphous Si layer, when the surface is exposed, surface migration occurs during crystallization, and as a result, irregularities are generated on the layer surface. This surface migration is more likely to occur at higher temperatures. The amorphous SiGe layer has a lower crystallization temperature than the amorphous Si layer. In the present invention, the first polycrystalline Si layer is stacked on the amorphous Si layer, but the film formation temperature of the first polycrystalline Si layer is set to a temperature at which the amorphous Si layer does not crystallize. The first polycrystalline Si layer can be formed flat without any irregularities on the surface of the amorphous Si layer. The amorphous SiGe layer is crystallized at the deposition temperature of the first polycrystalline Si layer. At this time, the amorphous SiGe layer is already covered with the amorphous Si layer. Does not happen. In this way, a polycrystalline Si layer can be formed while suppressing migration of the SiGe layer. Accordingly, unevenness is not generated on the surface of the gate electrode, so that the gate yield can be improved.

半導体基板上にゲート絶縁膜を形成した後、ゲート絶縁膜上に第１の温度でアモルファスＳｉＧｅ層を成膜する第１の成膜工程と、アモルファスＳｉＧｅ層上に第１の温度以下でアモルファスＳｉ層を成膜する第２の成膜工程と、第１の温度より高いアモルファスＳｉ層が結晶化しない第２の温度でアモルファスＳｉ層上に第１の多結晶Ｓｉ層を成膜する第３の成膜工程とを含んで、多結晶ＳｉＧｅ層およびこの多結晶ＳｉＧｅ層を覆う多結晶Ｓｉ層を含むゲート電極を有するＭＩＳ型トランジスタを製造する。 After forming a gate insulating film on the semiconductor substrate, a first film forming step of forming an amorphous SiGe layer on the gate insulating film at a first temperature, and amorphous Si at a temperature equal to or lower than the first temperature on the amorphous SiGe layer. A second film forming step of forming a layer, and a third film forming the first polycrystalline Si layer on the amorphous Si layer at a second temperature at which the amorphous Si layer higher than the first temperature does not crystallize. Including a film forming process, a MIS transistor having a polycrystalline SiGe layer and a gate electrode including the polycrystalline Si layer covering the polycrystalline SiGe layer is manufactured.

図１乃至図３は、この発明の実施例１である半導体装置の製造方法を工程順に示す工程図、図４は同半導体装置の製造方法の主要部を工程順に示す工程図、図５は同主要部の工程における成膜シーケンスである。以下、図１〜図５を参照して、この例の半導体装置の製造方法を工程順に説明する。
まず、図１（ａ）に示すように、Ｐ型Ｓｉ基板１を用いて、周知のＳＴＩ法等により活性領域を囲むように素子分離領域２を形成した後、活性領域にＢのようなＰ型不純物およびＰ、Ａｓ等のＮ型不純物をそれぞれイオン注入した後、熱処理を施して各不純物を活性化して、ＮＭＯＳ型トランジスタを形成する領域となるＰ型ウエル領域３およびＰＭＯＳ型トランジスタを形成する領域となるＮ型ウエル領域４を形成する。次に、Ｓｉ基板１を熱酸化して、Ｐ型ウエル領域３およびＮ型ウエル領域４の表面にともに膜厚が１．５〜３ｎｍのゲートＳｉ酸化膜（ゲート絶縁膜）５を形成する。 1 to 3 are process diagrams showing a manufacturing method of a semiconductor device according to a first embodiment of the present invention in the order of steps, FIG. 4 is a process diagram showing the main part of the manufacturing method of the semiconductor device in the order of steps, and FIG. It is the film-forming sequence in the process of the principal part. Hereinafter, with reference to FIGS. 1 to 5, the manufacturing method of the semiconductor device of this example will be described in the order of steps.
First, as shown in FIG. 1A, an element isolation region 2 is formed so as to surround an active region by a known STI method or the like using a P-type Si substrate 1, and then a P like B is formed in the active region. After ion-implanting N-type impurities such as P-type impurities and P, As, etc., heat treatment is performed to activate each impurity, thereby forming a P-type well region 3 and a PMOS-type transistor which are regions for forming NMOS-type transistors. An N-type well region 4 to be a region is formed. Next, the Si substrate 1 is thermally oxidized to form a gate Si oxide film (gate insulating film) 5 having a thickness of 1.5 to 3 nm on the surfaces of the P-type well region 3 and the N-type well region 4.

次に、図１（ｂ）に示すように、Ｐ型ウエル領域３およびＮ型ウエル領域４上にそれぞれシリコン酸化膜５を介して多結晶ＳｉＧｅ層を含むゲート電極６Ｎおよび６Ｐを形成する。
以下、これらのゲート電極６Ｎおよび６Ｐを形成する方法を、図４の工程図および図５の成膜シーケンスを参照して詳細に説明する。 Next, as shown in FIG. 1B, gate electrodes 6N and 6P including a polycrystalline SiGe layer are formed on the P-type well region 3 and the N-type well region 4 via the silicon oxide film 5, respectively.
Hereinafter, a method of forming these gate electrodes 6N and 6P will be described in detail with reference to the process diagram of FIG. 4 and the film forming sequence of FIG.

まず、図４（ａ）に示すように、図１（ａ）の工程によりゲートＳｉ酸化膜５を形成したＳｉ基板１を、ＣＶＤ成膜装置の成膜炉内に時刻ｔ０（図５）で収容する。次に、成膜炉内を真空引きした後、成膜炉内を４５０〜５５０℃（第１の温度）の成膜温度に設定して、時刻ｔ１〜ｔ２間でゲートＳｉ酸化膜５上にシードＳｉ層となる膜厚が５〜１５ｎｍのａ−Ｓｉ層７を成膜する。次に、同成膜温度に保持した状態で、時刻ｔ２〜ｔ３間でａ−Ｓｉ層７上に膜厚が１０〜３０ｎｍのａ−ＳｉＧｅ層８を成膜する。このａ−ＳｉＧｅ層８の成膜工程は、成膜するａ−ＳｉＧｅ層８の表面が平坦に保たれるような成膜温度で行えばよく、ａ−Ｓｉ層７の形成温度と同じあるいはそれ以下でも形成できる。この成膜温度は、ａ−ＳｉＧｅ層８中のＧｅ濃度（モル濃度）が高いほど低い温度に設定され、例えばＧｅ濃度が３０％では略５００℃に設定され、また例えばＧｅ濃度が２０％では略５５０℃に設定される。ＰＭＯＳ型トランジスタのゲート電極６Ｐに導入されるＢの活性化率を高めるためには、Ｇｅ濃度は大きい方が好ましいが、Ｇｅ濃度が大きすぎるとａ−ＳｉＧｅ層８の平坦性に影響を及ぼす。一方、Ｇｅ濃度が低すぎるとＳｉＧｅ層をゲート電極に設ける意味がなくなる。したがって、Ｇｅ濃度は１５〜３５ｍｏｌ．％の範囲とすることが好ましく、４５０〜５５０℃の成膜温度で表面の平坦性は保持できる。 First, as shown in FIG. 4A, the Si substrate 1 on which the gate Si oxide film 5 is formed by the process of FIG. 1A is placed in the film forming furnace of the CVD film forming apparatus at time t0 (FIG. 5). Accommodate. Next, after evacuating the film forming furnace, the film forming furnace is set to a film forming temperature of 450 to 550 ° C. (first temperature), and on the gate Si oxide film 5 between times t1 and t2. An a-Si layer 7 having a thickness of 5 to 15 nm to be a seed Si layer is formed. Next, an a-SiGe layer 8 having a film thickness of 10 to 30 nm is formed on the a-Si layer 7 between times t2 and t3 while maintaining the same film formation temperature. The film forming step of the a-SiGe layer 8 may be performed at a film forming temperature so that the surface of the a-SiGe layer 8 to be formed is kept flat. The following can also be formed. The film forming temperature is set to a lower temperature as the Ge concentration (molar concentration) in the a-SiGe layer 8 is higher. For example, when the Ge concentration is 30%, it is set to about 500 ° C., and when the Ge concentration is 20%, for example. It is set to approximately 550 ° C. In order to increase the activation rate of B introduced into the gate electrode 6P of the PMOS transistor, it is preferable that the Ge concentration is high. However, if the Ge concentration is too high, the flatness of the a-SiGe layer 8 is affected. On the other hand, if the Ge concentration is too low, there is no point in providing the SiGe layer on the gate electrode. Therefore, the Ge concentration is 15 to 35 mol. %, And the flatness of the surface can be maintained at a film forming temperature of 450 to 550 ° C.

次に、同成膜温度以下に保持した状態で、時刻ｔ３〜ｔ４間でａ−Ｓｉ層多結晶ＳｉＧｅ層８上に第１のＳｉキャップ層となる膜厚が５〜１０μｍのａ−Ｓｉ層９を成膜する。このａ−Ｓｉ層９は、次の工程で第２のＳｉキャップ層となる多結晶Ｓｉ層１０を成膜するときに、ａ−ＳｉＧｅ層８を結晶化させない役割を担わせるために形成される。すなわち、ａ−ＳｉＧｅ層８のままではこのＳｉＧｅ内にはＳｉに比べて融点が低いＧｅが含まれているので、Ｓｉ層単独の場合よりも低い温度でＧｅのマイグレーションが生じ易いため、これを防止するためにＳｉ単独であるａ−Ｓｉ層９によりａ−ＳｉＧｅ層を覆う。そして、このａ−ＳｉＧｅ層８よりも結晶化温度が高いａ−Ｓｉ層９を最表面層として存在させた状態で、上述のように多結晶Ｓｉ層１０を成膜することにより、ＳｉＧｅのマイグレーションの発生を抑制することができるようになる。 Next, an a-Si layer having a thickness of 5 to 10 μm serving as a first Si cap layer on the a-Si layer polycrystalline SiGe layer 8 between times t3 and t4 while being maintained at the same film formation temperature or lower. 9 is formed. The a-Si layer 9 is formed to play a role of not crystallizing the a-SiGe layer 8 when the polycrystalline Si layer 10 to be the second Si cap layer is formed in the next step. . That is, if the a-SiGe layer 8 remains, this SiGe contains Ge having a melting point lower than that of Si, so that Ge migration is likely to occur at a lower temperature than in the case of the Si layer alone. In order to prevent this, the a-SiGe layer is covered with the a-Si layer 9 made of Si alone. Then, in the state where the a-Si layer 9 having a higher crystallization temperature than the a-SiGe layer 8 is present as the outermost surface layer, the polycrystalline Si layer 10 is formed as described above, thereby migrating SiGe. Can be suppressed.

次に、時刻ｔ４〜ｔ５間で、Ｈ₂分圧を１．０Torr(Torricelli)以上に設定した状態で５９０〜６１０℃に昇温する。このようにＨ₂雰囲気内で昇温することにより、ａ−ＳｉＧｅ層８のＳｉＧｅのマイグレーションを略完全に抑制することができる。なお、安全上Ｈ₂分圧は７６０Torr以下とすることが好ましい。次に、同温度に保持した状態で時刻ｔ５〜ｔ６間で、Ｈ₂とＳｉＨ₄（モノシラン）との混合ガス雰囲気内で流量比（Ｈ₂／ＳｉＨ₄＋Ｈ₂）を０．９以上好ましくは０．９９以下のＨ₂リッチの条件に設定した状態で、図４（ｂ）に示すように、ａ−Ｓｉ層９上に第２のＳｉキャップ層である膜厚が１０〜１００ｎｍの多結晶Ｓｉ層１０を形成する。この多結晶Ｓｉ層１０は、後述するようにＣｏのようなシリサイド化金属と反応させて低抵抗のＣｏシリサイドを形成するために用いる。多結晶Ｓｉ層１０の成膜時に、上述のようにＨ₂リッチに設定した組成の成膜ガスを用いることにより、平坦な多結晶Ｓｉ層１０を形成することができる。また、多結晶Ｓｉ層１０の成膜時に、上述のような成膜温度（５９０〜６１０℃）に設定することにより、ａ−Ｓｉ層９を結晶化させることなく、ａ−ＳｉＧｅ層８のみを結晶化させて多結晶ＳｉＧｅ層８ａに変える。 Next, between times t4 and t5, the temperature is raised to 590 to 610 ° C. with the H ₂ partial pressure set to 1.0 Torr (Torricelli) or higher. Thus, by raising the temperature in the H ₂ atmosphere, the migration of SiGe in the a-SiGe layer 8 can be suppressed almost completely. For safety reasons, the H ₂ partial pressure is preferably 760 Torr or less. Next, the flow rate ratio (H ₂ / SiH ₄ + H ₂ ) is preferably 0.9 or more in a mixed gas atmosphere of H ₂ and SiH ₄ (monosilane) between times t5 and t6 while maintaining the same temperature. In the state set to H ₂ rich condition of 0.99 or less, as shown in FIG. 4B, a polycrystal having a thickness of 10 to 100 nm as the second Si cap layer on the a-Si layer 9 The Si layer 10 is formed. The polycrystalline Si layer 10 is used to form a low-resistance Co silicide by reacting with a silicide metal such as Co as will be described later. When the polycrystalline Si layer 10 is formed, the flat polycrystalline Si layer 10 can be formed by using the film forming gas having the composition set to be rich in H ₂ as described above. Further, by setting the film forming temperature (590 to 610 ° C.) as described above when forming the polycrystalline Si layer 10, only the a-SiGe layer 8 is formed without crystallizing the a-Si layer 9. It is crystallized to change to a polycrystalline SiGe layer 8a.

次に、図４（ｃ）に示すように、多結晶Ｓｉ層１０上に所望の形状のフォトレジスト膜１１を形成した後、このフォトレジスト膜１１をマスクとして多結晶Ｓｉ層１０からａ−Ｓｉ層７に至る積層膜をエッチングして、ゲート電極６Ｎ（ＮＭＯＳ型トランジスタ用）およびゲート電極６Ｐ（ＰＭＯＳ型トランジスタ用）を形成する。 Next, as shown in FIG. 4C, a photoresist film 11 having a desired shape is formed on the polycrystalline Si layer 10, and then the a-Si is formed from the polycrystalline Si layer 10 using the photoresist film 11 as a mask. The stacked film reaching the layer 7 is etched to form the gate electrode 6N (for NMOS type transistor) and the gate electrode 6P (for PMOS type transistor).

次に、フォトレジスト膜１１を除去した後、図１（ｂ）に続く図２（ｃ）に示すように、ＮＭＯＳ型トランジスタの形成領域を新たなフォトレジスト膜１２で覆う一方、ＰＭＯＳ型トランジスタの形成領域を露出した状態で、フォトレジスト膜１２をマスクとしてＰＭＯＳ型トランジスタの形成領域のみにＰ型不純物としてＢのイオン注入を行う。これによって、多結晶ＳｉＧｅ層８ａを含むゲート電極６ＰにＢがイオン注入されると同時に、ゲート電極６Ｐをマスクとした自己整合法によりＮ型ウエル領域４にＢがイオン注入されてイオン注入層１３が形成される。 Next, after removing the photoresist film 11, as shown in FIG. 2C following FIG. 1B, the formation region of the NMOS transistor is covered with a new photoresist film 12, while the PMOS transistor is formed. With the formation region exposed, ion implantation of B as a P-type impurity is performed only in the formation region of the PMOS transistor using the photoresist film 12 as a mask. As a result, B is ion-implanted into the gate electrode 6P including the polycrystalline SiGe layer 8a, and at the same time, B is ion-implanted into the N-type well region 4 by the self-alignment method using the gate electrode 6P as a mask. Is formed.

次に、フォトレジスト膜１２を除去した後、図２（ｄ）に示すように、ＰＭＯＳ型トランジスタの形成領域を新たなフォトレジスト膜１４で覆う一方、ＰＭＯＳ型トランジスタの形成領域を露出した状態で、フォトレジスト膜１４をマスクとしてＮＭＯＳ型トランジスタの形成領域のみにＮ型不純物としてＰ、Ａｓ等のイオン注入を行う。これによって、多結晶ＳｉＧｅ層８ａを含むゲート電極６ＮにＰ等がイオン注入されると同時に、ゲート電極６Ｎをマスクとした自己整合法によりＰ型ウエル領域３にＰ等がイオン注入されてイオン注入層１５が形成される。次に、フォトレジスト膜１４を除去した後、ＣＶＤ法により全面にＳｉ酸化膜、Ｓｉ窒化膜等の絶縁膜を形成した後、絶縁膜の不要部をエッチングしてサイドウォール絶縁膜１６を形成する。 Next, after removing the photoresist film 12, as shown in FIG. 2D, the formation region of the PMOS transistor is covered with a new photoresist film 14, while the formation region of the PMOS transistor is exposed. Then, using the photoresist film 14 as a mask, ions of P, As, etc., as N-type impurities are implanted only in the NMOS transistor formation region. As a result, P or the like is ion-implanted into the gate electrode 6N including the polycrystalline SiGe layer 8a, and at the same time, P or the like is ion-implanted into the P-type well region 3 by the self-alignment method using the gate electrode 6N as a mask. Layer 15 is formed. Next, after removing the photoresist film 14, an insulating film such as a Si oxide film or a Si nitride film is formed on the entire surface by a CVD method, and then unnecessary portions of the insulating film are etched to form a sidewall insulating film 16. .

次に、図２（ｅ）に示すように、熱処理を施してＢのイオン注入層１３を活性化してＮ型ウエル領域２にＰ型ソース領域１７びドレイン領域１８を形成すると同時に、Ｐ等のイオン注入層１５を活性化してＰ型ウエル領域３にＰ型ソース領域１９およびドレイン領域２０を形成する。同時に、ゲート電極６Ｐ内にイオン注入されているＢおよびゲート電極６Ｎ内にイオン注入されているＰ等を活性化する。このような活性化処理により、ゲート電極６Ｐの多結晶ＳｉＧｅ層８ａ内のＧｅの作用により、特にＢの活性化率が高められるのでゲート電極６Ｐ内におけるキャリア空乏化が抑制されるようになる。 Next, as shown in FIG. 2E, heat treatment is performed to activate the B ion-implanted layer 13 to form the P-type source region 17 and the drain region 18 in the N-type well region 2, and at the same time, P The ion implantation layer 15 is activated to form a P-type source region 19 and a drain region 20 in the P-type well region 3. At the same time, the ions B implanted into the gate electrode 6P and the ions P implanted into the gate electrode 6N are activated. By such activation treatment, since the activation rate of B is particularly increased by the action of Ge in the polycrystalline SiGe layer 8a of the gate electrode 6P, carrier depletion in the gate electrode 6P is suppressed.

次に、図３（ｆ）に示すように、スパッタ法により全面にシリサイド化金属膜となるコバルト（Ｃｏ）層２１を形成する。続いて、熱処理を施して、図３（ｇ）に示すように、サリサイドプロセスによりＣｏを各ゲート電極６Ｐ、６Ｎの多結晶Ｓｉ層１０と反応させてＣｏシリサイド層２２Ｇ、２３Ｇを自己整合的に形成すると同時に、ＣｏをＰ型ソース領域１７およびドレイン領域１８、Ｎ型ソース領域１９およびドレイン領域２０のＳｉと反応させてそれぞれＣｏシリサイド層２２Ｓ、２２Ｄ、２３Ｓ、２３Ｄを形成する。これによって、各ゲート電極６Ｐ、６Ｎの低抵抗化を図ることができるとともに、ソース電極およびドレイン電極の低抵抗化も図ることができるようになる。 Next, as shown in FIG. 3F, a cobalt (Co) layer 21 to be a silicide metal film is formed on the entire surface by sputtering. Subsequently, heat treatment is performed, and as shown in FIG. 3G, Co is reacted with the polycrystalline Si layer 10 of each of the gate electrodes 6P and 6N by a salicide process so that the Co silicide layers 22G and 23G are self-aligned. Simultaneously with the formation, Co is reacted with Si in the P-type source region 17 and the drain region 18, the N-type source region 19 and the drain region 20 to form Co silicide layers 22S, 22D, 23S and 23D, respectively. As a result, the resistances of the gate electrodes 6P and 6N can be reduced, and the resistances of the source electrode and the drain electrode can be reduced.

次に、不要なＣｏ層２１を除去した後、図３（ｈ）に示すように、層間絶縁膜２４を形成し、各コンタクト２５Ｓ、２５Ｇ、２５Ｄを介して各配線２６Ｓ、２６Ｇ、２６Ｄを引き出すと同時に、各コンタクト２７Ｓ、２７Ｇ、２７Ｄを介して各配線２８Ｓ、２８Ｇ、２８Ｄを引き出すことにより、ＰＭＯＳ型トランジスタ２９とＮＭＯＳ型トランジスタ３０とを組み合わせたＣＭＯＳ型トランジスタ３１をＰ型Ｓｉ基板１に形成する。 Next, after removing the unnecessary Co layer 21, as shown in FIG. 3H, an interlayer insulating film 24 is formed, and the wirings 26S, 26G, and 26D are drawn out through the contacts 25S, 25G, and 25D. At the same time, a CMOS transistor 31 in which the PMOS transistor 29 and the NMOS transistor 30 are combined is formed on the P-type Si substrate 1 by pulling out the wirings 28S, 28G, and 28D through the contacts 27S, 27G, and 27D. To do.

以上のように、この例の半導体装置の製造方法によれば、第１のＳｉキャップ層となるアモルファスＳｉ層９が結晶化しない成膜温度で第２のＳｉキャップ層となる多結晶Ｓｉ層１０を成膜するので、アモルファスＳｉ層９の表面凹凸は生じない。また、結晶化していないアモルファスＳｉ層９でアモルファスＳｉＧｅ層８を覆った状態で多結晶Ｓｉ層１０の成膜温度まで昇温しているので、ＳｉＧｅのマイグレーションが抑制され、そのためゲート電極６Ｐ、６Ｎの表面に凹凸が発生しないので、ゲート電極６Ｐ、６ＮとゲートＳｉ酸化膜５との界面にボイドが形成されなくなるため、ゲート絶縁膜にゲートリーク不良が発生せず、ゲート絶縁膜の信頼性が損なわれることがなくなる。 As described above, according to the manufacturing method of the semiconductor device of this example, the polycrystalline Si layer 10 that becomes the second Si cap layer at the deposition temperature at which the amorphous Si layer 9 that becomes the first Si cap layer does not crystallize. Therefore, the surface irregularity of the amorphous Si layer 9 does not occur. In addition, since the amorphous SiGe layer 8 is covered with the non-crystallized amorphous Si layer 9, the temperature is raised to the deposition temperature of the polycrystalline Si layer 10, so that the migration of SiGe is suppressed, and therefore the gate electrodes 6P and 6N are suppressed. Since no irregularities are generated on the surface, no void is formed at the interface between the gate electrodes 6P and 6N and the gate Si oxide film 5, so that no gate leakage defect occurs in the gate insulating film, and the reliability of the gate insulating film is improved. It will not be damaged.

このように、この例の半導体装置の製造方法によれば、Ｐ型Ｓｉ基板１上にゲートＳｉ酸化膜５を形成した後、ゲートＳｉ酸化膜５上に４５０〜５５０℃の成膜温度でアモルファスＳｉＧｅ層８を成膜する第１の成膜工程と、アモルファスＳｉＧｅ層８上に上記成膜温度以下で第１のＳｉキャップ層となるアモルファスＳｉ層９を成膜する第２の成膜工程と、アモルファスＳｉ層９が結晶化しない５９０〜６１０℃に昇温した後、この温度でアモルファスＳｉＧｅ層８を結晶化するとともに、アモルファスＳｉ層９上に第２のＳｉキャップ層となる多結晶Ｓｉ層１０を成膜する第３の成膜工程とを含んで、多結晶ＳｉＧｅ層８ａおよびこの多結晶ＳｉＧｅ層８ａを覆う多結晶Ｓｉ層１０を含むゲート電極６Ｐ、６Ｎをそれぞれ有するＰＭＯＳ型トランジスタ２９およびＮＭＯＳ型トランジスタ３０を製造するので、多結晶Ｓｉ層１０の成膜時にＳｉＧｅのマイグレーションを抑制することができる。
したがって、多結晶ＳｉＧｅ層を含むゲート電極の形成過程で、ゲート電極の表面における凹凸の発生を抑制してゲート歩留まりを向上させることができる。 Thus, according to the method of manufacturing a semiconductor device of this example, after forming the gate Si oxide film 5 on the P-type Si substrate 1, the amorphous film is formed on the gate Si oxide film 5 at a film formation temperature of 450 to 550 ° C. A first film-forming process for forming the SiGe layer 8; a second film-forming process for forming an amorphous Si layer 9 serving as a first Si cap layer on the amorphous SiGe layer 8 below the film-forming temperature; After the temperature is raised to 590 to 610 ° C. at which the amorphous Si layer 9 is not crystallized, the amorphous SiGe layer 8 is crystallized at this temperature, and the polycrystalline Si layer serving as the second Si cap layer on the amorphous Si layer 9 And a third film forming step for forming a film 10 and a PMOS having gate electrodes 6P and 6N each including a polycrystalline SiGe layer 8a and a polycrystalline Si layer 10 covering the polycrystalline SiGe layer 8a. Since the production of transistors 29 and NMOS transistor 30, it is possible to suppress the migration of SiGe during the formation of the polycrystalline Si layer 10.
Therefore, in the formation process of the gate electrode including the polycrystalline SiGe layer, it is possible to improve the gate yield by suppressing the occurrence of unevenness on the surface of the gate electrode.

図６は、この発明の実施例２である半導体装置の製造方法の主要部を示す工程図、図７は同主要部の工程における成膜シーケンスである。この例の半導体装置の製造方法の構成が、上述した実施例１の構成と大きく異なるところは、さらに第３のＳｉキャップ層を成膜するようにした点である。
この例の半導体装置の製造方法は、実施例１における図４（ｂ）の工程に続いて、図７の成膜シーケンスに基づいて、時刻ｔ６〜ｔ７間で、好ましくは時刻ｔ４〜ｔ５期間の昇温同様Ｈ₂雰囲気内でＨ₂分圧を１．０Torr(Torricelli)以上に設定した状態で６１０〜６１５℃に昇温する。次に、同温度に保持した状態で時刻ｔ７〜ｔ８間で、通常の多結晶Ｓｉ成膜条件で、図６に示すように、多結晶Ｓｉ層１０上に第３のＳｉキャップ層である膜厚が５０〜１００ｎｍの多結晶Ｓｉ層１０ａを形成する。この例ではこの多結晶Ｓｉ層１０ａが、Ｃｏのようなシリサイド化金属と反応させて低抵抗のＣｏシリサイドを形成するために用いる。多結晶Ｓｉ層１０ａの成膜時の温度は、凹凸抑制のために略６５０℃以下とすることが好ましい。この後は、実施例１の製造工程に準じて、図４（ｃ）の工程と略同様な工程を行うことにより各ゲート電極６Ｐ、６Ｎを形成すればよい。 FIG. 6 is a process diagram showing the main part of the semiconductor device manufacturing method according to the second embodiment of the present invention, and FIG. 7 is a film forming sequence in the process of the main part. The configuration of the semiconductor device manufacturing method of this example is greatly different from the configuration of the first embodiment described above in that a third Si cap layer is further formed.
In the manufacturing method of the semiconductor device of this example, following the step of FIG. 4B in the first embodiment, based on the film forming sequence of FIG. 7, it is between time t6 and t7, preferably during time t4 to t5. The temperature is raised to 610 to 615 ° C. in a state where the H ₂ partial pressure is set to 1.0 Torr (Torricelli) or higher in the H ₂ atmosphere as in the temperature rise. Next, a film which is a third Si cap layer on the polycrystalline Si layer 10 as shown in FIG. 6 under normal polycrystalline Si film formation conditions between times t7 and t8 while maintaining the same temperature. A polycrystalline Si layer 10a having a thickness of 50 to 100 nm is formed. In this example, this polycrystalline Si layer 10a is used to react with a silicide metal such as Co to form a low resistance Co silicide. The temperature during the formation of the polycrystalline Si layer 10a is preferably about 650 ° C. or less in order to suppress unevenness. Thereafter, the gate electrodes 6P and 6N may be formed by performing substantially the same process as the process of FIG. 4C according to the manufacturing process of the first embodiment.

このように、この例の半導体装置の製造方法によれば、Ｐ型Ｓｉ基板１上にゲートＳｉ酸化膜５を形成した後、ゲートＳｉ酸化膜５上に４５０〜５５０℃の成膜温度でアモルファスＳｉＧｅ層８を成膜する第１の成膜工程と、アモルファスＳｉＧｅ層８上に上記成膜温度と同じ成膜温度で第１のＳｉキャップ層となるアモルファスＳｉ層９を成膜する第２の成膜工程と、アモルファスＳｉ層９が結晶化しない５９０〜６１０℃に昇温した後、この温度でアモルファスＳｉＧｅ層８を結晶化するとともに、アモルファスＳｉ層９上に第２のＳｉキャップ層となる多結晶Ｓｉ層１０を成膜する第３の成膜工程と、６１０〜６１５℃に昇温した後、この温度で多結晶Ｓｉ層１０上に第３のＳｉキャップ層となる多結晶Ｓｉ層１０ａを成膜する第４の成膜工程とを含んで、多結晶ＳｉＧｅ層８ａおよびこの多結晶ＳｉＧｅ層８ａを覆う多結晶Ｓｉ層１０、１０ａを含むゲート電極６Ｐ、６Ｎをそれぞれ有するＰＭＯＳ型トランジスタ２９およびＮＭＯＳ型トランジスタ３０を製造するので、多結晶Ｓｉ層１０、１０ａの成膜時に下層のＳｉＧｅ層およびＳｉ層でのマイグレーションを抑制することができる。
したがって、多結晶ＳｉＧｅ層を含むゲート電極の形成過程で、ゲート電極の表面における凹凸の発生を抑制してゲート歩留まりを向上させることができる。なお、実施例１では、第２のＳｉキャップ層を厚く形成することで、実施例２における第３のＳｉキャップ層の役割を第２のＳｉキャップ層が兼務する。 Thus, according to the method of manufacturing a semiconductor device of this example, after forming the gate Si oxide film 5 on the P-type Si substrate 1, the amorphous film is formed on the gate Si oxide film 5 at a film formation temperature of 450 to 550 ° C. A first film forming step for forming the SiGe layer 8; and a second film forming step for forming an amorphous Si layer 9 serving as a first Si cap layer on the amorphous SiGe layer 8 at the same film forming temperature as that described above. After the film formation step and the temperature is raised to 590 to 610 ° C. at which the amorphous Si layer 9 is not crystallized, the amorphous SiGe layer 8 is crystallized at this temperature and becomes the second Si cap layer on the amorphous Si layer 9 A third film forming step for forming the polycrystalline Si layer 10 and after raising the temperature to 610 to 615 ° C., the polycrystalline Si layer 10a serving as a third Si cap layer on the polycrystalline Si layer 10 at this temperature 4th film The PMOS transistor 29 and the NMOS transistor 30 having the gate electrodes 6P and 6N including the polycrystalline SiGe layer 8a and the polycrystalline Si layers 10 and 10a covering the polycrystalline SiGe layer 8a are manufactured. Therefore, migration in the lower SiGe layer and Si layer can be suppressed when the polycrystalline Si layers 10 and 10a are formed.
Therefore, in the formation process of the gate electrode including the polycrystalline SiGe layer, it is possible to improve the gate yield by suppressing the occurrence of unevenness on the surface of the gate electrode. In Example 1, the second Si cap layer also serves as the third Si cap layer in Example 2 by forming the second Si cap layer thick.

また、この例の半導体装置の製造方法のように、第２のＳｉキャップ層となる多結晶Ｓｉ層１０を成膜した後、この多結晶Ｓｉ層１０上に第３のＳｉキャップ層となる多結晶Ｓｉ層１０ａを成膜して、Ｓｉキャップ層を第１の多結晶Ｓｉ層１０と第２の多結晶Ｓｉ層１０ａとの複数の多結晶Ｓｉ層により構成することにより、特に膜厚の大きなＳｉキャップ層を成膜したい場合に、安定した膜質の多結晶Ｓｉ層を形成することができる。 Further, after the polycrystalline Si layer 10 to be the second Si cap layer is formed as in the method for manufacturing the semiconductor device of this example, the polycrystalline Si layer 10 is then formed on the polycrystalline Si layer 10. By forming the crystalline Si layer 10a and forming the Si cap layer by a plurality of polycrystalline Si layers of the first polycrystalline Si layer 10 and the second polycrystalline Si layer 10a, the film thickness is particularly large. When it is desired to form a Si cap layer, a polycrystalline Si layer having a stable film quality can be formed.

このように、この例の構成によっても実施例１と略同様な効果を得ることができる。
加えて、この例の構成によれば、特に膜厚の大きなＳｉキャップ層を成膜したい場合に、短時間で安定した膜質の多結晶Ｓｉ層を形成することができる。 As described above, the configuration of this example can provide substantially the same effect as that of the first embodiment.
In addition, according to the configuration of this example, a polycrystalline Si layer having a stable film quality can be formed in a short time, particularly when it is desired to form a Si cap layer having a large thickness.

以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、第１のＳｉキャップ層となるａ−Ｓｉ層を成膜した後に昇温する雰囲気をＨ₂雰囲気中で行う例で説明したが、必ずしもＨ₂雰囲気中に限る必要はなく、真空中で行ってもよい。また、ゲート絶縁膜としては窒化膜（Nitride Film）でも良く、あるいは酸化膜と窒化膜との２重膜構成でも良い。つまり、ＭＩＳ（型トランジスタである限り、ＭＯＳ型トランジスタに限らずに、ＭＮＳ(Metal Nitride Semiconductor)型トランジスタでも良く、あるいは、ＭＮＯＳ(Metal Nitride Oxide Semiconductor)型トランジスタでも良い。また、Ｐ型Ｓｉ基板上にＰＭＯＳ型トランジスタを形成する領域およびＮＭＯＳ型トランジスタを形成する領域は、基板上に予めエピタキシャル層を形成した後に、このエピタキシャル層にＰ型不純物およびＮ型不純物をイオン注入して形成するようにしてもよい。 The embodiment of the present invention has been described in detail with reference to the drawings. However, the specific configuration is not limited to this embodiment, and the present invention can be changed even if there is a design change or the like without departing from the gist of the present invention. include. For example, although the atmosphere heated after forming the a-Si layer serving as a first Si cap layer described in example performed in an H ₂ atmosphere it is not necessarily limited to H ₂ atmosphere, in a vacuum You may go. Further, the gate insulating film may be a nitride film or a double film structure of an oxide film and a nitride film. That is, as long as it is a MIS (type transistor), it is not limited to a MOS type transistor but may be an MNS (Metal Nitride Semiconductor) type transistor or an MNOS (Metal Nitride Oxide Semiconductor) type transistor. The region for forming the PMOS transistor and the region for forming the NMOS transistor are formed by previously implanting an epitaxial layer on the substrate and then ion-implanting P-type impurities and N-type impurities into the epitaxial layer. Also good.

この発明の活用例として、ロジックデバイス以外のデバイスに対しても利用可能である。 As an application example of the present invention, the present invention can be used for devices other than logic devices.

この発明の実施例１である半導体装置の製造方法を工程順に示す工程図である。It is process drawing which shows the manufacturing method of the semiconductor device which is Example 1 of this invention in order of a process. 同半導体装置の製造方法を工程順に示す工程図である。It is process drawing which shows the manufacturing method of the same semiconductor device in process order. 同半導体装置の製造方法を工程順に示す工程図である。It is process drawing which shows the manufacturing method of the same semiconductor device in process order. 同半導体装置の製造方法の主要部を工程順に示す工程図である。It is process drawing which shows the principal part of the manufacturing method of the same semiconductor device in process order. 同主要部の工程における成膜シーケンスである。It is the film-forming sequence in the process of the principal part. この発明の実施例２である半導体装置の製造方法の主要部を示す工程図である。It is process drawing which shows the principal part of the manufacturing method of the semiconductor device which is Example 2 of this invention. 同主要部の工程における成膜シーケンスである。It is the film-forming sequence in the process of the principal part. 従来の半導体装置の製造方法により製造された半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device manufactured by the manufacturing method of the conventional semiconductor device. 同半導体装置の製造方法を工程順に示す工程図である。It is process drawing which shows the manufacturing method of the same semiconductor device in process order. 同半導体装置の製造方法を工程順に示す工程図である。It is process drawing which shows the manufacturing method of the same semiconductor device in process order.

Explanation of symbols

１Ｐ型Ｓｉ基板
２素子分離領域
３Ｐ型ウエル領域（ＮＭＯＳ型トランジスタ形成領域）
４Ｎ型ウエル領域（ＰＭＯＳ型トランジスタ形成領域）
５ゲートＳｉ酸化膜（ゲート絶縁膜）
６Ｐゲート電極（ＰＭＯＳ型トランジスタ用）
６Ｎゲート電極（ＮＭＯＳ型トランジスタ用）
７ａ（アモルファス）−Ｓｉ層（シードＳｉ層）
８ａ−ＳｉＧｅ層
８ａ多結晶ＳｉＧｅ層
９ａ−Ｓｉ層（第１のＳｉキャップ層
１０多結晶Ｓｉ層（第２のＳｉキャップ層）
１０ａ多結晶Ｓｉ層（第３のＳｉキャップ層）
１１、１２、１４フォトレジスト膜
１３、１５イオン注入層
１６サイドウォール絶縁膜
１７Ｐ型ソース領域
１８Ｐ型ドレイン領域
１９Ｎ型ソース領域
２０Ｎ型ドレイン領域
２１Ｃｏ層（シリサイド化金属膜）
２２Ｓ、２２Ｇ、２２ＤＣｏシリサイド層
２３Ｓ、２３Ｇ、２３ＤＣｏシリサイド層
２４層間絶縁膜
２５Ｓ、２５Ｇ、２５Ｄコンタクト（ＰＭＯＳ型トランジスタ用）
２６Ｓ、２６Ｇ、２６Ｄコンタクト（ＮＭＯＳ型トランジスタ用）
２７Ｓ、２７Ｇ、２７Ｄ配線（ＰＭＯＳ型トランジスタ用）
２８Ｓ、２８Ｇ、２８Ｄ配線（ＮＭＯＳ型トランジスタ用）
２９ＰＭＯＳ型トランジスタ
３０ＮＭＯＳ型トランジスタ
３１ＣＭＯＳ型トランジスタ
1 P-type Si substrate 2 Element isolation region 3 P-type well region (NMOS-type transistor formation region)
4 N-type well region (PMOS-type transistor formation region)
5 Gate Si oxide film (gate insulation film)
6P gate electrode (for PMOS transistor)
6N gate electrode (for NMOS transistor)
7 a (amorphous) -Si layer (seed Si layer)
8 a-SiGe layer 8a Polycrystalline SiGe layer 9 a-Si layer (first Si cap layer 10 polycrystalline Si layer (second Si cap layer)
10a Polycrystalline Si layer (third Si cap layer)
11, 12, 14 Photoresist films 13, 15 Ion implantation layer 16 Side wall insulating film 17 P-type source region 18 P-type drain region 19 N-type source region 20 N-type drain region 21 Co layer (silicided metal film)
22S, 22G, 22D Co silicide layers 23S, 23G, 23D Co silicide layers 24 Interlayer insulating films 25S, 25G, 25D Contacts (for PMOS transistors)
26S, 26G, 26D contacts (for NMOS transistors)
27S, 27G, 27D wiring (for PMOS transistors)
28S, 28G, 28D wiring (for NMOS transistors)
29 PMOS transistor 30 NMOS transistor 31 CMOS transistor

Claims

A semiconductor device manufacturing method for manufacturing a MIS transistor having a gate electrode including a polycrystalline SiGe layer and a polycrystalline Si layer covering the polycrystalline SiGe layer on a semiconductor substrate,
A first film forming step of forming an amorphous SiGe layer on the gate insulating film at a first temperature after forming the gate insulating film on the semiconductor substrate;
A second film forming step of forming an amorphous Si layer on the amorphous SiGe layer at a temperature equal to or lower than the first temperature;
A third film forming step of forming a first polycrystalline Si layer on the amorphous Si layer at a second temperature at which the amorphous Si layer higher than the first temperature is not crystallized;
A method for manufacturing a semiconductor device, comprising:

A fourth film forming step of forming a second polycrystalline Si layer on the first polycrystalline Si layer at a third temperature higher than the second temperature after the third film forming step; The method of manufacturing a semiconductor device according to claim 1, comprising:

3. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of forming a seed Si layer on the gate insulating film before the first film forming step.

4. The method of manufacturing a semiconductor device according to claim 1, wherein the first temperature is 450 to 550.degree.

The third film forming step is performed at a film forming temperature of 590 to 615 ° C. as the second temperature in a mixed gas atmosphere of H ₂ and SiH _4. A method for manufacturing a semiconductor device according to claim 1.

6. The semiconductor device according to claim 2, wherein the fourth film formation step is performed at a film formation temperature of 615 ° C. or more which is the third temperature in a SiH ₄ gas atmosphere. Manufacturing method.

A first temperature-raising step from the first temperature to the second temperature from the second film-forming step to a third film-forming step; and a third film-forming step to a fourth film-forming step. 7. The method of manufacturing a semiconductor device according to claim 1, wherein the second temperature raising step from the second temperature to the third temperature is performed in an H ₂ -containing atmosphere. Method.

8. The method of manufacturing a semiconductor device according to claim 7, wherein the H ₂ -containing atmosphere in the first temperature raising step and the second temperature raising step has a partial pressure of H ₂ of 1.0 Torr or more.

9. The semiconductor device according to claim 5, wherein (H ₂ / SiH ₄ + H ₂ ) of the mixed gas atmosphere in the third film forming step is 0.9 or more. Production method.

The Ge concentration in the polycrystalline Si layer is 15 to 35 mol. The method of manufacturing a semiconductor device according to claim 1, wherein:

After the third film forming step, a metal film is formed on the first polycrystalline Si layer, and then heat treatment is performed to react the first polycrystalline Si layer and the metal film to form a metal silicide. The method for manufacturing a semiconductor device according to claim 1, further comprising a silicidation step of forming a layer.

After the fourth film forming step, a metal film is formed on the second polycrystalline Si layer, and then heat treatment is performed to react the second polycrystalline Si layer and the metal film to form a metal silicide. 3. A method of manufacturing a semiconductor device according to claim 2, further comprising a silicidation step of forming a layer.