JP4500797B2 - Circuit device and a display device having a capacitor and a field effect transistor - Google Patents

Circuit device and a display device having a capacitor and a field effect transistor Download PDF

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Description

本発明は、ナノワイヤをチャネルとして用いる電界効果型トランジスタと、ナノワイヤを用いたキャパシタとを具備する回路装置及び表示装置に関するものである。 The present invention includes a field effect transistor using the nanowire as a channel, to a circuit device and a display device comprising a capacitor using a nanowire.

近年、LSIの微細加工技術の進歩に伴い、CPUの演算処理速度の向上や、半導体メモリの容量増加および、各種電気機器の小型化が急速な勢いで進んでいる。 In recent years, with the progress of LSI microfabrication techniques, improvement of processing speed of the CPU, the capacity increase and a semiconductor memory, size of various electric devices is proceeding at a rapid pace. しかしながら、上記LSIは、露光技術を始めとするトップダウン法を用いてパターンニングが行われており、その加工精度は数十ナノメートルが限界である。 However, the LSI is patterned by using a top-down method including an exposure technique has been performed, the processing accuracy tens of nanometers is the limit. また、数ナノメートルの構造を作製する手法として、走査トンネル顕微鏡(STM)や原子間力顕微鏡(AFM)などを挙げることができるがこれらの手法では大面積化することは容易ではない。 Further, as a method of manufacturing the structure of a few nanometers, it is not easy to large area in a scanning tunneling microscope (STM) and atomic force microscopy (AFM) and the like can be mentioned of these techniques. その為、更なる電子回路の集積化を行うためには新規技術の創出が必要となってくる。 Therefore, in order to carry out the integration of further electronic circuit will be needed is the creation of new technologies.

そこで、上記課題を解決する手法の一つとしてナノワイヤを用いた電子回路が提案されている。 Therefore, an electronic circuit using the nanowires as one method for solving the above problems have been proposed. 上記ナノワイヤは主にボトムアップ法で作製されるため、現在のトップダウン法よりも一桁以上高い密度の回路を提供できる可能性を秘めている。 The nanowire is primarily because it is produced by the bottom-up method, potential to provide a circuit of more than one order of magnitude higher density than the current top-down method. また、そのサイズが数ナノメートルとなることで量子効果など新たな効果を期待することができるため、例えば量子効果の非線形光学特性を用いた超高速光スイッチング素子など、従来にはない新規デバイスを提供できる可能性も有している。 Further, it is possible to expect new effects such as quantum effect by its size is several nanometers, for example, ultra high-speed optical switching element using a nonlinear optical properties of the quantum effect, the new device is not a conventional also has possibility to offer. なお、トップダウン法とは、大きなものから小さな物を生み出す微細加工技術の総称であり、ボトムアップ法とは、ナノワイヤのように小さな物質を生成して拡大していく微細組立方法のことである。 Note that the top-down method is a general term for fine processing techniques produce small objects from large, and the bottom-up method is that the fine assembling method to expand and produce small material as nanowires .

上記ナノワイヤの研究例としては、例えば半導体ナノワイヤを用いたFET技術を挙げることができる。 As examples of research the nanowires can include FET technology using, for example, a semiconductor nanowire. 半導体ナノワイヤFET(Field-Effect-Transistor)は、数百〜数千cm 2 /Vsという高移動度を有した半導体ナノワイヤを導電チャネルとして用いたものである。 Nanowire FET (Field-Effect-Transistor) is obtained by using a semiconductor nanowire having a high mobility of several hundred to several thousand cm 2 / Vs as a conductive channel. そして、この半導体ナノワイヤFETは、回路微細化のための有望な技術として考えられている(例えば特許文献1)。 Then, the semiconductor nanowire FET is considered as a promising technology for circuit miniaturization (for example, Patent Document 1).

更に、上記半導体ナノワイヤFETは溶液に半導体ナノワイヤを分散させ、上記溶液を基板上に塗布することにより形成することも可能である(例えば非特許文献1)。 Furthermore, the semiconductor nanowire FET disperses the semiconductor nanowire solution, it can be formed by coating the solution onto a substrate (e.g., Non-Patent Document 1). 上記手法を用いれば、所望の基板上にTFT(Thin-Film-Transistor)を形成することが可能であり、高性能で大面積のTFTを低コストで形成することができる。 Using the above method, it is possible to form a TFT (Thin-Film-Transistor) on a desired substrate can be formed in a TFT having a large area at a high cost. 更に上記半導体ナノワイヤFETはプラスチック基板上にもTFTが作製可能となるためフレキシブルで高性能TFTを提供することができる。 Furthermore the semiconductor nanowire FET can provide a high-performance TFT flexible because the TFT even on a plastic substrate becomes possible to manufacture. その結果、RF−ID(Radio Frequency Identification)やフレキシブルディスプレイやシートコンピューターへの応用も可能となる。 As a result, it becomes possible application to RF-ID (Radio Frequency Identification), a flexible display and a sheet computer.

また、特許文献1では、図19に示す様に半導体ナノワイヤ100に誘電体層101とゲート電極102を被覆したナノワイヤを用いたFETも示されている。 In Patent Document 1, it is also shown FET using nanowires coated with dielectric layer 101 and the gate electrode 102 on the semiconductor nanowire 100 as shown in FIG. 19. 上記構成の半導体ナノワイヤをFETに用いれば、ゲート電極を別途設ける必要もなく尚且つナノワイヤが重なることによる閾値性の低下も防ぐことが可能となる。 The use of semiconductor nanowires of the configuration FET, it becomes possible to prevent lowering of the threshold due to overlap is required separately without any besides nanowire providing the gate electrode. そのため、ゲート電極を別途設ける場合と比較してより高性能な半導体ナノワイヤトランジスタを簡便な方法で提供することが可能となる。 Therefore, it is possible to provide a higher-performance semiconductor nanowire transistors in a simple manner as compared with the case of separately providing a gate electrode.
米国特許公開 2004/0112964号明細書 US Patent Publication 2004/0112964 Pat.

しかしながら、ナノワイヤを用いてFETを構成する場合にも、当該FETを含む回路装置内には、実際にはキャパシタが必要となる場合がある。 However, even in the case of constituting the FET with a nanowire, in the circuit device including the FET, actually there is a case where the capacitor is required. そして、本発明者らは、斯かる場合には、回路の微細化は、キャパシタのサイズに制限されてしまうという認識に至った。 Then, the present inventors have found that such case, miniaturization of the circuit is led to recognition that is limited to the size of the capacitor.

勿論、露光と現像を行う、いわゆるフォトリソグラフィー法により、ナノメータースケールのキャパシタが仮に形成できたとしても、従来のような平板電極に誘電体を挟み込む構成であるとコンデンサの容量も小さくなってしまう。 Of course, performing exposure and development, the so-called photolithography, capacitor even possible if the formation of nanometer-scale, the flat plate electrodes, such as conventional in the configuration of sandwiching the dielectric becomes smaller capacitance of the capacitor .

そこで、本発明者らは、キャパシタ自体を、ナノワイヤを用いて実現しようという認識に初めて至った。 Therefore, the present inventors have found that the capacitor itself, led for the first time on the recognition that trying to achieve by using the nanowires.

第1の本発明に係る回路装置は、電界効果型トランジスタとキャパシタとを有する回路装置であって、 Circuit device according to the first aspect of the present invention, there is provided a circuit device having a field effect transistor and a capacitor,
前記電界効果型トランジスタは、第1のナノワイヤからなるチャネルを有し、 The field effect transistor has a channel of a first nanowire,
前記キャパシタは、導電性を有する第2のナノワイヤからなる第1の電極と、前記第1の電極の外周を部分的に被覆する誘電体層と、前記誘電体層の外周を被覆する第2の電極とを含み構成され、 The capacitor includes a first electrode made of the second nanowire having conductivity, a dielectric layer outer periphery partially covers the said first electrode, the second covering the outer periphery of said dielectric layer It is constituted comprising an electrode,
前記電界効果型トランジスタのゲート電極、ソース電極及びドレイン電極の少なくとも一つに、前記キャパシタの前記第1又は第2の電極が接続されていることを特徴とする。 The gate electrode of the field effect transistor, in at least one of a source electrode and a drain electrode, wherein the first or second electrode of the capacitor is connected.

第2の本発明に係る回路装置は、電界効果型トランジスタとキャパシタとを有する回路装置であって、 Circuit device according to the second invention, a circuit device having a field effect transistor and a capacitor,
前記電界効果型トランジスタは、第1のナノワイヤからなるチャネルを有し、 The field effect transistor has a channel of a first nanowire,
前記キャパシタは、 The capacitor,
導電性を有する第2のナノワイヤからなり、第1の端部と第2の端部とを有する第1の電極と、 Made from a second nanowire having conductivity, a first electrode having a first end and a second end,
前記第1の端部における外周を被覆し、該第1の端部から前記第2の端部側に向かって、前記第1の電極の外周を被覆し、且つ前記第2の端部を被覆していない誘電体層と、 Covering the outer periphery of the first end portion, toward the first end to the second end side, to cover the outer periphery of the first electrode, and covering the second end and a dielectric layer that is not,
前記誘電体層の外周を被覆する第2の電極とを含み構成され、 The constructed and a second electrode covering the outer periphery of the dielectric layer,
前記電界効果型トランジスタのゲート電極、ソース電極及びドレイン電極の少なくとも一つに、前記キャパシタの前記第1又は第2の電極が接続されていることを特徴とする。 The gate electrode of the field effect transistor, in at least one of a source electrode and a drain electrode, wherein the first or second electrode of the capacitor is connected.
また、第3の本発明に係る表示装置は、電界効果型トランジスタとキャパシタとを有する回路装置であって、 The display device according to a third aspect of the present invention, a circuit device having a field effect transistor and a capacitor,
前記電界効果型トランジスタは、第1のナノワイヤからなるチャネルを有し、 The field effect transistor has a channel of a first nanowire,
前記キャパシタは、 The capacitor,
導電性を有する第2のナノワイヤからなる第1の電極と、 A first electrode made of the second nanowire having conductivity,
前記第1の電極を被覆する誘電体層と、 A dielectric layer covering the first electrode,
前記誘電体層の外周を被覆する第2の電極とを含み構成されており、且つ前記第1のナノワイヤと第2のナノワイヤの長手方向がそれぞれ同じ方向に配向しており、 It said dielectric layer outer periphery is configured and a second electrode covering the and the first nanowire and the longitudinal direction of the second nanowire are oriented in the same direction, respectively,
前記電界効果型トランジスタのゲート電極、ソース電極及びドレイン電極の少なくとも一つに、前記キャパシタの前記第1又は第2の電極が接続されていることを特徴とする。 The gate electrode of the field effect transistor, in at least one of a source electrode and a drain electrode, wherein the first or second electrode of the capacitor is connected.
なお本発明における第1及び第2のナノワイヤは、ナノチューブを含むものである。 Note the first and second nanowires in the present invention includes a nanotube.

本発明によれば、ナノワイヤを用いて構成される電界効果型トランジスタとキャパシタとを有する新規な回路装置が提供される。 According to the present invention, a novel circuit device having a field effect transistor and a capacitor formed by using the nanowires are provided.

以下、図面を参照しながら、本発明の実施の形態を詳細に説明する。 Hereinafter, with reference to the drawings, an embodiment of the present invention in detail. なお、以下、ナノワイヤを含み構成されるキャパシタをナノワイヤキャパシタ、チャネルがナノワイヤで構成される電界効果型トランジスタをナノワイヤトランジスタ又はナノワイヤFETともいう。 Hereinafter, nanowire capacitor a capacitor constructed include nanowires, channel referred to as a nanowire transistor or nanowires FET field effect transistor formed in the nanowire.

(第1の実施形態) (First Embodiment)
図1は本発明の実施形態の一例を示す平面図である。 Figure 1 is a plan view showing an example of an embodiment of the present invention. 図1は第2のナノワイヤを含み構成されるキャパシタ1と、チャネルが第1のナノワイヤで構成されるナノワイヤトランジスタ2がゲート絶縁層3上に直列接続している回路装置である。 Figure 1 is a capacitor constructed 1 comprises a second nanowire, the channel is a circuit device which is connected in series on the nanowire transistor 2 gate insulating layer 3 composed of a first nanowire.

上記ナノワイヤトランジスタ2はゲート電極4、ソース電極5、ドレイン電極6、第1のナノワイヤ7を具備している。 The nanowire transistor 2 gate electrode 4, source electrode 5, the drain electrode 6, and comprises a first nanowire 7. なお、図1では、ナノワイヤトランジスタ2のドレイン電極6がキャパシタ1に接続されているが、ソース電極やゲート電極と接続されてもよい。 In FIG 1, the drain electrode 6 of the nanowire transistor 2 is connected to the capacitor 1 may be connected to the source electrode or the gate electrode. またゲート電極4−ソース電極7(又はドレイン電極6)間に容量を配置する場合、ゲート電極4及びソース電極7(又はドレイン電極6)とにキャパシタ1を接続配置すれば、トランジスタ上にキャパシタが配置される積層構造を構成できる。 In the case of placing a capacitance between the gate electrode 4 a source electrode 7 (or the drain electrode 6), by connecting place the capacitor 1 and the gate electrode 4 and the source electrode 7 (or the drain electrode 6), a capacitor on the transistor It arranged the laminated structure can be constructed. その結果、実装面積を減少することができる。 As a result, it is possible to reduce the mounting area.

上記構成の回路はDRAMの1セルの構成と同様であるので例えばDRAMへ用いることが可能である。 The circuit of the above configuration can be used to so for example DRAM is similar to the structure of one cell of the DRAM.

ナノワイヤキャパシタ1は図3に示すようにコア電極(第1の電極)8、誘電体層9、表面電極(第2の電極)10から成る。 Nanowire capacitor 1 core electrode (first electrode) 3 8, a dielectric layer 9, a surface electrode (second electrode) 10.

導電性を有する第2のナノワイヤ8は、第1の端部3010と第2の端部3020とを有する第1の電極として機能する。 Second nanowire 8 having conductivity, functions as a first electrode having a first end 3010 and a second end 3020.

第2のナノワイヤ8には、第1の端部3010における外周を被覆し、第1の端部3010から第2の端部3020側に向かって、コア電極(第1の電極)8の外周を被覆し、且つ第2の端部を被覆していない誘電体層9が設けられている。 The second nanowire 8, the outer periphery of the first end portion 3010 covers, from the first end 3010 towards the second end 3020 side, the outer periphery of the core electrode (first electrode) 8 coated, dielectric layer 9 is provided which is not and covering the second end. 更に、誘電体層9の外周は、表面電極(第2の電極)10で被覆されている。 Further, the outer periphery of the dielectric layer 9 is covered with the surface electrode (second electrode) 10.

なお、図3においては、第1の端部3010におけるナノワイヤの端面は、誘電体層9で被覆されているが、例えば、図8のように必ずしも、端面は、誘電体層9で被覆されている必要はない。 In FIG. 3, the end surface of the nanowires at the first end 3010 has been covered with a dielectric layer 9, for example, not necessarily as shown in FIG. 8, the end faces, are coated with a dielectric layer 9 it is not necessary to have.

また、第1の電極となるコア電極8の第2の端部側3020が、誘電体層9では被覆されずに露出している場合にも、当該コア電極8と表面電極(第2の電極)10との電気的な分離が確保されるのであれば、当該露出部が、何らかの材料で被覆されていてもよい。 Further, the second end side 3020 of the core electrode 8 serving as the first electrode, when exposed without being covered in a dielectric layer 9 is also the core electrode 8 and the surface electrode (second electrode ) if the electrical isolation of the 10 is secured, the exposed portion may be coated with any material.

本実施形態に係るコア電極8の周囲を被覆する誘電体層9には、少なくとも以下の状態が含まれる。 A dielectric layer 9 covering the periphery of the core electrode 8 according to the present embodiment includes at least the following conditions. すなわち、図3(b)、図6等に示すように、第1電極となるコア電極8の露出部を除く側面と、コア電極8の露出部と反対側の端面とを覆うことが含まれる。 That is, as shown in FIG. 3 (b), 6, etc., involves covering the sides except the exposed portion of the core electrode 8 serving as the first electrode and an end face of the exposed portion of the core electrode 8 opposite . また、図8に示すように、第1電極となるコア電極8の露出部を除く側面を覆い、コア電極8の露出部と反対側の端面は覆わない場合が含まれる。 Further, as shown in FIG. 8, covers the side surfaces except for the exposed portion of the core electrode 8 serving as the first electrode, the end face opposite to the exposed portion of the core electrode 8 includes the case where no cover.

また、ナノワイヤキャパシタの部分の構成に関しては、以下の形態もとり得る。 Regarding the structure of a portion of the nanowire capacitor, it may also take the following form. すなわち、導電性のナノワイヤからなる第1の電極と、第1の電極の外周を部分的に被覆する誘電体層と、誘電体層の外周を被覆する第2の電極とから構成される。 That is, it constituted by a first electrode made of a conductive nanowire, a dielectric layer periphery to partially cover the first electrode, a second electrode covering the outer periphery of the dielectric layer. 第1の電極が誘電体層で被覆されていない領域は、第1の電極の一方の端部でも、長さ方向の途中の一部分であってもよい。 Region where the first electrode not covered with the dielectric layer, in one end portion of the first electrode, or even in the middle of a portion of the length.

本実施形態の回路装置は、上記ナノワイヤFETと上記ナノワイヤキャパシタが少なくとも回路中に具備されている。 Circuit device of this embodiment, the nanowire FET and the nanowire capacitor is provided in at least the circuit. そのため、該ナノワイヤと該ナノワイヤキャパシタを溶媒に分散させて塗布することにより、素子上にTFTとキャパシタの形成を塗布法により形成することができる。 Therefore, by applying the nanowires and the nanowires capacitor are dispersed in a solvent, it can be formed by a coating method in the formation of TFT and a capacitor on the device.

そして、所望の基板上への上記ナノワイヤFETと上記ナノワイヤキャパシタを含む回路の形成が可能となり、回路の大面積化、低コスト化さらにはプラスチック基板上に回路を形成することにより回路のフレキシブル化が可能となる。 Then, it is possible to form a circuit including the nanowire FET and the nanowire capacitor to the desired substrate, a large area of ​​the circuit, the flexible of the circuit by forming a circuit on cost more plastic substrate It can become. 特にナノワイヤTFTは、高移動度のTFTであるため従来の真空プロセスで作製されるTFTと比較しても同等以上の性能を発揮することが可能である。 In particular nanowire TFT is capable of exerting a performance equal to or higher than as compared with the TFT fabricated in conventional vacuum processes for the high mobility of the TFT. 尚、本実施形態の回路装置はナノワイヤキャパシタ以外の従来のキャパシタが回路に含まれる場合にも適用することが可能であり、例えば液晶のようなキャパシタ成分を有するものが回路に含まれる場合などへも当然適用することができる。 The circuit device of this embodiment can be applied to the case where a conventional capacitor except nanowire capacitors included in the circuit, for example, to a case where those having a capacitor component, such as a liquid crystal is included in the circuit it can also be naturally applied.

また、従来のように露光によるパターンニングを用いなくともナノメーターサイズのTFTおよびキャパシタを回路上に形成することが可能となるため、電子回路の微細化が容易となる。 Moreover, since it is possible to form on the circuit TFT and a capacitor nanometer-sized without use of a conventional patterning by exposure as, it is easy to miniaturization of electronic circuits.

更に、該ナノワイヤキャパシタの形状は円筒形等の柱状又は針状であるため、同一面積上に平面キャパシタを設ける場合と比較して、より高容量のものを提供することが可能となる。 Furthermore, the shape of the nanowire capacitor for a columnar or needle shape, such as cylindrical, as compared with the case of providing a planar capacitor in the same area, it is possible to provide what higher capacity.

具体的に円筒形のキャパシタを例にとって容量を大きくする条件について以下説明する。 It will be described below specifically condition the cylindrical capacitor to increase the capacitance as an example. なお、ここでは説明の簡易化のために、円筒形のキャパシタの場合について説明するが、本実施形態におけるナノワイヤキャパシタは特に円筒形キャパシタに限定されない。 Here, for simplification of explanation, a case is described where a cylindrical capacitor, nanowire capacitor in this embodiment is not particularly limited to the cylindrical capacitor. ナノワイヤの形状は製法や材質により多角柱形状や針状形状等となる場合があるが、かかるナノワイヤを用いたキャパシタも平板状のキャパタよりも容量を増大させることができる。 Nanowire shape but it may become preparation or polygonal shape or needle-like shape, etc. depending on the material, it is possible to increase the capacity than Kyapata capacitor also tabular using such nanowires.

平行板コンデンサの静電容量(C )を表す式は誘電体層の誘電率をε、電極の面積をS、電極間の距離をdとする場合、以下に示す式(1)で表すことができる。 Expression for the capacitance of the parallel plate capacitor (C flat) is the dielectric constant of the dielectric layer epsilon, if the area of the electrode S, the distance between the electrodes is d, be represented by the formula (1) shown below can.

一方、円筒形コンデンサの静電容量(C )は、コア電極の半径がa、中心から表面電極までの距離がb、誘電体層の誘電率がε、長さがLである場合、以下に示す式(2)で表すことができる。 On the other hand, the capacitance (C circle) of the cylindrical capacitor, when the radius is a core electrode, b is the distance from the center to the surface electrode, the dielectric constant of the dielectric layer epsilon, a length L, a less can be expressed by equation (2) shown in.

C =C / C >1になるための条件は、 Conditions to become a C ratio = C circle / C flat> 1,

で表すことができる。 It can be represented by. 円筒形のナノワイヤキャパシタと平行板キャパシタの誘電体層が同じ厚さ(ba)=dであり、基板に対する占有面積が同じ(長径:L、短径:b)になる場合、上記式(3)は以下のように変形することができる。 Cylindrical nanowire capacitor parallel plate dielectric layer is the same thickness of the capacitor (ba) = a d, the area occupied by the substrate is the same (major axis: L, minor axis: b) may become the above formula (3) it can be modified as follows.

ここで、上記式(4)を横軸を(b/a)としてプロットすると、図2の様になり、ナノワイヤキャパシタを円筒形としたときのb/aの比はおおよそ1.5〜3程度となるため、平板型のキャパシタに比べて少なくとも4倍以上の静電容量を得ることが出来る。 Here, when plotted above equation (4) a horizontal axis (b / a), will be as in Figure 2, the ratio of b / a is the approximate order of 1.5 to 3 when the nanowire capacitor cylindrical Therefore, it is possible to obtain at least four times the capacitance as compared to flat-plate capacitor.

また、少なくともナノワイヤトランジスタとキャパシタを有する回路装置において、該キャパシタにはナノワイヤキャパシタが少なくとも具備されるように構成される。 Further, in the circuit device having at least nanowire transistors and a capacitor configured to nanowire capacitor is at least provided for the capacitor. そして、このナノワイヤキャパシタは、以下のように構成することで、高容量化を実現できる。 Then, the nanowire capacitor, by configuring as follows, can realize high capacity. 即ち、導電性のナノワイヤからなる第1電極と、第1電極の一部分を露出させ、それ以外の該第1電極の周囲に一層づつ又は交互に二層以上積層された第1誘電体層及び第2電極と、第2電極の周囲に第2誘電体層を介して設けられた第3の電極とを備える。 That is, a first electrode made of a conductive nanowire, exposes a portion of the first electrode, the first dielectric layer and the stacked more increments or alternatively in two or more layers around the other of the first electrode comprising a second electrode and a third electrode provided over the second dielectric layer around the second electrode.
すなわち、上記のナノワイヤキャパシタを用いる場合、単一ナノワイヤキャパシタ上に複数の並列接続されたキャパシタを形成することが可能となるため、静電容量が増加し、より多くの電荷を蓄積させることができる。 Specifically, when using the above-mentioned nanowire capacitor, it becomes possible to form a plurality of parallel connected capacitors on a single nanowire capacitor can capacitance is increased, to accumulate more charge . そのため、該ナノワイヤキャパシタの高容量化を図ることが可能となる。 Therefore, it is possible to increase the capacity of the nanowire capacitor. さらに、図21や図22に示すように、第1電極と第3電極とを接続することにより電極面積を増大させ、高容量のナノワイヤキャパシタを提供することができる。 Furthermore, as shown in FIGS. 21 and 22, increasing the electrode area by connecting the first electrode and the third electrode, it is possible to provide a nanowire capacitor having a high capacity.

更に、本実施形態の回路装置を用いて表示装置を提供することができる。 Furthermore, it is possible to provide a display device using the circuit device of the present embodiment. アクティブ駆動を行う表示装置は各画素にメモリ性を持たせる必要があるためキャパシタをTFT回路に具備することが求められる。 Display device that performs active drive is required to provided the TFT circuit capacitor it is necessary to have a memory effect in each pixel. 本実施形態の回路装置を用いた本実施形態の表示装置は、キャパシタにナノワイヤキャパシタを用いることができるため、真空プロセスを用いることなくトランジスタとキャパシタを所望の基板上に形成することが可能である。 Display device of the present embodiment using the circuit device of this embodiment, it is possible to use a nano-wire capacitor in the capacitor, it is possible to form a transistor and a capacitor to a desired substrate without using a vacuum process . そのため、本実施形態の表示装置は大画面化および低コスト化を図ることが可能となる。 Therefore, the display device of the present embodiment it is possible to achieve a large screen and cost. また、基板としてプラスチック基板を用いることで、フレキシブルな表示装置も提供することが可能となる。 Further, by using the plastic substrate as the substrate, it is possible to also provide a flexible display device.

更に、本実施形態の表示装置の表示素子としては、有機発光表示素子(有機EL表示素子)を用いることができる。 Furthermore, as the display element of the display device of the present embodiment, it is possible to use the organic light emitting display device (organic EL display device). ここで有機ELとは、有機エレクトロルミネッセンスのことである。 Here organic EL and is an organic electroluminescent. 本実施形態ではトランジスタにナノワイヤトランジスタを用いるため、高移動度を有した大面積のTFTの作製が可能である。 In the present embodiment for using the nanowire transistor to the transistor, it is possible to manufacture a large-area TFT having a high mobility. 現在の有機EL表示装置は高移動度を有する大面積のTFTの作製が困難であるため、表示サイズの大面積が困難である。 Because current organic EL display device is difficult to manufacture a large area with high mobility TFT, it is difficult to a large area of ​​the display size. 本実施形態の表示装置を用いれば上記課題を解決することが可能となり、大面積の有機EL表示装置を提供することが可能となる。 With the display device of the present embodiment makes it possible to solve the above problems, it is possible to provide an organic EL display device having a large area.

更に、本実施形態の回路装置は記憶素子に用いることができる。 Further, the circuit device of the present embodiment can be used in the storage element. 上記ナノワイヤ及び上記ナノワイヤキャパシタは、直径が数十ナノメートル以下のサイズである。 The nanowires and the nanowires capacitor is the size below several tens of nanometers in diameter. そのため本実施形態の回路装置を記憶素子に用いることにより従来の露光プロセスにより作製する記録と比較して回路の高密度化が可能となりメモリ容量を増加させることができる。 Therefore it is possible to increase the memory capacity enables a high density of the circuit as compared with records produced by conventional exposure process by using the circuit device to a storage device of the present embodiment. また、上記記憶素子の作製プロセスに上記塗布法を用いることで、真空プロセスを用いることなくトランジスタとキャパシタを所望の基板上に形成することが可能となる。 Further, by using the above coating method making process of the memory element, it is possible to form a transistor and a capacitor to a desired substrate without a vacuum process. そのため、低コスト化を図ることが可能となることに加え、素子の大面積化も可能となるため、高密度且つ大面積な記憶素子を提供することができ、従来にない大容量の記憶素子を提供することが可能となる。 Therefore, in addition to making it possible to reduce the cost, since the can have a larger area of ​​the element, it is possible to provide a high-density and large-area storage element, unprecedented mass storage element it is possible to provide a. また、基板としてプラスチック基板を用いればフレキシブルな記憶素子を作製することができるため、シートコンピューターなど新たな用途へ本実施形態の回路装置を用いることが可能となる。 Moreover, since it is possible to produce a flexible storage element by using the plastic substrate as the substrate, it becomes possible to use a circuit device of the present embodiment to the sheet a computer such as a new application.
(コア電極(第1の電極)) (Core electrode (first electrode))
上記ナノワイヤキャパシタに用いられるコア電極8は、金属や高ドープの半導体ナノワイヤ、導電性酸化物など導電性を有するナノワイヤもしくはナノチューブであれば何でも良い。 The nanowire core electrode 8 for use in capacitors, metal or highly doped semiconductor nanowires, may be any nanowire or nanotube having a conductive conductive oxide. 好ましくは、シリコンウィスカなどである。 Preferably, silicon whiskers, and the like. シリコンウィスカの導電性を挙げる為には、適宜、リンやボロンなどをドープする。 To mention conductive silicon whiskers, as appropriate, to dope such as phosphorus or boron.

また、上記ナノワイヤのサイズは、直径が数ナノメートル〜数百ナノメートルであることが好ましい。 Further, the nanowire size is preferably a diameter of a few nanometers to several hundred nanometers. 具体的には、例えば、ナノワイヤの直径は、2nm以上500nm以下、好適には5nm以上300nm以下、より好ましくは5nm以上50nm以下である。 Specifically, for example, the nanowire diameter, 2 nm or more 500nm or less, preferably 5nm or 300nm or less, and more preferably 5nm or more 50nm or less.

またそのアスペクト比は用途に応じてロッド状のものからワイヤ状のものまで適宜変化させたものを用いることができ、具体的な長さとしては、数十ナノメートル〜数百マイクロメートルが好ましい。 The aspect ratio can be used those obtained by appropriately changing from one of the rod-like to those wire-like depending on the application, as a specific length, several tens of nanometers to hundreds of micrometers is preferable. 具体的には、例えば、ナノワイヤの長さは、10nm以上500μm以下である。 Specifically, for example, the length of the nanowire is 10nm or more 500μm or less.

尚、上記ナノワイヤの製造方法については、製造後に誘電体層9や表面電極10を被覆しやすいように、基板に対して垂直にナノワイヤが成長するような製造方法を用いる方が好ましい。 Note that the manufacturing method of the nanowire, so as to facilitate coating the dielectric layer 9 and the surface electrodes 10 after manufacture, it is preferable to use a manufacturing method as the growing nanowire perpendicular to the substrate. 具体的には、CVD(Chemical-Vapor-Deposition)法やVLS(Vapor-Liquid-Solid)法等の気相法や電界析出法などの電気化学的手法を用いる方が好ましい。 Specifically, it is preferable to use electrochemical methods such as CVD (Chemical-Vapor-Deposition) method or VLS (Vapor-Liquid-Solid) process or the like vapor-phase method or a field deposition method.
(誘電体層) (Dielectric layer)
誘電体層9については、絶縁性を有していれば何でもよいが、誘電率が高く、導電率が低いものが好ましい。 The dielectric layer 9, but anything may if it has an insulating property, high dielectric constant, is preferred conductivity is low. このような誘電体層9の例としては、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化チタン、酸化タンタルなどの無機酸化物や窒化物が挙げられる。 Examples of such dielectric layer 9, a silicon oxide, silicon nitride, aluminum oxide, titanium oxide, inorganic oxides and nitrides such tantalum oxide and the like. また、ポリアクリレート、ポリメタクリレート、ポリエチレンテレフタレート、ポリイミド、ポリエーテル、シロキサン含有ポリマー等の有機高分子が挙げられる。 Furthermore, polyacrylates, polymethacrylates, polyethylene terephthalate, polyimides, polyethers, and organic polymer such as a siloxane-containing polymer. 誘電体層9の形成方法は、特に制限はされず例えば蒸着法やスパッタ法などの気相法を用いて形成しても良いし、液相法を用いてコア電極の周囲に形成しても良い。 The method of forming the dielectric layer 9, especially may be formed by using a vapor phase method such as a limit not is for example vapor deposition or sputtering, be formed around the core electrode by using a liquid phase method good. また、上記誘電体層9の膜厚は特に制限はされないが、1ナノメートル程度〜数十ナノメートルである方が好ましい。 Further, the thickness of the dielectric layer 9 is not particularly limited, it is preferably to several tens of nanometers 1 nm.
(表面電極(第2の電極)) (Surface electrode (second electrode))
表面電極(第2の電極)10は、導電性を有する材料を用いていれば何でも良く、金属や高ドープの半導体、導電性酸化物などを用いることができる。 Surface electrode (second electrode) 10, if using a material having conductivity may anything can be used a metal or highly doped semiconductors, conducting oxides. 表面電極10の形成方法は、特に制限はされず例えば蒸着法やスパッタ法などの気相法を用いて形成しても良いし、液相法を用いてコア電極の周囲に形成しても良い。 The method of forming the surface electrode 10, especially may be formed by using a vapor phase method such as a limit not is for example vapor deposition or sputtering may be formed around the core electrode by using a liquid phase method . また、上記表面電極10の膜厚は特に制限はされないが、1ナノメートル程度〜数十ナノメートルである方が好ましい。 The thickness of the surface electrode 10 is not particularly limited, it is preferably 1 nanometer to tens of nanometers.

本実施形態に係る回路装置においては、第1の電極8あるいは第2の電極10の電気抵抗率(Ωm)が、10 −4以下、好ましくは10 −5以下、更に好ましくは10 −6以下であるのがよい。 In the circuit device according to this embodiment, the electrical resistivity of the first electrode 8 or the second electrode 10 ([Omega] m) is 10 -4 or less, preferably 10 -5 or less, more preferably 10 -6 there's good.
(ナノワイヤキャパシタの形成方法) (Method of forming nanowires capacitor)
上記ナノワイヤキャパシタの形成方法については、例えば図4(a)〜(d)に示すようにコア電極8、誘電体層9、表面電極10を形成したのちに誘電体層9と表面電極10をエッチングする方法が挙げられる。 The method for forming the nanowires capacitor, for example, FIG. 4 (a) ~ the core electrode 8 (d), the dielectric layer 9, the dielectric layer 9 and the surface electrode 10 after forming the surface electrodes 10 etched how to, and the like.

図4について具体的に説明する。 Particularly to FIG 4.

まず、図4(a)に示すように、基板の面内方向に略垂直に伸びている導電性のナノワイヤ1を基板4001上に形成する。 First, as shown in FIG. 4 (a), to form the nanowires 1 of the conductive extending substantially perpendicularly to the plane direction of the substrate on the substrate 4001. その後、ナノワイヤ8の外周を誘電体層9で被覆する(図4(b))。 Then, covering the outer periphery of the nanowires 8 with a dielectric layer 9 (Figure 4 (b)). 次に、誘電体層8を電極層10で被覆する(図4(c))。 Then, to cover the dielectric layer 8 in the electrode layer 10 (FIG. 4 (c)).

その後、ナノワイヤの先端部が露出するように前記誘電体層を除去する(図4(d))。 Then, removing the dielectric layer as nanowires tip is exposed (FIG. 4 (d)).

そして、必要に応じて、ナノワイヤを基板から除去する。 Then, if necessary, to remove the nanowires from the substrate.

また、図5に示すようにして、キャパシタを製造することもできる。 Further, as shown in FIG. 5, it is also possible to produce a capacitor.

具体的には、基板4001上に設けられ、且つ基板4001の面内方向に垂直な方向に孔を有する多孔質層11と、多孔質層11の孔内から伸び、且つ多孔質層11の厚さより長い長さを有する導電性のナノワイヤ8とからなる部材を用意する(図5(a))。 Specifically, provided on the substrate 4001, and a porous layer 11 having a hole in a direction perpendicular to the plane direction of the substrate 4001 extends from the pores of the porous layer 11, and the thickness of the porous layer 11 member prepared consisting of conductive nanowires 8 and having a length greater than of (Figure 5 (a)).

その後、誘電体層9をナノワイヤ8上に形成する(図5(b))。 Thereafter, a dielectric layer 9 is formed on nanowire 8 (Figure 5 (b)). その後、表面電極10を形成し(図5(c))、最後に多孔質材11を除去する(図5(d))。 Thereafter, a surface electrode 10 (Fig. 5 (c)), finally to remove the porous material 11 (FIG. 5 (d)).

ここで、多孔質材としては、例えば、陽極酸化アルミナを含み構成される多孔質体(特開2000-031462号公報)や、シリコンあるいは酸化シリコンの多孔質体(特開2004-237430号公報)が利用できる。 Here, as the porous material, for example, a porous body include anodized alumina (JP 2000-031462 JP) and a porous body of silicon or silicon oxide (JP-2004-237430) There can be utilized. 多孔質底部に金(Au)などの触媒微粒子を設けて、VLS法等を利用してナノワイヤを成長させる。 A porous bottom is provided a catalyst particle such as gold (Au), growing nanowires using the VLS method.

尚、上記ナノワイヤキャパシタの形状は、図3に示すようにその一端がコア電極のみ剥き出しになった構成がキャパシタ上により多くの電荷を蓄積させることができるため好ましい構成である。 The shape of the nanowire capacitor is a preferred configuration because it can configure the one end as shown in FIG. 3 bared only the core electrodes to accumulate more charge by the upper capacitor. しかし本実施形態に用いられるナノワイヤキャパシタは上記構成以外にも、図示はしないが、両端でコア電極が剥き出しになっている構成や、ナノワイヤの中央部分でコア電極が剥き出しになっている構成など、その用途によって形状を適宜選択できる。 However nanowire capacitors in addition to the above arrangement used in the present embodiment, although not shown, a configuration in which the core electrodes are bared on both ends, such as configuring the core electrode at the center portion of the nanowire are bared, It can be suitably selecting the shape depending on the application.

また、コア電極が剥き出しになっている場所の形状については、図3に例示した構成以外にも、例えば図6や図7に示すようにコア電極8が剥き出しになっている側の端面が段差になっている構成が可能である。 Further, the shape of the location where the core electrode is bared, exemplified in addition to the configuration also, for example, the end surface of the side where the core electrode 8 as shown in FIGS. 6 and 7 are bared a step in FIG. 3 it is possible to have the configuration becomes. 図6では誘電体層2が露出し、図7では誘電体層が引っ込み露出していない構成となっている。 In FIG. 6 the dielectric layer 2 is exposed, the dielectric layer 7 has a configuration in which not exposed retracted. また、図8に示すようにコア電極8が剥き出しになっていない側の端面のコア電極8が表面に出ている構成等を例示することができる。 Further, it is possible to illustrate a structure like the core electrode 8 of the end face on the side where the core electrode 8 as shown in FIG. 8 has not been exposed are exposed on the surface.

また、本実施形態のナノワイヤキャパシタは図9や図10に示す様にナノワイヤキャパシタに内部電極12を設けることで積層型にすることも可能であり、上記構成にすることによって、より高容量のナノワイヤキャパシタを提供することも可能となる。 Also, nanowire capacitor of the present embodiment it is also possible to laminated by providing an internal electrode 12 in the nanowire capacitor as shown in FIGS. 9 and 10, by the above structure, a higher capacity of the nanowire it is possible to provide a capacitor. 図9及び図10では誘電体層と内部電極を1層づつ設けた例を示しているが、内部電極と誘電体層とを交互に2層以上設けても良い。 It is shown to FIG. 9 and example in which one layer at a time to 10 in the dielectric layers and internal electrodes alternately may be provided two or more layers and internal electrode and the dielectric layer. なお、図9及び図10の構成では内部電極12をキャパシタの一方の電極とし、コア電極8と表面電極10とを外部で接続し、他方の電極とすることで高容量化を実現できる。 In the configuration of FIG. 9 and FIG. 10 the internal electrode 12 and one electrode of the capacitor, connecting the core electrode 8 and the surface electrode 10 at the outside, the high capacity can be realized by the other electrode. また、図21及び図22に示すように、内部電極12をキャパシタの一方の電極とし、コア電極8と表面電極10とを接続してキャパシタの他方の電極とすることも可能である。 Further, as shown in FIGS. 21 and 22, the internal electrode 12 and one electrode of the capacitor, it is possible to the other electrode of the capacitor by connecting the core electrode 8 and the surface electrode 10. さらに、内部電極と誘電体層とを交互に2層以上積層させ、奇数層の内部電極を共通接続してキャパシタの一方の電極とし、コア電極と偶数層の内部電極と表面電極とを共通接続してキャパシタの他方の電極とし、より高容量のキャパシタを作製することもできる。 Further, alternately are stacked two or more layers and internal electrode and the dielectric layer, and one electrode of the capacitor connected in common internal electrodes of odd layer, commonly connects the internal electrode and the surface electrode of the cored electrode and the even-numbered layers and the other electrode of the capacitor, it is also possible to produce higher capacity of the capacitor. このとき、共通接続は図9及び図10にように外部で行っても、図21及び図22に示すように素子内で行っても良い。 In this case, the common connection be performed externally as in FIGS. 9 and 10, may be performed in the device as shown in FIGS. 21 and 22.

ナノワイヤトランジスタ2は図11に示すようにナノワイヤ20、ソース電極21、ドレイン電極22、ゲート絶縁層23、ゲート電極24、基板25から成る。 Nanowire 20 as nanowire transistor 2 shown in FIG. 11, the source electrode 21, drain electrode 22, gate insulating layer 23, a gate electrode 24, made of the substrate 25.

上記ナノワイヤトランジスタ2に用いられるナノワイヤ20はII−VI族化合物半導体、III−V族化合物半導体、I−V族化合物半導体、I−VI族化合物半導体、I−VII族化合物半導体が挙げられる。 Nanowires 20 used in the above nanowire transistors 2 group II-VI compound semiconductor, III-V compound semiconductor, I-V group compound semiconductor, I-VI group compound semiconductor include I-VII group compound semiconductor. さらに、II−V族化合物半導体、II−VII族化合物半導体、III−VI族化合物半導体、IV−IV族化合物半導体などの化合物半導体、またはVI族半導体などが挙げることができる。 Furthermore, it is possible to II-V group compound semiconductor, II-VII group compound semiconductor, III-VI group compound semiconductor, such as a compound semiconductor or a Group VI semiconductor, such as Group IV-IV compound semiconductors include.

具体的な一例として、Si、Ge、SiGe、AlGaAs、ZnO、ZnS、ZnSe、ZnTe、CdS、CdSe、CdTe、GaAs、GaN、GaAs、GaP、InP、InN、InAs、カーボンナノチューブなどを例示することができる。 As a specific example, Si, Ge, SiGe, AlGaAs, ZnO, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, GaAs, GaN, GaAs, GaP, InP, InN, InAs, be exemplified a carbon nanotube it can.

また、ナノワイヤの合成方法としては、特に制限はされないが、CVD法やVLS法で合成されることが好ましく、その中でも特に径分布が狭く、ワイヤの長さが均一になり易いVLS法を用いて合成を行うことが好ましい。 As the nanowire synthesis method is not particularly limited, it is preferably synthesized by a CVD method or a VLS method, narrow particular size distribution among them, using the easily VLS method the length of the wire becomes uniform it is preferable to carry out the synthesis.

ソース電極21、ドレイン電極22、ゲート電極24は、導電性材料であれば特に限定されない。 Source electrode 21, drain electrode 22, gate electrode 24 is not particularly limited as long as it is conductive material.

例えば白金、金、銀、ニッケル、クロム、銅、鉄、錫、アンチモン鉛、タンタル、インジウム、アルミニウム、亜鉛、マグネシウム、およびこれらの合金や、インジウム・錫酸化物等の導電性金属酸化物が例示される。 Such as platinum, gold, silver, nickel, chromium, copper, iron, tin, antimony, lead, tantalum, indium, aluminum, zinc, magnesium, and and their alloys, conductive metal oxides such as indium tin oxide exemplified It is.

また、ドーピング等で導電率を向上させた無機および有機半導体、例えばシリコン単結晶、ポリシリコン、アモルファスシリコン、ゲルマニウムなどが挙げられる。 The electric conductivity improved so inorganic and organic semiconductor with doping or the like, for example, a silicon single crystal, polysilicon, amorphous silicon, germanium, etc. can be mentioned. 更に、グラファイト、ポリアセチレン、ポリパラフェニレン、ポリチオフェン、ポリピロール、ポリアニリン、ポリチエニレンビニレン、ポリパラフェニレンビニレン等が挙げられる。 Furthermore, graphite, polyacetylene, polyparaphenylene, polythiophene, polypyrrole, polyaniline, polythienylenevinylene, poly-p-phenylene vinylene and the like. 電極の作製方法としてはスパッタ法、蒸着法、溶液やペーストからの印刷法、インクジェット法などが例示される。 Sputtering as a method for manufacturing electrodes, an evaporation method, a printing method from a solution or a paste, such as an ink jet method and the like.

ゲート絶縁層23は、絶縁性を有していれば何でもよいが、誘電率が高く、導電率が低いものが好ましい。 The gate insulating layer 23 is anything good if it has an insulating property, high dielectric constant, is preferred conductivity is low. 例としては、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化チタン、酸化タンタルなどの無機酸化物や窒化物が挙げられる。 Examples include silicon oxide, silicon nitride, aluminum oxide, titanium oxide, inorganic oxides and nitrides such tantalum oxide and the like. また、ポリアクリレート、ポリメタクリレート、ポリエチレンテレフタレート、ポリイミド、ポリエーテル、シロキサン含有ポリマー等の有機高分子が挙げられる。 Furthermore, polyacrylates, polymethacrylates, polyethylene terephthalate, polyimides, polyethers, and organic polymer such as a siloxane-containing polymer. また、上記絶縁材料の中でも、表面の平滑性の高いものが好ましい。 Further, Among the insulating materials, having high surface smoothness are preferred.

基板25はガラス、セラミック、半導体、金属、プラスチックなど特に制限されることはないが、低コスト化が容易なガラス基板やプラスチック基板を用いることが好ましい。 Substrate 25 is glass, ceramic, semiconductor, metal, Without being particularly limited, such as plastic, it is preferable that the cost can use easy glass substrate or a plastic substrate. またプラスチック基板を用いる場合にはフレキシブルなトランジスタを提供することができるため、フレキシブルな表示装置を始めとする種々のフレキシブルデバイスを提供することが可能となる。 Also since the case of using a plastic substrate can provide a flexible transistors, it is possible to provide a variety of flexible device including a flexible display device.

上記ナノワイヤトランジスタの構成は、図11に示す構成以外にも図12に示すようにナノワイヤ20の周囲にゲート絶縁層23を被覆したナノワイヤを用いた構成がある。 Configuration of the nanowire transistor, there is a configuration using the nanowires coated with the gate insulating layer 23 around the nanowire 20 as shown in FIG. 12 in addition to the configuration shown in FIG. 11. また、図13に示す様にゲート絶縁層23の周囲に更にゲート電極24を被覆したナノワイヤを用いた構成などを例示することができる。 Further, the like may be exemplified configuration using the nanowires coated with further gate electrode 24 around the gate insulating layer 23 as shown in FIG. 13. この場合、ナノワイヤに絶縁層、又は絶縁層とゲート電極層を形成した後にワイヤを配置し、端部以外をマスクでカバーして端部の絶縁層、又は絶縁層とゲート絶縁層を除去した後にソース電極、ドレイン電極を設ける。 In this case, insulating the nanowire layer or the wire after forming the insulating layer and the gate electrode layer is disposed, the insulating layer of the end cover other than the end portion in the mask, or after removal of the insulating layer and the gate insulating layer the source electrode is provided with a drain electrode. また図4と図5との製造方法を組み合わせてナノワイヤの両端を露出させるようにしてもよい。 Also it may be to expose the ends of the nanowire by combining manufacturing method of FIGS. 4 and 5.

なお、本実施形態に係る回路装置において、電界効果型の導電チャネルに用いられるナノワイヤの第1の長手方向と、キャパシタとして用いられるナノワイヤキャパシタの第2の長手方向は、同じ方向に配向していることが好適である。 Note that, in the circuit device according to this embodiment, a first longitudinal nanowires used for the conductive channel of the FET, the second longitudinal nanowire capacitor used as the capacitor are oriented in the same direction it is preferable. なぜなら、回路を形成する基板上にナノワイヤを配置する際に、素子毎の配向方向が共通していれば、同一のプロセスにおいて配置可能であるからである。 This is because when arranging the nanowires on a substrate to form a circuit, if the common alignment direction for each element, since it is positionable in the same process. 特に、第1の長手方向と第2の長手方向が交差するような場合の配置は、そのプロセスが複雑になる。 In particular, the arrangement of the case that the first longitudinal and second longitudinal intersect, that process becomes complicated.
特に、画像表示装置の画素領域毎に、複数のTFT(ナノワイヤのチャネルを利用)と、少なくとも一つのナノワイヤキャパシタが設けられている場合に、各画素領域毎の、全てのナノワイヤのチャネルとナノワイヤキャパシタの長手方向が揃っている構成が好ましい。 In particular, each pixel region of the image display apparatus, a plurality of TFT (utilize nanowire channel), if at least one nanowire capacitor is provided, for each pixel region, all the nanowire channel and nanowire capacitor configuration it has the longitudinal is preferred.
もっとも、本発明は、必ずしも2つの長手方向が同一の場合のみならず、実質的に同方向を向いている場合は勿論、交差する場合をも包含する。 However, the present invention is not necessarily two longitudinal case of the same only, of course if you are substantially oriented in the same direction also includes a case where intersecting.

本実施形態の回路装置の形成方法については、電極などの各種配線やゲート絶縁層など予め形成した基板上に、ナノワイヤ20を分散させた溶液と上記ナノワイヤキャパシタ1を分散させた溶液をそれぞれ塗布して形成する方法を用いることが好ましい。 A method for forming the circuit device of this embodiment, like the various lines and the gate insulating layer, such as pre-formed on the substrate of the electrode is coated by dispersing a solution and the nanowire capacitor 1 was dispersed nanowires 20 solution, respectively it is preferable to use a method of forming Te. 上記手法を用いることにより所望の基板上にナノワイヤトランジスタとナノワイヤキャパシタを形成することが可能となるため、大面積で低コストな回路装置を提供することができる。 Since it is possible to form a nanowire transistors and nanowire capacitor on a desired substrate by using the above method, it is possible to provide an inexpensive circuit device having a large area. また、プラスチック基板などのフレキシブル基板上に素子を形成することも可能であるため、フレキシブル表示装置やシートコンピューターなど今までにない形状の回路装置を提供することができる。 Further, since it is possible to form an element on a flexible substrate such as a plastic substrate, it is possible to provide a circuit device in the form not including ever flexible display device and a sheet computer.

本実施形態の回路装置は図20にその一例を示すように同一ナノワイヤ上にトランジスタとキャパシタが形成されている構成であっても良い。 Circuit device of this embodiment may have a configuration in which the transistor and the capacitor are formed on the same nanowire as an example of which is shown in Figure 20. この様な構成にすることにより一括でトランジスタとキャパシタを素子上に形成することが可能になるため、より簡便なプロセスでより簡単な構成の回路装置を提供することが可能となる。 It becomes possible to form a transistor and a capacitor on the element collectively by to such a configuration, it is possible to provide a circuit arrangement of a simpler configuration in a more simple process. この際、該ナノワイヤはトランジスタ部分とキャパシタ部分の組成が異なっていても良く、キャパシタのコア電極になる部位の方がトランジスタのチャネルとなる部位よりも導電性を高くする。 At this time, the nanowires may be different in composition of the transistor section and the capacitor section, a higher conductivity than sites towards the portion to be the core electrode of the capacitor serves as the channel of the transistor. 具体的な一例としては、半導体ナノワイヤを上記ナノワイヤに用いる場合、トランジスタ部位には低ドープな半導体を用いて、キャパシタ部位には高ドープな半導体を用いることを例示することができる。 As a specific example, the case of using the semiconductor nanowires to the nanowire, the transistor region with a low-doped semiconductor, the capacitor portion can be exemplified using a high-doped semiconductor.

本実施形態の回路装置は、ナノワイヤトランジスタが有する高移動度の性能とナノワイヤキャパシタが有する高容量の性能を所望の同一基板上に形成することができる。 Circuit device of the present embodiment can form the performance of the high capacity with performance and nanowire capacitor high mobility included in the nanowire transistors to the desired same substrate. そのため、高性能でありながら、大面積で低コストな回路装置を提供することができる。 Therefore, while a high-performance, it is possible to provide an inexpensive circuit device having a large area. また、従来の露光技術では達成困難な高密度な電子回路を提供することも可能となる。 It is also possible to provide a high density electronic circuits achieve difficult with conventional exposure technique.

上記ナノワイヤキャパシタとナノワイヤトランジスタを有する回路装置の一例としては、アクティブマトリクス駆動の表示装置やDRAM(Dynamic-Random Access-Memory)などを例示することができる。 The nano An example of a circuit device having a wire capacitor and nanowire transistor, can be exemplified such as a display device or a DRAM active matrix drive (Dynamic-Random Access-Memory).

本実施形態の回路装置を例えば上記表示装置へ用いる場合、本実施形態に代表される本発明の回路装置は所望の基板上に高性能な回路を形成することが可能となるため、表示装置のフレキシブル化や大面積化さらには低コスト化が容易となる。 When using the circuit device of the present embodiment to, for example, the display device, because the circuit device of the present invention represented by the embodiment in which it is possible to form a high-performance circuit on a desired substrate, the display device flexible reduction and larger area further becomes easy to cost reduction. 特に、半導体ナノワイヤトランジスタは高移動度であるため、特に有機EL表示素子へ適用する場合にその威力が発揮され、本発明を用いれば大画面の有機EL表示装置を提供することが可能となる。 In particular, since the semiconductor nanowire transistor is a high mobility, in particular the power is exhibited when applying the organic EL display device, it is possible to provide an organic EL display device having a large screen using the present invention. そのためシート状の大面積ディスプレイなど現在の技術では困難である表示装置を提供することが可能となる。 Therefore it is possible to provide a difficult display device with current technology, such as sheet-shaped large-area displays.

また、本実施形態に代表される本発明の回路装置をDRAMへ適用する場合、その回路は従来の露光プロセスによる手法よりも高密度に電子回路を形成することが可能となり、容量の高容量化が可能となる。 Also, when applying the circuit device of the present invention represented by the embodiment to DRAM, while the circuit it is possible to form an electronic circuit dense than methods according to the conventional exposure process, higher capacity of the capacitor it is possible. 更に本発明による電子回路は所望の基板上へ形成することが可能となるため、シート状の大面積DRAMを低コストで作製することも可能となる。 Furthermore the electronic circuit according to the invention it becomes possible to form the desired substrate, it is possible to produce a large area DRAM sheet at a low cost. つまり、本発明の回路装置を用いれば素子の高密度化と大面積化の相乗効果により、より大容量のDRAMを提供することができる。 In other words, the synergistic effect of densification and larger area of ​​the element by using the circuit device of the present invention can provide a DRAM having a larger capacity.

以下本実施形態に代表される本発明の回路装置をアクティブマトリクス駆動を行う表示装置用の画素回路に用いる場合について詳細に説明する。 It will be described in detail the case of using the pixel circuit for a display device for performing active matrix drive circuit device of the present invention represented by the embodiment below. 以下に説明する画素回路に図20に示す回路装置を用いることができることは勿論である。 That can be a circuit device shown in FIG. 20 to the pixel circuit described below is a matter of course.
(1) 電流駆動型表示装置への適用例 有機ELや無機LEDなど、電流駆動型の表示装置の場合、電流駆動型は1フレーム期間の間、画素に電流を流し続けることが求められ、スイッチング用トランジスタとキャパシタを用いて駆動用トランジスタをオン状態に保つことが求められる。 (1) such as application organic EL or inorganic LED to current-driven display device, the case of the current driving type display device, the current-driven during one frame period, it is required to continuously flow a current to the pixel, switching it is required to keep the driving transistor in the on state with use transistor and a capacitor. その為、電流駆動型の場合一つの画素に、キャパシタと、キャパシタに電流を書き込むためのスイッチング用トランジスタ、及び有機ELや無機LED等の表示素子に電流を供給する駆動用トランジスタとの少なくとも2つ以上のトランジスタを設ける。 Therefore, in one pixel when the current-driven, the capacitor and at least two driving transistor for supplying a current to the switching transistor, and an organic EL and the display device of the inorganic LED, etc. for writing current to the capacitor providing a more transistors.

図14、図15は本実施形態に係わる回路装置を電流駆動型表示装置に用いた場合の一例である。 14, FIG. 15 shows an example of a case of using a current-driven display device circuit device according to this embodiment. 図14は表示装置の1画素を拡大した図であり、図15は素子が複数並ぶことで表示素子を形成している状態を示したものである。 Figure 14 is an enlarged view of one pixel of the display device, FIG. 15 shows a state of forming a display element by element are arranged a plurality. 図15において各画素は簡易化のためブロックで示されている。 Each pixel 15 is indicated by block for simplicity.

上記電流駆動型表示装置はスイッチング用ナノワイヤトランジスタ30、駆動用ナノワイヤトランジスタ31、ナノワイヤキャパシタ32、データ線33、電源供給線34、走査線35、表示部36、駆動回路38からなる。 The current-driven display device switching nanowire transistors 30, driving nanowire transistors 31, nanowire capacitor 32, data line 33, the power supply line 34, the scanning line 35, display unit 36, a driving circuit 38. 表示部36はEL素子である。 Display unit 36 ​​is a EL element. 駆動用ナノワイヤトランジスタ31とスイッチング用ナノワイヤトランジスタ30は複数のナノワイヤ37を有する。 Driving nanowire transistors 31 and switching nano-wire transistor 30 has a plurality of nanowires 37. すなわち、スイッチング用ナノワイヤトランジスタ30及び駆動用ナノワイヤトランジスタ31は上記ナノワイヤトランジスタを用いたものである。 That is, the switching nanowire transistor 30 and driving nano-wire transistor 31 is obtained by using the nanowire transistor.

ナノワイヤ37の本数については、駆動用ナノワイヤトランジスタ31は表示部36に多くの電流を流すことが求められるため、多くのナノワイヤを配列することが望ましい。 The number of nanowires 37, the driving nanowire transistor 31 since it is required to flow a large current to the display unit 36, be arranged a number of nanowires desirable. そのため、駆動用ナノワイヤトランジスタ31に配列させるナノワイヤの本数は、少なくともスイッチング用ナノワイヤトランジスタよりも多い本数である方が好ましい。 Therefore, the number of nanowires is arranged to drive nanowire transistor 31, it is more number than at least the switching nanowire transistors are preferred. また、上記TFTはナノワイヤ及びナノワイヤキャパシタが基板から剥離することを防ぐため為、パッシベーションを行う方が好ましい。 Further, the TFT since to prevent the nanowires and nanowire capacitor is peeled off from the substrate, it is preferable to carry out the passivation.

上記表示装置の作製プロセスは、ナノワイヤ37及びナノワイヤキャパシタ32を溶媒に分散させることにより塗布することが好ましい。 Preparation process of the display device is preferably applied by dispersing the nanowires 37 and nanowire capacitor 32 in a solvent. このようなプロセスを用いることにより、真空プロセスを用いることなくトランジスタとキャパシタを所望の基板上に形成することが可能であるため、表示装置の低コスト化を図ることが可能となる。 By using such a process, for the transistor and a capacitor without using a vacuum process can be formed to a desired substrate, it is possible to reduce the cost of the display device. また、基板としてプラスチック基板を用いれば、フレキシブルな表示装置を提供することも可能となる。 Further, by using the plastic substrate as the substrate, it is also possible to provide a flexible display device. 特に本発明では、高移動度を有した大面積の画素回路の作製が可能であるため、現在困難とされている大面積の有機EL表示装置へ用いることも可能になる。 In particular the present invention is capable of manufacturing a pixel circuit of large area having a high mobility, it becomes possible to use the organic EL display device having a large area that is currently difficult.
(2)電圧駆動型表示装置への適用例 液晶表示装置や電気泳動型表示装置を始めとする電圧駆動式の表示方法は表示部での電圧のオンオフのみであるので上記電流駆動型の表示装置とは異なり各画素へ形成するトランジスタの数は一つで良い。 (2) voltage-driven type display device applications a liquid crystal display device and an electrophoretic display method for displaying a voltage-driven, including device because off is only the current-driven type display device of the voltage at the display portion of the the number of transistors may be one of different form each pixel with. また、上記電流駆動型表示装置と同様に各画素にメモリ性を持たせるためにキャパシタを設ける。 Also, provision of the capacitor in order to have a memory effect to each pixel as in the current-driven display device.

図16に本実施形態に係わる回路装置を電圧駆動型表示装置へ用いた場合の1画素の構成の一例を示す。 It shows an example of a pixel configuration in the case of using the circuit arrangement according to the present embodiment in FIG. 16 to a voltage-driven type display device. 上記電圧駆動型表示装置は駆動用ナノワイヤトランジスタ40、ナノワイヤキャパシタ41、データ線42、走査線43、表示部44からなる。 Said voltage driving type display device driving nanowire transistors 40, nanowire capacitor 41, data line 42, scanning lines 43, and a display unit 44. 表示部44は画素電極と対向電極との間に液晶層が挟まれた液晶素子であり、図16の表示部44は画素電極を示している。 Display unit 44 is a liquid crystal element in which a liquid crystal layer is sandwiched between the pixel electrode and the counter electrode, the display unit 44 of FIG. 16 shows a pixel electrode. 駆動用ナノワイヤトランジスタ40は、ナノワイヤ45を有する。 Driving nanowire transistor 40 has a nanowire 45.

駆動用ナノワイヤトランジスタ40はナノワイヤをチャネルとして用いる電界効果型トランジスタであり、上記電流駆動型表示装置のナノワイヤトランジスタと同様な構成を有する。 Driving nanowire transistor 40 is a field effect transistor using the nanowire as a channel, having a structure similar to that of the nanowire transistor of the current-driven type display device. また、図16は1画素のみの図であるが、該事例においても図15と同様に画素を複数並べて駆動回路を接続することにより表示装置を形成することができる。 Further, FIG. 16 is a diagram of only one pixel, it is possible to form a display device by connecting a plurality Tile driving circuit pixel similarly to FIG. 15 also in 該事 example. 尚、該表示装置も電流駆動型表示装置と同様に、ナノワイヤ及びナノワイヤキャパシタが基板から剥離することを防ぐ為にパッシベーションを行う方が好ましい。 Similar to the display device also current-driven display device, the person who nanowires and nanowire capacitor performs passivation to prevent peeling from the substrate preferably.

上記表示の作製プロセスについても上記電流駆動型表示装置と同様に真空プロセスを用いることなくトランジスタとキャパシタを所望の基板上に形成することが可能であるため、表示装置の低コスト化を図ることが可能となる。 Since it is possible to form a transistor and a capacitor to a desired substrate without using the current-driven display device and the vacuum process similarly applies to the manufacturing process of the display, it can reduce the cost of the display device It can become. また、基板としてプラスチック基板を用いればフレキシブルな表示装置を提供することも可能となる。 It is also possible to provide a flexible display device by using the plastic substrate as the substrate. 電圧駆動型のTFTは電流駆動型のTFTに対して回路構成がシンプルであるため、電流駆動型のTFTに比べてその形成プロセスは容易となる。 For TFT voltage driven type is simple circuit configuration with respect to the TFT current-driven, the forming process as compared to the TFT current-driven is facilitated.

以下、本実施形態に代表される本発明の回路装置をDRAMに用いた場合について詳細に説明する。 It will be described in detail for the case of using the circuit device of the present invention represented by the embodiment in DRAM. 以下に説明するセルに図20に示す電気素子を用いることができることは勿論である。 It is able to use an electric device shown in FIG. 20 to the cell to be described below as a matter of course. DRAMはトランジスタとキャパシタにより電荷を蓄える回路を形成し、それを記憶素子に用いるものである。 DRAM is a circuit for storing charge by the transistor and a capacitor, it is to use it in the storage device. 図17、図18に上記DRAMにナノワイヤトランジスタとナノワイヤキャパシタを用いた一例を示す。 Figure 17 shows an example of using a nanowire transistors and nanowire capacitor to the DRAM in FIG. 18. 図17はDRAMの1セルを拡大した図であり、図18は上記セルが複数並んだセルである。 Figure 17 is an enlarged view of one cell of a DRAM, Figure 18 is a cells arranged above the cell are multiple. 図18において各セルは簡易化のためブロックで示されている。 Each cell 18 is shown in block for simplicity.

上記DRAMは、ナノワイヤトランジスタ50、ナノワイヤキャパシタ51、ワード線52、ビット線53、駆動回路55からなる。 The DRAM, nanowire transistors 50, nanowire capacitor 51, word line 52, bit line 53, a driving circuit 55. ナノワイヤトランジスタ50はナノワイヤ54を有する。 Nanowire transistor 50 has a nanowire 54. 駆動方法は、従来のDRAMと同様に、ワード線とビット線により各セルのキャパシタに電荷を蓄積させることによりデータの蓄積を行う。 Driving method, as in the conventional DRAM, to accumulate data by storing charge in the capacitor of each cell by a word line and a bit line. 上記ナノワイヤトランジスタ50は上記表示装置に用いた構成と同様なものを使用することが可能である。 The nanowire transistor 50 can be used same as the structure used in the display device.

尚、上記DRAMに用いられるナノワイヤ及びナノワイヤキャパシタは、基板からの剥離を防ぐため、パッシベーションを行う方が好ましい。 Incidentally, nanowires and nanowire capacitor used in the DRAM, in order to prevent peeling from the substrate, it is preferable to carry out the passivation.

上記DRAMに用いるナノワイヤ及びナノワイヤキャパシタは、直径が数十ナノメートル以下のサイズであるため、従来の露光プロセスにより作製するDRAMと比較して回路の高密度化が可能となりメモリ容量を増加させることができる。 Nanowires and nanowire capacitor used in the DRAM, since the diameter is less in size several tens of nanometers, that in comparison with a DRAM produced by a conventional exposure process to increase the memory capacity enables a high density of circuits it can. また、上記DRAMの作製プロセスに上記塗布法を用いることで、真空プロセスを用いることなくトランジスタとキャパシタを所望の基板上に形成することが可能となる。 Further, by using the above coating method making process of the DRAM, it is possible to form a transistor and a capacitor to a desired substrate without a vacuum process. そのため、DRAMの低コスト化を図ることが可能となることに加え、素子の大面積化も可能となるため、高密度且つ大面積が低コストで達成することができ、従来にない大容量のDRAMを提供することが可能となる。 Therefore, in addition to making it possible to reduce the cost of the DRAM, it becomes possible to have a larger area of ​​the element can be achieved in high density and large area low cost, the unprecedented large capacity it is possible to provide a DRAM. また、基板としてプラスチック基板を用いればフレキシブルなDRAMを作製することができるため、シートコンピューターなど新たな用途へ本発明を用いることが可能となる。 Moreover, since it is possible to produce a flexible DRAM By using a plastic substrate as the substrate, it is possible to use the present invention to a sheet computer, such as a new application.

本実施形態によれば、ナノワイヤおよび上記ナノワイヤキャパシタを溶媒に分散させることで、トランジスタとナノワイヤキャパシタを塗布法で形成することができるため、所望の基板上に素子を形成することが可能となる。 According to this embodiment, by dispersing the nanowires and the nanowires capacitor in a solvent, it is possible to form a transistor and a nanowire capacitor by a coating method, it is possible to form an element on a desired substrate. そのため、低コスト化や大面積化、更にはプラスチック基板上に素子を形成することでフレキシブル化が可能となる。 Therefore, cost reduction and large area, more flexible reduction is made possible by forming an element on a plastic substrate.

<実施例1> <Example 1>
本実施例はナノワイヤキャパシタと半導体ナノワイヤFETを用いた有機EL用表示装置に関するものである。 This example relates to an organic EL display device using the nanowire capacitors and semiconductor nanowire FET.

まず、ナノワイヤキャパシタを作製した。 First, to produce a nanowire capacitor. コア電極に高ドープのSiナノワイヤを、誘電体層にシリカを、表面電極にAuを用いた場合である。 The highly doped Si nanowire core electrode, a silica dielectric layer, a case of using the Au on the surface electrode. 上記SiナノワイヤはVLS法で作製され、ドーパントとしてBをドープする。 The Si nanowires are produced by VLS method, doped with B as the dopant.

上記Siナノワイヤの製造方法は、Si基板上に粒径15〜20nmの金微粒子を形成しこれをSiH 及びB 2 H 6雰囲気中で450℃で加熱することによりナノワイヤを成長させる。 The Si nanowire manufacturing method is growing nanowires by heating it to form fine gold particles having a particle size 15~20nm on a Si substrate at 450 ° C. with SiH 4 and B 2 H 6 atmosphere. この際のBのドープ量は0.5%molである。 Doping amount of B at this time is 0.5% mol. 上記方法で得られるナノワイヤは直径約15〜20nm、長さ30〜50μmである。 Nanowires obtained by the above method has a diameter of about 15-20 nm, a length of 30 to 50 [mu] m. その後、上記手法で得られたSiナノワイヤの表面を酸化させることによりシリカ被膜を形成し、その上にAu表面電極を蒸着法を用いてキャパシタを形成する。 Thereafter, the silica coating is formed by oxidizing the Si nanowire surface obtained in the above method, to form a capacitor by vapor deposition of Au surface electrode thereon. そして、その後ドライエッチングを行うことによりコア電極を剥き出しにすることでナノワイヤキャパシタを作製する。 Then, making a nanowire capacitor by the core electrode bared by subsequent dry etching.

そして、得られたナノワイヤキャパシタを超音波を用いて基板から剥離させ、エタノール溶媒に分散させる。 Then, the resulting nanowire capacitor using ultrasound is peeled from the substrate, dispersed in ethanol solvent.

一方、半導体ナノワイヤFETに用いる半導体ナノワイヤは上記実施例1のコア電極同様VLS法を用いて作製する。 On the other hand, the semiconductor nanowires used for the semiconductor nanowire FET is produced by using the core electrode similar VLS method of Example 1. 作製するナノワイヤはBが0.01%mol添加されたSiナノワイヤであり、表面を酸化させることによりゲート絶縁層を形成している。 Nanowires manufactured is Si nanowires B is added 0.01% mol, to form a gate insulating layer by oxidizing the surface. そして、該半導体ナノワイヤは上記ナノワイヤキャパシタと同様に超音波を用いて基板から剥離させ、エタノール溶媒中に分散させる。 Then, the semiconductor nanowire is separated from the substrate by using the same ultrasound and the nanowire capacitors, are dispersed in ethanol solvent.

本実施例の表示装置の構成は図14、図15と同様な構成であり、スイッチング用ナノワイヤトランジスタ、駆動用ナノワイヤトランジスタ、ナノワイヤキャパシタ、データ線、電源供給線、走査線、表示素子となる有機EL素子、駆動回路からなる。 Structure 14 of the display device of the present embodiment has the same configuration as that of the FIG. 15, the switching nanowire transistors, driving nano-wire transistors, nano-wire capacitors, data lines, power supply lines, scanning lines, organic EL as a display device element, a driving circuit.

作製方法は、まずガラス基板上にデータ線、電源供給線、走査線などの配線をAuを蒸着することにより形成する。 Manufacturing method, first data lines on the glass substrate, the power supply line, the wirings such as scanning lines is formed by depositing Au. その後、スイッチング用ナノワイヤトランジスタ及び駆動用ナノワイヤトランジスタを形成する半導体ナノワイヤを塗布法により形成し、基板との剥離を防ぐためUV硬化樹脂を用いてパッシベーションを行いトランジスタを形成する。 Thereafter, the semiconductor nanowires to form the switching nano-wire transistors and the driving nanowire transistor is formed by a coating method, it performs a passivation forming a transistor with a UV curable resin to prevent delamination of the substrate. そして、その後上記ナノワイヤキャパシタを上記半導体ナノワイヤと同様に塗布法を用いてTFT上に配列させ、UV硬化樹脂を用いてパッシベーションを行うことによりキャパシタをTFT上に形成する。 Thereafter the nanowire capacitors are arranged on the TFT by using a coating method in the same manner as the semiconductor nanowire, a capacitor is formed on the TFT by making the passivation using a UV curing resin.

有機EL素子の形成は、正極にITOを、正孔輸送層にはPEDOT/PSSを、発光層にはポリ[2−メトキシ−5−(2'−エチル−ヘキシロキシ)−1,4−フェニレン ビニレン(MEH-PPV)を、負極にはCa/Alを用いる。 Forming an organic EL element, an ITO positive electrode, a is the hole transport layer PEDOT / PSS, the light-emitting layer is poly [2-methoxy-5- (2'-ethyl - hexyloxy) -1,4-phenylene vinylene the (MEH-PPV), a negative electrode using a Ca / Al. 正孔輸送層、発光層はインクジェット法を用いてパターンニングを行い、ITOはスパッタ法により、Ca/Alは蒸着法により形成する。 A hole transport layer, light emitting layer performs patterning by an inkjet method, ITO by sputtering, Ca / Al is formed by evaporation.

そして最後に駆動回路を接続し、表示装置を作製する。 Finally connect the driving circuit, a display device is manufactured.

上記手法により形成される有機EL素子は高移動度のナノワイヤトランジスタを用いているため、低電圧で大電流を流すことが可能であり素子の高効率化に繋がる。 The organic EL element formed by the above method due to the use of nanowire transistors of high mobility, leading to higher efficiency of and device can flow a large current at a low voltage. また、キャパシタにナノワイヤキャパシタを用いているため、真空プロセスを用いなくともトランジスタとキャパシタを形成することが可能であり、大画面の有機EL表示装置を低コストで提供することができる。 Moreover, the use of the nanowire capacitors in the capacitor, without using a vacuum process it is possible to form a transistor and a capacitor, it is possible to provide an organic EL display device having a large screen at a low cost.
<実施例2> <Example 2>
本発明は上記実施例1で作製したナノワイヤキャパシタと、半導体ナノワイヤFETを用いたDRAMに関するものである。 The present invention relates to a DRAM using a nanowire capacitor manufactured in Example 1, the semiconductor nanowire FET. 本発明は実施例1で得られたナノワイヤキャパシタを超音波を用いて基板から剥離させ、エタノール溶媒に分散させる。 The present invention is peeled from the substrate nanowire capacitor obtained in Example 1 using ultrasound, they are dispersed in ethanol solvent.

一方、半導体ナノワイヤFETに用いる半導体ナノワイヤは上記実施例1のコア電極と同様VLS法を用いて作製する。 On the other hand, the semiconductor nanowires used for the semiconductor nanowire FET is prepared using the same VLS method and a core electrode of Example 1. 作製するナノワイヤはBが0.01%mol添加されたSiナノワイヤであり、表面を酸化させることによりゲート絶縁層を形成している。 Nanowires manufactured is Si nanowires B is added 0.01% mol, to form a gate insulating layer by oxidizing the surface. そして、該半導体ナノワイヤは上記ナノワイヤキャパシタと同様に超音波を用いて基板から剥離させ、エタノール溶媒中に分散させる。 Then, the semiconductor nanowire is separated from the substrate by using the same ultrasound and the nanowire capacitors, are dispersed in ethanol solvent.

本実施例のDRAMの構成は図17、図18と同様な構成であり、半導体ナノワイヤトランジスタ、ナノワイヤキャパシタ、ワード線、ビット線、駆動回路からなる。 DRAM configuration of this embodiment 17 has the same configuration as that of the FIG. 18, the semiconductor nanowire transistors, nanowire capacitors, word lines, bit lines, a driving circuit. 作製方法は、まずガラス基板上にワード線、ビット線などの配線をAuを蒸着することにより形成する。 Manufacturing method, first formed by the word lines on the glass substrate, the wiring such as bit line depositing Au. その後、半導体ナノワイヤトランジスタに用いる半導体ナノワイヤを塗布法により形成し、基板との剥離を防ぐためUV硬化樹脂を用いてパッシベーションを行いトランジスタを形成する。 Thereafter, the semiconductor nanowires used for the semiconductor nanowire transistors formed by a coating method, performs a passivation forming a transistor with a UV curable resin to prevent delamination of the substrate. そして、その後ナノワイヤキャパシタを上記半導体ナノワイヤと同様に塗布法を用いてTFT上に配列させ、UV硬化樹脂を用いてパッシベーションを行うことによりキャパシタをTFT上に形成する。 Thereafter nanowire capacitors are arranged on the TFT by using a coating method in the same manner as the semiconductor nanowire, a capacitor is formed on the TFT by making the passivation using a UV curing resin. そして最後に駆動回路を接続し、DRAMを作製する。 Finally connect the driving circuit to produce a DRAM.

本実施例のDRAMは半導体ナノワイヤ及びナノワイヤキャパシタの直径が数十ナノメートル以下のサイズであるため、従来の露光プロセスにより作製するDRAMと比較して回路の高密度化が可能となりメモリ容量を増加させることが可能となる。 DRAM of this embodiment, since the diameter of the semiconductor nanowires and nanowire capacitor is less in size several tens of nanometers, to increase the memory capacity enables a high density of the circuit in comparison with a DRAM produced by a conventional exposure process it becomes possible.

また、上記DRAMの作製プロセスに上記塗布法を用いることで、真空プロセスを用いることなくトランジスタとキャパシタを所望の基板(本実施例ではガラス基板)上に形成することが可能となる。 Further, by using the above coating method making process of the DRAM, it is possible to form on a (glass substrate in this embodiment) desired substrate transistors and capacitors without using a vacuum process. そのため、DRAMの低コスト化を図ることが可能となることに加え、素子の大面積化も可能となるため、高密度且つ大面積が低コストで達成することができ、従来にない大容量のDRAMを提供することが可能となる。 Therefore, in addition to making it possible to reduce the cost of the DRAM, it becomes possible to have a larger area of ​​the element can be achieved in high density and large area low cost, the unprecedented large capacity it is possible to provide a DRAM.

本発明は、各種トランジスタおよびキャパシタを有する回路装置に用いることができ、例えばアクティブマトリクス駆動表示装置用のTFT基板や、DRAMなどの半導体メモリへ利用することができる。 The present invention, it can be used in the circuit device having various transistors and capacitors, for example, a TFT substrate for an active matrix driving display device, can be utilized to the semiconductor memory such as DRAM.

本発明の電気素子の一例である。 It is an example of an electrical device of the present invention. キャパシタの長径と短径の比と円筒形キャパシタと平板キャパシタの静電容量の比の関係を表したグラフである。 It is a graph showing the relationship between the ratio of the capacitance of the capacitor of the major and minor axis ratio a cylindrical capacitor and a flat plate capacitor. (a)は本発明に用いるナノワイヤキャパシタの一例の斜視図、(b)は本発明のナノワイヤキャパシタの一例の断面図である。 (A) is a perspective view of an example nanowire capacitor used in the present invention, (b) is a cross-sectional view of one example of a nanowire capacitor of the present invention. 本発明に用いるナノワイヤキャパシタの製造方法の一例である。 It is an example of a method for manufacturing a nanowire capacitor used in the present invention. 本発明に用いるナノワイヤキャパシタの製造方法の一例である。 It is an example of a method for manufacturing a nanowire capacitor used in the present invention. 本発明に用いるナノワイヤキャパシタの一例の断面図である。 It is a cross-sectional view of one example of a nanowire capacitor used in the present invention. 本発明に用いるナノワイヤキャパシタの一例の断面図である。 It is a cross-sectional view of one example of a nanowire capacitor used in the present invention. 本発明に用いるナノワイヤキャパシタの一例の断面図である。 It is a cross-sectional view of one example of a nanowire capacitor used in the present invention. 本発明に用いるナノワイヤキャパシタの一例の断面図である。 It is a cross-sectional view of one example of a nanowire capacitor used in the present invention. 本発明に用いるナノワイヤキャパシタの一例の断面図である。 It is a cross-sectional view of one example of a nanowire capacitor used in the present invention. ナノワイヤトランジスタの一例の断面図である。 It is a cross-sectional view of an example of a nanowire transistor. ナノワイヤトランジスタの一例の断面図である。 It is a cross-sectional view of an example of a nanowire transistor. ナノワイヤトランジスタの一例の断面図である。 It is a cross-sectional view of an example of a nanowire transistor. 本発明の回路装置を電流駆動型表示装置へ用いた場合の一例である。 It is an example of a case of using the circuit device of the present invention to a current-driven display device. 本発明の回路装置を電流駆動型表示装置へ用いた場合の一例である。 It is an example of a case of using the circuit device of the present invention to a current-driven display device. 本発明の回路装置を電圧駆動型表示装置へ用いた場合の一例である。 The circuit device of the present invention is an example of a case of using the voltage-driven display device. 本発明の回路装置をDRAMへ用いた場合の一例である。 The circuit device of the present invention is an example of a case of using the DRAM. 本発明の回路装置をDRAMへ用いた場合の一例である。 The circuit device of the present invention is an example of a case of using the DRAM. 半導体ナノワイヤへ用いられる半導体ナノワイヤの構成の一例である。 It is an example of a semiconductor nanowire arrangement used to the semiconductor nanowire. 本発明の電気素子の一例である。 It is an example of an electrical device of the present invention. 本発明に用いるナノワイヤキャパシタの一例の断面図である。 It is a cross-sectional view of one example of a nanowire capacitor used in the present invention. 本発明に用いるナノワイヤキャパシタの一例の断面図である。 It is a cross-sectional view of one example of a nanowire capacitor used in the present invention.

符号の説明 DESCRIPTION OF SYMBOLS

1 ナノワイヤキャパシタ2 ナノワイヤトランジスタ3 ゲート絶縁層4 ゲート電極5 ソース電極6 ドレイン電極8 コア電極(第1の電極) 1 nanowire capacitor 2 nanowire transistor 3 gate insulating layer 4 gate electrode 5 source electrode 6 drain electrode 8 core electrode (first electrode)
9 誘電体層10 表面電極(第2の電極) 9 dielectric layer 10 surface electrode (second electrode)
11 多孔質層12 内部電極 11 porous layer 12 inside the electrode

Claims (5)

  1. 電界効果型トランジスタとキャパシタとを有する回路装置であって、 A circuit device having a field effect transistor and a capacitor,
    前記電界効果型トランジスタは、第1のナノワイヤからなるチャネルを有し、 The field effect transistor has a channel of a first nanowire,
    前記キャパシタは、導電性を有する第2のナノワイヤからなる第1の電極と、前記第1の電極の外周を部分的に被覆する誘電体層と、前記誘電体層の外周を被覆する第2の電極とを含み構成され、 The capacitor includes a first electrode made of the second nanowire having conductivity, a dielectric layer outer periphery partially covers the said first electrode, the second covering the outer periphery of said dielectric layer It is constituted comprising an electrode,
    前記電界効果型トランジスタのゲート電極、ソース電極及びドレイン電極の少なくとも一つに、前記キャパシタの前記第1又は第2の電極が接続されており、 The gate electrode of the field effect transistor, in at least one of a source electrode and a drain electrode, wherein the first or second electrode of the capacitor is connected,
    前記第1のナノワイヤと前記第2のナノワイヤとは1本の連続した同一のナノワイヤからなることを特徴とする回路装置。 Circuit device characterized by comprising the one continuous same nanowires and the first nanowire and the second nanowire.
  2. 前記キャパシタは、 The capacitor,
    前記第2電極の外周に、誘電体層と電極とがこの順で、一層ずつ、あるいは交互にそれぞれ2層以上積層されていることを特徴とする請求項1に記載の回路装置。 Wherein the outer periphery of the second electrode, in the dielectric layers and electrodes in this order, the circuit device according to claim 1, characterized in that it is laminated layer by layer, or alternately each of the two or more layers.
  3. 前記電界効果型トランジスタのチャネルを構成する前記第1のナノワイヤの第1の長手方向と、前記キャパシタを構成する第2のナノワイヤの第2の長手方向は、同じ方向に配向していることを特徴とする請求項1記載の回路装置。 Wherein a first longitudinal direction of the first nanowire, a second longitudinal direction of the second nanowire that constitutes the capacitor, characterized by being oriented in the same direction in which the channel of the field effect transistor circuit device according to claim 1 wherein.
  4. 請求項1に記載の回路装置と、前記回路装置における前記電界効果型トランジスタのソース電極又はドレイン電極に接続される表示素子と、を有することを特徴とする表示装置。 A circuit device according to claim 1, the display device characterized by having a display element connected to a source electrode or a drain electrode of the field effect transistor in the circuit device.
  5. 前記表示素子は、有機発光表示素子であることを特徴とする請求項記載の表示装置。 The display element, a display device according to claim 4, characterized in that the organic light emitting display device.
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