JP4500797B2

JP4500797B2 - CIRCUIT DEVICE AND DISPLAY DEVICE HAVING CAPACITOR AND FIELD EFFECT TRANSISTOR

Info

Publication number: JP4500797B2
Application number: JP2006313173A
Authority: JP
Inventors: 俊介塩谷; 外充池田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2005-12-06
Filing date: 2006-11-20
Publication date: 2010-07-14
Anticipated expiration: 2026-11-20
Also published as: JP2007184555A

Description

本発明は、ナノワイヤをチャネルとして用いる電界効果型トランジスタと、ナノワイヤを用いたキャパシタとを具備する回路装置及び表示装置に関するものである。 The present invention relates to a circuit device and a display device including a field effect transistor using a nanowire as a channel and a capacitor using the nanowire.

近年、ＬＳＩの微細加工技術の進歩に伴い、ＣＰＵの演算処理速度の向上や、半導体メモリの容量増加および、各種電気機器の小型化が急速な勢いで進んでいる。しかしながら、上記ＬＳＩは、露光技術を始めとするトップダウン法を用いてパターンニングが行われており、その加工精度は数十ナノメートルが限界である。また、数ナノメートルの構造を作製する手法として、走査トンネル顕微鏡（ＳＴＭ）や原子間力顕微鏡（ＡＦＭ）などを挙げることができるがこれらの手法では大面積化することは容易ではない。その為、更なる電子回路の集積化を行うためには新規技術の創出が必要となってくる。 In recent years, with the progress of LSI microfabrication technology, the CPU processing speed has been increased, the capacity of semiconductor memory has been increased, and the miniaturization of various electric devices has been progressing rapidly. However, the LSI is patterned using a top-down method including an exposure technique, and the processing accuracy is limited to several tens of nanometers. In addition, examples of methods for producing a structure of several nanometers include a scanning tunnel microscope (STM) and an atomic force microscope (AFM). However, it is not easy to increase the area by these methods. Therefore, it is necessary to create a new technology in order to further integrate electronic circuits.

そこで、上記課題を解決する手法の一つとしてナノワイヤを用いた電子回路が提案されている。上記ナノワイヤは主にボトムアップ法で作製されるため、現在のトップダウン法よりも一桁以上高い密度の回路を提供できる可能性を秘めている。また、そのサイズが数ナノメートルとなることで量子効果など新たな効果を期待することができるため、例えば量子効果の非線形光学特性を用いた超高速光スイッチング素子など、従来にはない新規デバイスを提供できる可能性も有している。なお、トップダウン法とは、大きなものから小さな物を生み出す微細加工技術の総称であり、ボトムアップ法とは、ナノワイヤのように小さな物質を生成して拡大していく微細組立方法のことである。 Therefore, electronic circuits using nanowires have been proposed as one of the methods for solving the above problems. Since the nanowire is mainly manufactured by the bottom-up method, it has a possibility of providing a circuit having an order of magnitude higher than that of the current top-down method. In addition, since the size can be several nanometers, new effects such as quantum effects can be expected, so new devices such as ultrafast optical switching elements using nonlinear optical characteristics of quantum effects, for example, have been developed. There is also a possibility that it can be provided. The top-down method is a general term for microfabrication technologies that produce small objects from large ones, and the bottom-up method is a microassembly method that generates and expands small substances such as nanowires. .

上記ナノワイヤの研究例としては、例えば半導体ナノワイヤを用いたFET技術を挙げることができる。半導体ナノワイヤFET(Field-Effect-Transistor)は、数百〜数千cm²/Vsという高移動度を有した半導体ナノワイヤを導電チャネルとして用いたものである。そして、この半導体ナノワイヤFETは、回路微細化のための有望な技術として考えられている（例えば特許文献１）。 As a research example of the nanowire, for example, FET technology using semiconductor nanowires can be cited. A semiconductor nanowire FET (Field-Effect-Transistor) uses a semiconductor nanowire having a high mobility of several hundred to several thousand cm ² / Vs as a conductive channel. And this semiconductor nanowire FET is considered as a promising technique for circuit miniaturization (for example, patent document 1).

更に、上記半導体ナノワイヤFETは溶液に半導体ナノワイヤを分散させ、上記溶液を基板上に塗布することにより形成することも可能である（例えば非特許文献１）。上記手法を用いれば、所望の基板上にTFT(Thin-Film-Transistor)を形成することが可能であり、高性能で大面積のTFTを低コストで形成することができる。更に上記半導体ナノワイヤFETはプラスチック基板上にもTFTが作製可能となるためフレキシブルで高性能TFTを提供することができる。その結果、ＲＦ−ＩＤ(Radio Frequency Identification)やフレキシブルディスプレイやシートコンピューターへの応用も可能となる。 Furthermore, the semiconductor nanowire FET can be formed by dispersing semiconductor nanowires in a solution and applying the solution onto a substrate (for example, Non-Patent Document 1). By using the above method, a TFT (Thin-Film-Transistor) can be formed on a desired substrate, and a high-performance and large-area TFT can be formed at low cost. Furthermore, since the semiconductor nanowire FET can produce a TFT on a plastic substrate, a flexible and high-performance TFT can be provided. As a result, application to RF-ID (Radio Frequency Identification), a flexible display, and a sheet computer is also possible.

また、特許文献１では、図１９に示す様に半導体ナノワイヤ１００に誘電体層１０１とゲート電極１０２を被覆したナノワイヤを用いたFETも示されている。上記構成の半導体ナノワイヤをFETに用いれば、ゲート電極を別途設ける必要もなく尚且つナノワイヤが重なることによる閾値性の低下も防ぐことが可能となる。そのため、ゲート電極を別途設ける場合と比較してより高性能な半導体ナノワイヤトランジスタを簡便な方法で提供することが可能となる。
米国特許公開 2004/0112964号明細書 X. Duan et al., Nature, 425 (2003) 274. Patent Document 1 also shows an FET using a nanowire in which a semiconductor nanowire 100 is covered with a dielectric layer 101 and a gate electrode 102 as shown in FIG. If the semiconductor nanowire having the above configuration is used for an FET, it is not necessary to separately provide a gate electrode, and it is possible to prevent a decrease in threshold value due to overlapping of nanowires. Therefore, it is possible to provide a semiconductor nanowire transistor having higher performance than a case where a gate electrode is separately provided by a simple method.
US Patent Publication No. 2004/0112964 X. Duan et al., Nature, 425 (2003) 274.

しかしながら、ナノワイヤを用いてＦＥＴを構成する場合にも、当該ＦＥＴを含む回路装置内には、実際にはキャパシタが必要となる場合がある。そして、本発明者らは、斯かる場合には、回路の微細化は、キャパシタのサイズに制限されてしまうという認識に至った。 However, even when an FET is configured using nanowires, a capacitor may actually be required in a circuit device including the FET. The inventors of the present invention have realized that in such a case, circuit miniaturization is limited by the size of the capacitor.

勿論、露光と現像を行う、いわゆるフォトリソグラフィー法により、ナノメータースケールのキャパシタが仮に形成できたとしても、従来のような平板電極に誘電体を挟み込む構成であるとコンデンサの容量も小さくなってしまう。 Of course, even if a nanometer-scale capacitor can be formed by a so-called photolithography method in which exposure and development are performed, the capacitance of the capacitor is reduced if a dielectric is sandwiched between conventional plate electrodes. .

そこで、本発明者らは、キャパシタ自体を、ナノワイヤを用いて実現しようという認識に初めて至った。 Thus, the present inventors have come to the first recognition that the capacitor itself is realized using nanowires.

第１の本発明に係る回路装置は、電界効果型トランジスタとキャパシタとを有する回路装置であって、
前記電界効果型トランジスタは、第１のナノワイヤからなるチャネルを有し、
前記キャパシタは、導電性を有する第２のナノワイヤからなる第１の電極と、前記第１の電極の外周を部分的に被覆する誘電体層と、前記誘電体層の外周を被覆する第２の電極とを含み構成され、
前記電界効果型トランジスタのゲート電極、ソース電極及びドレイン電極の少なくとも一つに、前記キャパシタの前記第１又は第２の電極が接続されていることを特徴とする。 A circuit device according to a first aspect of the present invention is a circuit device having a field effect transistor and a capacitor,
The field effect transistor has a channel made of a first nanowire,
The capacitor includes a first electrode made of conductive second nanowire, a dielectric layer partially covering the outer periphery of the first electrode, and a second electrode covering the outer periphery of the dielectric layer. Comprising an electrode,
The first or second electrode of the capacitor is connected to at least one of a gate electrode, a source electrode, and a drain electrode of the field effect transistor.

第２の本発明に係る回路装置は、電界効果型トランジスタとキャパシタとを有する回路装置であって、
前記電界効果型トランジスタは、第１のナノワイヤからなるチャネルを有し、
前記キャパシタは、
導電性を有する第２のナノワイヤからなり、第１の端部と第２の端部とを有する第１の電極と、
前記第１の端部における外周を被覆し、該第１の端部から前記第２の端部側に向かって、前記第１の電極の外周を被覆し、且つ前記第２の端部を被覆していない誘電体層と、
前記誘電体層の外周を被覆する第２の電極とを含み構成され、
前記電界効果型トランジスタのゲート電極、ソース電極及びドレイン電極の少なくとも一つに、前記キャパシタの前記第１又は第２の電極が接続されていることを特徴とする。
また、第３の本発明に係る表示装置は、電界効果型トランジスタとキャパシタとを有する回路装置であって、
前記電界効果型トランジスタは、第１のナノワイヤからなるチャネルを有し、
前記キャパシタは、
導電性を有する第２のナノワイヤからなる第１の電極と、
前記第１の電極を被覆する誘電体層と、
前記誘電体層の外周を被覆する第２の電極とを含み構成されており、且つ前記第１のナノワイヤと第２のナノワイヤの長手方向がそれぞれ同じ方向に配向しており、
前記電界効果型トランジスタのゲート電極、ソース電極及びドレイン電極の少なくとも一つに、前記キャパシタの前記第１又は第２の電極が接続されていることを特徴とする。
なお本発明における第１及び第２のナノワイヤは、ナノチューブを含むものである。 A circuit device according to a second aspect of the present invention is a circuit device having a field effect transistor and a capacitor,
The field effect transistor has a channel made of a first nanowire,
The capacitor is
A first electrode comprising a second nanowire having electrical conductivity and having a first end and a second end;
Covering the outer periphery of the first end, covering the outer periphery of the first electrode from the first end toward the second end, and covering the second end A dielectric layer that is not
A second electrode covering the outer periphery of the dielectric layer,
The first or second electrode of the capacitor is connected to at least one of a gate electrode, a source electrode, and a drain electrode of the field effect transistor.
A display device according to a third aspect of the present invention is a circuit device having a field effect transistor and a capacitor,
The field effect transistor has a channel made of a first nanowire,
The capacitor is
A first electrode comprising a second nanowire having conductivity;
A dielectric layer covering the first electrode;
A second electrode covering the outer periphery of the dielectric layer, and the longitudinal directions of the first nanowire and the second nanowire are oriented in the same direction,
The first or second electrode of the capacitor is connected to at least one of a gate electrode, a source electrode, and a drain electrode of the field effect transistor.
In addition, the 1st and 2nd nanowire in this invention contains a nanotube.

本発明によれば、ナノワイヤを用いて構成される電界効果型トランジスタとキャパシタとを有する新規な回路装置が提供される。 ADVANTAGE OF THE INVENTION According to this invention, the novel circuit apparatus which has a field effect transistor comprised using nanowire and a capacitor is provided.

以下、図面を参照しながら、本発明の実施の形態を詳細に説明する。なお、以下、ナノワイヤを含み構成されるキャパシタをナノワイヤキャパシタ、チャネルがナノワイヤで構成される電界効果型トランジスタをナノワイヤトランジスタ又はナノワイヤＦＥＴともいう。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Hereinafter, a capacitor including a nanowire is also referred to as a nanowire capacitor, and a field effect transistor having a channel formed of a nanowire is also referred to as a nanowire transistor or a nanowire FET.

（第１の実施形態）
図１は本発明の実施形態の一例を示す平面図である。図１は第２のナノワイヤを含み構成されるキャパシタ１と、チャネルが第１のナノワイヤで構成されるナノワイヤトランジスタ２がゲート絶縁層３上に直列接続している回路装置である。 (First embodiment)
FIG. 1 is a plan view showing an example of an embodiment of the present invention. FIG. 1 shows a circuit device in which a capacitor 1 including a second nanowire and a nanowire transistor 2 having a channel formed of a first nanowire are connected in series on a gate insulating layer 3.

上記ナノワイヤトランジスタ２はゲート電極４、ソース電極５、ドレイン電極６、第１のナノワイヤ７を具備している。なお、図１では、ナノワイヤトランジスタ２のドレイン電極６がキャパシタ１に接続されているが、ソース電極やゲート電極と接続されてもよい。またゲート電極４−ソース電極７（又はドレイン電極６）間に容量を配置する場合、ゲート電極４及びソース電極７（又はドレイン電極６）とにキャパシタ１を接続配置すれば、トランジスタ上にキャパシタが配置される積層構造を構成できる。その結果、実装面積を減少することができる。 The nanowire transistor 2 includes a gate electrode 4, a source electrode 5, a drain electrode 6, and a first nanowire 7. In FIG. 1, the drain electrode 6 of the nanowire transistor 2 is connected to the capacitor 1, but may be connected to a source electrode or a gate electrode. When a capacitor is arranged between the gate electrode 4 and the source electrode 7 (or the drain electrode 6), if the capacitor 1 is connected to the gate electrode 4 and the source electrode 7 (or the drain electrode 6), the capacitor is formed on the transistor. A laminated structure to be arranged can be configured. As a result, the mounting area can be reduced.

上記構成の回路はDRAMの１セルの構成と同様であるので例えばDRAMへ用いることが可能である。 Since the circuit having the above configuration is the same as the configuration of one cell of DRAM, it can be used for DRAM, for example.

ナノワイヤキャパシタ１は図３に示すようにコア電極（第１の電極）８、誘電体層９、表面電極（第２の電極）１０から成る。 As shown in FIG. 3, the nanowire capacitor 1 includes a core electrode (first electrode) 8, a dielectric layer 9, and a surface electrode (second electrode) 10.

導電性を有する第２のナノワイヤ８は、第１の端部３０１０と第２の端部３０２０とを有する第１の電極として機能する。 The second nanowire 8 having conductivity functions as a first electrode having a first end 3010 and a second end 3020.

第２のナノワイヤ８には、第１の端部３０１０における外周を被覆し、第１の端部３０１０から第２の端部３０２０側に向かって、コア電極（第１の電極）８の外周を被覆し、且つ第２の端部を被覆していない誘電体層９が設けられている。更に、誘電体層９の外周は、表面電極（第２の電極）１０で被覆されている。 The second nanowire 8 covers the outer periphery of the first end 3010, and the outer periphery of the core electrode (first electrode) 8 is directed from the first end 3010 toward the second end 3020. A dielectric layer 9 is provided which covers and does not cover the second end. Furthermore, the outer periphery of the dielectric layer 9 is covered with a surface electrode (second electrode) 10.

なお、図３においては、第１の端部３０１０におけるナノワイヤの端面は、誘電体層９で被覆されているが、例えば、図８のように必ずしも、端面は、誘電体層９で被覆されている必要はない。 In FIG. 3, the end surface of the nanowire in the first end portion 3010 is covered with the dielectric layer 9. However, for example, as shown in FIG. 8, the end surface is not necessarily covered with the dielectric layer 9. There is no need to be.

また、第１の電極となるコア電極８の第２の端部側３０２０が、誘電体層９では被覆されずに露出している場合にも、当該コア電極８と表面電極（第２の電極）１０との電気的な分離が確保されるのであれば、当該露出部が、何らかの材料で被覆されていてもよい。 Also, when the second end side 3020 of the core electrode 8 serving as the first electrode is exposed without being covered with the dielectric layer 9, the core electrode 8 and the surface electrode (second electrode) are exposed. As long as electrical separation from 10) is ensured, the exposed portion may be covered with some material.

本実施形態に係るコア電極８の周囲を被覆する誘電体層９には、少なくとも以下の状態が含まれる。すなわち、図３（ｂ）、図６等に示すように、第１電極となるコア電極８の露出部を除く側面と、コア電極８の露出部と反対側の端面とを覆うことが含まれる。また、図８に示すように、第１電極となるコア電極８の露出部を除く側面を覆い、コア電極８の露出部と反対側の端面は覆わない場合が含まれる。 The dielectric layer 9 covering the periphery of the core electrode 8 according to the present embodiment includes at least the following states. That is, as shown in FIG. 3B, FIG. 6, and the like, covering the side surface excluding the exposed portion of the core electrode 8 serving as the first electrode and the end surface opposite to the exposed portion of the core electrode 8 are included. . Moreover, as shown in FIG. 8, the case where the side surface excluding the exposed portion of the core electrode 8 serving as the first electrode is covered and the end surface opposite to the exposed portion of the core electrode 8 is not covered is included.

また、ナノワイヤキャパシタの部分の構成に関しては、以下の形態もとり得る。すなわち、導電性のナノワイヤからなる第１の電極と、第１の電極の外周を部分的に被覆する誘電体層と、誘電体層の外周を被覆する第２の電極とから構成される。第１の電極が誘電体層で被覆されていない領域は、第１の電極の一方の端部でも、長さ方向の途中の一部分であってもよい。 In addition, regarding the configuration of the nanowire capacitor portion, the following forms may be taken. That is, it is composed of a first electrode made of conductive nanowires, a dielectric layer that partially covers the outer periphery of the first electrode, and a second electrode that covers the outer periphery of the dielectric layer. The region where the first electrode is not covered with the dielectric layer may be one end portion of the first electrode or a part of the length direction.

本実施形態の回路装置は、上記ナノワイヤFETと上記ナノワイヤキャパシタが少なくとも回路中に具備されている。そのため、該ナノワイヤと該ナノワイヤキャパシタを溶媒に分散させて塗布することにより、素子上にTFTとキャパシタの形成を塗布法により形成することができる。 In the circuit device of this embodiment, the nanowire FET and the nanowire capacitor are provided in at least the circuit. Therefore, the TFT and the capacitor can be formed on the element by a coating method by dispersing and coating the nanowire and the nanowire capacitor in a solvent.

そして、所望の基板上への上記ナノワイヤFETと上記ナノワイヤキャパシタを含む回路の形成が可能となり、回路の大面積化、低コスト化さらにはプラスチック基板上に回路を形成することにより回路のフレキシブル化が可能となる。特にナノワイヤTFTは、高移動度のTFTであるため従来の真空プロセスで作製されるTFTと比較しても同等以上の性能を発揮することが可能である。尚、本実施形態の回路装置はナノワイヤキャパシタ以外の従来のキャパシタが回路に含まれる場合にも適用することが可能であり、例えば液晶のようなキャパシタ成分を有するものが回路に含まれる場合などへも当然適用することができる。 Then, a circuit including the nanowire FET and the nanowire capacitor can be formed on a desired substrate, and the circuit area can be increased, the cost can be reduced, and the circuit can be made flexible by forming the circuit on a plastic substrate. It becomes possible. In particular, since the nanowire TFT is a high mobility TFT, it can exhibit the same or better performance than a TFT manufactured by a conventional vacuum process. The circuit device of the present embodiment can also be applied when a conventional capacitor other than a nanowire capacitor is included in the circuit, for example, when a circuit having a capacitor component such as liquid crystal is included in the circuit. Can of course also be applied.

また、従来のように露光によるパターンニングを用いなくともナノメーターサイズのTFTおよびキャパシタを回路上に形成することが可能となるため、電子回路の微細化が容易となる。 Further, since it is possible to form nanometer-sized TFTs and capacitors on a circuit without using patterning by exposure as in the prior art, it is easy to miniaturize an electronic circuit.

更に、該ナノワイヤキャパシタの形状は円筒形等の柱状又は針状であるため、同一面積上に平面キャパシタを設ける場合と比較して、より高容量のものを提供することが可能となる。 Furthermore, since the shape of the nanowire capacitor is a columnar shape such as a cylindrical shape or a needle shape, it is possible to provide a capacitor having a higher capacity compared to the case where a planar capacitor is provided on the same area.

具体的に円筒形のキャパシタを例にとって容量を大きくする条件について以下説明する。なお、ここでは説明の簡易化のために、円筒形のキャパシタの場合について説明するが、本実施形態におけるナノワイヤキャパシタは特に円筒形キャパシタに限定されない。ナノワイヤの形状は製法や材質により多角柱形状や針状形状等となる場合があるが、かかるナノワイヤを用いたキャパシタも平板状のキャパタよりも容量を増大させることができる。 The conditions for increasing the capacity will be described below by taking a cylindrical capacitor as an example. Here, for the sake of simplicity of explanation, a case of a cylindrical capacitor will be described, but the nanowire capacitor in the present embodiment is not particularly limited to a cylindrical capacitor. The shape of the nanowire may be a polygonal columnar shape, a needle-like shape, or the like depending on the manufacturing method or material, but a capacitor using such a nanowire can also increase the capacity compared to a flat plate-like capacitor.

平行板コンデンサの静電容量（C_平）を表す式は誘電体層の誘電率をε、電極の面積をＳ、電極間の距離をｄとする場合、以下に示す式（1）で表すことができる。 The expression for the capacitance (C _flat ) of the parallel plate capacitor is expressed by the following expression (1) where ε is the dielectric constant of the dielectric layer, S is the area of the electrodes, and d is the distance between the electrodes. Can do.

一方、円筒形コンデンサの静電容量（C_円）は、コア電極の半径がa、中心から表面電極までの距離がｂ、誘電体層の誘電率がε、長さがLである場合、以下に示す式（２）で表すことができる。 On the other hand, the capacitance (C _circle ) of the cylindrical capacitor is as follows when the radius of the core electrode is a, the distance from the center to the surface electrode is b, the dielectric constant of the dielectric layer is ε, and the length is L. It can represent with Formula (2) shown to.

C_比＝C_円/ C_平＞１になるための条件は、 The condition for C _ratio = C _yen / C _flat > 1 is

で表すことができる。円筒形のナノワイヤキャパシタと平行板キャパシタの誘電体層が同じ厚さ（b-a）＝ｄであり、基板に対する占有面積が同じ（長径：Ｌ、短径：ｂ）になる場合、上記式（３）は以下のように変形することができる。 Can be expressed as When the dielectric layers of the cylindrical nanowire capacitor and the parallel plate capacitor have the same thickness (ba) = d and the occupied area with respect to the substrate is the same (major axis: L, minor axis: b), the above formula (3) Can be modified as follows.

ここで、上記式（４）を横軸を（b/a）としてプロットすると、図２の様になり、ナノワイヤキャパシタを円筒形としたときのb/aの比はおおよそ1.5〜3程度となるため、平板型のキャパシタに比べて少なくとも4倍以上の静電容量を得ることが出来る。 Here, when the above equation (4) is plotted with the horizontal axis as (b / a), it becomes as shown in FIG. 2, and the ratio of b / a when the nanowire capacitor is cylindrical is about 1.5-3. Therefore, it is possible to obtain a capacitance that is at least four times that of a flat capacitor.

また、少なくともナノワイヤトランジスタとキャパシタを有する回路装置において、該キャパシタにはナノワイヤキャパシタが少なくとも具備されるように構成される。そして、このナノワイヤキャパシタは、以下のように構成することで、高容量化を実現できる。即ち、導電性のナノワイヤからなる第１電極と、第１電極の一部分を露出させ、それ以外の該第１電極の周囲に一層づつ又は交互に二層以上積層された第１誘電体層及び第２電極と、第２電極の周囲に第２誘電体層を介して設けられた第３の電極とを備える。
すなわち、上記のナノワイヤキャパシタを用いる場合、単一ナノワイヤキャパシタ上に複数の並列接続されたキャパシタを形成することが可能となるため、静電容量が増加し、より多くの電荷を蓄積させることができる。そのため、該ナノワイヤキャパシタの高容量化を図ることが可能となる。さらに、図２１や図２２に示すように、第１電極と第３電極とを接続することにより電極面積を増大させ、高容量のナノワイヤキャパシタを提供することができる。 In a circuit device having at least a nanowire transistor and a capacitor, the capacitor is configured to include at least a nanowire capacitor. And this nanowire capacitor can implement | achieve high capacity | capacitance by comprising as follows. That is, a first electrode made of conductive nanowires, a first dielectric layer in which a part of the first electrode is exposed and two or more layers alternately or alternately stacked around the other first electrode and the first dielectric layer Two electrodes, and a third electrode provided around the second electrode via a second dielectric layer.
That is, when the nanowire capacitor is used, a plurality of capacitors connected in parallel can be formed on a single nanowire capacitor, so that the capacitance increases and more electric charges can be accumulated. . As a result, the capacity of the nanowire capacitor can be increased. Furthermore, as shown in FIGS. 21 and 22, the electrode area can be increased by connecting the first electrode and the third electrode, and a high-capacity nanowire capacitor can be provided.

更に、本実施形態の回路装置を用いて表示装置を提供することができる。アクティブ駆動を行う表示装置は各画素にメモリ性を持たせる必要があるためキャパシタをTFT回路に具備することが求められる。本実施形態の回路装置を用いた本実施形態の表示装置は、キャパシタにナノワイヤキャパシタを用いることができるため、真空プロセスを用いることなくトランジスタとキャパシタを所望の基板上に形成することが可能である。そのため、本実施形態の表示装置は大画面化および低コスト化を図ることが可能となる。また、基板としてプラスチック基板を用いることで、フレキシブルな表示装置も提供することが可能となる。 Furthermore, a display device can be provided by using the circuit device of this embodiment. A display device that performs active driving is required to have a capacitor in a TFT circuit because each pixel needs to have a memory property. Since the display device of this embodiment using the circuit device of this embodiment can use a nanowire capacitor as a capacitor, it is possible to form a transistor and a capacitor on a desired substrate without using a vacuum process. . Therefore, the display device of this embodiment can achieve a large screen and cost reduction. In addition, a flexible display device can be provided by using a plastic substrate as the substrate.

更に、本実施形態の表示装置の表示素子としては、有機発光表示素子（有機ＥＬ表示素子）を用いることができる。ここで有機ＥＬとは、有機エレクトロルミネッセンスのことである。本実施形態ではトランジスタにナノワイヤトランジスタを用いるため、高移動度を有した大面積のTFTの作製が可能である。現在の有機EL表示装置は高移動度を有する大面積のTFTの作製が困難であるため、表示サイズの大面積が困難である。本実施形態の表示装置を用いれば上記課題を解決することが可能となり、大面積の有機EL表示装置を提供することが可能となる。 Furthermore, an organic light emitting display element (organic EL display element) can be used as the display element of the display device of this embodiment. Here, the organic EL means organic electroluminescence. In this embodiment, since a nanowire transistor is used as the transistor, a large-area TFT having high mobility can be manufactured. In the current organic EL display device, since it is difficult to manufacture a large area TFT having high mobility, a large area of display size is difficult. If the display device of this embodiment is used, the above-described problems can be solved, and a large-area organic EL display device can be provided.

更に、本実施形態の回路装置は記憶素子に用いることができる。上記ナノワイヤ及び上記ナノワイヤキャパシタは、直径が数十ナノメートル以下のサイズである。そのため本実施形態の回路装置を記憶素子に用いることにより従来の露光プロセスにより作製する記録と比較して回路の高密度化が可能となりメモリ容量を増加させることができる。また、上記記憶素子の作製プロセスに上記塗布法を用いることで、真空プロセスを用いることなくトランジスタとキャパシタを所望の基板上に形成することが可能となる。そのため、低コスト化を図ることが可能となることに加え、素子の大面積化も可能となるため、高密度且つ大面積な記憶素子を提供することができ、従来にない大容量の記憶素子を提供することが可能となる。また、基板としてプラスチック基板を用いればフレキシブルな記憶素子を作製することができるため、シートコンピューターなど新たな用途へ本実施形態の回路装置を用いることが可能となる。
（コア電極（第１の電極））
上記ナノワイヤキャパシタに用いられるコア電極８は、金属や高ドープの半導体ナノワイヤ、導電性酸化物など導電性を有するナノワイヤもしくはナノチューブであれば何でも良い。好ましくは、シリコンウィスカなどである。シリコンウィスカの導電性を挙げる為には、適宜、リンやボロンなどをドープする。 Furthermore, the circuit device of this embodiment can be used for a memory element. The nanowire and the nanowire capacitor have a diameter of several tens of nanometers or less. Therefore, by using the circuit device of this embodiment as a memory element, it is possible to increase the density of the circuit and increase the memory capacity as compared with recording produced by a conventional exposure process. In addition, by using the coating method in the manufacturing process of the memory element, a transistor and a capacitor can be formed over a desired substrate without using a vacuum process. Therefore, in addition to being able to reduce the cost, it is also possible to increase the area of the element, so that it is possible to provide a high-density and large-area memory element, and an unprecedented large-capacity memory element Can be provided. In addition, since a flexible memory element can be manufactured by using a plastic substrate as the substrate, the circuit device of this embodiment can be used for new applications such as a sheet computer.
(Core electrode (first electrode))
The core electrode 8 used in the nanowire capacitor may be any nanowire or nanotube having conductivity such as metal, highly doped semiconductor nanowire, or conductive oxide. Preferred is silicon whisker. In order to increase the conductivity of the silicon whisker, phosphorus, boron, or the like is appropriately doped.

また、上記ナノワイヤのサイズは、直径が数ナノメートル〜数百ナノメートルであることが好ましい。具体的には、例えば、ナノワイヤの直径は、２ｎｍ以上５００ｎｍ以下、好適には５ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下である。 In addition, the size of the nanowire is preferably a few nanometers to several hundred nanometers in diameter. Specifically, for example, the diameter of the nanowire is 2 nm to 500 nm, preferably 5 nm to 300 nm, more preferably 5 nm to 50 nm.

またそのアスペクト比は用途に応じてロッド状のものからワイヤ状のものまで適宜変化させたものを用いることができ、具体的な長さとしては、数十ナノメートル〜数百マイクロメートルが好ましい。具体的には、例えば、ナノワイヤの長さは、１０ｎｍ以上５００μｍ以下である。 Further, the aspect ratio can be appropriately changed from a rod-like one to a wire-like one depending on the application, and the specific length is preferably several tens of nanometers to several hundreds of micrometers. Specifically, for example, the length of the nanowire is 10 nm or more and 500 μm or less.

尚、上記ナノワイヤの製造方法については、製造後に誘電体層９や表面電極１０を被覆しやすいように、基板に対して垂直にナノワイヤが成長するような製造方法を用いる方が好ましい。具体的には、CVD（Chemical-Vapor-Deposition）法やVLS（Vapor-Liquid-Solid）法等の気相法や電界析出法などの電気化学的手法を用いる方が好ましい。
（誘電体層）
誘電体層９については、絶縁性を有していれば何でもよいが、誘電率が高く、導電率が低いものが好ましい。このような誘電体層９の例としては、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化チタン、酸化タンタルなどの無機酸化物や窒化物が挙げられる。また、ポリアクリレート、ポリメタクリレート、ポリエチレンテレフタレート、ポリイミド、ポリエーテル、シロキサン含有ポリマー等の有機高分子が挙げられる。誘電体層９の形成方法は、特に制限はされず例えば蒸着法やスパッタ法などの気相法を用いて形成しても良いし、液相法を用いてコア電極の周囲に形成しても良い。また、上記誘電体層９の膜厚は特に制限はされないが、１ナノメートル程度〜数十ナノメートルである方が好ましい。
（表面電極（第２の電極））
表面電極（第２の電極）１０は、導電性を有する材料を用いていれば何でも良く、金属や高ドープの半導体、導電性酸化物などを用いることができる。表面電極１０の形成方法は、特に制限はされず例えば蒸着法やスパッタ法などの気相法を用いて形成しても良いし、液相法を用いてコア電極の周囲に形成しても良い。また、上記表面電極１０の膜厚は特に制限はされないが、１ナノメートル程度〜数十ナノメートルである方が好ましい。 In addition, about the manufacturing method of the said nanowire, it is more preferable to use the manufacturing method in which nanowire grows perpendicularly | vertically with respect to a board | substrate so that the dielectric material layer 9 and the surface electrode 10 may be coat | covered easily after manufacture. Specifically, it is preferable to use an electrochemical method such as a vapor phase method such as a CVD (Chemical-Vapor-Deposition) method or a VLS (Vapor-Liquid-Solid) method or a field deposition method.
(Dielectric layer)
The dielectric layer 9 may be anything as long as it has insulating properties, but preferably has a high dielectric constant and low electrical conductivity. Examples of such a dielectric layer 9 include inorganic oxides and nitrides such as silicon oxide, silicon nitride, aluminum oxide, titanium oxide, and tantalum oxide. In addition, organic polymers such as polyacrylate, polymethacrylate, polyethylene terephthalate, polyimide, polyether, and siloxane-containing polymer can be used. The method for forming the dielectric layer 9 is not particularly limited, and may be formed using a vapor phase method such as vapor deposition or sputtering, or may be formed around the core electrode using a liquid phase method. good. The thickness of the dielectric layer 9 is not particularly limited, but is preferably about 1 nanometer to several tens of nanometers.
(Surface electrode (second electrode))
The surface electrode (second electrode) 10 may be anything as long as it uses a conductive material, and a metal, a highly doped semiconductor, a conductive oxide, or the like can be used. The method for forming the surface electrode 10 is not particularly limited, and may be formed using a vapor phase method such as vapor deposition or sputtering, or may be formed around the core electrode using a liquid phase method. . The film thickness of the surface electrode 10 is not particularly limited, but is preferably about 1 nanometer to several tens of nanometers.

本実施形態に係る回路装置においては、第１の電極８あるいは第２の電極１０の電気抵抗率（Ωｍ）が、１０^−４以下、好ましくは１０^−５以下、更に好ましくは１０^−６以下であるのがよい。
（ナノワイヤキャパシタの形成方法）
上記ナノワイヤキャパシタの形成方法については、例えば図４（ａ）〜（ｄ）に示すようにコア電極８、誘電体層９、表面電極１０を形成したのちに誘電体層９と表面電極１０をエッチングする方法が挙げられる。 In the circuit device according to this embodiment, the electric resistivity (Ωm) of the first electrode 8 or the second electrode 10 is 10 ⁻⁴ or less, preferably 10 ⁻⁵ or less, more preferably 10 ⁻⁶ or less. There should be.
(Method of forming nanowire capacitor)
As for the method of forming the nanowire capacitor, for example, as shown in FIGS. 4A to 4D, after forming the core electrode 8, the dielectric layer 9, and the surface electrode 10, the dielectric layer 9 and the surface electrode 10 are etched. The method of doing is mentioned.

図４について具体的に説明する。 FIG. 4 will be specifically described.

まず、図４（ａ）に示すように、基板の面内方向に略垂直に伸びている導電性のナノワイヤ１を基板４００１上に形成する。その後、ナノワイヤ８の外周を誘電体層９で被覆する（図４（ｂ））。次に、誘電体層８を電極層１０で被覆する（図４（ｃ））。 First, as shown in FIG. 4A, conductive nanowires 1 extending substantially perpendicular to the in-plane direction of the substrate are formed on the substrate 4001. Thereafter, the outer periphery of the nanowire 8 is covered with the dielectric layer 9 (FIG. 4B). Next, the dielectric layer 8 is covered with the electrode layer 10 (FIG. 4C).

その後、ナノワイヤの先端部が露出するように前記誘電体層を除去する（図４（ｄ））。 Thereafter, the dielectric layer is removed so that the tip of the nanowire is exposed (FIG. 4D).

そして、必要に応じて、ナノワイヤを基板から除去する。 Then, if necessary, the nanowire is removed from the substrate.

また、図５に示すようにして、キャパシタを製造することもできる。 Further, a capacitor can be manufactured as shown in FIG.

具体的には、基板４００１上に設けられ、且つ基板４００１の面内方向に垂直な方向に孔を有する多孔質層１１と、多孔質層１１の孔内から伸び、且つ多孔質層１１の厚さより長い長さを有する導電性のナノワイヤ８とからなる部材を用意する（図５（ａ））。 Specifically, the porous layer 11 provided on the substrate 4001 and having pores in a direction perpendicular to the in-plane direction of the substrate 4001, the thickness of the porous layer 11 extending from the pores of the porous layer 11, and A member composed of the conductive nanowire 8 having a length longer than that is prepared (FIG. 5A).

その後、誘電体層９をナノワイヤ８上に形成する（図５（ｂ））。その後、表面電極１０を形成し（図５（ｃ））、最後に多孔質材１１を除去する（図５（ｄ））。 Thereafter, the dielectric layer 9 is formed on the nanowire 8 (FIG. 5B). Thereafter, the surface electrode 10 is formed (FIG. 5C), and finally the porous material 11 is removed (FIG. 5D).

ここで、多孔質材としては、例えば、陽極酸化アルミナを含み構成される多孔質体（特開2000-031462号公報）や、シリコンあるいは酸化シリコンの多孔質体（特開2004-237430号公報）が利用できる。多孔質底部に金（Ａｕ）などの触媒微粒子を設けて、ＶＬＳ法等を利用してナノワイヤを成長させる。 Here, as the porous material, for example, a porous body containing anodized alumina (Japanese Patent Laid-Open No. 2000-031462) or a porous body of silicon or silicon oxide (Japanese Patent Laid-Open No. 2004-237430) Is available. Catalyst fine particles such as gold (Au) are provided on the porous bottom, and nanowires are grown using the VLS method or the like.

尚、上記ナノワイヤキャパシタの形状は、図３に示すようにその一端がコア電極のみ剥き出しになった構成がキャパシタ上により多くの電荷を蓄積させることができるため好ましい構成である。しかし本実施形態に用いられるナノワイヤキャパシタは上記構成以外にも、図示はしないが、両端でコア電極が剥き出しになっている構成や、ナノワイヤの中央部分でコア電極が剥き出しになっている構成など、その用途によって形状を適宜選択できる。 The shape of the nanowire capacitor is a preferable configuration because a structure in which only one core electrode is exposed as shown in FIG. 3 can accumulate more electric charge on the capacitor. However, the nanowire capacitor used in the present embodiment is not shown in addition to the above configuration, but the configuration in which the core electrode is exposed at both ends, the configuration in which the core electrode is exposed at the center of the nanowire, etc. The shape can be appropriately selected depending on the application.

また、コア電極が剥き出しになっている場所の形状については、図３に例示した構成以外にも、例えば図６や図７に示すようにコア電極８が剥き出しになっている側の端面が段差になっている構成が可能である。図６では誘電体層２が露出し、図７では誘電体層が引っ込み露出していない構成となっている。また、図８に示すようにコア電極８が剥き出しになっていない側の端面のコア電極８が表面に出ている構成等を例示することができる。 In addition to the configuration illustrated in FIG. 3, the shape of the location where the core electrode is exposed has a stepped end surface on the side where the core electrode 8 is exposed as shown in FIGS. 6 and 7, for example. A configuration is possible. In FIG. 6, the dielectric layer 2 is exposed, and in FIG. 7, the dielectric layer is not retracted and exposed. Moreover, as shown in FIG. 8, the structure etc. in which the core electrode 8 of the end surface on the side where the core electrode 8 is not exposed can be exemplified.

また、本実施形態のナノワイヤキャパシタは図９や図１０に示す様にナノワイヤキャパシタに内部電極１２を設けることで積層型にすることも可能であり、上記構成にすることによって、より高容量のナノワイヤキャパシタを提供することも可能となる。図９及び図１０では誘電体層と内部電極を１層づつ設けた例を示しているが、内部電極と誘電体層とを交互に２層以上設けても良い。なお、図９及び図１０の構成では内部電極１２をキャパシタの一方の電極とし、コア電極８と表面電極１０とを外部で接続し、他方の電極とすることで高容量化を実現できる。また、図２１及び図２２に示すように、内部電極１２をキャパシタの一方の電極とし、コア電極８と表面電極１０とを接続してキャパシタの他方の電極とすることも可能である。さらに、内部電極と誘電体層とを交互に２層以上積層させ、奇数層の内部電極を共通接続してキャパシタの一方の電極とし、コア電極と偶数層の内部電極と表面電極とを共通接続してキャパシタの他方の電極とし、より高容量のキャパシタを作製することもできる。このとき、共通接続は図９及び図１０にように外部で行っても、図２１及び図２２に示すように素子内で行っても良い。 Further, the nanowire capacitor of this embodiment can be formed into a stacked type by providing the internal electrode 12 in the nanowire capacitor as shown in FIG. 9 and FIG. It is also possible to provide a capacitor. FIGS. 9 and 10 show examples in which one dielectric layer and one internal electrode are provided, but two or more internal electrodes and dielectric layers may be provided alternately. 9 and 10, the internal electrode 12 is used as one electrode of the capacitor, the core electrode 8 and the surface electrode 10 are connected externally, and the other electrode is used, thereby realizing high capacity. As shown in FIGS. 21 and 22, the internal electrode 12 can be used as one electrode of the capacitor, and the core electrode 8 and the surface electrode 10 can be connected to form the other electrode of the capacitor. Further, two or more internal electrodes and dielectric layers are alternately stacked, and the odd-numbered internal electrodes are connected in common to form one electrode of the capacitor, and the core electrode, the even-numbered internal electrodes and the surface electrode are connected in common. Thus, a capacitor having a higher capacity can be manufactured by using the other electrode of the capacitor. At this time, the common connection may be performed externally as shown in FIGS. 9 and 10, or may be performed within the device as shown in FIGS.

ナノワイヤトランジスタ２は図１１に示すようにナノワイヤ２０、ソース電極２１、ドレイン電極２２、ゲート絶縁層２３、ゲート電極２４、基板２５から成る。 As shown in FIG. 11, the nanowire transistor 2 includes a nanowire 20, a source electrode 21, a drain electrode 22, a gate insulating layer 23, a gate electrode 24, and a substrate 25.

上記ナノワイヤトランジスタ２に用いられるナノワイヤ２０はＩＩ−ＶＩ族化合物半導体、ＩＩＩ−Ｖ族化合物半導体、Ｉ−Ｖ族化合物半導体、Ｉ−ＶＩ族化合物半導体、Ｉ−ＶＩＩ族化合物半導体が挙げられる。さらに、ＩＩ−Ｖ族化合物半導体、ＩＩ−ＶＩＩ族化合物半導体、ＩＩＩ−ＶＩ族化合物半導体、ＩＶ−ＩＶ族化合物半導体などの化合物半導体、またはＶＩ族半導体などが挙げることができる。 Examples of the nanowire 20 used in the nanowire transistor 2 include a II-VI group compound semiconductor, a III-V group compound semiconductor, a group IV compound semiconductor, a group I-VI compound semiconductor, and a group I-VII compound semiconductor. Furthermore, II-V group compound semiconductors, II-VII group compound semiconductors, III-VI group compound semiconductors, compound semiconductors such as IV-IV group compound semiconductors, group VI semiconductors, and the like can be given.

具体的な一例として、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＡｌＧａＡｓ、ＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＺｎＴｅ、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、ＧａＡｓ、ＧａＮ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＩｎＮ、ＩｎＡｓ、カーボンナノチューブなどを例示することができる。 Specific examples include Si, Ge, SiGe, AlGaAs, ZnO, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, GaAs, GaN, GaAs, GaP, InP, InN, InAs, and carbon nanotubes. it can.

また、ナノワイヤの合成方法としては、特に制限はされないが、CVD法やVLS法で合成されることが好ましく、その中でも特に径分布が狭く、ワイヤの長さが均一になり易いVLS法を用いて合成を行うことが好ましい。 The method for synthesizing the nanowire is not particularly limited, but it is preferably synthesized by a CVD method or a VLS method. Among them, the VLS method is used, in which the diameter distribution is particularly narrow and the length of the wire tends to be uniform. It is preferred to perform the synthesis.

ソース電極２１、ドレイン電極２２、ゲート電極２４は、導電性材料であれば特に限定されない。 The source electrode 21, the drain electrode 22, and the gate electrode 24 are not particularly limited as long as they are conductive materials.

例えば白金、金、銀、ニッケル、クロム、銅、鉄、錫、アンチモン鉛、タンタル、インジウム、アルミニウム、亜鉛、マグネシウム、およびこれらの合金や、インジウム・錫酸化物等の導電性金属酸化物が例示される。 Examples include platinum, gold, silver, nickel, chromium, copper, iron, tin, antimony lead, tantalum, indium, aluminum, zinc, magnesium, and alloys thereof, and conductive metal oxides such as indium / tin oxide. Is done.

また、ドーピング等で導電率を向上させた無機および有機半導体、例えばシリコン単結晶、ポリシリコン、アモルファスシリコン、ゲルマニウムなどが挙げられる。更に、グラファイト、ポリアセチレン、ポリパラフェニレン、ポリチオフェン、ポリピロール、ポリアニリン、ポリチエニレンビニレン、ポリパラフェニレンビニレン等が挙げられる。電極の作製方法としてはスパッタ法、蒸着法、溶液やペーストからの印刷法、インクジェット法などが例示される。 Further, inorganic and organic semiconductors whose conductivity is improved by doping or the like, for example, silicon single crystal, polysilicon, amorphous silicon, germanium, and the like can be given. Further, graphite, polyacetylene, polyparaphenylene, polythiophene, polypyrrole, polyaniline, polythienylene vinylene, polyparaphenylene vinylene and the like can be mentioned. Examples of the method for producing the electrode include a sputtering method, a vapor deposition method, a printing method from a solution or paste, and an ink jet method.

ゲート絶縁層２３は、絶縁性を有していれば何でもよいが、誘電率が高く、導電率が低いものが好ましい。例としては、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化チタン、酸化タンタルなどの無機酸化物や窒化物が挙げられる。また、ポリアクリレート、ポリメタクリレート、ポリエチレンテレフタレート、ポリイミド、ポリエーテル、シロキサン含有ポリマー等の有機高分子が挙げられる。また、上記絶縁材料の中でも、表面の平滑性の高いものが好ましい。 The gate insulating layer 23 may be anything as long as it has insulating properties, but preferably has a high dielectric constant and low conductivity. Examples include inorganic oxides and nitrides such as silicon oxide, silicon nitride, aluminum oxide, titanium oxide, and tantalum oxide. In addition, organic polymers such as polyacrylate, polymethacrylate, polyethylene terephthalate, polyimide, polyether, and siloxane-containing polymer can be used. Among the insulating materials, those having high surface smoothness are preferable.

基板２５はガラス、セラミック、半導体、金属、プラスチックなど特に制限されることはないが、低コスト化が容易なガラス基板やプラスチック基板を用いることが好ましい。またプラスチック基板を用いる場合にはフレキシブルなトランジスタを提供することができるため、フレキシブルな表示装置を始めとする種々のフレキシブルデバイスを提供することが可能となる。 The substrate 25 is not particularly limited, such as glass, ceramic, semiconductor, metal, and plastic, but it is preferable to use a glass substrate or a plastic substrate that can easily reduce the cost. In addition, since a flexible transistor can be provided when a plastic substrate is used, various flexible devices including a flexible display device can be provided.

上記ナノワイヤトランジスタの構成は、図１１に示す構成以外にも図１２に示すようにナノワイヤ２０の周囲にゲート絶縁層２３を被覆したナノワイヤを用いた構成がある。また、図１３に示す様にゲート絶縁層２３の周囲に更にゲート電極２４を被覆したナノワイヤを用いた構成などを例示することができる。この場合、ナノワイヤに絶縁層、又は絶縁層とゲート電極層を形成した後にワイヤを配置し、端部以外をマスクでカバーして端部の絶縁層、又は絶縁層とゲート絶縁層を除去した後にソース電極、ドレイン電極を設ける。また図４と図５との製造方法を組み合わせてナノワイヤの両端を露出させるようにしてもよい。 In addition to the configuration shown in FIG. 11, the configuration of the nanowire transistor includes a configuration using a nanowire in which the gate insulating layer 23 is coated around the nanowire 20 as shown in FIG. 12. Moreover, as shown in FIG. 13, a configuration using nanowires in which the gate electrode 24 is further covered around the gate insulating layer 23 can be exemplified. In this case, after forming the insulating layer or the insulating layer and the gate electrode layer on the nanowire, the wire is disposed, and after covering the portions other than the end with a mask and removing the end insulating layer, or the insulating layer and the gate insulating layer A source electrode and a drain electrode are provided. Moreover, you may make it expose the both ends of nanowire combining the manufacturing method of FIG. 4 and FIG.

なお、本実施形態に係る回路装置において、電界効果型の導電チャネルに用いられるナノワイヤの第１の長手方向と、キャパシタとして用いられるナノワイヤキャパシタの第２の長手方向は、同じ方向に配向していることが好適である。なぜなら、回路を形成する基板上にナノワイヤを配置する際に、素子毎の配向方向が共通していれば、同一のプロセスにおいて配置可能であるからである。特に、第１の長手方向と第２の長手方向が交差するような場合の配置は、そのプロセスが複雑になる。
特に、画像表示装置の画素領域毎に、複数のTFT（ナノワイヤのチャネルを利用）と、少なくとも一つのナノワイヤキャパシタが設けられている場合に、各画素領域毎の、全てのナノワイヤのチャネルとナノワイヤキャパシタの長手方向が揃っている構成が好ましい。
もっとも、本発明は、必ずしも２つの長手方向が同一の場合のみならず、実質的に同方向を向いている場合は勿論、交差する場合をも包含する。 In the circuit device according to the present embodiment, the first longitudinal direction of the nanowire used for the field effect type conductive channel and the second longitudinal direction of the nanowire capacitor used as the capacitor are oriented in the same direction. Is preferred. This is because, when nanowires are arranged on a substrate on which a circuit is formed, they can be arranged in the same process as long as the orientation direction of each element is common. In particular, the arrangement in the case where the first longitudinal direction and the second longitudinal direction intersect with each other complicates the process.
In particular, when a plurality of TFTs (using nanowire channels) and at least one nanowire capacitor are provided for each pixel region of the image display device, all the nanowire channels and nanowire capacitors for each pixel region A configuration in which the longitudinal directions are aligned is preferable.
However, the present invention includes not only the case where the two longitudinal directions are the same, but also the case where the two longitudinal directions are substantially the same, as well as the case where they intersect.

本実施形態の回路装置の形成方法については、電極などの各種配線やゲート絶縁層など予め形成した基板上に、ナノワイヤ２０を分散させた溶液と上記ナノワイヤキャパシタ１を分散させた溶液をそれぞれ塗布して形成する方法を用いることが好ましい。上記手法を用いることにより所望の基板上にナノワイヤトランジスタとナノワイヤキャパシタを形成することが可能となるため、大面積で低コストな回路装置を提供することができる。また、プラスチック基板などのフレキシブル基板上に素子を形成することも可能であるため、フレキシブル表示装置やシートコンピューターなど今までにない形状の回路装置を提供することができる。 With respect to the method of forming the circuit device of this embodiment, a solution in which nanowires 20 are dispersed and a solution in which nanowire capacitors 1 are dispersed are respectively applied to various substrates such as electrodes and gate insulating layers formed in advance. It is preferable to use a method of forming the above. By using the above method, a nanowire transistor and a nanowire capacitor can be formed on a desired substrate, so that a circuit device with a large area and a low cost can be provided. In addition, since an element can be formed over a flexible substrate such as a plastic substrate, a circuit device having an unprecedented shape such as a flexible display device or a sheet computer can be provided.

本実施形態の回路装置は図２０にその一例を示すように同一ナノワイヤ上にトランジスタとキャパシタが形成されている構成であっても良い。この様な構成にすることにより一括でトランジスタとキャパシタを素子上に形成することが可能になるため、より簡便なプロセスでより簡単な構成の回路装置を提供することが可能となる。この際、該ナノワイヤはトランジスタ部分とキャパシタ部分の組成が異なっていても良く、キャパシタのコア電極になる部位の方がトランジスタのチャネルとなる部位よりも導電性を高くする。具体的な一例としては、半導体ナノワイヤを上記ナノワイヤに用いる場合、トランジスタ部位には低ドープな半導体を用いて、キャパシタ部位には高ドープな半導体を用いることを例示することができる。 The circuit device of this embodiment may have a configuration in which a transistor and a capacitor are formed on the same nanowire as shown in FIG. With such a configuration, transistors and capacitors can be collectively formed on the element, so that a circuit device with a simpler configuration can be provided by a simpler process. At this time, the composition of the nanowire may be different between the transistor portion and the capacitor portion, and the portion that becomes the core electrode of the capacitor has higher conductivity than the portion that becomes the channel of the transistor. As a specific example, when a semiconductor nanowire is used for the nanowire, a low-doped semiconductor can be used for the transistor portion and a highly-doped semiconductor can be used for the capacitor portion.

本実施形態の回路装置は、ナノワイヤトランジスタが有する高移動度の性能とナノワイヤキャパシタが有する高容量の性能を所望の同一基板上に形成することができる。そのため、高性能でありながら、大面積で低コストな回路装置を提供することができる。また、従来の露光技術では達成困難な高密度な電子回路を提供することも可能となる。 The circuit device of this embodiment can form the high mobility performance of the nanowire transistor and the high capacity performance of the nanowire capacitor on a desired same substrate. Therefore, it is possible to provide a circuit device having a large area and a low cost while having high performance. It is also possible to provide a high-density electronic circuit that is difficult to achieve with conventional exposure techniques.

上記ナノワイヤキャパシタとナノワイヤトランジスタを有する回路装置の一例としては、アクティブマトリクス駆動の表示装置やDRAM（Dynamic-Random Access-Memory）などを例示することができる。 Examples of the circuit device having the nanowire capacitor and the nanowire transistor include an active matrix driving display device and a DRAM (Dynamic-Random Access-Memory).

本実施形態の回路装置を例えば上記表示装置へ用いる場合、本実施形態に代表される本発明の回路装置は所望の基板上に高性能な回路を形成することが可能となるため、表示装置のフレキシブル化や大面積化さらには低コスト化が容易となる。特に、半導体ナノワイヤトランジスタは高移動度であるため、特に有機EL表示素子へ適用する場合にその威力が発揮され、本発明を用いれば大画面の有機EL表示装置を提供することが可能となる。そのためシート状の大面積ディスプレイなど現在の技術では困難である表示装置を提供することが可能となる。 When the circuit device of this embodiment is used for the display device, for example, the circuit device of the present invention represented by this embodiment can form a high-performance circuit on a desired substrate. Flexibility, large area, and cost reduction are easy. In particular, since the semiconductor nanowire transistor has high mobility, its power is exhibited particularly when applied to an organic EL display element. By using the present invention, a large-screen organic EL display device can be provided. Therefore, it is possible to provide a display device that is difficult with the current technology, such as a sheet-like large area display.

また、本実施形態に代表される本発明の回路装置をDRAMへ適用する場合、その回路は従来の露光プロセスによる手法よりも高密度に電子回路を形成することが可能となり、容量の高容量化が可能となる。更に本発明による電子回路は所望の基板上へ形成することが可能となるため、シート状の大面積DRAMを低コストで作製することも可能となる。つまり、本発明の回路装置を用いれば素子の高密度化と大面積化の相乗効果により、より大容量のDRAMを提供することができる。 In addition, when the circuit device of the present invention represented by this embodiment is applied to a DRAM, the circuit can form an electronic circuit at a higher density than the conventional exposure process method, and the capacity can be increased. Is possible. Further, since the electronic circuit according to the present invention can be formed on a desired substrate, a sheet-like large area DRAM can be manufactured at low cost. That is, if the circuit device of the present invention is used, a DRAM having a larger capacity can be provided by a synergistic effect of increasing the density of the elements and increasing the area.

以下本実施形態に代表される本発明の回路装置をアクティブマトリクス駆動を行う表示装置用の画素回路に用いる場合について詳細に説明する。以下に説明する画素回路に図２０に示す回路装置を用いることができることは勿論である。
（１）電流駆動型表示装置への適用例
有機ELや無機LEDなど、電流駆動型の表示装置の場合、電流駆動型は１フレーム期間の間、画素に電流を流し続けることが求められ、スイッチング用トランジスタとキャパシタを用いて駆動用トランジスタをオン状態に保つことが求められる。その為、電流駆動型の場合一つの画素に、キャパシタと、キャパシタに電流を書き込むためのスイッチング用トランジスタ、及び有機ELや無機LED等の表示素子に電流を供給する駆動用トランジスタとの少なくとも２つ以上のトランジスタを設ける。 Hereinafter, the case where the circuit device of the present invention typified by this embodiment is used for a pixel circuit for a display device that performs active matrix driving will be described in detail. It is needless to say that the circuit device shown in FIG. 20 can be used for the pixel circuit described below.
(1) Example of application to current-driven display devices In the case of current-driven display devices such as organic EL and inorganic LEDs, the current-driven type is required to keep current flowing through the pixel for one frame period, and switching It is required to keep the driving transistor in an on state using a transistor and a capacitor. For this reason, in the case of the current drive type, at least two of a pixel, a capacitor, a switching transistor for writing a current to the capacitor, and a driving transistor for supplying a current to a display element such as an organic EL or an inorganic LED are provided. The above transistors are provided.

図１４、図１５は本実施形態に係わる回路装置を電流駆動型表示装置に用いた場合の一例である。図１４は表示装置の１画素を拡大した図であり、図１５は素子が複数並ぶことで表示素子を形成している状態を示したものである。図１５において各画素は簡易化のためブロックで示されている。 14 and 15 show an example in which the circuit device according to this embodiment is used in a current-driven display device. FIG. 14 is an enlarged view of one pixel of the display device, and FIG. 15 shows a state in which a display element is formed by arranging a plurality of elements. In FIG. 15, each pixel is shown as a block for simplification.

上記電流駆動型表示装置はスイッチング用ナノワイヤトランジスタ３０、駆動用ナノワイヤトランジスタ３１、ナノワイヤキャパシタ３２、データ線３３、電源供給線３４、走査線３５、表示部３６、駆動回路３８からなる。表示部３６はＥＬ素子である。駆動用ナノワイヤトランジスタ３１とスイッチング用ナノワイヤトランジスタ３０は複数のナノワイヤ３７を有する。すなわち、スイッチング用ナノワイヤトランジスタ３０及び駆動用ナノワイヤトランジスタ３１は上記ナノワイヤトランジスタを用いたものである。 The current-driven display device includes a switching nanowire transistor 30, a driving nanowire transistor 31, a nanowire capacitor 32, a data line 33, a power supply line 34, a scanning line 35, a display unit 36, and a driving circuit 38. The display unit 36 is an EL element. The driving nanowire transistor 31 and the switching nanowire transistor 30 have a plurality of nanowires 37. That is, the switching nanowire transistor 30 and the driving nanowire transistor 31 use the nanowire transistor.

ナノワイヤ３７の本数については、駆動用ナノワイヤトランジスタ３１は表示部３６に多くの電流を流すことが求められるため、多くのナノワイヤを配列することが望ましい。そのため、駆動用ナノワイヤトランジスタ３１に配列させるナノワイヤの本数は、少なくともスイッチング用ナノワイヤトランジスタよりも多い本数である方が好ましい。また、上記TFTはナノワイヤ及びナノワイヤキャパシタが基板から剥離することを防ぐため為、パッシベーションを行う方が好ましい。 Regarding the number of nanowires 37, the driving nanowire transistor 31 is required to pass a large amount of current through the display unit 36, and thus it is desirable to arrange a large number of nanowires. Therefore, it is preferable that the number of nanowires arranged in the driving nanowire transistor 31 is at least larger than that of the switching nanowire transistors. The TFT is preferably passivated in order to prevent the nanowire and the nanowire capacitor from peeling from the substrate.

上記表示装置の作製プロセスは、ナノワイヤ３７及びナノワイヤキャパシタ３２を溶媒に分散させることにより塗布することが好ましい。このようなプロセスを用いることにより、真空プロセスを用いることなくトランジスタとキャパシタを所望の基板上に形成することが可能であるため、表示装置の低コスト化を図ることが可能となる。また、基板としてプラスチック基板を用いれば、フレキシブルな表示装置を提供することも可能となる。特に本発明では、高移動度を有した大面積の画素回路の作製が可能であるため、現在困難とされている大面積の有機EL表示装置へ用いることも可能になる。
（２）電圧駆動型表示装置への適用例
液晶表示装置や電気泳動型表示装置を始めとする電圧駆動式の表示方法は表示部での電圧のオンオフのみであるので上記電流駆動型の表示装置とは異なり各画素へ形成するトランジスタの数は一つで良い。また、上記電流駆動型表示装置と同様に各画素にメモリ性を持たせるためにキャパシタを設ける。 The manufacturing process of the display device is preferably applied by dispersing the nanowire 37 and the nanowire capacitor 32 in a solvent. By using such a process, a transistor and a capacitor can be formed over a desired substrate without using a vacuum process, so that the cost of the display device can be reduced. If a plastic substrate is used as the substrate, a flexible display device can be provided. In particular, in the present invention, since a large-area pixel circuit having high mobility can be manufactured, it can be used for a large-area organic EL display device which is currently difficult.
(2) Application example to voltage-driven display device Since the voltage-driven display method including a liquid crystal display device and an electrophoretic display device is only on / off of the voltage in the display unit, the current-driven display device described above In contrast to this, only one transistor may be formed for each pixel. Similarly to the current-driven display device, a capacitor is provided in order to give each pixel a memory property.

図１６に本実施形態に係わる回路装置を電圧駆動型表示装置へ用いた場合の１画素の構成の一例を示す。上記電圧駆動型表示装置は駆動用ナノワイヤトランジスタ４０、ナノワイヤキャパシタ４１、データ線４２、走査線４３、表示部４４からなる。表示部４４は画素電極と対向電極との間に液晶層が挟まれた液晶素子であり、図１６の表示部４４は画素電極を示している。駆動用ナノワイヤトランジスタ４０は、ナノワイヤ４５を有する。 FIG. 16 shows an example of the configuration of one pixel when the circuit device according to this embodiment is used in a voltage-driven display device. The voltage-driven display device includes a driving nanowire transistor 40, a nanowire capacitor 41, a data line 42, a scanning line 43, and a display unit 44. The display unit 44 is a liquid crystal element in which a liquid crystal layer is sandwiched between a pixel electrode and a counter electrode, and the display unit 44 in FIG. 16 shows a pixel electrode. The driving nanowire transistor 40 includes nanowires 45.

駆動用ナノワイヤトランジスタ４０はナノワイヤをチャネルとして用いる電界効果型トランジスタであり、上記電流駆動型表示装置のナノワイヤトランジスタと同様な構成を有する。また、図１６は１画素のみの図であるが、該事例においても図１５と同様に画素を複数並べて駆動回路を接続することにより表示装置を形成することができる。尚、該表示装置も電流駆動型表示装置と同様に、ナノワイヤ及びナノワイヤキャパシタが基板から剥離することを防ぐ為にパッシベーションを行う方が好ましい。 The driving nanowire transistor 40 is a field effect transistor using a nanowire as a channel, and has the same configuration as the nanowire transistor of the current-driven display device. FIG. 16 shows only one pixel. In this case as well, a display device can be formed by arranging a plurality of pixels and connecting a driving circuit in the same manner as in FIG. Note that, like the current-driven display device, the display device is preferably subjected to passivation in order to prevent the nanowire and the nanowire capacitor from being detached from the substrate.

上記表示の作製プロセスについても上記電流駆動型表示装置と同様に真空プロセスを用いることなくトランジスタとキャパシタを所望の基板上に形成することが可能であるため、表示装置の低コスト化を図ることが可能となる。また、基板としてプラスチック基板を用いればフレキシブルな表示装置を提供することも可能となる。電圧駆動型のTFTは電流駆動型のTFTに対して回路構成がシンプルであるため、電流駆動型のTFTに比べてその形成プロセスは容易となる。 As for the manufacturing process of the display, transistors and capacitors can be formed over a desired substrate without using a vacuum process as in the case of the current-driven display device, so that the cost of the display device can be reduced. It becomes possible. If a plastic substrate is used as the substrate, a flexible display device can be provided. Since a voltage-driven TFT has a simpler circuit configuration than a current-driven TFT, its formation process is easier than a current-driven TFT.

以下、本実施形態に代表される本発明の回路装置をDRAMに用いた場合について詳細に説明する。以下に説明するセルに図２０に示す電気素子を用いることができることは勿論である。DRAMはトランジスタとキャパシタにより電荷を蓄える回路を形成し、それを記憶素子に用いるものである。図１７、図１８に上記DRAMにナノワイヤトランジスタとナノワイヤキャパシタを用いた一例を示す。図１７はDRAMの１セルを拡大した図であり、図１８は上記セルが複数並んだセルである。図１８において各セルは簡易化のためブロックで示されている。 Hereinafter, a case where the circuit device of the present invention represented by this embodiment is used in a DRAM will be described in detail. It is needless to say that the electric element shown in FIG. 20 can be used for the cell described below. The DRAM forms a circuit for storing electric charges by a transistor and a capacitor, and uses it as a memory element. 17 and 18 show an example in which a nanowire transistor and a nanowire capacitor are used in the DRAM. FIG. 17 is an enlarged view of one DRAM cell, and FIG. 18 is a cell in which a plurality of the cells are arranged. In FIG. 18, each cell is shown as a block for simplification.

上記DRAMは、ナノワイヤトランジスタ５０、ナノワイヤキャパシタ５１、ワード線５２、ビット線５３、駆動回路５５からなる。ナノワイヤトランジスタ５０はナノワイヤ５４を有する。駆動方法は、従来のDRAMと同様に、ワード線とビット線により各セルのキャパシタに電荷を蓄積させることによりデータの蓄積を行う。上記ナノワイヤトランジスタ５０は上記表示装置に用いた構成と同様なものを使用することが可能である。 The DRAM includes a nanowire transistor 50, a nanowire capacitor 51, a word line 52, a bit line 53, and a drive circuit 55. The nanowire transistor 50 has a nanowire 54. As in the conventional DRAM, data is accumulated by accumulating electric charges in the capacitors of each cell using word lines and bit lines. The nanowire transistor 50 can be the same as that used in the display device.

尚、上記DRAMに用いられるナノワイヤ及びナノワイヤキャパシタは、基板からの剥離を防ぐため、パッシベーションを行う方が好ましい。 The nanowire and nanowire capacitor used in the DRAM are preferably passivated in order to prevent peeling from the substrate.

上記DRAMに用いるナノワイヤ及びナノワイヤキャパシタは、直径が数十ナノメートル以下のサイズであるため、従来の露光プロセスにより作製するDRAMと比較して回路の高密度化が可能となりメモリ容量を増加させることができる。また、上記DRAMの作製プロセスに上記塗布法を用いることで、真空プロセスを用いることなくトランジスタとキャパシタを所望の基板上に形成することが可能となる。そのため、DRAMの低コスト化を図ることが可能となることに加え、素子の大面積化も可能となるため、高密度且つ大面積が低コストで達成することができ、従来にない大容量のDRAMを提供することが可能となる。また、基板としてプラスチック基板を用いればフレキシブルなDRAMを作製することができるため、シートコンピューターなど新たな用途へ本発明を用いることが可能となる。 The nanowires and nanowire capacitors used in the above DRAM have a diameter of several tens of nanometers or less, so that it is possible to increase the circuit density and increase the memory capacity compared to DRAMs produced by conventional exposure processes. it can. In addition, by using the above-described coating method in the DRAM manufacturing process, a transistor and a capacitor can be formed over a desired substrate without using a vacuum process. Therefore, in addition to being able to reduce the cost of the DRAM, it is also possible to increase the area of the element, so that a high density and a large area can be achieved at a low cost. DRAM can be provided. In addition, if a plastic substrate is used as a substrate, a flexible DRAM can be manufactured. Therefore, the present invention can be used for new applications such as a sheet computer.

本実施形態によれば、ナノワイヤおよび上記ナノワイヤキャパシタを溶媒に分散させることで、トランジスタとナノワイヤキャパシタを塗布法で形成することができるため、所望の基板上に素子を形成することが可能となる。そのため、低コスト化や大面積化、更にはプラスチック基板上に素子を形成することでフレキシブル化が可能となる。 According to the present embodiment, since the nanowire and the nanowire capacitor are dispersed in a solvent, the transistor and the nanowire capacitor can be formed by a coating method, so that an element can be formed on a desired substrate. Therefore, cost reduction, large area, and flexibility can be achieved by forming elements on a plastic substrate.

<実施例１>
本実施例はナノワイヤキャパシタと半導体ナノワイヤFETを用いた有機EL用表示装置に関するものである。 <Example 1>
This embodiment relates to an organic EL display device using a nanowire capacitor and a semiconductor nanowire FET.

まず、ナノワイヤキャパシタを作製した。コア電極に高ドープのSiナノワイヤを、誘電体層にシリカを、表面電極にＡｕを用いた場合である。上記ＳｉナノワイヤはVLS法で作製され、ドーパントとしてＢをドープする。 First, a nanowire capacitor was produced. This is a case where a highly doped Si nanowire is used for the core electrode, silica is used for the dielectric layer, and Au is used for the surface electrode. The Si nanowire is produced by the VLS method and doped with B as a dopant.

上記Siナノワイヤの製造方法は、Si基板上に粒径15〜20ｎｍの金微粒子を形成しこれをSiH_４及びB₂H₆雰囲気中で450℃で加熱することによりナノワイヤを成長させる。この際のBのドープ量は0.5％molである。上記方法で得られるナノワイヤは直径約１５〜２０ｎｍ、長さ３０〜５０μｍである。その後、上記手法で得られたSiナノワイヤの表面を酸化させることによりシリカ被膜を形成し、その上にAu表面電極を蒸着法を用いてキャパシタを形成する。そして、その後ドライエッチングを行うことによりコア電極を剥き出しにすることでナノワイヤキャパシタを作製する。 In the Si nanowire manufacturing method, gold fine particles having a particle diameter of 15 to 20 nm are formed on a Si substrate, and this is heated at 450 ° C. in a SiH ₄ and B ₂ H ₆ atmosphere to grow the nanowire. In this case, the doping amount of B is 0.5% mol. The nanowire obtained by the above method has a diameter of about 15 to 20 nm and a length of 30 to 50 μm. Thereafter, the surface of the Si nanowire obtained by the above method is oxidized to form a silica film, and a capacitor is formed thereon by using an Au surface electrode by vapor deposition. Then, a nanowire capacitor is manufactured by performing dry etching to expose the core electrode.

そして、得られたナノワイヤキャパシタを超音波を用いて基板から剥離させ、エタノール溶媒に分散させる。 Then, the obtained nanowire capacitor is peeled from the substrate using ultrasonic waves and dispersed in an ethanol solvent.

一方、半導体ナノワイヤFETに用いる半導体ナノワイヤは上記実施例１のコア電極同様VLS法を用いて作製する。作製するナノワイヤはBが0.01％mol添加されたSiナノワイヤであり、表面を酸化させることによりゲート絶縁層を形成している。そして、該半導体ナノワイヤは上記ナノワイヤキャパシタと同様に超音波を用いて基板から剥離させ、エタノール溶媒中に分散させる。 On the other hand, the semiconductor nanowire used for the semiconductor nanowire FET is manufactured by using the VLS method like the core electrode of the first embodiment. The nanowire to be manufactured is a Si nanowire doped with 0.01% mol of B, and a gate insulating layer is formed by oxidizing the surface. Then, the semiconductor nanowire is peeled from the substrate using ultrasonic waves in the same manner as the nanowire capacitor, and is dispersed in an ethanol solvent.

本実施例の表示装置の構成は図１４、図１５と同様な構成であり、スイッチング用ナノワイヤトランジスタ、駆動用ナノワイヤトランジスタ、ナノワイヤキャパシタ、データ線、電源供給線、走査線、表示素子となる有機ＥＬ素子、駆動回路からなる。 The configuration of the display device of this example is the same as that shown in FIGS. 14 and 15, and is a switching nanowire transistor, a driving nanowire transistor, a nanowire capacitor, a data line, a power supply line, a scanning line, and an organic EL serving as a display element. It consists of an element and a drive circuit.

作製方法は、まずガラス基板上にデータ線、電源供給線、走査線などの配線をAuを蒸着することにより形成する。その後、スイッチング用ナノワイヤトランジスタ及び駆動用ナノワイヤトランジスタを形成する半導体ナノワイヤを塗布法により形成し、基板との剥離を防ぐためUV硬化樹脂を用いてパッシベーションを行いトランジスタを形成する。そして、その後上記ナノワイヤキャパシタを上記半導体ナノワイヤと同様に塗布法を用いてTFT上に配列させ、UV硬化樹脂を用いてパッシベーションを行うことによりキャパシタをTFT上に形成する。 In the manufacturing method, wiring such as data lines, power supply lines, and scanning lines is first formed on a glass substrate by vapor deposition of Au. Thereafter, semiconductor nanowires for forming the switching nanowire transistor and the driving nanowire transistor are formed by a coating method, and passivation is performed using a UV curable resin to prevent peeling from the substrate, thereby forming a transistor. Then, the nanowire capacitor is then arranged on the TFT using a coating method in the same manner as the semiconductor nanowire, and the capacitor is formed on the TFT by performing passivation using a UV curable resin.

有機EL素子の形成は、正極にITOを、正孔輸送層にはPEDOT/PSSを、発光層にはポリ［２−メトキシ−５−（２’−エチル−ヘキシロキシ）−１，４−フェニレンビニレン（MEH-PPV）を、負極にはCa/Alを用いる。正孔輸送層、発光層はインクジェット法を用いてパターンニングを行い、ITOはスパッタ法により、Ca/Alは蒸着法により形成する。 The organic EL device is formed by using ITO for the positive electrode, PEDOT / PSS for the hole transport layer, and poly [2-methoxy-5- (2′-ethyl-hexyloxy) -1,4-phenylene vinylene for the light emitting layer. (MEH-PPV) is used for the negative electrode and Ca / Al. The hole transport layer and the light emitting layer are patterned using an inkjet method, ITO is formed by sputtering, and Ca / Al is formed by vapor deposition.

そして最後に駆動回路を接続し、表示装置を作製する。 Finally, a driving circuit is connected to manufacture a display device.

上記手法により形成される有機EL素子は高移動度のナノワイヤトランジスタを用いているため、低電圧で大電流を流すことが可能であり素子の高効率化に繋がる。また、キャパシタにナノワイヤキャパシタを用いているため、真空プロセスを用いなくともトランジスタとキャパシタを形成することが可能であり、大画面の有機EL表示装置を低コストで提供することができる。
<実施例２>
本発明は上記実施例１で作製したナノワイヤキャパシタと、半導体ナノワイヤFETを用いたDRAMに関するものである。本発明は実施例１で得られたナノワイヤキャパシタを超音波を用いて基板から剥離させ、エタノール溶媒に分散させる。 Since the organic EL element formed by the above method uses a nanowire transistor with high mobility, it is possible to flow a large current with a low voltage, leading to high efficiency of the element. In addition, since a nanowire capacitor is used as a capacitor, transistors and capacitors can be formed without using a vacuum process, and a large-screen organic EL display device can be provided at low cost.
<Example 2>
The present invention relates to a DRAM using a nanowire capacitor fabricated in Example 1 and a semiconductor nanowire FET. In the present invention, the nanowire capacitor obtained in Example 1 is peeled from the substrate using ultrasonic waves and dispersed in an ethanol solvent.

一方、半導体ナノワイヤFETに用いる半導体ナノワイヤは上記実施例１のコア電極と同様VLS法を用いて作製する。作製するナノワイヤはBが0.01％mol添加されたSiナノワイヤであり、表面を酸化させることによりゲート絶縁層を形成している。そして、該半導体ナノワイヤは上記ナノワイヤキャパシタと同様に超音波を用いて基板から剥離させ、エタノール溶媒中に分散させる。 On the other hand, the semiconductor nanowire used for the semiconductor nanowire FET is manufactured using the VLS method in the same manner as the core electrode of the first embodiment. The nanowire to be manufactured is a Si nanowire doped with 0.01% mol of B, and a gate insulating layer is formed by oxidizing the surface. Then, the semiconductor nanowire is peeled from the substrate using ultrasonic waves in the same manner as the nanowire capacitor, and is dispersed in an ethanol solvent.

本実施例のDRAMの構成は図１７、図１８と同様な構成であり、半導体ナノワイヤトランジスタ、ナノワイヤキャパシタ、ワード線、ビット線、駆動回路からなる。作製方法は、まずガラス基板上にワード線、ビット線などの配線をAuを蒸着することにより形成する。その後、半導体ナノワイヤトランジスタに用いる半導体ナノワイヤを塗布法により形成し、基板との剥離を防ぐためUV硬化樹脂を用いてパッシベーションを行いトランジスタを形成する。そして、その後ナノワイヤキャパシタを上記半導体ナノワイヤと同様に塗布法を用いてTFT上に配列させ、UV硬化樹脂を用いてパッシベーションを行うことによりキャパシタをTFT上に形成する。そして最後に駆動回路を接続し、DRAMを作製する。 The configuration of the DRAM of this embodiment is the same as that shown in FIGS. 17 and 18, and includes a semiconductor nanowire transistor, a nanowire capacitor, a word line, a bit line, and a drive circuit. In the manufacturing method, first, wirings such as word lines and bit lines are formed on a glass substrate by vapor deposition of Au. Thereafter, semiconductor nanowires used for the semiconductor nanowire transistor are formed by a coating method, and a transistor is formed by passivation using UV curable resin in order to prevent peeling from the substrate. Then, after that, the nanowire capacitors are arranged on the TFT using a coating method in the same manner as the semiconductor nanowires, and the capacitors are formed on the TFT by performing passivation using a UV curable resin. Finally, a drive circuit is connected to produce a DRAM.

本実施例のDRAMは半導体ナノワイヤ及びナノワイヤキャパシタの直径が数十ナノメートル以下のサイズであるため、従来の露光プロセスにより作製するDRAMと比較して回路の高密度化が可能となりメモリ容量を増加させることが可能となる。 In the DRAM of this embodiment, the semiconductor nanowire and the nanowire capacitor have a diameter of several tens of nanometers or less, so that the circuit density can be increased and the memory capacity can be increased as compared with the DRAM manufactured by the conventional exposure process. It becomes possible.

また、上記DRAMの作製プロセスに上記塗布法を用いることで、真空プロセスを用いることなくトランジスタとキャパシタを所望の基板（本実施例ではガラス基板）上に形成することが可能となる。そのため、DRAMの低コスト化を図ることが可能となることに加え、素子の大面積化も可能となるため、高密度且つ大面積が低コストで達成することができ、従来にない大容量のDRAMを提供することが可能となる。 Further, by using the coating method in the DRAM manufacturing process, it is possible to form a transistor and a capacitor on a desired substrate (a glass substrate in this embodiment) without using a vacuum process. Therefore, in addition to being able to reduce the cost of the DRAM, it is also possible to increase the area of the element, so that a high density and a large area can be achieved at a low cost. DRAM can be provided.

本発明は、各種トランジスタおよびキャパシタを有する回路装置に用いることができ、例えばアクティブマトリクス駆動表示装置用のTFT基板や、DRAMなどの半導体メモリへ利用することができる。 The present invention can be used for a circuit device having various transistors and capacitors. For example, the present invention can be used for a TFT substrate for an active matrix drive display device or a semiconductor memory such as a DRAM.

本発明の電気素子の一例である。It is an example of the electric element of this invention. キャパシタの長径と短径の比と円筒形キャパシタと平板キャパシタの静電容量の比の関係を表したグラフである。It is a graph showing the relationship between the ratio of the major axis and minor axis of a capacitor and the ratio of the capacitance of a cylindrical capacitor and a plate capacitor. （ａ）は本発明に用いるナノワイヤキャパシタの一例の斜視図、（ｂ）は本発明のナノワイヤキャパシタの一例の断面図である。(A) is a perspective view of an example of the nanowire capacitor used for this invention, (b) is sectional drawing of an example of the nanowire capacitor of this invention. 本発明に用いるナノワイヤキャパシタの製造方法の一例である。It is an example of the manufacturing method of the nanowire capacitor used for this invention. 本発明に用いるナノワイヤキャパシタの製造方法の一例である。It is an example of the manufacturing method of the nanowire capacitor used for this invention. 本発明に用いるナノワイヤキャパシタの一例の断面図である。It is sectional drawing of an example of the nanowire capacitor used for this invention. 本発明に用いるナノワイヤキャパシタの一例の断面図である。It is sectional drawing of an example of the nanowire capacitor used for this invention. 本発明に用いるナノワイヤキャパシタの一例の断面図である。It is sectional drawing of an example of the nanowire capacitor used for this invention. 本発明に用いるナノワイヤキャパシタの一例の断面図である。It is sectional drawing of an example of the nanowire capacitor used for this invention. 本発明に用いるナノワイヤキャパシタの一例の断面図である。It is sectional drawing of an example of the nanowire capacitor used for this invention. ナノワイヤトランジスタの一例の断面図である。It is sectional drawing of an example of a nanowire transistor. ナノワイヤトランジスタの一例の断面図である。It is sectional drawing of an example of a nanowire transistor. ナノワイヤトランジスタの一例の断面図である。It is sectional drawing of an example of a nanowire transistor. 本発明の回路装置を電流駆動型表示装置へ用いた場合の一例である。This is an example in which the circuit device of the present invention is used for a current-driven display device. 本発明の回路装置を電流駆動型表示装置へ用いた場合の一例である。This is an example in which the circuit device of the present invention is used for a current-driven display device. 本発明の回路装置を電圧駆動型表示装置へ用いた場合の一例である。It is an example when the circuit device of the present invention is used for a voltage drive type display device. 本発明の回路装置をDRAMへ用いた場合の一例である。It is an example when the circuit device of the present invention is used for a DRAM. 本発明の回路装置をDRAMへ用いた場合の一例である。It is an example when the circuit device of the present invention is used for a DRAM. 半導体ナノワイヤへ用いられる半導体ナノワイヤの構成の一例である。It is an example of the structure of the semiconductor nanowire used for a semiconductor nanowire. 本発明の電気素子の一例である。It is an example of the electric element of this invention. 本発明に用いるナノワイヤキャパシタの一例の断面図である。It is sectional drawing of an example of the nanowire capacitor used for this invention. 本発明に用いるナノワイヤキャパシタの一例の断面図である。It is sectional drawing of an example of the nanowire capacitor used for this invention.

Explanation of symbols

１ナノワイヤキャパシタ
２ナノワイヤトランジスタ
３ゲート絶縁層
４ゲート電極
５ソース電極
６ドレイン電極
８コア電極（第１の電極）
９誘電体層
１０表面電極（第２の電極）
１１多孔質層
１２内部電極 DESCRIPTION OF SYMBOLS 1 Nanowire capacitor 2 Nanowire transistor 3 Gate insulating layer 4 Gate electrode 5 Source electrode 6 Drain electrode 8 Core electrode (1st electrode)
9 Dielectric layer 10 Surface electrode (second electrode)
11 Porous layer 12 Internal electrode

Claims

A circuit device having a field effect transistor and a capacitor,
The field effect transistor has a channel made of a first nanowire,
The capacitor includes a first electrode made of conductive second nanowire, a dielectric layer partially covering the outer periphery of the first electrode, and a second electrode covering the outer periphery of the dielectric layer. Comprising an electrode,
The first or second electrode of the capacitor is connected to at least one of a gate electrode, a source electrode and a drain electrode of the field effect transistor ;
The circuit device according to claim 1, wherein the first nanowire and the second nanowire are made of a single continuous nanowire .

The capacitor is
2. The circuit device according to claim 1, wherein two or more dielectric layers and electrodes are laminated on the outer periphery of the second electrode in this order one layer at a time or alternately.

The first longitudinal direction of the first nanowire constituting the channel of the field effect transistor and the second longitudinal direction of the second nanowire constituting the capacitor are oriented in the same direction. The circuit device according to claim 1.

A display device comprising: the circuit device according to claim 1; and a display element connected to a source electrode or a drain electrode of the field effect transistor in the circuit device.

The display device according to claim 4 , wherein the display element is an organic light emitting display element.