JP4498848B2 - Image processing device - Google Patents
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Description
この発明はマルチメディア信号処理のため画像信号を符号化及び復号する画像処理装置に関する。 The present invention relates to an image processing apparatus that encodes and decodes an image signal for multimedia signal processing.
従来の画像処理装置は、例えば特開2003-204556号公報に開示されるように単一バスによるデータ転送負荷が大きくなることを回避するため、RISC(Reduced Instruction Set Computer;縮小命令セットコンピュータ)コアと、映像デコーダと、ポストプロセッサを接続するために独立したバスを備えていた。 A conventional image processing apparatus has a RISC (Reduced Instruction Set Computer) core in order to avoid an increase in data transfer load due to a single bus as disclosed in, for example, Japanese Patent Laid-Open No. 2003-204556. And an independent bus for connecting the video decoder and the post processor.
RISCコアと、映像デコーダと、ポストプロセッサを接続する独立バスを備えた従来の画像処理装置は、以下のような問題があった。
1.ISO(International Organization for Standardization)のMPEG-4規格(Moving Pictures Expert Group)のデコード処理に限定したものであり、同等の処理を行うMPEG-2やITU(International Telecommunication Union)のH.261の画像処理や、エンコード処理には対応できない。
2.映像デコーダ内の各ブロックで行う処理は、VLD(Variable Length Decoder;可変長デコーダ)、DCT/IDCT(discrete Cosine Transform/Inverse discrete Cosine Transform;離散コサイン変換/逆離散コサイン変換)、MC(Motion Compensation;動き補償)などに特定されており、それぞれの処理負荷が偏ったとしても、他のブロックに処理を行わせることはできない。例えば、MCの処理時間が長い場合、次のマクロブロックの処理をVLDやDCT/IDCT処理ブロックに行わせることはできない。
3.メモリをアクセスするバスは一つであり、RISCコア、映像デコーダ、ポストプロセッサがメモリアクセスすることによるデータ転送負荷の増大には対処できない。
この発明は、上記のような問題点を解決するためになされたもので、MPEG-2、MPEG- 4など複数の画像処理規格に準拠した画像処理装置を、最適なハードウェア規模と動作周波数で実現することを目的とする。
A conventional image processing apparatus having an independent bus connecting a RISC core, a video decoder, and a post processor has the following problems.
1. MPEG-2 standard (Moving Pictures Expert Group) decoding processing of ISO (International Organization for Standardization), limited to MPEG-2 and ITU (International Telecommunication Union) H.261 image processing for equivalent processing Also, it cannot support encoding processing.
2. Processing performed in each block in the video decoder includes VLD (Variable Length Decoder), DCT / IDCT (discrete Cosine Transform / Inverse discrete Cosine Transform), MC (Motion Compensation; Even if each processing load is biased, other blocks cannot be processed. For example, when the processing time of MC is long, processing of the next macroblock cannot be performed by the VLD or DCT / IDCT processing block.
3. There is only one bus for accessing the memory, and it cannot cope with an increase in data transfer load caused by memory access by the RISC core, video decoder, and post processor.
The present invention has been made to solve the above-described problems. An image processing apparatus compliant with a plurality of image processing standards such as MPEG-2 and MPEG-4 can be used with an optimal hardware scale and operating frequency. It aims to be realized.
この発明の画像処理装置は、
動作開始前に異なる処理動作が定義されたプログラムを夫々読み取り、保存し、保存されたプログラム定義のマルチメディア符復号処理を並列に行う複数の並列処理プロセッサと、
複数の並列処理プロセッサの各々に接続され、異なる並列処理プロセッサからのデータの記録または読み出しを同時にアクセス可能とするマルチポートメモリと、
動作開始前に処理動作が定義されたプログラムを読み取り、並列処理プロセッサとやり取りするデータの可変長符号化処理または可変長復号処理をプログラム定義に従い行う可変長符復号処理プロセッサと、
各並列処理プロセッサからの演算結果を格納し、各並列処理プロセッサから相互にアクセスが可能で、並列処理プロセッサおよび可変長符復号処理プロセッサをリセットするリセットレジスタと、並列処理プロセッサ、可変長符復号処理プロセッサの動作の停止またはエンコード動作若しくはデコード動作を開始する動作制御レジスタを有し、各並列処理プロセッサおよびマルチポートメモリとは入出力端子を異にし、別個独立に設けられたレジスタブロックとを備える。
The image processing apparatus of the present invention
A plurality of parallel processing processors that respectively read and store programs in which different processing operations are defined before the operation starts, and perform multimedia codec decoding processing of the stored program definitions in parallel;
Is connected to each of the plurality of parallel processing processor, a multi-port memory to simultaneously access available-recording or reading of data from different parallel processor,
Read-program the processing operation is defined before the operation is started, a variable length codec processor for performing in accordance with a program defining a variable length coding process or variable length decoding processing of data to and from the parallel processor,
A calculation result from each parallel processing processor is stored and can be mutually accessed from each parallel processing processor, and a reset register for resetting the parallel processing processor and the variable-length code decoding processor, and the parallel processing processor and variable-length code decoding processing It has an operation control register for stopping the operation of the processor or starting an encoding operation or a decoding operation. Each parallel processing processor and the multi-port memory have input / output terminals different from each other and a register block provided independently.
この発明の画像処理装置では、プログラム可能なプロセッサで画像処理を行うことで複数の画像処理規格に対応でき、かつ、プロセッサにロードするプログラムを変更することで同一のH/Wを複数の処理[IDCT、 IQ(Inverse Quantization;逆量子化)、動き補償など]に割り当てることができる。
また、マルチポートメモリを用いることにより、各プロセッサの独立したメモリアクセスに対応でき、各プロセッサは滞ることなくデータアクセスが可能である。
In the image processing apparatus of the present invention, a plurality of image processing standards can be accommodated by performing image processing with a programmable processor, and the same H / W can be processed into a plurality of processes by changing a program loaded into the processor. IDCT, IQ (Inverse Quantization), motion compensation, etc.].
Further, by using a multi-port memory, it is possible to cope with independent memory access of each processor, and each processor can access data without delay.
実施の形態1.
図1はこの発明の画像処理装置を示す構成図である。
図1において、11〜14は夫々複数の演算器を持ち、その演算器が並列に動作し、その動作がプログラムにより定義されることで、DCT、IDCT、動き探索、動き補償、フィルタ処理などのマルチメディア符号化・復号処理を行う並列処理プロセッサ、2は可変長符号化処理、可変長復号処理をプログラムによる動作定義で処理する可変長符復号処理プロセッサ、3は複数の演算器からの同時データアクセスを可能とするマルチポートメモリ、4は並列処理プロセッサ11〜14に備えられた各演算器からの中間的な演算結果を格納し、各演算器から相互にアクセスが可能なレジスタブロックで、有意な値を書き込むことにより、並列処理プロセッサ11〜14および可変長符復号処理プロセッサ2をリセットするリセットレジスタと、並列処理プロセッサ11〜14、可変長符復号処理プロセッサ2の動作の停止またはエンコード動作若しくはデコード動作を開始する動作制御レジスタをも備えている。
5は全体を制御する制御プロセッサ、6は画像データを入出力するための画像インターフェース信号入出力端子、7はビットストリームを一時的に蓄えておくビットストリームバッファ、8はビットストリームインターフェース信号入出力端子である。
FIG. 1 is a block diagram showing an image processing apparatus according to the present invention.
In FIG. 1, each of 11 to 14 has a plurality of arithmetic units, the arithmetic units operate in parallel, and the operation is defined by a program, such as DCT, IDCT, motion search, motion compensation, and filter processing. Parallel processor that performs multimedia encoding / decoding processing, 2 is variable-length encoding processing, variable-length decoding processor that processes variable-length decoding processing with program-defined operation, 3 is simultaneous data from multiple computing units Multiport memory that enables access, 4 is a register block that stores intermediate operation results from each arithmetic unit provided in the
5 is a control processor for overall control, 6 is an image interface signal input / output terminal for inputting / outputting image data, 7 is a bit stream buffer for temporarily storing a bit stream, and 8 is a bit stream interface signal input / output terminal. It is.
次に動作について説明する。
この発明の画像処理装置は、まず初期化動作が行われる。
制御プロセッサ5が、レジスタブロック4に割り当てられているリセットレジスタに有意な値を書き込み、これを並列処理プロセッサ11〜14および可変長符復号処理プロセッサ2が読み込むことで、並列処理プロセッサ11〜14および可変長符復号処理プロセッサ2はリセットされる。並列処理プロセッサ11〜14および可変長符復号処理プロセッサ2は、リセットされることで、それぞれのプログラムカウンタを0にする。また、レジスタブロック4には、並列処理プロセッサ11〜14および可変長符復号処理プロセッサ2の動作制御を行うレジスタが存在している。このレジスタ設定により、初期化動作時には、並列処理プロセッサ11〜14、可変長符復号処理プロセッサ2の動作を停止させておく。
Next, the operation will be described.
In the image processing apparatus of the present invention, an initialization operation is first performed.
The
次に、制御プロセッサ5の制御により並列処理プロセッサ11〜14および可変長符復号処理プロセッサ2は画像処理のためのプログラムを外部の記憶装置より読み込みダウンロードする。即ち、制御プロセッサ5の制御により、レジスタブロック4経由で、並列処理プロセッサ11〜14および可変長符復号処理プロセッサ2内部にあるプログラムメモリにプログラムを書き込む。最後にレジスタブロック4の動作制御レジスタの設定により、並列処理プロセッサ11〜14および可変長符復号処理プロセッサ2を起動し、エンコード動作、または、デコード動作を開始する。
Next, under the control of the
次にエンコード動作について、MPEG-4の場合を例に取って説明する。
エンコード動作では、例えば、並列処理プロセッサ11には動き予測処理が、並列処理プロセッサ12にはDCT/Q(Quantization;量子化)/AC-DC予測処理が、並列処理プロセッサ13には画像フォーマット変換フィルタ処理が、並列処理プロセッサ14にはAC-DC差分(AC-DC予測復号処理)/IQ/IDCT処理と動き補償処理が、初期化動作によりプログラミングされているものとする。
Next, the encoding operation will be described taking MPEG-4 as an example.
In the encoding operation, for example, the
画像インターフェース信号入出力端子6よりエンコードのための画像信号が入力されると、並列処理プロセッサ13は画像フォーマット変換フィルタ処理を行う。例えば、入力画像が720x480の画像であり、符号化画像が352x288の場合、縦、横を圧縮する処理を行う。並列処理プロセッサ13で符号化画像サイズに圧縮された画像データは、マルチポートメモリ3に格納される。次に並列処理プロセッサ11によって、動き予測処理が行われる。マルチポートメモリ3より並列処理プロセッサ13により画像フォーマット変換フィルタ処理された符号化対象画像と以前に符号化された復号画像である参照画像を転送し、参照画像の中からもっとも差分の少ない画像の位置を、動き成分としてレジスタブロック4に出力する。また、同時に参照画像と符号化対象画像の差分をマルチポートメモリ3に出力する。
When an image signal for encoding is input from the image interface signal input /
次に、並列処理プロセッサ12で符号化処理の続きが行われる。マルチポートメモリ3から参照画像と符号化対象画像の差分値を入力し、DCT/Q/AC-DC予測処理を行う。結果はレジスタブロック4に格納する。
可変長符復号処理プロセッサ2は、レジスタブロック4に格納された符号化パラメータ、即ち並列処理プロセッサ12の処理結果および並列処理プロセッサ11の処理結果である動き成分を用いて、ハフマン符号化を行い、ビットストリームをビットストリームバッファ7に一旦保存し、ビットストリームインターフェース信号入出力端子8より出力する。
Next, the parallel processing processor 12 continues the encoding process. The difference value between the reference image and the encoding target image is input from the
The variable-
一方、並列処理プロセッサ14では次のフレームの予測のために局部復号処理が行われる。レジスタブロック4に格納された各種パラメータから、AC-DC予測復号、IQ、IDCT処理が行われ、同じくレジスタブロック4に格納されている動き成分を元にマルチポートメモリ3から転送した予測画像との加算を行う。加算された結果の局部復号画像は参照画像としてマルチポートメモリ3に転送される。
以上のエンコード処理全体は、制御プロセッサ5によって制御される。
On the other hand, the parallel processor 14 performs a local decoding process to predict the next frame. AC-DC predictive decoding, IQ, IDCT processing is performed from various parameters stored in the register block 4, and the predicted image transferred from the
The entire encoding process is controlled by the
次にデコード動作について説明する。
デコード動作では、例えば、並列処理プロセッサ11にはデブロッキングフィルタ処理が、並列処理プロセッサ12にはAC-DC予測復号、IQ処理が、並列処理プロセッサ13には画像フォーマット変換フィルタ処理が、並列処理プロセッサ14にはIDCT処理と動き補償処理が、初期化動作によりプログラミングされているものとする。
Next, the decoding operation will be described.
In the decoding operation, for example, the
ビットストリームバッファ7を介してビットストリームインターフェース信号入出力端子8よりビットストリームが、可変長符復号処理プロセッサ2に入力される。可変長符復号処理プロセッサ2はハフマン復号を行い、デコードに必要なパラメータをレジスタブロック4に格納する。
並列処理プロセッサ12は、必要なパラメータをレジスタブロック4から入力し、AC-DC予測復号、IQ処理を行う。結果はマルチポートメモリ3に格納される。並列処理プロセッサ14は、IQ処理の結果をマルチポートメモリ3から入力し、IDCT処理を行う。その後、参照画像をマルチポートメモリ3から入力し、IDCT結果との加算を行う。こうしてできた復号画像はマルチポートメモリ3に格納される。
A bit stream is input to the variable length
The parallel processing processor 12 inputs necessary parameters from the register block 4 and performs AC-DC predictive decoding and IQ processing. The result is stored in the
並列処理プロセッサ11は作成された復号画像に対するデブロッキング処理を行う。このとき必要な符号化パラメータはレジスタブロック4から入力される。
デブロッキング処理のあと、符号化サイズの画像を映像出力サイズに拡大する処理を、並列処理プロセッサ13で行う。エンコード動作で説明した画像フォーマット処理の逆を行うことになる。
映像出力フォーマットに変換された画像データは、画像インターフェース信号入出力端子6より、図示しない表示機器に出力される。
The
After the deblocking process, the
The image data converted into the video output format is output from the image interface signal input /
デコード処理ではエンコード処理に比べて処理負荷が小さいことが分かる。エンコード処理では、動き補償、AC-DC予測復号、IQ、IDCT処理を一つの並列処理プロセッサ14でやっていたのに対し、デコード処理では並列処理プロセッサ12と14の2つの並列処理プロセッサで分割して行っている。このような場合、並列処理プロセッサ12および14の動作周波数を低くすることで、低消費電力化が可能になる。
また、画像処理装置がデコード処理に限ったものであれば、並列処理プロセッサ14に動き補償、AC-DC予測復号、IQ、IDCT処理を行わせ、並列処理プロセッサ12を削除しても良い。このことで回路規模を小さくすることができる。
周波数の低減、および、回路規模の縮小は、エンコード/デコード処理の違いだけでなく、符号化を行う画像サイズ(CIF(352x288), QCIF(176x144)など)の違いでも同等の調整が可能である。
It can be seen that the decoding process has a smaller processing load than the encoding process. In the encoding process, motion compensation, AC-DC predictive decoding, IQ, and IDCT processes were performed by one parallel processor 14, whereas in the decoding process, it was divided by two parallel processors 12 and 14. Is going. In such a case, the power consumption can be reduced by lowering the operating frequency of the parallel processors 12 and 14.
Further, if the image processing apparatus is limited to decoding processing, the parallel processing processor 14 may be caused to perform motion compensation, AC-DC predictive decoding, IQ, IDCT processing, and the parallel processing processor 12 may be deleted. This can reduce the circuit scale.
The frequency and circuit scale can be adjusted not only by the encoding / decoding process, but also by the difference in image size (CIF (352x288), QCIF (176x144), etc.) for encoding. .
また、動作説明はMPEG-4を例に取って行ったが、初期化の際にロードするプログラムを変えることで、MPEG-2, H.261などにも適用可能である。 Although the explanation of the operation has been made with MPEG-4 as an example, it can be applied to MPEG-2, H.261, etc. by changing the program loaded at the time of initialization.
以上のように、この実施の形態の画像処理装置では、プログラム可能なプロセッサで画像処理を行うことで複数の画像処理規格に対応でき、かつ、プロセッサにロードするプログラムを変更することで同一のH/Wを複数の処理(IDCT, IQ, 動き補償など)に割り当てることができる。
また、各プロセッサは独立にメモリをアクセスするが、マルチポートメモリにより滞ることなくデータアクセスが可能である。
As described above, in the image processing apparatus of this embodiment, it is possible to cope with a plurality of image processing standards by performing image processing with a programmable processor, and the same H by changing a program loaded to the processor. / W can be assigned to multiple processes (IDCT, IQ, motion compensation, etc.).
In addition, each processor independently accesses the memory, but data access is possible without any delay due to the multiport memory.
さらに、処理負荷に応じてプロセッサの数を可変にできるため、ハードウェア量、消費電力を最適にすることができる。
さらにまた、各並列処理プロセッサはその処理負荷量に応じて内蔵する複数の演算器の動作可能な数を可変にしてもよい。このように構成することで、処理負荷に応じてハードウェア量、消費電力を最適にすることができる。
Furthermore, since the number of processors can be varied according to the processing load, the amount of hardware and power consumption can be optimized.
Furthermore, each parallel processing processor may change the operable number of a plurality of arithmetic units built therein according to the processing load. With this configuration, the amount of hardware and power consumption can be optimized according to the processing load.
デジタルカメラなどのデジタルオーディオ・ビデオ(デジタルAV)製品用のチップに適用されることで、H/W回路規模、消費電力の最適化が図れる。 When applied to a chip for a digital audio / video (digital AV) product such as a digital camera, the H / W circuit scale and power consumption can be optimized.
11〜14:並列処理プロセッサ、2:可変長符復号処理プロセッサ、3:マルチポートメモリ、4:レジスタブロック、5:制御プロセッサ、6:画像インターフェース信号入出力端子、7:ビットストリームバッファ、8:ビットストリームインターフェース信号入出力端子。 11 to 14: parallel processing processor, 2: variable-length code decoding processor, 3: multiport memory, 4: register block, 5: control processor, 6: image interface signal input / output terminal, 7: bitstream buffer, 8: Bit stream interface signal input / output pin.
Claims (3)
複数の並列処理プロセッサの各々に接続され、異なる並列処理プロセッサからのデータの記録または読み出しを同時にアクセス可能とするマルチポートメモリと、
動作開始前に処理動作が定義されたプログラムを読み取り、並列処理プロセッサとやり取りするデータの可変長符号化処理または可変長復号処理をプログラム定義に従い行う可変長符復号処理プロセッサと、
各並列処理プロセッサからの演算結果を格納し、各並列処理プロセッサから相互にアクセスが可能で、並列処理プロセッサおよび可変長符復号処理プロセッサをリセットするリセットレジスタと、並列処理プロセッサ、可変長符復号処理プロセッサの動作の停止またはエンコード動作若しくはデコード動作を開始する動作制御レジスタを有し、各並列処理プロセッサおよびマルチポートメモリとは入出力端子を異にし、別個独立に設けられたレジスタブロックとを備えたことを特徴とする画像処理装置。 A plurality of parallel processing processors that respectively read and store programs in which different processing operations are defined before the operation starts, and perform multimedia codec decoding processing of the stored program definitions in parallel;
Is connected to each of the plurality of parallel processing processor, a multi-port memory to simultaneously access available-recording or reading of data from different parallel processor,
Read-program the processing operation is defined before the operation is started, a variable length codec processor for performing in accordance with a program defining a variable length coding process or variable length decoding processing of data to and from the parallel processor,
A calculation result from each parallel processing processor is stored and can be mutually accessed from each parallel processing processor, and a reset register for resetting the parallel processing processor and the variable-length code decoding processor, and the parallel processing processor and variable-length code decoding processing An operation control register for stopping the operation of the processor or starting an encoding operation or a decoding operation is provided, and each parallel processing processor and multi-port memory are provided with a register block provided separately and independently from the input / output terminals . An image processing apparatus.
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