JP4488815B2 - Device, integrated circuit and manufacturing method thereof - Google Patents
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Description
本発明は、大規模集積回路(LSI)を形成可能な素子及び集積回路及びその製造方法に関する。 The present invention relates to an element capable of forming a large scale integrated circuit (LSI), an integrated circuit, and a manufacturing method thereof.
大規模集積回路(LSI)は、これまで、スケーリング則を指導原理として、微細化、構造改良により、高集積化が積極的に推し進められてきている。例えば、立体構造を有するキャパシタ(特許文献1から3まで)、記憶情報を読み出すトランジスタ、記憶情報を書き込むトランジスタ、キャパシタを立体構造にしたメモリセル(特許文献4)、半導体チップを立体的に積層した半導体装置(特許文献5)が知られている。 Large scale integrated circuits (LSIs) have been actively promoted so far by miniaturization and structural improvements using the scaling rule as a guiding principle. For example, a capacitor having a three-dimensional structure (Patent Documents 1 to 3), a transistor for reading stored information, a transistor for writing stored information, a memory cell having a three-dimensional capacitor structure (Patent Document 4), and a semiconductor chip are three-dimensionally stacked. A semiconductor device (Patent Document 5) is known.
しかしながら、高集積化のトレンドは、単なる微細化又は構造の改良などによっては達成しずらくなってきている。そのような技術障壁を打破するためのブレイク・スルーとして、新材料技術の導入が多いに期待されているようになってきた。特に、信頼性の高い高誘電体膜、低抵抗率でマイグレーション耐性の高い配線材料、誘電率の低い層間絶縁膜の研究開発には注目が集まってきている。
従来の大規模集積回路は、デバイス構造を立体構造にしているものの、2次元平面を画定する基板上に加工により3次元的に加工するものであり、高集積化には限界がある。 Although a conventional large-scale integrated circuit has a three-dimensional device structure, it is three-dimensionally processed on a substrate that defines a two-dimensional plane, and there is a limit to high integration.
また、高集積化のトレンドを守るために項誘電率の膜などの新規材料を導入したとしても、材料を例えば、従来のようにスパッタ法、CVD(Chemical Vaper Deposition)法等で薄膜化し、フォトリソグラフィーとエッチングとにより加工している場合には、最終的には同様に技術的障壁を乗り越えるのは難しくなることは必須である。 Even if a new material such as a film having a dielectric constant is introduced to protect the trend of high integration, the material is thinned by a sputtering method, a CVD (Chemical Vapor Deposition) method, etc. In the case of processing by lithography and etching, it is essential that it becomes difficult to finally overcome the technical barrier as well.
本発明は、集積化に適した素子構造及びそれを用いた大規模集積回路の製造技術を提供することを目的とする。 An object of the present invention is to provide an element structure suitable for integration and a manufacturing technique of a large-scale integrated circuit using the element structure.
上記目的を達成するために、本願発明による大規模集積回路を形成可能な素子及び集積回路はナノ材料であるカーボンナノチューブを用いて構成するとともに、ボトムアップ的にカーボンナノチューブを組み上げていく製造方法を用いることにより製造する。 In order to achieve the above object, a device and an integrated circuit capable of forming a large-scale integrated circuit according to the present invention are constituted by using carbon nanotubes, which are nanomaterials, and a manufacturing method in which carbon nanotubes are assembled bottom-up. Manufacture by using.
本願発明の集積回路は、カーボンナノチューブの延在方向に伝導するキャリアのコンダクタンスを制御可能な第1のカーボンナノチューブからなる単位素子を複数集積化し、前記第1のカーボンナノチューブを第2のカーボンナノチューブで電気的に接続するとともに、前記第2のカーボンナノチューブは前記単位素子を支持する構造を有する。 In the integrated circuit of the present invention, a plurality of unit elements composed of first carbon nanotubes capable of controlling the conductance of carriers conducted in the extending direction of the carbon nanotubes are integrated, and the first carbon nanotubes are integrated with the second carbon nanotubes. The second carbon nanotube has a structure that supports the unit element while being electrically connected.
また、本願発明の集積回路は、第1のカーボンナノチューブを含む単位素子が第2のカーボンナノチューブにより支持されることにより、3次元ネットワーク構造を形成する構成を有する。 The integrated circuit according to the present invention has a configuration in which a unit element including the first carbon nanotube is supported by the second carbon nanotube to form a three-dimensional network structure.
さらに、第1のカーボンナノチューブは半導体的特性を有し、第2のカーボンナノチューブは金属的特性を有するものであり、前記第1のカーボンナノチューブと前記第2のカーボンナノチューブとは、一方の端面と他方の側面との接触により接続されている。 Furthermore, the first carbon nanotube has semiconducting characteristics, the second carbon nanotube has metallic characteristics, and the first carbon nanotube and the second carbon nanotube have one end face, They are connected by contact with the other side surface.
また、本願発明の集積回路は、第1のカーボンナノチューブ、または、第2のカーボンナノチューブの少なくとも一方の側面との接続により絶縁構造を形成している。 In the integrated circuit of the present invention, an insulating structure is formed by connection to at least one side surface of the first carbon nanotube or the second carbon nanotube.
さらに、本願発明の集積回路を形成するカーボンナノチューブのグラファイトシートは、その一部が6員環以外の構造を有する環状化合物で置き換えられている。 Further, the carbon nanotube graphite sheet forming the integrated circuit of the present invention is partially replaced with a cyclic compound having a structure other than a six-membered ring.
本願発明の素子は、カーボンナノチューブの延在方向に伝導するキャリアのコンダクタンスを制御可能な第1のカーボンナノチューブからなる単位素子と、前記第1のカーボンナノチューブの略全周に配置された第2のカーボンナノチューブからなる該単位素子の電極とからなる構造を有する。 The element of the present invention includes a unit element composed of a first carbon nanotube capable of controlling the conductance of carriers conducted in the extending direction of the carbon nanotube, and a second element disposed on substantially the entire circumference of the first carbon nanotube. It has a structure comprising electrodes of the unit element made of carbon nanotubes.
また、本願発明の素子は、第2のカーボンナノチューブがその内面において第1のカーボンナノチューブの外面と接するか、または、第2のカーボンナノチューブがその外面において第1のカーボンナノチューブの外面と接する構成を有する。 The element of the present invention has a configuration in which the second carbon nanotube is in contact with the outer surface of the first carbon nanotube at the inner surface, or the second carbon nanotube is in contact with the outer surface of the first carbon nanotube at the outer surface. Have.
さらに、第1のカーボンナノチューブの略全周には、金属材料が形成される構造を有する。また、第1又は第2のカーボンナノチューブのグラファイトシートは、その一部が6員環以外の構造を有する環状化合物で置き換えられている。 Further, a metal material is formed on substantially the entire circumference of the first carbon nanotube. The graphite sheet of the first or second carbon nanotube is partially replaced with a cyclic compound having a structure other than a six-membered ring.
本発明の大規模集積回路の製造方法は、第1のカーボンナノチューブを形成する工程と、該第1のカーボンナノチューブに接続領域を形成する工程と、該接続領域から金属的性質を示す第2のカーボンナノチューブによる配線を形成する工程とを含む。 The method for manufacturing a large-scale integrated circuit according to the present invention includes a step of forming a first carbon nanotube, a step of forming a connection region in the first carbon nanotube, and a second method that exhibits metallic properties from the connection region. Forming a wiring made of carbon nanotubes.
また、前記接続領域を形成する工程は、第1のカーボンナノチューブに局所的に欠陥を導入する工程を用いる。さらに、前記配線を形成する工程は、第1のカーボンナノチューブと第2のカーボンナノチューブとを化学反応により接続する。好ましくは、前記化学反応は抗原抗体反応である。 Further, the step of forming the connection region uses a step of locally introducing a defect into the first carbon nanotube. Further, in the step of forming the wiring, the first carbon nanotube and the second carbon nanotube are connected by a chemical reaction. Preferably, the chemical reaction is an antigen-antibody reaction.
本発明は、ナノ材料を3次元的組み合わせることより集積回路を形成するため、従来の基板(例えば、シリコン基板等)上に集積回路を形成する場合よりも集積度を高めることができる。また、本発明によれば、これらの構成要素間に空隙を形成することによりトランジスタ間、配線間、又は、トランジスタと配線との間の電気的絶縁を可能にしていることから、従来の層間絶縁膜などの形成が不要となる。また、電気的に異方性の強いナノ材料を用いると、配線スペース等の縮小が容易となり、より一層の高集積化が可能となる。 Since the present invention forms an integrated circuit by three-dimensionally combining nanomaterials, the degree of integration can be increased as compared with the case of forming an integrated circuit on a conventional substrate (for example, a silicon substrate). Further, according to the present invention, since the gap is formed between these components, it is possible to electrically insulate between the transistors, between the wirings, or between the transistors and the wirings. It is not necessary to form a film or the like. In addition, when a nanomaterial having strong electrical anisotropy is used, the wiring space and the like can be easily reduced, and further higher integration can be achieved.
さらに、本発明によれば、トランジスタ、ゲート電極、コンタクト、配線をすべて炭素、たとえなCNTにより構成することが可能であり、単一材料からなる大規模集積回路を形成可能な電子デバイスを実現可能である。 Furthermore, according to the present invention, the transistor, gate electrode, contact, and wiring can all be made of carbon, for example, CNT, and an electronic device capable of forming a large-scale integrated circuit made of a single material can be realized. It is.
本願発明の大規模集積回路を形成可能な電子デバイスの製造方法は、半導体的特性を示すコアを形成する工程と、前記コアにダメージを形成する工程と、前記ダメージを起点に配線を形成する工程からなり、従来の微細化のトレンドに影響されない製造方法を提供可能である。 An electronic device manufacturing method capable of forming a large-scale integrated circuit according to the present invention includes a step of forming a core exhibiting semiconductor characteristics, a step of forming damage on the core, and a step of forming wiring starting from the damage Therefore, it is possible to provide a manufacturing method that is not affected by the conventional trend of miniaturization.
本明細書において、第1のCNTとは半導体的性質を有するCNTであり、半導体素子の基材として用いるのに適している。第2のCNTとは金属的性質を有するCNTであり、金属電極や金属配線に用いるのに適している。 In this specification, the first CNT is a CNT having semiconducting properties and is suitable for use as a base material of a semiconductor element. The second CNT is a CNT having metallic properties and is suitable for use in a metal electrode or a metal wiring.
<第1の実施の形態>
以下、本発明の第1の実施の形態について図面を参照しつつ説明を行う。まず、本発明の第1の実施の形態による素子について説明する。本実施の形態による素子は、大規模集積回路に適用できるトランジスタである。適用できるトランジスタ(コア)は、筒状のカーボンナノ材料が好ましく、カーボンナノチューブがより好ましい。カーボンナノチューブ(以下、「CNT」と称する。)は、飯島ら(S.Iijima、Nature、354、56(1991))が見出したナノ材料である。
<First Embodiment>
The first embodiment of the present invention will be described below with reference to the drawings. First, the element according to the first embodiment of the present invention will be described. The element according to this embodiment is a transistor that can be applied to a large-scale integrated circuit. The applicable transistor (core) is preferably a cylindrical carbon nanomaterial, and more preferably a carbon nanotube. Carbon nanotubes (hereinafter referred to as “CNT”) are nanomaterials discovered by Iijima et al. (S. Iijima, Nature, 354, 56 (1991)).
CNTは、グラファイト層を円筒状に巻いた入れ子状の構造を有している。CNTには種々の構造があるが、その中でも、拡散層やチャネル層を形成する領域(コア)は、半導体的性質を有するCNTを用いるのが好ましい。半導体的性質を有するCNTを用いた場合は、全長として100nm、直径は10nm〜30nmのサイズのトランジスタを形成することが可能となる。このようなサイズ(全長:100nm、直径:20nm、トランジスタ間のスペース:100nmを想定する)でトランジスタを形成した場合に、約100μm角の立方体に10億素子分のトランジスタを集積することが可能となる。 The CNT has a nested structure in which a graphite layer is wound in a cylindrical shape. CNTs have various structures, and among them, it is preferable to use CNTs having semiconducting properties for a region (core) for forming a diffusion layer and a channel layer. When CNT having semiconductor properties is used, a transistor having a total length of 100 nm and a diameter of 10 nm to 30 nm can be formed. When transistors are formed in this size (assuming total length: 100 nm, diameter: 20 nm, space between transistors: 100 nm), it is possible to integrate 1 billion transistors in a cube of about 100 μm square. Become.
10億素子/チップという集積度は、2010年頃量産が開始されると予想される45nm世代で目標とされる集積度(株式会社半導体理工学研究センター、STARCロードマップ2003、2003年7月25日参照)とほぼ同等であり、本実施の形態によるトランジスタを用いることにより、大きなブレイク・スルーが可能となる。 The integration level of 1 billion elements / chip is targeted for the 45 nm generation, which is expected to start mass production around 2010 (Semiconductor Science and Engineering Research Center, STARC Roadmap 2003, July 25, 2003) And a large break-through is possible by using the transistor according to the present embodiment.
図1は、本実施の形態による素子であって、大規模集積回路を形成する単位素子(以下、「第1のCNT」と称する。)を円筒状のCNT構造を径方向に切った断面図である。図1に示すように、本実施の形態による単位素子の長さ1は100nmであり、直径2は20nm程度である。第1のCNTの延在方向にある距離だけ例えば円筒の全周にチャネル領域3が形成され、チャネル領域上に同じく全周を取り巻くようにゲート電極4が形成されている。このゲート電極4に対して、自己整合的にソース領域5aとドレイン領域5bとが形成されている。また、図1においては、ソース・ドレイン領域5a・5bのそれぞれの両端に素子分離領域6が形成されている。但し、素子分離領域6を形成するか否かは任意であり、物理的に切断された絶縁構造を形成しても良い。
FIG. 1 is a cross-sectional view of an element according to the present embodiment, in which a unit element (hereinafter referred to as “first CNT”) forming a large-scale integrated circuit is cut in a cylindrical CNT structure in a radial direction. It is. As shown in FIG. 1, the length 1 of the unit element according to the present embodiment is 100 nm, and the
図2は、図1の単位素子をI−I線に沿ってチャネル領域3で切断した構成を示す断面図である。図2に示すように、本実施の形態による素子のゲート電極4は、チャネル領域3を360°(全周)に取り囲むように形成されている。本実施の形態によるトランジスタのゲート長は、ゲート電極4により決定されるが、ゲート幅は、用いたCNTの円周により規定される。すなわち、本実施の形態による願発明のトランジスタのゲート幅は、2次元平面上に形成された一般的な従来のトランジスタ(例えば、MOS(Metal―Oxide―Silicon)FET)に対してほぼ同じ占有面積で約3倍と大きくなり、ドライブ電流も約3倍になるという利点がある。
FIG. 2 is a cross-sectional view showing a configuration in which the unit element of FIG. 1 is cut by the
図3は、本発明の実施の形態による素子であって、第1のCNTよりも小径の第2のCNTからなる複数本のゲート電極筒41を第1のCNTの略全周に配置するとともに、第1のCNTと第2のCNTのそれぞれの外周が電気的に接するように形成した構造を有する単位素子Bのチャネル領域3において切った断面図(ゲート電極4のチャネル領域)である。上述のように、複数本のゲート電極筒41からなるゲート電極4’のそれぞれとして用いられる第2のCNTは、半導体的性質を有する第1のCNTとは異なり、金属的性質を有するCNTを用いることが好ましい。CNTに半導体的性質又は金属的性質のいずれを持たせるかに関しては、CNTのサイズ(径)、構造などにより、区別して製造することが可能である。
FIG. 3 shows an element according to an embodiment of the present invention, in which a plurality of
ここで、一例として、CNTの構造の違いに伴う導電性の違いについて説明する。CNTの導電性は、カイラリティ(chirality)、即ち、グラフェンシートの巻き方により大きく異なる。一般的に、CNTの巻き方としては、ジグザグ(zig−zag)、カイラル(キラル、chiral)、アームチェア(armchair)がある。ジグザグ型のCNTは金属、半導体的な導電性を、カイラル型のCNTも金属、半導体的な導電性を示すのに対して、アームチェア型のCNTは金属的な導電性のみを示す。従って、CNTを形成する際に、そのカイラリティを制御することにより、第1及び第2のCNTを作り分けることが可能となり、本実施の形態による素子、または、集積回路を提供することができる。 Here, as an example, the difference in conductivity associated with the difference in the structure of CNTs will be described. The conductivity of CNTs varies greatly depending on the chirality, that is, how the graphene sheet is wound. Generally, CNT winding methods include zig-zag, chiral, and armchair. Zigzag CNTs exhibit metal and semiconducting conductivity, and chiral CNTs also exhibit metal and semiconducting conductivity, whereas armchair CNTs exhibit only metallic conductivity. Therefore, when the CNT is formed, the first and second CNTs can be made separately by controlling the chirality, and the element or integrated circuit according to this embodiment can be provided.
図4は、図1〜図3を参照して説明した単位素子に配線8を施した集積回路の構造例を示す図である。図4に示すように、本実施の形態による単位素子のゲート電極4、ソース・ドレイン領域5に対してコンタクト7が形成されるともに、コンタクト7に対して配線8が形成される。図4におけるコンタクト7は必ずしも必要ではなく、ゲート電極4、ソース・ドレイン領域5から直接配線8を引き出しても良い。
FIG. 4 is a diagram showing a structural example of an integrated circuit in which the
但し、コンタクト7により、素子と配線との間又は配線別の配線との間の間隔を保持することができるという利点がある。 However, there is an advantage that the distance between the element and the wiring or the wiring of each wiring can be maintained by the contact 7.
図5は、図4に示す単位素子Aを配線8により3次元的なネットワーク構造を形成した例を示す図であり、単位素子を大規模に集積化した集積回路の構造を示す図である。図5に示す集積回路は単位素子を配置する際に、3次元空間内において任意の配置することが可能であり、また、フレキシブルに配置することが可能である。ゲート電極4、ソース・ドレイン5を設けた単位素子9は、配線8の中心部に中空状態で支持されている。ここで注意すべきことは、単位素子9と配線8、また、配線8と配線8とは、空隙10(真空状態の空隙が好ましい)で電気的に絶縁される。CNT用いたメリットの一つとして、電気的な伝導方向の異方性があり、円筒状形状に対して水平方向には高い導電性があるものの、円筒状形状の垂直方向には導電性がほとんどない。このような性質を利用して電気的絶縁を可能にし、3次元ネットワーク構造を構築している。
FIG. 5 is a diagram showing an example in which the unit element A shown in FIG. 4 has a three-dimensional network structure formed by the
次に、図6から図8までを参照しつつ本実施の形態による半導体素子の一例について説明する。本実施の形態による半導体集積回路の製造方法は、公知のシリコン半導体プロセスに用いられるようなフォトリソグラフィー技術及びエッチング技術などの微細加工技術を用いずに、結晶成長トリガー形成技術及び結晶成長技術を用いる点を特徴とする。 Next, an example of the semiconductor element according to the present embodiment will be described with reference to FIGS. The semiconductor integrated circuit manufacturing method according to the present embodiment uses a crystal growth trigger formation technique and a crystal growth technique without using a fine processing technique such as a photolithography technique and an etching technique used in a known silicon semiconductor process. Features a point.
図6(a)は、本実施形態による集積回路に用いられ方向11に延在する第1のCNT12を所望の位置に設置した後の断面を示す図である。第1のCNT12の配置される位置は、後工程において、図4に示すナノ部品、例えばゲート電極4、コンタクト7、電極8を組み立てやすい場所であることが必要である。本実施の形態においては、真空チャンバー中に第1のCNTを設置した。予め、第1のCNTの両端を集積回路のパッケージの電極に固定しておくようにしても良い。第1のCNT12の導電性は半導体的であり、ジグザグ型、または、カイラル型のタイプのCNTが好ましい。本実施の形態においては、パッケージングの際、外部に引き出される電極パッド上に、Fe、Ni、または、Co等の触媒となる微細なナノドットを形成し、そのナノドットを起点にジグザグ型の第1のCNT12を形成した。
FIG. 6A is a view showing a cross section after the
図6(b)は、第1のCNT12にゲート電極14を設けた構成の断面構造を示す図である。ゲート電極14は、図2に示すように、金属メッシュマスクを用いて、タングステン(W)を真空蒸着法又はスパッタ法で製膜するか、または、図3に示すように、金属的性質を示す別のCNTを第1のCNTの略全周に配置することにより形成する。図3に示すように、ゲート電極4として用いる金属的性質を示すCNTを第1のCNTの略全周に設ける方法としては、レーザーを用いたマニュピレーション、表面修飾したCNTを用いた化学反応(抗原抗体反応等も含む)を用いる方法が挙げられる。
FIG. 6B is a diagram showing a cross-sectional structure in which the
図7(a)は、ゲート電極14を具備した第1のCNT12に対して、接続領域21を形成した後の断面構造を示す図である。図7(a)に示すような接続領域21を形成するための代表的な一手段としては、局所的な欠陥の導入による方法がある。局所的な欠陥は、AFM(Atomic Force Microscope)、STM(Scanning Tunneling Microscope)を用いることにより導入可能である。また、ゲート電極14上に、鉄、ニッケル、コバルト等のナノドットを形成し、このナノドットを起点とし、ゲート電極14の引き出し電極、または、コンタクトを形成していくことも可能である。
FIG. 7A is a diagram showing a cross-sectional structure after the
図7(b)は、接続領域21からコンタクト17を形成した後の構成を示す断面図である。図7(b)に示すように、コンタクト17は、トランジスタのソース・ドレインに電気的に接合するためのコンタクトであり、場合によっては、配線として、直接にソース・ドレインより引き出すようなデバイス構造であっても良い。このようなコンタクト17は、低抵抗化のために金属的性質を示すCNTを用いることが好ましい。本実施の形態においては、図7(a)で形成した接続領域21を基点として、アームチェア型のCNTを形成した。
FIG. 7B is a cross-sectional view showing a configuration after the
図8は、コンタクト17に対して配線18を形成した構成を示す断面図である。図8に示すように、配線18は、コンタクト71と電気的に接合するため、金属的性質を示すCNT(アームチェア型)であることが好ましい。このような配線18は、図7(a)及び図7(b)に示す工程を経ることにより大規模集積回路が形成可能である。
FIG. 8 is a cross-sectional view showing a configuration in which the
尚、本実施の形態による大規模集積回路を形成可能な電子デバイスとして、N型トランジスタ、P型トランジスタが形成可能であり、それぞれが良好なトランジスタ特性を示すことを確認した。更には、回路のテストパターンを用いて、大規模集積回路(LSI)を製造したところ、回路動作に問題はなかった。 Note that it was confirmed that N-type transistors and P-type transistors can be formed as electronic devices capable of forming a large-scale integrated circuit according to the present embodiment, and each of them exhibits good transistor characteristics. Furthermore, when a large scale integrated circuit (LSI) was manufactured using a circuit test pattern, there was no problem in circuit operation.
<第2の実施の形態>
次に、本発明の第2の実施の形態による大規模集積回路の製造方法について図面を参照しつつ説明を行う。本実施の形態においては、半導体的性質を示す第1のCNTと金属的性質を示す第2のCNTとの接続を化学反応で行うことを特徴とする。化学反応としては、アミノ基とカルボキシル基とを化学結合して得られるペプチドの形成、脱水縮合によるエステル、または、アミドの形成等を用いることが好ましい。また、前記化学反応として、抗原抗体反応を用いると、第1のCNTと第2のCNTとを接続する際の好ましい接続を行うことができる可能性が高くなり、設計した回路を自己組織的に組み立てることが用意になる。そこで、本実施の形態においては、化学反応を用いた集積回路製造の一例として、抗原抗体反応について説明する。
<Second Embodiment>
Next, a method for manufacturing a large-scale integrated circuit according to the second embodiment of the present invention will be described with reference to the drawings. In this embodiment mode, the connection between the first CNT exhibiting semiconducting properties and the second CNT exhibiting metallic properties is performed by a chemical reaction. As the chemical reaction, it is preferable to use formation of a peptide obtained by chemically bonding an amino group and a carboxyl group, formation of an ester or amide by dehydration condensation, or the like. In addition, when an antigen-antibody reaction is used as the chemical reaction, there is a high possibility that a preferable connection can be made when the first CNT and the second CNT are connected. Ready to assemble. Therefore, in this embodiment, an antigen-antibody reaction will be described as an example of integrated circuit manufacturing using a chemical reaction.
まず、CNT表面に存在するカルボキシル基を化学修飾することにより、生体関連物質の固定化が可能である。例えば、抗原又は抗体のいずれかをCNT表面又は端面に固定化する。具体的な手法の一例として、一方のCNTの表面又は端面をカルボキシル基で化学修飾し、例えば、ストレプトアビシンをカルボキシル基との脱水縮合により、ペプチド結合を形成し、固定化する。次いで、もう一方のCNTの表面、または、端面をビオチン化する。固定化されたストレプトアビジンとビオチンとの間で生じうる抗原抗体反応を用いることにより、半導体的特性を示すCNTと金属的特性を示すCNTとを接続し、大規模集積回路を自己組織化により製造することが可能となる。このような抗原抗体反応においては、α−フェトプロテイン(AFP)を用いてもよく、AFPはビオチン化することにより、上記化学修飾したCNTが利用可能となる。 First, a biologically relevant substance can be immobilized by chemically modifying a carboxyl group present on the CNT surface. For example, either an antigen or an antibody is immobilized on the CNT surface or end face. As an example of a specific method, the surface or end surface of one CNT is chemically modified with a carboxyl group, and, for example, a peptide bond is formed and immobilized by dehydration condensation of streptavicin with the carboxyl group. Next, the surface or end face of the other CNT is biotinylated. By using an antigen-antibody reaction that can occur between immobilized streptavidin and biotin, CNTs that exhibit semiconducting properties and CNTs that exhibit metallic properties are connected to produce large-scale integrated circuits by self-assembly. It becomes possible to do. In such an antigen-antibody reaction, α-fetoprotein (AFP) may be used. When the AFP is biotinylated, the chemically modified CNT can be used.
図9は、抗原抗体反応を用いることによりゲート電極24を形成した第1のCNT22と、配線として用いる第2のCNT38とをそれぞれの表面に固定化した抗原物質と抗体物質とを用いて接続した後の工程を示す図である。
In FIG. 9, the
図9(a)は、ゲート電極24を設けた半導体的特性を示す第1のCNT(ジグザグ型、または、カイラル型のタイプ)22の表面のある位置に抗原物質32を固定化した状態を示す図である。図9(a)に示すように、本実施の形態による素子は、第1のCNT24と抗原物質32とが有機溶媒中に分散された状態において、第1のCNT22の外表面、特にソース・ドレイン領域25に抗原物質32a・32bを固定化している。尚、図9(a)の符号32aはカーボンナノチューブ表面に化学修飾された置換基(例えば、カルボキシル基)を示しており、符号32bは上記化学修飾された置換基と化学反応して固定化された抗原、または、抗体(例えば、ストレプトアビシン)をそれぞれ示す。
FIG. 9A shows a state in which the
図9(b)は、第1のCNT22と第2のCNT(アームチェア型のタイプ)38を抗原抗体反応により接続した後の構造を示す頭である。まず、第2のCNT38表面にCNTの径方向にのびる抗体物質33を固定化する。次に、電極として用いる第2のCNT38を図9(a)で説明した第1のCNT22に対して、例えば、ストレプトアビジン、ビオチンを用いた抗原抗体反応利用することにより接続する。
FIG. 9B is a head showing the structure after the
図10は、抗原抗体反応を用いて、ゲート電極24aを設けた第1のCNT22aと、ゲート電極24を設けた別の第1のCNT22bであって抗体物質42をCNTの径方向にのびるように配置したCNTとをそれぞれの表面に固定化した抗原物質43、抗体物質42を用いて接続した構成を示す図である。図10に示すように、ゲート電極24a、24bを設けた第1のCNT22a・22b同士は、抗原抗体反応を利用して接続可能であり、CNTの延在方向が互いに平行に配置される。
FIG. 10 shows a
図11は、ゲート電極54を設けた半導体的特性を示す第1のCNT(ジグザグ型、または、カイラル型のタイプ)52の一端面52aに、抗原物質61、63を固定化した構造を示す図であるCNT52は先端が閉じているタイプ、開いているタイプがある。尚、製造した第1のCNTの先端が閉じている場合、酸素プラズマで先端部分を処理することにより、CNTの先端を開くことが可能である。また、CNTの先端が開いている場合も、先端部分を酸素プラズマ処理することにより、化学的な活性を増加させ、抗原物質61又は抗体物質63の固定化を容易にすることができる。
FIG. 11 is a diagram showing a structure in which
図12は、第1のCNT51の先端部分52aと、第1のCNT22の外表面とを抗原抗体反応により接続した構成を示す図である。図12に示すように、接続するCNTとしてはいずれも半導体的特性を示す第1のCNT(ジグザグ型、または、カイラル型のタイプ)を用いているが、第1のCNTと金属的特性を示す第2のCNT(アームチェア型のタイプ)との接続、第2のCNTと第2のCNTとの接続も可能である。図12に示すように、第1のCNT51端面52aに設けられた抗原物質63(63a・63b)と、別の第1のCNT22の表面に設けられた抗体物質27(27a・27b)とを抗原抗体反応により接続することが可能である。図12に示す構成を用いることにより、CNTを互いに垂直な方向に延在するように設けることができる。
FIG. 12 is a diagram showing a configuration in which the
<第3の実施の形態>
次に、本発明の第3の実施の形態による素子及び高集積回路について説明する。本実施の形態においては、第1及び第2の実施の形態のような複数のCNTを接続していく方法ではなく、直径が異なるCNTの形成、枝分かれしたCNTの形成等を用い、大規模集積回路の製造を行うことを特徴とする。
<Third Embodiment>
Next, an element and a highly integrated circuit according to a third embodiment of the present invention will be described. In this embodiment, instead of connecting a plurality of CNTs as in the first and second embodiments, large-scale integration is performed using formation of CNTs having different diameters, formation of branched CNTs, or the like. A circuit is manufactured.
図13は、直径が異なるCNT同士がなめらかにつなぎ合わされた構造を有するCNTを示す図である。前述のように、カーボンナノチューブは、入れ子状構造のグラファイトシートにより形成されている。一方、6員環65により形成されているCNTを6員環65だけで形成すると、まず6員環65を形成する炭素原子(sp2炭素)で構成されたCNTを形成するが、ここで5員環66を導入すると、先端が丸くドーム型になりCNTの先端が閉じる。一方、CNTに7員環67を導入すると、CNTの直径が拡がる。すなわち、図13に示すように、6員環65で形成されているCNTに5員環66及び7員環67をそれぞれ導入することにより、直径が異なるCNTを製造することができる。
FIG. 13 is a diagram showing a CNT having a structure in which CNTs having different diameters are smoothly joined together. As described above, the carbon nanotube is formed of a graphite sheet having a nested structure. On the other hand, when the CNT formed by the six-
図14は、直径が異なるCNTの内部に、別のCNTを設けた構造の素子を示す図である。図14(a)は、直径が異なるCNT73の内部に、別のCNT74を設けた素子の構造断面図を示す図である。図14(a)から明らかなように、CNTの内部に別のCNTが挿入された構造であり、外側CNT73がチャネル領域に相当し、内部CNT74はゲート電極の機能を果たす。外部CNT73は、直径が異なるチューブをつなぎ合わせた構造を有し、直径が大きな領域で半導体的特性を示すため、チャネル領域73aを形成する。また、外部CNT73のチャネル領域73a以外の領域は直径が小さくなっている。ゲート電極としては、金属的特性を示すCNTを用いることができ、外部CNT73の内側に挿入される。図14(b)は、直径が異なるCNT73の内部に、別のCNT74を設けた構造の素子のチャネル領域での断面構造図(図14(a)のB−B’線に沿った断面図)を示す図である。外部CNT73に形成されたチャネル領域73aの直径は例えば50nm程度であり、その内部に設けられた内部CNT74、即ちゲート電極の直径は、例えば20〜30nm程度である。
FIG. 14 is a diagram showing an element having a structure in which another CNT is provided inside a CNT having a different diameter. FIG. 14A is a diagram showing a structural cross-sectional view of an element in which another
本実施の形態による素子では、CNTの内側にCNTからなるゲート電極を形成するため、素子の径自体を小さくすることができる。ゲート電圧は内側CNT74の両端又は一端から印加することができる。
In the element according to the present embodiment, since the gate electrode made of CNT is formed inside the CNT, the diameter of the element itself can be reduced. The gate voltage can be applied from both ends or one end of the
図15は、三つ又に枝分かれしたCNT構造を示す図である。6員環85で形成されるCNTに対して、5員環86、7員環87、8員環88をそれぞれ導入することにより、図15に示すように、枝分かれした構造を有するCNTが製造可能となる。
FIG. 15 is a diagram showing a trifurcated CNT structure. By introducing a 5-
以上のように、種々の構造を有する環状構造の炭素、6員環により形成されるグラファイトシートに対して例えば、5員環、7員環、8員環を組み合わせることにより直径が異なるCNTがそれぞれ枝分かれするCNT構造を製造できる。このように環状構造の炭素の構造を制御することにより、3次元的に枝分かれする構造を形成することができ、大規模集積回路の3次元ネットワーク構造を形成する場合の自由度を高めることができる。 As described above, CNTs having different diameters by combining, for example, a 5-membered ring, a 7-membered ring, and an 8-membered ring with respect to a graphite sheet formed of carbon and 6-membered ring having various structures Branched CNT structures can be produced. By controlling the carbon structure of the cyclic structure in this way, a three-dimensionally branched structure can be formed, and the degree of freedom in forming a three-dimensional network structure of a large-scale integrated circuit can be increased. .
本発明は、電子デバイス及びこれらを超高集積化した集積回路に利用できる。 The present invention can be used in electronic devices and integrated circuits in which these are highly integrated.
1…単位素子の長さ、2…単位素子の直径、3…単位素子のチャネル領域、4…ゲート電極、5…単位素子のソース・ドレイン領域、6…素子分離領域、7…コンタクト、8…配線、9…単位素子、10…電気的な絶縁をする空隙、11…接続領域、12…抗原物質、13…抗体物質、14…第1のカーボンナノチューブ(ジグザグ型、または、カイラル型のタイプ)、15…炭素原子で構成される6員環、16…炭素原子で構成される5員環、17…炭素原子で構成される7員環、18…炭素原子で構成される8員環、21…接続領域、24…ゲート電極、38…第2のCNT、32(32a、32b)…抗原物質、33…抗体物質、42…抗体物質、43…抗原物質、52…第1のCNT、52a…一端面、54…ゲート電極、61、63…抗原物質、65…6員環、66…5員環、67…7員環、73…外部CNT、73a…チャネル領域、74…内部CNT、86…5員環、87…7員環、88…8員環。 DESCRIPTION OF SYMBOLS 1 ... Unit element length, 2 ... Unit element diameter, 3 ... Unit element channel region, 4 ... Gate electrode, 5 ... Unit element source / drain region, 6 ... Element isolation region, 7 ... Contact, 8 ... Wiring, 9 ... unit element, 10 ... electrically insulating gap, 11 ... connection region, 12 ... antigen substance, 13 ... antibody substance, 14 ... first carbon nanotube (zigzag type or chiral type) 15 ... 6-membered ring composed of carbon atoms, 16 ... 5-membered ring composed of carbon atoms, 17 ... 7-membered ring composed of carbon atoms, 18 ... 8-membered ring composed of carbon atoms, 21 ... connection region, 24 ... gate electrode, 38 ... second CNT, 32 (32a, 32b) ... antigen substance, 33 ... antibody substance, 42 ... antibody substance, 43 ... antigen substance, 52 ... first CNT, 52a ... One end face, 54... Gate electrode, 61, 6 ... antigen substance, 65 ... 6-membered ring, 66 ... 5-membered ring, 67 ... 7-membered ring, 73 ... external CNT, 73a ... channel region, 74 ... internal CNT, 86 ... 5-membered ring, 87 ... 7-membered ring, 88 ... 8-member ring.
Claims (6)
該素子の電極が、前記第1のカーボンナノチューブの略全周に配置された第2のカーボンナノチューブにより形成されており、
前記第2のカーボンナノチューブが、その外面において前記第1のカーボンナノチューブの外面と接している
ことを特徴とする素子。 An element including a first carbon nanotube and operating based on conduction of carriers in the extending direction of the first carbon nanotube,
The electrode of the element is formed of second carbon nanotubes arranged substantially all around the first carbon nanotube;
The element, wherein the second carbon nanotube is in contact with the outer surface of the first carbon nanotube at the outer surface thereof .
ことを特徴とする請求項1に記載の素子。The device according to claim 1.
該単位素子の少なくとも一つは、単位素子の電極が、前記第1のカーボンナノチューブの略全周に配置された第2のカーボンナノチューブにより形成されており、かつ、前記第2のカーボンナノチューブが、その外面において前記第1のカーボンナノチューブの外面と接しているIn at least one of the unit elements, an electrode of the unit element is formed by the second carbon nanotubes disposed on substantially the entire circumference of the first carbon nanotubes, and the second carbon nanotubes are The outer surface is in contact with the outer surface of the first carbon nanotube.
ことを特徴とする集積回路。An integrated circuit characterized by that.
前記第1のカーボンナノチューブとの接続領域から金属的性質を示す第2のカーボンナノチューブによる配線を形成する工程とを含み、
前記接続領域を形成する工程は、前記第1のカーボンナノチューブに局所的に欠陥を導入する工程を含む
ことを特徴とする大規模集積回路の製造方法。 Forming a first carbon nanotube having semiconducting properties;
Forming a wiring with a second carbon nanotube showing metallic properties from a connection region with the first carbon nanotube,
The method for manufacturing a large-scale integrated circuit you comprising the step of introducing a locally defective in the first carbon nanotube forming the connection region.
前記第1のカーボンナノチューブの内部に挿入され、ゲート電極として動作する金属的特性を有する第2のカーボンナノチューブとA second carbon nanotube inserted into the first carbon nanotube and having a metallic property of operating as a gate electrode;
を有し、前記第1のカーボンナノチューブの延在方向へのキャリアの伝導に基づいて動作する素子。And an element that operates based on carrier conduction in the extending direction of the first carbon nanotube.
該単位素子の少なくとも一つは、両端部分の第1の直径よりも大きい第2の直径を中央部分に有し、かつ、前記第2の直径を有する中央部分がチャネル領域として動作する第1のカーボンナノチューブと、前記第1のカーボンナノチューブの内部に挿入され、かつ、ゲート電極として動作する金属的特性を有する第2のカーボンナノチューブとを有する
ことを特徴とする集積回路。 An integrated circuit including a plurality of unit elements each including a first carbon nanotube and operating based on conduction of carriers in the extending direction of the first carbon nanotube;
At least one of the unit elements has a second diameter larger than the first diameter of both end portions in the central portion, and the first central portion having the second diameter operates as a channel region. An integrated circuit comprising: a carbon nanotube; and a second carbon nanotube inserted into the first carbon nanotube and having a metallic characteristic that operates as a gate electrode .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004206005A JP4488815B2 (en) | 2004-07-13 | 2004-07-13 | Device, integrated circuit and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006032477A JP2006032477A (en) | 2006-02-02 |
JP4488815B2 true JP4488815B2 (en) | 2010-06-23 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004206005A Expired - Fee Related JP4488815B2 (en) | 2004-07-13 | 2004-07-13 | Device, integrated circuit and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4488815B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4496094B2 (en) | 2005-01-14 | 2010-07-07 | シャープ株式会社 | Semiconductor device and semiconductor integrated circuit |
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-
2004
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Also Published As
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---|---|
JP2006032477A (en) | 2006-02-02 |
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