JP4469810B2 - 時定数自動調整回路、フィルタ回路システム、及び無線端末 - Google Patents

Description

本発明は、フィルタ回路の時定数自動調整回路に係り、特にセルラなどの無線通信用の集積回路中に用いるフィルタ回路の時定数自動調整回路などに関する。

無線通信システムの受信部および送信部では所望信号帯域以外の信号をフィルタリングするために一般にフィルタ回路を用いる。フィルタ回路には数々の種類があるが、そのなかでも抵抗値（Ｒ）および容量値（Ｃ）の積で時定数（カットオフ周波数）が決まるフィルタ回路などは集積化に適しているため携帯電話などの無線通信端末中で集積回路として広く用いられている。

ただし、集積回路上に構成されたフィルタ回路は、素子の製造ばらつきがあるために、その時定数がバラついてしまい、製造歩留まりが低くなってしまうという問題がある。このような製造ばらつきによる歩留まり低減を改善するための手法の１つに、例えば非特許文献１に記載の手法のように、テストフィルタ回路にクロックを入力し、テストフィルタ回路の出力におけるクロックの移相量が所定の値になるように時定数を自動調整する手法がある。

この手法は、２つのコンパレータの出力結果に応じてアップダウンカウンタはその出力ビットをアップまたはダウンし、位相比較回路の出力結果が所定の値になるまでアップまたはダウンを繰り返し、フィルタ回路における位相変化量、すなわち、時定数を調整する。

しかしながら、このような回路構成では、素子ばらつきが大きい場合にアップまたはダウンの繰り返し回数が多くなり、調整終了までの時間が長くなる分、電流の消費量が増大し、また短い調整時間が要求されるシステムに用いる場合には歩留まりが低下してしまうといった問題がある。
"Ａｎ Ｕｌｔｒａ Ｌｏｗ−Ｖｏｌｔａｇｅ Ｇｍ−Ｃ Ｆｉｌｔｅｒ ｆｏｒ Ｖｉｄｅｏ Ａｐｐｌｉｃａｔｉｏｎｓ"， Ｓ． Ｍｅｈｒｍａｎｅｓｈ， ｅｔ． ａｌ．， ＩＳＣＡＳ２００３， Ｉ−５６１−５６４

前述のとおり、上記従来技術では、集積回路中のフィルタ回路の時定数自動調整を行う場合の調整時間が長く、集積回路の消費電力が増大する、もしくは、集積回路の歩留まりが低下するといった問題が生じていた。本発明の目的の１つは、フィルタ回路の時定数自動調整を行う場合の調整時間が短い集積回路を実現するための時定数自動調整回路、その回路を用いたフィルタ回路などを提供することにある。

本発明の請求項１によれば、時定数を変化させることが可能であり、入力されるクロック信号の位相を変えて出力するフィルタ回路と、このフィルタ回路の出力と前記クロック信号の位相を比較し、前記フィルタ回路の出力と前記クロック信号の位相の差に応じた電圧を出力する位相比較回路と、この位相比較回路の出力電圧を、各々異なる複数の参照信号と各々比較する少なくとも３つのコンパレータと、これらコンパレータの出力結果に応じて予め設定された少なくとも３種類の異なる値のいずれかに対応したカウント数分だけ、出力ビット数をカウントアップ又はカウントダウンするアップダウンカウンタと、このアップダウンカウンタの前記出力ビット数に応じて前記フィルタ回路の前記時定数を変化させる制御回路と、を備え前記参照信号の値が、前記アップダウンカウンタに設定されたカウント数ｍに対して、前記位相比較回路の所望出力レベルからｍ／２ ＬＳＢ離れた値に設定されていることを特徴とする時定数自動調整回路を提供する。

本発明の請求項８によれば、時定数を変化させることが可能であり、入力されるクロック信号の位相を変えて出力するフィルタ回路と、このフィルタ回路の出力と前記クロック信号の位相を比較し、前記フィルタ回路の出力と前記クロック信号の位相の差に応じた電圧を出力する位相比較回路と、この位相比較回路の出力電圧を、各々異なる複数の参照信号と各々比較する少なくとも３つのコンパレータと、これらコンパレータの出力結果に応じて予め設定された少なくとも３種類の異なる値のいずれかの出力ビット数をカウントアップ又はカウントダウンするアップダウンカウンタと、このアップダウンカウンタの前記出力ビット数に応じて前記フィルタ回路の前記時定数を変化させる制御回路と、前記フィルタ回路への前記クロック信号の入力および前記フィルタ回路からの前記位相比較回路への出力を接続・切断するスイッチと、を備え前記参照信号の値が、前記アップダウンカウンタに設定されたカウント数ｍに対して、前記位相比較回路の所望出力レベルからｍ／２ ＬＳＢ離れた値に設定されていることを特徴とする時定数自動調整回路を提供する。

本発明によれば、フィルタ回路の時定数自動調整を行う場合の調整時間が短い集積回路を実現するための時定数自動調整回路、その回路を用いたフィルタ回路システムなどが得られる。

以下、本発明の実施の形態について図面を参照しながら説明する。

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る時定数自動調整回路のブロック図である。

この時定数自動調整回路１００は、クロック信号を入力されるフィルタ回路１０１と、このフィルタ回路１０１の出力の位相と上記クロック信号の位相とを比較する位相比較回路１０２と、この位相比較回路１０２の出力を入力とする３つ以上のコンパレータ１０３−１、１０３−２、〜１０３−ｎと、これらコンパレータの出力を入力とするアップダウンカウンタ１０４と、このアップダウンカウンタ１０４の出力に基づいて上記フィルタ回路１０１の時定数を制御する制御回路１０５とを備える。位相比較回路１０２−コンパレータ１０３−１、１０３−２、〜１０３−ｎ−アップダウンカウンタ１０４ー制御回路１０５が、フィルタ回路１０１の時定数の自動調整ループを形成する。

図１２にフィルタ回路１０１の、入力信号の位相（θ０）と出力信号の位相（θ１）との位相差（Δθ）の周波数特性の例を示す。フィルタ回路１０１は、入力信号の位相（θ０）と出力信号の位相（θ１）の位相差（Δθ）の周波数特性が制御信号により、例えば図１２の実線および破線で示された曲線で示された特性に変化させることができる、すなわち制御信号により時定数を可変とすることの可能なフィルタ回路である。図１２において横軸に周波数を縦軸に位相差を取ってある。

フィルタ回路１０１に入力されたクロックは、フィルタ回路１０１の出力においてフィルタ回路１０１の時定数とクロックの周波数に応じて位相が変化した状態で出力される。位相比較回路１０２は、例えば図１３に示すように、フィルタ回路１０１から出力された信号とフィルタ回路１０１に入力されたクロックとの位相差（Δθ）に応じた信号（ＶＰＤ）を出力する。

位相比較回路１０２から出力された信号は、３つ以上のコンパレータ１０３−１、１０３−２〜１０３−ｎにおいて３種類以上の参照信号Ｖｒｅｆ１、Ｖｒｅｆ２〜Ｖｒｅｆｎと比較される。各コンパレータの出力はアップダウンカウンタ１０４に入力され、各コンパレータの出力結果に応じてアップダウンカウンタの出力ビットがアップカウントもしくはダウンカウントされる。各コンパレータ１０３−１、〜、１０３−ｋ，１０３−ｋ＋１，〜、１０３−ｎの参照信号の電圧は、図１３に示すように、Ｖｒｅｆ１＞〜＞Ｖｒｅｆｋ＞Ｖ０＞Ｖｒｅｆｋ＋１＞〜＞Ｖｒｅｆｎと設定されており、ｋ番目の参照信号Ｖｒｅｆｋと（ｋ＋１）番目の参照信号Ｖｒｅｆｋ＋１は位相比較回路１０２の出力の所望値Ｖ０から１ＬＳＢ以内に設定される。

制御回路１０５は、アップダウンカウンタ１０４の出力ビットに応じてフィルタ回路１０１の時定数を制御する。制御方法の具体例としては、例えば抵抗値または電流値で時定数が決定されるフィルタ回路１０１中に、図２に示す可変抵抗網や図３に示す可変電流源のような回路などを設け、制御手段においてアップダウンカウンタ１０４の出力ビットを図２または図３中のスイッチを制御する信号に変換すればよい。

この時定数制御は、位相比較回路１０２の出力が、所望値Ｖ０に近づくように、例えば位相比較回路１０２の出力値がＶ０よりも１／２ＬＳＢ大きければ、位相比較回路１０２の出力が小さくなるように行われる。逆に、例えば位相比較回路１０２の出力値がＶ０よりも１／２ＬＳＢ小さければ、位相比較回路１０２の出力が大きくなるように行われる。このようなループを組むことにより、フィルタ回路１０１の時定数は位相比較回路１０２の出力がＶ０近辺の所定の範囲内に収まるまで前述の動作が繰り返され、最終的に所望とされる時定数近辺に調整される。

ここで３つ以上のコンパレータ１０３−１から１０３−ｎの出力結果に対して、アップダウンカウンタ１０４の出力ビット数のカウントアップ数を例えば３種類以上とする。詳細は、図９を用いて後述する。
位相比較回路１０２の出力結果、すなわちフィルタ回路１０１の時定数の所望の値のずれに応じたアップダウンカウンタ１０４のカウントアップ数を設ける。より具体的には、ずれが大きい場合にはカウントアップ数の絶対値を大きくする。例えば後述するように所望値Ｖ０との差が大きいときには、カウントアップ数を＋７、−７とし、所望値Ｖ０との差が小さいときにはカウントアップ数を＋１，−１とする。ここで、カウントアップ数がマイナスの場合は、実際にはカウントダウンを行うことを意味する。このように、フィルタ回路１０１の時定数が所望の値から大きくずれている場合においては、アップダウンカウンタ１０４のカウントアップ数を例えば上述の±７とするように、大きくすれば、短い時間で時定数自動調整が可能となる。

（第２の実施の形態）
図４は、本発明の第２の実施の形態に係る時定数自動調整回路のブロック図である。

この時定数自動調整回路２００は、クロック信号を入力されるフィルタ回路１０１と、このフィルタ回路１０１の出力の位相と上記クロック信号の位相とを比較する位相比較回路１０２と、この位相比較回路１０２の出力を入力とする３つ以上のコンパレータ１０３−１、１０３−２、〜１０３−ｎと、これらコンパレータの出力を入力とするアップダウンカウンタ１０４と、このアップダウンカウンタ１０４の出力に基づいて上記フィルタ回路１０１の時定数を制御する制御回路１０５と、アップダウンカウンタ用の周波数可変クロック回路２０１と、を備える。この時定数自動調整回路２００が上記第１の実施形態と異なるのは、アップダウンカウンタ用の周波数可変クロック回路２０６を有する点である。

この周波数可変クロック回路２０６には、コンパレータ１０３−１，１０３−２、〜、１０３−ｎの出力が供給されており、これらコンパレータの出力に応じてアップダウンカウンタ１０４の動作タイミングを指示するクロック周波数を変える機能を有する。

具体的には、位相比較回路１０２の出力の電圧が所望値Ｖ０から離れているほど周波数可変クロック回路２０６は高いクロック周波数を出力する。つまり、所望値Ｖ０から、より離れている電圧を参照信号とするコンパレータの出力が供給されるほど、周波数可変クロック回路２０６は高いクロック周波数を出力する。位相比較回路１０２の出力結果が最終的に所望値Ｖ０から大きくずれている場合に、アップダウンカウンタ１０４に供給される周波数可変クロック回路２０６の出力クロック周波数を高くすることにより、アップダウンカウンタ１０４の動作タイミングが早まり、位相比較回路１０２の出力を短時間で所望値Ｖ０にまで変化させることができる。したがって本発明のこの実施形態によれば、時定数自動調整に要する時間が短縮できる利点がある。

（第３の実施の形態）
図５は、本発明の第３の実施の形態に係る時定数自動調整回路のブロック図である。図５に示す時定数自動調整回路において、アップダウンカウンタ６０４はカウント数が０となった回数を数える０カウント数計数回路６０７と、この０カウント数計数回路６０７が所定の０カウント数を計数したとき、アップダウンカウンタ６０４へのクロックの供給を停止するとともに制御手段以外の回路を休止するＢＳ制御回路６０８を備えている。

上記第３の実施の形態で示したように位相比較回路６０２の出力が所定値（例えば第３の実施の形態のＶｒｅｆｋとＶｒｅｆｋ＋１の間の値）である場合にアップダウンカウンタに設定されるカウント数が０となり、０カウントが設定された回数が０カウント数計数回路６０７において計数される。

上記第３の実施の形態で示したように、カウント数が０となっている場合は位相比較回路６０２の出力が１ＬＳＢの範囲内で所望値にあることに相当しているため、カウント数が０である回数が所定回数、例えば位相比較回路６０２の出力が十分安定するまでの回数、を超えた時点で自動調整終了と判断し、アップダウンカウンタへのクロック供給を止めることによりその出力ビットを保持し、かつ、制御手段以外の回路を休止状態とする。

この実施の形態によれば、素子ばらつきが小さく、調整量が少なくてすむような集積回路において、その自動調整時間を短縮できるとともにより一層の低消費電力化が可能となる効果がある。

（第４の実施の形態）
図６は、本発明の第４の実施の形態に係る時定数自動調整回路の一部のブロック図である。図６において、アップダウンカウンタ７０４は、ビット初期化回路７０６を有しており、自動調整開始時にリセット信号が入力され、これによりその出力ビットが所定値に初期設定される。

一般に、素子ばらつきは正規分布しており、設計中心値付近（±σ）に、その６割以上が分布している。したがって、自動調整開始時にアップダウンカウンタの出力ビットを不定状態とせず、例えばばらつきのない場合に所望の時定数が得られるようなビットに設定することより、高い確率で初期状態と終状態とが近い値に設定されることになる。本発明のこの実施形態によれば、自動調整に要する時間を短縮することが可能な時定数自動調整回路を得られる効果がある。

（第５の実施の形態）
図７は、本発明の第５の実施の形態に係る時定数自動調整回路の一部のブロック図である。この実施形態においては、図７に示すように、位相比較回路８０２の出力部を自動調整開始時に入力されるリセット信号により所定の値に設定する。

上記第４の実施形態の場合と同様に、位相比較回路の出力も、例えば自動調整開始時に所望値Ｖ０と設定することにより、高い確率で初期状態と終状態とが近い値に設定されることになり、自動調整時間の短縮が可能となる効果がある。

（第６の実施の形態）
図８は、本発明の第６の実施形態に係る時定数自動調整回路の一部のブロック図である。図８において各コンパレータ９０３−１〜９０３−ｎで比較される参照信号の値が、アップダウンカウンタに設定されたカウント数ｍに対して、位相比較回路の所望出力レベルからｍ／２ ＬＳＢ離れた値に設定されている。つまり、位相比較回路の出力をＶＰＤとしたときに、２つの参照信号Ｖｒｅｆｋ−１、Ｖｒｅｆｋに対して、Ｖｒｅｆｋ−１＞ＶＰＤ＞Ｖｒｅｆｋの条件でアップダウンカウンタをｍｋカウントする設定がされている場合にＶｒｅｆｋ＝Ｖ０＋ｍｋ／２ ＬＳＢに設定される。ここでＶ０は位相比較回路９０２の所望値である。

図９に参照信号の数をＶｒｅｆ１〜Ｖｒｅｆ４の４つとし、参照信号の間の５区間に対応するアップダウンカウンタの出力ビット数のカウントアップ数が−７，−１，０，１，７と５種類設定された場合の制御フロー例を示す。
図９に示すように、所望値Ｖ０に対して、境界レベルＶｒｅｆ１はＶ０＋３ＬＳＢとＶ０＋４ＬＳＢの間にあり、境界レベルＶｒｅｆ２は、Ｖ０＋１ＬＳＢとＶ０の間にあり、境界レベルＶｒｅｆ３は、Ｖ０とＶ０−１ＬＳＢの間にあり、境界レベルＶｒｅｆ４は、Ｖ０−３ＬＳＢとＶ０−４ＬＳＢの間にある。
図において参照信号Ｖｒｅｆ１〜Ｖｒｅｆ４は、Ｖｒｅｆ１＞Ｖｒｅｆ２＞Ｖｒｅｆ３＞Ｖｒｅｆ４の関係となっており、それぞれ所望の値Ｖ０から±７／２ ＬＳＢ、±１／２ ＬＳＢ、０／２ ＬＳＢ（ただしこれは図示していない）離れた場所に設定されている。
つまり、所望の値Ｖ０から離れた値に対応する参照信号同士の間（領域）に対応するカウントアップ数であるほど多く設定されている。

ここで図中のＶ０−５ＬＳＢにある位相比較回路出力が所望値Ｖ０に調整されていく場合を考えると、本実施形態の設定では、図に矢印で示すにように３回の調整でＶ０に到達する。

もしＶｒｅｆ４が Ｖ０−５ＬＳＢの位置よりもＶ０から離れたところにある場合は、カウントアップ数を一律に１として行えば、Ｖ０−５ＬＳＢの点から１カウントずつ移動しなければならず、図中矢印で示すようにＶ０に達するまで５回分の調整回数が必要となり、本実施形態に比べて調整に時間がかかってしまう。

同様にＶ０−５ＬＳＢ以上離れている点からＶ０までの調整については、その点から１カウントずつＶ０に近づくよりも、最初に７カウントＶ０近づく方が、調整時間が短くて済む。Ｖ０−４ＬＳＢからの調整の場合は７カウント移動してから−１カウントずつ移動する場合も、１カウントずつ移動する場合も同じ調整回数である。一方、Ｖｒｅｆ１、Ｖｒｅｆ４をＶ０±７／２ＬＳＢよりも近い位置にしてしまうと、±１カウント移動する領域が７ＬＳＢ未満になってしまうため、±１カウント移動する領域の外側で±７カウント移動の繰り返しを生じてしまう場合が存在してしまう。

以上のことから、本実施形態のようにコンパレータの参照信号を設定することにより、調整時間の短い自動調整回路を実現することが可能である。ここで参照信号の値は厳密にｍ／２ ＬＳＢである必要はなく、参照信号の生成方法や要求される調整精度などにより、ｍ／２ ＬＳＢからずらしてもよい。

（第７の実施の形態）
図１５は、本発明の第７の実施形態に係る時定数自動調整回路のブロック図である。ここでは、位相比較回路１０２の出力と比較される参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２，・・・，Ｖｒｅｆｎが可変に構成されている。そのため、製造後にフィルタ回路の時定数を調整して、適用する通信システムに適応した時定数とすることができる。

帯域幅の違うシステムにおいてはそれぞれのシステムに用いるフィルタに要求される時定数が異なるが、本実施形態の時定数自動調整回路では参照信号電圧値を調整することにより、それぞれのシステムに対応した時定数に調整することが可能になる。また、異なるクロック周波数において同一の時定数を得たい場合には、そのクロック周波数に応じてコンパレータの参照信号電圧値を調整することにより、等しい自動調整結果を得ることができる。以上のことから幅広い範囲で本自動調整回路を用いること可能である。

図１６は可変参照電圧発生回路の一例を示した回路図である。この可変参照電圧発生回路は、可変抵抗器を直列に接続したものである。これらの可変抵抗器としては、連続的に抵抗値が変化する素子を用いても、固定抵抗とスイッチを用いて離散的に抵抗値が変化する回路を用いてもよい。

例えば、製造後の時定数が所望値よりも大きくずれしまう場合は、参照電圧の最大電圧と最小電圧との差が大きくなるように、参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２，・・・，Ｖｒｅｆｎの値を設定すればよい。

また例えば、Ｖｒｅｆ１，Ｖｒｅｆ２，・・・，Ｖｒｅｆｎを一律に増やしたり減らしたりすることで、異なるクロック周波数において同等の時定数を得ることができる。

（第８の実施の形態）
図１７は本発明の第８の実施形態に係る制御回路１５０５の一例を示す回路図である。

制御回路１５０５は図１の制御回路１０５と置き換えてもよい。制御回路１５０５では、可変抵抗器とスイッチが直列に接続された組が並列に接続されている。各スイッチはアップダウンカウンタ１０４の出力信号によって制御される。各スイッチはアップダウンカウンタ１０４の出力信号の各ビットに対応づけられている。

複数の参照電圧間の差や比は、クロック信号の周波数や通信システムの種類などに応じて決めればよい。

例えば、あるクロック信号周波数（ｆｃｌｋ１）に対して位相差がθ１となるよう調整する場合に、別のクロック信号周波数（ｆｃｌｋ２）において同じ時定数を得る場合には違う位相差θ２が得られるよう調整したい場合、以下のように調整を行えばよい。 図１８は時定数が可変であるフィルタ回路１０１の周波数特性の一例を示す線図である。フィルタ回路１０１の周波数特性が時定数毎に実線、破線、点線で描かれている。実線が現在の状態を示しているものとする。また、その状態からアップダウンカウンタ１０４の出力ビット値を１ビット増やすとその左の点線で描かれている曲線に、周波数特性が遷移するものとする。

ここではクロック周波数ｆｃｌｋ１における実線と点線の位相差Ｄθ１は、クロック周波数ｆｃｌｋ２における実線と点線の位相差Ｄθ２よりも大きい。したがって、クロック周波数がｆｃｌｋ１である場合は、参照電圧間の差や比を、クロック周波数がｆｃｌｋ２である場合よりも大きく設定すればよい。また、クロック周波数ｆｃｌｋ１における１ビット分の変化に相当する位相方向の周波数特性シフト量は、クロック周波数ｆｃｌｋ２におけるそれよりも小さく設定してもよい。これらは異なるクロック信号周波数において同一の調整結果を得るためだけに限らず、本提案の種々の調整の際にも適用することができる。

（第９の実施の形態）
図１９は本発明の第９の実施形態に係る時定数自動調整回路のブロック図である。本実施形態の時定数自動調整回路は加減算器１４０６を備える。アップダウンカウンタ１４０４の出力は加減算器１４０６へ入力される。加減算器１４０６はアップダウンカウンタ１４０４の出力値に任意のビット値ｎを加算あるいは減算するものである。加減算器１４０６の出力は制御回路１４０５へ入力される。

ビット値ｎは例えば、第８の実施の形態で述べたような方法でクロック信号の周波数に基づいて定めればよい。図２０に時定数が可変であるフィルタ回路の周波数特性の一例を示す線図を示す。このように、アップダウンカウンタ１４０４の出力値にｎビットを加算すると周波数特性を表す曲線が位相方向の正の向きにシフトする。

（第１０の実施の形態）
図１０は、本発明の第１０の実施形態に係る時定数自動調整回路１１００とこの回路により時定数を制御されるフィルタ回路１１０９からなるフィルタ回路のブロック図である。

時定数自動調整回路１１００は、クロック信号を入力されるフィルタ回路１１０１と、このフィルタ回路１１０１の出力の位相と上記クロック信号の位相とを比較する位相比較回路１１０２と、この位相比較回路１１０２の出力を入力とする３つ以上のコンパレータ１１０３−１、１１０３−２、〜１１０３−ｎと、これらコンパレータの出力を入力とするアップダウンカウンタ１１０４と、このアップダウンカウンタ１１０４の出力に基づいて上記フィルタ回路１１０１の時定数を制御する制御回路１１０５とから成る。

上で述べた時定数自動調整回路をマスター回路とし、実際に使用するフィルタ回路１１０９をスレーブ回路としたマスタースレーブの構成をとることにより、時定数のばらつきの少ないフィルタ回路を構成できる。ここでマスター回路とスレーブ回路は同一である必要はなく、その時定数を決める構成要素が同じ種類の素子の組み合わせで構成されていればよい。このように構成したフィルタ回路を無線端末に用いることができる。

本発明によるフィルタ回路は、図１０に示すようにマスタースレーブ構成を取らなくても実現可能である。

図１１は、マスタースレーブ構成を取らず、時定数自動調整したフィルタ回路を、調整後に自動調整ループから切り離し、実際のフィルタ回路として用いる例である。

このフィルタ回路システム１２００は、クロック発振器１２０６の出力信号を入力されるフィルタ回路１２０１と、このフィルタ回路１２０１の出力の位相と上記クロック信号の位相とを比較する位相比較回路１２０２と、この位相比較回路１２０２の出力を入力とする３つ以上のコンパレータ１２０３−１、１２０３−２、〜１２０３−ｎと、これらコンパレータの出力を入力とするアップダウンカウンタ１２０４と、このアップダウンカウンタ１２０４の出力に基づいて上記フィルタ回路１２０１の時定数を制御する制御回路１２０５とから成る。上記フィルタ回路１２０１は、フィルタ回路１２０１と他の構成との接続を切り替える、スイッチφ１とスイッチφ２を備えることにより、時定数調整用のフィルタ回路として動作すると共に、本来のフィルタ回路としても動作するようになっている。本実施の形態では具体的には、スイッチφ１はフィルタ回路１２０１の入力側でフィルタ回路システム１２００の外部からの入力線Ｓｉｎと繋がり、出力側でフィルタ回路システム１２００の外部への出力線Ｓｏｕｔと繋がる。つまり、スイッチφ１の接続・切断によってフィルタ回路１２０１の外部との接続・切断が為される。また、スイッチφ２はフィルタ回路１２０１の入力側でフィルタ回路システム１２００のクロック発振器１２０６と繋がり、出力側でフィルタ回路システム１２００の位相比較回路１２０２と繋がる。つまり、スイッチφ２の接続・切断によってフィルタ回路１２０１の自動調整ループの接続・切断が為される。本実施の形態では自動調整中はスイッチφ２がオンとなり、実際のフィルタ回路として使用するときはスイッチφ１がオンになる。いずれの場合も今までに述べた時定数自動調整回路を用いているため、調整時間の短いフィルタ回路が得られる効果がある。

（第１１の実施の形態）
図１４は、本発明による時定数自動調整回路を用いたフィルタ回路を無線通信端末の受信部に用いた一実施形態のブロック図である。この実施形態の無線通信端末受信部１５００は、アンテナ１５０１、低雑音増幅器１５０２、直交復調器１５０３Ｉ，１５０３Ｑ、フィルタ回路１５０４ａ，１５０４ｂ、及びＡ／Ｄ＋ＤＳＰ１５０５により構成される。

フィルタ回路１５０４ａ，１５０４ｂとして、上述の図１０や図１１に示したフィルタ回路を用いることにより、無線通信端末の受信部を構成する。

この端末のフィルタ回路１５０４ａ，１５０４ｂに上述のような本発明による時定数自動調整回路を用いたフィルタ回路を用いることにより、フィルタ回路の時定数自動調整を行う場合の調整時間が短い無線通信端末を実現可能である。この実施態様の他にも、例えば送信機や複数回周波数変換を行う受信機（送信機）に本発明の時定数自動調整回路を用いたフィルタ回路を用いるなど様々な応用が可能である。

本発明の第１の実施の形態に係る時定数自動調整回路のブロック図。 本発明の第１の実施の形態に係る時定数制御手段の一例を示す図。 本発明の第１の実施の形態に係る時定数制御手段の一例を示す図。 本発明の第２の実施の形態に係る時定数自動調整回路のブロック図。 本発明の第３の実施の形態に係る時定数自動調整回路の一部のブロック図。 本発明の第４の実施の形態に係るリセット機能付きアップダウンカウンタのブロック図。 本発明の第５の実施の形態に係る位相比較回路のリセット機能のブロック図。 本発明の第６の実施の形態に係る時定数自動調整回路の一部のブロック図。 本発明の第６の実施の形態に係る自動調整の動作を説明するための図。 本発明の第７の実施の形態に係る時定数自動調整回路つきフィルタ回路のブロック図。 本発明の第１０の実施の形態に係る時定数自動調整回路つきフィルタ回路のブロック図。 本発明の第１の実施の形態に係る時定数可変フィルタの周波数特性の一例を示す図。 本発明の第１の実施の形態に係る時定数制御手段に使用される位相比較回路の入出力特性の一例を示す図。 本発明の第１１の実施の形態に係る無線通信端末受信部の構成例を示す図。 本発明の第７の実施の形態に係る時定数自動調整回路のブロック図。 本発明の第７の実施の形態に係る可変参照電圧発生回路の一例を示す図。 本発明の第８の実施の形態に係る制御回路の一例を示す図。 本発明の第８の実施の形態に係る時定数可変フィルタの周波数特性の一例を示す図。 本発明の第９の実施の形態に係る時定数自動調整回路のブロック図。 本発明の第９の実施の形態に係る時定数可変フィルタの周波数特性の一例を示す図。

符号の説明

１００，２００，８００，１１００・・・時定数自動調整回路、
１０１，８０９，１１０１，１１０９，１５０４ａ，１５０４ｂ・・・フィルタ回路、
１０２，６０２，８０２，９０２，１２０２・・・位相比較回路、
１０３−１，１０３−２〜，１０３−ｎ，６０３−１，６０３−ｎ，９０３−１，〜、９０３−ｎ，１１０３−１，〜，１１０３−ｎ，１２０３−１，〜，１２０３−ｎ・・・コンパレータ、
１０４，６０４，７０４，９０４，１１０４，１２０４・・・アップダウンカウンタ、
１０５，１１０５・・・制御回路、
２０６・・・周波数可変クロック回路、
６０２，８０２，１１０２，１２０２・・・位相比較回路、
６０７・・・０カウント数計数回路、
６０８・・・クロック制御回路、
７０６ビット初期化回路、
１２００・・・フィルタ回路システム、
１５００・・・無線通信端末受信部、
１５０１・・・アンテナ、
１５０２・・・低雑音増幅器、
１５０３Ｉ，１５０３Ｑ・・・直交復調器。

Claims (12)

1. 時定数を変化させることが可能であり、入力されるクロック信号の位相を変えて出力するフィルタ回路と、
   このフィルタ回路の出力と前記クロック信号の位相を比較し、前記フィルタ回路の出力と前記クロック信号の位相の差に応じた電圧を出力する位相比較回路と、
   この位相比較回路の出力電圧を、各々異なる複数の参照信号と各々比較する少なくとも３つのコンパレータと、
   これらコンパレータの出力結果に応じて予め設定された少なくとも３種類の異なる値のいずれかに対応したカウント数分だけ、出力ビット数をカウントアップ又はカウントダウンするアップダウンカウンタと、
   このアップダウンカウンタの前記出力ビット数に応じて前記フィルタ回路の前記時定数を変化させる制御回路と、を備え
   前記参照信号の値が、前記アップダウンカウンタに設定されたカウント数ｍに対して、前記位相比較回路の所望出力レベルからｍ／２ ＬＳＢ離れた値に設定されていることを特徴とする時定数自動調整回路。
2. 前記位相比較回路出力の電圧が前記所望の値から離れているほど高い周波数で動作クロックを出力する周波数可変クロック回路を更に有し、
   前記アップダウンカウンタは、前記周波数可変クロック回路が出力する前記動作クロックが示す動作タイミングで動作することを特徴とする請求項１記載の時定数自動調整回路。
3. 前記アップダウンカウンタは前記出力ビット数が０となった回数をカウントする０カウント計数回路を備え、この０カウント計数回路がカウントした値が所定数となるとき、前記位相比較回路、前記コンパレータ、前記アップダウンカウンタ及び前記制御回路の少なくとも１つを休止させることを特徴とする請求項１又は２に記載の時定数自動調整回路。
4. 前記アップダウンカウンタは、このアップダウンカウンタの前記出力ビット数を所定の値に設定するビット初期化回路を有することを特徴とする請求項１乃至３のいずれか１記載の時定数自動調整回路。
5. 前記位相比較回路の前記出力電圧を所定の値に設定する初期電圧値設定手段を、更に有することを特徴とする請求項１乃至４のいずれか１記載の時定数自動調整回路。
6. 少なくとも３つの前記コンパレータは、
   前記位相比較回路の出力電圧を、第１の参照信号と比較する第１のコンパレータ、
   前記位相比較回路の出力電圧を、前記第１の参照信号よりも前記所望の値から離れた第２の参照信号と比較する第２のコンパレータ、
   前記位相比較回路の出力電圧を、前記第２の参照信号よりも前記所望の値から離れた第３の参照信号と比較する第３のコンパレータ、を含み、
   前記アップダウンカウンタは、前記位相比較回路の出力電圧が前記第２の参照信号と前記第３の参照信号との間であるときに前記出力ビット数を、前記位相比較回路の出力電圧が前記第１の参照信号と前記第２の参照信号との間であるときにカウントする前記出力ビット数よりも多くカウントすることを特徴とする請求項１乃至５のいずれか１記載の時定数自動調整回路。
7. 請求項１乃至６のいずれか１記載の時定数自動調整回路により時定数を制御されるフィルタ回路を有してなるフィルタ回路システム。
8. 時定数を変化させることが可能であり、入力されるクロック信号の位相を変えて出力するフィルタ回路と、
   このフィルタ回路の出力と前記クロック信号の位相を比較し、前記フィルタ回路の出力と前記クロック信号の位相の差に応じた電圧を出力する位相比較回路と、
   この位相比較回路の出力電圧を、各々異なる複数の参照信号と各々比較する少なくとも３つのコンパレータと、
   これらコンパレータの出力結果に応じて予め設定された少なくとも３種類の異なる値のいずれかの出力ビット数をカウントアップ又はカウントダウンするアップダウンカウンタと、
   このアップダウンカウンタの前記出力ビット数に応じて前記フィルタ回路の前記時定数を変化させる制御回路と、
   前記フィルタ回路への前記クロック信号の入力および前記フィルタ回路からの前記位相比較回路への出力を接続・切断するスイッチと、を備え
   前記参照信号の値が、前記アップダウンカウンタに設定されたカウント数ｍに対して、前記位相比較回路の所望出力レベルからｍ／２ ＬＳＢ離れた値に設定されていることを特徴とする時定数自動調整回路。
9. 前記請求項７記載のフィルタ回路システム又は前記請求項８記載の時定数自動調整回路を有することを特徴とする無線端末。
10. 前記複数の参照信号それぞれが可変であることを特徴とする請求項１記載の時定数自動調整回路。
11. 前記制御回路における入力と出力との関係が可変であることを特徴とする請求項１記載の時定数自動調整回路。
12. 前記アップダウンカウンタの前記出力ビット数に任意の値を加算あるいは減算して前記制御回路へ供給することを特徴とする請求項１記載の時定数自動調整回路。

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