JP4467717B2

JP4467717B2 - Main electrode short-circuit type semiconductor device

Info

Publication number: JP4467717B2
Application number: JP2000174658A
Authority: JP
Inventors: 高幸関谷; 実人三好; 義雄寺澤
Original assignee: NGK Insulators Ltd
Current assignee: NGK Insulators Ltd
Priority date: 2000-06-12
Filing date: 2000-06-12
Publication date: 2010-05-26
Anticipated expiration: 2020-06-12
Also published as: JP2001358329A

Description

【０００１】
【発明の属する技術分野】
本発明は高速スイッチング動作するゲートターンオフサイリスタ（以下GTOサイリスタと略称）およびバイポーラトランジスタに関するものである。
【０００２】
【従来の技術】
GTOサイリスタは電力制御用として広く用いられており、例えば以下のような文献に記載されている。
1. B. J. Baliga et al.: "The Evolution of Power Technology"
IEEE Trans. ED-31, 157 (1984)
２. B. J. Baliga: "Modern Power Device", John Wiley Sons, 350 (1987)
3. M. Ishidoh et al.: "Advanced High Frequency GTO",
Proc. ISPSD, 189 (1988)
4. T.Yatsuo,et al.:”Desigh Considerations for Large Current GTO”,
PESC’88 Record,895(1988)
5. O.Hashimoto,et al.:”4.5kV 3kA High Power Revers Conducting
Gate Turn-Off Thyristor”, PESC’88 Record,915(1988)
【０００３】
上述した従来のGTOサイリスタでは、より大きな電流を逆ゲート電圧印加により遮断する目的で、幅が約数十〜数百μｍのユニットデバイスを多数個並列に配置した大口径デバイス構造となっている。また、高速ターンオフ動作を得るために、金、白金などを拡散させたり、電子線やプロトン照射によってキャリアのライフタイムを制御する方法を採用することも提案されている。
また、上述した従来のGTOサイリスタの基本構造は導電型が交互に異なるpnpn４層の半導体で構成されている。したがって、ゲート・カソード間に逆ゲート電圧を印加しなくても、アノード・カソード間印加電圧を阻止できる長所を有している。したがって、突発的にゲート回路が誤動作して逆ゲート印加電圧がゼロになっても、オフ状態を持続できるので、信頼性の高いノーマリオフ型スイッチング素子となり得る。しかし、その反面、以下に述べる短所を有している。
【０００４】
【発明が解決しようとする課題】
上述した従来のユニットデバイスを多数個並列に配置した大口径のGTOサイリスタでは、各ユニットデバイスのゲート領域からゲート電極リード線取り出し点までの距離が長くなり、各ユニットデバイスのゲート領域からゲート電極リード線までのゲート層の抵抗を無視することができない。すなわち、ターンオフ時にベース領域内のキャリアは各ユニットデバイスのゲート領域を通ってゲート電極リード線取り出し点に集中して大きな電流となり、そこからゲート回路に流出することになる。この大きなゲート電流によりゲート領域およびゲート回路では、ターンオフ用の逆ゲート電圧とは逆方向の電圧降下が生じ、この電圧降下によりターンオン動作が行なわれてしまい、小さなゲート電流で大きなアノード電流を高速遮断できないという問題がある。この問題を解決する目的で、ゲート領域の抵抗を小さくする方法として、従来のGTOサイリスタではゲート領域の不純物濃度を大きくしているが、ターンオン動作が遅くなり、大きなターンオン用ゲート電流を必要とする欠点がある。このように、従来のGTOサイリスタでは、ターンオンおよびターンオフ動作の両特性を共に改善することは困難である。
【０００５】
また、上述のように、オン状態において素子内に蓄積されていたキャリアの掃き出しが遅くなることに起因して、ターンオフ過程の終期に大きなテール電流が流れ、その結果として素子内でのターンオフ電力損失が大きくなり、高周波スイッチング素子として使用できないという問題もある。
【０００６】
このような問題を解決するために、キャリアのライフタイムを短く制御することにより、ターンオフ動作の高速化を図ることが提案されている。しかし、この方法ではオン抵抗が高くなり、素子内での電力損失が大きくなるという欠点がある。特に、大きな順方向印加電圧を阻止する目的でベース領域を厚くした高耐圧素子では、キャリアのライフタイムを短くするとオン抵抗が著しく大きくなるので、高耐圧、高周波GTOサイリスタの実現は困難である。
【０００７】
本発明の目的は、このような問題を解決するために、ターンオフ時に、ベース領域内の蓄積キャリアを、各ユニットデバイスに設けてある低抵抗のカソード短絡領域から直接カソード電極へ高速で掃き出すことにより、小さなゲート電流で大電流を高速スイッチングできるノーマリオフ型高耐圧・高周波スイッチング素子を提供することである。
【０００８】
【課題を解決するための手段】
本発明による主電極短絡型半導体装置は、一導電型の半導体基板の一方の表面に形成された反対導電型の制御領域と、この制御領域と接触するように形成された制御電極と、前記制御領域で囲まれる前記半導体基板の表面の中央部に形成された反対導電型の主電極短絡領域と、前記制御領域で囲まれた前記半導体基板と前記主電極短絡領域との間に形成され、前記半導体基板と同じ一導電型であるが不純物濃度が前記半導体基板よりも大きい空乏層抑止領域と、前記半導体基板の一方の表面側において前記制御領域のみに隣接して、制御領域との間にpn接合を形成する一導電型の半導体からなる一方の主電極領域と、この一方の主電極領域の表面および前記主電極短絡領域の表面とオーミック接触する一方の主電極と、前記半導体基板の他方の表面に形成された他方の主電極領域と、この他方の主電極領域とオーミック接触するように形成された他方の主電極とを具え、
前記一導電型の半導体基板の一方の表面に第１および第２の凹部を形成し、前記第１の凹部により囲まれている第１の島状領域の全周辺の底部表面から反対導電型不純物を熱拡散法で添加して前記制御領域を形成し、前記第１の島状領域の表面の中央部に形成された前記第２の凹部の底部表面から反対導電型の不純物および一導電型の不純物を熱拡散法で添加して前記主電極短絡領域および前記空乏層抑止領域を各々形成し、前記第１の島状領域に隣接する第２の島状領域の全周辺の底部表面から反対導電型不純物を熱拡散法で添加して第２の島状領域内に前記制御領域を形成し、この制御領域のみに隣接する前記一方の主電極領域を、一導電型半導体基板からなる前記第２の島状領域と、その表面に形成した一導電型の高不純物濃度領域とにより構成し、前記制御領域の不純物濃度および厚みを、前記第２の島状領域の周辺部からその内部に向かって減少させ、互いに対向する前記周辺部からの制御領域を中心部で連続させたことを特徴とするものである。
【００１０】
さらに、本発明による主電極短絡型半導体装置は、一導電型の半導体基板の一方の表面に形成された反対導電型の制御領域と、この制御領域と接触するように形成された制御電極と、前記制御領域で囲まれる前記半導体基板の表面の中央部に形成された反対導電型の主電極短絡領域と、前記制御領域で囲まれた前記半導体基板と前記主電極短絡領域との間に形成され、前記半導体基板と同じ一導電型であるが不純物濃度が前記半導体基板よりも大きい空乏層抑止領域と、前記半導体基板の一方の表面側において前記制御領域のみに隣接して、制御領域との間にpn接合を形成する一導電型の半導体からなる一方の主電極領域と、この一方の主電極領域の表面および前記主電極短絡領域の表面とオーミック接触する一方の主電極と、前記半導体基板の他方の表面に形成された他方の主電極領域と、この他方の主電極領域とオーミック接触するように形成された他方の主電極とを具え、
前記一導電型の半導体基板の一方の表面に、互いに隣接する第１および第２の島状領域を画成するように凹部を形成し、前記第１の島状領域の全周辺の底部表面から反対導電型不純物を熱拡散法で添加して前記制御領域を形成し、前記第１の島状領域の表面の中央部から前記半導体基板内に反対導電型の不純物および一導電型の不純物を熱拡散法で添加して前記主電極短絡領域および前記空乏層抑止領域を各々形成し、前記第１の島状領域に隣接する第２の島状領域の全周辺の底部表面から反対導電型の不純物を熱拡散法で添加して前記第２の島状領域内に前記制御領域を形成し、この制御領域のみに隣接している一導電型半導体基板からなる前記第２の島状領域およびその表面に形成した一導電型の高不純物濃度領域とにより前記一方の主電極領域を形成し、前記制御領域の不純物濃度および厚みを、前記第２の島状領域の周辺部からその内部に向かって減少させ、互いに対向する前記周辺部からの制御領域を中心部で連続させたことを特徴とする。
【００１１】
このような本発明による主電極短絡型半導体装置は、例えばカソード短絡型GTOサイリスタとして構成することができる。この本発明GTOサイリスタでは、ターンオフ用の逆ゲート電圧をゲート・カソード電極間に印加した場合、反対導電型のカソード短絡領域と反対導電型のゲート領域との間に介在する一導電型の半導体基板内および空乏層抑止領域内に高抵抗の空乏層が形成される。したがって、カソード短絡領域を通してのターンオフ用ゲート電流のバイパスは発生しないので、正常にターンオフ動作が行なわれる。しかも、カソード短絡領域と一導電型半導体基板との間に形成した一導電型半導体からなる空乏層抑止領域の不純物濃度を高くすることによって、大きな逆ゲート電圧の印加が可能となり、さらにターンオフ時に、ベース領域（n⁻）内の蓄積キャリアを低抵抗の前記カソード短絡領域から直接カソード電極へ掃き出すことにより、小さい逆ゲート電流で大電流を高速遮断できる高耐圧・高周波スイッチング素子を実現することができる。
さらに、本発明では、一導電型半導体からなる一方の主電極領域（カソード領域）は反対導電型の制御領域（ゲート領域）のみに隣接し、ベース領域には隣接していないので、ベース・ゲート領域間pn接合はアノード・カソード間順方向印加電圧により逆バイアスされ、ベース領域内に高抵抗の空乏層が形成される。したがって、逆ゲート電圧を印加しなくても、アノード・カソード間順方向印加電圧を阻止できるノーマリオフ型高耐圧・高周波スイッチング素子を実現することができる。
【００１２】
【発明の実施の形態】
図１は、本発明によるカソード短絡型GTOサイリスタの一実施例の構造を示すものである。図１において、Ａは断面図、Ｂはカソード、ゲートの各電極およびシリコン酸化膜を除去して示す平面図である。前記一導電型の半導体基板であるｎ型シリコン基板（n⁻）１１の一方の一様に平坦な表面に形成された反対導電型のゲート領域（p^＋）１２によって囲まれているｎ型シリコン基板（n⁻）１１の一方の表面の中央部に、ｐ型の主電極短絡領域、本例ではカソード短絡領域（p^＋）１３を、これらの両領域１２，１３がそれらの全周でほぼ等間隔となるように形成する。
【００１３】
本発明においては、このカソード短絡領域１３を囲むように、n型不純物濃度がシリコン基板１１のそれよりも大きいが、カソード短絡領域１３のそれよりも小さいｎ型の空乏層抑止領域（n）１４を形成する。この空乏層抑止領域１４は、カソード短絡領域１３を囲むように設けてあるので、本発明による半導体装置の製造プロセスにおいては、先ずシリコン基板１１内へn型不純物を熱拡散法を用いて添加して空乏層抑止領域１４を形成し、次に、同じく熱拡散法を用いてp 型不純物を空乏層抑止領域１４内へ添加して、カソード短絡領域１３を形成することができる。したがって、空乏層抑止領域１４内のn型不純物濃度は、カソード短絡領域（p^＋）１３との境界（接合）からシリコン基板（n⁻）１１との境界まで単調に減少している。
【００１４】
本実施例においては、ゲート領域（p^＋）１２の表面に、一方の主電極領域として、その表面でのn型不純物濃度が約１０^１９ｃｍ^−３以上と大きいカソード領域（n^＋）１５を形成する。また、シリコン基板１１の一方の表面のほぼ全体はシリコン酸化膜１６によって覆われているが、ゲート領域１２の上方のシリコン酸化膜を選択的に除去して、ゲート電極１７を形成すると共に、カソード短絡領域１３の表面およびカソード領域１５の表面の上方のシリコン酸化膜を選択的に除去して、一方の主電極としてカソード電極１８を設ける。本実施例では、カソード電極１８は、カソード領域１５及びカソード短絡領域１３の両表面でオーミック接触を構成できるアルミニウム（Al）で形成してある。さらに、シリコン基板１１の裏面には、他方の主電極領域として、その表面でのp型不純物濃度が約１０^１８ｃｍ^−３以上と大きいアノード領域（p^＋）１９を形成すると共に、このアノード領域とオーミック接触するように他方の主電極としてアノード電極２０を形成する。
【００１５】
上述したように、ゲート領域（ｐ^＋）１２とカソード短絡領域（ｐ^＋）１３との間にそれらと反対導電型の逆ゲート電圧阻止領域 (n⁻n)２１が形成されている。そして、カソード短絡領域１３の表面にはカソード電極１８およびゲート領域１２にはゲート電極１７がそれぞれ接続されている。したがって、ゲート・カソード間（ｐ^＋n⁻nｐ^＋接合）に、ゲート領域（ｐ^＋）が負電位となる逆ゲート電圧を、ゲートバイアス電源２２によって印加すると、ゲート領域（ｐ^＋）１２と逆ゲート電圧阻止領域（n⁻n）２１からなるｐ^＋n⁻n接合が逆バイアスされて、逆ゲート電圧阻止領域（n⁻n）２１内に空乏層が形成される。この空乏層によりゲート領域１２はカソード短絡領域１３に対して完全に包囲されているので、カソード短絡領域１３はゲート領域１２と電気的に高抵抗状態で絶縁される。したがって、カソード短絡領域１３を通してのターンオフ用ゲート電流のバイパスは発生しないので、正常なターンオフ動作が可能となる。
【００１６】
しかも、ベース領域（n⁻）１１（ｎ⁻型シリコン基板で構成されているので同じ符号で示す）内に蓄積されている正孔は、低抵抗であるカソード短絡領域１３を介してカソード電極１８へ直接、高速で掃き出される。したがって、ゲート回路を通してゲート・カソード間を流れる電流は小さくなり、ターンオフ用逆ゲート電圧の低下は起こらない。したがって、主電源２３によりアノード・カソード間に流れる大きなアノード電流を小さな逆ゲート電流で高速遮断することができるようになる。
【００１７】
また、ベース領域（n⁻）１１内の蓄積キャリアが迅速に掃き出されるので、テール電流に起因するスイッチング損失が小さくなり、最大スイッチング周波数を高くすることができる。また、本発明では、ターンオフ過程において、アノード電流はベース領域（n⁻）１１から低抵抗のカソード短絡領域１３へ流入し、直接カソード電極１８へ流出する。したがって、本発明では、〔０００４〕で述べたように、従来のGTOサイリスタにおいて問題となるゲート領域を通ってゲート電極へ流出するアノード電流に起因するゲート領域での電圧降下（ターンオフ用逆ゲート印加電圧とは逆方向）は発生しない。したがって、ゲート領域の不純物濃度を小さくしても、大きなアノード電流を遮断できる。このように、本発明では、ゲート領域の不純物濃度を小さくすることにより、小さな順方向ゲート電流で高速ターンオンし、かつ小さな逆ゲート電流で高速ターンオフする高性能GTOサイリスタを実現できる。
【００１８】
図１に示す本発明による半導体装置とは相違して、逆ゲート電圧阻止領域２１に空乏層抑止領域1４が形成されていない従来のカソード短絡型GTOサイリスタにおいては、アノード・カソード間の順方向最大阻止電圧を大きくするために、ベース領域（n⁻）１１を構成するシリコン基板の不純物濃度を小さくすると、低い逆ゲート電圧印加により、カソード短絡領域１３とゲート領域１２との間の逆ゲート電圧阻止領域
（n⁻）２１がピンチオフ（空乏層化）してしまう。その結果、カソード短絡領域（ｐ^＋）１３から逆ゲート電圧阻止領域２１へ拡散により流入する正孔は、ピンチオフした逆ゲート電圧阻止領域（n⁻）２１内の高電界によってゲート領域１２の方向へ加速され、大きな逆ゲート電流が流れることになる。したがって、ゲート・カソード間耐圧が低くなってしまう欠点がある。カソード短絡領域１３とゲート領域１２の間の逆ゲート電圧阻止領域（n⁻）２１の幅を、例えば３０μｍと広くしても、ベース領域（n⁻）の不純物濃度を２×１０¹³ｃｍ⁻ ³と小さくした場合、−１２Ｖの逆ゲート電圧で大きな逆ゲート電流が流れ始めてしまい、ゲート・カソード間耐圧は１２Ｖと低くなる。GTOサイリスタは、大きな逆ゲート電圧を印加することにより高速でターンオフ動作するので、ゲート・カソード間耐圧の増大はGTOサイリスタの高速化のための重要な技術課題である。
【００１９】
本発明では、ターンオフ過程において、ゲートバイアス電源２２によってゲート・カソード間に逆ゲート電圧が印加された場合に、ゲート領域１2とカソード領域１５で形成されるpn接合の逆方向最大阻止電圧よりも大きな逆ゲート電圧で、ゲート領域１2とカソード短絡領域１3との間の逆ゲート電圧阻止領域（n⁻n）２１がピンチオフするように、不純物濃度がｎ型シリコン基板（n⁻）１１のそれよりも大きい空乏層抑止領域（n）1４を形成したことを特徴としている。
【００２０】
すなわち、逆ゲート電圧印加により、ゲート領域１２とカソード短絡領域１３との間の逆ゲート電圧阻止領域（n⁻n）２１に形成される空乏層はカソード短絡領域１３に向かって拡がるが、不純物濃度の大きな空乏層抑止領域１４内での空乏層の拡がりは狭くなり、大きな逆ゲート電圧が印加されてもカソード短絡領域１３までは空乏層が拡がることはない。このように、本発明においては、ゲート・カソード間に大きな逆ゲート電圧が印加されても、逆ゲート電圧阻止領域（n⁻n）２１を通って大きな逆ゲート電流が流れることはない。
【００２１】
したがって、大きな逆ゲート電圧印加により、ゲート領域１２とカソード領域１５からなるpn接合を高速で空乏層化できる。その結果、ゲート領域１２を通ってカソード領域１５に流入していたアノード電流はベース領域１１から空乏層抑止領域１４を通って低抵抗のカソード短絡領域１３へ流入し、そこから直ちにカソード電極１８へ流出する。したがって、カソード短絡領域１３と空乏層抑止領域１４で形成されるpn接合は、主電源２３によってアノード・カソード間に印加される順方向電圧により逆バイアスされるので、カソード短絡領域１３から逆ゲート電圧阻止領域（n⁻n）２１内へ正孔は流入しない。したがって、ゲート領域１２とカソード領域１５からなるpn接合を空乏層化する以前に、逆ゲート電圧阻止領域（n⁻n）２１において、空乏層がカソード短絡領域１３まで拡がらなければ、逆ゲート電圧を高くしても、逆ゲート電圧阻止領域（n⁻n）２１を通って大きな逆ゲート電流は流れない。
【００２２】
このように本発明では、大きな逆ゲート電圧印加により、ゲート領域１２とカソード領域１５からなるpn接合を高速で空乏層化し、かつベース領域１１内の蓄積キャリアを低抵抗のカソード短絡領域１３から直接カソード電極１８へ掃き出すことにより、大電流を高速で遮断できる高耐圧・高周波GTOサイリスタを実現できることを特徴としている。
【００２３】
図２は、カソード短絡領域１３との境界（接合）における空乏層抑止領域（n）１４の不純物濃度N_J（横軸）と、ゲート・カソード間耐圧（縦軸）との関係を示すものである。ここに、ゲート領域１２とカソード短絡領域１３との間の逆ゲート電圧阻止領域（n⁻n）２１の構造として、n⁻層の不純物濃度を２×１０^１３ｃｍ^−３、n層の厚みを８〜１０μｍ及び逆ゲート電圧阻止領域（n⁻n）２１の幅を１５μｍとした場合である。本例から、空乏層抑止領域（n）１４の不純物濃度N_J がn⁻層の不純物濃度２×１０^１３ｃｍ^−３である場合、すなわち空乏層抑止領域１４を形成しない場合、ゲート・カソード間耐圧は4Ｖであるが、不純物濃度N_Jを増大するに従ってゲート・カソード間耐圧は増大し、不純物濃度N_Jを５×１０^１４ｃｍ^−３以上にすると約５倍以上にゲート・カソード間耐圧を増大できることが示される。
【００２４】
図３は、空乏層抑止領域１４の不純物濃度N_J（横軸）とアノード・カソード間耐圧（縦軸）との関係を示すものである。ここに、図１に示す実施例において、ベース領域（n⁻）１１を薄くしても高耐圧が得られるように、ベース領域（n⁻）１１とアノード領域（ｐ^＋）１９との間にｎ型不純物濃度がベース領域（n⁻）１１のそれよりも大きいn層を形成した場合のカード短絡領域（ｐ^＋）１３、空乏層抑止領域（n）１４およびベース領域（n⁻）１１からなるｐ^＋n n⁻ n接合のアノード・カソード間耐圧である。ベース領域（n⁻）１１の不純物濃度を２×１０^１３ｃｍ^−３および厚みを１７０μｍ、空乏層抑止領域（n）１４の厚みを約８μｍにした場合である。図３から、空乏層抑止領域１４の不純物濃度N_Jを５×１０^１５ｃｍ^−３よりも大きくすると、アノード・カソード間耐圧が急激に低下することがわかる。したがって、本発明においては、空乏層抑止領域１４の不純物濃度N_Jは５×１０^１４ｃｍ^−３〜５×１０^１５ｃｍ^−３とするのが好適であることがわかる。
【００２５】
図４は、空乏層抑止領域１４を形成した場合と、形成しない場合におけるゲート・カソード間耐圧（縦軸）と逆ゲート電圧阻止領域（n⁻n）２１の幅（横軸）との関係を示している。ここに、ベース領域（n⁻）１１の不純物濃度を２×１０^１３ｃｍ^−３、空乏層抑止領域１４の不純物濃度N_Jおよび厚みをそれぞれ１．８×１０^１５ｃｍ^−３および約８μｍにした場合である。図３により、本発明では、空乏層抑止領域１４を持たない従来素子に比べてゲート耐圧を約１０倍以上大きくできることが示される。
【００２６】
したがって、逆ゲート電圧が−２０Ｖでターンオフ時間が１４μｓとなる本実施例において、−５０Ｖという大きな逆ゲート電圧を印加した場合、ターンオフ時間を約２μｓと約１／７に短縮することができた。また、ベース領域１１内の蓄積キャリアは、主電流通路に隣接しているカソード短絡領域１３から直接カソード電極１８へ掃き出されるので、テール電流はほぼ無視できる程度まで小さくなると共にターンオフ用のゲート電流も従来の約１／５と著しく低減できた。このように、本発明により、小ゲート電流で高周波動作する高性能スイッチング素子を実現できる。
【００２７】
図５ＡおよびＢは、本発明の第２の実施例を示す断面図および平面図である。n型シリコン基板（n⁻）１１の一方の表面に第１および第２の凹部３１および３２を、第１の凹部３１により囲まれている第１の島状領域3３の表面の中央部に第２の凹部３2が位置するように形成する。これら第１の凹部３１および第２の凹部32の底部表面からp 型不純物を熱拡散法で添加して、ゲート領域(p^＋）１2及びカソード短絡領域（p^＋）１3を両領域がそれらの全周でほぼ等間隔となるように形成する。また、第１の島状領域3３に隣接する第２の島状領域３４を形成して、この第２の島状領域３４の全周辺の底部表面からp 型不純物を熱拡散法で添加して、ゲート領域(p^＋）１2をn型シリコン基板（n⁻）１１の内部に形成する。この場合、ゲート領域(p^＋）１2の不純物濃度および厚みは、第２の島状領域３４の周辺部から内部に向かって減少し、対向する周辺部からのゲート領域(p^＋）１2は中心部で連続していることを特徴としている。このようにゲート領域を構成することによって、高速ターンオン動作するGTOサイリスタを実現できる。
【００２８】
また、カソード領域となる前記一方の主電極領域は、ゲート領域(p^＋）１2のみに隣接している不純物濃度の小さいｎ型シリコン基板（n⁻）１１から成る第２の島状領域３４と、その表面に形成したｎ型高不純物濃度領域（n^＋）１５とにより構成されている。したがって、ゲート・カソード電極間に形成されるp^＋n⁻ n^＋接合の耐圧、すなわちゲート耐圧は、図１に示した第１の実施例のそれよりも大きくなる。したがって、第１の実施例よりも大きな逆ゲート電圧を印加して、より高速にターンオフ動作するGTOサイリスタを実現できる。
【００２９】
上述した図５に示す本発明の第２の実施例の他の製作法として、エピタキシャル成長技術を用いて製作した本発明の第３の実施例の断面構造および平面構造を図６ＡおよびＢに示す。最初に一導電型の半導体基板（n⁻）１１の一方の一様に平坦な表面に、空乏層抑止領域（n）１４、カソード短絡領域（p^＋）１３、ゲート領域（p^＋）１２および高速ターンオン用として不純物濃度と厚みがそれぞれ小さいゲート領域（p）４１をゲート領域（p^＋）１２の間に形成する。その後、この半導体基板（ｎ⁻）１１の表面に，導電型がベース領域（n⁻）１１と同じｎ型のエピタキシャル成長層（n）４２を形成し、さらにその表面にカソード領域を構成するｎ型高不純物濃度領域（n^＋）１５を形成した後、図６に示すように第１および第２の凹部３１および３２を形成して第１および第２の島状の領域３３および３４を設ける。エピタキシャル成長層（n）４２の不純物濃度をベース領域（n⁻）１１のそれよりも大きくしておけば、エピタキシャル成長層（n）４２はカソード短絡領域（p^＋）１３を囲む空乏層抑止領域（n）１４として作用する。また、第２の実施例の場合と同様に、カソード領域を構成するｎ型のエピタキシャル成長層（n）４２の不純物濃度を小さくすれば、第１の実施例よりも大きな逆ゲート電圧を印加して、より高速にターンオフ動作するGTOサイリスタを実現できる。
【００３０】
本発明の第４の実施例の断面構造を図７に示す。本実施例は、図５に示した第２の実施例において、第１の島状領域３４に第２の凹部３２を形成する代わりに、第１の島状領域の表面の中央部からｎ型シリコン基板（n⁻）１１内へ不純物を熱拡散法を用いて添加して、空乏層抑止領域１４およびカソード短絡領域１３を形成したこと以外は、第２の実施例と同じである。本実施例では、カソード電極18とオーミック接触するカソード短絡領域（p^＋）１３およびカソード領域（n^＋）１５の両表面が同一面にあるので、放熱特性の良い金属板より成るカソード電極１８を圧接し易い構造になっている。
【００３１】
スイッチング素子の適用範囲に依存して、スイッチング速度よりも、低オン抵抗を必要とする場合は、半導体基板内にカソード短絡領域を有しない従来のユニット素子（例えば図５に示すカソード領域を有する第２の島状領域３４）をカソード短絡領域を有する第１の島状領域（例えば図５の３３）の間に１個以上並列に配置して、オン抵抗を低減する。
【００３２】
本発明は上述した実施例のみに限定されるものではなく、幾多の変更や変形が可能である。例えば、図１に示した第１の実施例において、アノード領域（p^＋）１９の一部分をｎ型半導体層（n^＋）としたアノード短絡構造とすれば、ベース領域（n⁻）11内に蓄積された伝導電子をアノード電極へ高速で掃き出せるので、より高速なターンオフ動作を実現できる。
【００３３】
また、以上述べた実施例では、主電極短絡型半導体装置をGTOサイリスタとして構成したが、図８に示すように、他方の主電極領域としてアノード領域（p^＋）をｎ型不純物濃度の大きいコレクタ領域（n^＋）１９に変えれば、バイポーラトランジスタとなる。この場合、各部の名称は、GTOサイリスタでのアノード、カソード、ゲートおよびベース領域（n⁻）１１の各名称をそれぞれコレクタ、エミッタ、ベースおよびコレクタ領域と称する以外は、上述したカソード短絡型GTOサイリスタの実施例でのそれらと同じである。
【００３４】
また、コレクタ・エミッタ間およびベース・エミッタ間への電圧印加方法は、カソード短絡型GTOサイリスタの場合と同じである。したがって、エミッタ短絡型バイポーラトランジスタでの本発明の作用と効果は、上述したカソード短絡型GTOサイリスタの場合と同じである。従来のバイポーラトランジスタでは、オン状態において、ベース・エミッタ間（GTOサイリスタでのゲート・カソード間）への順バイアス電圧印加により、コレクタ領域（n⁻）１１内に多量のキャリアが蓄積されるので、オン抵抗を他の素子に比較して著しく減少できるが、ターンオフ動作が遅くなるという短所がある。一方、本発明のエミッタ短絡型バイポーラトランジスタでは、ベース・エミッタ間に大きな逆ベース電圧を印加して、コレクタ領域（n⁻）内に蓄積された多量のキャリアをエミッタ短絡領域から高速で掃き出せる。したがって、他の素子に比較してオン抵抗が著しく小さい高速バイポーラトランジスタを実現できる。
【００３５】
pn接合へのバイアス電圧印加により、スイッチング動作を制御する本発明での半導体装置では、各領域の導電型を反対導電型にして、各主電極および制御電極に印加する電位を逆電位にすれば、上述した本発明実施例の場合と同様な作用と効果が得られる。
【図面の簡単な説明】
【図１】ＡおよびＢは、本発明によるカソード短絡型GTOサイリスタの第１の実施例の構造を示す断面図および平面図である。
【図２】ゲート・カソード間耐圧の不純物濃度依存性を示す。
【図３】アノード・カソード間耐圧の不純物濃度依存性を示す。
【図４】従来素子および本発明による素子のゲート・カソード間耐圧の逆ゲート電圧阻止領域の幅依存性を示す。
【図５】ＡおよびBは、本発明によるカソード短絡型GTOサイリスタの第２の実施例の構造を示す断面図および平面図である。
【図６】ＡおよびＢは、エピタキシャル成長技術を用いて製作した本発明の第３の実施例の構造を示す断面図および平面図である。
【図７】本発明によるカソード短絡型GTOサイリスタの第４の実施例の構造を示す断面図である。
【図８】ＡおよびＢは、バイポーラトランジスタとして構成した本発明による半導体装置の第５の実施例の構造を示す断面図および平面図である。
【符号の説明】
１１シリコン基板（ベース領域）、１２制御（ゲート）領域、１３主電極（カソード）短絡領域、１４空乏層抑止領域、１５一方の主電極領域（カソード領域）、１６シリコン酸化膜、１７制御（ゲート）電極、１８一方の主電極（カソード電極）、１９他方の主電極領域（アノード領域）、２０他方の主電極（アノード電極）、２１逆ゲート電圧阻止領域、２２ゲートバイアス電源、２３主電源、３１第１の凹部、３2 第２の凹部、３３第１の島状領域、３４第２の島状領域、４１制御（ゲート）領域、４２エピタキシャル成長層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a gate turn-off thyristor (hereinafter abbreviated as GTO thyristor) and a bipolar transistor that perform high-speed switching operation.
[0002]
[Prior art]
GTO thyristors are widely used for power control, and are described, for example, in the following documents.
1. B. J. Baliga et al .: "The Evolution of Power Technology"
IEEE Trans.ED-31, 157 (1984)
2. B. J. Baliga: "Modern Power Device", John Wiley Sons, 350 (1987)
3. M. Ishidoh et al .: "Advanced High Frequency GTO",
Proc. ISPSD, 189 (1988)
4. T. Yatsuo, et al .: “Desigh Considerations for Large Current GTO”,
PESC’88 Record, 895 (1988)
5. O.Hashimoto, et al.:”4.5kV 3kA High Power Revers Conducting
Gate Turn-Off Thyristor ”, PESC’88 Record, 915 (1988)
[0003]
The conventional GTO thyristor described above has a large-diameter device structure in which a large number of unit devices having a width of about several tens to several hundreds of μm are arranged in parallel for the purpose of cutting off a larger current by applying a reverse gate voltage. Further, in order to obtain a high-speed turn-off operation, it has been proposed to adopt a method of controlling the lifetime of carriers by diffusing gold, platinum or the like or by irradiating with an electron beam or proton.
Further, the basic structure of the above-described conventional GTO thyristor is composed of pnpn4 layer semiconductors having different conductivity types. Therefore, there is an advantage that the applied voltage between the anode and the cathode can be blocked without applying a reverse gate voltage between the gate and the cathode. Therefore, even if the gate circuit malfunctions unexpectedly and the reverse gate applied voltage becomes zero, the OFF state can be maintained, so that a normally-off switching element with high reliability can be obtained. However, it has the following disadvantages.
[0004]
[Problems to be solved by the invention]
In the large-diameter GTO thyristor in which a large number of conventional unit devices described above are arranged in parallel, the distance from the gate region of each unit device to the gate electrode lead wire extraction point becomes longer, and the gate electrode lead from the gate region of each unit device becomes longer. The resistance of the gate layer to the line cannot be ignored. That is, at the time of turn-off, carriers in the base region pass through the gate region of each unit device, concentrate at the gate electrode lead wire extraction point, and become a large current, and then flow out to the gate circuit. This large gate current causes a voltage drop in the direction opposite to the reverse gate voltage for turn-off in the gate region and gate circuit. This voltage drop causes a turn-on operation, and a large anode current is cut off at high speed with a small gate current. There is a problem that you can not. In order to solve this problem, the conventional GTO thyristor increases the impurity concentration of the gate region as a method of reducing the resistance of the gate region. However, the turn-on operation becomes slow and a large turn-on gate current is required. There are drawbacks. Thus, it is difficult for the conventional GTO thyristor to improve both the turn-on and turn-off operation characteristics.
[0005]
In addition, as described above, a large tail current flows at the end of the turn-off process due to the slow discharge of carriers accumulated in the device in the on state, resulting in a turn-off power loss in the device. There is also a problem that it cannot be used as a high-frequency switching element.
[0006]
In order to solve such a problem, it has been proposed to speed up the turn-off operation by controlling the carrier lifetime short. However, this method has the disadvantage that the on-resistance is increased and the power loss in the device is increased. In particular, in a high breakdown voltage element having a thick base region for the purpose of preventing a large forward applied voltage, if the carrier lifetime is shortened, the on-resistance is remarkably increased, so that it is difficult to realize a high breakdown voltage and high frequency GTO thyristor.
[0007]
The object of the present invention is to solve such a problem by sweeping the accumulated carriers in the base region from the low-resistance cathode short-circuit region provided in each unit device to the cathode electrode at high speed at turn-off. Another object of the present invention is to provide a normally-off type high withstand voltage / high frequency switching element capable of switching a large current at a high speed with a small gate current.
[0008]
[Means for Solving the Problems]
  A main electrode short-circuited semiconductor device according to the present invention includes a control region of opposite conductivity type formed on one surface of a semiconductor substrate of one conductivity type, a control electrode formed in contact with the control region, and the control A main electrode short-circuit region of the opposite conductivity type formed at the center of the surface of the semiconductor substrate surrounded by the region, and formed between the semiconductor substrate surrounded by the control region and the main electrode short-circuit region, A depletion layer suppression region having the same conductivity type as that of the semiconductor substrate but having an impurity concentration higher than that of the semiconductor substrate, and a pn between the control region adjacent to only the control region on one surface side of the semiconductor substrate. One main electrode region made of a semiconductor of one conductivity type forming a junction, one main electrode in ohmic contact with the surface of the one main electrode region and the surface of the main electrode short-circuit region, and the other of the semiconductor substrate Ingredients and the other main electrode regions formed on the surface, and the other main electrode formed to the main electrode region and ohmic contact of the othere,
  The first and second recesses are formed on one surface of the one conductivity type semiconductor substrate, and the opposite conductivity type impurities are formed from the bottom surface of the entire periphery of the first island region surrounded by the first recess. Is added by a thermal diffusion method to form the control region, and impurities of the opposite conductivity type and one conductivity type from the bottom surface of the second recess formed in the center of the surface of the first island-like region. Impurities are added by a thermal diffusion method to form the main electrode short-circuit region and the depletion layer suppression region, respectively, and opposite conductivity from the bottom surface of the entire periphery of the second island region adjacent to the first island region. The control region is formed in a second island-like region by adding a type impurity by a thermal diffusion method, and the one main electrode region adjacent only to the control region is formed in the second region made of one conductivity type semiconductor substrate. Island-type region and one conductivity type high impurity concentration region formed on its surface More configure, the impurity concentration and thickness of the control area, the reduced toward the inside from the periphery of the second island regions were continuously in the center of the control region from the peripheral portion opposed to each otherIt is characterized by this.
[0010]
  Furthermore, the main electrode short-circuited semiconductor device according to the present invention is:A control region of opposite conductivity type formed on one surface of a semiconductor substrate of one conductivity type, a control electrode formed in contact with the control region, and a center of the surface of the semiconductor substrate surrounded by the control region A main electrode short-circuit region of opposite conductivity type formed in a portion, and between the semiconductor substrate surrounded by the control region and the main electrode short-circuit region, and having the same conductivity type as the semiconductor substrate, but an impurity A depletion layer suppression region having a concentration higher than that of the semiconductor substrate and a semiconductor of one conductivity type that forms a pn junction between the control region adjacent to only the control region on one surface side of the semiconductor substrate. One main electrode region, one main electrode in ohmic contact with the surface of the one main electrode region and the surface of the main electrode short-circuit region, and the other main electrode region formed on the other surface of the semiconductor substrate; , A main electrode comprising the other of the other, which are formed to the main electrode region and ohmic contact,
  A concave portion is formed on one surface of the one-conductivity-type semiconductor substrate so as to define a first and a second island region adjacent to each other, and from the bottom surface of the entire periphery of the first island region. An opposite conductivity type impurity is added by a thermal diffusion method to form the control region, and the opposite conductivity type impurity and the one conductivity type impurity are heated from the center of the surface of the first island-shaped region into the semiconductor substrate. Impurities of opposite conductivity type from the bottom surface of the entire periphery of the second island region adjacent to the first island region by forming the main electrode short-circuit region and the depletion layer suppression region by adding by diffusion method Is added by a thermal diffusion method to form the control region in the second island-like region, and the second island-like region consisting of one conductive type semiconductor substrate adjacent to only the control region and its surface The one main type is formed by one impurity type high impurity concentration region formed in A pole region is formed, the impurity concentration and thickness of the control region are decreased from the periphery of the second island region toward the inside thereof, and the control regions from the periphery facing each other are continuously provided in the center. It was made to be characterized.
[0011]
Such a main electrode short-circuited semiconductor device according to the present invention can be configured as, for example, a cathode short-circuited GTO thyristor. In the GTO thyristor of the present invention, when a reverse gate voltage for turn-off is applied between the gate and the cathode electrode, the semiconductor substrate of one conductivity type interposed between the cathode short-circuit region of the opposite conductivity type and the gate region of the opposite conductivity type High resistance depletion layers are formed in the inner and depletion layer suppression regions. Accordingly, the turn-off gate current is not bypassed through the cathode short-circuit region, so that the turn-off operation is normally performed. In addition, by increasing the impurity concentration of the depletion layer suppression region made of one conductivity type semiconductor formed between the cathode short-circuit region and the one conductivity type semiconductor substrate, it becomes possible to apply a large reverse gate voltage, and at the time of turn-off, Base region (n⁻The high-voltage / high-frequency switching element capable of cutting off a large current at a high speed with a small reverse gate current can be realized by sweeping the stored carriers in () directly from the cathode short-circuit region having a low resistance to the cathode electrode.
Further, in the present invention, one main electrode region (cathode region) made of one conductivity type semiconductor is adjacent only to the opposite conductivity type control region (gate region) and not adjacent to the base region. The inter-region pn junction is reverse-biased by a forward applied voltage between the anode and the cathode, and a high-resistance depletion layer is formed in the base region. Therefore, it is possible to realize a normally-off type high withstand voltage / high frequency switching element that can block the forward applied voltage between the anode and the cathode without applying a reverse gate voltage.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows the structure of an embodiment of a cathode short-circuited GTO thyristor according to the present invention. In FIG. 1, A is a cross-sectional view, and B is a plan view showing the cathode and gate electrodes and a silicon oxide film removed. An n-type silicon substrate (n⁻) 11 of the opposite conductivity type formed on one uniformly flat surface (p)⁺N-type silicon substrate surrounded by 12 (n)⁻) 11 at the center of one surface of the p-type main electrode short-circuit region, in this example the cathode short-circuit region (p⁺) 13 is formed so that these both regions 12 and 13 are substantially equidistant around their entire circumference.
[0013]
In the present invention, an n-type depletion layer suppression region (n) 14 having an n-type impurity concentration larger than that of the silicon substrate 11 but smaller than that of the cathode short-circuit region 13 so as to surround the cathode short-circuit region 13. Form. Since the depletion layer suppression region 14 is provided so as to surround the cathode short-circuit region 13, in the manufacturing process of the semiconductor device according to the present invention, first, an n-type impurity is added into the silicon substrate 11 using a thermal diffusion method. Then, the depletion layer suppression region 14 can be formed, and then the cathode short-circuit region 13 can be formed by adding a p-type impurity into the depletion layer suppression region 14 using the same thermal diffusion method. Therefore, the n-type impurity concentration in the depletion layer suppression region 14 is the cathode short-circuit region (p⁺) From the boundary (junction) to the silicon substrate (n⁻) It decreases monotonically to the boundary with 11.
[0014]
In this embodiment, the gate region (p⁺) On the surface of 12, as one main electrode region, the n-type impurity concentration on the surface is about 10¹⁹cm^-3Larger cathode area (n⁺) 15 is formed. Also, almost the entire surface of one side of the silicon substrate 11 is covered with the silicon oxide film 16, but the silicon oxide film above the gate region 12 is selectively removed to form the gate electrode 17 and the cathode. The silicon oxide film above the surface of the short-circuit region 13 and the surface of the cathode region 15 is selectively removed, and the cathode electrode 18 is provided as one main electrode. In this embodiment, the cathode electrode 18 is made of aluminum (Al) that can form ohmic contact on both surfaces of the cathode region 15 and the cathode short-circuit region 13. Furthermore, the back surface of the silicon substrate 11 has a p-type impurity concentration of about 10 as the other main electrode region on the surface thereof.¹⁸cm^-3Larger anode area (p⁺) 19 and an anode electrode 20 is formed as the other main electrode so as to be in ohmic contact with the anode region.
[0015]
As described above, the gate region (p⁺) 12 and cathode short-circuit region (p⁺) 13 and a reverse gate voltage blocking region (n⁻n) 21 is formed. A cathode electrode 18 is connected to the surface of the cathode short-circuit region 13, and a gate electrode 17 is connected to the gate region 12. Therefore, the gate-cathode (p⁺n⁻np⁺The gate region (p⁺) Is a negative potential, when a gate bias power supply 22 applies a reverse gate voltage, the gate region (p⁺) 12 and reverse gate voltage blocking region (n⁻n) p consisting of 21⁺n⁻The n-junction is reverse biased and the reverse gate voltage blocking region (n⁻n) A depletion layer is formed in 21. Since the gate region 12 is completely surrounded by the depletion layer with respect to the cathode short-circuit region 13, the cathode short-circuit region 13 is electrically insulated from the gate region 12 in a high resistance state. Accordingly, the turn-off gate current is not bypassed through the cathode short-circuit region 13, and a normal turn-off operation is possible.
[0016]
Moreover, the base region (n⁻) 11 (n⁻The holes accumulated in the silicon substrate are indicated by the same reference numerals and are swept directly to the cathode electrode 18 at a high speed through the cathode short-circuit region 13 having a low resistance. Therefore, the current flowing between the gate and the cathode through the gate circuit is reduced, and the turn-off reverse gate voltage does not decrease. Therefore, a large anode current flowing between the anode and the cathode by the main power supply 23 can be cut off at high speed with a small reverse gate current.
[0017]
The base region (n⁻) Since the accumulated carriers in 11 are quickly swept out, the switching loss due to the tail current is reduced, and the maximum switching frequency can be increased. In the present invention, the anode current is supplied to the base region (n⁻) 11 flows into the low-resistance cathode short-circuit region 13 and directly flows out to the cathode electrode 18. Therefore, in the present invention, as described in [0004], the voltage drop in the gate region due to the anode current flowing out to the gate electrode through the gate region in question in the conventional GTO thyristor (applying reverse gate application for turn-off) The opposite direction of voltage) does not occur. Therefore, even if the impurity concentration in the gate region is reduced, a large anode current can be cut off. As described above, in the present invention, by reducing the impurity concentration in the gate region, it is possible to realize a high-performance GTO thyristor that can be turned on at a high speed with a small forward gate current and at a high speed at a low reverse gate current.
[0018]
Unlike the semiconductor device according to the present invention shown in FIG. 1, in the conventional cathode short-circuited GTO thyristor in which the depletion layer suppression region 14 is not formed in the reverse gate voltage blocking region 21, the forward maximum between the anode and the cathode is maximum. In order to increase the blocking voltage, the base region (n⁻) When the impurity concentration of the silicon substrate constituting 11 is reduced, a reverse gate voltage blocking region between the cathode short-circuit region 13 and the gate region 12 is applied by applying a low reverse gate voltage.
(N⁻) 21 is pinched off (depleted). As a result, the cathode short-circuit region (p⁺) Holes that flow from 13 to the reverse gate voltage blocking region 21 due to diffusion are pinched off in the reverse gate voltage blocking region (n⁻) 21 is accelerated in the direction of the gate region 12 by the high electric field in 21, and a large reverse gate current flows. Therefore, there is a drawback that the breakdown voltage between the gate and the cathode is lowered. Reverse gate voltage blocking region (n between the cathode short-circuit region 13 and the gate region 12⁻) 21 has a base region (n⁻) Impurity concentration of 2 × 10¹³cm⁻ ^ThreeWhen the voltage is reduced, a large reverse gate current starts to flow at a reverse gate voltage of −12V, and the gate-cathode breakdown voltage is as low as 12V. Since the GTO thyristor is turned off at high speed by applying a large reverse gate voltage, an increase in the breakdown voltage between the gate and the cathode is an important technical issue for speeding up the GTO thyristor.
[0019]
In the present invention, when a reverse gate voltage is applied between the gate and the cathode by the gate bias power source 22 in the turn-off process, the reverse maximum blocking voltage of the pn junction formed by the gate region 12 and the cathode region 15 is larger. The reverse gate voltage blocking region (n between the gate region 12 and the cathode short-circuit region 13) with the reverse gate voltage (n⁻n) The impurity concentration is n-type silicon substrate (n⁻) A depletion layer suppression region (n) 14 larger than that of 11 is formed.
[0020]
That is, the reverse gate voltage blocking region (n between the gate region 12 and the cathode short-circuit region 13 is applied by applying the reverse gate voltage.⁻n) The depletion layer formed in 21 spreads toward the cathode short-circuit region 13, but the depletion layer spreads in the depletion layer suppression region 14 with a high impurity concentration becomes narrow, and even when a large reverse gate voltage is applied, the cathode The depletion layer does not spread to the short-circuit region 13. Thus, in the present invention, even when a large reverse gate voltage is applied between the gate and the cathode, the reverse gate voltage blocking region (n⁻n) No large reverse gate current flows through 21.
[0021]
Therefore, by applying a large reverse gate voltage, the pn junction composed of the gate region 12 and the cathode region 15 can be depleted at high speed. As a result, the anode current that has flowed into the cathode region 15 through the gate region 12 flows from the base region 11 through the depletion layer suppression region 14 into the low-resistance cathode short-circuit region 13, and from there immediately to the cathode electrode 18. leak. Accordingly, the pn junction formed by the cathode short-circuit region 13 and the depletion layer suppression region 14 is reverse-biased by the forward voltage applied between the anode and the cathode by the main power source 23, and thus the reverse gate voltage from the cathode short-circuit region 13. Blocking region (n⁻n) No holes flow into 21. Therefore, before the pn junction composed of the gate region 12 and the cathode region 15 is depleted, the reverse gate voltage blocking region (n⁻n) In 21, if the depletion layer does not extend to the cathode short-circuit region 13, the reverse gate voltage blocking region (n⁻n) No large reverse gate current flows through 21.
[0022]
Thus, in the present invention, by applying a large reverse gate voltage, the pn junction composed of the gate region 12 and the cathode region 15 is depleted at a high speed, and the accumulated carriers in the base region 11 are directly generated from the low-resistance cathode short-circuit region 13. By sweeping out to the cathode electrode 18, a high withstand voltage and high frequency GTO thyristor capable of interrupting a large current at high speed can be realized.
[0023]
FIG. 2 shows the impurity concentration N of the depletion layer suppression region (n) 14 at the boundary (junction) with the cathode short-circuit region 13._JIt shows the relationship between (horizontal axis) and gate-cathode breakdown voltage (vertical axis). Here, the reverse gate voltage blocking region (n⁻n) As the structure of 21, n⁻The impurity concentration of the layer is 2 × 10¹³cm^-3, The thickness of the n layer is 8 to 10 μm and the reverse gate voltage blocking region (n⁻n) When the width of 21 is 15 μm. From this example, the impurity concentration N of the depletion layer suppression region (n) 14_J Is n⁻Impurity concentration of layer 2 × 10¹³cm^-3When the depletion layer suppression region 14 is not formed, the gate-cathode breakdown voltage is 4 V, but the impurity concentration N_JAs the gate voltage increases, the breakdown voltage between the gate and cathode increases, and the impurity concentration N_J5 × 10¹⁴cm^-3This shows that the gate-cathode breakdown voltage can be increased about 5 times or more.
[0024]
FIG. 3 shows the impurity concentration N in the depletion layer suppression region 14._JIt shows the relationship between (horizontal axis) and anode-cathode breakdown voltage (vertical axis). Here, in the embodiment shown in FIG.⁻) 11 to make the base region (n⁻) 11 and the anode region (p⁺N-type impurity concentration between the base region (n⁻) Card short-circuit region (p) when n layer larger than that of 11 is formed⁺) 13, depletion layer suppression region (n) 14 and base region (n⁻P) consisting of 11⁺n n⁻ n junction anode-cathode breakdown voltage. Base region (n⁻) The impurity concentration of 11 is 2 × 10¹³cm^-3The thickness is 170 μm, and the thickness of the depletion layer suppression region (n) 14 is about 8 μm. From FIG. 3, the impurity concentration N of the depletion layer suppression region 14_J5 × 10¹⁵cm^-3It can be seen that the anode-cathode breakdown voltage sharply decreases when the value is larger than. Therefore, in the present invention, the impurity concentration N of the depletion layer suppression region 14 is_JIs 5 × 10¹⁴cm^-3~ 5x10¹⁵cm^-3It turns out that it is suitable.
[0025]
FIG. 4 shows the gate-cathode breakdown voltage (vertical axis) and the reverse gate voltage blocking region (n) when the depletion layer suppression region 14 is formed and when it is not formed.⁻n) The relationship with the width (horizontal axis) of 21 is shown. Where base region (n⁻) The impurity concentration of 11 is 2 × 10¹³cm^-3,Impurity concentration N of depletion layer suppression region 14_JAnd thickness of 1.8 × 10 respectively¹⁵cm^-3And about 8 μm. FIG. 3 shows that the gate breakdown voltage can be increased by about 10 times or more in the present invention as compared with the conventional element not having the depletion layer suppression region 14.
[0026]
Therefore, in this example in which the reverse gate voltage is −20 V and the turn-off time is 14 μs, when a large reverse gate voltage of −50 V is applied, the turn-off time can be shortened to about 2 μs and about 1/7. Further, since the accumulated carriers in the base region 11 are directly swept out from the cathode short-circuit region 13 adjacent to the main current path to the cathode electrode 18, the tail current becomes almost negligible and the turn-off gate current. Was also reduced to about 1/5 of the conventional level. Thus, according to the present invention, a high-performance switching element that operates at a high frequency with a small gate current can be realized.
[0027]
5A and 5B are a cross-sectional view and a plan view showing a second embodiment of the present invention. n-type silicon substrate (n⁻) The first and second recesses 31 and 32 are located on one surface of 11, and the second recess 32 is located at the center of the surface of the first island-shaped region 33 surrounded by the first recess 31. To form. A p-type impurity is added from the bottom surfaces of the first recess 31 and the second recess 32 by a thermal diffusion method to form a gate region (p⁺) 12 and cathode short circuit area (p⁺) 13 is formed so that both regions are substantially equidistant around their entire circumference. Also, a second island region 34 adjacent to the first island region 33 is formed, and p-type impurities are added from the bottom surface of the entire periphery of the second island region 34 by a thermal diffusion method. , Gate region (p⁺) 12 is an n-type silicon substrate (n⁻) 11 is formed inside. In this case, the gate region (p⁺) The impurity concentration and thickness of 12 decrease from the periphery of the second island region 34 toward the inside, and the gate region (p⁺) 12 is characterized by being continuous in the center. By configuring the gate region in this way, a GTO thyristor capable of high-speed turn-on operation can be realized.
[0028]
In addition, the one main electrode region serving as a cathode region is a gate region (p⁺) N-type silicon substrate with low impurity concentration adjacent to 12 only (n⁻) 11 and the n-type high impurity concentration region (n⁺15). Therefore, p formed between the gate and cathode electrodes⁺n⁻ n⁺The breakdown voltage of the junction, that is, the gate breakdown voltage is larger than that of the first embodiment shown in FIG. Therefore, it is possible to realize a GTO thyristor that is turned off at higher speed by applying a reverse gate voltage larger than that of the first embodiment.
[0029]
FIGS. 6A and 6B show a cross-sectional structure and a planar structure of the third embodiment of the present invention manufactured by using the epitaxial growth technique as another manufacturing method of the second embodiment of the present invention shown in FIG. First, a semiconductor substrate of one conductivity type (n⁻) On one uniformly flat surface of 11, depletion layer suppression region (n) 14, cathode short-circuit region (p⁺) 13, gate region (p⁺) 12 and gate region (p) 41 having a small impurity concentration and thickness for high-speed turn-on, respectively.⁺). Thereafter, the semiconductor substrate (n⁻) 11, the conductivity type is the base region (n⁻N-type epitaxial growth layer (n) 42, which is the same as 11), and an n-type high impurity concentration region (n⁺) 15 is formed, and first and second recesses 31 and 32 are formed to provide first and second island-like regions 33 and 34 as shown in FIG. The impurity concentration of the epitaxial growth layer (n) 42 is determined based on the base region (n⁻) 11 larger than that of the epitaxial growth layer (n) 42, the cathode short-circuit region (p⁺) Acts as a depletion layer suppression region (n) 14 surrounding 13. Similarly to the case of the second embodiment, if the impurity concentration of the n-type epitaxial growth layer (n) 42 constituting the cathode region is reduced, a reverse gate voltage higher than that of the first embodiment is applied. A GTO thyristor that can be turned off faster can be realized.
[0030]
FIG. 7 shows a sectional structure of the fourth embodiment of the present invention. In this embodiment, in the second embodiment shown in FIG. 5, instead of forming the second recess 32 in the first island-shaped region 34, the n-type is formed from the central portion of the surface of the first island-shaped region. Silicon substrate (n⁻) The same as in the second embodiment, except that impurities are added into 11 using a thermal diffusion method to form depletion layer suppression region 14 and cathode short-circuit region 13. In this embodiment, the cathode short-circuit region (p⁺) 13 and the cathode region (n⁺) Since both surfaces of 15 are on the same plane, the cathode electrode 18 made of a metal plate having good heat dissipation characteristics can be easily pressed.
[0031]
Depending on the application range of the switching element, when a lower on-resistance than the switching speed is required, a conventional unit element having no cathode short-circuit region in the semiconductor substrate (for example, a first unit having a cathode region shown in FIG. 5). One or more island-like regions 34) are arranged in parallel between first island-like regions (for example, 33 in FIG. 5) having a cathode short-circuit region to reduce the on-resistance.
[0032]
The present invention is not limited to the above-described embodiments, and many changes and modifications can be made. For example, in the first embodiment shown in FIG.⁺) 19 is formed into an n-type semiconductor layer (n⁺), The base region (n⁻) Since the conduction electrons stored in 11 can be swept out to the anode electrode at a high speed, a faster turn-off operation can be realized.
[0033]
In the embodiment described above, the main electrode short-circuited semiconductor device is configured as a GTO thyristor. However, as shown in FIG. 8, the anode region (p⁺) Is a collector region (n⁺) If changed to 19, a bipolar transistor is obtained. In this case, the name of each part is the anode, cathode, gate and base region (n in the GTO thyristor).⁻) 11 are the same as those in the embodiment of the cathode short-circuited GTO thyristor except that the names of 11 are referred to as collector, emitter, base and collector region, respectively.
[0034]
The voltage application method between the collector-emitter and between the base-emitter is the same as that of the cathode short-circuited GTO thyristor. Therefore, the operation and effect of the present invention in the emitter short-circuited bipolar transistor are the same as in the case of the cathode short-circuited GTO thyristor described above. In the conventional bipolar transistor, the collector region (n) is applied by applying a forward bias voltage between the base and emitter (between the gate and cathode in the GTO thyristor) in the ON state.⁻) Since a large amount of carriers are accumulated in 11, the on-resistance can be remarkably reduced as compared with other elements, but there is a disadvantage that the turn-off operation is delayed. On the other hand, in the emitter short-circuited bipolar transistor of the present invention, a large reverse base voltage is applied between the base and the emitter, and the collector region (n⁻) A large amount of carriers accumulated inside the emitter can be swept out from the emitter short-circuit region at high speed. Therefore, it is possible to realize a high-speed bipolar transistor having a remarkably small on-resistance compared to other elements.
[0035]
In the semiconductor device of the present invention that controls the switching operation by applying a bias voltage to the pn junction, the conductivity type of each region is set to the opposite conductivity type, and the potential applied to each main electrode and the control electrode is set to the opposite potential. The same operations and effects as those of the above-described embodiment of the present invention can be obtained.
[Brief description of the drawings]
FIGS. 1A and 1B are a sectional view and a plan view showing the structure of a first embodiment of a cathode short-circuited GTO thyristor according to the present invention.
FIG. 2 shows the impurity concentration dependence of the gate-cathode breakdown voltage.
FIG. 3 shows the impurity concentration dependence of the anode-cathode breakdown voltage.
FIG. 4 shows the width dependence of the reverse gate voltage blocking region of the gate-cathode breakdown voltage of the conventional device and the device according to the present invention.
FIGS. 5A and 5B are a sectional view and a plan view showing a structure of a second embodiment of a cathode short-circuited GTO thyristor according to the present invention.
FIGS. 6A and 6B are a cross-sectional view and a plan view showing a structure of a third embodiment of the present invention manufactured by using an epitaxial growth technique. FIGS.
FIG. 7 is a sectional view showing the structure of a fourth embodiment of a cathode short-circuited GTO thyristor according to the present invention.
FIGS. 8A and 8B are a cross-sectional view and a plan view showing the structure of a fifth embodiment of a semiconductor device according to the present invention configured as a bipolar transistor. FIGS.
[Explanation of symbols]
11 silicon substrate (base region), 12 control (gate) region, 13 main electrode (cathode) short-circuit region, 14 depletion layer suppression region, 15 one main electrode region (cathode region), 16 silicon oxide film, 17 control (gate) ) Electrode, 18 one main electrode (cathode electrode), 19 other main electrode region (anode region), 20 other main electrode (anode electrode), 21 reverse gate voltage blocking region, 22 gate bias power source, 23 main power source, 31 first recess, 32 second recess, 33 first island region, 34 second island region, 41 control (gate) region, 42 epitaxial growth layer

Claims

A control region of opposite conductivity type formed on one surface of a semiconductor substrate of one conductivity type, a control electrode formed in contact with the control region, and a center of the surface of the semiconductor substrate surrounded by the control region A main electrode short-circuit region of opposite conductivity type formed in a portion, and between the semiconductor substrate surrounded by the control region and the main electrode short-circuit region, and having the same conductivity type as the semiconductor substrate, but an impurity A depletion layer suppression region having a concentration higher than that of the semiconductor substrate and a semiconductor of one conductivity type that forms a pn junction between the control region adjacent to only the control region on one surface side of the semiconductor substrate. One main electrode region, one main electrode in ohmic contact with the surface of the one main electrode region and the surface of the main electrode short-circuit region, and the other main electrode region formed on the other surface of the semiconductor substrate; , The other example main electrode region and the ingredients and the other main electrode formed to ohmic contact,
The first and second recesses are formed on one surface of the one conductivity type semiconductor substrate, and the opposite conductivity type impurities are formed from the bottom surface of the entire periphery of the first island region surrounded by the first recess. Is added by a thermal diffusion method to form the control region, and impurities of the opposite conductivity type and one conductivity type from the bottom surface of the second recess formed in the center of the surface of the first island-like region. Impurities are added by a thermal diffusion method to form the main electrode short-circuit region and the depletion layer suppression region, respectively, and opposite conductivity from the bottom surface of the entire periphery of the second island region adjacent to the first island region. The control region is formed in a second island-like region by adding a type impurity by a thermal diffusion method, and the one main electrode region adjacent only to the control region is formed in the second region made of one conductivity type semiconductor substrate. Island-type region and one conductivity type high impurity concentration region formed on its surface More configure, the impurity concentration and thickness of the control area, the reduced toward the inside from the periphery of the second island regions were continuously in the center of the control region from the peripheral portion opposed to each other A main electrode short-circuit type semiconductor device.

A control region of opposite conductivity type formed on one surface of a semiconductor substrate of one conductivity type, a control electrode formed in contact with the control region, and a center of the surface of the semiconductor substrate surrounded by the control region A main electrode short-circuit region of opposite conductivity type formed in a portion, and between the semiconductor substrate surrounded by the control region and the main electrode short-circuit region, and having the same conductivity type as the semiconductor substrate, but an impurity A depletion layer suppression region having a concentration higher than that of the semiconductor substrate and a semiconductor of one conductivity type that forms a pn junction between the control region adjacent to only the control region on one surface side of the semiconductor substrate. One main electrode region, one main electrode in ohmic contact with the surface of the one main electrode region and the surface of the main electrode short-circuit region, and the other main electrode region formed on the other surface of the semiconductor substrate; , A main electrode comprising the other of the other, which are formed to the main electrode region and ohmic contact of,
A concave portion is formed on one surface of the one-conductivity-type semiconductor substrate so as to define a first and a second island region adjacent to each other, and from the bottom surface of the entire periphery of the first island region. An opposite conductivity type impurity is added by a thermal diffusion method to form the control region, and the opposite conductivity type impurity and the one conductivity type impurity are heated from the center of the surface of the first island-shaped region into the semiconductor substrate. Impurities of opposite conductivity type from the bottom surface of the entire periphery of the second island region adjacent to the first island region by forming the main electrode short-circuit region and the depletion layer suppression region by adding by diffusion method Is added by a thermal diffusion method to form the control region in the second island-like region, and the second island-like region consisting of one conductive type semiconductor substrate adjacent to only the control region and its surface The one main type is formed by one impurity type high impurity concentration region formed in A pole region is formed, the impurity concentration and thickness of the control region are decreased from the periphery of the second island region toward the inside thereof, and the control regions from the periphery facing each other are continuously provided in the center. the main electrode short-circuit type semiconductor device which is characterized in that is.

3. The main electrode short-circuited semiconductor device according to claim 1, wherein an impurity concentration of the one main electrode region is small in the vicinity of the pn junction and large on a surface in contact with the one main electrode.

The said main electrode short circuit area | region and the said depletion layer suppression area | region were formed so that it might become substantially equal intervals with the said control area | region along those all peripheral parts . Main electrode short circuit type semiconductor device.

5. The impurity concentration of the depletion layer suppression region is monotonously decreased from the maximum value at the boundary with the main electrode short-circuit region to the impurity concentration of the semiconductor substrate at the boundary with the semiconductor substrate. The main electrode short-circuited semiconductor device described.

6. The main electrode short-circuited semiconductor device according to claim 5 , wherein a maximum value of the impurity concentration of the depletion layer suppression region is set to 5 × 10 ¹⁴ cm ^{−3 to} 5 × 10 ¹⁵ cm ⁻³ .

After the pn junction formed between the control region of the opposite conductivity type and the one main electrode region of the one conductivity type is depleted by applying a reverse gate voltage in the turn-off process, the depletion layer suppression region is The main electrode short-circuited semiconductor device according to claim 1, wherein the semiconductor device is configured to be pinched off .

2. The control region, the main electrode short-circuit region, the depletion layer suppression region, and the one main electrode region are formed on one uniformly flat surface of the one conductivity type semiconductor substrate. the main electrode short-circuit semiconductor device according to any one of to 7.

On one uniformly flat surface of the one-conductivity-type semiconductor substrate, a depletion layer suppression region, the main electrode short-circuit region, the control region, and a control region having a small impurity concentration and thickness between the control regions. And forming one conductivity type epitaxial growth layer on the surface of the epitaxial growth layer. The one main electrode comprising the epitaxial growth layer adjacent only to the control region and the one conductivity type high impurity concentration region formed on the surface of the epitaxial growth layer. 2. The main electrode short-circuited semiconductor device according to claim 1 , wherein after the region is provided, the first and second recesses are formed to define the first and second island-like regions. .

In the semiconductor substrate, at least one or more unit regions of the semiconductor device having the one main electrode region are arranged in parallel between the regions having the main electrode short-circuit region. The main electrode short-circuited semiconductor device according to any one of 9 .

One main electrode region of one conductivity type is a cathode region, the other main electrode region is an anode region of opposite conductivity type, the control region is a gate region, and the control electrode is a gate electrode. The main electrode short-circuited semiconductor device according to claim 1 , wherein:

One main electrode region of one conductivity type is used as an emitter region, the other main electrode region is used as a collector region of one conductivity type, the control region is used as a base region, and an emitter short-circuit bipolar transistor using the control electrode as a base electrode The main electrode short-circuited semiconductor device according to claim 1 , wherein: