JP4461760B2

JP4461760B2 - Computer boot system

Info

Publication number: JP4461760B2
Application number: JP2003341312A
Authority: JP
Inventors: 一也川野
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2003-09-30
Filing date: 2003-09-30
Publication date: 2010-05-12
Anticipated expiration: 2023-09-30
Also published as: JP2005107938A

Description

本発明は、コンピュータの起動システム及びデータ記憶装置に関する。 The present invention relates to a computer startup system and a data storage device.

ＣＰＵ（Central Processing Unit）、メモリ及びその周辺デバイスから構成されるデジタルカメラ、携帯端末等のコンピュータでは、メモリーカード等の外部記録媒体を使用しなくてもある程度の容量のデータを保存することが可能であることから、プログラムを格納するための不揮発性メモリとして、プログラム格納に適したパラレル型フラッシュメモリの代わりに、大容量のデータ格納に適したシリアル型フラッシュメモリが使用されることが多い。 Computers such as CPUs (Central Processing Units), memories and their peripheral devices, digital cameras, and portable terminals can store a certain amount of data without using an external recording medium such as a memory card. Therefore, as a nonvolatile memory for storing a program, a serial flash memory suitable for storing a large amount of data is often used instead of a parallel flash memory suitable for storing a program.

一般に、ＮＡＮＤ型、ＡＮＤ型のフラッシュメモリに代表されるシリアル型の不揮発性メモリは、容量単価が安く、消去や書込み速度が速いことから、ＮＯＲ型のフラッシュメモリに代表されるパラレル型の不揮発性メモリよりも大容量化に適している。しかしながら、シリアル型の不揮発性メモリは、ブロック単位での読み書きしかできないため、ランダムアクセスが非常に遅いという欠点がある。 In general, serial type nonvolatile memory represented by NAND type and AND type flash memory has a low capacity unit price and high erasing and writing speed. Therefore, parallel type nonvolatile memory represented by NOR type flash memory. Suitable for larger capacity than memory. However, the serial type nonvolatile memory has a drawback that random access is very slow because it can only read and write in block units.

ＣＰＵが直接アクセスするプログラム用メモリは、ランダムアクセスを高速で行う必要があるため、シリアル型の不揮発性メモリをプログラム格納用のメモリとして使用する場合には、電源投入直後に、ブートプログラム（起動プログラム）によって、シリアル型の不揮発性メモリに格納されたプログラムデータを、ＤＲＡＭ（Dynamic Random Access Memory）等の高速でのランダムアクセスが可能な揮発性メモリに全て転送してから、転送先のメモリ上でプログラムを実行させる必要がある（例えば、特許文献１及び特許文献２参照。）。 Since the program memory directly accessed by the CPU needs to perform random access at high speed, when using a serial type nonvolatile memory as a program storage memory, a boot program (startup program) immediately after power-on To transfer all program data stored in the serial type non-volatile memory to a volatile memory such as DRAM (Dynamic Random Access Memory) that allows random access at high speed, and then program it on the destination memory. (For example, see Patent Document 1 and Patent Document 2).

図８に、プログラム格納用メモリとしてシリアル型のフラッシュメモリを用いたコンピュータの起動システム３００の構成を示す。起動システム３００は、図８に示すように、ブートＲＯＭ１、フラッシュメモリ２、ＤＲＡＭ３、ＣＰＵ４、周辺デバイス５により構成される。図８において、フラッシュメモリ２は、シリアル型の不揮発性メモリであり、ＤＲＡＭ３は、パラレル型の揮発性メモリである。 FIG. 8 shows a configuration of a computer startup system 300 using a serial flash memory as a program storage memory. As shown in FIG. 8, the boot system 300 includes a boot ROM 1, a flash memory 2, a DRAM 3, a CPU 4, and a peripheral device 5. In FIG. 8, the flash memory 2 is a serial nonvolatile memory, and the DRAM 3 is a parallel volatile memory.

ブートＲＯＭ１は、不揮発性メモリであり、コンピュータシステムを立ち上げるためのブートプログラム（起動プログラム）を格納する。フラッシュメモリ２は、システムを動作させるためのメインプログラムを格納する。ブートＲＯＭ１、フラッシュメモリ２及びＤＲＡＭ３は、ＣＰＵ４のアドレス空間にマッピングされている。ＣＰＵ４は、チップセレクト信号ＣＳ０、ＣＳ１、ＣＳ２をアサートすることによって各々のメモリを選択し、選択されたメモリに対して、制御信号及びアドレス信号１０により、データの読み出し動作、書き込み動作等の制御を行う。各メモリから読み出されたデータは、データバス１１を経由して指定された転送先に転送される。なお、ここで「アサートする」とは、信号や論理を有効にすることをいい、上記では、各チップセレクト信号のうち処理を行う対象のＩＣを有効にすることをいう。 The boot ROM 1 is a non-volatile memory and stores a boot program (startup program) for starting up the computer system. The flash memory 2 stores a main program for operating the system. The boot ROM 1, flash memory 2, and DRAM 3 are mapped to the address space of the CPU 4. The CPU 4 selects each memory by asserting chip select signals CS0, CS1, and CS2, and controls the data read operation, write operation, and the like with respect to the selected memory using the control signal and the address signal 10. Do. Data read from each memory is transferred to a designated transfer destination via the data bus 11. Here, “assert” means to enable a signal or logic, and in the above description, to enable an IC to be processed among the chip select signals.

周辺デバイス５は、画像処理等の機能を有する集積回路であり、内部動作を制御するための各種設定値を記憶するレジスタ及びメモリを備える。周辺デバイス５は、ＣＰＵ４により、チップセレクト信号ＣＳ３がアサートされると、制御信号及びアドレス信号１０に従って、読み出し、書き込み等の処理を行う。 The peripheral device 5 is an integrated circuit having functions such as image processing, and includes a register and a memory for storing various setting values for controlling internal operations. When the chip select signal CS3 is asserted by the CPU 4, the peripheral device 5 performs processing such as reading and writing in accordance with the control signal and the address signal 10.

図９に、起動システム３００におけるフラッシュメモリ２及びＤＲＡＭ３のアドレスマップを示す。コンピュータの電源が投入されると、ＣＰＵ４によって、リセットベクタアドレスにマッピングされているチップセレクト信号ＣＳ０がアサートされ、ブートＲＯＭ１のスタートアドレスからブートプログラムの実行が開始される。 FIG. 9 shows an address map of the flash memory 2 and the DRAM 3 in the activation system 300. When the computer is turned on, the chip select signal CS0 mapped to the reset vector address is asserted by the CPU 4, and the execution of the boot program is started from the start address of the boot ROM 1.

ブートプログラムに従って、ＣＰＵ４を含むシステムの初期化、フラッシュメモリ２及びＤＲＡＭ３の初期化が行われた後、フラッシュメモリ２に格納されているメインプログラムコードがＤＲＡＭ３に転送される。転送終了後、ブートプログラムの実行アドレスが、ＤＲＡＭ３に転送されたメインプログラムのスタートアドレスにジャンプされ、ブートプログラムの実行が終了する。ブートプログラムの実行が終了すると、ＤＲＡＭ３上のメインプログラムの実行が開始され、システムが動作する。 After initialization of the system including the CPU 4 and initialization of the flash memory 2 and the DRAM 3 according to the boot program, the main program code stored in the flash memory 2 is transferred to the DRAM 3. After the transfer is completed, the execution address of the boot program is jumped to the start address of the main program transferred to the DRAM 3, and the execution of the boot program is completed. When execution of the boot program is completed, execution of the main program on the DRAM 3 is started and the system operates.

なお、図８の起動システム３００では、ブートプログラムを格納するメモリとして、ＲＯＭを用いる例を示したが、周辺デバイス５がＡＳＩＣ（Application Specific Integrated Circuit）等の集積回路であって、汎用メモリの搭載が可能である場合には、周辺デバイス５内にブートプログラム格納用のＲＯＭが内蔵される場合もある。 In the activation system 300 of FIG. 8, an example is shown in which a ROM is used as a memory for storing a boot program. However, the peripheral device 5 is an integrated circuit such as an ASIC (Application Specific Integrated Circuit), and a general-purpose memory is mounted. In some cases, a ROM for storing a boot program may be built in the peripheral device 5.

シリアル型のフラッシュメモリの中には、起動直後に、コマンド・アドレス等のシリアル型特有の制御を行わなくても、ＲＯＭアクセスと同様の制御で、特定のブロックに格納されているデータを読み出すオートリード機能を有するものがある。図１０に、オートリード機能を有するフラッシュメモリを用いたコンピュータの起動システム４００の構成を示す。起動システム４００を構成する各部のうち、図８に示した起動システム３００と同一の構成部分には、同一の符号を付している。 Some serial flash memory auto-reads data stored in a specific block with the same control as ROM access without the need for serial type specific control such as command and address immediately after startup. Some have a lead function. FIG. 10 shows a configuration of a computer startup system 400 using a flash memory having an autoread function. Among the components constituting the activation system 400, the same components as those of the activation system 300 shown in FIG.

起動システム４００は、図１０に示すように、オートリード機能を有するフラッシュメモリ２０、ＤＲＡＭ３、ＣＰＵ４０、周辺デバイス５により構成されている。フラッシュメモリ２０は、オートリード機能を有し、特定ブロックに、ブートプログラムコード（ブートプログラムのプログラムコード）を格納している。 As shown in FIG. 10, the activation system 400 includes a flash memory 20 having an auto read function, a DRAM 3, a CPU 40, and a peripheral device 5. The flash memory 20 has an auto read function, and stores a boot program code (a program code of a boot program) in a specific block.

図１１に、起動システム４００におけるフラッシュメモリ２０及びＤＲＡＭ３のアドレスマップを示す。コンピュータの電源が投入されると、ＣＰＵ４０によって、リセットベクタアドレスにマッピングされているチップセレクト信号ＣＳ０がアサートされ、フラッシュメモリ２０に格納されたブートデータが、先頭データから順番にシーケンシャルに読み出され、ブートプログラムの実行が開始される。以降の動作は、起動システム３００の動作と同様である。
特開平１０−２０７７１２号公報特開平１１−２１９２９９号公報 FIG. 11 shows an address map of the flash memory 20 and the DRAM 3 in the activation system 400. When the power of the computer is turned on, the CPU 40 asserts the chip select signal CS0 mapped to the reset vector address, and the boot data stored in the flash memory 20 is read sequentially from the top data sequentially. Execution of the boot program is started. The subsequent operation is the same as that of the activation system 300.
JP-A-10-207712 JP 11-219299 A

しかしながら、従来の起動システムには以下のような問題があった。
図８に示した起動システム３００では、ブートプログラムを格納するための専用の不揮発性メモリ（ブートＲＯＭ１又は集積回路内のＲＯＭ）を搭載しなければならないため、システム全体の製造コストが高くなってしまうという問題があった。また、図１０に示した起動システム４００では、フラッシュメモリ２２に格納されたブートプログラムを、先頭データからシーケンシャルにしか読み出せないため、分岐命令を使用することができなかった。従って、例えば、ＤＲＡＭのように、初期化にある程度複雑なシーケンスが必要なメモリにプログラムを転送する場合、全てのプログラムデータを転送できない可能性があった。 However, the conventional startup system has the following problems.
In the start-up system 300 shown in FIG. 8, a dedicated non-volatile memory (boot ROM 1 or ROM in an integrated circuit) for storing a boot program must be mounted, which increases the manufacturing cost of the entire system. There was a problem. Further, in the activation system 400 shown in FIG. 10, since the boot program stored in the flash memory 22 can be read only sequentially from the top data, the branch instruction cannot be used. Therefore, for example, when a program is transferred to a memory that requires a somewhat complicated sequence for initialization, such as a DRAM, there is a possibility that all program data cannot be transferred.

本発明の課題は、コンピュータの起動システムにおける製造コストを削減し、シリアル型不揮発性メモリに起動プログラムを格納している場合でも、分岐命令を使用可能にすることである。 An object of the present invention is to reduce the manufacturing cost in a computer boot system and to enable a branch instruction even when a boot program is stored in a serial nonvolatile memory.

請求項１に記載の発明は、ＣＰＵ、メモリおよび周辺デバイスを含んで構成され、該ＣＰＵにリセット信号を入力することにより所定のアドレスからプログラムの実行を開始するコンピュータの起動システムであって、複数のレジスタの各々に対して、前記所定のアドレスから順番に個別のアドレスが割り振られ、各レジスタに記憶されているデータをランダムに読み書きすることが可能な複数レジスタの組を備え、前記複数レジスタの組は、複数のフリップフロップ回路により構成され、前記所定のアドレスから順番に記憶内容を読み出したときに、起動プログラムのプログラムコードに初期化されるように、前記リセット信号が各々のフリップフロップ回路のセット端子またはリセット端子に接続されており、前記リセット信号を入力することによって各レジスタに記憶されている複数のデータを同時に起動プログラムのプログラムコードに初期化することが可能なように構成されていることを特徴とする。 The invention according to claim 1 is a computer activation system including a CPU, a memory, and peripheral devices, and starting execution of a program from a predetermined address by inputting a reset signal to the CPU. For each of the registers, an individual address is allocated in order from the predetermined address, and a set of a plurality of registers capable of randomly reading and writing data stored in each register is provided. The set is composed of a plurality of flip-flop circuits, and when the stored contents are read in order from the predetermined address, the reset signal of each flip-flop circuit is initialized so as to be initialized to the program code of the activation program. Connected to the set terminal or reset terminal to input the reset signal. Characterized in that it is configured so as to be able to initialize the program code at the same time start program multiple data stored in the registers by Rukoto.

請求項２に記載の発明は更に、前記初期化した状態で前記複数レジスタの組に記憶されているプログラムは、前記コンピュータシステムの起動時に実行される起動プログラムであり、前記コンピュータシステムの起動時に前記リセット信号を出力して前記複数レジスタの組を初期化するとともに、この初期化した状態で前記複数レジスタの組に記憶されている前記起動プログラムを、前記所定のアドレスから順番に実行させることを特徴とする。 In the invention described in claim 2, the program stored in the set of the plurality of registers in the initialized state is a startup program that is executed when the computer system is started, and the computer system is started when the computer system is started. features with initializing the set of the multiple registers and outputs a reset signal, the boot program stored in the set of the plurality register the initialization state, that makes executed sequentially from the predetermined address And

請求項３に記載の発明は更に、前記メモリは、前記コンピュータシステムの起動後の動作を制御する制御プログラムを記憶するメモリであり、前記複数レジスタの組に記憶されている起動プログラムによって前記コンピュータシステムを起動した後は、前記メモリに記憶されている制御プログラムを実行することを特徴とする。 Furthermore the invention according to claim 3, wherein the memory, the computer system by the a memory for storing a control program for controlling the operation after startup of the computer system, the plurality register set to the stored boot program after starting is characterized by executing a control program stored in the memory.

請求項４に記載の発明は更に、前記複数レジスタの組に記憶されている起動プログラムから前記メモリに記憶されている制御プログラムに制御を移した後は、前記複数レジスタの組に含まれる各レジスタのデータ内容を書き換えることで前記周辺デバイスが各種処理を実行するのを制御することを特徴とする。 Furthermore the invention according to claim 4, after transferring control to the plurality register sets the control program from the boot program stored stored in the memory of each register included in the set of multiple registers It is characterized by controlling the peripheral device to execute various processes by rewriting the data content.

請求項５に記載の発明は更に、前記メモリは、前記制御プログラムが記録された不揮発性メモリと揮発性メモリとで構成され、前記起動プログラムは、前記不揮発性メモリに記憶されている制御プログラムを前記揮発性メモリに転送するプログラムを含み、前記起動プログラムによって前記不揮発性メモリから前記揮発性メモリへと制御プログラムが転送された後に、前記揮発性メモリ上で該制御プログラムを実行することを特徴とする。
請求項６に記載の発明は更に、前記不揮発性メモリは、シリアルアクセスを行うメモリであり、前記揮発性メモリは、ランダムアクセスを行うメモリであることを特徴とする。
請求項７に記載の発明は更に、前記周辺デバイスは、前記複数レジスタの組を内蔵し、該複数レジスタの組に含まれるレジスタを利用して所定の処理を実行し、前記コンピュータシステムの起動動作の終了後に、前記複数レジスタの組に含まれる各レジスタの設定値を、前記初期化された初期値から前記所定の処理を実行するための設定値に書き換えることを特徴とする。 According to a fifth aspect of the present invention, the memory further includes a nonvolatile memory and a volatile memory in which the control program is recorded, and the startup program is a control program stored in the nonvolatile memory. and characterized in that said comprises a program to be transferred to the volatile memory, after which the control program to the volatile memory from the nonvolatile memory has been transferred by the activation program and executes the control program on the volatile memory To do.
According to a sixth aspect of the present invention, the nonvolatile memory is a memory that performs serial access, and the volatile memory is a memory that performs random access.
Furthermore the invention according to claim 7, wherein the peripheral device has a built-in set of multiple registers, by utilizing the registers included in the set of said plurality of registers to perform a predetermined process, start-up operation of the computer system after the end of the set values of the registers included in the set of multiple registers, characterized in that rewriting from the initialized initial value to a set value for executing the predetermined processing.

本発明によれば、リセット信号を入力することにより所定のアドレスからプログラムの実行を開始するコンピュータの起動システムであって、複数のレジスタの各々に対して個別のアドレスが割り振られ、各レジスタに記憶されているデータをランダムに読み書きすることが可能な複数レジスタの組を備え、前記複数レジスタの組は、前記リセット信号を入力することによって各レジスタに記憶されている複数のデータを同時に初期化することが可能なように構成されるとともに、各レジスタには、前記リセット信号を入力することによりプログラムの実行を開始する前記所定のアドレスから順番にアドレスが割り振られるようにしたことにより、起動プログラムを格納するための専用のメモリを搭載する必要がなくなり、起動システムの製造コストを削減することができる。 According to the present invention, there is provided a computer activation system that starts execution of a program from a predetermined address by inputting a reset signal, and an individual address is allocated to each of a plurality of registers and stored in each register. A plurality of register sets that can read and write the data being read at random, and the plurality of register sets simultaneously initialize a plurality of data stored in each register by inputting the reset signal. In addition, each register is assigned an address in order from the predetermined address that starts execution of the program by inputting the reset signal. There is no need to install a dedicated memory to store the boot system. It is possible to reduce the cost.

以下、図面を参照して、本発明の実施形態について詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

（実施形態１）
図１〜図４を参照して、本発明に係る実施形態１について詳細に説明する。まず、本実施形態１のシステム構成を説明する。 (Embodiment 1)
Embodiment 1 according to the present invention will be described in detail with reference to FIGS. First, the system configuration of the first embodiment will be described.

図１に、実施形態１のコンピュータの起動システム１００の構成を示す。起動システム１００は、デジタルカメラ、携帯電話等のコンピュータに搭載され、図１に示すように、フラッシュメモリ２、ＤＲＡＭ３、ＣＰＵ４１、周辺デバイス５１により構成される。 FIG. 1 shows a configuration of a computer startup system 100 according to the first embodiment. The activation system 100 is mounted on a computer such as a digital camera or a mobile phone, and includes a flash memory 2, a DRAM 3, a CPU 41, and a peripheral device 51 as shown in FIG.

フラッシュメモリ２は、シリアル型の不揮発性メモリであり、コンピュータシステムを動作させるためのメインプログラム（制御プログラム）と、各種プログラムの実行に必要なデータ等を格納する。ＤＲＡＭ３は、パラレル型の揮発性メモリであり、フラッシュメモリ２から転送されたメインプログラムを展開する。フラッシュメモリ２及びＤＲＡＭ３は、ＣＰＵ４のアドレス空間にマッピングされている。 The flash memory 2 is a serial nonvolatile memory, and stores a main program (control program) for operating the computer system, data necessary for executing various programs, and the like. The DRAM 3 is a parallel volatile memory, and expands the main program transferred from the flash memory 2. The flash memory 2 and the DRAM 3 are mapped to the address space of the CPU 4.

ＣＰＵ４１は、制御信号及びアドレス信号１０により、フラッシュメモリ２、ＤＲＡＭ３、周辺デバイス５１の制御レジスタ５１ａにおける読み出し動作、書き込み動作を制御する。各メモリから読み出されたデータは、データバス１１を経由して指定された転送先に転送される。 The CPU 41 controls the read operation and the write operation in the control register 51 a of the flash memory 2, the DRAM 3, and the peripheral device 51 by the control signal and the address signal 10. Data read from each memory is transferred to a designated transfer destination via the data bus 11.

例えば、ＣＰＵ４１は、コンピュータシステムが起動されると、リセットベクタアドレスにマッピングされているチップセレクト信号ＣＳ０をアサートすることにより、周辺デバイス５１の制御レジスタ５１ａを選択し、制御レジスタ５１ａからブートプログラムコード（ブートプログラムのプログラムコード）を読み出して、ブートプログラムを実行する。 For example, when the computer system is activated, the CPU 41 asserts the chip select signal CS0 mapped to the reset vector address to select the control register 51a of the peripheral device 51, and the boot program code ( The program code of the boot program is read and the boot program is executed.

また、ＣＰＵ４１は、チップセレクト信号ＣＳ１をアサートすることにより、フラッシュメモリ２を選択し、フラッシュメモリ２における読み出し動作、書き込み動作を制御する。具体的には、ＣＰＵ４１は、フラッシュメモリ２からメインプログラムを読み出して、ＤＲＡＭ３に転送させる。 Further, the CPU 41 selects the flash memory 2 by asserting the chip select signal CS1, and controls the read operation and the write operation in the flash memory 2. Specifically, the CPU 41 reads the main program from the flash memory 2 and transfers it to the DRAM 3.

ＣＰＵ４１は、チップセレクト信号ＣＳ２をアサートすることにより、ＤＲＡＭ３を選択し、ＤＲＡＭ３における読み出し動作、書き込み動作を制御する。具体的には、ＣＰＵ４１は、ＤＲＡＭ３上に展開されたメインプログラムを読み出して実行する。 The CPU 41 selects the DRAM 3 by asserting the chip select signal CS2, and controls a read operation and a write operation in the DRAM 3. Specifically, the CPU 41 reads out and executes the main program developed on the DRAM 3.

周辺デバイス５１は、画像処理等の機能を有する集積回路であり、制御レジスタ５１ａ及び機能ブロック５１ｂを備える。制御レジスタ５１ａは、制御信号及びアドレス信号１０に従って、読み出し、書き込み等の処理を行う。制御レジスタ５１ａは、下記図２の説明にて述べるように、初期値がブートプログラムコードになるように設定されており、ＣＰＵ４１によりブートプログラムコードが読み出された後、メインプログラムに従って、機能ブロック５１ｂの動作仕様に合わせて設定値を書き換える。機能ブロック５１ｂは、制御レジスタ５１ａに設定された値に従って動作する。 The peripheral device 51 is an integrated circuit having functions such as image processing, and includes a control register 51a and a function block 51b. The control register 51 a performs processing such as reading and writing in accordance with the control signal and the address signal 10. As described in the description of FIG. 2 below, the control register 51a is set so that the initial value becomes the boot program code. After the boot program code is read by the CPU 41, the function block 51b is set according to the main program. Rewrite the set value according to the operation specifications. The functional block 51b operates according to the value set in the control register 51a.

図２に、制御レジスタ５１ａの内部の、あるアドレスに対応した記憶部（以下、「１バイトレジスタ」という。）の詳細な構成を示す。図２は、データバス１１が８ビットのバス幅を有する場合の例である。制御レジスタは、図２に示すような１バイトレジスタを複数個有しており、ブートプログラムのプログラムコードを格納するのに充分な容量のレジスタを有しているものとする。制御レジスタ５１ａの内部の１バイトレジスタは、図２に示すように、８個のフリップフロップにより構成されている。各フリップフロップは、リセット信号が、それぞれのフリップフロップのセット端子若しくはリセット端子に接続されることにより１又は０にリセットされる。ここで、この各フリップフロップは、リセットベクタアドレスから順にこの制御レジスタ５１ａの記憶内容を読み出したときに、ちょうどブートプログラムのプログラムコードとなっているように、あらかじめリセット信号のセット／リセット端子への配線が調整されている。図２では、上位ビットＤout［７］から順に、１０１００１１０、すなわち「Ａ６Ｈ」の８ビットのデータが設定されるようになっている例を示している。 FIG. 2 shows a detailed configuration of a storage unit (hereinafter referred to as “1-byte register”) corresponding to a certain address in the control register 51a. FIG. 2 shows an example in which the data bus 11 has a bus width of 8 bits. The control register has a plurality of 1-byte registers as shown in FIG. 2, and has a register having a capacity sufficient to store the program code of the boot program. As shown in FIG. 2, the 1-byte register inside the control register 51a is composed of eight flip-flops. Each flip-flop is reset to 1 or 0 when the reset signal is connected to the set terminal or reset terminal of the flip-flop. Here, each of the flip-flops reads the stored contents of the control register 51a in order from the reset vector address so that the program code of the boot program is just set to the reset signal set / reset terminal in advance. Wiring is adjusted. FIG. 2 shows an example in which 10100110, that is, “A6H” 8-bit data is set in order from the higher order bit Dout [7].

次に、本実施形態１における動作について説明する。
図３のフローチャート及び図４のアドレスマップを参照して、起動システム１００により実行されるシステム起動処理について説明する。 Next, the operation in the first embodiment will be described.
With reference to the flowchart in FIG. 3 and the address map in FIG. 4, system activation processing executed by the activation system 100 will be described.

コンピュータの電源が投入されると、ＣＰＵ４１によって、リセットベクタアドレスにマッピングされているチップセレクト信号ＣＳ０がアサートされ、周辺デバイス５１内の制御レジスタ５１ａからブートＲＯＭコードが読み出され、ブートプログラムの実行が開始される（ステップＳ１）。ここで、本実施形態においては、周辺デバイス５１内の制御レジスタ５１ａの、所定のアドレスのレジスタ（以下「実行開始アドレス」という。）から順に、ブートプログラムコードが読み出されて、ブートプログラムが実行されるようにするために、リセットベクタアドレスとして周辺デバイス５１内の制御レジスタ５１ａ内の、上記所定の実行開始アドレスを記憶しているように構成されている。 When the computer is turned on, the CPU 41 asserts the chip select signal CS0 mapped to the reset vector address, reads the boot ROM code from the control register 51a in the peripheral device 51, and executes the boot program. Start (step S1). Here, in the present embodiment, the boot program code is read in order from the register of a predetermined address (hereinafter referred to as “execution start address”) of the control register 51a in the peripheral device 51, and the boot program is executed. For this purpose, the predetermined execution start address in the control register 51a in the peripheral device 51 is stored as a reset vector address.

ブートプログラムの実行が開始されると、あらかじめリセット信号のセット／リセット端子への配線によって、ちょうどブートプログラムのプログラムコードとなるように設定されていた制御レジスタ５１ａ内の各レジスタの初期値が、順次読み出されて実行されていき、ＣＰＵ４１を含むシステムの初期化、フラッシュメモリ２及びＤＲＡＭ３の初期化が行われ（ステップＳ２）、フラッシュメモリ２に格納されているメインプログラムコードがＤＲＡＭ３に転送される（ステップＳ３）。 When the execution of the boot program is started, the initial values of the respective registers in the control register 51a that have been set in advance to be the program code of the boot program by the wiring of the reset signal set / reset terminal are sequentially The system is read and executed, the system including the CPU 41 is initialized, the flash memory 2 and the DRAM 3 are initialized (step S2), and the main program code stored in the flash memory 2 is transferred to the DRAM 3. (Step S3).

メインプログラムの転送終了後、ブートプログラムの実行アドレスが、ＤＲＡＭ３に転送されたメインプログラムのスタートアドレスにジャンプされ（ステップＳ４）、ブートプログラムの実行が終了する。ブートプログラムの実行が終了すると、ＤＲＡＭ３上のメインプログラムの実行が開始され（ステップＳ５）、コンピュータシステムが動作する。 After the transfer of the main program is completed, the execution address of the boot program is jumped to the start address of the main program transferred to the DRAM 3 (step S4), and the execution of the boot program is completed. When execution of the boot program is completed, execution of the main program on the DRAM 3 is started (step S5), and the computer system operates.

メインプログラムの実行が開始されると、制御レジスタ５１ａの設定値が、機能ブロック５１ｂの動作仕様に合わせて書き換えられ、制御レジスタ５１ａの設定値に従って、機能ブロック５１ｂの動作が行われる。すなわち、制御レジスタ５１ａの各レジスタは、必要に応じて値を書き換えられる等して使用されることになるが、ブートプログラムは電源投入時にのみ実行されれば足りるため、ブートプログラムの実行が終了した後は消去されても何ら問題は生じない。また、制御レジスタ５１ａの各レジスタは、通常、初期値に依存して使用される場合は少なく、初期値は不定であるとしてシステム全体が設計されている場合が多いため、初期値がブートプログラムのプログラムコードとなるように設定されていたとしても、その後のメインプログラムの実行に支障は来さない。従って、このように制御レジスタ５１ａを使用することにより、制御レジスタ５１ａを非常に効率的に使用することが可能となる。 When the execution of the main program is started, the set value of the control register 51a is rewritten according to the operation specification of the function block 51b, and the operation of the function block 51b is performed according to the set value of the control register 51a. That is, each register of the control register 51a is used by being rewritten as necessary, but the boot program only needs to be executed when the power is turned on. It will not cause any problems even if it is erased later. In addition, the registers of the control register 51a are usually used depending on the initial value, and the entire system is often designed with the initial value being indefinite. Even if it is set to be the program code, it will not hinder the subsequent execution of the main program. Therefore, by using the control register 51a in this way, the control register 51a can be used very efficiently.

以上のように、本実施形態１の起動システム１００によれば、コンピュータシステムのブートプログラムを、周辺デバイス５１が備える制御レジスタ５１ａの初期値として格納し、システム起動後、制御レジスタ５１ａを、機能ブロック５１ｂを制御する通常のレジスタとして使用するようにしたことで、制御レジスタ５１ａを、システム起動用と、機能ブロック制御用の二通りの用途で使用可能になり、ブートプログラム格納用の不揮発性メモリ（例えば、図８のブートＲＯＭ１）を搭載する必要がなくなる。従って、起動システム１００の製造コストを削減することができる。 As described above, according to the activation system 100 of the first embodiment, the boot program of the computer system is stored as the initial value of the control register 51a included in the peripheral device 51, and the control register 51a is stored in the functional block after the system is activated. The use of the control register 51a as a normal register for controlling the 51b makes it possible to use the control register 51a for two purposes of system activation and function block control, and a non-volatile memory for storing a boot program ( For example, it is not necessary to install the boot ROM 1) of FIG. Therefore, the manufacturing cost of the activation system 100 can be reduced.

（実施形態２）
次に、図５〜図７を参照して、本発明に係る実施形態２について詳細に説明する。まず、本実施形態２のシステム構成を説明する。 (Embodiment 2)
Next, Embodiment 2 according to the present invention will be described in detail with reference to FIGS. First, the system configuration of the second embodiment will be described.

図５に、実施形態２のコンピュータの起動システム２００の構成を示す。起動システム２００を構成する各部のうち、図１に示した起動システム１００と同一の構成部分には、同一の符号を付している。起動システム２００は、デジタルカメラ、携帯電話等のコンピュータに搭載され、図５に示すように、フラッシュメモリ２１、ＤＲＡＭ３、ＣＰＵ４２、周辺デバイス５２により構成される。 FIG. 5 shows the configuration of a computer startup system 200 according to the second embodiment. Among the components constituting the activation system 200, the same components as those of the activation system 100 shown in FIG. The activation system 200 is mounted on a computer such as a digital camera or a mobile phone, and includes a flash memory 21, a DRAM 3, a CPU 42, and a peripheral device 52 as shown in FIG.

フラッシュメモリ２１は、前述のオートリード機能を有するシリアル型の不揮発性メモリであり、コンピュータシステムを動作させるためのメインプログラム（制御プログラム）と、各種プログラムの実行に必要なデータ等を格納するとともに、上記オートリード機能によってシステムの起動直後に読み出される特定のブロックに、コンピュータシステムを立ち上げるためのブートプログラム（起動プログラム）を格納する。ＤＲＡＭ３は、パラレル型の揮発性メモリであり、フラッシュメモリ２１から転送されたメインプログラムを展開する。 The flash memory 21 is a serial nonvolatile memory having the above-described auto read function, and stores a main program (control program) for operating the computer system, data necessary for executing various programs, and the like. A boot program (startup program) for starting up the computer system is stored in a specific block read immediately after the system is started by the auto-read function. The DRAM 3 is a parallel volatile memory, and expands the main program transferred from the flash memory 21.

ＣＰＵ４２は、制御信号及びアドレス信号１０により、フラッシュメモリ２１、ＤＲＡＭ３、周辺デバイス５２の内蔵メモリ５２ａにおける読み出し動作、書き込み動作を制御する。各メモリから読み出されたデータは、データバス１１を経由して指定された転送先に転送される。 The CPU 42 controls a read operation and a write operation in the built-in memory 52 a of the flash memory 21, the DRAM 3, and the peripheral device 52 by the control signal and the address signal 10. Data read from each memory is transferred to a designated transfer destination via the data bus 11.

ＣＰＵ４２は、コンピュータシステムが起動されると、リセットベクタアドレスにマッピングされているチップセレクト信号ＣＳ０をアサートすることにより、フラッシュメモリ２１を選択し、フラッシュメモリ２１のオートリード機能を用いてブートプログラムをシーケンシャルに読み出してブートプログラムを実行する。このとき、ＣＰＵ４２は、ブートプログラムの一部の命令コードを周辺デバイス５２の内蔵メモリ５２ａに転送させる。オートリード機能によってフラッシュメモリ２１から読み出すことのできるプログラムコードの容量は限られている場合が多く、この容量だけでブートプログラムを全て格納できない場合があり、このような場合に、いったんブートプログラムのプログラムコードの一部の命令コードを、フラッシュメモリ２１から周辺デバイス５２の内蔵メモリ５２ａに転送させて、この内蔵メモリ５２ａからブートプログラムが実行されるようにするためである。ここで、ブートプログラムの一部の命令コードとは、ＤＲＡＭ３の初期化を指示するコードと、フラッシュメモリ２１からＤＲＡＭ３へのメインプログラムの転送を指示するコードである。 When the computer system is activated, the CPU 42 asserts the chip select signal CS0 mapped to the reset vector address, thereby selecting the flash memory 21 and sequentially using the auto-read function of the flash memory 21 to execute the boot program. And boot program is executed. At this time, the CPU 42 transfers a part of the instruction code of the boot program to the built-in memory 52 a of the peripheral device 52. In many cases, the capacity of the program code that can be read from the flash memory 21 by the auto-read function is limited, and the boot program cannot be stored with this capacity alone. This is because a part of the instruction code is transferred from the flash memory 21 to the internal memory 52a of the peripheral device 52 so that the boot program is executed from the internal memory 52a. Here, a part of the instruction code of the boot program is a code for instructing initialization of the DRAM 3 and a code for instructing transfer of the main program from the flash memory 21 to the DRAM 3.

また、ＣＰＵ４２は、チップセレクト信号ＣＳ１をアサートすることにより、周辺デバイス５２を選択して、周辺デバイス５２における読み出し動作、書き込み動作を制御する。具体的には、ＣＰＵ４２は、周辺デバイス５２の内蔵メモリ５２ａに格納された上記命令コードを読み出し、ＤＲＡＭ３を初期化させ、フラッシュメモリ２１からＤＲＡＭ３へメインプログラムを転送させる。 The CPU 42 also selects the peripheral device 52 by asserting the chip select signal CS1, and controls the read operation and write operation in the peripheral device 52. Specifically, the CPU 42 reads out the instruction code stored in the built-in memory 52 a of the peripheral device 52, initializes the DRAM 3, and transfers the main program from the flash memory 21 to the DRAM 3.

更に、ＣＰＵ４２は、チップセレクト信号ＣＳ２をアサートすることにより、ＤＲＡＭ３を選択し、ＤＲＡＭ３における読み出し動作、書き込み動作を制御する。具体的には、ＣＰＵ４２は、ＤＲＡＭ３上に展開されたメインプログラムを読み出して実行する。 Further, the CPU 42 selects the DRAM 3 by asserting the chip select signal CS2, and controls the read operation and the write operation in the DRAM 3. Specifically, the CPU 42 reads out and executes the main program developed on the DRAM 3.

また、ＣＰＵ４２は、コンピュータシステムの起動動作の終了後、メインプログラムに従って、内蔵メモリ５２ａに、機能ブロック５２ｂの動作仕様に応じた設定値を書き込む。 In addition, after the startup operation of the computer system is completed, the CPU 42 writes a setting value corresponding to the operation specification of the functional block 52b in the built-in memory 52a according to the main program.

周辺デバイス５２は、画像処理等の機能を有する集積回路であり、内蔵メモリ５２ａ及び機能ブロック５２ｂを備える。内蔵メモリ５２ａは、ＳＲＡＭ（Static Random Access Memory）等により構成されており、ブートプログラムの一部の命令コードと、機能ブロック５２ｂの動作に必要な各種設定値を格納する。なお、ＳＲＡＭは、ＤＲＡＭ３と比較して、初期化が容易で初期化に必要なコードも少なく、また、ランダムアクセスが可能であることから、本実施形態では、ブートプログラムの一部を，フラッシュメモリ２１からＤＲＡＭ３にコピーするのではなく、ＳＲＡＭにコピーして実行するようにしている。 The peripheral device 52 is an integrated circuit having functions such as image processing, and includes a built-in memory 52a and a functional block 52b. The built-in memory 52a is configured by SRAM (Static Random Access Memory) or the like, and stores a part of the instruction code of the boot program and various setting values necessary for the operation of the function block 52b. Note that the SRAM is easier to initialize than the DRAM 3, requires fewer codes for initialization, and allows random access. In this embodiment, a part of the boot program is stored in the flash memory. Instead of copying from 21 to DRAM 3, it is copied to SRAM and executed.

内蔵メモリ５２ａは、制御信号及びアドレス信号１０に従って、読み出し、書き込み等の処理を行う。具体的には、内蔵メモリ５２ａは、フラッシュメモリ２１から転送されたブートプログラムの一部の命令コードの、書き込み動作、読み出し動作を行う。機能ブロック５２ｂは、内蔵メモリ５２ａに設定された値に従って動作する。 The built-in memory 52a performs processing such as reading and writing in accordance with the control signal and the address signal 10. Specifically, the built-in memory 52a performs a write operation and a read operation on a part of the instruction code of the boot program transferred from the flash memory 21. The functional block 52b operates according to the value set in the built-in memory 52a.

次に、本実施形態２における動作について説明する。
図６のフローチャート及び図７のアドレスマップを参照して、起動システム２００により実行されるシステム起動処理について説明する。 Next, the operation in the second embodiment will be described.
A system activation process executed by the activation system 200 will be described with reference to the flowchart of FIG. 6 and the address map of FIG.

コンピュータの電源が投入されると、ＣＰＵ４２によって、リセットベクタアドレスにマッピングされているチップセレクト信号ＣＳ０がアサートされ、フラッシュメモリ２１のオートリード機能により、ブートプログラムがシーケンシャルに読み出され、ブートプログラムの実行が開始される（ステップＳ１１）。 When the computer is turned on, the CPU 42 asserts the chip select signal CS0 mapped to the reset vector address, the boot program is read sequentially by the auto-read function of the flash memory 21, and the boot program is executed. Is started (step S11).

すると、まず、内蔵メモリ５２ａが初期化された後に、フラッシュメモリ２１から読み出されたブートプログラムの一部の命令コードが、内蔵メモリ５２ａに転送される（ステップＳ１２）。ここで、ブートプログラムの一部の命令コードとは、ＤＲＡＭ３の初期化を指示するコードと、フラッシュメモリ２１からＤＲＡＭ３へのメインプログラムの転送を指示するコードである。ＤＲＡＭの初期化コードに比べてＳＲＡＭの初期化コードは非常に少なくて済むことから、オートリード機能で読み出し可能な限られた容量のブートプログラムとして、内蔵メモリ５２ａの初期化のプログラムコードと、フラッシュメモリ２１から読み出されたブートプログラムの一部の命令コードの内蔵メモリ５２ａへの転送処理のプログラムコードを記録しておき、その他のブートプログラムについては、転送された内蔵メモリ５２ａ上のプログラムコードを用いて実行するようにしているものである。 Then, first, after the internal memory 52a is initialized, a part of the instruction code of the boot program read from the flash memory 21 is transferred to the internal memory 52a (step S12). Here, a part of the instruction code of the boot program is a code for instructing initialization of the DRAM 3 and a code for instructing transfer of the main program from the flash memory 21 to the DRAM 3. Since the SRAM initialization code can be very small compared to the DRAM initialization code, a boot code having a limited capacity that can be read by the auto read function, and a program code for initializing the internal memory 52a and a flash memory The program code of the transfer process of a part of the instruction code of the boot program read from the memory 21 to the internal memory 52a is recorded, and the program code on the transferred internal memory 52a is recorded for the other boot programs. It is intended to be used and executed.

次いで、ブートプログラムの実行アドレスが、内蔵メモリ５２ａに転送されたブートプログラムのスタートアドレスにジャンプされ、フラッシュメモリ２１によるオートリードが終了する（ステップＳ１３）。 Next, the execution address of the boot program is jumped to the start address of the boot program transferred to the built-in memory 52a, and the auto read by the flash memory 21 is completed (step S13).

ブートプログラムの実行が開始されると、内蔵メモリ５２ａに格納された命令コードに従って、ＣＰＵ４２を含むシステムの初期化、フラッシュメモリ２１及びＤＲＡＭ３の初期化が行われ（ステップＳ１４）、フラッシュメモリ２１に格納されているメインプログラムコードがＤＲＡＭ３に転送される（ステップＳ１５）。 When execution of the boot program is started, the system including the CPU 42, the flash memory 21 and the DRAM 3 are initialized in accordance with the instruction code stored in the internal memory 52a (step S14) and stored in the flash memory 21. The main program code thus transferred is transferred to the DRAM 3 (step S15).

メインプログラムの転送終了後、内蔵メモリ５２ａに格納された命令コードに従って、ブートプログラムの実行アドレスが、ＤＲＡＭ３に転送されたメインプログラムのスタートアドレスにジャンプされ（ステップＳ１６）、ブートプログラムの実行が終了する。ブートプログラムの実行が終了すると、ＤＲＡＭ３上のメインプログラムの実行が開始され（ステップＳ１７）、コンピュータシステムが動作する。 After the transfer of the main program is finished, the execution address of the boot program is jumped to the start address of the main program transferred to the DRAM 3 according to the instruction code stored in the internal memory 52a (step S16), and the execution of the boot program is finished. . When execution of the boot program is completed, execution of the main program on the DRAM 3 is started (step S17), and the computer system operates.

メインプログラムの実行が開始されると、内蔵メモリ５２ａの設定値が、機能ブロック５２ｂの動作仕様に合わせて書き換えられ、内蔵メモリ５２ａの設定値に従って、機能ブロック５２ｂの動作が行われる。 When the execution of the main program is started, the set value of the internal memory 52a is rewritten according to the operation specification of the functional block 52b, and the operation of the functional block 52b is performed according to the set value of the internal memory 52a.

以上のように、本実施形態２の起動システム２００によれば、シリアル型の不揮発性メモリ（フラッシュメモリ２１）にブートプログラムを格納し、オートリード機能を用いてシーケンシャルにブートプログラムを読み出すとき、ＳＲＡＭ等のランダムアクセスが可能で初期化の容易なメモリ（周辺デバイス５２の内蔵メモリ５２ａ）にブートプログラムの一部を転送し、転送先のメモリ上で、ＤＲＡＭの初期化及びメインプログラムの転送を行うようにしたため、分岐命令の使用が可能になり、全てのメインプログラムを確実にＤＲＡＭに転送することが可能になる。また、本来は、機能ブロック５２ｂの動作に必要なテーブルやバッファとして使用する集積回路の内蔵メモリ５２ａを、一部のブートプログラムの格納用メモリとして使用可能にしたことにより、新たにブートプログラム格納用のメモリを搭載する必要がなく、起動システム２００の製造コストを削減することができる。 As described above, according to the activation system 200 of the second embodiment, when the boot program is stored in the serial nonvolatile memory (flash memory 21) and the boot program is read sequentially using the auto-read function, the SRAM For example, a part of the boot program is transferred to a memory that can be randomly accessed and can be easily initialized (the built-in memory 52a of the peripheral device 52), and the DRAM is initialized and the main program is transferred to the destination memory. As a result, branch instructions can be used, and all main programs can be reliably transferred to the DRAM. In addition, since the built-in memory 52a of the integrated circuit, which is originally used as a table or buffer necessary for the operation of the functional block 52b, can be used as a memory for storing a part of boot programs, a new boot program storage is available. It is not necessary to mount the memory, and the manufacturing cost of the activation system 200 can be reduced.

なお、上記各実施の形態における記述内容は、本発明の趣旨を逸脱しない範囲で適宜変更可能である。 Note that the description content in each of the above embodiments can be changed as appropriate without departing from the spirit of the present invention.

本発明の実施形態１におけるコンピュータの起動システム１００の構成を示す図。The figure which shows the structure of the starting system 100 of the computer in Embodiment 1 of this invention. 周辺デバイス５１内の制御レジスタ５１ａ内に存在する、あるアドレスで示される１バイト分のレジスタの回路構成を示す図。The figure which shows the circuit structure of the register | resistor for 1 byte which exists in the control register 51a in the peripheral device 51, and is shown with a certain address. 実施形態１の起動システム１００において実行されるシステム起動処理を示すフローチャート。3 is a flowchart illustrating system activation processing executed in the activation system 100 according to the first embodiment. 実施形態１の起動システム１００における各メモリのアドレスマップを示す図。FIG. 3 is a diagram illustrating an address map of each memory in the activation system 100 according to the first embodiment. 本発明の実施形態２におけるコンピュータの起動システム２００の構成を示す図。The figure which shows the structure of the starting system 200 of the computer in Embodiment 2 of this invention. 実施形態２の起動システム２００において実行されるシステム起動処理を示すフローチャート。9 is a flowchart showing system activation processing executed in the activation system 200 of the second embodiment. 実施形態２の起動システム２００における各メモリのアドレスマップを示す図。The figure which shows the address map of each memory in the starting system 200 of Embodiment 2. FIG. 従来のコンピュータの起動システム３００の構成を示す図。The figure which shows the structure of the starting system 300 of the conventional computer. 従来の起動システム３００における各メモリのアドレスマップを示す図。The figure which shows the address map of each memory in the conventional starting system 300. 従来のコンピュータの起動システム４００の構成を示す図。The figure which shows the structure of the starting system 400 of the conventional computer. 従来の起動システム４００における各メモリのアドレスマップを示す図。The figure which shows the address map of each memory in the conventional starting system 400.

Explanation of symbols

１ブート用ＲＯＭ
２、２１フラッシュメモリ
３ＤＲＡＭ
４１、４２ＣＰＵ（制御部）
５１、５２周辺デバイス（集積回路）
５１ａ制御レジスタ（データ記憶装置）
５１ｂ、５２ｂ機能ブロック
５２ａ内蔵メモリ
１０制御信号、アドレス信号
１１データバス
１００、２００コンピュータの起動システム
ＣＳ０、ＣＳ１、ＣＳ２チップセレクト信号 1 Boot ROM
2, 21 Flash memory 3 DRAM
41, 42 CPU (control unit)
51, 52 Peripheral devices (integrated circuits)
51a Control register (data storage device)
51b, 52b Function block 52a Built-in memory 10 Control signal, address signal 11 Data bus 100, 200 Computer activation system CS0, CS1, CS2 Chip select signal

Claims

A computer startup system comprising a CPU, a memory and peripheral devices, and starting execution of a program from a predetermined address by inputting a reset signal to the CPU ,
For each of a plurality of registers, an individual address is allocated in order from the predetermined address, and a set of a plurality of registers capable of randomly reading and writing data stored in each register is provided,
The set of the plurality of registers is composed of a plurality of flip-flop circuits, and when the stored contents are read sequentially from the predetermined address, the reset signal is initialized to the program code of the activation program. It is connected to the set terminal or reset terminal of the flip-flop circuit, and by inputting the reset signal, a plurality of data stored in each register can be simultaneously initialized to the program code of the activation program computer boot system, characterized in that it is configured.

The program stored in the set of the plurality of registers in the initialized state is a startup program that is executed when the computer system is started,
When the computer system is started, the reset signal is output to initialize the plurality of register sets, and the startup program stored in the plurality of register sets in the initialized state is started from the predetermined address. The computer activation system according to claim 1, wherein the computer activation system is executed in order.

The memory is a memory for storing a control program for controlling the operation after start of the computer system,
Wherein the after starting the computer system by a plurality registers set to the stored boot program, the computer boot system according to claim 2, characterized by executing a control program stored in the memory.

Said after transferring control to multiple register sets to the stored boot program the memory to the stored control program from said peripheral device by rewriting the data content of each register included in the set of multiple registers computer startup system of claim 3 but characterized by controlling to execute various processes.

The memory is composed of a nonvolatile memory and a volatile memory in which the control program is recorded,
The startup program includes a program for transferring a control program stored in the nonvolatile memory to the volatile memory,
5. The computer according to claim 3, wherein the control program is executed on the volatile memory after the control program is transferred from the nonvolatile memory to the volatile memory by the startup program. Boot system.

The nonvolatile memory is a memory that performs serial access,
6. The computer startup system according to claim 5, wherein the volatile memory is a memory that performs random access.

The peripheral device has a built-in set of multiple registers, executes various processes using a register included in the set of said plurality of registers,
And wherein the rewriting after the end of the start-up operation of the computer system, the set values of the registers included in the set of multiple registers, the set value for executing the predetermined processing from the initialization initial value The computer activation system according to any one of claims 3 to 6.