JP4454880B2

JP4454880B2 - Semiconductor integrated circuit and placement and routing method thereof

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Publication number: JP4454880B2
Application number: JP2001083201A
Authority: JP
Inventors: 圭一吉岡; 淳次市宮
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2001-03-22
Filing date: 2001-03-22
Publication date: 2010-04-21
Anticipated expiration: 2021-03-22
Also published as: JP2002280457A

Description

【０００１】
【発明の属する技術分野】
本発明は、複数のスタンダードセルおよび幅広の電源配線を配置し配線してなる半導体集積回路、およびその配置配線方法に関する。
【０００２】
【従来の技術】
これまで、複数のスタンダードセルをレイアウト設計する場合、スタンダードセル方式と呼ばれるレイアウト自動設計手法が一般に用いられている。この手法によれば、種類の異なる論理ゲート（例えば、インバータ、ＡＮＤゲート、ＯＲゲート、ラッチ、フリップフロップなど）を含むスタンダードセルを、自動配線配置ツールのセルライブラリに登録しておき、ユーザ入力によるネットリストに基き、これら複数のスタンダードセルを自動的に配置配線して、最適化されたレイアウトを有する所望の論理回路を容易に設計することができる。これらのスタンダードセルは、一般に、ＣＭＯＳで構成されている。
【０００３】
図５は、従来式の半導体集積回路５１のレイアウト平面図である。半導体集積回路５１は、図５の微小ブロックで示す種類の異なる論理ゲート（例えば、インバータ、ＡＮＤゲート、ＯＲゲート、ラッチ、フリップフロップなど）を含むスタンダードセル５２を、列状に整列させたスタンダードセル列５３を複数列有している。
【０００４】
また、半導体集積回路５１は、これを包囲するように形成された、比較的に幅広のＶ_ＤＤ金属配線５４およびＧＮＤ金属配線５５（以下、各々、Ｖ_ＤＤリング５４およびＧＮＤリング５５という。）を備える。また、Ｖ_ＤＤリング５４およびＧＮＤリング５５は、左右方向に延長する部分５４ａ，５５ａ（メタル１層配線で形成される。）と、上下方向に延長する部分５４ｂ，５５ｂ（メタル２層配線で形成される。）とから構成される。さらに、半導体集積回路５１は、各リング５４，５５の上下方向に延長する部分５４ｂ，５５ｂに対して平行に延びる比較的に幅広のＶ_ＤＤ金属配線５６およびＧＮＤ金属配線５７（以下、各々、Ｖ_ＤＤストラップ５６およびＧＮＤストラップ５７という。）を少なくとも１つ備える。なお、Ｖ_ＤＤストラップ５６およびＧＮＤストラップ５７は、メタル２層配線で形成される。
【０００５】
スタンダードセル列５３に整列された各スタンダードセル５２は、電源電圧および接地電圧を供給するためのＶ_ＤＤ金属配線およびＧＮＤ金属配線を共有する。各リング５４，５５の上下方向に延長する部分５４ｂ，５５ｂは、垂直ビアホールを介して、スタンダードセル５２が共有するＶ_ＤＤ金属配線およびＧＮＤ金属配線に接続される。また、リング５４，５５の左右方向に延長する部分５４ａ，５５ａは、垂直ビアホールを介して、Ｖ_ＤＤストラップ５６およびＧＮＤストラップ５７と、各スタンダードセル５２が共有するＶ_ＤＤ金属配線およびＧＮＤ金属配線に接続される。
【０００６】
図６は、従来式の半導体集積回路５１の拡大レイアウト平面図であって、インバータ６０と、その左側に隣接する幅広のＧＮＤストラップ５７を示す。インバータ６０は、ｐ型トランジスタ領域６２ａおよびｎ型トランジスタ領域６２ｂを有し、その上下端において、それぞれ電源電圧および接地電圧を供給するためのＶ_ＤＤ金属配線６４ａおよびＧＮＤ金属配線６４ｂがメタル１層配線を用いて形成されている。また、インバータ６０は、入力および出力端子ターゲット６６ａ，６６ｂを有し、これらはメタル１層配線を用いて形成される。さらに、他のスタンダードセル５２と互いに結線するために、垂直ビアホール６８ａ，６８ｂを介して接続される比較的に狭小な端子配線７０ａ，７０ｂが、メタル２層配線を用いて形成されている。
【０００７】
ところで、半導体集積回路の集積度が、近年ますます増加する傾向にあり、金属配線を含むスタンダードセルがいっそう小型化している。これに伴い、ＤＳＭ（Deep Sub Micron）プロセスの金属配線工程において、これまで用いられてきたサブトラクティブ・アルミニウム配線（ＢＥＯＬ）に代わって、シート抵抗が約４０％より低いダマシン・銅配線を採用しようとする研究開発が進められている。
【０００８】
【発明が解決しようとする課題】
しかしながら、ダマシン銅配線を用いて配線した場合、アルミニウム配線を用いた場合と比べて、デザインルールなどの制約条件が相当に厳しいことが分かってきた。例えば、２つのダマシン銅配線の配線間隔幅は、アルミニウム配線間隔幅に比べてより大きく設定する必要がある。これについて、図７を参照しながら、以下さらに詳述する。
【０００９】
図７は、幅広のＧＮＤストラップ５７（またはＶ_ＤＤリング５４）、およびこれに隣接するスタンダードセル５２（例えば、インバータ６０）の入力および出力端子ターゲット７０ａ，７０ｂに接続される端子配線７０の概略寸法を示す拡大図である。インバータ６０の端子配線７０ａ，７０ｂ、および幅広のＧＮＤストラップ５７は、メタル２層配線を用いて、同一積層面上に形成されている。一般に、同一積層面上に形成されるＧＮＤストラップ５７および隣接する端子配線７０ｂの間隔ｄ１と、端子配線７０ａ，７０ｂの間隔ｄ２は、スタンダードセルを配置する際のデザインルールとして定義され、ＧＮＤストラップ５７および各端子配線７０ａ，７０ｂの幅ａ，ｂおよび金属構成材料に依存して決定される。このとき、幅広のＧＮＤストラップ５７から所定の間隔ｄ１よりも接近して、インバータ６０の端子配線７０ｂを配置することができない。（つまり、デザインルール違反が生じる。）以下、本明細書において、ＧＮＤストラップ５７などの幅広配線に関してデザインルール違反が生じるような所定の間隔ｄ１を含む領域を、デザインルール違反領域Ｒと呼ぶ。すなわち、幅広のＧＮＤストラップ５７に隣接するスタンダードセル５２を配置する場合、そのより近接する方の端子配線７０ｂがデザインルール違反領域Ｒ内に配置されないようにする必要がある。
【００１０】
ＧＮＤストラップ５７のデザインルール違反領域Ｒを定義する所定の間隔ｄ１は、各金属配線がアルミニウム配線である場合、端子配線７０ａ，７０ｂの配線幅と実質的に同じ程度であるが、各金属配線がダマシン銅配線である場合、端子配線７０ａ，７０ｂの幅のほぼ５倍ないし２０倍以上となり得る。これは、ダマシン銅配線を金属配線として利用したとき、アルミニウム配線を用いた場合に比べて、幅広のＧＮＤストラップ５７から、端子配線７０の幅ｂに対してほぼ５倍ないし２０倍程度のデザインルール違反領域Ｒを設ける必要があることを意味する。このデザインルール違反領域Ｒにおいては、スタンダードセル５２が配線できないので、従来式の半導体集積回路５１においては、スタンダードセル５２全体を、ＧＮＤストラップ５７などの幅広配線から所定の間隔だけ離間させて配置設計せざるを得なかった。その結果、図６で示すように、スタンダードセル５２とＧＮＤストラップ５７の間にマージン８０を設ける必要があり、このマージン８０がデッドスペースとなり、半導体集積回路の高集積化を阻む原因となっていた。
【００１１】
そこで本発明は、半導体集積回路の高集積化を阻む原因となるデッドスペースを低減するために、スタンダードセルの端子ターゲットを、幅広のリング（またはストラップ）のデザインルール違反領域Ｒを超えて延長させ、スタンダードセルの端子配線を、幅広のリング（またはストラップ）のデザインルール違反領域Ｒを超えた位置において配線できるようにした半導体集積回路、およびこれを配線配置する方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
したがって、請求項１に記載の発明によれば、異なる積層面上に形成された端子ターゲットと該端子ターゲットに接続される狭小配線とを有するスタンダードセルと、狭小配線と同一積層面上に形成される電源配線または接地配線とを備え、端子ターゲットは、電源配線または接地配線から所定の水平距離を隔てたデザインルール違反領域を超えて電源配線または接地配線から遠ざかる方向に延長され、狭小配線は、デザインルール違反領域の外側に形成され、前記狭小配線と前記端子ターゲットとが、デザインルール違反領域の外側で、ビアを介して接続されている半導体スタンダードセルを提供することができる。
【００１３】
請求項２に記載の発明によれば、異なる積層面上に形成された端子ターゲットと該端子ターゲットに接続される狭小配線とを有するスタンダードセルと、狭小配線と同一積層面上に形成される電源配線または接地配線とを備え、端子ターゲットが電源配線または接地配線から所定の水平距離を隔てたデザインルール違反領域を超えて電源配線または接地配線から遠ざかる方向に延長できるように、端子ターゲットが形成される積層面内に延長可能領域が設定され、前記狭小配線と前記端子ターゲットとが、デザインルール違反領域の外側で、ビアを介して接続されている半導体スタンダードセルを提供することができる。
【００１４】
請求項３に記載の発明によれば、電源配線または接地配線は、スタンダードセルに電源電圧または接地電圧を供給するための配線である。
【００１５】
請求項４に記載の発明によれば、少なくとも１つのスタンダードセルおよび電源配線または接地配線を有する半導体集積回路の配置配線方法において、電源配線または接地配線から所定の水平距離を隔てたデザインルール違反領域を超えて電源配線または接地配線から遠ざかる方向に延長する端子ターゲットを有するスタンダードセルを形成するステップと、デザインルール違反領域の外側に狭小配線を形成するステップと、電源配線または接地配線を狭小配線と同一積層面上に形成するステップと、デザインルール違反領域の外側に狭小配線を端子ターゲットに接続するステップとを有する半導体スタンダードセルの配置配線方法を提供することができる。
【００１６】
請求項５に記載の発明によれば、少なくとも１つのスタンダードセルおよび電源配線または接地配線を有する半導体集積回路の配置配線方法において、電源配線または接地配線から所定の水平距離を隔てたデザインルール違反領域を超えて延長する端子ターゲットを有するスタンダードセルを形成するステップと、デザインルール違反領域の外側に狭小配線を形成するステップと、電源配線または接地配線を狭小配線と同一積層面上に形成するステップと、デザインルール違反領域の外側に狭小配線を端子ターゲットに接続するステップとを有し、少なくとも１つのスタンダードセルおよび電源配線または接地配線を有する半導体スタンダードセルの配置配線方法において、スタンダードセルを形成するステップは、電源配線または接地配線から所定の水平距離を隔てたデザインルール違反領域を超えて延長する端子ターゲットを有するスタンダードセルを複数用意するステップと、用意された複数のスタンダードセルの中から、電源配線または接地配線および狭小配線の位置関係に基いて、適当なスタンダードセルを選択するステップとを有する半導体スタンダードセルの配置配線方法を提供することができる。
【００１７】
請求項６に記載の発明によれば、少なくとも１つのスタンダードセルおよび電源配線または接地配線を有する半導体集積回路の配置配線方法において、電源配線または接地配線から所定の水平距離を隔てたデザインルール違反領域を超えて延長する端子ターゲットを有するスタンダードセルを形成するステップと、デザインルール違反領域の外側に狭小配線を形成するステップと、電源配線または接地配線を狭小配線と同一積層面上に形成するステップと、デザインルール違反領域の外側に狭小配線を端子ターゲットに接続するステップとを有し、スタンダードセルを形成するステップは、端子ターゲットが電源配線または接地配線から所定の水平距離を隔てたデザインルール違反領域を超えて延長できるように、端子ターゲットが積層される積層面内に延長可能領域が設定されたスタンダードセルを用意するステップと、電源配線または接地配線および狭小配線の位置関係に基いて、端子ターゲットを延長可能領域に延長させるステップを有する半導体スタンダードセルの配置配線方法を提供することができる。
【００１８】
請求項７に記載の発明によれば、電源配線または接地配線は、スタンダードセルに電源電圧または接地電圧を供給するための配線である。
【００１９】
【発明の実施の形態】
図面を参照しながら、本発明の半導体集積回路およびその配置配線方法について以下詳述する。本実施形態の説明において、理解を容易にするために方向を表す用語（例えば、「上下方向」、「左右方向」、など）を適宜用いるが、これは説明のためのものであって、これらの用語は本発明を限定するものでない。
【００２０】
図１は、本発明に係る半導体集積回路１のレイアウト平面図である。半導体集積回路１は、図１の微小ブロックで示す種類の異なる論理ゲート（例えば、インバータ、ＡＮＤゲート、ＯＲゲート、ラッチ、フリップフロップなど）を含むスタンダードセルを、列状に整列させたスタンダードセル列３を複数列有している。
【００２１】
また、半導体集積回路１は、これを包囲するように形成された、比較的に幅広のＶ_ＤＤ金属配線４およびＧＮＤ金属配線５（以下、各々、Ｖ_ＤＤリング４およびＧＮＤリング５という。）を備える。また、Ｖ_ＤＤリング４およびＧＮＤリング５は、左右方向に延長する部分４ａ，５ａ（メタル１層配線で形成される。）と、上下方向に延長する部分４ｂ，５ｂ（メタル２層配線で形成される。）とから構成される。さらに、半導体集積回路１は、各リング４，５の上下方向に延長する部分４ｂ，５ｂに対して平行に延びる比較的に幅広のＶ_ＤＤ金属配線６およびＧＮＤ金属配線７（以下、各々、Ｖ_ＤＤストラップ６およびＧＮＤストラップ７という。）を少なくとも１つ備える。なお、Ｖ_ＤＤストラップ６およびＧＮＤストラップ７は、メタル２層配線で形成される。
【００２２】
スタンダードセル列３に整列された各スタンダードセル２は、電源電圧および接地電圧を供給するためのＶ_ＤＤ金属配線およびＧＮＤ金属配線（後述する）を共有する。各リング４，５の上下方向に延長する部分４ｂ，５ｂは、垂直ビアホールを介して、スタンダードセル２が共有するＶ_ＤＤ金属配線およびＧＮＤ金属配線に接続される。また、リング４，５の左右方向に延長する部分４ａ，５ａは、垂直ビアホールを介して、Ｖ_ＤＤストラップ６およびＧＮＤストラップ７と、スタンダードセル２が共有するＶ_ＤＤ金属配線およびＧＮＤ金属配線に接続される。これにより、スタンダードセル２が共有するＶ_ＤＤ金属配線およびＧＮＤ金属配線の電圧降下を補償することができる。
【００２３】
これまで説明した各メタル配線は、好適には、優先的に一定方向に延長するように設計される。例えば、リング４，５の左右方向に延長する部分４ａ，５ａなどのメタル１層配線は、優先的に図１で示す左右方向に延長し、リング４，５の上下方向に延長する部分４ｂ，５ｂおよびＶ_ＤＤストラップ６およびＧＮＤストラップ７などのメタル２層配線は、上下方向に延びるようにルール化しておく。同様に、図示しないメタル３層配線以降の奇数メタル配線が左右方向に、偶数メタル配線が上下方向に延びるように、優先的に配線されることが好ましい。
【００２４】
図２は、本発明に係る半導体集積回路１の拡大レイアウト平面図であって、スタンダードセル２と、その左側に隣接する幅広のＧＮＤストラップ７を示す。まず、スタンダードセル２の一般的構成について、インバータ１０を用いて説明する。スタンダードセル２は、ＣＭＯＳで構成された複数のトランジスタを有し、例えば、インバータ１０は、ｐ型トランジスタ領域１２ａおよびｎ型トランジスタ領域１２ｂを有する。また、スタンダードセル２の上下端において、それぞれ電源電圧および接地電圧を供給するためのＶ_ＤＤ金属配線１４ａおよびＧＮＤ金属配線１４ｂがメタル１層配線を用いて形成されている。上述のとおり、列状に整列させたスタンダードセル列３は、直線状に延びたＶ_ＤＤ金属配線１４ａおよびＧＮＤ金属配線１４ｂを共有している。また、スタンダードセル２は、少なくとも１つの入力および出力端子ターゲット１６ａ，１６ｂを有し、これらはメタル１層配線を用いて形成される。さらに、他のスタンダードセル２と互いに配線するために、垂直ビアホール１８ａ，１８ｂを介して接続される比較的に狭小な端子配線２０ａ，２０ｂが、メタル２層配線を用いて形成されている。
【００２５】
一般に、ＤＳＭ（Deep Sub Micron）プロセスのフロアプラン工程において、同一積層面上に形成される２つの金属配線を、デザインルールとして定義される所定間隔よりも接近させてレイアウト設計することはできない。つまり、一方の金属配線を配置するとき、他方の金属配線から所定距離以上隔てた位置にレイアウト設計する必要がある。上述のように、本明細書においては、一方の金属配線から所定距離内の領域に、他方の金属配線を設計配置することが禁止される領域のことを、デザインルール違反領域Ｒと称し、これは金属材質および配線幅などのさまざまな要因によって変動する。例えば、ダマシン銅配線のデザインルール違反領域Ｒがアルミニウム配線のそれより広く、幅広の金属配線のデザインルール違反領域Ｒが狭小な金属配線よりも広い。したがって、同じ金属材質を用いて、幅広金属配線と狭小金属配線とを隣接させて配置する場合、幅広な金属配線のデザインルール違反領域Ｒに狭小な金属配線が配線されないように、レイアウト設計する必要がある。
【００２６】
図２から明らかなように、ＧＮＤストラップ７、およびインバータ１０の端子配線２０ａ，２０ｂは、メタル２層配線で形成され、しかも互いに隣接している。したがって、メタル２層配線において、端子配線２０ａ，２０ｂは、ＧＮＤストラップ７から所定の水平距離ｄ１を隔てたデザインルール違反領域Ｒの外側にレイアウトしなければならない。
【００２７】
そこで、本発明によれば、出力端子ターゲット１６ｂは、ＧＮＤストラップ７から遠ざかる方向にデザインルール違反領域Ｒを超えて延び、かつ端子配線２０ｂと、垂直ビアホール１８ｂを介して、デザインルール違反領域Ｒの外側において接続されている。これにより、ＧＮＤストラップ７と端子配線２０ｂの間に生じるデザインルール違反を解消することができる。
【００２８】
図３を参照しながら、図２で示すインバータ１０の変形例を説明する。図３（ａ）は、図２のインバータ１０のみの平面図であって、ＧＮＤストラップ７、端子配線２０ａ，２０ｂ、およびビアホール１８ａ，１８ｂが省略されている。図３（ｂ）ないし図３（ｄ）は、図３（ａ）と同様のレイアウト平面図である。
【００２９】
図３（ｂ）は、幅広のＧＮＤストラップ７から遠ざかる方向へ、端子ターゲット１６ｂをさらに延長させたインバータ１０を示す。これにより、デザインルール違反領域Ｒが図３（ａ）で示した場合よりも広い場合であっても、幅広のＧＮＤストラップ７に対するデザインルール違反を回避しながら、端子配線２０ｂを配線することができる。
【００３０】
なお、幅広のＧＮＤストラップ７が、図３（ａ）または図３（ｂ）で示すインバータ１０の右側に配置される場合、このインバータ１０と鏡像関係（左右対称関係）にあるレイアウトを有するインバータ１０を用いて、幅広のＧＮＤストラップ７に対するデザインルール違反を回避しながら、端子配線２０ａ，２０ｂを配置することができる。換言すると、幅広のＧＮＤストラップ７と端子配線２０ａ，２０ｂとの位置関係に応じて、適当なインバータ１０を選択して用いることにより、デザインルール違反を解消することができる。
【００３１】
図３（ｃ）で示すインバータ１０においては、その端子ターゲット１６ｂが右方向に延長するだけでなく、端子ターゲット１８ａが左方向に延びている。このように構成されたインバータ１０は、幅広のＧＮＤストラップ７がその右側または左側のいずれにあっても利用することができる。つまり、幅広のＧＮＤストラップ７と端子配線２０ａ，２０ｂとの配置位置に関係なく用いることができる。
【００３２】
後述するが、図３（ａ）ないし（ｃ）で示すインバータ１０は、そのパターン形状に関する属性情報とともに、あらかじめセルライブラリに登録されているので、自動配線配置ツールは、幅広のリング５またはストラップ６と端子配線２０ａ，２０ｂとの位置関係に応じて、適当なスタンダードセル２を選択して利用することができる。このように、幅広のリング５またはストラップ６と隣接するスタンダードセル２だけを、図３（ａ）ないし（ｃ）で示すようなスタンダードセル２と置換することにより、極めて容易に、これら幅広配線に関するデザインルール違反を回避または解消することができる。
【００３３】
図３（ｄ）を参照して、本発明によるインバータ１０のさらなる変形例を説明する。図３（ｄ）で示すインバータ１０は、幅広のＧＮＤストラップ７と端子配線２０ｂとの位置関係に応じて、図３（ａ）または図３（ｂ）で示すインバータ１０に変更できるように、端子ターゲット１６ｂと同一積層面上にあらかじめ空白領域１８を確保している点を除いて、図６で示す従来式のインバータ６０と同じものである。これにより、幅広のＧＮＤストラップ７に隣接してインバータ１０を配置する際に、デザインルール違反が生じたインバータ１０を、その確保された空白領域１８に端子ターゲット１６ｂを延長させたインバータ１０に変更または修正することができる。換言すると、図３（ｄ）で示すインバータ１０は、図３（ａ）または図３（ｂ）のインバータ１０に変更または修正できるように、端子ターゲット１６ｂと同一積層面上にメタル配線などが形成されないような空白領域１８を確保（設定）している。
【００３４】
以上のとおり、本発明によれば、メタル２層配線として形成された幅広配線（Ｖ_ＤＤリング４の上下方向に延長する部分４ｂおよび各ストラップ６，７）のデザインルール違反領域Ｒを超えて、端子ターゲット１６ａ，１６ｂを延長させることにより、これに接続されるメタル２層配線の端子配線２０ａ，２０ｂを配線する際のデザインルール違反を回避または解消することができる。同様に、本発明によれば、メタル１層配線として形成された幅広配線（Ｖ_ＤＤリング４の左右方向に延長する部分４ａ）のデザインルール違反領域Ｒを超えて、端子ターゲットを延長させることにより、これに接続されるメタル１層配線の端子配線を配置する際のデザインルール違反を回避または解消することができる。すなわち、本明細書は、主に、メタル２層配線として形成された幅広配線と端子配線との間に生じ得るデザインルール違反を回避または解消することについて説明したが、当業者ならば容易に理解されるように、メタル１層配線として形成された幅広配線と端子配線との間に生じ得るデザインルール違反を解消するために、本発明を適用することができる。
【００３５】
さらに、図１を参照しながら、半導体集積回路１を包囲するＶ_ＤＤリング４が内側に配置された場合を説明したが、Ｖ_ＤＤリング４を外側に、ＧＮＤリング５を内側に配置してもよく、これによって本発明は限定されない。
【００３６】
次に、本発明に係る半導体集積回路の配置配線方法について、図４のフローチャートを参照しながら説明する。ここでは、広く用いられる自動配置配線ツールを用いて、半導体集積回路１を配置配線する方法について説明するが、自動配線配置ツールを用いることは必須ではなく、本発明を限定するものではない。
【００３７】
ステップＳＴ０１のフロアプラン工程において、ユーザは、種類の異なるスタンダードセル２（例えば、インバータ、ＡＮＤゲート、ＯＲゲート、ラッチ、フリップフロップなど）を、そのレイアウト情報および配置配線制約（デザインルール）情報などの属性情報とともに、自動配線配置ツールのセルライブラリにあらかじめ登録しておく。スタンダードセル２の他、マクロセルも同様にセルライブラリに登録しておいてもよい。好適には、上述のように、１種類のスタンダードセル２に対して、同一の形状および機能を有し、かつ属性情報（レイアウト情報）の異なる複数のスタンダードセルを登録しておく。例えば、図３（ａ）ないし（ｄ）で示すようなインバータ１０が、セルライブラリに登録される。
【００３８】
また、ユーザは、ステップＳＴ０１のフロアプラン工程において、レイアウト設計しようとする半導体集積回路１に関して、スタンダードセル２間の回路配線情報（結線情報）を自動配線配置ツールのネットリストに入力するとともに、タイミング情報（配線遅延情報）およびピン配置情報などのプロパティ情報を入力する。また、ユーザは、ステップＳＴ０１のフロアプラン工程において、スタンダードセルを配置する行数、および平均的な配置密度を設定し、配置領域の形状（アスペクト比）などを定義する。
【００３９】
自動配線配置ツールは、ステップＳＴ０２のリング／ストラップ配置工程において、これらのユーザ入力された情報に基づき、各リング４，５および各ストラップ６，７を配置し、ステップＳＴ０３のスタンダードセル配置工程において、各スタンダードセル２を概略配置する。このとき、自動配線配置ツールは、半導体集積回路１の面積が最小となるように、各スタンダードセル２と、各リング４，５および各ストラップ６，７を配置する。
【００４０】
さらに、自動配線配置ツールは、ステップＳＴ０４の概略配線工程において、入力されたネットリストに基いて、各スタンダードセル２と、各リング４，５および各ストラップ６，７を概略配線し、ステップＳＴ０５の概略評価工程において、スタンダードセル２の端子配線２０ａ，２０ｂと、幅広の各リング４，５および各ストラップ６，７との間のデザインルールを満足させながら、半導体集積回路１を配線配置できるかどうかを判断する。
【００４１】
ステップＳＴ０５の概略評価工程において、デザインルール違反が生じると自動配線配置ツールが判断した場合（ＮＯの場合）、例えば、幅広のＧＮＤストラップ７とその右側に隣接するインバータ１０の端子配線２０ｂとの間において、デザインルール違反が生じる（例えば、幅広ＧＮＤストラップ７のデザインルール違反領域Ｒ内にインバータ１０の端子配線２０ｂが配置される）と、自動配線配置ツールが判断した場合について考える。従来式のインバータ６０（図６）を、端子ターゲット１６ｂが幅広ＧＮＤストラップ７から遠ざかる方向（この場合、右方向）へデザインルール違反領域Ｒを超えて延長するインバータ１０（図３（ａ））と置換することにより、幅広ＧＮＤストラップ７とインバータ１０の端子配線２０ｂの間におけるデザインルール違反を解消することができる。
【００４２】
上述のとおり、図３（ａ）ないし（ｃ）で示すインバータ１０は、ステップＳＴ０１のフロアプラン工程において、異なる属性情報を有するインバータとして、セルライブラリに事前に登録してあるので、自動配線配置ツールは、デザインルール違反を認知して、セルライブラリに事前に登録された複数のインバータ１０から、幅広のＧＮＤストラップ７および狭小な端子配線２０ｂの位置関係に基いて、図３（ａ）ないし（ｃ）で示すインバータの中から適当なインバータ１０を選択して、置換することができる。また、図３（ａ）ないし（ｃ）で示すインバータ１０は、端子ターゲット１６ｂのレイアウト以外は同一の形状および機能を有するので、これらのインバータ１０の置換により、半導体集積回路１全体のレイアウト設計が影響を受けることはない。こうして、半導体集積回路１全体の配置配線を完了する時間と労力を大幅に削減することができる。
【００４３】
同様に、幅広ＧＮＤストラップ７とその左側に隣接するインバータ１０の端子配線２０ａの間においてデザインルール違反が生じる場合も同様に、図３（ａ）または（ｂ）で示すインバータ１０と鏡像関係にある端子ターゲット１６ａ，１６ｂのレイアウトを有するインバータ１０、あるいは図３（ｃ）で示すインバータ１０と置換することにより、同様に、容易にデザインルール違反を解消することができる。
【００４４】
これに加えて、図３（ｄ）で示すような空白領域を確保するインバータ１０をセルライブラリに事前登録しておき、これを用いて半導体集積回路１全体をレイアウト設計し、隣接する幅広ＧＮＤストラップ７との間でデザインルール違反が認知された場合に、幅広ＧＮＤストラップ７から所定の水平距離を隔てたデザインルール違反領域Ｒを超えて端子ターゲット１６ｂが延長するように、このインバータ１０を変更または修正してもよい。インバータ１０の端子ターゲット１６ｂを変更することにより、半導体集積回路１全体のレイアウト設計は影響されないので、同様に、半導体集積回路１全体の配置配線を完了する時間と労力を大幅に削減することができる。
【００４５】
ステップＳＴ０５の概略評価工程において、概略的に配線配置可能であると自動配線配置ツールが判断した場合（ＹＥＳの場合）、自動配線配置ツールは、ステップＳＴ０６の詳細配線工程において、スタンダードセル２、幅広の各リング４，５、および各ストラップ６，７を詳細に配線する。
【００４６】
ステップＳＴ０７の詳細評価工程において、スタンダードセル２の端子配線２０ａ，２０ｂと、幅広の各リング４，５および各ストラップ６，７との間のデザインルールを満足させながら、半導体集積回路１を概略的に配線配置できるかどうかを判断する。
【００４７】
ステップＳＴ０７の詳細評価工程において、デザインルール違反が生じると自動配線配置ツールが判断した場合（ＮＯの場合）、ステップＳＴ０５と同様、幅広配線および狭小配線の位置関係に基いて、形状および機能が同じで、属性（端子ターゲット１６ｂ）の異なるスタンダードセル２と置換または変更することにより、デザインルール違反を容易に解消することができる。
【００４８】
ステップＳＴ０７の概略評価工程において、詳細に配線配置可能であると自動配線配置ツールが判断した場合（ＹＥＳの場合）、自動配線配置ツールは、スタンダードセル２、幅広の各リング４，５、および各ストラップ６，７をそのまま詳細に配線して、半導体スタンドードセル１の配置配線工程を完了する。
【００４９】
【発明の効果】
請求項１ないし３に記載の本発明によれば、スタンダードセルと幅広配線の間にデッドスペースとなるマージンを設けることなく、集積度の高い半導体集積回路を提供することができる。
【００５０】
また、請求項４ないし７に記載の本発明によれば、スタンダードセルと幅広配線の間にデッドスペースとなるマージンを設けることなく、半導体集積回路を高い集積度で配置配線する方法を提供することができる。
【００５１】
とりわけ、これらの本発明によれば、幅広配線と隣接する狭小配線の間でデザインルール違反が生じた場合であっても、幅広配線から所定の水平距離を隔てたデザインルール違反領域Ｒを超えて延長する端子ターゲットを有するスタンダードセルに置換または変更することにより、容易にデザインルール違反を解消することができる。このとき、半導体スタンダードセル２全体をあらためて配置設計する必要がないので、半導体集積回路１全体の配置配線を完了する時間と労力を大幅に削減することができる。
【図面の簡単な説明】
【図１】図１は、本発明に係る半導体スタンダードセルのレイアウト平面図である。
【図２】図２は、本発明に係る半導体スタンダードセルの拡大レイアウト平面図である。
【図３】図３（ａ）は、図２で示すインバータのみの平面図で、図３（ｂ）ないし（ｄ）は、図３（ａ）で示すインバータの変形例を示す。
【図４】図４は、本発明に係る半導体スタンダードセルの配置配線方法を示すフローチャートである。
【図５】図５は、従来式の半導体スタンダードセルのレイアウト平面図である。
【図６】図６は、従来式の半導体スタンダードセルの拡大レイアウト平面図である。
【図７】図７は、幅広配線、およびこれに隣接するスタンダードセルの端子配線の概略寸法を示す拡大図である。
【符号の説明】
１…半導体集積回路、２…スタンダードセル、３…スタンダードセル列、４ａ，４ｂ…Ｖ_ＤＤリング、５ａ，５ｂ…ＧＮＤリング、６…Ｖ_ＤＤストラップ、７…ＧＮＤストラップ、１０…インバータ、１２ａ…ｐ型トランジスタ領域、１２ｂ…ｎ型トランジスタ領域、１４ａ…Ｖ_ＤＤ金属配線、１４ｂ…ＧＮＤ金属配線、１６ａ…入力端子ターゲット、１６ｂ…出力端子ターゲット、１８ａ，１８ｂ…ビアホール、２０ａ，２０ｂ…端子配線。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit in which a plurality of standard cells and a wide power supply wiring are arranged and wired, and a method for arranging and wiring the semiconductor integrated circuit.
[0002]
[Prior art]
Conventionally, when designing a layout of a plurality of standard cells, an automatic layout design method called a standard cell method has been generally used. According to this method, standard cells including different types of logic gates (for example, inverters, AND gates, OR gates, latches, flip-flops, etc.) are registered in the cell library of the automatic wiring placement tool, and are input by user input. A plurality of standard cells are automatically placed and routed based on the net list, and a desired logic circuit having an optimized layout can be easily designed. These standard cells are generally composed of CMOS.
[0003]
FIG. 5 is a layout plan view of a conventional semiconductor integrated circuit 51. The semiconductor integrated circuit 51 is a standard cell in which standard cells 52 including different types of logic gates (for example, inverters, AND gates, OR gates, latches, flip-flops, etc.) shown by the micro blocks in FIG. A plurality of columns 53 are provided.
[0004]
In addition, the semiconductor integrated circuit 51 has a relatively wide V formed so as to surround it. _DD Metal wiring 54 and GND metal wiring 55 (hereinafter each referred to as V _DD The ring 54 and the GND ring 55 are referred to. ). Also, V _DD The ring 54 and the GND ring 55 are formed with portions 54a and 55a extending in the left-right direction (formed by metal one-layer wiring) and portions 54b and 55b extending in the vertical direction (formed by metal two-layer wiring). It consists of. Further, the semiconductor integrated circuit 51 has a relatively wide V extending in parallel to the portions 54b and 55b extending in the vertical direction of the rings 54 and 55. _DD Metal wiring 56 and GND metal wiring 57 (hereinafter each referred to as V _DD The strap 56 and the GND strap 57 are referred to. ). V _DD The strap 56 and the GND strap 57 are formed of metal two-layer wiring.
[0005]
Each standard cell 52 arranged in the standard cell row 53 is supplied with V for supplying a power supply voltage and a ground voltage. _DD The metal wiring and the GND metal wiring are shared. Portions 54b and 55b extending in the vertical direction of the respective rings 54 and 55 are shared by the standard cell 52 through vertical via holes. _DD Connected to metal wiring and GND metal wiring. Further, the portions 54a and 55a extending in the left-right direction of the rings 54 and 55 are connected to the V via the vertical via holes. _DD The strap 56 and the GND strap 57 and the V shared by each standard cell 52 _DD Connected to metal wiring and GND metal wiring.
[0006]
FIG. 6 is an enlarged layout plan view of a conventional semiconductor integrated circuit 51, showing an inverter 60 and a wide GND strap 57 adjacent to the left side thereof. Inverter 60 has a p-type transistor region 62a and an n-type transistor region 62b, and V V for supplying a power supply voltage and a ground voltage at its upper and lower ends, respectively. _DD Metal wiring 64a and GND metal wiring 64b are formed using a metal first layer wiring. Further, the inverter 60 has input and output terminal targets 66a and 66b, which are formed using metal one-layer wiring. Further, in order to connect to other standard cells 52, relatively narrow terminal wirings 70a and 70b connected through the vertical via holes 68a and 68b are formed by using metal two-layer wiring.
[0007]
By the way, the degree of integration of semiconductor integrated circuits tends to increase in recent years, and standard cells including metal wiring are further miniaturized. Accordingly, in the metal wiring process of the DSM (Deep Sub Micron) process, instead of the subtractive aluminum wiring (BEOL) that has been used so far, damascene copper wiring with a sheet resistance lower than about 40% will be adopted. Research and development is underway.
[0008]
[Problems to be solved by the invention]
However, it has been found that when using damascene copper wiring, constraints such as design rules are considerably stricter than when aluminum wiring is used. For example, the wiring interval width of two damascene copper wirings needs to be set larger than the aluminum wiring interval width. This will be described in further detail below with reference to FIG.
[0009]
FIG. 7 shows a wide GND strap 57 (or V _DD FIG. 5 is an enlarged view showing a schematic dimension of the terminal wiring 70 connected to the input and output terminal targets 70a and 70b of the ring 54) and the standard cell 52 (for example, inverter 60) adjacent thereto. The terminal wirings 70a and 70b of the inverter 60 and the wide GND strap 57 are formed on the same laminated surface using metal two-layer wiring. In general, the distance d1 between the GND strap 57 and the adjacent terminal wiring 70b formed on the same laminated surface and the distance d2 between the terminal wirings 70a and 70b are defined as design rules for arranging standard cells. It is determined depending on the widths a and b of the terminal wirings 70a and 70b and the metal constituent materials. At this time, the terminal wiring 70b of the inverter 60 cannot be arranged closer to the predetermined distance d1 from the wide GND strap 57. (In other words, a design rule violation occurs.) Hereinafter, in this specification, an area including a predetermined interval d1 at which a design rule violation occurs with respect to a wide wiring such as the GND strap 57 is referred to as a design rule violation area R. That is, when the standard cell 52 adjacent to the wide GND strap 57 is arranged, it is necessary to prevent the terminal wiring 70b closer to the standard cell 52 from being arranged in the design rule violation region R.
[0010]
The predetermined interval d1 that defines the design rule violation region R of the GND strap 57 is substantially the same as the wiring width of the terminal wirings 70a and 70b when each metal wiring is an aluminum wiring. In the case of a damascene copper wiring, the width of the terminal wirings 70a and 70b can be approximately 5 to 20 times or more. This is because when damascene copper wiring is used as metal wiring, the design rule is about 5 to 20 times larger than the width b of the terminal wiring 70 from the wide GND strap 57 compared to the case of using aluminum wiring. This means that a violation area R needs to be provided. In the design rule violation region R, the standard cell 52 cannot be wired. Therefore, in the conventional semiconductor integrated circuit 51, the entire standard cell 52 is arranged at a predetermined interval from the wide wiring such as the GND strap 57. I had to do it. As a result, as shown in FIG. 6, it is necessary to provide a margin 80 between the standard cell 52 and the GND strap 57, and this margin 80 becomes a dead space, which hinders high integration of the semiconductor integrated circuit. .
[0011]
Therefore, the present invention extends the standard cell terminal target beyond the design rule violation region R of the wide ring (or strap) in order to reduce the dead space that prevents high integration of the semiconductor integrated circuit. An object of the present invention is to provide a semiconductor integrated circuit in which terminal wiring of a standard cell can be wired at a position beyond the design rule violation region R of a wide ring (or strap), and a method for wiring the semiconductor integrated circuit. .
[0012]
[Means for Solving the Problems]
Therefore, according to the first aspect of the present invention, a standard cell having a terminal target formed on different stacked surfaces and a narrow wiring connected to the terminal target is formed on the same stacked surface as the narrow wiring. Ru Power supply wiring or ground wiring And the terminal target is Power supply wiring or ground wiring Beyond design rule violation area at a predetermined horizontal distance from Power supply wiring or ground wiring The narrow standard wiring is formed outside the design rule violation area, and the narrow wiring and the terminal target are connected to each other via the via outside the design rule violation area. Can be provided.
[0013]
According to the second aspect of the present invention, the standard cell having the terminal target formed on different laminated surfaces and the narrow wiring connected to the terminal target is formed on the same laminated surface as the narrow wiring. Power supply wiring or ground wiring And the terminal target is Power supply wiring or ground wiring Beyond design rule violation area at a predetermined horizontal distance from Power supply wiring or ground wiring An extendable area is set in the laminated surface on which the terminal target is formed so that the terminal target can be extended, and the narrow wiring and the terminal target are connected via a via outside the design rule violation area. The semiconductor standard cell can be provided.
[0014]
According to invention of Claim 3, Power supply wiring or ground wiring Is a wiring for supplying a power supply voltage or a ground voltage to the standard cell.
[0015]
According to the invention as defined in claim 4, at least one standard cell and Power supply wiring or ground wiring In a method of arranging and wiring a semiconductor integrated circuit having Power supply wiring or ground wiring Beyond design rule violation area at a predetermined horizontal distance from Power supply wiring or ground wiring Forming a standard cell having a terminal target extending in a direction away from the step, forming a narrow wiring outside the design rule violation area, and Power supply wiring or ground wiring Can be provided on the same stack surface as the narrow wiring, and a step of connecting the narrow wiring to the terminal target outside the design rule violation region.
[0016]
According to the invention of claim 5, at least one standard cell and Power supply wiring or ground wiring In a method of arranging and wiring a semiconductor integrated circuit having Power supply wiring or ground wiring Forming a standard cell having a terminal target extending beyond the design rule violation area separated by a predetermined horizontal distance from the step, forming a narrow wiring outside the design rule violation area, Power supply wiring or ground wiring On the same laminated surface as the narrow wiring, and connecting the narrow wiring to the terminal target outside the design rule violation area, at least one standard cell and Power supply wiring or ground wiring In the method of arranging and wiring a semiconductor standard cell having: Power supply wiring or ground wiring From the step of preparing a plurality of standard cells having a terminal target extending beyond the design rule violation area separated by a predetermined horizontal distance from the prepared standard cells, Power supply wiring or ground wiring And a method for arranging and wiring the semiconductor standard cells, including a step of selecting an appropriate standard cell based on the positional relationship of the narrow wirings.
[0017]
According to the invention of claim 6, at least one standard cell and Power supply wiring or ground wiring In a method of arranging and wiring a semiconductor integrated circuit having Power supply wiring or ground wiring Forming a standard cell having a terminal target extending beyond the design rule violation area separated by a predetermined horizontal distance from the step, forming a narrow wiring outside the design rule violation area, Power supply wiring or ground wiring Forming the standard cell on the same layer as the narrow wiring and connecting the narrow wiring to the terminal target outside the design rule violation area. Power supply wiring or ground wiring Preparing a standard cell in which an extendable area is set in the laminated surface on which the terminal target is laminated so that it can extend beyond the design rule violation area separated by a predetermined horizontal distance from, Power supply wiring or ground wiring Further, it is possible to provide a semiconductor standard cell placement and routing method including a step of extending the terminal target to the extendable region based on the positional relationship of the narrow wiring.
[0018]
According to the invention of claim 7, Power supply wiring or ground wiring Is a wiring for supplying a power supply voltage or a ground voltage to the standard cell.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
With reference to the drawings, a semiconductor integrated circuit and a placement and routing method thereof according to the present invention will be described in detail below. In the description of the present embodiment, terms representing directions (for example, “vertical direction”, “horizontal direction”, etc.) are used as appropriate for easy understanding. The terminology does not limit the invention.
[0020]
FIG. 1 is a layout plan view of a semiconductor integrated circuit 1 according to the present invention. The semiconductor integrated circuit 1 is a standard cell column in which standard cells including different types of logic gates (for example, inverters, AND gates, OR gates, latches, flip-flops, etc.) indicated by the micro blocks in FIG. 3 has a plurality of rows.
[0021]
Further, the semiconductor integrated circuit 1 has a relatively wide V formed so as to surround it. _DD Metal wiring 4 and GND metal wiring 5 (hereinafter each referred to as V _DD These are referred to as ring 4 and GND ring 5. ). Also, V _DD The ring 4 and the GND ring 5 are formed by portions 4a and 5a extending in the left-right direction (formed by metal 1 layer wiring) and portions 4b and 5b extending in the vertical direction by metal 2 layer wiring. It consists of. Further, the semiconductor integrated circuit 1 has a relatively wide V extending in parallel to the portions 4b and 5b extending in the vertical direction of the respective rings 4 and 5. _DD Metal wiring 6 and GND metal wiring 7 (hereinafter referred to as V _DD The strap 6 and the GND strap 7 are referred to. ). V _DD The strap 6 and the GND strap 7 are formed of metal two-layer wiring.
[0022]
Each standard cell 2 aligned in the standard cell row 3 is supplied with V for supplying a power supply voltage and a ground voltage. _DD The metal wiring and the GND metal wiring (described later) are shared. Portions 4b and 5b extending in the vertical direction of each ring 4 and 5 are V shared by the standard cell 2 through vertical via holes. _DD Connected to metal wiring and GND metal wiring. Further, the portions 4a and 5a extending in the left-right direction of the rings 4 and 5 are connected to the V via the vertical via holes. _DD Strap 6 and GND strap 7 and V shared by standard cell 2 _DD Connected to metal wiring and GND metal wiring. As a result, the V shared by the standard cell 2 _DD The voltage drop of the metal wiring and the GND metal wiring can be compensated.
[0023]
Each metal wiring described so far is preferably designed to preferentially extend in a certain direction. For example, metal 1 layer wirings such as portions 4a and 5a extending in the left and right direction of the rings 4 and 5 are preferentially extended in the left and right direction shown in FIG. 5b and V _DD The metal two-layer wiring such as the strap 6 and the GND strap 7 is ruled so as to extend in the vertical direction. Similarly, it is preferable that the odd-numbered metal wiring after the metal three-layer wiring (not shown) is preferentially wired so that the even-numbered metal wiring extends in the left-right direction and the even-numbered metal wiring extends in the vertical direction.
[0024]
FIG. 2 is an enlarged layout plan view of the semiconductor integrated circuit 1 according to the present invention, showing the standard cell 2 and a wide GND strap 7 adjacent to the left side thereof. First, a general configuration of the standard cell 2 will be described using the inverter 10. The standard cell 2 includes a plurality of transistors formed of CMOS. For example, the inverter 10 includes a p-type transistor region 12a and an n-type transistor region 12b. In addition, V for supplying a power supply voltage and a ground voltage at the upper and lower ends of the standard cell 2 respectively. _DD A metal wiring 14a and a GND metal wiring 14b are formed using a metal first layer wiring. As described above, the standard cell row 3 aligned in a row has a V shape extending in a straight line. _DD The metal wiring 14a and the GND metal wiring 14b are shared. Further, the standard cell 2 has at least one input and output terminal target 16a, 16b, which are formed using a metal first layer wiring. Further, in order to interconnect with the other standard cells 2, relatively narrow terminal wirings 20a and 20b connected via the vertical via holes 18a and 18b are formed using metal two-layer wiring.
[0025]
In general, in a floor plan process of a DSM (Deep Sub Micron) process, it is not possible to design a layout in which two metal wirings formed on the same laminated surface are closer than a predetermined interval defined as a design rule. That is, when one metal wiring is arranged, it is necessary to design the layout at a position separated from the other metal wiring by a predetermined distance or more. As described above, in this specification, an area where the design layout of the other metal wiring is prohibited in an area within a predetermined distance from one metal wiring is referred to as a design rule violation area R. Varies depending on various factors such as metal material and wiring width. For example, the design rule violation area R of the damascene copper wiring is wider than that of the aluminum wiring, and the design rule violation area R of the wide metal wiring is wider than that of the narrow metal wiring. Therefore, when the wide metal wiring and the narrow metal wiring are disposed adjacent to each other using the same metal material, it is necessary to design the layout so that the narrow metal wiring is not wired in the design rule violation region R of the wide metal wiring. There is.
[0026]
As is apparent from FIG. 2, the GND strap 7 and the terminal wirings 20a and 20b of the inverter 10 are formed of metal two-layer wiring and are adjacent to each other. Therefore, in the metal two-layer wiring, the terminal wirings 20a and 20b must be laid out outside the design rule violation region R separated from the GND strap 7 by a predetermined horizontal distance d1.
[0027]
Therefore, according to the present invention, the output terminal target 16b extends beyond the design rule violation region R in the direction away from the GND strap 7, and the design rule violation region R is connected to the output terminal target 16b via the terminal wiring 20b and the vertical via hole 18b. Connected on the outside. Thereby, it is possible to eliminate the design rule violation that occurs between the GND strap 7 and the terminal wiring 20b.
[0028]
A modification of the inverter 10 shown in FIG. 2 will be described with reference to FIG. FIG. 3A is a plan view of only the inverter 10 of FIG. 2, and the GND strap 7, the terminal wirings 20a and 20b, and the via holes 18a and 18b are omitted. FIG. 3B to FIG. 3D are layout plan views similar to FIG.
[0029]
FIG. 3B shows the inverter 10 in which the terminal target 16 b is further extended in the direction away from the wide GND strap 7. Thereby, even when the design rule violation area R is wider than the case shown in FIG. 3A, the terminal wiring 20b can be wired while avoiding the design rule violation for the wide GND strap 7. .
[0030]
When the wide GND strap 7 is arranged on the right side of the inverter 10 shown in FIG. 3A or FIG. 3B, the inverter 10 having a layout in a mirror image relationship (laterally symmetrical relationship) with the inverter 10. The terminal wirings 20a and 20b can be arranged while avoiding a design rule violation with respect to the wide GND strap 7. In other words, the design rule violation can be eliminated by selecting and using an appropriate inverter 10 in accordance with the positional relationship between the wide GND strap 7 and the terminal wirings 20a and 20b.
[0031]
In the inverter 10 shown in FIG. 3C, not only the terminal target 16b extends in the right direction but also the terminal target 18a extends in the left direction. The inverter 10 configured as described above can be used regardless of whether the wide GND strap 7 is on the right side or the left side. That is, it can be used regardless of the arrangement position of the wide GND strap 7 and the terminal wirings 20a and 20b.
[0032]
As will be described later, the inverter 10 shown in FIGS. 3A to 3C is registered in advance in the cell library together with the attribute information related to the pattern shape, so that the automatic wiring placement tool is used for the wide ring 5 or strap 6. An appropriate standard cell 2 can be selected and used according to the positional relationship between the terminal wirings 20a and 20b. Thus, by replacing only the standard cell 2 adjacent to the wide ring 5 or strap 6 with the standard cell 2 as shown in FIGS. 3A to 3C, it is very easy to relate to these wide wirings. Design rule violations can be avoided or eliminated.
[0033]
With reference to FIG.3 (d), the further modification of the inverter 10 by this invention is demonstrated. The inverter 10 shown in FIG. 3D can be changed to the inverter 10 shown in FIG. 3A or FIG. 3B according to the positional relationship between the wide GND strap 7 and the terminal wiring 20b. This is the same as the conventional inverter 60 shown in FIG. 6 except that the blank area 18 is secured in advance on the same laminated surface as the target 16b. As a result, when the inverter 10 is arranged adjacent to the wide GND strap 7, the inverter 10 in which the design rule is violated is changed to the inverter 10 in which the terminal target 16b is extended to the reserved blank area 18. It can be corrected. In other words, in the inverter 10 shown in FIG. 3D, metal wiring or the like is formed on the same laminated surface as the terminal target 16b so that the inverter 10 shown in FIG. 3A or 3B can be changed or modified. A blank area 18 that cannot be used is secured (set).
[0034]
As described above, according to the present invention, the wide wiring (V _DD By extending the terminal targets 16a and 16b beyond the design rule violation region R of the portion 4b and the straps 6 and 7) extending in the vertical direction of the ring 4, the terminal wiring of the metal two-layer wiring connected thereto Violation of design rules when wiring 20a and 20b can be avoided or eliminated. Similarly, according to the present invention, wide wiring (V _DD By extending the terminal target beyond the design rule violation area R of the portion 4a) of the ring 4 extending in the left-right direction, a design rule violation when placing the terminal wiring of the metal 1 layer wiring connected to this is prevented. Can be avoided or eliminated. That is, this specification mainly describes avoidance or elimination of design rule violations that may occur between the wide wiring formed as the metal two-layer wiring and the terminal wiring, but those skilled in the art can easily understand. As described above, the present invention can be applied to eliminate the design rule violation that may occur between the wide wiring formed as the metal first-layer wiring and the terminal wiring.
[0035]
Further, referring to FIG. 1, V surrounding the semiconductor integrated circuit 1 _DD The case where the ring 4 is arranged inside has been described. _DD The ring 4 may be disposed on the outside and the GND ring 5 may be disposed on the inside, and the present invention is not limited thereby.
[0036]
Next, a method of arranging and wiring a semiconductor integrated circuit according to the present invention will be described with reference to the flowchart of FIG. Here, a method for arranging and wiring the semiconductor integrated circuit 1 using a widely used automatic placement and routing tool will be described. However, the use of the automatic wiring and placement tool is not essential, and the present invention is not limited thereto.
[0037]
In the floor plan process of step ST01, the user selects different types of standard cells 2 (for example, inverters, AND gates, OR gates, latches, flip-flops, etc.), such as layout information and placement and routing constraint (design rule) information. Along with the attribute information, it is registered in advance in the cell library of the automatic wiring placement tool. In addition to the standard cell 2, a macro cell may be registered in the cell library in the same manner. Preferably, as described above, a plurality of standard cells having the same shape and function and different attribute information (layout information) are registered for one type of standard cell 2. For example, the inverter 10 as shown in FIGS. 3A to 3D is registered in the cell library.
[0038]
In addition, in the floor plan process of step ST01, the user inputs circuit wiring information (connection information) between the standard cells 2 for the semiconductor integrated circuit 1 to be designed for layout into the net list of the automatic wiring placement tool, and at the timing. Enter property information such as information (wiring delay information) and pin placement information. Further, the user sets the number of rows in which the standard cells are arranged and the average arrangement density in the floor plan process of step ST01, and defines the arrangement area shape (aspect ratio) and the like.
[0039]
The automatic wiring placement tool places the rings 4 and 5 and the straps 6 and 7 on the basis of the information input by the user in the ring / strap placement step of step ST02. In the standard cell placement step of step ST03, Each standard cell 2 is roughly arranged. At this time, the automatic wiring arrangement tool arranges the standard cells 2, the rings 4 and 5, and the straps 6 and 7 so that the area of the semiconductor integrated circuit 1 is minimized.
[0040]
Further, the automatic wiring placement tool roughly routes each standard cell 2, each ring 4, 5 and each strap 6, 7 based on the inputted net list in the rough wiring process of step ST04. Whether the semiconductor integrated circuit 1 can be arranged while satisfying the design rule between the terminal wirings 20a, 20b of the standard cell 2 and the wide rings 4, 5 and the straps 6, 7 in the rough evaluation process Judging.
[0041]
When the automatic wiring placement tool determines that a design rule violation occurs in the rough evaluation process of step ST05 (in the case of NO), for example, between the wide GND strap 7 and the terminal wiring 20b of the inverter 10 adjacent to the right side thereof. Suppose that the automatic wiring arrangement tool determines that a design rule violation occurs (for example, the terminal wiring 20b of the inverter 10 is arranged in the design rule violation area R of the wide GND strap 7). An inverter 10 (FIG. 3A) that extends the conventional inverter 60 (FIG. 6) beyond the design rule violation region R in the direction in which the terminal target 16b moves away from the wide GND strap 7 (in this case, the right direction). By replacing, it is possible to eliminate a design rule violation between the wide GND strap 7 and the terminal wiring 20b of the inverter 10.
[0042]
As described above, the inverter 10 shown in FIGS. 3A to 3C is registered in advance in the cell library as an inverter having different attribute information in the floor plan process of step ST01. Recognizes the violation of the design rule, and from the plurality of inverters 10 registered in advance in the cell library, based on the positional relationship between the wide GND strap 7 and the narrow terminal wiring 20b, FIG. An appropriate inverter 10 can be selected from the inverters indicated by () and replaced. In addition, since the inverter 10 shown in FIGS. 3A to 3C has the same shape and function except for the layout of the terminal target 16b, the layout design of the entire semiconductor integrated circuit 1 can be achieved by replacing these inverters 10. It will not be affected. Thus, the time and labor for completing the placement and routing of the entire semiconductor integrated circuit 1 can be greatly reduced.
[0043]
Similarly, when a design rule violation occurs between the wide GND strap 7 and the terminal wiring 20a of the inverter 10 adjacent to the left side of the wide strap, it is similarly mirrored with the inverter 10 shown in FIG. 3 (a) or (b). By replacing the inverter 10 having the layout of the terminal targets 16a and 16b or the inverter 10 shown in FIG. 3C, the design rule violation can be easily eliminated.
[0044]
In addition to this, an inverter 10 that secures a blank area as shown in FIG. 3D is pre-registered in the cell library, and the entire semiconductor integrated circuit 1 is designed for layout using this, and the adjacent wide GND strap is used. If the design rule violation is recognized with the terminal 7, the inverter 10 is changed or extended so that the terminal target 16 b extends beyond the design rule violation region R separated from the wide GND strap 7 by a predetermined horizontal distance. It may be corrected. By changing the terminal target 16b of the inverter 10, the layout design of the entire semiconductor integrated circuit 1 is not affected. Similarly, the time and labor for completing the placement and wiring of the entire semiconductor integrated circuit 1 can be greatly reduced. .
[0045]
When the automatic wiring arrangement tool determines that the wiring arrangement is roughly possible in the rough evaluation process of step ST05 (in the case of YES), the automatic wiring arrangement tool uses the standard cell 2 and the wide width in the detailed wiring process of step ST06. The rings 4 and 5 and the straps 6 and 7 are wired in detail.
[0046]
In the detailed evaluation process of step ST07, the semiconductor integrated circuit 1 is schematically shown while satisfying the design rules between the terminal wirings 20a, 20b of the standard cell 2 and the wide rings 4, 5 and the straps 6, 7. Judge whether or not the wiring can be arranged.
[0047]
In the detailed evaluation process of step ST07, when the automatic wiring placement tool determines that a design rule violation occurs (in the case of NO), the shape and function are the same based on the positional relationship between the wide wiring and the narrow wiring as in step ST05. Thus, the design rule violation can be easily resolved by replacing or changing the standard cell 2 having a different attribute (terminal target 16b).
[0048]
When the automatic wiring arrangement tool determines that detailed wiring arrangement is possible in the outline evaluation process of step ST07 (in the case of YES), the automatic wiring arrangement tool includes the standard cell 2, each of the wide rings 4, 5, and each The straps 6 and 7 are wired in detail as they are, and the placement and wiring process of the semiconductor stand cell 1 is completed.
[0049]
【The invention's effect】
According to the first to third aspects of the present invention, it is possible to provide a highly integrated semiconductor integrated circuit without providing a margin as a dead space between the standard cell and the wide wiring.
[0050]
According to the present invention as set forth in claims 4 to 7, there is provided a method for arranging and wiring a semiconductor integrated circuit with a high degree of integration without providing a margin as a dead space between the standard cell and the wide wiring. Can do.
[0051]
In particular, according to the present invention, even when a design rule violation occurs between a wide wiring and an adjacent narrow wiring, the design rule violation region R separated from the wide wiring by a predetermined horizontal distance is exceeded. By replacing or changing to a standard cell having an extended terminal target, it is possible to easily eliminate the design rule violation. At this time, since it is not necessary to redesign the entire semiconductor standard cell 2, the time and labor for completing the placement and wiring of the entire semiconductor integrated circuit 1 can be greatly reduced.
[Brief description of the drawings]
FIG. 1 is a layout plan view of a semiconductor standard cell according to the present invention.
FIG. 2 is an enlarged layout plan view of a semiconductor standard cell according to the present invention.
3 (a) is a plan view of only the inverter shown in FIG. 2, and FIGS. 3 (b) to 3 (d) show modifications of the inverter shown in FIG. 3 (a).
FIG. 4 is a flowchart showing a semiconductor standard cell placement and routing method according to the present invention.
FIG. 5 is a layout plan view of a conventional semiconductor standard cell.
FIG. 6 is an enlarged layout plan view of a conventional semiconductor standard cell.
FIG. 7 is an enlarged view showing a schematic dimension of a wide wiring and a terminal wiring of a standard cell adjacent to the wide wiring.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Semiconductor integrated circuit, 2 ... Standard cell, 3 ... Standard cell row, 4a, 4b ... V _DD Ring, 5a, 5b ... GND ring, 6 ... V _DD Strap: 7 ... GND strap, 10 ... Inverter, 12a ... p-type transistor region, 12b ... n-type transistor region, 14a ... V _DD Metal wiring, 14b ... GND metal wiring, 16a ... Input terminal target, 16b ... Output terminal target, 18a, 18b ... Via hole, 20a, 20b ... Terminal wiring.

Claims

A standard cell having a terminal target formed on different laminated surfaces and a narrow wiring connected to the terminal target;
Power supply wiring or ground wiring formed on the same laminate surface with narrow wiring,
The terminal target is extended in a direction away from the power supply wiring or ground wiring beyond the design rule violation area at a predetermined horizontal distance from the power wiring or ground wiring,
Narrow wiring is formed outside the design rule violation area,
The semiconductor integrated circuit, wherein the narrow wiring and the terminal target are connected via a via outside the design rule violation region.

A standard cell having a terminal target formed on different laminated surfaces and a narrow wiring connected to the terminal target;
Power supply wiring or ground wiring formed on the same laminate surface with narrow wiring,
Area that can be extended in the laminated surface where the terminal target is formed so that the terminal target can extend in a direction away from the power supply wiring or ground wiring beyond the design rule violation area separated from the power supply wiring or ground wiring by a predetermined horizontal distance Is set,
The semiconductor integrated circuit, wherein the narrow wiring and the terminal target are connected via a via outside the design rule violation region.

Claim 1 or a semiconductor integrated circuit according to 2,
The semiconductor integrated circuit, wherein the power supply wiring or the ground wiring is a wiring for supplying a power supply voltage or a ground voltage to the logic gate.

In a method of arranging and wiring a semiconductor integrated circuit having at least one standard cell and power supply wiring or ground wiring,
Forming a standard cell having a terminal target extending in a direction away from the power supply wiring or the ground wiring beyond the design rule violation area separated from the power supply wiring or the ground wiring by a predetermined horizontal distance;
Forming a narrow wiring outside the design rule violation area;
Forming a power wiring or a ground wiring on the same laminated surface as the narrow wiring;
Connecting the narrow wiring to the terminal target outside the design rule violation area.

In a method of arranging and wiring a semiconductor integrated circuit having at least one standard cell and power supply wiring or ground wiring,
Forming a standard cell having a terminal target extending beyond a design rule violation area separated from a power supply wiring or a ground wiring by a predetermined horizontal distance;
Forming a narrow wiring outside the design rule violation area;
Forming a power wiring or a ground wiring on the same laminated surface as the narrow wiring;
Connecting a narrow wire to the terminal target outside the design rule violation area,
The steps to form a standard cell are:
Preparing a plurality of standard cells having a terminal target extending beyond a design rule violation area separated from a power supply wiring or a ground wiring by a predetermined horizontal distance;
Selecting an appropriate standard cell from a plurality of prepared standard cells based on the positional relationship between power supply wiring or ground wiring and narrow wiring.

In a method of arranging and wiring a semiconductor integrated circuit having at least one standard cell and power supply wiring or ground wiring,
Forming a standard cell having a terminal target extending beyond a design rule violation area separated from a power supply wiring or a ground wiring by a predetermined horizontal distance;
Forming a narrow wiring outside the design rule violation area;
Forming a power wiring or a ground wiring on the same laminated surface as the narrow wiring;
Connecting a narrow wire to the terminal target outside the design rule violation area,
The steps to form a standard cell are:
Prepare a standard cell with an extendable area in the laminated surface where the terminal target is formed so that the terminal target can extend beyond the design rule violation area separated from the power supply wiring or ground wiring by a predetermined horizontal distance. Steps,
A method comprising extending a terminal target to an extendable region based on a positional relationship between a power supply wiring or a ground wiring and a narrow wiring.

The method according to any one of claims 4 to 6, wherein
The power supply wiring or ground wiring is a wiring for supplying a power supply voltage or a ground voltage to a standard cell.