JP4453776B2 - バススイッチ - Google Patents
バススイッチ Download PDFInfo
- Publication number
- JP4453776B2 JP4453776B2 JP2008182678A JP2008182678A JP4453776B2 JP 4453776 B2 JP4453776 B2 JP 4453776B2 JP 2008182678 A JP2008182678 A JP 2008182678A JP 2008182678 A JP2008182678 A JP 2008182678A JP 4453776 B2 JP4453776 B2 JP 4453776B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- current
- potential side
- parasitic
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000003071 parasitic effect Effects 0.000 claims description 52
- 239000000758 substrate Substances 0.000 claims description 46
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 30
- 229910052710 silicon Inorganic materials 0.000 claims description 30
- 239000010703 silicon Substances 0.000 claims description 30
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 238000011144 upstream manufacturing Methods 0.000 claims description 7
- 239000012212 insulator Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 127
- 239000004065 semiconductor Substances 0.000 description 97
- 239000010408 film Substances 0.000 description 46
- 239000003990 capacitor Substances 0.000 description 35
- 239000002344 surface layer Substances 0.000 description 28
- 238000009792 diffusion process Methods 0.000 description 24
- 239000012535 impurity Substances 0.000 description 20
- 230000006854 communication Effects 0.000 description 19
- 238000004891 communication Methods 0.000 description 18
- 238000002955 isolation Methods 0.000 description 16
- 230000009471 action Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 9
- 230000005856 abnormality Effects 0.000 description 7
- 230000008859 change Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000002159 abnormal effect Effects 0.000 description 6
- 230000005855 radiation Effects 0.000 description 6
- 108010020053 Staphylococcus warneri lipase 2 Proteins 0.000 description 5
- 230000002411 adverse Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- FWXAUDSWDBGCMN-DNQXCXABSA-N [(2r,3r)-3-diphenylphosphanylbutan-2-yl]-diphenylphosphane Chemical compound C=1C=CC=CC=1P([C@H](C)[C@@H](C)P(C=1C=CC=CC=1)C=1C=CC=CC=1)C1=CC=CC=C1 FWXAUDSWDBGCMN-DNQXCXABSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Images
Landscapes
- Arrangements For Transmission Of Measured Signals (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Description
図3に示すように、エアバッグECU(以下、ECUと称す)1は、マスタIC1aを内蔵して構成されており、そのマスタIC1aには所定電圧(例えば25V:7V〜26.5Vの範囲の所定電圧)の電源電圧Vsupが供給されている。ECU1は一対のバスDnH−DnLを介して加速度センサモジュール(以下、モジュールと称す)2a〜2dをディジーチェーン接続して構成されている。一対のバスDnH−DnLは2本の信号線から構成されている。図3に示すように、モジュール2a〜2dは、それぞれ、スレーブIC2aa〜2daと当該スレーブIC2aa〜2daにそれぞれ接続された加速度センサ2ab〜2dbとを内蔵して構成されている。
図3に示すように、モジュール2aが、モジュール2aのマスタ側と、モジュール2aの下流側に接続されたスレーブとしてのモジュール2bとをバス接続するとき、機能回路CIRのオンオフ制御回路CIRaがオン制御信号を出力する。図2(a)および図2(b)に示すように、機能回路CIRが参照電流Irefや高電圧Vcpを印加することで定電流源CM1〜CM5を例えば同時に機能させる。
図7は、本発明の第2の実施形態を示すもので、前述実施形態と異なるところは、スイッチ部の半導体構造にある。前述実施形態と同一部分には同一符号を付して説明を省略し、以下、異なる部分について説明する。
図8は、本発明の第3の実施形態を示すもので、前述実施形態と異なるところは、スイッチ部の半導体構造にある。前述実施形態と異なるところは、図8に示すように、2つのPウェル17a、17bを一体化して1つのPウェル17として1のN型半導体層16の表層に設け、さらに、前述実施形態ではPウェル17a、17bの表層にそれぞれ設けられていたP型半導体層24a、24bも一体化してP型半導体層24として構成しているところにある。本実施形態においても前述実施形態とほぼ同様の作用効果を奏する。
第1〜第3の実施形態では、図4、図7、図8には図示しない他の半導体構成領域との間の素子間分離としてトレンチ分離構造を使用したが、PN接合による素子間分離、酸化膜、窒化膜等の絶縁層による素子間分離を適用しても良い。
図9は、本発明の第4の実施形態を示すもので、前述実施形態と異なるところは、スイッチ部の半導体素子構造にある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分についてのみ説明する。
図10は、本発明の第5の実施形態を示すもので、第4の実施形態と異なるところは、スイッチ部の半導体構造にある。第4の実施形態では、2つのN型半導体層16a、16b間にP型半導体層30を設けたが、本実施形態では、図10に示すように、2つのN型半導体層16a、16b間にP型半導体層30を設けず、2つのN型半導体層16a、16bを結合して一体化してN型半導体層16として構成されている。1つのN型半導体層16の表層に複数のPウェル17a、17bが互いに離間して設けられており、N型半導体層16が当該複数のPウェル17a、17b間に構成されている。このような実施形態によっても前述実施形態とほぼ同様の作用効果を奏する。
図11は、本発明の第6の実施形態を示すもので、第5の実施形態と異なるところは、スイッチ部の半導体構造にある。前述実施形態と異なるところは、図11に示すように、2つのPウェル17a、17bを一体化してPウェル17として1つのN型半導体層16の表層に設け、さらに、前述実施形態ではそれぞれのPウェル17a、17bの表層にそれぞれ設けられていたP型半導体層24a、24bも一体化してP型半導体層24として構成されているところにある。この構造は、Pウェル17内の構造が第3の実施形態と同様の構造であり、このような実施形態によっても前述実施形態とほぼ同様の作用効果を奏する。
第4〜第6の実施形態では、半導体層16(16a、16b)に高電圧Vcpを与えない(フローティング)構成も可能である。その場合は、N型半導体層16(16a、16b)とp型のシリコン基板10との間に高濃度の埋込層を設ける等により不純物濃度の高い層を構成することにより寄生電流の発生を抑制することができる。
図12ないし図14は、本発明の第7の実施形態を示すもので、前述実施形態と異なるところは、スイッチ部を構成するMOSトランジスタをドレイン共通に接続したところにある。また、さらに前述実施形態と異なるところは、スイッチ部を構成するMOSトランジスタの半導体構造とその周辺構造にある。前述実施形態と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。
N型の不純物拡散層37bが、フィールド酸化膜41のX2方向脇に位置してNウェル31bの表層に、MOSトランジスタM2のドレインコンタクト領域として形成されている。このようにしてMOSトランジスタM2は、半導体層31b、32b、37b、38、39、40、41を含んで構成される。
また、前述の実施形態と同様に、P型半導体層43を設けずにNウェル31aと31bを一体化しても良いし、さらに、N型半導体層37aと37b、N型半導体埋込層42aと42bも一体化しても良い。
図15は、本発明の第8の実施形態を示すもので、第7の実施形態と異なるところは、スイッチの半導体素子構造にあり、シリコン基板(支持基板)10の表層にN型半導体埋込層42a、42bおよびP型半導体層43を設けずに構成したところにある。シリコン基板10がその上面にP型半導体層として露出して構成されており、複数のNウェル31a、31bが当該P型半導体層を挟んで互いに離間して設けられている。このような実施形態においても、前述実施形態とほぼ同様の作用効果を奏する。
図16は、本発明の第9の実施形態を示すもので、第8の実施形態と異なるところは、2つのNウェル31a、31bを一体化して1つのNウェル31として設け、さらに前述実施形態ではそれぞれのNウェル31a、31bの表層に設けられていたN型半導体層37a、37bも一体化して高濃度のN型半導体層37として構成されているところにある。このような実施形態によっても前述実施形態とほぼ同様の作用効果を奏する。
図17は、本発明の第10の実施形態を示すもので、前述実施形態と異なるところは、 第1の実施形態にて説明した定電流源CM1〜CM5を構成するMOSトランジスタM5〜M12をそれぞれ2個直列にカスケード接続し、定電流源CM1〜CM5に代えて定電流源CM1z〜CM5zとして構成したところにある。図17は、図2(b)に対応して電気的構成を示している。
図18は、本発明の第11の実施形態を示すもので、前述実施形態と異なるところは、高電位側バスの電流を回収する電流源CM5を設ける代わりに昇圧回路を高電位側バス側および低電位側バス側の双方に設けてロウサイドスイッチ、ハイサイドスイッチを駆動しているところにある。前述実施形態と同一部分には同一符号を付し、同一機能を備えた構成要素等には同一符号または添え字「a」、「b」、「1」、「2」を付して説明を行う。
(1)クロック信号CLKが「ロウ」、クロック信号CLKBが「ハイ」
電流が入力端子INHからダイオードD8、コンデンサC8を介して流れ、コンデンサC8に充電される。
(2)クロック信号CLKが「ハイ」、クロック信号CLKBが「ロウ」
コンデンサC8の充電電荷がダイオードD9を介して次段のコンデンサC9に充電され、これに伴い昇圧される。
上記(1)の動作が行われると共に、コンデンサC9の充電電荷がダイオードD10を介して次段のコンデンサC10に充電され、これに伴い昇圧される。
上記(2)の動作が行われる。
以下、動作(3)〜(4)を順次繰り返すことにより昇圧動作が行われる。そしてコンデンサC10の充電電圧は、電流源CM3、CM4を構成するMOSトランジスタM10、M11に供給され、ハイサイドスイッチSWHがオンしたときには定電流源CM3、CM4から抵抗素子R3、R4に定電流を流す。
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
コンデンサC1〜C4は必要に応じて設ければよい。
Claims (8)
- 複数のノード間を上流側から下流側にかけてディジーチェーン接続した一対のバスについて前記複数のノード間のバス接続を切断可能に構成されたバススイッチであって、
前記一対のバスのうちの高電位側バスの入力端子と出力端子との間、および低電位側バスの入力端子と出力端子との間のそれぞれに構成された複数のスイッチング素子を備え、
前記複数のスイッチング素子は、前記上流側のノードと下流側のノードとをバス接続するときにはオンし、前記上流側のノードと下流側のノードとを切断するときにはオフするように構成され、
前記複数のスイッチング素子は、高電位側バスの入力端子と出力端子との間、および低電位側バスの入力端子と出力端子との間のそれぞれにソース共通もしくはドレイン共通に複数のMOSトランジスタを直列接続して支持基板内に寄生素子を通じた通電経路が発生しないように構成され、
前記複数のスイッチング素子を構成する複数のMOSトランジスタのゲート−ソース間にそれぞれ接続された複数の抵抗素子を備え、
前記複数のスイッチング素子は前記上流側のノードと下流側のノードとをバス接続するときには前記複数の抵抗素子に所定電流が通電されることでオンし、前記上流側のノードと下流側のノードとを切断するときには前記複数の抵抗素子に流れる電流が非通電とされることでオフするように構成されていることを特徴とするバススイッチ。 - 前記複数のMOSトランジスタは、前記支持基板内に寄生する複数の寄生ダイオード素子の通電方向が互いに逆方向に直列接続するように構成されることにより当該支持基板内に寄生素子を通じた通電経路が発生しないように構成されていることを特徴とする請求項1記載のバススイッチ。
- 前記支持基板内に寄生する複数の寄生ダイオード素子に逆バイアスを印加するように構成されることで当該支持基板内に寄生素子を通じた通電経路が発生しないように構成されていることを特徴とする請求項1または2記載のバススイッチ。
- 前記ノード内には、
前記高電位側バスと低電位側バスとの間に接続され前記複数のスイッチング素子がオンするときに前記複数の抵抗素子に所定電流を流す通電回路と、
前記高電位側バスと低電位側バスとの間に、前記高電位側バスに設けられたMOSトランジスタのゲート−ソース間に接続された抵抗素子に流れる電流を低電位側バスにバイパスする電流バイパス回路とを備えたことを特徴とする請求項1ないし3の何れかに記載のバススイッチ。 - 前記複数の抵抗素子に所定電流を通電する電流源に、前記高電位側バスまたは前記低電位側バスの電位を昇圧した昇圧電位を供給するチャージポンプ回路を備えたことを特徴とする請求項1ないし4の何れかに記載のバススイッチ。
- 前記MOSトランジスタは、nチャネル型のMOSトランジスタにより構成されていることを特徴とする請求項1ないし5の何れかに記載のバススイッチ。
- シリコン基板に絶縁膜を構成したSOI(Silicon On Insulator)構造と、
前記SOI構造に設けられた素子形成領域とを備え、
前記複数のスイッチング素子を構成するトランジスタは、前記SOI構造の素子形成領域に構成されていることを特徴とする請求項1ないし6の何れかに記載のバススイッチ。 - 高電位側のバスに接続される回路構成と低電位側のバスに接続される回路構成とは対称性を保って構成されていることを特徴とする請求項1ないし7の何れかに記載のバススイッチ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008182678A JP4453776B2 (ja) | 2007-11-14 | 2008-07-14 | バススイッチ |
US12/285,476 US7746114B2 (en) | 2007-11-14 | 2008-10-07 | Bus switch and electronic switch |
DE102008057065.6A DE102008057065B4 (de) | 2007-11-14 | 2008-11-13 | Bus-Schalter |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007295614 | 2007-11-14 | ||
JP2008182678A JP4453776B2 (ja) | 2007-11-14 | 2008-07-14 | バススイッチ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009141938A JP2009141938A (ja) | 2009-06-25 |
JP4453776B2 true JP4453776B2 (ja) | 2010-04-21 |
Family
ID=40872044
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008182678A Expired - Fee Related JP4453776B2 (ja) | 2007-11-14 | 2008-07-14 | バススイッチ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4453776B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5268125B2 (ja) * | 2008-06-30 | 2013-08-21 | フリースケール セミコンダクター インコーポレイテッド | 通信バスの故障管理 |
JP5161949B2 (ja) * | 2010-11-05 | 2013-03-13 | 三菱電機株式会社 | モータ駆動装置 |
JP6065729B2 (ja) * | 2013-04-18 | 2017-01-25 | 株式会社デンソー | 通信システム |
JP6577916B2 (ja) * | 2016-07-11 | 2019-09-18 | ミツミ電機株式会社 | 保護ic |
CN117997317A (zh) * | 2024-04-03 | 2024-05-07 | 上海安其威微电子科技有限公司 | 一种开关模块及其控制方法、存储介质和器件 |
-
2008
- 2008-07-14 JP JP2008182678A patent/JP4453776B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009141938A (ja) | 2009-06-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7746114B2 (en) | Bus switch and electronic switch | |
US7746147B2 (en) | Semiconductor device | |
US8410827B2 (en) | Transmitter, interface device, and car mounted communication system | |
JP4453776B2 (ja) | バススイッチ | |
US7443199B2 (en) | Circuit arrangement for voltage selection, and method for operating a circuit arrangement for voltage selection | |
US7750693B2 (en) | Frequency divider including latch circuits | |
JP5842720B2 (ja) | 出力回路 | |
US10673657B2 (en) | Transceiver unit for transmitting data via a differential bus | |
CN111788750B (zh) | 为高侧驱动器提供反向电流保护的电路 | |
US20110260776A1 (en) | Semiconductor integrated circuit device | |
US20130027824A1 (en) | Semiconductor device | |
JP3022815B2 (ja) | 中間電位生成回路 | |
US20120092043A1 (en) | High Voltage Output Driver | |
US20030214347A1 (en) | Basic stage for a charge pump circuit | |
US20040257120A1 (en) | Self-biased comparator with hysteresis control for power supply monitoring and method | |
US20040052249A1 (en) | Bus switch circuit and interactive level shifter | |
KR100611296B1 (ko) | 트랜지스터 회로 및 승압 회로 | |
US7002400B2 (en) | Input circuits including boosted voltage and related methods | |
US20120091985A1 (en) | High Voltage Output Driver | |
US20230388161A1 (en) | Transmission circuit, electronic control unit, and vehicle | |
US20240154408A1 (en) | Semiconductor device | |
US20140145783A1 (en) | Semiconductor integrated circuit | |
CN115425963A (zh) | 一种隔离传输电路 | |
CN112236939A (zh) | 半导体装置和传感器系统 | |
JP2009124897A (ja) | チャージポンプ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090407 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091102 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091110 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091209 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100112 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100125 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130212 Year of fee payment: 3 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4453776 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130212 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140212 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |