JP4451841B2 - 乱数生成装置及び乱数生成方法 - Google Patents
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Description
http://csrc.nist.gov/rng))を用いて検定を行った。NIST SP 800-22では、1,000,000-bitの乱数を対象とし、それぞれ異なる鍵(シード)で生成された1,000本の系列単位で行う(つまり、1,000,000×1,000bitの乱数を用意する)。
n1. 等頻度検定/1次元度数検定(Frequency (Monobit) Test)
n2.ブロック単位の等頻度検定(Frequency test with in a Block)
n3.連の検定(Runs Test)
n4.ブロック単位の最長連検(Test for the Longest Run of Ones in a Block)
n5.2値行列ランク検定(Binary Matrix Rank Test)
n6.離散フーリエ変換検定(Discrete Fourier Transform (Spectral) Test)
n7.重なりのないテンプレート適合検定(Non-overlapping Template Matching Test)
n8.重なりのあるテンプレート適合検定(Overlapping Template Matching Test)
n9.ユニーバーサル統計検定(Maurer’s“Universal Statistical Test)
n10.Lempel-Ziv 圧縮検定(Lempel-Ziv Compression Test)
n11.線形複雑度検定(Liner Complexity Test)
n12.系列検定(Serial Test)
n13.近似エントロピー検定(Approximate Entropy Test)
n14累積和検定(Cumulative Sums (Cusum) Test)
n15.ランダム偏差検定(Random Excurslons Test)
n16.種々のランダム偏差検定(Randam Excursion Variant Test)
ただし、NISTのn10.Lempel-Ziv 圧縮検定は、実際の確立分布よりも20%ずれているとの報告(文献2:情報処理振興事業協会セキュリティセンター,擬似乱数検証ツールの調査開発調査報告書p39-40, 平成15年2 月
http://www.ipa.go.jp/security/fy14/crypto/pseudo_rundum/rundum_inve.pdf)により、今回における検定の対象外とした。従って、n10.Lempel-Ziv 圧縮検定を除く15項目について検定を行った。結果は、上記15方式毎にP−VALUE,PROPORTIONの2つの数値結果として記録される。これらの結果数値に対する合格判断は以下の通りである(なお、検定方法によっては、1方式について複数の結果が表示される場合がある)。
(1)P−VALUE(結果数値の一様性)
P−VALUE≧0.0001ならば良好な乱数とする。
(2)PROPORTION(検定結果の合格率)
PROPORTIONについては、次の式(8)が成立すれば、良好な乱数とする。
PROPORTION≧0.980560ならば良好な乱数とする。
実験例1にあっては、アナログカオス回路10の構成図は、図11に示される通りである。図8と同じパラメータによってLを変位させた図8と同じ乱数値の分布図である図12において、w6の範囲(L=4.2e-7〜6.0e-7(全体の約20%が周期領域、約80%がカオス領域))にて等間隔で64個のLを用意し、C=1.0e-6,R=1.0,ω=1.0e+7として乱数検定を行った。結果を次の表1に示す。
実験例2にあっては、アナログカオス回路10の構成図は、図11に示される通りである。図8とはCを除いて同じパラメータによってLを変位させた乱数値の分布図である図13において、w7の範囲(L=5.0e-7〜8.0e-7(全体の約20%が周期領域、約80%がカオス領域))にて等間隔で64個のLを用意し、C=0.8e-6,R=1.0,ω=1.0e+7として乱数検定を行った。結果を次の表2に示す。
20 信号源
30 抽出部
40 乱数構成部
50 変更制御手段
60 初期状態変更部
Claims (6)
- 抵抗とコンデンサとコイルと非線形受動素子とが接続されて発振回路を構成すると共に、前記抵抗とコンデンサとコイルの内少なくとも1素子の値を可変する素子値変更手段を備えたアナログカオス回路と、
前記アナログカオス回路へ入力信号を供給する信号源と、
前記アナログカオス回路の出力を所定周期にて取り出しディジタル化して下位側所定ビットを抽出する抽出部と、
前記抽出部により抽出された所定回分のビットを並べて乱数とする乱数構成部と、
前記抽出部の抽出周期に同期して前記素子値変更手段を制御し、素子値の変更を行う変更制御手段と
を具備することを特徴とする乱数生成装置。 - 抵抗とコンデンサとコイルはそれぞれ複数から構成され、素子値変更手段は素子に接続されたスイッチにより構成されることを特徴とする請求項1に記載の乱数生成装置。
- 抵抗とコンデンサとコイルはそれぞれ可変素子により構成され、素子値変更手段は各素子の値を可変とする機構であることを特徴とする請求項1に記載の乱数生成装置。
- 変更制御手段は、前記抽出部の出力に基づき素子の値を変更することを特徴とする請求項1乃至3のいずれか1項に記載の乱数生成装置。
- 前記信号源の値と、前記変更制御手段による制御の初期状態を設定する初期状態設定部を具備することを特徴とする請求項1乃至4のいずれか1項に記載の乱数生成装置。
- 抵抗とコンデンサとコイルと非線形受動素子とが接続されて発振回路を構成すると共に、前記抵抗とコンデンサとコイルの内少なくとも1素子の値を可変する素子値変更手段を備えたアナログカオス回路と、
前記アナログカオス回路へ入力信号を供給する信号源と、
前記アナログカオス回路の出力を所定周期にて取り出しディジタル化して下位側所定ビットを抽出する抽出部と、
前記抽出部により抽出された所定回分のビットを並べて乱数とする乱数構成部と、
を備えて構成される乱数生成装置を用いて乱数を生成する乱数生成方法において、
前記抽出部の抽出周期に同期して前記素子値変更手段を制御し、素子値の変更を行うことを特徴とする乱数生成方法。
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