JP4442406B2 - Semiconductor integrated circuit - Google Patents
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Description
本発明は、たとえば同期リセットが必要な回路と、非同期リセットで動作する回路が混在する半導体集積回路に係り、特に、リセット信号をリリースするタイミングに関するものである。 The present invention relates to a semiconductor integrated circuit in which, for example, a circuit that requires a synchronous reset and a circuit that operates by an asynchronous reset coexist, and particularly relates to a timing at which a reset signal is released.
近年のシステムLSIは、多数の機能ブロックが集積化され、その結果、クロックが複雑化する傾向にある。 In recent system LSIs, many functional blocks are integrated, and as a result, the clock tends to become complicated.
このような背景の下、従来は、ハードウェアリセットをリリースするタイミングとクロックの関係や、リセット中のクロックの供給のタイミングについては、従来、レイアウト設計においてリセットのツリーを作って解除タイミングを揃えるなどの対策が行われてきた。 Against this background, the relationship between the timing of releasing hardware reset and the clock, and the timing of supplying the clock during the reset, conventionally, by creating a reset tree in the layout design and aligning the release timing, etc. Measures have been taken.
ところで、システムのハードウェアリセットにおいて、リセット信号をリリースするタイミングがクロックのエッジと重なる回路構成によっては、回路の不安定化を招く場合がある。
論理シミュレーションでは、伝播信号が不定になってしまうため、何らかの対策を講じる必要があるが、実際のシステムにおいては、非同期信号であるとの理由から放置されているのが現状である。
そして、非同期の多数のクロックラインが存在すればするほど、すべてが重ならないように設計することが難しくなってきている。
By the way, in the hardware reset of the system, the circuit may become unstable depending on the circuit configuration in which the timing at which the reset signal is released overlaps the edge of the clock.
In the logic simulation, since the propagation signal becomes indefinite, it is necessary to take some measures, but in an actual system, it is left as it is because it is an asynchronous signal.
And the more asynchronous multiple clock lines, the more difficult it is to design them so that they don't overlap.
一方で、回路ブロックによっては、同期リセットを採用しており、リセット中にもクロックを入力し続ける必要があるものが存在する。
これらが混在することで、ますますリセットとクロックの関係を的確に制御する必要がある。
On the other hand, some circuit blocks employ a synchronous reset, and there are some that need to continue to input a clock even during the reset.
By mixing these, it is necessary to accurately control the relationship between reset and clock.
ところが、上述したように、従来はレイアウト設計でリセット解除タイミングを揃えるなどの対策が行われてきたが、この手法ではシステム規模の増大に伴い困難になってきている。 However, as described above, measures such as aligning the reset release timing have been conventionally performed in the layout design, but this method becomes difficult as the system scale increases.
本発明の目的は、クロックのエッジとリセットのエッジが重なることを抑止することができる半導体集積回路を提供することにある。 An object of the present invention is to provide a semiconductor integrated circuit capable of preventing the clock edge and the reset edge from overlapping.
上記目的を達成するため、本発明は、互いに異なる非同期の複数の外部クロック信号を入力可能な複数の内部回路として、リセットの際には共通の外部クロック信号により同期リセットする必要がある複数の同期リセット回路、および、リセットの際に前記共通の外部クロック信号を入力する必要がない非同期リセット回路を含む複数の内部回路と、電源投入により発振を開始し、当該電源投入時から時間が経過すると安定した内部クロック信号を生成して前記複数の内部回路のいずれかへ出力する位相同期回路と、前記複数の内部回路の各々のクロック信号の入力端子に接続された複数のクロックゲート回路と、外部リセット信号が入力され、前記複数の内部回路をリセットするリセット制御回路とを有し、前記リセット制御回路は、前記外部リセット信号が入力されると、前記複数のクロックゲート回路によりすべての前記複数の内部回路へのクロック信号を遮断し、前記クロック信号を遮断してから前記内部クロック信号が安定する期間が経過すると、前記複数のクロックゲート回路によるクロック信号の遮断をすべて解除して、前記複数の同期リセット回路を初期化し、前記クロック信号の遮断を解除してから前記複数の同期リセット回路を初期化可能な期間が経過すると、前記複数のクロックゲート回路によりすべての前記複数の内部回路へのクロック信号を再び遮断し、前記クロック信号の2回目の遮断中に、前記複数の同期リセット回路および前記非同期リセット回路を含むすべての前記複数の内部回路を同時にリセットし、前記リセットにより前記複数の内部回路がリセットされる期間が経過すると、前記複数のクロックゲート回路による遮断をすべて解除し、前記複数の内部回路にそれぞれの動作を開始させる。 To achieve the above object, the present invention is different as an asynchronous multiple of the external clock signal a plurality of internal circuits can be input to, a plurality of the time of reset is required to be synchronized reset by a common external clock signal synchronized with each other reset circuit, and starts a plurality of internal circuits including the common not necessary to input an external clock signal asynchronous reset circuits during reset, the oscillation with power supply, the elapsed time from the time the power is turned on Then, a phase synchronization circuit that generates a stable internal clock signal and outputs it to any of the plurality of internal circuits, a plurality of clock gate circuits connected to the input terminals of the clock signals of the plurality of internal circuits, external reset signal is input, have a reset control circuit for resetting the plurality of internal circuits, the reset control circuit, said When a unit reset signal is input, the clock signals to all of the plurality of internal circuits are blocked by the plurality of clock gate circuits, and a period in which the internal clock signal stabilizes after the clock signals are blocked A period in which all of the clock reset signals are released by the plurality of clock gate circuits, the plurality of synchronous reset circuits are initialized, and the period of the clock signals is released and then the plurality of synchronous reset circuits can be initialized. When the time elapses, the clock signals to all of the plurality of internal circuits are again shut off by the plurality of clock gate circuits, and the plurality of synchronous reset circuits and the asynchronous reset circuits are turned off during the second shut-off of the clock signal. All of the plurality of internal circuits including the same are reset at the same time, and the plurality of internal circuits are When the period is reset has elapsed, it releases any interruption by the plurality of clock gate circuit, to start the respective operations of the plurality of internal circuits.
本発明によれば、たとえば電源投入後、制御回路が、リセット信号を受けると、少なくともクロックが必要な同期リセットを必要とする第1の回路に十分な長さのリセットを与る。
そして、制御回路により、各種のクロックのエッジとリセット解除のエッジが重ならないように前後でクロックを止めるように制御される。
According to the present invention, for example, after the power is turned on, when the control circuit receives a reset signal, the control circuit gives a sufficiently long reset to the first circuit that requires a synchronous reset that requires at least a clock.
The control circuit controls the clock to stop before and after the various clock edges and the reset release edge so that they do not overlap.
本発明によれば、クロックのエッジとリセットのエッジが重なることを原理的になくすことが可能で、リセットスキューを揃える必要がなくなるという利点がある。
システムとしてもリセット解除の安全性を確保することができる。
According to the present invention, it is possible to eliminate in principle the overlap of the clock edge and the reset edge, and there is an advantage that it is not necessary to align the reset skew.
The system can ensure the safety of reset release.
以下、本発明の実施形態を添付図面に関連付けて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
図1は、本発明に係る半導体集積回路の一実施形態を示す回路図である。 FIG. 1 is a circuit diagram showing an embodiment of a semiconductor integrated circuit according to the present invention.
本実施形態の半導体集積回路10は、図1に示すように、複数のクロックCK1〜CKn、リセット信号RST、および制御クロックCLKが供給される。 As shown in FIG. 1, the semiconductor integrated circuit 10 of the present embodiment is supplied with a plurality of clocks CK1 to CKn, a reset signal RST, and a control clock CLK.
そして、半導体集積回路10は、図1に示すように、PLL11、セレクタ12〜14、ゲート回路15〜17、クロック/リセット制御回路18、同期リセットが必要な第1の回路(以下、同期リセット回路という)19,20、および非同期リセットで動作する第2の回路(以下、非同期リセット回路という)21を有する。
As shown in FIG. 1, the semiconductor integrated circuit 10 includes a PLL 11,
PLL11は、クロックCK1を受けて分周処理等を行って基準クロックに位相同期した周波数の異なる2つのクロックCK11,CK12をセレクタに出力する。
PLL11は、立ち上がりから位相同期が安定するまで所定の時間を要する。
The PLL 11 receives the clock CK1, performs frequency division processing, etc., and outputs two clocks CK11 and CK12 having different frequencies synchronized with the reference clock to the selector.
The PLL 11 requires a predetermined time from the rising edge until the phase synchronization is stabilized.
セレクタ12は、図示しない制御系からのセレクト信号に応じて、入力クロックCK1、PLL11の出力クロックCK11、およびCK12のいずれかのクロックを選択してゲート回路15に出力する。
The
セレクタ13は、図示しない制御系からのセレクト信号に応じて、PLL11の出力クロックCK11、入力クロックCK2、およびCK3のいずれかのクロックを選択してゲート回路16に出力する。
The
セレクタ14は、図示しない制御系からのセレクト信号に応じて、入力クロックCK2、およびCKnのいずれかのクロックを選択してゲート回路17に出力する。
The
ゲート回路15は、クロック/リセット制御回路18により供給されるクロック供給制御信号(クロックイネーブル信号)CKENがアクティブのたとえばハイレベル期間のみセレクタ12で選択されたクロックを非同期リセット回路21に供給する。
The
ゲート回路16は、クロック/リセット制御回路18により供給されるクロック供給制御信号(クロックイネーブル信号)CKENがアクティブのたとえばハイレベル期間のみセレクタ12で選択されたクロックを同期リセット回路19に供給する。
The
ゲート回路17は、クロック/リセット制御回路18により供給されるクロック供給制御信号(クロックイネーブル信号)CKENがアクティブのたとえばハイレベル期間のみセレクタ12で選択されたクロックを同期リセット回路20に供給する。
The
クロック/リセット制御回路18は、制御クロックCLKおよびリセット信号RSTが供給され、PLL11の安定を待ち、クロックが必要な同期リセットを必要とする同期リセット回路に十分な長さのリセットを与え、各種のクロックのエッジとリセット解除のエッジが重ならないように前後でクロックを止めるようにクロックイネーブル信号CKENを各ゲート回路に出力し、制御されたリセット信号CRSTを同期クロック回路および非同期クロック回路に出力する。
The clock /
図2は、クロック/リセット制御回路18の要部の構成例を示す回路図である。
図3(A)〜(F)は、図2のクロック/リセット制御回路18の各部の動作を説明するためのタイミングチャートである。
FIG. 2 is a circuit diagram showing a configuration example of a main part of the clock /
3A to 3F are timing charts for explaining the operation of each part of the clock /
図2のクロック/リセット制御回路18は、縦続接続されたカウンタ181〜184と、ゲート回路185とを有する。
The clock /
各カウンタ181〜184には、ローレベルでアクティブのリセット信号RST、およびたとえば27MHzの制御クロックCLKが供給される。
The
初段のカウンタ181は、リセット信号RSTをローレベルで受けてリセットされ、制御クロックCLKのパルス数をカウントアップし、カウント値がPLL11が安定するまでの所定時間に相当する設定値(128×1024)になると、図3(A)に示すように、たとえばハイレベルでアクティブのカウント信号CNT1を次段のカウンタ182のイネーブル端子EN、およびゲート回路185に出力する。
The first-
カウンタ182は、リセット信号RSTをローレベルで受けてリセットされ、イネーブル端子ENに、カウンタ181から出力されたハイレベルのカウトン信号CNT1を受けると、制御クロックCLKのパルス数をカウントアップし、カウント値が設定値(128)になると、図3(B)に示すように、たとえばハイレベルでアクティブのカウント信号CNT2を次段のカウンタ183のイネーブル端子EN、およびゲート回路185に出力する。
When the
カウンタ183は、リセット信号RSTをローレベルで受けてリセットされ、イネーブル端子ENに、カウンタ182から出力されたハイレベルのカウトン信号CNT2を受けると、制御クロックCLKのパルス数をカウントアップし、カウント値が設定値(128)になると、図3(C)に示すように、たとえばハイレベルでアクティブのカウント信号CNT3を次段のカウンタ184のイネーブル端子EN、およびゲート回路185に出力する。
When the
カウンタ184は、リセット信号RSTをローレベルで受けてリセットされ、イネーブル端子ENに、カウンタ183から出力されたハイレベルのカウトン信号CNT3を受けると、制御クロックCLKのパルス数をカウントアップし、カウント値が設定値(128)になると、図3(D)に示すように、たとえばハイレベルでアクティブのカウント信号CNT4をゲート回路185に出力する。
When the
ゲート回路185は、カウンタ181によるハイレベルのカウント信号CNT1を受けると、図3(E)に示すように、クロック供給制御信号(クロックイネーブル信号)CKENを、所定期間、具体的には制御クロックCLKの128パルス分(カウンタ182のカウント設定値と同等の期間)だけハイレベルに設定してゲート回路15〜17に出力する。
すなわち、ゲート回路185は、カウンタ181によるハイレベルのカウント信号CNT1の入力に応答してハイレベルのクロック供給制御信号CKENを出力し、カウンタ182によるカウント信号CNT2の入力に応答してクロック供給制御信号CKENをハイレベルからローレベルに切り替える。
ゲート回路185は、カウンタ182によるハイレベルのカウント信号CNT2に応答してクロック供給制御信号CKENをローレベルに切り替えた後、カウンタ183によるハイレベルのカウント信号CNT3を受けると、図3(C),(F)に示すように、ハイレベルのリセット信号CRSTを同期リセット回路19,20、非同期リセット回路21に出力する。
ゲート回路185は、カウンタ183によるハイレベルのカウント信号CNT3に応答してリセット信号CRSTを出力した後、カウント184によるハイレベルのカウント信号CNT4を受けると、図3(D),(E)に示すように、クロック供給制御信号CKENを、所定期間、具体的には制御クロックCLKの128パルス分(カウンタ182のカウント設定値と同等の期間)だけハイレベルに設定してゲート回路15〜17に出力する。
When the
That is, the
When the
When the
次に、上記構成による動作を図4(A)〜(I)に関連付けて説明する。
なお、図4(A)が制御クロックCLKを、図4(B)がリセット信号RSTを、図4(C)が半導体集積回路10内の制御されたリセット信号CRSTを、図4(D)がイネーブル時のクロック供給制御信号(クロックイネーブル信号)CKENを、図4(E)がディセイブル時のクロック供給制御信号(クロックイネーブル信号)CKENを、図4(F)〜(I)が入力クロックCK1〜CKnをそれぞれ示している。
Next, the operation according to the above configuration will be described with reference to FIGS.
4A shows the control clock CLK, FIG. 4B shows the reset signal RST, FIG. 4C shows the controlled reset signal CRST in the semiconductor integrated circuit 10, and FIG. 4D shows the control signal CLK. The clock supply control signal (clock enable signal) CKEN at the time of enable, FIG. 4E shows the clock supply control signal (clock enable signal) CKEN at the time of disable, and FIGS. CKn is shown respectively.
半導体集積回路10においては、たとえば電源投入後、PLL11が発振開始し、位相同期ループが安定するまでは、図4(F)〜(I)に示すように、全ての各種クロックCK1〜CKnの内部への入力が遮断される。
そして、図4(A),(B)に示すように、制御クロックCLK、およびハードウェアリセット信号RSTのみがクロック/リセット制御回路18に供給される。
In the semiconductor integrated circuit 10, for example, after the power is turned on, until the PLL 11 starts oscillating and the phase-locked loop is stabilized, as shown in FIGS. 4 (F) to (I), all the various clocks CK1 to CKn Input to is blocked.
Then, as shown in FIGS. 4A and 4B, only the control clock CLK and the hardware reset signal RST are supplied to the clock /
クロック/リセット制御回路18においては、リセット信号RSTを受けてカウンタ191〜184がリセットされる。
そして、まず、初段のカウンタ181において、制御クロックCLKのパルス数がカウントアップされ、カウント値がPLL11が安定するまでの所定時間に相当する設定値(128×1024)に達すると、ハイレベルでアクティブのカウント信号CNT1がゲート回路185、および次段のカウンタ182のイネーブル端子ENに出力される。
In the clock /
First, in the first-
ゲート回路185においては、カウンタ181によるハイレベルのカウント信号CNT1に応答して、クロック供給制御信号(クロックイネーブル信号)CKENが、所定期間、具体的には制御クロックCLKの128パルス分(カウンタ182のカウント設定値と同等の期間)だけハイレベルに設定されて、ゲート回路15〜17に出力される。
すなわち、PLL11が安定すると、クロック/リセット制御回路18からは、図4(D)に示すように、ハイレベルのクロック供給制御信号CKENがゲート回路15〜17に出力され、図4(F)〜(I)に示すように、全てのクロックCK1〜CKnが同期リセット回路19等に一定期間供給され、同期リセットの必要なモジュール(回路)に十分な初期化を行わせる。
In the
That is, when the PLL 11 is stabilized, the clock /
クロック/リセット制御回路18のカウンタ182において、イネーブル端子ENに、カウンタ181から出力されたハイレベルのカウトン信号CNT1を受けて、制御クロックCLKのパルス数がカウントアップされ、カウント値が設定値(128)になると、ハイレベルでアクティブのカウント信号CNT2がゲート回路185、およびカウンタ183のイネーブル端子ENに出力される。
ゲート回路185では、カウンタ182によるカウント信号CNT2の入力に応答してクロック供給制御信号CKENがハイレベルからローレベルに切り替えられる。
これにより、図4(F)〜(I)に示すように、同期リセット回路19等へのクロックCK1〜CKnの供給が停止される。
In the
In the
As a result, as shown in FIGS. 4F to 4I, the supply of the clocks CK1 to CKn to the
クロック/リセット制御回路18のカウンタ183において、イネーブル端子ENに、カウンタ182から出力されたハイレベルのカウトン信号CNT2を受けて、制御クロックCLKのパルス数がカウントアップされ、カウント値が設定値(128)になると、ハイレベルでアクティブのカウント信号CNT3がゲート回路185、およびカウンタ184のイネーブル端子ENに出力される。
ゲート回路185においては、カウンタ182によるハイレベルのカウント信号CNT2に応答してクロック供給制御信号CKENをローレベルに切り替えた後、所定時間経過後(ある程度の間をおいて)、カウンタ183によるハイレベルのカウント信号CNT3を受けて、図4(C)に示すように、ハイレベルのリセット信号CRSTが同期リセット回路19,20、非同期リセット回路21に出力される。
すなわち、クロックCK1〜CKnの供給停止から所定時間後にリセット信号の供給を解除して、同期リセット回路19や非同期リセット回路21にリセット動作を行わせる。
In the
In the
In other words, the supply of the reset signal is canceled a predetermined time after the supply of the clocks CK1 to CKn is stopped, and the
クロック/リセット制御回路18のカウンタ184において、イネーブル端子ENに、カウンタ183から出力されたハイレベルのカウトン信号CNT2を受けて、制御クロックCLKのパルス数がカウントアップされ、カウント値が設定値(128)になると、ハイレベルでアクティブのカウント信号CNT4がゲート回路185に出力される。
ゲート回路185においては、カウンタ183によるハイレベルのカウント信号CNT3に応答してリセット信号CRSTを出力した後、所定時間経過後(ある程度の間をおいて)、カウント184によるハイレベルのカウント信号CNT4を受けて、図4(D)に示すように、クロック供給制御信号CKENが、所定期間、具体的には制御クロックCLKの128パルス分(カウンタ182のカウント設定値と同等の期間)だけハイレベルに設定してゲート回路15〜17に出力される。
すなわち、完全にリセットが解除されたら、ある程度の間をおいて、クロックCK1等の供給を再開する。
In the
The
That is, when the reset is completely cancelled, the supply of the clock CK1 and the like is resumed after a certain period of time.
半導体集積回路10においては、以上の動作が完全に終了してから、システムの動作が開始されるように制御される。 The semiconductor integrated circuit 10 is controlled so that the operation of the system is started after the above operation is completely completed.
以上説明したように、本実施形態によれば、PLL11の安定を待ち、クロックが必要な同期リセットを必要とする同期リセット回路に十分な長さのリセットを与え、各種のクロックのエッジとリセット解除のエッジが重ならないように前後でクロックを止めるようにクロックイネーブル信号CKENを各ゲート回路15から7に出力し、リセット信号CRSTを同期クロック回路および非同期クロック回路に出力するクロック/リセット制御回路21を有することから、クロックのエッジとリセットのエッジが重なることを原理的になくすことが可能で、リセットスキューを揃える必要がなくなるという利点がある。
その結果、システムとしてもリセット解除の安全性を確保することができる。
As described above, according to the present embodiment, the PLL 11 waits for stability, gives a sufficiently long reset to a synchronous reset circuit that requires a synchronous reset that requires a clock, and releases various clock edges and resets. The clock enable signal CKEN is output from each
As a result, the system can ensure the safety of reset release.
なお、上述した実施形態は一例であり、カウンタのカウント値等はシステムに応じて設定されるものであり、回路構成も上記実施形態に限定されるものではなく、種々の態様が可能である。 The above-described embodiment is an example, and the count value of the counter is set according to the system. The circuit configuration is not limited to the above-described embodiment, and various modes are possible.
10…半導体集積回路、11…PLL、12〜14…セレクタ、15〜17…ゲート回路、18…クロック/リセット制御回路、181〜184…カウンタ、185…ゲート回路、19,20…同期リセット回路、21…非同期リセット回路。
DESCRIPTION OF SYMBOLS 10 ... Semiconductor integrated circuit, 11 ... PLL, 12-14 ... Selector, 15-17 ... Gate circuit, 18 ... Clock / reset control circuit, 181-184 ... Counter, 185 ... Gate circuit, 19, 20 ... Synchronous reset circuit, 21: Asynchronous reset circuit.
Claims (1)
電源投入により発振を開始し、当該電源投入時から時間が経過すると安定した内部クロック信号を生成して前記複数の内部回路のいずれかへ出力する位相同期回路と、
前記複数の内部回路の各々のクロック信号の入力端子に接続された複数のクロックゲート回路と、
外部リセット信号が入力され、前記複数の内部回路をリセットするリセット制御回路と
を有し、
前記リセット制御回路は、
前記外部リセット信号が入力されると、前記複数のクロックゲート回路によりすべての前記複数の内部回路へのクロック信号を遮断し、
前記クロック信号を遮断してから前記内部クロック信号が安定する期間が経過すると、前記複数のクロックゲート回路によるクロック信号の遮断をすべて解除して、前記複数の同期リセット回路を初期化し、
前記クロック信号の遮断を解除してから前記複数の同期リセット回路を初期化可能な期間が経過すると、前記複数のクロックゲート回路によりすべての前記複数の内部回路へのクロック信号を再び遮断し、
前記クロック信号の2回目の遮断中に、前記複数の同期リセット回路および前記非同期リセット回路を含むすべての前記複数の内部回路を同時にリセットし、
前記リセットにより前記複数の内部回路がリセットされる期間が経過すると、前記複数のクロックゲート回路による遮断をすべて解除し、前記複数の内部回路にそれぞれの動作を開始させる
半導体集積回路。 As a plurality of internal circuits that can input a plurality of different asynchronous external clock signals , a plurality of synchronous reset circuits that need to be synchronously reset by a common external clock signal at the time of resetting, and the common at the time of resetting a plurality of internal circuits including the external clock signal asynchronous reset circuitry is not necessary to enter,
A phase synchronization circuit that starts oscillation upon power-on, generates a stable internal clock signal when time elapses from when the power is turned on, and outputs it to any of the plurality of internal circuits;
A plurality of clock gate circuits connected to clock signal input terminals of each of the plurality of internal circuits;
External reset signal is input, have a reset control circuit for resetting the plurality of internal circuits,
The reset control circuit includes:
When the external reset signal is input, the clock signals to all the plurality of internal circuits are cut off by the plurality of clock gate circuits,
When a period during which the internal clock signal is stabilized after the clock signal is shut off, all the clock signal blocking by the plurality of clock gate circuits is released, and the plurality of synchronous reset circuits are initialized,
When a period in which the plurality of synchronous reset circuits can be initialized has elapsed after releasing the blocking of the clock signal, the clock signals to all the plurality of internal circuits are again blocked by the plurality of clock gate circuits,
During the second interruption of the clock signal, simultaneously reset all the plurality of internal circuits including the plurality of synchronous reset circuits and the asynchronous reset circuit;
A semiconductor integrated circuit that releases all of the interruptions by the plurality of clock gate circuits and starts the operations of the plurality of internal circuits when a period during which the plurality of internal circuits are reset by the reset has elapsed .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004350380A JP4442406B2 (en) | 2004-12-02 | 2004-12-02 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004350380A JP4442406B2 (en) | 2004-12-02 | 2004-12-02 | Semiconductor integrated circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006163531A JP2006163531A (en) | 2006-06-22 |
JP4442406B2 true JP4442406B2 (en) | 2010-03-31 |
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ID=36665513
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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---|---|
JP (1) | JP4442406B2 (en) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI311409B (en) | 2006-06-16 | 2009-06-21 | Realtek Semiconductor Corp | Reset method of digital circuit and related signal generating apparatus |
JP4846486B2 (en) * | 2006-08-18 | 2011-12-28 | 富士通株式会社 | Information processing apparatus and control method thereof |
JP2008089545A (en) * | 2006-10-05 | 2008-04-17 | Matsushita Electric Ind Co Ltd | Analyzer |
JP6054688B2 (en) * | 2012-09-25 | 2016-12-27 | Necプラットフォームズ株式会社 | Programmable array control circuit and programmable array control method |
WO2018069787A1 (en) * | 2016-10-14 | 2018-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, broadcasting system, and electronic device |
CN113157079B (en) * | 2020-01-07 | 2024-05-24 | 上海寒武纪信息科技有限公司 | Method and device for controlling processor and processor thereof |
-
2004
- 2004-12-02 JP JP2004350380A patent/JP4442406B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006163531A (en) | 2006-06-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070612 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090918 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090929 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091124 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091222 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100104 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130122 Year of fee payment: 3 |
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LAPS | Cancellation because of no payment of annual fees |